【課題】集積回路のクロック信号を柔軟に発生するためのクロック信号発生器を実現する。
【解決手段】集積回路のクロック信号を発生するためのクロック信号発生器（１）である。クロック信号発生器は、基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生するようになった遅延同期ループ（３）を備える。遅延同期ループはさらに、第１の制御信号に応答して、複数のクロック位相のうち１つを、遅延同期ループ（３）の出力信号として選択するようになっており、この出力信号は第１のクロック信号である。クロック信号発生器はさらに、出力信号の逆を発生するように配置したインバータ（１１）と、クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニット（１２）とを備える。 （もっと読む）

時間インターリーブ型アナログ／デジタルコンバータを動作させる方法であって、時間インターリーブ型アナログ／デジタルコンバータは、Ｍ個のサブＡＤＣのアレイを有し、Ｍは偶数であり、且つ、アレイの各々の列は、Ｍ個のサブＡＤＣの１つのサブＡＤＣを有する。上記方法は、全てのサンプリングインスタンスｎについて、アレイの列ｋ（ｎ）内のサブＡＤＣによりアナログ入力を変換する段階を有し、ここで、ｎは、一連の整数の１つの整数であり、１≦ｋ（ｎ）≦Ｍである。第１サンプルインスタンスについて、１とＭとの間の値がｋ（ｎ）に割り当てられ、更に、ｋ（ｎ）≦Ｍ／２の場合は、ｋ（ｎ＋１）＞Ｍ／２であり、それ以外の場合は、ｋ（ｎ＋１）≦Ｍ／２であり、且つ、Ｍ／２−１≦｜ｋ（ｎ＋１）−ｋ（ｎ）｜≦Ｍ／２＋１であり、且つ、ｎ−ｍがＭの整数倍である場合のみ、ｋ（ｎ＋１）＝ｋ（ｍ＋１）となるように、ｋ（ｎ＋１）が選択される。
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アナログ／デジタルコンバータ（１）が、入力レンジのサイズを制御するための第１レンジ制御値を生成する第１レンジ制御ユニット（１００）と、入力レンジの中点を制御するための第２レンジ制御値を生成する第２レンジ制御ユニット（２００）と、第１レンジ制御ユニット及び第２レンジ制御ユニットに接続された基準レベルユニット（３００）とを有している。基準レベルユニットは、第１及び第２レンジ制御値に基づいて複数の基準レベルを生成する。アナログ／デジタルコンバータは、更に、第２レンジ制御ユニット（２００）及び基準レベルユニット（３００）に接続された比較ユニット（４００）を有している。比較ユニットは、アナログ／デジタルコンバータのアナログ入力値と第２レンジ制御値との間の差と複数の基準レベルの個々のレベルとの間における比較を実行し、且つ、比較に基づいてアナログ／デジタルコンバータのデジタル出力値を生成する。
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【課題】同相モード変化に対する影響の受けやすさを低減したラッチ素子を実現する。
【解決手段】第１の分岐（４ａ）中の第１の入力素子（１０ａ）と第２の分岐（４ｂ）中の第２の入力素子（１０ｂ）とを備えるラッチ素子（１）である。ラッチ素子は、第１の入力素子（１０ａ）が生成する電流の第１の推定値を生成する第１の推定ユニット（４０ａ）と、第２の入力素子（１０ｂ）が生成する電流の第２の推定値を生成する第２の推定ユニット（４０ｂ）とを備える。ラッチ素子はさらに、第１および第２の推定ユニット（４０ａ、４０ｂ）に機能的に接続した制御電圧ユニット（５０）を備える。制御電圧ユニットは、第１の推定値および第２の推定値の合計に基づいて制御電圧を生成する。さらに、ラッチ素子（１）は、少なくとも制御電圧に基づいて電流を生成する第１および第２の電圧制御電流ユニット（３０ａ、３０ｂ）を備える。第１の電圧制御電流ユニット（３０ａ）は第１の分岐（４ａ）に機能的に接続する。第２の電圧制御電流ユニット（３０ｂ）は第２の分岐（４ｂ）に機能的に接続する。ラッチ素子（１）の同相モード変化を補償するための方法も開示される。 （もっと読む）

【課題】信号対雑音歪み比（ＳＮＤＲ）を改善した広帯域トラックホールド回路を実現する。
【解決手段】スイッチ素子（１０）および容量性保持素子（２０）を備えるトラックホールド回路（１）である。トラックホールド回路（１）は、スイッチ素子（１０）の入力端子の信号に基づいて制御電圧を生成し、トラックホールド回路（１）の追従段階で制御電圧をスイッチ素子（１０）に供給する追従電圧生成素子（３０）を備える。制御電圧は、スイッチ素子（１０）において、各追従段階について同じチャネル電荷を提供する。
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