クロック信号発生器
【課題】集積回路のクロック信号を柔軟に発生するためのクロック信号発生器を実現する。
【解決手段】集積回路のクロック信号を発生するためのクロック信号発生器（１）である。クロック信号発生器は、基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生するようになった遅延同期ループ（３）を備える。遅延同期ループはさらに、第１の制御信号に応答して、複数のクロック位相のうち１つを、遅延同期ループ（３）の出力信号として選択するようになっており、この出力信号は第１のクロック信号である。クロック信号発生器はさらに、出力信号の逆を発生するように配置したインバータ（１１）と、クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニット（１２）とを備える。
【解決手段】集積回路のクロック信号を発生するためのクロック信号発生器（１）である。クロック信号発生器は、基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生するようになった遅延同期ループ（３）を備える。遅延同期ループはさらに、第１の制御信号に応答して、複数のクロック位相のうち１つを、遅延同期ループ（３）の出力信号として選択するようになっており、この出力信号は第１のクロック信号である。クロック信号発生器はさらに、出力信号の逆を発生するように配置したインバータ（１１）と、クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニット（１２）とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号発生器に関する。
【背景技術】
【０００２】
混合信号システム、すなわち、アナログおよびデジタル両方の機能を含み得るシステムは、例えば単一の集積回路（ＩＣ）上で実現してもよい。混合信号システムを含むＩＣを本出願では混合信号ＩＣと呼ぶ。混合信号ＩＣのアナログ部はその動作のため第１のクロック信号を必要とすることがある。例えば、アナログ部は、アナログデジタル変換器（ＡＤＣ）またはデジタルアナログ変換器（ＤＡＣ）、および／または、スイッチトキャパシタ（ＳＣ）フィルタまたはスイッチトカレント（ＳＩ）フィルタといった離散時間アナログフィルタといった少なくとも１つのデータ変換器を含むことがあり、これらは例えばサンプリングクロックとして、動作のため第１のクロック信号を必要とすることがある。さらに、混合信号ＩＣのデジタル部はその動作のため第２のクロック信号を必要とすることがある。例えば、デジタル部は、中央処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、有限状態機械（ＦＳＭ）等を含むことがあり、これらは動作のため第２のクロック信号を必要とする。第１および第２のクロック信号は同じ周波数を有してもよい。
【０００３】
第２のクロック信号は同じ周波数は基準クロック信号と同期する必要があることがある。例えば、第２のクロック信号は基準クロック信号と同相となる必要があることがある。代替的には、第２のクロック信号は基準クロック信号に対して所与の遅延を有する必要があることがある。基準クロック信号は例えば、水晶発振器のような、少なくとも部分的には混合信号ＩＣの外部に位置し得る基準クロック発生器によって発生してもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
柔軟性の理由から、第２のクロック信号に対して第１のクロック信号を選択的に反転できるのが望ましいことがある。例えば、混合信号ＩＣのアナログ入力信号は外部ＤＡＣによって発生してもよい。外部ＤＡＣの２つの連続する出力値の間の遷移段階で、混合信号ＩＣのアナログ入力信号に、例えばリンギング、オーバーシュート、およびグリッチの形態の不要な過渡事象が現れることがある。混合信号ＩＣのアナログ入力信号を、例えば混合信号ＩＣのアナログ部内のＡＤＣによってサンプリングしてもよい。第２のクロック信号に対して第１のクロック信号を選択的に反転できるようにするオプションを使用して、遷移段階での混合信号ＩＣのアナログ入力信号のサンプリングを回避してもよい。
【０００５】
本発明の目的は、集積回路のクロック信号を柔軟に発生するためのクロック信号発生器を提供することである。
【課題を解決するための手段】
【０００６】
第１の態様によれば、集積回路のクロック信号を発生するためのクロック信号発生器は、基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生する遅延同期ループを備える。遅延同期ループはさらに、第１の制御信号に応答して、複数のクロック位相のうち１つを、遅延同期ループの出力信号として選択するようになっており、この出力信号は第１のクロック信号である。クロック信号発生器はさらに、出力信号の逆を発生するように配置したインバータと、クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニットとを備える。
【０００７】
遅延同期ループは、遅延同期ループが同期状態にある時、基準クロック信号に対する複数の相互に遅延したクロック位相の位相シフトが０°〜３６０°の範囲内で均等に分布するように、複数の相互に遅延したクロック位相を発生するようにしてもよい。
【０００８】
第１の制御信号は第１の制御語でもよい。クロック信号発生器はさらに、第２の制御語とクロック反転信号とに基づいて第１の制御語を発生するように配置した制御ユニットを含んでもよい。
【０００９】
遅延同期ループは、第１の制御語のＭＳＢの反転の結果遅延同期ループの出力信号に１８０°の位相シフトが生じるように、複数のクロック位相の中から遅延同期ループの出力信号を選択するようにしてもよい。
【００１０】
制御ユニットは、第１の制御語のＭＳＢを、クロック反転信号が第１の値を有する時第２の制御語のＭＳＢのコピーとして、かつクロック反転信号が第２の値を有する時第２の制御語のＭＳＢの逆として、発生するようにしてもよい。
【００１１】
制御ユニットは、第２の制御語のＭＳＢとクロック反転信号とに基づいて第１の制御語のＭＳＢを発生するようになったＸＯＲゲートを含んでもよい。
【００１２】
第２の態様によれば、集積回路はクロック信号発生器を備える。
【００１３】
第３の態様によれば、電子装置はクロック信号発生器を備える。電子装置は、モニタ、プロジェクタ、テレビ受像機、または無線送受信機でもよいが、それらに制限されない。
【００１４】
本発明のさらなる実施形態は従属請求項に記載する。
【００１５】
第１のクロック信号は、例えば混合信号ＩＣ中のアナログブロックのクロック制御のために使用してもよい。第２のクロック信号は、例えば混合信号ＩＣ中のデジタルブロックをクロック制御するために使用してもよい。いくつかの実施形態の利点は、ジッタ量が比較的低い第１のクロック信号を生成することができる一方で、第２のクロック信号に対して第１のクロック信号を反転できることである。
【００１６】
「備える」という用語は、本明細書中で使用される場合、言及した特徴、整数、ステップ、または構成要素の存在を規定するために使用されるが、１つ以上の他の特徴、整数、ステップ、構成要素またはそれらのグループの存在または追加を除外しないことを強調しておきたい。
【００１７】
本発明のさらなる目的、特徴および利点は、添付の図面を参照した本発明の以下の詳細な説明から明らかになるだろう。
【発明を実施するための最良の形態】
【００１８】
図１は、集積回路（ＩＣ）のクロック信号を柔軟に発生するためのクロック信号発生器１のある実施形態の回路図を示す。ＩＣは、例えば、非制限的だがモニタ、プロジェクタ、テレビ受像機、または無線送受信機といった電子装置に包含されるものでもよい。以下、アナログおよびデジタル両方のユニットを備える混合信号ＩＣを考察する。しかし、クロック信号発生器１は、純デジタルまたは純アナログＩＣで使用してもよい。
【００１９】
クロック信号発生器１は、例えば混合信号ＩＣのアナログ部のサンプリングクロックとして使用し得る第１のクロック信号と、例えば混合信号ＩＣのデジタル部の動作を制御するために使用し得る第２のクロック信号とを生成するようにしてもよい。
【００２０】
第１のクロック信号は、遅延同期ループ（ＤＬＬ）３によって直接第１のクロック端子２に発生するため関連するクロックジッタは比較的低度のものとなり得るので、混合信号ＩＣのアナログ部の動作を制御するために直接使用してもよい。代替的には、単一のクロックバッファまたはクロックバッファのネットワークといったクロック分配回路を第１のクロック端子２と混合信号ＩＣのアナログ部との間に接続してもよい。
【００２１】
第２のクロック信号は、クロック信号発生器１の第２のクロック端子４に発生し、第１のクロック信号と比較して関連するクロックジッタは比較的高度なものとなり得る。これは、デジタル部のクロックジッタに対する許容度が比較的大きいため許容可能である。第２のクロック信号は、混合信号ＩＣのデジタル部の動作を制御するために直接使用してもよい。代替的には、例えば第２のクロック信号によって駆動する必要のある容量性負荷が大きすぎてクロック信号発生器１が直接駆動できない様な場合には、単一のクロックバッファまたはクロックバッファのネットワークといったクロック分配回路を第２のクロック端子４と混合信号ＩＣのデジタル部との間に接続してもよい。
【００２２】
基準クロック信号は、クロック信号発生器１の端子５を介してＤＬＬ３に供給してもよい。基準クロック信号は、例えば、水晶発振器によって発生してもよい。代替的には、基準クロック信号は、位相同期ループ（ＰＬＬ）によって発生してもよい。ＰＬＬは水晶発振器に機能的に接続してもよい。
【００２３】
ＤＬＬ３は、複数の相互に遅延したクロック位相を発生するようにしてもよい。ＤＬＬ３はさらに、第1の制御語に基づいて、複数の相互に遅延したクロック位相のうち１つを、ＤＬＬ３の出力信号として選択するようにしてもよい。ＤＬＬ３の出力信号はＤＬＬ３の出力端子６に発生してもよい。第１の制御語は、例えば、非制限的だが５といったＮビット（Ｎは整数）を有してもよい。そして、複数の相互に遅延したクロック位相中のクロック位相の数は２Ｎでもよい。複数のクロック位相は各々、基準クロック信号と同じ周波数を有してもよい。複数の相互に遅延したクロック位相の基準クロック信号に対する位相シフトは、例えば、ＤＬＬ３の同期条件で０°〜３６０°の範囲内で均等に分布してもよい。第１の制御語は、制御ユニット８からバス７を介してＤＬＬ３に供給してもよい。
【００２４】
制御ユニット８は、インタフェース９を介して第２の制御語を受信するように配置してもよい。制御ユニット８はさらに、クロック信号発生器１の制御端子１０からクロック反転信号を受信するように配置してもよい。制御ユニット８は、第２の制御語とクロック反転信号とに基づいて第１の制御語を発生するようにしてもよい。
【００２５】
第２の制御語を、同期ユニット（図示せず）によってクロック信号発生器１に供給してもよい。同期ユニットは混合信号ＩＣの内部または外部に配置してもよい。同期ユニットは、第２のクロック信号が、アナログおよび／またはデジタル情報を混合信号ＩＣとの間で送信および／または受信する外部ユニットのクロック信号と同期するような第２の制御語を発生するようにしてもよい。代替的または追加的に、同期ユニットは、クロック反転信号を発生しクロック信号発生器１に供給するようになっていてもよい。
【００２６】
クロック信号発生器１はインバータ１１を備えてもよい。インバータ１１は、インバータ１１の入力端子でＤＬＬ３の出力端子６に接続してもよい。インバータ１１は、ＤＬＬ３からの出力信号の逆を発生するようにしてもよい。クロック信号発生器１はさらにマルチプレクサユニット１２を備えてもよい。マルチプレクサユニット１２の第１の入力端子は、ＤＬＬ３の出力端子６に接続してもよい。さらに、マルチプレクサユニット１２の第２の入力端子は、インバータ１１の出力端子に接続してもよい。クロック信号発生器の制御端子１０は、クロック反転信号をマルチプレクサユニット１２に供給するため、マルチプレクサユニット１２のセレクト端子に接続してもよい。マルチプレクサユニット１２は、クロック反転信号に応答して、ＤＬＬからの出力信号かまたはＤＬＬからの出力信号の逆かの何れかをクロック信号発生器１の第２のクロック端子４に選択的に転送するように配置してもよい。
【００２７】
それによって、第１のクロック信号は、ＤＬＬ３の出力信号となってもよい。第１のクロック信号は、例えば第１のクロック端子２とＤＬＬ３の出力端子６との間の短絡回路を介して、クロック信号発生器１の第１のクロック端子２に供給してもよい。
【００２８】
クロック反転信号は、例えば「０」または「１」といった２つの状態または値のうち１つを有してもよい。ある実施形態では、クロック信号発生器１は、クロック反転信号が値「１」を有する時第２のクロック信号に対して第１のクロック信号を反転するようにしてもよい。クロック信号発生器１はさらに、クロック反転信号が値「０」を有する時第２のクロック信号に対して同相の第１のクロック信号を発生するようにしてもよい。
【００２９】
第１の制御語と第２の制御語とは同数のビットを有してもよい。制御ユニット８は、クロック反転信号が値「０」を有する時第２の制御語のコピーとして第１の制御語を発生するようになっていてもよい。制御ユニット８はさらに、第２の制御語の最上位ビット（ＭＳＢ）の逆として発生し得る第１の制御語のＭＳＢを除く第２の制御語のコピーとして第１の制御語を発生するようになっていてもよい。
【００３０】
ＤＬＬ３が同期状態にある時、第１の制御語のＭＳＢの値が「０」から「１」またはその逆に変化すると、第１の制御語の残りのビットの値は一定に保持される一方で、ＤＬＬ３の出力信号に１８０°の位相シフトが生じるようにＤＬＬ３を配置してもよい。
【００３１】
第１のクロック信号と第２のクロック信号とを互いに同相にすべきであれば、クロック反転信号の値を「０」に設定してもよい。そして、ＤＬＬ３からの出力信号を第２のクロック信号としてクロック信号発生器の第２のクロック端子４に転送するようにマルチプレクサユニット１２を設定してもよい。制御ユニット８は、第２の制御語のコピーとして第１の制御語を発生してもよい。第２の制御語は、第２のクロック信号が基準クロック信号と同相になるように選択してもよい。代替的には、第２の制御語は、第２のクロック信号が基準クロック信号に対して所与の遅延を有するように選択してもよい。
【００３２】
第２のクロック信号に対して第１のクロック信号が逆相になるべきであれば、クロック反転信号の値を「０」から「１」に変更してもよい。第２の制御語を以前と同じ値に保持するならば、第１の制御語のＭＳＢは、クロック反転信号の値を「０」に設定した場合と比較して逆になる。第１の制御語の残りのビットは以前と同じ値を有する。したがって、ＤＬＬ３からの出力信号は１８０°の位相シフトの対象となり、クロック反転信号の値を「０」に設定した場合と比較して逆になる。第１のクロック信号はＤＬＬ３からの出力であるので、第１のクロック信号も、クロック反転信号の値を「０」に設定した場合と比較して逆になる。しかし、ここでマルチプレクサユニット１２は反対に、ＤＬＬ３からの出力信号の逆を第２のクロック信号としてクロック信号発生器１の第２のクロック端子４に転送するように設定する。したがって、第２のクロック信号は、インバータ１１が導入する遅延以外の、クロック反転信号の値の変化には影響されない。
【００３３】
制御ユニット８のある実施形態の回路図を図２に示す。制御ユニット８は排他的論理和（ＸＯＲ）ゲート１３を含んでもよい。ＸＯＲゲート１３は、ＸＯＲゲートの出力端子に第１の制御語のＭＳＢを発生するようにしてもよい。第２の制御語のＭＳＢとクロック反転信号とはそれぞれ、ＸＯＲゲート１３の第１および第２の入力端子に供給してもよい。第１の制御語の残りのビットは、入力インタフェース９とバス７との間の短絡回路を使用して、第２の制御語の対応するビットのコピーとして発生してもよい。
【００３４】
最新のＩＣ製造工程では、関連するジッタの低いＤＬＬを設計および製造することができる。第１および第２のクロック信号を発生するための上記で説明した機構の利点は、第１のクロック信号がＤＬＬ３によって直接発生するため関連するクロックジッタが低度なことである。クロック信号の信号経路に挿入されるインバータおよび／またはマルチプレクサといったユニットが追加のジッタを導入することもある。したがって、上記で説明した機構では、第２のクロック信号に関連するジッタは、ＤＬＬ３からの出力信号のものより悪いことがある。しかし、デジタル回路は普通、クロック信号をサンプリングクロックとして使用するアナログ回路よりクロックジッタに対する許容度が大きい。したがって、インバータ１１およびマルチプレクサユニット１２が導入するジッタは、混合信号ＩＣにとって許容可能なものになり得る。第１および第２のクロック信号を発生するための上記で説明した機構のさらなる利点は、単一のクロック信号発生器によって第１および第２両方のクロック信号を発生するため、例えば、第１および第２のクロック信号を発生するため個別のクロック信号発生器を使用した場合よりも小さな回路面積と低い電力消費量とが得られることである。
【００３５】
以上、個々の実施形態を参照して本発明を説明した。しかし、上記で説明したもの以外の実施形態も本発明の範囲内で可能である。本発明の様々な特徴およびステップを説明した以外の形で結合してもよい。本発明の範囲は添付の請求項によってのみ制限される。
【図面の簡単な説明】
【００３６】
【図１】ある実施形態によるクロック信号発生器の回路図である。
【図２】ある実施形態による制御ユニットの回路図である。
【技術分野】
【０００１】
本発明は、クロック信号発生器に関する。
【背景技術】
【０００２】
混合信号システム、すなわち、アナログおよびデジタル両方の機能を含み得るシステムは、例えば単一の集積回路（ＩＣ）上で実現してもよい。混合信号システムを含むＩＣを本出願では混合信号ＩＣと呼ぶ。混合信号ＩＣのアナログ部はその動作のため第１のクロック信号を必要とすることがある。例えば、アナログ部は、アナログデジタル変換器（ＡＤＣ）またはデジタルアナログ変換器（ＤＡＣ）、および／または、スイッチトキャパシタ（ＳＣ）フィルタまたはスイッチトカレント（ＳＩ）フィルタといった離散時間アナログフィルタといった少なくとも１つのデータ変換器を含むことがあり、これらは例えばサンプリングクロックとして、動作のため第１のクロック信号を必要とすることがある。さらに、混合信号ＩＣのデジタル部はその動作のため第２のクロック信号を必要とすることがある。例えば、デジタル部は、中央処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、有限状態機械（ＦＳＭ）等を含むことがあり、これらは動作のため第２のクロック信号を必要とする。第１および第２のクロック信号は同じ周波数を有してもよい。
【０００３】
第２のクロック信号は同じ周波数は基準クロック信号と同期する必要があることがある。例えば、第２のクロック信号は基準クロック信号と同相となる必要があることがある。代替的には、第２のクロック信号は基準クロック信号に対して所与の遅延を有する必要があることがある。基準クロック信号は例えば、水晶発振器のような、少なくとも部分的には混合信号ＩＣの外部に位置し得る基準クロック発生器によって発生してもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
柔軟性の理由から、第２のクロック信号に対して第１のクロック信号を選択的に反転できるのが望ましいことがある。例えば、混合信号ＩＣのアナログ入力信号は外部ＤＡＣによって発生してもよい。外部ＤＡＣの２つの連続する出力値の間の遷移段階で、混合信号ＩＣのアナログ入力信号に、例えばリンギング、オーバーシュート、およびグリッチの形態の不要な過渡事象が現れることがある。混合信号ＩＣのアナログ入力信号を、例えば混合信号ＩＣのアナログ部内のＡＤＣによってサンプリングしてもよい。第２のクロック信号に対して第１のクロック信号を選択的に反転できるようにするオプションを使用して、遷移段階での混合信号ＩＣのアナログ入力信号のサンプリングを回避してもよい。
【０００５】
本発明の目的は、集積回路のクロック信号を柔軟に発生するためのクロック信号発生器を提供することである。
【課題を解決するための手段】
【０００６】
第１の態様によれば、集積回路のクロック信号を発生するためのクロック信号発生器は、基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生する遅延同期ループを備える。遅延同期ループはさらに、第１の制御信号に応答して、複数のクロック位相のうち１つを、遅延同期ループの出力信号として選択するようになっており、この出力信号は第１のクロック信号である。クロック信号発生器はさらに、出力信号の逆を発生するように配置したインバータと、クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニットとを備える。
【０００７】
遅延同期ループは、遅延同期ループが同期状態にある時、基準クロック信号に対する複数の相互に遅延したクロック位相の位相シフトが０°〜３６０°の範囲内で均等に分布するように、複数の相互に遅延したクロック位相を発生するようにしてもよい。
【０００８】
第１の制御信号は第１の制御語でもよい。クロック信号発生器はさらに、第２の制御語とクロック反転信号とに基づいて第１の制御語を発生するように配置した制御ユニットを含んでもよい。
【０００９】
遅延同期ループは、第１の制御語のＭＳＢの反転の結果遅延同期ループの出力信号に１８０°の位相シフトが生じるように、複数のクロック位相の中から遅延同期ループの出力信号を選択するようにしてもよい。
【００１０】
制御ユニットは、第１の制御語のＭＳＢを、クロック反転信号が第１の値を有する時第２の制御語のＭＳＢのコピーとして、かつクロック反転信号が第２の値を有する時第２の制御語のＭＳＢの逆として、発生するようにしてもよい。
【００１１】
制御ユニットは、第２の制御語のＭＳＢとクロック反転信号とに基づいて第１の制御語のＭＳＢを発生するようになったＸＯＲゲートを含んでもよい。
【００１２】
第２の態様によれば、集積回路はクロック信号発生器を備える。
【００１３】
第３の態様によれば、電子装置はクロック信号発生器を備える。電子装置は、モニタ、プロジェクタ、テレビ受像機、または無線送受信機でもよいが、それらに制限されない。
【００１４】
本発明のさらなる実施形態は従属請求項に記載する。
【００１５】
第１のクロック信号は、例えば混合信号ＩＣ中のアナログブロックのクロック制御のために使用してもよい。第２のクロック信号は、例えば混合信号ＩＣ中のデジタルブロックをクロック制御するために使用してもよい。いくつかの実施形態の利点は、ジッタ量が比較的低い第１のクロック信号を生成することができる一方で、第２のクロック信号に対して第１のクロック信号を反転できることである。
【００１６】
「備える」という用語は、本明細書中で使用される場合、言及した特徴、整数、ステップ、または構成要素の存在を規定するために使用されるが、１つ以上の他の特徴、整数、ステップ、構成要素またはそれらのグループの存在または追加を除外しないことを強調しておきたい。
【００１７】
本発明のさらなる目的、特徴および利点は、添付の図面を参照した本発明の以下の詳細な説明から明らかになるだろう。
【発明を実施するための最良の形態】
【００１８】
図１は、集積回路（ＩＣ）のクロック信号を柔軟に発生するためのクロック信号発生器１のある実施形態の回路図を示す。ＩＣは、例えば、非制限的だがモニタ、プロジェクタ、テレビ受像機、または無線送受信機といった電子装置に包含されるものでもよい。以下、アナログおよびデジタル両方のユニットを備える混合信号ＩＣを考察する。しかし、クロック信号発生器１は、純デジタルまたは純アナログＩＣで使用してもよい。
【００１９】
クロック信号発生器１は、例えば混合信号ＩＣのアナログ部のサンプリングクロックとして使用し得る第１のクロック信号と、例えば混合信号ＩＣのデジタル部の動作を制御するために使用し得る第２のクロック信号とを生成するようにしてもよい。
【００２０】
第１のクロック信号は、遅延同期ループ（ＤＬＬ）３によって直接第１のクロック端子２に発生するため関連するクロックジッタは比較的低度のものとなり得るので、混合信号ＩＣのアナログ部の動作を制御するために直接使用してもよい。代替的には、単一のクロックバッファまたはクロックバッファのネットワークといったクロック分配回路を第１のクロック端子２と混合信号ＩＣのアナログ部との間に接続してもよい。
【００２１】
第２のクロック信号は、クロック信号発生器１の第２のクロック端子４に発生し、第１のクロック信号と比較して関連するクロックジッタは比較的高度なものとなり得る。これは、デジタル部のクロックジッタに対する許容度が比較的大きいため許容可能である。第２のクロック信号は、混合信号ＩＣのデジタル部の動作を制御するために直接使用してもよい。代替的には、例えば第２のクロック信号によって駆動する必要のある容量性負荷が大きすぎてクロック信号発生器１が直接駆動できない様な場合には、単一のクロックバッファまたはクロックバッファのネットワークといったクロック分配回路を第２のクロック端子４と混合信号ＩＣのデジタル部との間に接続してもよい。
【００２２】
基準クロック信号は、クロック信号発生器１の端子５を介してＤＬＬ３に供給してもよい。基準クロック信号は、例えば、水晶発振器によって発生してもよい。代替的には、基準クロック信号は、位相同期ループ（ＰＬＬ）によって発生してもよい。ＰＬＬは水晶発振器に機能的に接続してもよい。
【００２３】
ＤＬＬ３は、複数の相互に遅延したクロック位相を発生するようにしてもよい。ＤＬＬ３はさらに、第1の制御語に基づいて、複数の相互に遅延したクロック位相のうち１つを、ＤＬＬ３の出力信号として選択するようにしてもよい。ＤＬＬ３の出力信号はＤＬＬ３の出力端子６に発生してもよい。第１の制御語は、例えば、非制限的だが５といったＮビット（Ｎは整数）を有してもよい。そして、複数の相互に遅延したクロック位相中のクロック位相の数は２Ｎでもよい。複数のクロック位相は各々、基準クロック信号と同じ周波数を有してもよい。複数の相互に遅延したクロック位相の基準クロック信号に対する位相シフトは、例えば、ＤＬＬ３の同期条件で０°〜３６０°の範囲内で均等に分布してもよい。第１の制御語は、制御ユニット８からバス７を介してＤＬＬ３に供給してもよい。
【００２４】
制御ユニット８は、インタフェース９を介して第２の制御語を受信するように配置してもよい。制御ユニット８はさらに、クロック信号発生器１の制御端子１０からクロック反転信号を受信するように配置してもよい。制御ユニット８は、第２の制御語とクロック反転信号とに基づいて第１の制御語を発生するようにしてもよい。
【００２５】
第２の制御語を、同期ユニット（図示せず）によってクロック信号発生器１に供給してもよい。同期ユニットは混合信号ＩＣの内部または外部に配置してもよい。同期ユニットは、第２のクロック信号が、アナログおよび／またはデジタル情報を混合信号ＩＣとの間で送信および／または受信する外部ユニットのクロック信号と同期するような第２の制御語を発生するようにしてもよい。代替的または追加的に、同期ユニットは、クロック反転信号を発生しクロック信号発生器１に供給するようになっていてもよい。
【００２６】
クロック信号発生器１はインバータ１１を備えてもよい。インバータ１１は、インバータ１１の入力端子でＤＬＬ３の出力端子６に接続してもよい。インバータ１１は、ＤＬＬ３からの出力信号の逆を発生するようにしてもよい。クロック信号発生器１はさらにマルチプレクサユニット１２を備えてもよい。マルチプレクサユニット１２の第１の入力端子は、ＤＬＬ３の出力端子６に接続してもよい。さらに、マルチプレクサユニット１２の第２の入力端子は、インバータ１１の出力端子に接続してもよい。クロック信号発生器の制御端子１０は、クロック反転信号をマルチプレクサユニット１２に供給するため、マルチプレクサユニット１２のセレクト端子に接続してもよい。マルチプレクサユニット１２は、クロック反転信号に応答して、ＤＬＬからの出力信号かまたはＤＬＬからの出力信号の逆かの何れかをクロック信号発生器１の第２のクロック端子４に選択的に転送するように配置してもよい。
【００２７】
それによって、第１のクロック信号は、ＤＬＬ３の出力信号となってもよい。第１のクロック信号は、例えば第１のクロック端子２とＤＬＬ３の出力端子６との間の短絡回路を介して、クロック信号発生器１の第１のクロック端子２に供給してもよい。
【００２８】
クロック反転信号は、例えば「０」または「１」といった２つの状態または値のうち１つを有してもよい。ある実施形態では、クロック信号発生器１は、クロック反転信号が値「１」を有する時第２のクロック信号に対して第１のクロック信号を反転するようにしてもよい。クロック信号発生器１はさらに、クロック反転信号が値「０」を有する時第２のクロック信号に対して同相の第１のクロック信号を発生するようにしてもよい。
【００２９】
第１の制御語と第２の制御語とは同数のビットを有してもよい。制御ユニット８は、クロック反転信号が値「０」を有する時第２の制御語のコピーとして第１の制御語を発生するようになっていてもよい。制御ユニット８はさらに、第２の制御語の最上位ビット（ＭＳＢ）の逆として発生し得る第１の制御語のＭＳＢを除く第２の制御語のコピーとして第１の制御語を発生するようになっていてもよい。
【００３０】
ＤＬＬ３が同期状態にある時、第１の制御語のＭＳＢの値が「０」から「１」またはその逆に変化すると、第１の制御語の残りのビットの値は一定に保持される一方で、ＤＬＬ３の出力信号に１８０°の位相シフトが生じるようにＤＬＬ３を配置してもよい。
【００３１】
第１のクロック信号と第２のクロック信号とを互いに同相にすべきであれば、クロック反転信号の値を「０」に設定してもよい。そして、ＤＬＬ３からの出力信号を第２のクロック信号としてクロック信号発生器の第２のクロック端子４に転送するようにマルチプレクサユニット１２を設定してもよい。制御ユニット８は、第２の制御語のコピーとして第１の制御語を発生してもよい。第２の制御語は、第２のクロック信号が基準クロック信号と同相になるように選択してもよい。代替的には、第２の制御語は、第２のクロック信号が基準クロック信号に対して所与の遅延を有するように選択してもよい。
【００３２】
第２のクロック信号に対して第１のクロック信号が逆相になるべきであれば、クロック反転信号の値を「０」から「１」に変更してもよい。第２の制御語を以前と同じ値に保持するならば、第１の制御語のＭＳＢは、クロック反転信号の値を「０」に設定した場合と比較して逆になる。第１の制御語の残りのビットは以前と同じ値を有する。したがって、ＤＬＬ３からの出力信号は１８０°の位相シフトの対象となり、クロック反転信号の値を「０」に設定した場合と比較して逆になる。第１のクロック信号はＤＬＬ３からの出力であるので、第１のクロック信号も、クロック反転信号の値を「０」に設定した場合と比較して逆になる。しかし、ここでマルチプレクサユニット１２は反対に、ＤＬＬ３からの出力信号の逆を第２のクロック信号としてクロック信号発生器１の第２のクロック端子４に転送するように設定する。したがって、第２のクロック信号は、インバータ１１が導入する遅延以外の、クロック反転信号の値の変化には影響されない。
【００３３】
制御ユニット８のある実施形態の回路図を図２に示す。制御ユニット８は排他的論理和（ＸＯＲ）ゲート１３を含んでもよい。ＸＯＲゲート１３は、ＸＯＲゲートの出力端子に第１の制御語のＭＳＢを発生するようにしてもよい。第２の制御語のＭＳＢとクロック反転信号とはそれぞれ、ＸＯＲゲート１３の第１および第２の入力端子に供給してもよい。第１の制御語の残りのビットは、入力インタフェース９とバス７との間の短絡回路を使用して、第２の制御語の対応するビットのコピーとして発生してもよい。
【００３４】
最新のＩＣ製造工程では、関連するジッタの低いＤＬＬを設計および製造することができる。第１および第２のクロック信号を発生するための上記で説明した機構の利点は、第１のクロック信号がＤＬＬ３によって直接発生するため関連するクロックジッタが低度なことである。クロック信号の信号経路に挿入されるインバータおよび／またはマルチプレクサといったユニットが追加のジッタを導入することもある。したがって、上記で説明した機構では、第２のクロック信号に関連するジッタは、ＤＬＬ３からの出力信号のものより悪いことがある。しかし、デジタル回路は普通、クロック信号をサンプリングクロックとして使用するアナログ回路よりクロックジッタに対する許容度が大きい。したがって、インバータ１１およびマルチプレクサユニット１２が導入するジッタは、混合信号ＩＣにとって許容可能なものになり得る。第１および第２のクロック信号を発生するための上記で説明した機構のさらなる利点は、単一のクロック信号発生器によって第１および第２両方のクロック信号を発生するため、例えば、第１および第２のクロック信号を発生するため個別のクロック信号発生器を使用した場合よりも小さな回路面積と低い電力消費量とが得られることである。
【００３５】
以上、個々の実施形態を参照して本発明を説明した。しかし、上記で説明したもの以外の実施形態も本発明の範囲内で可能である。本発明の様々な特徴およびステップを説明した以外の形で結合してもよい。本発明の範囲は添付の請求項によってのみ制限される。
【図面の簡単な説明】
【００３６】
【図１】ある実施形態によるクロック信号発生器の回路図である。
【図２】ある実施形態による制御ユニットの回路図である。
【特許請求の範囲】
【請求項１】
集積回路のクロック信号を発生するためのクロック信号発生器（１）であって、
基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生し、第１の制御信号に応答して遅延同期ループ（３）の出力信号として前記複数のクロック位相のうち１つを選択するようになっており、その際前記出力信号が第１のクロック信号である遅延同期ループ（３）と、
前記出力信号の逆を発生するように配置したインバータ（１１）と、
クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニット（１２）と、を特徴とするクロック信号発生器（１）。
【請求項２】
前記遅延同期ループ（３）が、前記遅延同期ループ（３）が同期状態にある時、前記基準クロック信号に対する前記複数の相互に遅延したクロック位相の位相シフトが０°〜３６０°の範囲内で均等に分布するように、前記複数の相互に遅延したクロック位相を発生する請求項１に記載のクロック信号発生器（１）。
【請求項３】
前記第１の制御信号が第１の制御語である請求項１または２に記載のクロック信号発生器（１）。
【請求項４】
前記クロック信号発生器（１）がさらに、第２の制御語と前記クロック反転信号とに基づいて前記第１の制御語を発生するように配置した制御ユニット（８）を含む請求項３に記載のクロック信号発生器（１）。
【請求項５】
前記遅延同期ループ（３）が、前記第１の制御語のＭＳＢの反転の結果前記遅延同期ループ（３）の出力信号に１８０°の位相シフトが生じるように、前記複数のクロック位相の中から前記遅延同期ループ（３）の出力信号を選択する請求項３または４に記載のクロック信号発生器（１）。
【請求項６】
前記制御ユニット（８）が、前記第１の制御語のＭＳＢを、前記クロック反転信号が第１の値を有する時前記第２の制御語のＭＳＢのコピーとして、かつ前記クロック反転信号が第２の値を有する時前記第２の制御語のＭＳＢの逆として、発生する請求項３〜５のいずれか一項に記載のクロック信号発生器（１）。
【請求項７】
前記制御ユニット（８）が、前記第２の制御語のＭＳＢと前記クロック反転信号とに基づいて前記第１の制御語のＭＳＢを発生するようになったＸＯＲゲートを含む請求項６に記載のクロック信号発生器（１）。
【請求項８】
請求項１〜７のいずれか一項に記載のクロック信号発生器（１）を備える集積回路。
【請求項９】
請求項１〜７のいずれか一項に記載のクロック信号発生器（１）を備える電子装置。
【請求項１０】
前記電子装置が、モニタ、プロジェクタ、テレビ受像機、または無線送受信機である、請求項９に記載の電子装置。
【請求項１】
集積回路のクロック信号を発生するためのクロック信号発生器（１）であって、
基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生し、第１の制御信号に応答して遅延同期ループ（３）の出力信号として前記複数のクロック位相のうち１つを選択するようになっており、その際前記出力信号が第１のクロック信号である遅延同期ループ（３）と、
前記出力信号の逆を発生するように配置したインバータ（１１）と、
クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニット（１２）と、を特徴とするクロック信号発生器（１）。
【請求項２】
前記遅延同期ループ（３）が、前記遅延同期ループ（３）が同期状態にある時、前記基準クロック信号に対する前記複数の相互に遅延したクロック位相の位相シフトが０°〜３６０°の範囲内で均等に分布するように、前記複数の相互に遅延したクロック位相を発生する請求項１に記載のクロック信号発生器（１）。
【請求項３】
前記第１の制御信号が第１の制御語である請求項１または２に記載のクロック信号発生器（１）。
【請求項４】
前記クロック信号発生器（１）がさらに、第２の制御語と前記クロック反転信号とに基づいて前記第１の制御語を発生するように配置した制御ユニット（８）を含む請求項３に記載のクロック信号発生器（１）。
【請求項５】
前記遅延同期ループ（３）が、前記第１の制御語のＭＳＢの反転の結果前記遅延同期ループ（３）の出力信号に１８０°の位相シフトが生じるように、前記複数のクロック位相の中から前記遅延同期ループ（３）の出力信号を選択する請求項３または４に記載のクロック信号発生器（１）。
【請求項６】
前記制御ユニット（８）が、前記第１の制御語のＭＳＢを、前記クロック反転信号が第１の値を有する時前記第２の制御語のＭＳＢのコピーとして、かつ前記クロック反転信号が第２の値を有する時前記第２の制御語のＭＳＢの逆として、発生する請求項３〜５のいずれか一項に記載のクロック信号発生器（１）。
【請求項７】
前記制御ユニット（８）が、前記第２の制御語のＭＳＢと前記クロック反転信号とに基づいて前記第１の制御語のＭＳＢを発生するようになったＸＯＲゲートを含む請求項６に記載のクロック信号発生器（１）。
【請求項８】
請求項１〜７のいずれか一項に記載のクロック信号発生器（１）を備える集積回路。
【請求項９】
請求項１〜７のいずれか一項に記載のクロック信号発生器（１）を備える電子装置。
【請求項１０】
前記電子装置が、モニタ、プロジェクタ、テレビ受像機、または無線送受信機である、請求項９に記載の電子装置。
【図１】
【図２】
【図２】
【公表番号】特表２０１０−５１７３４５（Ｐ２０１０−５１７３４５Ａ）
【公表日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００９−５４５８３６（Ｐ２００９−５４５８３６）
【出願日】平成１９年１月１８日（２００７．１．１８）
【国際出願番号】ＰＣＴ／ＥＰ２００７／０５０５０７
【国際公開番号】ＷＯ２００８／０８６８９５
【国際公開日】平成２０年７月２４日（２００８．７．２４）
【出願人】（５０８２４８７１５）サイコン セミコンダクター アクティエボラーグ (5)
【Ｆターム（参考）】
【公表日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願日】平成１９年１月１８日（２００７．１．１８）
【国際出願番号】ＰＣＴ／ＥＰ２００７／０５０５０７
【国際公開番号】ＷＯ２００８／０８６８９５
【国際公開日】平成２０年７月２４日（２００８．７．２４）
【出願人】（５０８２４８７１５）サイコン セミコンダクター アクティエボラーグ (5)
【Ｆターム（参考）】
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