【課題】固体撮像装置において、列毎にゲイン選択手段としての増幅器を設けることなく、精度良くゲインを選択して、回路面積縮小および消費電力低減を図る。
【解決手段】入力電圧と徐々に増大するアナログランプ電圧とを比較する比較器１３と、両電圧が等しいときにアナログランプ電圧と同期して変化するディジタルランプ信号ＤＲＭＰを記憶するラッチ１４とを備えたアナログ−ディジタル変換器において、複数のアナログランプ信号ＡＲＭＰ１とＡＲＭＰ２を加算した電圧をアナログランプ電圧として用いる。を第１ゲイン選択信号ＧＳＥＬによりゲイン選択スイッチ１７を切り替えることにより、複数のアナログランプ信号ＡＲＭＰ１とＡＲＭＰ２の少なくとも一つを固定電圧に切り替えてゲインを選択する。第２ゲイン選択信号ＧＲＡＭＰによりアナログランプ発生器から出力されるアナログランプ信号の傾斜量を切り替えてゲインを選択する。 （もっと読む）

【課題】アナログ信号を精度良く入力する。
【解決手段】アナログ信号の信号入出力装置であって、与えられた入力波形データに応じたアナログ信号を出力するＤＡ変換部と、ＤＡ変換部により出力されたアナログ信号を出力端子へ伝達する出力回路と、与えられたアナログ信号に応じた出力波形データを出力するＡＤ変換部と、入力端子を介して入力したアナログ信号をＡＤ変換部へ伝達する入力回路と、特性測定時において、入力波形データに代えて予め定められた基準波形データをＤＡ変換部に与え、入力端子からのアナログ信号に代えてＤＡ変換部と出力回路との間の信号を入力回路に供給する切替制御部と、特性測定時において、ＡＤ変換部により出力された出力波形データを測定波形データとして取得する取得部と、基準波形データおよび測定波形データに基づき、入力回路およびＡＤ変換部の伝達特性を算出する算出部とを備える信号入出力装置を提供する。 （もっと読む）

【課題】参照信号比較型ＡＤ変換方式を採用する固体撮像装置において、消費電力の低減が可能な仕組みを実現する。
【解決手段】高速クロックＣＫ１で動作する下位Ｍビットのカウンタ部と高速クロックＣＫ１を２＾Ｍ分周した低速クロックＣＫ２で動作する上位“Ｎ−Ｍ”ビットのカウンタ部に分け、下位Ｍビットと上位“Ｎ−Ｍ”ビットの各カウンタ部を選択的に動作させる。カウント動作有効期間ＴENに関する高速クロックＣＫ１でのカウント値に対する、低速クロックＣＫ２でカウントされた上位“Ｎ−Ｍ”ビットのデータＨの過不足分を、高速クロックＣＫ１でカウントされた下位ＭビットのデータＬで修正する。不足時にはカウント値Ｈにカウント値Ｌを加算する修正を行ない、超過時にはカウント値Ｈからカウント値Ｌを減算する修正を行なう。上位ビットカウンタ部でのカウント値Ｈと下位ビットカウンタ部でのカウント値Ｌとを繋ぎＮビットデジタルデータにする。 （もっと読む）

【課題】カウントモードを切替可能な非同期カウンタ回路において、カウントモードの切替時にカウント値の連続性が保たれるようにする。
【解決手段】各フリップフロップ４１０間に、各フリップフロップ４１０の非反転出力Ｑと反転出力ＮＱと電源（Ｖｄｄ）レベルの３値を切り替える３入力−１出力型の３値切替部４２０（４２２，４２４，４２６）を設ける。３値切替部４２０は、２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力する。制御信号ＳＷ１，ＳＷ２により、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする。 （もっと読む）

【課題】 ＡＤ変換器から出力された複数ビットの量子化データをデジタル処理する場合におけるビットアラインメントを、高度なタイミング制御技術や、デマルチプレクサ素子のリセット回路を用いることなく実現する。
【解決手段】 ＡＤ変換器の識別不能領域（不感帯）に一致する電位の直流を入力信号としてＡＤ変換器に入力した場合における量子化データのビット分布が、ビットアラインメントが正しく達成されている場合のみ特定の値をとることを利用し、ＡＤ変換器から出力された複数ビットの量子化データについて、各ビット間の相対遅延を１サンプル時刻単位で変化させながら、そのビット分布を計測して、ビット分布が特定の値となる相対遅延量を検索することにより、ビットアラインメントが達成される。 （もっと読む）

【課題】ランプ発生器の精度を良好にする。
【解決手段】制御回路によりランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、各アナログランプ出力に対応するデジタル符号を発生するようにする制御回路と、アナログ入力信号とアナログランプ出力とを受けるように接続された比較回路は、受けたアナログ入力信号がアナログランプ出力に等しくなった際に信号を発生するようにしたアナログ‐デジタル変換器であって、前記ランプ発生器が、ランプ符号を発生する曲線発生器と、このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイとを有するようにする。 （もっと読む）

【課題】高速で動作するＡＤ変換器の精度を実質的に向上することを目的とする。
【解決手段】サンプリングクロックSCに応じてアナログ信号Ainをサンプリングしてデジタル信号Doutに変換するアナログ・デジタル（ＡＤ）変換部13,14,17と、サンプリングクロックSCのジッタを測定するジッタ測定回路15と、ジッタ測定回路15で測定したジッタに基づいて、ＡＤ変換部の出力するデジタル信号Doutを補正する補正回路16と、を備える。クロック源11と、クロック源の発生したクロックCKを分周してサンプリングクロックSCを発生するサンプリングクロック発生回路12,26と、をさらに備え、ジッタ測定回路15は、クロックCKを基準として、クロックに対する前記サンプリングクロックSCのジッタを測定する。 （もっと読む）

【課題】ノイズが少なく回路規模が小さい冗長ビット付きＤＡ変換器。
【解決手段】第１の入力端子と第２の入力端子を有し、第１の入力端子に印加された電圧＋ΔＶと第２の入力端子に印加された電圧−ΔＶとの間をｎ＋１／２^qビット（ｎは３以上の自然数、ｑはｎ−２以下の自然数）に量子化した参照電圧を出力する冗長ビット付きデジタル−アナログ変換器を、ｋ個（ｋ＝２^(q+1)＋２）の抵抗素子で構成されたｑ＋１＋１／２^qビットの抵抗ストリング型ＤＡ変換器と、ｎ−ｑ−１ビットのバイナリ制御型デジタル−アナログ変換器と、ｋ個のｋ／２入力の論理回路を含むデコーダと、から構成する。 （もっと読む）

【課題】セトリング時間を短縮したＤ／Ａ変換器を提供すること。
【解決手段】本発明の一態様に係るＤ／Ａ変換器は、抵抗値Ｒ_Ｍの複数の上位ビット用抵抗が直列に接続され、当該複数の上位ビット用抵抗によって、上位ビット用基準電圧を分圧して、入力されたデジタル信号の上位ビットに対応するアナログ信号を出力する上位ビット用ＤＡＣと、前記上位ビット用抵抗の抵抗値Ｒ_Ｍよりも小さい抵抗値Ｒ_Ｓの複数の下位ビット用抵抗が直列に接続され、当該複数の下位ビット用抵抗によって、下位ビット用基準電圧を分圧して、入力されたデジタル信号の下位ビットに対応するアナログ信号を出力する下位ビット用ＤＡＣと、前記上位ビット用ＤＡＣから出力されるアナログ信号と前記下位ビット用ＤＡＣから出力されるアナログ信号とを加算する加算器とを備える。 （もっと読む）

本発明は、高速アナログデジタル変換器に関し、特に、「フラッシュ」タイプの少なくとも１つの変換段を有する高速アナログデジタル変換器に関する。本発明による変換器は、４つの入力部を備えたＮ個の差動増幅器を用いる。ランクｊの増幅器は、変換される入力電圧Ｖ_ｅｐ−Ｖ_ｅｎを２つの第１の入力部で受信し、２つの他の入力部で基準電位差を受信する。基準電位差は、並列で動作する同一の、かつ高電圧源と低電流源との間で電力を供給される抵抗器ネットワークにおける２つのタップ間で得られる。増幅器用のタップは、それぞれ、第１のネットワークにおけるランクｊのタップＰ_ｊおよびおよび第２のネットワークにおけるランクＮ−ｊ＋１のタップＰ’_{Ｎ−ｊ＋１}である。これは、差動増幅器が、抵抗器ネットワークから取り出された入力電流を消費するという事実による一次および二次非線形効果を低減する。非常に高解像度（１２〜１４ビット）の高速変換器に適用される。 （もっと読む）

【課題】トラッキングループで発生するハングアップ状態から自動的に脱却可能としたトラッキングループ型デジタル角度変換器を提案する。
【解決手段】入力角度に対して出力角度をフィードバックし、入力角度と出力角度との偏差が常時０となるように動作するトラッキングループ型デジタル角度変換器において、入力角度が出力角度に対して１８０°遷移したいわゆるハングアップ状況が発生した場合に、これを解消するために回転検出信号の符号を判定し、入力角度がどの象限に存在するかを判定する検出信号符号判別部４１と、出力角度の象限と入力角度の象限を照合し、象限が一致しないことを検出してハングアップ状態と判定し、出力角度を入力角度に合致させる修正を行なう出力角度補正部４２とを設ける。 （もっと読む）

【課題】デジタルアナログ変換回路の精度を高める。
【解決手段】デジタルアナログ変換回路１００は、入力されたデジタルデータＤ１に応じたアナログ電圧Ｖ１を出力する。第１端子１０２、第２端子１０４には、高低２つの基準電圧ＶＨ、ＶＬが入力される。メインＤＡＣ１０は、２つの基準電圧ＶＨ、ＶＬを基準として、デジタルデータＤ１に応じたアナログ電圧Ｖ１を出力する。可変インピーダンス回路２０は、第１端子１０２と第２端子１０４の間に、メインＤＡＣ１０と並列に設けられ、デジタルデータＤ１に応じてインピーダンスが変化する。可変インピーダンス回路２０のインピーダンスは、可変インピーダンス回路２０とメインＤＡＣ１０の合成インピーダンスがデジタルデータＤ１によらず略一定となるように調節される。 （もっと読む）

【課題】ＡＤ変換のサンプリングレートが受信信号のシンボルレートに近い値である場合であっても正確なタイミングでのＡＤ変換を可能とする。
【解決手段】本発明の光受信装置は、各符号の光強度波形がRZパルスである変調方式を併用した光送信装置からの光信号をＡＤ（Analog to Digital）変換部の変換処理によってデジタル信号へと変換する。ＡＤ変換部の後段の制御値算出部で、デジタル信号をデジタル処理してデジタル信号の絶対値または該デジタル信号の絶対値と一対一に対応する値を取得し、デジタル信号の絶対値または該デジタル信号の絶対値と一対一に対応する値に基づいてＡＤ変換部でのサンプリングタイミングの最適タイミングからの誤差を推定し、該誤差に基づいて該サンプリングタイミングを制御する制御値を算出する。この制御値に基づいてＡＤ変換のサンプリングタイミングを規定するパルスの位相を補正することが可能となる。 （もっと読む）

【課題】位相余裕が大きく、安定なデータ取込みが可能なＡ／Ｄ変換装置を提供する。
【解決手段】Ａ／Ｄ変換器２２（１）〜２２（４）からデータ信号Ｄａ〜Ｄｄとともにそれぞれ出力されるデータクロックＣａ〜Ｃｄに対して、サンプリング順が奇数番目のデータクロックＣａ、Ｃｃに対してはそのままラッチ回路２６（１）、２６（３）でラッチし、そのラッチ出力を書込許可信号Ｅａ、Ｅｃとして記憶部２８に出力し、偶数番目のデータクロックＣｂ、Ｃｄに対してはその反転出力をラッチ回路２６（２）、２６（４）でラッチし、そのラッチ出力を書込許可信号Ｅｂ、Ｅｄとして記憶部２８に出力し、それぞれのデータに対する記憶処理を行うことで、データクロックの周期の（Ｎ／２＋１）／Ｎの位相余裕を生じさせている。 （もっと読む）

【課題】１個のクロック信号入力に対して所定の正確な量の電荷を出力させるようにして、出力電荷量がクロックジッタの影響を受けないようにする。
【解決手段】トランジスタＭ１，Ｍ２でカレントミラー回路を構成し、スイッチＳＷ１をＯＦＦしスイッチＳＷ２をＯＮした状態から、スイッチＳＷ２をＯＦＦした後にスイッチＳＷ１をＯＮにし、キャパシタＣ１に充電される電荷に応じた電荷をトランジスタＭ２から出力させる。スイッチＳＷ１がＯＮしスイッチＳＷ２がＯＦＦしている期間が、キャパシタＣ１の両端の電圧がＶＤＤとＧＮＤ間の電位差からトランジスタＭ１の閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御する。 （もっと読む）

【課題】異なる行と列内での階段および対称な誤差の累積を２次元的に相殺する高精度のセルアレイ回路の実現。
【解決手段】それぞれが行と列に配列された相互に対応する複数のセルで作られ、第２、第３及び第４のセルアレイ102-106のそれぞれは第１のセルアレイ100に対して所定の位置関係に配置され、各セルA1-A4,B1-B4はそれぞれのアナログ量を規定する回路を含む第１、第２、第３及び第４のセルアレイと、組内のアレイのセルを選択するセル組選択手段であって、各セル組は、第１のセルアレイからの第１セル、個別に対応する第２から第４のセルアレイからの第２から第４のセルを含むセル組選択手段と、第１から第４セルにより規定される各アナログ量を累積する累積手段とを備え、第２から第４のセルアレイ内の第２から第４のセルの物理的な配置は、第１セルアレイ内の対応するセルアレイ回路。 （もっと読む）

【課題】 Ａ／Ｄ変換動作によって得られるディジタル値に生じるバラツキを抑制したＡ／Ｄ変換器に適したランプ電圧発生回路を提供する。
【解決手段】 安定化電圧源Ｖｒｅｆと、電圧源Ｖｒｅｆから出力される電圧Ｖ_ＲＥＦが非反転入力端子に入力され、反転入力端子がスイッチトキャパシタ等価抵抗Ｒｅｑに接続される演算増幅器ＡＭＰ１と、等価抵抗Ｒｅｑに対する電流Ｉｃｋの導通制御を演算増幅器ＡＭＰ１の出力電圧に基づいて行うトランジスタＭＮＳＦを備え、電流Ｉｃｋがカレントミラーされて生成される電流Ｉｉｎｔ２に基づいて充放電が行われる容量性負荷Ｃｉｎｔの両端を演算増幅器ＡＭＰｉｎｔの出力端子並びに反転入力端子に接続し、非反転入力端子から安定化電圧源Ｖｃの電圧を印加し、演算増幅器ＡＭＰｉｎｔの出力電圧をランプ電圧として外部に出力する。 （もっと読む）

【課題】 演算時間の早いアナログデジタル変換器を提供する。
【解決手段】 外部入力端子１、参照電圧選択部２〜４、キャパシタ群７、第１のスイッチ群８、第２のスイッチ群９、演算増幅部５、冗長ビットを有するサブＡ／Ｄコンバータ６、およびデジタル符号化回路１５を有するＡ／Ｄコンバータとして構成される。
アナログ信号は、キャパシタ群７にサンプリングされ、電荷として保持される。そして、各構成要素を用いて、ＭＤＡＣ演算とＡ／Ｄ変換を繰り返す。この結果、キャパシタ群７に保持された電荷を逃さずにＡ／Ｄ変換を行う。
このように、アナログ信号を最初にサンプリングした電荷を繰り返して用いること、および、演算の冗長性を有することから、正確な演算およびセトリングが必要とならないため、Ａ／Ｄ変換に要する時間を高速化することが可能となる。 （もっと読む）

【課題】回路構成を複雑にすることなく、利得誤差の調整を自動的に精度よく行う。
【解決手段】Ｄ／Ａ変換器は、基準比較電流生成器１と、基準電流生成器２と、第１のＤ／Ａ変換部３と、電流比較器４と、補正信号生成部１０とを備えている。補正モード時に、基準比較電流生成器は基準比較電流IFS_Aを出力し、第１のＤ／Ａ変換部３は第１のフルスケール電流IFS_Bを出力する。電流比較器は両電流の差分電流を生成し、その大きさを判定する。基準電流生成器は電流比較器の判定結果に基づいて差分電流が減少するようにフィードバック制御を行う。これにより、本実施形態によれば、基準電流生成器２や第１のＤ／Ａ変換部３の利得のばらつきを自動で補正できる。 （もっと読む）

【課題】回路規模の増大や処理の複雑化もなく、トリガ信号と変換されたデジタルデータをメモリに保存開始するタイミングを正確に同期させることを可能とするデータ保存装置。
【解決手段】オーバーサンプリングで動作するＡ／Ｄ変換器１と、前記Ａ／Ｄ変換器１によりアナログ信号から変換されたデジタルデータが保存されるメモリ２と、前記Ａ／Ｄ変換器１による変換遅延時間を適切に設定されたトリガ信号に同期して所定期間分の前記デジタルデータを前記メモリ２に保存するためのタイミングを制御するタイミング制御回路３と、を備えたデータ保存装置Ｅにおいて、前記オーバーサンプリングされたデジタルデータを一定期間保存するバッファメモリ５と、前記トリガ信号に基づき演算遅延時間だけ前の前記デジタルデータを前記バッファメモリ５から読み出して所定レートに変換するデシメーションフィルタ６と、を備えた。 （もっと読む）