固体撮像装置
【課題】画素数の増大に伴うバッファの数の増大、微細化に伴うプロセスばらつきの増大により、このクロック信号のデューティ比の崩れを抑制する。
【解決手段】固体撮像装置１は、複数の画素１０がアレイ状に配置された画素部２０と、少なくとも一つのアナログデジタル変換部３０を含む第１グループおよび第２グループを有する変換部と、直列に接続された第１のクロックバッファおよび第２のクロックバッファを有するクロック供給部とを含み、第１グループおよび第２グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、第１のクロックバッファは、補正されたクロック信号を偶数段のＣＭＯＳインバータ回路を介して、第１グループのカウンタ部のそれぞれと第２のクロックバッファに出力し、第２のクロックバッファは、補正されたクロック信号を偶数段のＣＭＯＳインバータ回路を介して第２グループのカウンタ部のそれぞれに出力する。
【解決手段】固体撮像装置１は、複数の画素１０がアレイ状に配置された画素部２０と、少なくとも一つのアナログデジタル変換部３０を含む第１グループおよび第２グループを有する変換部と、直列に接続された第１のクロックバッファおよび第２のクロックバッファを有するクロック供給部とを含み、第１グループおよび第２グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、第１のクロックバッファは、補正されたクロック信号を偶数段のＣＭＯＳインバータ回路を介して、第１グループのカウンタ部のそれぞれと第２のクロックバッファに出力し、第２のクロックバッファは、補正されたクロック信号を偶数段のＣＭＯＳインバータ回路を介して第２グループのカウンタ部のそれぞれに出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置は、例えば、ＣＭＯＳイメージセンサとして、または、ＣＣＤイメージセンサとして構成され、画素がアレイ状に配置された画素部と、画素部から出力されたアナログ信号をデジタル信号に変換するアナログデジタル変換部とを含む。アナログデジタル変換部は、アナログ信号と参照電圧とを比較し判定結果を出力する比較部と、クロック信号をカウントすることにより比較を開始してから判定結果が変化するまでに要した時間を読み取るカウンタ部とを含む。カウンタ部のカウンタのそれぞれに波形の崩れていないクロック信号を供給するため、複数のバッファが用いられうる。画素数の増大に伴うカウンタ部の数の増大、およびクロック信号が伝搬するクロック配線の長距離化、これに伴う寄生容量成分・寄生抵抗成分の増大により、ますます多くのバッファを要するようになってきた。
【０００３】
しかし、多段のバッファの使用は、特にプロセスばらつきによるクロック信号のデューティ比（Ｈｉ期間／信号周期）の崩れをもたらしうる。特許文献１には、クロック信号の両エッジでカウントする回路が開示されており、カウント動作のデューティ比の崩れを抑制すると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−８９０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素数の増大に伴うバッファの数の増大、微細化に伴うプロセスばらつきの増大により、このクロック信号のデューティ比の崩れが問題となりうる。また特許文献１に開示される技術により、カウント動作のデューティ比の崩れが抑制されると記載されているが、クロック信号自体のデューティ比の崩れを抑制する技術については開示されていない。
【０００６】
本発明の目的は、プロセスばらつきにかかわらず、カウンタ部のそれぞれに供給されるクロック信号のデューティ比の崩れを抑制することである。
【課題を解決するための手段】
【０００７】
本発明の一つの側面は固体撮像装置にかかり、前記固体撮像装置は、複数の画素がアレイ状に配置された画素部と、画素部から出力されたアナログ信号をデジタル信号へ変換する少なくとも一つのアナログデジタル変換部を含む第１グループおよび少なくとも一つのアナログデジタル変換部を含む第２グループを有する変換部と、クロック信号を伝搬するように直列に接続された第１のクロックバッファおよび第２のクロックバッファを有するクロック供給部と、を含み、前記第１グループのアナログデジタル変換部および前記第２グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、前記比較部は、前記アナログ信号と時間的に変化する参照電位とを比較してその結果を出力し、前記カウンタ部は、前記比較を開始してから前記比較の結果が変化するまで時間を、クロック供給部から供給されるクロック信号をカウントすることにより計測し、前記第１のクロックバッファは、クロック信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して、前記第１グループのカウンタ部のそれぞれと前記第２のクロックバッファに出力し、前記第２のクロックバッファは、前記第１のクロックバッファから供給されたクロック信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して前記第２グループのカウンタ部のそれぞれに出力する、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、プロセスばらつきにかかわらず、カウンタ部のそれぞれに供給されるクロック信号のデューティ比の崩れを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】従来のクロック信号の伝送方式を説明するための固体撮像装置の一例の図。
【図２】本発明を説明するための固体撮像装置の例を示す図。
【図３】差動回路の図。
【図４】差動回路のタイムチャートを示す図。
【図５】差動回路のタイムチャートを示す図。
【図６】差動回路の図。
【図７】差動回路のタイムチャートを示す図。
【図８】本発明の固体撮像装置のカウンタ部に使用されうるカウンタの例を示す図。
【発明を実施するための形態】
【００１０】
最初に、従来のクロック信号の伝送方式の課題を詳細に述べる。図１は、従来のクロック信号の伝送方式を採用した固体撮像装置１０００である。固体撮像装置１０００は、例えば、複数の画素１０がアレイ状に配置された画素部２０と、複数のアナログデジタル変換部３１を有する変換部３０と、クロック信号を伝搬するように直列に接続された複数のバッファ２００を有するクロック供給部４０とを含む。また、周辺回路として水平走査回路５０、参照電位（例えば、ランプ信号）を発生させる参照電位発生器６０、クロック信号を発生させるクロックジェネレータ７０が配置されうる。アナログデジタル変換部３１は、比較部３２およびカウンタ部３３を有し、画素部２０から出力されたアナログ信号をデジタル信号へ変換する。比較部３２は、アナログ信号と時間的に変化する参照電位とを比較してその結果を出力する。カウンタ部３３は、比較部３２において行われる比較を開始してから比較の結果が変化するまで時間を、クロック供給部４０から供給されるクロック信号をカウントすることにより計測する。バッファ２００は、伝搬されるクロック信号をバッファリングし、カウンタ部３３のそれぞれや後段のバッファ２００に出力する。
【００１１】
図１に示すように、従来のクロック信号の伝送方式においては、カウンタ部３３のそれぞれに波形の崩れていないクロック信号を供給するため、バッファ２００が用いられる。画素数の増大に伴うカウンタ部３３の数の増大に伴う容量成分の増大、およびクロック信号が伝搬するクロック配線の長距離化に伴う寄生容量成分・寄生抵抗成分の増大により、ますます多くのバッファ２００を要する。しかし、バッファ２００の数の増大は、特に微細化に伴うプロセスばらつきの増大により、このクロック信号のデューティ比の崩れをもたらしうる。
【００１２】
より具体的に、例えば、ＰＭＯＳの駆動電流ＩＤＰとＮＭＯＳの駆動電流ＩＤＮの関係が、プロセスばらつきによりＩＤＰ＞ＩＤＮとなっている場合を考えると、バッファ２００の閾値電圧Ｖｔは高くなる。これにより、バッファリング後のクロック信号は、バッファリング前のクロック信号よりＨｉ状態の期間が短くなる。バッファリング後のクロック信号は、長距離のクロック配線による寄生容量や寄生抵抗、および多数のカウンタ部の入力容量によって波形が崩れ、再びバッファリングを要する。しかし、バッファ２００のＶｔが高くなっているため、次段のバッファリングにより、さらにＨｉ状態の期間が短くなる。この繰り返しにより、クロック信号がバッファ２００を介するたびに信号のデューティ比が崩れていく。その結果、クロック供給部４０の末端におけるクロック信号は、初期のクロック信号から大きくデューティ比が崩れたものとなり、ひいてはＨｉ状態の期間がなくなりＬｏｗ状態のみとなる（クロック信号の矩形形状そのものが消えてしまう）こともありうる。本発明は、このクロック信号のデューティ比の崩れを防ぐべく、差動回路を使用することによって、デューティ比を一定に保つものである。以下、添付図面を参照しながら本発明の実施形態を説明する。
＜第１実施形態＞
本発明の第１実施形態にかかる固体撮像装置１を、図２（ａ）を参照しながら説明する。固体撮像装置１は、複数の画素１０がアレイ状に配置された画素部２０と、画素部２０から出力されたアナログ信号をデジタル信号へ変換する変換部３０と、クロック信号を後述のカウンタ部３３のそれぞれに供給するクロック供給部４０と、を含む。変換部３０は、少なくとも一つのアナログデジタル変換部３１を含む第１グループ９１および少なくとも一つのアナログデジタル変換部３１を含む第２グループ９２を有する。本実施形態においては第１グループ９１および第２グループ９２の２つのグループを例示するが、変換部３０は、アナログデジタル変換部３１を含む他のグループをさらに有してもよい。クロック供給部４０は、クロック信号を伝搬するように直列に接続された第１のクロックバッファ１００および第２のクロックバッファ１００を有する。第１グループ９１のアナログデジタル変換部３１および第２グループ９２のアナログデジタル変換部３１のそれぞれは、比較部３２およびカウンタ部３３を有する。比較部３２は、アナログ信号と時間的に変化する参照電位（例えば、ランプ信号）とを比較してその結果を出力する。カウンタ部３３は、比較部３２において比較を開始してから比較結果が変化するまで時間を、クロック信号をカウントすることにより計測する。クロックバッファ１００は、例えば、図３に示すような、差動回路３を含む。
【００１３】
第１のクロックバッファ１００は、差動回路３によってクロック信号のデューティ比を補正し、補正されたクロック信号を、偶数段のＣＭＯＳインバータ回路を介して、第１グループ９１のカウンタ部３３のそれぞれと第２のクロックバッファ１００に出力する。第２のクロックバッファ１００は、差動回路３によってクロック信号のデューティ比を補正し、補正されたクロック信号を偶数段のＣＭＯＳインバータ回路を介して第２グループ９２のカウンタ部３３のそれぞれに出力する。これにより、バッファリングによるクロック信号のデューティ比の崩れや、ひいてはクロック信号の矩形形状そのものが消えてしまうことを防止する固体撮像装置１を提供することができる。
【００１４】
特に、固体撮像装置１のカウンタ部３３には、例えば、図８（ａ）に示すようなリップルカウンタ３３ａを用いる場合がある。このカウンタ３３ａは、クロック信号の波形の立ち上がりエッジによってカウント動作するので、クロック信号の周期が一定であればよく、クロック信号のデューティの崩れは問題にはならない。しかし、前述の通り、バッファリングを繰り返すことによりクロック信号のデューティ比の崩れが進行し、結果としてクロック信号の矩形形状そのものが消えてしまうこともありうる。そこで本発明を適用することにより、バッファリングのたびにクロック信号のデューティ比を一定に補正することが可能であり、クロック信号が、クロック供給部４０の末端に到達する前にクロック信号の矩形形状が消えてしまうことを防ぐことができる。
【００１５】
以上のように、本実施形態によれば、バッファリングのたびにクロック信号のデューティ比を補正することができ、クロック供給部４０の末端までクロック信号のデューティ比を一定に保つことが可能である。
【００１６】
差動回路３は、電源電位と基準電位の間に、ＰＭＯＳトランジスタＭ１（第１のトランジスタ）およびＭ２（第２のトランジスタ）と、ＮＭＯＳトランジスタＭ３（第３のトランジスタ）およびＭ４（第４のトランジスタ）と、を含む。そして、差動回路３の二つの出力は、偶数段のＣＭＯＳインバータから構成されるバッファＢＡおよびＢＢと、それぞれ接続されうる。トランジスタＭ１とトランジスタＭ３は直列に接続され、トランジスタＭ２とトランジスタＭ４は直列に接続されている。また、トランジスタＭ１とトランジスタＭ３の接続点ｎ１（第１ノード）はトランジスタＭ２のゲートに電気的に接続され、トランジスタＭ２とトランジスタＭ４の接続点ｎ２（第２ノード）はトランジスタＭ１のゲートに電気的に接続されている。また、トランジスタＭ３のゲートは差動回路３の第１の入力端子となっており、クロック信号ＣＫａ＿ＩＮが入力される。トランジスタＭ４のゲートは差動回路３の第２の入力端子となっており、ＣＫａ＿ＩＮとは逆位相のクロック信号ＣＫｂ＿ＩＮが入力される。また、ｎ２はバッファＢＡの入力と、ｎ１はバッファＢＢの入力とに接続され、バッファＢＡの出力はＣＫａ＿ＯＵＴ、バッファＢＢの出力はＣｋｂ＿ＯＵＴとなっている。ここで、トランジスタＭ３およびトランジスタＭ４は、トランジスタＭ１およびトランジスタＭ２より十分に大きいサイズである。これにより、プロセスばらつきがあった場合や、動作電圧条件、動作温度条件のいずれの条件においても、トランジスタＭ３およびトランジスタＭ４は、トランジスタＭ１およびトランジスタＭ２より大きい駆動力を有するものとする。
【００１７】
まず、第１のケース、即ち、閾値電圧Ｖｔが中心になるように設計されたバッファが、プロセスばらつきの影響でＰＭＯＳ駆動力がＮＭＯＳ駆動力より大きくなり、Ｖｔは設計値より高くなるケースを考える。即ち、第１のケースでは、バッファリングによってＨｉ状態の期間が短くなったクロック信号が、差動回路３に入力される。図４は、入力ＣＫａ＿ＩＮのデューティ比がＸ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）であった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。
【００１８】
期間Ｔ１においては、ＣＫａ＿ＩＮはＨｉ状態、ＣＫｂ＿ＩＮはＬｏｗ状態であるので、トランジスタＭ３はＯＮ状態となり、ｎ１はＬｏｗ状態となる。従って、トランジスタＭ２はＯＮ状態となり、トランジスタＭ４はＯＦＦ状態であるのでｎ２はＨｉ状態となり、トランジスタＭ１はＯＦＦ状態となる。
【００１９】
続いて、期間Ｔ２においては、ＣＫａ＿ＩＮがＬｏｗ状態、ＣＫｂ＿ＩＮはＬｏｗ状態であるので、トランジスタＭ３はＯＦＦ状態となり、トランジスタＭ１はＯＦＦ状態のまま変化しないため、ｎ１はＬｏｗ状態が維持される。これにより、トランジスタＭ２はＯＮ状態が維持され、トランジスタＭ４はＯＦＦ状態であるのでｎ２はＨｉ状態となる。
【００２０】
次に、期間Ｔ３においては、ＣＫａ＿ＩＮがＬｏｗ状態、ＣＫｂ＿ＩＮはＨｉ状態であるので、Ｍ４はＯＮ状態となり、ｎ２はＬｏｗ状態となる。従って、トランジスタＭ１はＯＮ状態となり、トランジスタＭ３はＯＦＦ状態であるのでｎ１はＨｉ状態となり、トランジスタＭ２はＯＦＦ状態となる。
【００２１】
そして、期間Ｔ４においては、ＣＫａ＿ＩＮがＬｏｗ状態、ＣＫｂ＿ＩＮはＬｏｗ状態であるので、トランジスタＭ４はＯＦＦ状態となり、トランジスタＭ２はＯＦＦ状態のまま変化しないため、ｎ２はＬｏｗ状態が維持される。これにより、トランジスタＭ１はＯＮ状態が維持され、トランジスタＭ３はＯＦＦ状態であるのでｎ１はＨｉ状態となる。
【００２２】
上記Ｔ１からＴ４が繰り返しなされ、従って、第１のケースにおいては、バッファリングによりデューティ比がＸ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）まで崩れていたクロック信号は、差動回路３のｎ１とｎ２において、デューティ比が５０％まで復元され、補正される。
【００２３】
次に、第２のケース、即ち、閾値電圧Ｖｔが中心になるように設計されたバッファが、プロセスばらつきの影響でＮＭＯＳ駆動力がＰＭＯＳ駆動力より大きくなり、Ｖｔは設計値より低くなるケースを考える。即ち、第２のケースでは、バッファリングによってＨｉ状態の期間が長くなったクロック信号が、差動回路３に入力される。図５は、入力ＣＫａ＿ＩＮのデューティ比がＹ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）であった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。
【００２４】
期間Ｔ１においては、ＣＫａ＿ＩＮはＨｉ状態、ＣＫｂ＿ＩＮはＬｏｗ状態であるので、トランジスタＭ３はＯＮ状態であり、ｎ１はＬｏｗ状態となる。従って、トランジスタＭ２はＯＮ状態となり、トランジスタＭ４はＯＦＦ状態であるのでｎ２はＨｉ状態となり、トランジスタＭ１はＯＦＦ状態となる。
【００２５】
続いて、期間Ｔ２においては、ＣＫａ＿ＩＮがＨｉ状態、ＣＫｂ＿ＩＮはＨｉ状態であるので、トランジスタＭ４はＯＮ状態となる。このとき、トランジスタＭ２もＯＮ状態のまま変化しないが、トランジスタＭ４はトランジスタＭ２より大きい駆動力を有するため、ｎ２はＬｏｗ状態となる。これにより、トランジスタＭ１はＯＮ状態となり、トランジスタＭ３もＯＮ状態であるが、同様の理由でｎ１はＨｉ状態となる。
【００２６】
次に、期間Ｔ３においては、ＣＫａ＿ＩＮがＬｏｗ状態、ＣＫｂ＿ＩＮはＨｉ状態であるので、トランジスタＭ４はＯＮ状態であり、ｎ２はＬｏｗ状態となる。従って、トランジスタＭ１はＯＮ状態となり、トランジスタＭ３はＯＦＦ状態であるのでｎ１はＨｉ状態となり、トランジスタＭ２はＯＦＦ状態となる。
【００２７】
そして、期間Ｔ４においては、ＣＫａ＿ＩＮがＨｉ状態、ＣＫｂ＿ＩＮはＨｉ状態であるので、トランジスタＭ３はＯＮ状態となる。このとき、トランジスタＭ１もＯＮ状態のまま変化しないが、トランジスタＭ３はトランジスタＭ１より大きい駆動力を有するため、ｎ１はＬｏｗ状態となる。これにより、トランジスタＭ２はＯＮ状態となり、トランジスタＭ４もＯＮ状態であるが、同様の理由でｎ２はＨｉ状態となる。
【００２８】
上記Ｔ１からＴ４が繰り返しなされる。第２のケースにおいては、バッファリングによりデューティ比がＹ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）まで崩れていたクロック信号が、差動回路３に入力された場合は、このｎ１とｎ２においてデューティ比がＸ／（Ｘ＋Ｙ）と反転する。その後、このデューティ比が反転したクロック信号は、このバッファＢＡ（またはバッファＢＢ）によりバッファリングされることによりＨｉ状態の期間が長くなり、デューティ比は修復され、補正される。つまり、差動回路３は、デューティ比の崩れを補正し、クロック信号の矩形形状が消えてしまうことを防止する。
【００２９】
まとめると、第１のケースでは、デューティ比が崩れていたクロック信号は、差動回路３によって、デューティ比が５０％まで修復され、補正される。一方で、第２のケースでは、差動回路３によって、デューティ比が反転され、後続のバッファＢＡ（もしくはバッファＢＢ）により補正される。従って、本発明により前述のような効果が得られる。
＜第２実施形態＞
本発明の第２実施形態を説明する。第２実施形態は、クロックバッファ１００に、図６に示すような差動回路４を使用する点で、第１実施形態と異なる。差動回路４は、差動回路３の回路構成に加え、ＮＭＯＳトランジスタＭ５（第５のトランジスタ）とＮＭＯＳトランジスタＭ６（第６のトランジスタ）を、さらに含む。トランジスタＭ５は、トランジスタＭ３と並列に配置され、トランジスタＭ５のゲートはｎ２に接続されている。トランジスタＭ６は、トランジスタＭ４と並列に配置され、トランジスタＭ６のゲートはｎ１に接続されている。図３に示す差動回路３を使用した場合は、前述の第１のケース（図４）において、ｎ１およびｎ２がフローティング状態となる期間Ｔ２およびＴ４があるという問題がある。この差動回路４をクロックバッファ１００として使用することにより、この問題を解決し、さらに信頼性の高い固体撮像装置１を提供することができる。
【００３０】
図７は、前述の第１のケースにおける差動回路４、即ち、入力ＣＫａ＿ＩＮのデューティ比がＸ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）であった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。即ち、図７は、図４に、各期間におけるトランジスタＭ５およびトランジスタＭ６の状態が追加されたタイムチャートである。トランジスタＭ５の状態は、トランジスタＭ１とは逆の状態となり、トランジスタＭ６は、トランジスタＭ２とは逆の状態となる。従って、差動回路４を使用することにより、トランジスタＭ５およびトランジスタＭ６による相補的作用が、ｎ１およびｎ２がフローティング状態となることを回避させ、より信頼性の高い固体撮像装置１を提供することができる。
＜第３実施形態＞
本発明の第３実施形態にかかる固体撮像装置２を、図２（ｂ）を参照しながら説明する。第３実施形態は、クロックバッファ１００における差動クロック信号の両方を使用する点で、第１実施形態と異なる。例えば、カウンタ部に、図８（ｂ）に示すようなリップルカウンタ３３ａ’を用いて、カウンタ部３３’とすることが可能である。このカウンタ３３ａ’は、タイムチャート（図４、図５等）に示すＣＫａ＿ＯＵＴの波形の立ち上がりエッジ、およびＣＫｂ＿ＯＵＴの波形の立ち上がりエッジによってカウント動作する。即ち、ＣＫａ＿ＯＵＴの立ち上がりと立ち下がりの両方のエッジによって動作する。従って、バッファリングによるクロック信号のデューティ比が崩れることは回避されたい。そこで本発明を適用することにより、クロック供給部４０の末端までクロック信号のデューティ比を一定に保つことが可能である。
【００３１】
以上において、３つの実施形態を述べたが、本発明を他の仕様要求に応じて適宜変更可能であることは、言うまでもない。
【００３２】
以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置は、例えば、ＣＭＯＳイメージセンサとして、または、ＣＣＤイメージセンサとして構成され、画素がアレイ状に配置された画素部と、画素部から出力されたアナログ信号をデジタル信号に変換するアナログデジタル変換部とを含む。アナログデジタル変換部は、アナログ信号と参照電圧とを比較し判定結果を出力する比較部と、クロック信号をカウントすることにより比較を開始してから判定結果が変化するまでに要した時間を読み取るカウンタ部とを含む。カウンタ部のカウンタのそれぞれに波形の崩れていないクロック信号を供給するため、複数のバッファが用いられうる。画素数の増大に伴うカウンタ部の数の増大、およびクロック信号が伝搬するクロック配線の長距離化、これに伴う寄生容量成分・寄生抵抗成分の増大により、ますます多くのバッファを要するようになってきた。
【０００３】
しかし、多段のバッファの使用は、特にプロセスばらつきによるクロック信号のデューティ比（Ｈｉ期間／信号周期）の崩れをもたらしうる。特許文献１には、クロック信号の両エッジでカウントする回路が開示されており、カウント動作のデューティ比の崩れを抑制すると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−８９０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素数の増大に伴うバッファの数の増大、微細化に伴うプロセスばらつきの増大により、このクロック信号のデューティ比の崩れが問題となりうる。また特許文献１に開示される技術により、カウント動作のデューティ比の崩れが抑制されると記載されているが、クロック信号自体のデューティ比の崩れを抑制する技術については開示されていない。
【０００６】
本発明の目的は、プロセスばらつきにかかわらず、カウンタ部のそれぞれに供給されるクロック信号のデューティ比の崩れを抑制することである。
【課題を解決するための手段】
【０００７】
本発明の一つの側面は固体撮像装置にかかり、前記固体撮像装置は、複数の画素がアレイ状に配置された画素部と、画素部から出力されたアナログ信号をデジタル信号へ変換する少なくとも一つのアナログデジタル変換部を含む第１グループおよび少なくとも一つのアナログデジタル変換部を含む第２グループを有する変換部と、クロック信号を伝搬するように直列に接続された第１のクロックバッファおよび第２のクロックバッファを有するクロック供給部と、を含み、前記第１グループのアナログデジタル変換部および前記第２グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、前記比較部は、前記アナログ信号と時間的に変化する参照電位とを比較してその結果を出力し、前記カウンタ部は、前記比較を開始してから前記比較の結果が変化するまで時間を、クロック供給部から供給されるクロック信号をカウントすることにより計測し、前記第１のクロックバッファは、クロック信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して、前記第１グループのカウンタ部のそれぞれと前記第２のクロックバッファに出力し、前記第２のクロックバッファは、前記第１のクロックバッファから供給されたクロック信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して前記第２グループのカウンタ部のそれぞれに出力する、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、プロセスばらつきにかかわらず、カウンタ部のそれぞれに供給されるクロック信号のデューティ比の崩れを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】従来のクロック信号の伝送方式を説明するための固体撮像装置の一例の図。
【図２】本発明を説明するための固体撮像装置の例を示す図。
【図３】差動回路の図。
【図４】差動回路のタイムチャートを示す図。
【図５】差動回路のタイムチャートを示す図。
【図６】差動回路の図。
【図７】差動回路のタイムチャートを示す図。
【図８】本発明の固体撮像装置のカウンタ部に使用されうるカウンタの例を示す図。
【発明を実施するための形態】
【００１０】
最初に、従来のクロック信号の伝送方式の課題を詳細に述べる。図１は、従来のクロック信号の伝送方式を採用した固体撮像装置１０００である。固体撮像装置１０００は、例えば、複数の画素１０がアレイ状に配置された画素部２０と、複数のアナログデジタル変換部３１を有する変換部３０と、クロック信号を伝搬するように直列に接続された複数のバッファ２００を有するクロック供給部４０とを含む。また、周辺回路として水平走査回路５０、参照電位（例えば、ランプ信号）を発生させる参照電位発生器６０、クロック信号を発生させるクロックジェネレータ７０が配置されうる。アナログデジタル変換部３１は、比較部３２およびカウンタ部３３を有し、画素部２０から出力されたアナログ信号をデジタル信号へ変換する。比較部３２は、アナログ信号と時間的に変化する参照電位とを比較してその結果を出力する。カウンタ部３３は、比較部３２において行われる比較を開始してから比較の結果が変化するまで時間を、クロック供給部４０から供給されるクロック信号をカウントすることにより計測する。バッファ２００は、伝搬されるクロック信号をバッファリングし、カウンタ部３３のそれぞれや後段のバッファ２００に出力する。
【００１１】
図１に示すように、従来のクロック信号の伝送方式においては、カウンタ部３３のそれぞれに波形の崩れていないクロック信号を供給するため、バッファ２００が用いられる。画素数の増大に伴うカウンタ部３３の数の増大に伴う容量成分の増大、およびクロック信号が伝搬するクロック配線の長距離化に伴う寄生容量成分・寄生抵抗成分の増大により、ますます多くのバッファ２００を要する。しかし、バッファ２００の数の増大は、特に微細化に伴うプロセスばらつきの増大により、このクロック信号のデューティ比の崩れをもたらしうる。
【００１２】
より具体的に、例えば、ＰＭＯＳの駆動電流ＩＤＰとＮＭＯＳの駆動電流ＩＤＮの関係が、プロセスばらつきによりＩＤＰ＞ＩＤＮとなっている場合を考えると、バッファ２００の閾値電圧Ｖｔは高くなる。これにより、バッファリング後のクロック信号は、バッファリング前のクロック信号よりＨｉ状態の期間が短くなる。バッファリング後のクロック信号は、長距離のクロック配線による寄生容量や寄生抵抗、および多数のカウンタ部の入力容量によって波形が崩れ、再びバッファリングを要する。しかし、バッファ２００のＶｔが高くなっているため、次段のバッファリングにより、さらにＨｉ状態の期間が短くなる。この繰り返しにより、クロック信号がバッファ２００を介するたびに信号のデューティ比が崩れていく。その結果、クロック供給部４０の末端におけるクロック信号は、初期のクロック信号から大きくデューティ比が崩れたものとなり、ひいてはＨｉ状態の期間がなくなりＬｏｗ状態のみとなる（クロック信号の矩形形状そのものが消えてしまう）こともありうる。本発明は、このクロック信号のデューティ比の崩れを防ぐべく、差動回路を使用することによって、デューティ比を一定に保つものである。以下、添付図面を参照しながら本発明の実施形態を説明する。
＜第１実施形態＞
本発明の第１実施形態にかかる固体撮像装置１を、図２（ａ）を参照しながら説明する。固体撮像装置１は、複数の画素１０がアレイ状に配置された画素部２０と、画素部２０から出力されたアナログ信号をデジタル信号へ変換する変換部３０と、クロック信号を後述のカウンタ部３３のそれぞれに供給するクロック供給部４０と、を含む。変換部３０は、少なくとも一つのアナログデジタル変換部３１を含む第１グループ９１および少なくとも一つのアナログデジタル変換部３１を含む第２グループ９２を有する。本実施形態においては第１グループ９１および第２グループ９２の２つのグループを例示するが、変換部３０は、アナログデジタル変換部３１を含む他のグループをさらに有してもよい。クロック供給部４０は、クロック信号を伝搬するように直列に接続された第１のクロックバッファ１００および第２のクロックバッファ１００を有する。第１グループ９１のアナログデジタル変換部３１および第２グループ９２のアナログデジタル変換部３１のそれぞれは、比較部３２およびカウンタ部３３を有する。比較部３２は、アナログ信号と時間的に変化する参照電位（例えば、ランプ信号）とを比較してその結果を出力する。カウンタ部３３は、比較部３２において比較を開始してから比較結果が変化するまで時間を、クロック信号をカウントすることにより計測する。クロックバッファ１００は、例えば、図３に示すような、差動回路３を含む。
【００１３】
第１のクロックバッファ１００は、差動回路３によってクロック信号のデューティ比を補正し、補正されたクロック信号を、偶数段のＣＭＯＳインバータ回路を介して、第１グループ９１のカウンタ部３３のそれぞれと第２のクロックバッファ１００に出力する。第２のクロックバッファ１００は、差動回路３によってクロック信号のデューティ比を補正し、補正されたクロック信号を偶数段のＣＭＯＳインバータ回路を介して第２グループ９２のカウンタ部３３のそれぞれに出力する。これにより、バッファリングによるクロック信号のデューティ比の崩れや、ひいてはクロック信号の矩形形状そのものが消えてしまうことを防止する固体撮像装置１を提供することができる。
【００１４】
特に、固体撮像装置１のカウンタ部３３には、例えば、図８（ａ）に示すようなリップルカウンタ３３ａを用いる場合がある。このカウンタ３３ａは、クロック信号の波形の立ち上がりエッジによってカウント動作するので、クロック信号の周期が一定であればよく、クロック信号のデューティの崩れは問題にはならない。しかし、前述の通り、バッファリングを繰り返すことによりクロック信号のデューティ比の崩れが進行し、結果としてクロック信号の矩形形状そのものが消えてしまうこともありうる。そこで本発明を適用することにより、バッファリングのたびにクロック信号のデューティ比を一定に補正することが可能であり、クロック信号が、クロック供給部４０の末端に到達する前にクロック信号の矩形形状が消えてしまうことを防ぐことができる。
【００１５】
以上のように、本実施形態によれば、バッファリングのたびにクロック信号のデューティ比を補正することができ、クロック供給部４０の末端までクロック信号のデューティ比を一定に保つことが可能である。
【００１６】
差動回路３は、電源電位と基準電位の間に、ＰＭＯＳトランジスタＭ１（第１のトランジスタ）およびＭ２（第２のトランジスタ）と、ＮＭＯＳトランジスタＭ３（第３のトランジスタ）およびＭ４（第４のトランジスタ）と、を含む。そして、差動回路３の二つの出力は、偶数段のＣＭＯＳインバータから構成されるバッファＢＡおよびＢＢと、それぞれ接続されうる。トランジスタＭ１とトランジスタＭ３は直列に接続され、トランジスタＭ２とトランジスタＭ４は直列に接続されている。また、トランジスタＭ１とトランジスタＭ３の接続点ｎ１（第１ノード）はトランジスタＭ２のゲートに電気的に接続され、トランジスタＭ２とトランジスタＭ４の接続点ｎ２（第２ノード）はトランジスタＭ１のゲートに電気的に接続されている。また、トランジスタＭ３のゲートは差動回路３の第１の入力端子となっており、クロック信号ＣＫａ＿ＩＮが入力される。トランジスタＭ４のゲートは差動回路３の第２の入力端子となっており、ＣＫａ＿ＩＮとは逆位相のクロック信号ＣＫｂ＿ＩＮが入力される。また、ｎ２はバッファＢＡの入力と、ｎ１はバッファＢＢの入力とに接続され、バッファＢＡの出力はＣＫａ＿ＯＵＴ、バッファＢＢの出力はＣｋｂ＿ＯＵＴとなっている。ここで、トランジスタＭ３およびトランジスタＭ４は、トランジスタＭ１およびトランジスタＭ２より十分に大きいサイズである。これにより、プロセスばらつきがあった場合や、動作電圧条件、動作温度条件のいずれの条件においても、トランジスタＭ３およびトランジスタＭ４は、トランジスタＭ１およびトランジスタＭ２より大きい駆動力を有するものとする。
【００１７】
まず、第１のケース、即ち、閾値電圧Ｖｔが中心になるように設計されたバッファが、プロセスばらつきの影響でＰＭＯＳ駆動力がＮＭＯＳ駆動力より大きくなり、Ｖｔは設計値より高くなるケースを考える。即ち、第１のケースでは、バッファリングによってＨｉ状態の期間が短くなったクロック信号が、差動回路３に入力される。図４は、入力ＣＫａ＿ＩＮのデューティ比がＸ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）であった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。
【００１８】
期間Ｔ１においては、ＣＫａ＿ＩＮはＨｉ状態、ＣＫｂ＿ＩＮはＬｏｗ状態であるので、トランジスタＭ３はＯＮ状態となり、ｎ１はＬｏｗ状態となる。従って、トランジスタＭ２はＯＮ状態となり、トランジスタＭ４はＯＦＦ状態であるのでｎ２はＨｉ状態となり、トランジスタＭ１はＯＦＦ状態となる。
【００１９】
続いて、期間Ｔ２においては、ＣＫａ＿ＩＮがＬｏｗ状態、ＣＫｂ＿ＩＮはＬｏｗ状態であるので、トランジスタＭ３はＯＦＦ状態となり、トランジスタＭ１はＯＦＦ状態のまま変化しないため、ｎ１はＬｏｗ状態が維持される。これにより、トランジスタＭ２はＯＮ状態が維持され、トランジスタＭ４はＯＦＦ状態であるのでｎ２はＨｉ状態となる。
【００２０】
次に、期間Ｔ３においては、ＣＫａ＿ＩＮがＬｏｗ状態、ＣＫｂ＿ＩＮはＨｉ状態であるので、Ｍ４はＯＮ状態となり、ｎ２はＬｏｗ状態となる。従って、トランジスタＭ１はＯＮ状態となり、トランジスタＭ３はＯＦＦ状態であるのでｎ１はＨｉ状態となり、トランジスタＭ２はＯＦＦ状態となる。
【００２１】
そして、期間Ｔ４においては、ＣＫａ＿ＩＮがＬｏｗ状態、ＣＫｂ＿ＩＮはＬｏｗ状態であるので、トランジスタＭ４はＯＦＦ状態となり、トランジスタＭ２はＯＦＦ状態のまま変化しないため、ｎ２はＬｏｗ状態が維持される。これにより、トランジスタＭ１はＯＮ状態が維持され、トランジスタＭ３はＯＦＦ状態であるのでｎ１はＨｉ状態となる。
【００２２】
上記Ｔ１からＴ４が繰り返しなされ、従って、第１のケースにおいては、バッファリングによりデューティ比がＸ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）まで崩れていたクロック信号は、差動回路３のｎ１とｎ２において、デューティ比が５０％まで復元され、補正される。
【００２３】
次に、第２のケース、即ち、閾値電圧Ｖｔが中心になるように設計されたバッファが、プロセスばらつきの影響でＮＭＯＳ駆動力がＰＭＯＳ駆動力より大きくなり、Ｖｔは設計値より低くなるケースを考える。即ち、第２のケースでは、バッファリングによってＨｉ状態の期間が長くなったクロック信号が、差動回路３に入力される。図５は、入力ＣＫａ＿ＩＮのデューティ比がＹ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）であった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。
【００２４】
期間Ｔ１においては、ＣＫａ＿ＩＮはＨｉ状態、ＣＫｂ＿ＩＮはＬｏｗ状態であるので、トランジスタＭ３はＯＮ状態であり、ｎ１はＬｏｗ状態となる。従って、トランジスタＭ２はＯＮ状態となり、トランジスタＭ４はＯＦＦ状態であるのでｎ２はＨｉ状態となり、トランジスタＭ１はＯＦＦ状態となる。
【００２５】
続いて、期間Ｔ２においては、ＣＫａ＿ＩＮがＨｉ状態、ＣＫｂ＿ＩＮはＨｉ状態であるので、トランジスタＭ４はＯＮ状態となる。このとき、トランジスタＭ２もＯＮ状態のまま変化しないが、トランジスタＭ４はトランジスタＭ２より大きい駆動力を有するため、ｎ２はＬｏｗ状態となる。これにより、トランジスタＭ１はＯＮ状態となり、トランジスタＭ３もＯＮ状態であるが、同様の理由でｎ１はＨｉ状態となる。
【００２６】
次に、期間Ｔ３においては、ＣＫａ＿ＩＮがＬｏｗ状態、ＣＫｂ＿ＩＮはＨｉ状態であるので、トランジスタＭ４はＯＮ状態であり、ｎ２はＬｏｗ状態となる。従って、トランジスタＭ１はＯＮ状態となり、トランジスタＭ３はＯＦＦ状態であるのでｎ１はＨｉ状態となり、トランジスタＭ２はＯＦＦ状態となる。
【００２７】
そして、期間Ｔ４においては、ＣＫａ＿ＩＮがＨｉ状態、ＣＫｂ＿ＩＮはＨｉ状態であるので、トランジスタＭ３はＯＮ状態となる。このとき、トランジスタＭ１もＯＮ状態のまま変化しないが、トランジスタＭ３はトランジスタＭ１より大きい駆動力を有するため、ｎ１はＬｏｗ状態となる。これにより、トランジスタＭ２はＯＮ状態となり、トランジスタＭ４もＯＮ状態であるが、同様の理由でｎ２はＨｉ状態となる。
【００２８】
上記Ｔ１からＴ４が繰り返しなされる。第２のケースにおいては、バッファリングによりデューティ比がＹ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）まで崩れていたクロック信号が、差動回路３に入力された場合は、このｎ１とｎ２においてデューティ比がＸ／（Ｘ＋Ｙ）と反転する。その後、このデューティ比が反転したクロック信号は、このバッファＢＡ（またはバッファＢＢ）によりバッファリングされることによりＨｉ状態の期間が長くなり、デューティ比は修復され、補正される。つまり、差動回路３は、デューティ比の崩れを補正し、クロック信号の矩形形状が消えてしまうことを防止する。
【００２９】
まとめると、第１のケースでは、デューティ比が崩れていたクロック信号は、差動回路３によって、デューティ比が５０％まで修復され、補正される。一方で、第２のケースでは、差動回路３によって、デューティ比が反転され、後続のバッファＢＡ（もしくはバッファＢＢ）により補正される。従って、本発明により前述のような効果が得られる。
＜第２実施形態＞
本発明の第２実施形態を説明する。第２実施形態は、クロックバッファ１００に、図６に示すような差動回路４を使用する点で、第１実施形態と異なる。差動回路４は、差動回路３の回路構成に加え、ＮＭＯＳトランジスタＭ５（第５のトランジスタ）とＮＭＯＳトランジスタＭ６（第６のトランジスタ）を、さらに含む。トランジスタＭ５は、トランジスタＭ３と並列に配置され、トランジスタＭ５のゲートはｎ２に接続されている。トランジスタＭ６は、トランジスタＭ４と並列に配置され、トランジスタＭ６のゲートはｎ１に接続されている。図３に示す差動回路３を使用した場合は、前述の第１のケース（図４）において、ｎ１およびｎ２がフローティング状態となる期間Ｔ２およびＴ４があるという問題がある。この差動回路４をクロックバッファ１００として使用することにより、この問題を解決し、さらに信頼性の高い固体撮像装置１を提供することができる。
【００３０】
図７は、前述の第１のケースにおける差動回路４、即ち、入力ＣＫａ＿ＩＮのデューティ比がＸ／（Ｘ＋Ｙ）（但し、Ｘ＜Ｙ）であった場合の、各ノードの電圧、各トランジスタの状態を示すタイムチャートである。即ち、図７は、図４に、各期間におけるトランジスタＭ５およびトランジスタＭ６の状態が追加されたタイムチャートである。トランジスタＭ５の状態は、トランジスタＭ１とは逆の状態となり、トランジスタＭ６は、トランジスタＭ２とは逆の状態となる。従って、差動回路４を使用することにより、トランジスタＭ５およびトランジスタＭ６による相補的作用が、ｎ１およびｎ２がフローティング状態となることを回避させ、より信頼性の高い固体撮像装置１を提供することができる。
＜第３実施形態＞
本発明の第３実施形態にかかる固体撮像装置２を、図２（ｂ）を参照しながら説明する。第３実施形態は、クロックバッファ１００における差動クロック信号の両方を使用する点で、第１実施形態と異なる。例えば、カウンタ部に、図８（ｂ）に示すようなリップルカウンタ３３ａ’を用いて、カウンタ部３３’とすることが可能である。このカウンタ３３ａ’は、タイムチャート（図４、図５等）に示すＣＫａ＿ＯＵＴの波形の立ち上がりエッジ、およびＣＫｂ＿ＯＵＴの波形の立ち上がりエッジによってカウント動作する。即ち、ＣＫａ＿ＯＵＴの立ち上がりと立ち下がりの両方のエッジによって動作する。従って、バッファリングによるクロック信号のデューティ比が崩れることは回避されたい。そこで本発明を適用することにより、クロック供給部４０の末端までクロック信号のデューティ比を一定に保つことが可能である。
【００３１】
以上において、３つの実施形態を述べたが、本発明を他の仕様要求に応じて適宜変更可能であることは、言うまでもない。
【００３２】
以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。
【特許請求の範囲】
【請求項１】
複数の画素がアレイ状に配置された画素部と、
画素部から出力されたアナログ信号をデジタル信号へ変換する少なくとも一つのアナログデジタル変換部を含む第１グループおよび少なくとも一つのアナログデジタル変換部を含む第２グループを有する変換部と、
クロック信号を伝搬するように直列に接続された第１のクロックバッファおよび第２のクロックバッファを有するクロック供給部と、を含み、
前記第１グループのアナログデジタル変換部および前記第２グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、
前記比較部は、前記アナログ信号と時間的に変化する参照電位とを比較してその結果を出力し、
前記カウンタ部は、前記比較を開始してから前記比較の結果が変化するまで時間を、クロック供給部から供給されるクロック信号をカウントすることにより計測し、
前記第１のクロックバッファは、クロック信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して、前記第１グループのカウンタ部のそれぞれと前記第２のクロックバッファに出力し、
前記第２のクロックバッファは、前記第１のクロックバッファから供給されたクロック信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して前記第２グループのカウンタ部のそれぞれに出力する、
ことを特徴とする固体撮像装置。
【請求項２】
前記差動回路は、
電源電位と基準電位の間に第１ノード、第２ノード、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを含み、
前記第１のトランジスタは、ＰＭＯＳトランジスタであって前記電源電位と前記第１ノードの間に配置され、
前記第１のトランジスタのゲートは前記第２ノードと電気的に接続され、
前記第２のトランジスタは、ＰＭＯＳトランジスタであって前記電源電位と前記第２ノードの間に配置され、
前記第２のトランジスタのゲートは前記第１ノードと電気的に接続され、
前記第３のトランジスタは、ＮＭＯＳトランジスタであって前記第１ノードと前記基準電位の間に配置され、
前記第４のトランジスタは、ＮＭＯＳトランジスタであって前記第２ノードと前記基準電位の間に配置される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記差動回路は、
電源電位と基準電位の間に第１ノード、第２ノード、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、および第６のトランジスタを含み、
前記第１のトランジスタは、ＰＭＯＳトランジスタであって前記電源電位と前記第１ノードの間に配置され、
前記第１のトランジスタのゲートは前記第２ノードと電気的に接続され、
前記第２のトランジスタは、ＰＭＯＳトランジスタであって前記電源電位と前記第２ノードの間に配置され、
前記第２のトランジスタのゲートは前記第１ノードと電気的に接続され、
前記第３のトランジスタは、ＮＭＯＳトランジスタであって前記第１ノードと前記基準電位の間に配置され、
前記第４のトランジスタは、ＮＭＯＳトランジスタであって前記第２ノードと前記基準電位の間に配置され、
前記第５のトランジスタは、ＮＭＯＳトランジスタであって前記第１ノードと前記基準電位の間に配置され、
前記第５のトランジスタのゲートは前記第２ノードと電気的に接続され、
前記第６のトランジスタは、ＮＭＯＳトランジスタであって前記第２ノードと前記基準電位の間に配置され、
前記第６のトランジスタのゲートは前記第１ノードと電気的に接続される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第１のクロックバッファは、クロック信号とは逆位相の信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して、前記第１グループのカウンタ部のそれぞれと前記第２のクロックバッファに出力し、
前記第２のクロックバッファは、前記第１のクロックバッファから供給されたクロック信号とは逆位相の信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して前記第２グループのカウンタ部のそれぞれに出力する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１】
複数の画素がアレイ状に配置された画素部と、
画素部から出力されたアナログ信号をデジタル信号へ変換する少なくとも一つのアナログデジタル変換部を含む第１グループおよび少なくとも一つのアナログデジタル変換部を含む第２グループを有する変換部と、
クロック信号を伝搬するように直列に接続された第１のクロックバッファおよび第２のクロックバッファを有するクロック供給部と、を含み、
前記第１グループのアナログデジタル変換部および前記第２グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、
前記比較部は、前記アナログ信号と時間的に変化する参照電位とを比較してその結果を出力し、
前記カウンタ部は、前記比較を開始してから前記比較の結果が変化するまで時間を、クロック供給部から供給されるクロック信号をカウントすることにより計測し、
前記第１のクロックバッファは、クロック信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して、前記第１グループのカウンタ部のそれぞれと前記第２のクロックバッファに出力し、
前記第２のクロックバッファは、前記第１のクロックバッファから供給されたクロック信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して前記第２グループのカウンタ部のそれぞれに出力する、
ことを特徴とする固体撮像装置。
【請求項２】
前記差動回路は、
電源電位と基準電位の間に第１ノード、第２ノード、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを含み、
前記第１のトランジスタは、ＰＭＯＳトランジスタであって前記電源電位と前記第１ノードの間に配置され、
前記第１のトランジスタのゲートは前記第２ノードと電気的に接続され、
前記第２のトランジスタは、ＰＭＯＳトランジスタであって前記電源電位と前記第２ノードの間に配置され、
前記第２のトランジスタのゲートは前記第１ノードと電気的に接続され、
前記第３のトランジスタは、ＮＭＯＳトランジスタであって前記第１ノードと前記基準電位の間に配置され、
前記第４のトランジスタは、ＮＭＯＳトランジスタであって前記第２ノードと前記基準電位の間に配置される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記差動回路は、
電源電位と基準電位の間に第１ノード、第２ノード、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、および第６のトランジスタを含み、
前記第１のトランジスタは、ＰＭＯＳトランジスタであって前記電源電位と前記第１ノードの間に配置され、
前記第１のトランジスタのゲートは前記第２ノードと電気的に接続され、
前記第２のトランジスタは、ＰＭＯＳトランジスタであって前記電源電位と前記第２ノードの間に配置され、
前記第２のトランジスタのゲートは前記第１ノードと電気的に接続され、
前記第３のトランジスタは、ＮＭＯＳトランジスタであって前記第１ノードと前記基準電位の間に配置され、
前記第４のトランジスタは、ＮＭＯＳトランジスタであって前記第２ノードと前記基準電位の間に配置され、
前記第５のトランジスタは、ＮＭＯＳトランジスタであって前記第１ノードと前記基準電位の間に配置され、
前記第５のトランジスタのゲートは前記第２ノードと電気的に接続され、
前記第６のトランジスタは、ＮＭＯＳトランジスタであって前記第２ノードと前記基準電位の間に配置され、
前記第６のトランジスタのゲートは前記第１ノードと電気的に接続される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第１のクロックバッファは、クロック信号とは逆位相の信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して、前記第１グループのカウンタ部のそれぞれと前記第２のクロックバッファに出力し、
前記第２のクロックバッファは、前記第１のクロックバッファから供給されたクロック信号とは逆位相の信号のデューティ比を差動回路によって補正し、偶数段のＣＭＯＳインバータ回路を介して前記第２グループのカウンタ部のそれぞれに出力する、
ことを特徴とする請求項１に記載の固体撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−２１５６７（Ｐ２０１３−２１５６７Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５４２６５（Ｐ２０１１−１５４２６５）
【出願日】平成２３年７月１２日（２０１１．７．１２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１２日（２０１１．７．１２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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