ＡＤ変換回路
【課題】ＡＤ変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することのできるＡＤ変換回路を提供する。
【解決手段】実施形態のＡＤ変換回路１は、最上位ビットから順次値が確定する逐次比較レジスタ１１１を有する逐次比較ＡＤ変換部１１と、逐次比較ＡＤ変換部１１の前回の変換結果が書き込まれた変換結果レジスタ１２とを備える。このＡＤ変換回路１は、比較部１３が、ＡＤ変換の途中で、逐次比較レジスタ１１１の値の確定した範囲のビット値を変換結果レジスタ１２の同一範囲のビットの値と比較し、変換開始制御部１４が、比較部から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、逐次比較ＡＤ変換部１１へ新たな変換の開始を指示する変換開始信号ＳＴを出力する。
【解決手段】実施形態のＡＤ変換回路１は、最上位ビットから順次値が確定する逐次比較レジスタ１１１を有する逐次比較ＡＤ変換部１１と、逐次比較ＡＤ変換部１１の前回の変換結果が書き込まれた変換結果レジスタ１２とを備える。このＡＤ変換回路１は、比較部１３が、ＡＤ変換の途中で、逐次比較レジスタ１１１の値の確定した範囲のビット値を変換結果レジスタ１２の同一範囲のビットの値と比較し、変換開始制御部１４が、比較部から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、逐次比較ＡＤ変換部１１へ新たな変換の開始を指示する変換開始信号ＳＴを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換回路に関する。
【背景技術】
【０００２】
マイクロコンピュータを使用したモーター制御回路では、モーターに流れる電流の検出に逐次比較型のＡ／Ｄコンバータを使用し、その変換されたデジタルデータをＣＰＵで処理し、モーターを制御する。
【０００３】
その際、モーター周辺で発生するノイズの影響を受けて、ＡＤ変換結果が通常取り得るデータからかけ離れた値になった場合など、正常なモーター制御ができなくなる。そのため、そのような異常なデータが出力された場合、再度ＡＤ変換を行うことが必要となる。
【０００４】
ただし、逐次比較型Ａ／Ｄコンバータでは、出力のデジタルデータのＭＳＢから１ビットずつデータ値が決定されるため、変換結果が得られるまでにビット数に比例した時間がかかる。そのため、再変換を行うと、正しい変換結果が得られるまでにかなりの時間を要することになる。
【０００５】
そこで、従来、一旦ＡＤ変換した後に、変換結果のデータ値の検証を行って、誤り可能性ビットを判定し、そのビットが許容誤差ビットの桁位置よりも上位である場合にのみ、再変換を行うようにする方式が提案されている。この方式では、誤り可能性ビットが許容誤差ビットの桁位置以下であれば再変換を行わないため、全体的な変換時間を短くすることができる。
【０００６】
しかし、上述の方式では、一旦ＡＤ変換した後に誤り可能性ビットの判定を行うため、１回ＡＤ変換が終了した後でなければ、再変換が必要かどうか判定できない。したがって、ＡＤ変換結果に異常があった場合に、再変換の実行開始までに時間を要する、という問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−４９６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明が解決しようとする課題は、ＡＤ変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することのできるＡＤ変換回路を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態のＡＤ変換回路は、最上位ビットから順次値が確定する逐次比較レジスタを有する逐次比較ＡＤ変換部と、前記逐次比較ＡＤ変換部の前回の変換結果が書き込まれた変換結果レジスタとを備える。このＡＤ変換回路は、比較部が、ＡＤ変換の途中で、前記逐次比較レジスタの値の確定した範囲のビット値を前記変換結果レジスタの同一範囲のビットの値と比較し、変換開始制御部が、前記比較部から前記比較結果が不一致であることを示す不一致信号が出力されたときに、前記逐次比較ＡＤ変換部へ新たな変換の開始を指示する変換開始信号を出力する。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係るＡＤ変換回路の構成の例を示すブロック図。
【図２】本発明の実施形態のＡＤ変換回路へ入力されるアナログ入力ＡＩＮの波形の例を示す図。
【図３】本発明の実施形態の比較部の内部構成の例を示す図。
【図４】ノイズが重畳したアナログ入力ＡＩＮの例を示す図。
【図５】本発明の実施形態の比較部の内部構成の別の例を示す図。
【図６】本発明の第２の実施形態に係るＡＤ変換回路の構成の例を示すブロック図。
【図７】第２の実施形態のＡＤ変換回路で設定される比較範囲を説明するための図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＡＤ変換回路の構成の例を示すブロック図である。
【００１３】
本実施形態のＡＤ変換回路１は、最上位ビットから順次値が確定する逐次比較レジスタ１１１を有する逐次比較ＡＤ変換部１１と、逐次比較ＡＤ変換部１１の前回の変換結果が書き込まれた変換結果レジスタ１２と、ＡＤ変換の途中で、逐次比較レジスタ１１１の値の確定した範囲のビット値を変換結果レジスタ１２の同一範囲のビットの値と比較する比較部１３と、比較部１３から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、逐次比較ＡＤ変換部１１へ新たな変換の開始を指示する変換開始信号ＳＴを出力する変換開始制御部１４と、を備える。
【００１４】
通常の動作時においては、ＡＤ変換回路１は、外部からトリガ信号ＴＧが入力されると変換開始制御部１４が変換開始信号ＳＴを出力し、逐次比較ＡＤ変換部１１がＡＤ変換を開始する。ここで、逐次比較ＡＤ変換部１１の定格最大入力電圧をＶｍａｘとする。したがって、最上位ビット（ＭＳＢ）に相当する電圧レベルは、１／２・Ｖｍａｘである。
【００１５】
逐次比較ＡＤ変換部１１は、変換開始信号ＳＴが入力されると、アナログ入力ＡＩＮをサンプリングしてその電圧を保持し、最上位ビット（ＭＳＢ）から順次デジタルデータのビット値を確定して逐次比較レジスタ１１１へ書き込む。逐次比較ＡＤ変換部１１は、最下位ビット（ＬＳＢ）が確定した時点で、逐次比較レジスタ１１１に格納されたデータをデジタル出力ＤＯＵＴとして出力する。
【００１６】
この変換結果のデジタル出力ＤＯＵＴが、変換結果レジスタ１２へ書き込まれる。
【００１７】
ここで、本実施形態のＡＤ変換回路１へ入力されるアナログ入力ＡＩＮを、例えばモーターに流れる電流を電圧へ変換したものとすると、そのレベルは、図２（ａ）に示すように、規則的に変化する。このような規則的な変化をする入力の場合、ある時刻ｔ１でＡＤ変換したときのＭＳＢの値と、ごく短時間後の時刻ｔ２でＡＤ変換したときのＭＳＢの値は、通常、一致する。一致しないのは、アナログ入力ＡＩＮが１／２・Ｖｍａｘを挟んで変化したときのみであり、その確率は非常に低い。
【００１８】
ところが、アナログ入力ＡＩＮにノイズが重畳していた場合、例えば、図２（ｂ）に示すように、時刻ｔ２でＡＤ変換したときのＭＳＢの値と、時刻ｔ１でＡＤ変換したときのＭＳＢの値が不一致となる。ノイズレベルが大きい場合、この不一致の発生確率が高くなる。したがって、このような場合、ＭＳＢの値を比較するだけで、時刻ｔ２のＡＤ変換結果が異常であることを判定できるものと考えられる。
【００１９】
そこで、このＭＳＢの不一致を検出するために、図３に示すように、逐次比較レジスタ１１１のＭＳＢの値と変換結果レジスタ１２のＭＳＢの値を比較する比較器１３１を、比較部１３に設ける。
【００２０】
比較器１３１は、ＡＤ変換の途中で、逐次比較レジスタ１１１のＭＳＢの値が確定した時点で直ちに、変換結果レジスタ１２のＭＳＢの値との比較を行う。このとき、比較の結果が不一致であれば、比較器１３１は、不一致信号ＵＭを出力する。
【００２１】
この不一致信号ＵＭが出力されると、変換開始制御部１４は、変換開始信号ＳＴを出力する。この変換開始信号ＳＴの出力により、逐次比較ＡＤ変換部１１は、実行中のＡＤ変換を中止し、アナログ入力ＡＩＮを新たにサンプリングし、新たなＡＤ変換を開始する。
【００２２】
ノイズが瞬間的に発生するパルス状のものである場合、新たなＡＤ変換開始時にはノイズの発生が収まっていることが多く、再変換時には、正常なデジタル出力ＤＯＵＴを得られる可能性が高い。
【００２３】
ただし、図４に示すように、ノイズのレベルが小さい場合、時刻ｔ１でも時刻ｔ２でもＭＳＢの値が同じで、ＭＳＢの比較だけではノイズの重畳を検出できないことが考えられる。
【００２４】
このような場合、比較するビット数を増加させ、ＭＳＢを含む複数のビットの値を比較すれば、ノイズの重畳を検出できる可能性が高まる。そこで、図５に、ＭＳＢを含む複数のビットの値の比較を行うようにした比較部１３の構成の例を示す。
【００２５】
図５に示す比較部１３は、比較器１３１と、差分算出器１３２と、を有する。
【００２６】
差分算出器１３２として、ここでは、逐次比較レジスタ１１１のＭＳＢ以下３ビットの値と変換結果レジスタ１２のＭＳＢ以下３ビットの値との差分値を算出する例を示している。ただし、比較するビットは３ビットに限るものではなく、検出したいノイズのレベルに応じて、そのビット数が決定されるものである。
【００２７】
比較器１３１は、差分算出器１３２から出力された差分値を所定の閾値Ｓと比較し、差分値が閾値Ｓより大きいときに不一致信号ＵＭを出力する。
【００２８】
この閾値Ｓも、検出したいノイズのレベルに応じて設定されるものである。
【００２９】
変換開始制御部１４は、比較部１３から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、変換開始信号ＳＴを出力する。
【００３０】
逐次比較ＡＤ変換部１１は、ＡＤ変換実行中に新たな変換開始信号ＳＴが出力されると、現在実行中のＡＤ変換を中止し、アナログ入力ＡＩＮを再サンプリングし、新たなＡＤ変換を開始する。
【００３１】
このとき、不一致信号ＵＭが出力される都度、変換開始信号ＳＴを出力するようにしてもよいが、ノイズが一定期間連続して発生するような場合、ＡＤ変換の中止および再変換が連続し、次のＡＤ変換結果がいつまで経っても出力されない事態に陥るおそれがある。したがって、このような場合、暫く時間が経ってから、改めてＡＤ変換を実行した方が良いと考えられる。
【００３２】
そこで、変換開始制御部１４に、不一致信号ＵＭの出力回数をカウントするカウンタ１４１と、カウンタ１４１のカウント値が許容回数Ｋ以下であるときに変換開始信号ＳＴを出力する出力制御部１４２と、を備えるようにする。
【００３３】
この場合、出力制御部１４２は、比較部１３から出力される不一致信号ＵＭの出力回数が、許容回数Ｋ以下であるときのみ、変換開始信号ＳＴを出力する。
【００３４】
これにより、不一致信号ＵＭの出力回数が許容回数Ｋを超えた場合、出力制御部１４２から変換開始信号ＳＴが出力されず、逐次比較ＡＤ変換部１１において再変換が連続することを回避することができる。
【００３５】
なお、出力制御部１４２へは外部からのトリガ信号ＴＧも入力されている。出力制御部１４２は、通常、このトリガ信号ＴＧが入力されたときに、変換開始信号ＳＴを出力するものである。
【００３６】
このような本実施形態によれば、ＡＤ変換の途中で変換中のデータのチェックを行い、異常を検出した場合、直ちに実行中の変換を中止し、再変換を開始することができる。これにより、正常なＡＤ変換結果が得られるまでの時間を短縮することができる。
【００３７】
また、異常検出に用いるデータのビット数を任意に設定できるので、精度の高い異常検出を行うことができる。
【００３８】
また、再変換実行回数を制限できるので、不要な再変換の連続を回避でき、消費電力を抑えることができる。
【００３９】
（第２の実施形態）
第１の実施形態では、アナログ入力ＡＩＮの全レベル範囲にわたって比較部１３による比較を実行している。しかし、アナログ入力ＡＩＮのレベルが最小あるいは最大付近では、アナログ入力ＡＩＮにノイズが重畳していても、比較部１３が比較対象とする上位ビットの値が変化することは殆どないものと考えられる。したがって、アナログ入力ＡＩＮのレベルが最小あるいは最大付近では、比較部１３による比較を実行する必要はないものと考えられる。そこで、本実施形態では、比較部１３が比較を実行するアナログ入力ＡＩＮのレベルの範囲を指定することのできるＡＤ変換回路の例を示す。
【００４０】
図６は、本発明の第２の実施形態に係るＡＤ変換回路の構成の例を示すブロック図である。
【００４１】
本実施形態のＡＤ変換回路２は、第１の実施形態のＡＤ変換回路１に、比較実行制御部２５を追加したものである。
【００４２】
比較実行制御部２５は、変換結果レジスタ１２の値を、予め定められた比較範囲指定値Ｈと比較し、変換結果レジスタ１２の値が比較範囲指定値Ｈ以内であるときのみ、比較部１３へ比較の実行を指示する。
【００４３】
図７に、変換結果レジスタ１２の値をアナログ入力ＡＩＮのレベルで表すものとして、比較範囲指定値Ｈとアナログ入力ＡＩＮのレベルとの関係を示す。なお、ここでは、比較範囲指定値Ｈを、下限値Ｈ１と上限値Ｈ２にて示している。
【００４４】
下限値Ｈ１は、アナログ入力ＡＩＮの最小レベル付近に設定され、上限値Ｈ２は、アナログ入力ＡＩＮの最大レベル付近に設定されている。本実施形態では、この下限値Ｈ１と上限値Ｈ２の間が比較範囲となり、アナログ入力ＡＩＮのレベルがこの比較範囲である場合にのみ、比較部１３による比較が実行される。
【００４５】
この場合、図７に示すような、下限値Ｈ１あるいは上限値Ｈ２を超える領域で発生するノイズは、比較部１３による比較の対象外となる。しかし、このような領域で発生するノイズをそのままＡＤ変換しても、下位ビットが異常となるだけであり、その誤差の影響はかなり限定的である。
【００４６】
このような本実施形態によれば、異常検出を行うためのチェック回数を少なくすることができるので、消費電力を削減することができる。
【００４７】
以上説明した少なくとも１つの実施形態のＡＤ変換回路によれば、ＡＤ変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することができる。
【００４８】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１、２ ＡＤ変換回路
１１ 逐次比較ＡＤ変換部
１２ 変換結果レジスタ
１３ 比較部
１４ 変換開始制御部
１１１ 逐次比較レジスタ
１３１ 比較器
１３２ 差分算出器
１４１ カウンタ
１４２ 出力制御部
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換回路に関する。
【背景技術】
【０００２】
マイクロコンピュータを使用したモーター制御回路では、モーターに流れる電流の検出に逐次比較型のＡ／Ｄコンバータを使用し、その変換されたデジタルデータをＣＰＵで処理し、モーターを制御する。
【０００３】
その際、モーター周辺で発生するノイズの影響を受けて、ＡＤ変換結果が通常取り得るデータからかけ離れた値になった場合など、正常なモーター制御ができなくなる。そのため、そのような異常なデータが出力された場合、再度ＡＤ変換を行うことが必要となる。
【０００４】
ただし、逐次比較型Ａ／Ｄコンバータでは、出力のデジタルデータのＭＳＢから１ビットずつデータ値が決定されるため、変換結果が得られるまでにビット数に比例した時間がかかる。そのため、再変換を行うと、正しい変換結果が得られるまでにかなりの時間を要することになる。
【０００５】
そこで、従来、一旦ＡＤ変換した後に、変換結果のデータ値の検証を行って、誤り可能性ビットを判定し、そのビットが許容誤差ビットの桁位置よりも上位である場合にのみ、再変換を行うようにする方式が提案されている。この方式では、誤り可能性ビットが許容誤差ビットの桁位置以下であれば再変換を行わないため、全体的な変換時間を短くすることができる。
【０００６】
しかし、上述の方式では、一旦ＡＤ変換した後に誤り可能性ビットの判定を行うため、１回ＡＤ変換が終了した後でなければ、再変換が必要かどうか判定できない。したがって、ＡＤ変換結果に異常があった場合に、再変換の実行開始までに時間を要する、という問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−４９６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明が解決しようとする課題は、ＡＤ変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することのできるＡＤ変換回路を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態のＡＤ変換回路は、最上位ビットから順次値が確定する逐次比較レジスタを有する逐次比較ＡＤ変換部と、前記逐次比較ＡＤ変換部の前回の変換結果が書き込まれた変換結果レジスタとを備える。このＡＤ変換回路は、比較部が、ＡＤ変換の途中で、前記逐次比較レジスタの値の確定した範囲のビット値を前記変換結果レジスタの同一範囲のビットの値と比較し、変換開始制御部が、前記比較部から前記比較結果が不一致であることを示す不一致信号が出力されたときに、前記逐次比較ＡＤ変換部へ新たな変換の開始を指示する変換開始信号を出力する。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係るＡＤ変換回路の構成の例を示すブロック図。
【図２】本発明の実施形態のＡＤ変換回路へ入力されるアナログ入力ＡＩＮの波形の例を示す図。
【図３】本発明の実施形態の比較部の内部構成の例を示す図。
【図４】ノイズが重畳したアナログ入力ＡＩＮの例を示す図。
【図５】本発明の実施形態の比較部の内部構成の別の例を示す図。
【図６】本発明の第２の実施形態に係るＡＤ変換回路の構成の例を示すブロック図。
【図７】第２の実施形態のＡＤ変換回路で設定される比較範囲を説明するための図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＡＤ変換回路の構成の例を示すブロック図である。
【００１３】
本実施形態のＡＤ変換回路１は、最上位ビットから順次値が確定する逐次比較レジスタ１１１を有する逐次比較ＡＤ変換部１１と、逐次比較ＡＤ変換部１１の前回の変換結果が書き込まれた変換結果レジスタ１２と、ＡＤ変換の途中で、逐次比較レジスタ１１１の値の確定した範囲のビット値を変換結果レジスタ１２の同一範囲のビットの値と比較する比較部１３と、比較部１３から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、逐次比較ＡＤ変換部１１へ新たな変換の開始を指示する変換開始信号ＳＴを出力する変換開始制御部１４と、を備える。
【００１４】
通常の動作時においては、ＡＤ変換回路１は、外部からトリガ信号ＴＧが入力されると変換開始制御部１４が変換開始信号ＳＴを出力し、逐次比較ＡＤ変換部１１がＡＤ変換を開始する。ここで、逐次比較ＡＤ変換部１１の定格最大入力電圧をＶｍａｘとする。したがって、最上位ビット（ＭＳＢ）に相当する電圧レベルは、１／２・Ｖｍａｘである。
【００１５】
逐次比較ＡＤ変換部１１は、変換開始信号ＳＴが入力されると、アナログ入力ＡＩＮをサンプリングしてその電圧を保持し、最上位ビット（ＭＳＢ）から順次デジタルデータのビット値を確定して逐次比較レジスタ１１１へ書き込む。逐次比較ＡＤ変換部１１は、最下位ビット（ＬＳＢ）が確定した時点で、逐次比較レジスタ１１１に格納されたデータをデジタル出力ＤＯＵＴとして出力する。
【００１６】
この変換結果のデジタル出力ＤＯＵＴが、変換結果レジスタ１２へ書き込まれる。
【００１７】
ここで、本実施形態のＡＤ変換回路１へ入力されるアナログ入力ＡＩＮを、例えばモーターに流れる電流を電圧へ変換したものとすると、そのレベルは、図２（ａ）に示すように、規則的に変化する。このような規則的な変化をする入力の場合、ある時刻ｔ１でＡＤ変換したときのＭＳＢの値と、ごく短時間後の時刻ｔ２でＡＤ変換したときのＭＳＢの値は、通常、一致する。一致しないのは、アナログ入力ＡＩＮが１／２・Ｖｍａｘを挟んで変化したときのみであり、その確率は非常に低い。
【００１８】
ところが、アナログ入力ＡＩＮにノイズが重畳していた場合、例えば、図２（ｂ）に示すように、時刻ｔ２でＡＤ変換したときのＭＳＢの値と、時刻ｔ１でＡＤ変換したときのＭＳＢの値が不一致となる。ノイズレベルが大きい場合、この不一致の発生確率が高くなる。したがって、このような場合、ＭＳＢの値を比較するだけで、時刻ｔ２のＡＤ変換結果が異常であることを判定できるものと考えられる。
【００１９】
そこで、このＭＳＢの不一致を検出するために、図３に示すように、逐次比較レジスタ１１１のＭＳＢの値と変換結果レジスタ１２のＭＳＢの値を比較する比較器１３１を、比較部１３に設ける。
【００２０】
比較器１３１は、ＡＤ変換の途中で、逐次比較レジスタ１１１のＭＳＢの値が確定した時点で直ちに、変換結果レジスタ１２のＭＳＢの値との比較を行う。このとき、比較の結果が不一致であれば、比較器１３１は、不一致信号ＵＭを出力する。
【００２１】
この不一致信号ＵＭが出力されると、変換開始制御部１４は、変換開始信号ＳＴを出力する。この変換開始信号ＳＴの出力により、逐次比較ＡＤ変換部１１は、実行中のＡＤ変換を中止し、アナログ入力ＡＩＮを新たにサンプリングし、新たなＡＤ変換を開始する。
【００２２】
ノイズが瞬間的に発生するパルス状のものである場合、新たなＡＤ変換開始時にはノイズの発生が収まっていることが多く、再変換時には、正常なデジタル出力ＤＯＵＴを得られる可能性が高い。
【００２３】
ただし、図４に示すように、ノイズのレベルが小さい場合、時刻ｔ１でも時刻ｔ２でもＭＳＢの値が同じで、ＭＳＢの比較だけではノイズの重畳を検出できないことが考えられる。
【００２４】
このような場合、比較するビット数を増加させ、ＭＳＢを含む複数のビットの値を比較すれば、ノイズの重畳を検出できる可能性が高まる。そこで、図５に、ＭＳＢを含む複数のビットの値の比較を行うようにした比較部１３の構成の例を示す。
【００２５】
図５に示す比較部１３は、比較器１３１と、差分算出器１３２と、を有する。
【００２６】
差分算出器１３２として、ここでは、逐次比較レジスタ１１１のＭＳＢ以下３ビットの値と変換結果レジスタ１２のＭＳＢ以下３ビットの値との差分値を算出する例を示している。ただし、比較するビットは３ビットに限るものではなく、検出したいノイズのレベルに応じて、そのビット数が決定されるものである。
【００２７】
比較器１３１は、差分算出器１３２から出力された差分値を所定の閾値Ｓと比較し、差分値が閾値Ｓより大きいときに不一致信号ＵＭを出力する。
【００２８】
この閾値Ｓも、検出したいノイズのレベルに応じて設定されるものである。
【００２９】
変換開始制御部１４は、比較部１３から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、変換開始信号ＳＴを出力する。
【００３０】
逐次比較ＡＤ変換部１１は、ＡＤ変換実行中に新たな変換開始信号ＳＴが出力されると、現在実行中のＡＤ変換を中止し、アナログ入力ＡＩＮを再サンプリングし、新たなＡＤ変換を開始する。
【００３１】
このとき、不一致信号ＵＭが出力される都度、変換開始信号ＳＴを出力するようにしてもよいが、ノイズが一定期間連続して発生するような場合、ＡＤ変換の中止および再変換が連続し、次のＡＤ変換結果がいつまで経っても出力されない事態に陥るおそれがある。したがって、このような場合、暫く時間が経ってから、改めてＡＤ変換を実行した方が良いと考えられる。
【００３２】
そこで、変換開始制御部１４に、不一致信号ＵＭの出力回数をカウントするカウンタ１４１と、カウンタ１４１のカウント値が許容回数Ｋ以下であるときに変換開始信号ＳＴを出力する出力制御部１４２と、を備えるようにする。
【００３３】
この場合、出力制御部１４２は、比較部１３から出力される不一致信号ＵＭの出力回数が、許容回数Ｋ以下であるときのみ、変換開始信号ＳＴを出力する。
【００３４】
これにより、不一致信号ＵＭの出力回数が許容回数Ｋを超えた場合、出力制御部１４２から変換開始信号ＳＴが出力されず、逐次比較ＡＤ変換部１１において再変換が連続することを回避することができる。
【００３５】
なお、出力制御部１４２へは外部からのトリガ信号ＴＧも入力されている。出力制御部１４２は、通常、このトリガ信号ＴＧが入力されたときに、変換開始信号ＳＴを出力するものである。
【００３６】
このような本実施形態によれば、ＡＤ変換の途中で変換中のデータのチェックを行い、異常を検出した場合、直ちに実行中の変換を中止し、再変換を開始することができる。これにより、正常なＡＤ変換結果が得られるまでの時間を短縮することができる。
【００３７】
また、異常検出に用いるデータのビット数を任意に設定できるので、精度の高い異常検出を行うことができる。
【００３８】
また、再変換実行回数を制限できるので、不要な再変換の連続を回避でき、消費電力を抑えることができる。
【００３９】
（第２の実施形態）
第１の実施形態では、アナログ入力ＡＩＮの全レベル範囲にわたって比較部１３による比較を実行している。しかし、アナログ入力ＡＩＮのレベルが最小あるいは最大付近では、アナログ入力ＡＩＮにノイズが重畳していても、比較部１３が比較対象とする上位ビットの値が変化することは殆どないものと考えられる。したがって、アナログ入力ＡＩＮのレベルが最小あるいは最大付近では、比較部１３による比較を実行する必要はないものと考えられる。そこで、本実施形態では、比較部１３が比較を実行するアナログ入力ＡＩＮのレベルの範囲を指定することのできるＡＤ変換回路の例を示す。
【００４０】
図６は、本発明の第２の実施形態に係るＡＤ変換回路の構成の例を示すブロック図である。
【００４１】
本実施形態のＡＤ変換回路２は、第１の実施形態のＡＤ変換回路１に、比較実行制御部２５を追加したものである。
【００４２】
比較実行制御部２５は、変換結果レジスタ１２の値を、予め定められた比較範囲指定値Ｈと比較し、変換結果レジスタ１２の値が比較範囲指定値Ｈ以内であるときのみ、比較部１３へ比較の実行を指示する。
【００４３】
図７に、変換結果レジスタ１２の値をアナログ入力ＡＩＮのレベルで表すものとして、比較範囲指定値Ｈとアナログ入力ＡＩＮのレベルとの関係を示す。なお、ここでは、比較範囲指定値Ｈを、下限値Ｈ１と上限値Ｈ２にて示している。
【００４４】
下限値Ｈ１は、アナログ入力ＡＩＮの最小レベル付近に設定され、上限値Ｈ２は、アナログ入力ＡＩＮの最大レベル付近に設定されている。本実施形態では、この下限値Ｈ１と上限値Ｈ２の間が比較範囲となり、アナログ入力ＡＩＮのレベルがこの比較範囲である場合にのみ、比較部１３による比較が実行される。
【００４５】
この場合、図７に示すような、下限値Ｈ１あるいは上限値Ｈ２を超える領域で発生するノイズは、比較部１３による比較の対象外となる。しかし、このような領域で発生するノイズをそのままＡＤ変換しても、下位ビットが異常となるだけであり、その誤差の影響はかなり限定的である。
【００４６】
このような本実施形態によれば、異常検出を行うためのチェック回数を少なくすることができるので、消費電力を削減することができる。
【００４７】
以上説明した少なくとも１つの実施形態のＡＤ変換回路によれば、ＡＤ変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することができる。
【００４８】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１、２ ＡＤ変換回路
１１ 逐次比較ＡＤ変換部
１２ 変換結果レジスタ
１３ 比較部
１４ 変換開始制御部
１１１ 逐次比較レジスタ
１３１ 比較器
１３２ 差分算出器
１４１ カウンタ
１４２ 出力制御部
【特許請求の範囲】
【請求項１】
最上位ビットから順次値が確定する逐次比較レジスタを有する逐次比較ＡＤ変換部と、
前記逐次比較ＡＤ変換部の前回の変換結果が書き込まれた変換結果レジスタと、
ＡＤ変換の途中で、前記逐次比較レジスタの値の確定した範囲のビット値を前記変換結果レジスタの同一範囲のビットの値と比較する比較部と、
前記比較部から前記比較結果が不一致であることを示す不一致信号が出力されたときに、前記逐次比較ＡＤ変換部へ新たな変換の開始を指示する変換開始信号を出力する変換開始制御部と
を備えることを特徴とするＡＤ変換回路。
【請求項２】
前記逐次比較レジスタの値の確定した範囲が、最上位ビットのみである
ことを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
前記逐次比較レジスタの値の確定した範囲が、所定の複数ビットである
ことを特徴とする請求項１に記載のＡＤ変換回路。
【請求項４】
前記比較部の不一致の判定に、所定の閾値が設定されている
ことを特徴とする請求項３に記載のＡＤ変換回路。
【請求項５】
変換開始制御部が、
前記不一致信号の出力回数をカウントするカウンタを備え、
前記出力回数が許容回数未満であるときに、前記変換開始信号を出力する
ことを特徴とする請求項１乃至４のいずれか１項に記載のＡＤ変換回路。
【請求項６】
前記比較部が、
前記変換結果レジスタの値が予め定められた範囲内であるときのみ、前記比較を実行する
ことを特徴とする請求項１乃至５いずれか１項に記載のＡＤ変換回路。
【請求項１】
最上位ビットから順次値が確定する逐次比較レジスタを有する逐次比較ＡＤ変換部と、
前記逐次比較ＡＤ変換部の前回の変換結果が書き込まれた変換結果レジスタと、
ＡＤ変換の途中で、前記逐次比較レジスタの値の確定した範囲のビット値を前記変換結果レジスタの同一範囲のビットの値と比較する比較部と、
前記比較部から前記比較結果が不一致であることを示す不一致信号が出力されたときに、前記逐次比較ＡＤ変換部へ新たな変換の開始を指示する変換開始信号を出力する変換開始制御部と
を備えることを特徴とするＡＤ変換回路。
【請求項２】
前記逐次比較レジスタの値の確定した範囲が、最上位ビットのみである
ことを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
前記逐次比較レジスタの値の確定した範囲が、所定の複数ビットである
ことを特徴とする請求項１に記載のＡＤ変換回路。
【請求項４】
前記比較部の不一致の判定に、所定の閾値が設定されている
ことを特徴とする請求項３に記載のＡＤ変換回路。
【請求項５】
変換開始制御部が、
前記不一致信号の出力回数をカウントするカウンタを備え、
前記出力回数が許容回数未満であるときに、前記変換開始信号を出力する
ことを特徴とする請求項１乃至４のいずれか１項に記載のＡＤ変換回路。
【請求項６】
前記比較部が、
前記変換結果レジスタの値が予め定められた範囲内であるときのみ、前記比較を実行する
ことを特徴とする請求項１乃至５いずれか１項に記載のＡＤ変換回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２５３７１７（Ｐ２０１２−２５３７１７Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２７１５３（Ｐ２０１１−１２７１５３）
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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