演算回路、及びＡ／Ｄ変換器
【課題】所望の帯域幅を確保しつつ、所望の倍率を正確に得ることができる演算回路を提供する。
【解決手段】演算回路は、入力信号を入力する入力端子と、複数個のキャパシタと、増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路とを備えている。第１スイッチ回路は、第１制御信号に基づき導通状態となり、複数のキャパシタを入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する。また、第２スイッチ回路は、第２制御信号に基づき導通状態となり、複数個のキャパシタに含まれる第１のキャパシタを増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、複数個のキャパシタに含まれる第２のキャパシタを増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する。
【解決手段】演算回路は、入力信号を入力する入力端子と、複数個のキャパシタと、増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路とを備えている。第１スイッチ回路は、第１制御信号に基づき導通状態となり、複数のキャパシタを入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する。また、第２スイッチ回路は、第２制御信号に基づき導通状態となり、複数個のキャパシタに含まれる第１のキャパシタを増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、複数個のキャパシタに含まれる第２のキャパシタを増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、演算回路、及びこれを用いたＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
アナログ信号を所望の増幅率をもって増幅させて増幅信号を出力する演算回路は、例えばパイプライン型Ａ／Ｄ変換器などの電子回路において、残差信号の増幅の用途等において用いられる。このような演算回路では、必要な帯域幅を確保しつつ、所望の増幅率を得ることができることが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】Imran Ahmed, Jan Mulder, David A. Johns, “A 50MS/s 9.9mW Pipelined ADC with 58dB SNDR in 0.18um CMOS Using Capacitive Charge-Pumps”, ISSCC 2009, pp. 164 - 165, Feb. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この実施の形態は、所望の帯域幅を確保しつつ、所望の倍率を正確に得ることができる演算回路を提供するものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の演算回路は、入力信号を入力する入力端子と、複数個のキャパシタと、増幅入力端子と出力端子とを備え増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路とを備えている。第１スイッチ回路は、第１制御信号に基づき導通状態となり、複数のキャパシタを入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する。また、第２スイッチ回路は、第２制御信号に基づき導通状態となり、複数個のキャパシタに含まれる第１のキャパシタを増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、複数個のキャパシタに含まれる第２のキャパシタを増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る演算回路の構成を示す等価回路図である。
【図２】第１の実施の形態に係る演算回路の構成を示す等価回路図である。
【図３】第１の実施の形態の演算回路の作用を説明する。
【図４Ａ】第１の実施の形態の演算回路の作用を説明する。
【図４Ｂ】第１の実施の形態の演算回路の作用を説明する。
【図５】第１の実施の形態の変形例に係る演算回路の構成を示す等価回路図である。
【図６】第１の実施の形態の変形例に係る演算回路の構成を示す等価回路図である。
【図７Ａ】第２の実施の形態に係る演算回路の構成を示す等価回路図である。
【図７Ｂ】第２の実施の形態に係る演算回路の構成を示す等価回路図である。
【図８】第２の実施の形態に係る演算回路の構成を示す等価回路図である。
【図９Ａ】第２の実施の形態の演算回路の作用を説明する。
【図９Ｂ】第２の実施の形態の演算回路の作用を説明する。
【図１０】第３の実施の形態に係る演算回路の構成を示す等価回路図である。
【図１１】第４の実施の形態に係る演算回路の構成を示す等価回路図である。
【図１２Ａ】第４の実施の形態の演算回路の作用を説明する。
【図１２Ｂ】第４の実施の形態の演算回路の作用を説明する。
【図１３】パイプライン型Ａ／Ｄ変換器の構成を説明するブロック図である。
【図１４】パイプライン型Ａ／Ｄ変換器の構成を示す概略図である。
【図１５】パイプライン型Ａ／Ｄ変換器の動作を示す。
【図１６】パイプライン型Ａ／Ｄ変換器の動作を示す。
【発明を実施するための形態】
【０００７】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００８】
［第１の実施の形態］
図１は、第１の実施の形態による演算回路の構成を示す等価回路図である。この演算回路は、複数個（Ｎ個）のキャパシタ回路１１（１）〜（Ｎ）と（Ｎは２以上の偶数）、スイッチ１２と、スイッチ１３と、ＯＰアンプ１４とを備えている。この演算回路は、入力信号Ｖｉｎが入力される入力端子Ｔ１と、ＯＰアンプ１４の出力端子Ｔ２を備えている。本実施の形態の演算回路は、このキャパシタ回路１１（１）〜（Ｎ）に含まれるキャパシタ１１の接続を互いに並列接続にして各キャパシタを所定の電圧まで充電した後、続いて縦列接続に切り換えることにより、入力信号Ｖｉｎを増幅させることを可能にしたものである。
【０００９】
キャパシタ回路１１（１）〜（Ｎ）は、それぞれ並列接続スイッチ２１と、縦列接続スイッチ２２と、キャパシタ２３（容量Ｃｉ（ｉ＝１〜Ｎ））とを備えている。
並列接続スイッチ２１は、入力端子Ｔ１とキャパシタ２３の下部電極（ボトムプレート）との間に接続される。
【００１０】
並列接続スイッチ２１は、制御信号Φ１に従って導通状態と非導通状態との間で切り替え可能に構成されている（ここでは、Φ１＝”１”のとき導通し、Φ１＝”０”のとき非導通状態になるものとして説明する）。
縦列接続スイッチ２２は、キャパシタ回路１１（ｉ）内のキャパシタ２３の下部電極と、隣接するキャパシタ回路１１（ｉ＋１）内のキャパシタ２３の上部電極（トッププレート）との間に接続される。ただし、Ｎ個目のキャパシタ回路１１（Ｎ）内の縦列接続スイッチ２２は、キャパシタ回路１１（Ｎ）内の下部電極と、ＯＰアンプ１４の出力端子Ｔ２との間に接続されている。以下では、キャパシタ２３の２つの電極を「上部電極」、「下部電極」と称するが、これは単に説明の便宜のためであり、キャパシタ２３の向きを限定する意図ではない。キャパシタ２３の一方の電極と他方の電極が水平方向に並んでいる回路又は電極の上下が入れ替わっている回路にも、本実施の形態を適用可能である。
【００１１】
また、Ｎ／２個目のキャパシタ回路１１（Ｎ／２）の縦列接続スイッチ２２は、その他端を隣接するキャパシタ回路１１（Ｎ／２＋１）にではなく接地端子に接続されている。これにより、縦列接続スイッチ２２は、制御信号Φ２に従って導通状態と非導通状態との間で切り替えられる（ここでは、Φ２＝”１”のとき導通し、Φ２＝”０”のとき非導通状態になるものとして説明する）。
【００１２】
また、キャパシタ２３の上部電極と接地端子（固定電圧端子）との間には、前述のスイッチ１２が接続されている。スイッチ１２は、制御信号Φ１に従って導通状態と非導通状態との間で切り替えられる。スイッチ１２と並列接続スイッチ２１とは、いずれも制御信号Φ１に基づき導通状態となりＮ個のキャパシタ２３を入力端子Ｔ１と接地端子ＧＮＤとの間に並列に接続する第１スイッチ回路として機能する。なお、接地端子ＧＮＤに接続する代わりに、任意の電圧を供給される電圧端子に接続するように変更することも可能である。
【００１３】
更に、キャパシタ回路１１（１）、及び１１（Ｎ／２＋１）のキャパシタ２３の上部電極は、制御信号Φ２により導通状態とされるスイッチ１３を介してＯＰアンプ１４の入力端子（増幅入力端子）に接続されている。なお、このスイッチ１３は、場合によって省略し、キャパシタ２３（Ｃ１、ＣＮ／２＋１）とＯＰアンプ１４の入力端子とを短絡することも可能である。スイッチ１３と縦列接続スイッチ２２は、いずれも制御信号Φ２に基づき導通状態となる。スイッチ１３と縦列接続スイッチ２２は、Ｎ個のキャパシタ２３のうちの一部、例えばＮ／２個のキャパシタ２３を、ＯＰアンプ１４の入力端子と接地端子ＧＮＤとの間に直列に接続すると共に、Ｎ個のキャパシタ２３のうちの一部、例えば残りのＮ／２個のキャパシタ２３を、ＯＰアンプ１４の入力端子と出力端子Ｔ２との間に直列接続する第２スイッチ回路として機能する。
【００１４】
なお、図１の例では、Ｎ個のキャパシタ２３のうちの半分のＮ／２個のキャパシタ２３を接地端子とＯＰアンプの入力端子との間に直列接続し、残りの半分のＮ／２個をＯＰアンプ１４の入力端子と出力端子Ｔ２との間に直列接続している。しかし、両者の数は同一である必要は必ずしもなく、前者が後者よりも多い数でも良いし、逆であってもよい。また、一方の数が単数であってもよい。また、全てのキャパシタ２３が同一の容量を有している必要も無い。
【００１５】
また、キャパシタ２３の上部電極と接地端子ＧＮＤ（固定電圧端子）との間には、制御信号Φ１に従って導通状態と非導通状態との間で切り替えられるスイッチ１２が接続されている。
【００１６】
図２は、Ｎ＝４である場合の等価回路図を示したものである。なお、制御信号Φ１とΦ２は、図３に示すように、排他的なクロック信号であり、一方が”１”のとき、他方は”０”である。
【００１７】
次に、本実施の形態の演算回路の動作を説明する。ここでは、説明の簡単のため、Ｎ＝４の場合（図２）を例にとって説明する。ある時点で制御信号Φ１が”１”になると、４つのキャパシタ２３（Ｃ１〜Ｃ４）は、図４Ａに示すように、入力端子Ｔ１（入力信号Ｖｉｎが供給されている端子）と接地端子ＧＮＤとの間に、下部電極側が入力端子Ｔ１側となるように並列接続され、同一の電圧Ｖｉｎまで充電される。
【００１８】
その後、制御信号Φ１が再び”０”に戻った後、制御信号Φ２は”０”から”１”になる。これにより、キャパシタＣ１〜Ｃ２は、図４Ｂに示すように、その下部電極側が接地端子側に向くように、接地端子とＯＰアンプ１４との間に直列接続される。これにより、キャパシタＣ１〜Ｃ２は、ＯＰアンプ１４の入力端子に電圧２×Ｖｉｎを与える。
一方、キャパシタＣ３〜Ｃ４は、図４Ｂに示すが如く、その下部電極がＯＰアンプ１４の出力端子側を向くように、ＯＰアンプ１４の入力端子と出力端子との間に直列接続される。このキャパシタＣ３〜Ｃ４は、ＯＰアンプ１４の負帰還ループを構成する。
このときのＯＰアンプ１４の出力信号(Ｖｏｕｔ)は、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃである場合、次式となる。
【００１９】
【数１】
【００２０】
ＯＰアンプ１４の増幅率Ａｖが１より遥かに大きい場合（Ａｖ＞＞１）、Ｖｏｕｔ≒４Ｖｉｎとなり、図２の演算回路は、４倍の増幅率となる。図１のようなＮ個のキャパシタの場合、増幅率はＮ倍となる。このように、制御信号Φ２が”１”に切り替わる動作により、入力信号ＶｉｎがＮ倍に増幅される。
【００２１】
Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃであれば、帰還容量Ｃｆ（＝Ｃ３・Ｃ４／（Ｃ３＋Ｃ４）と入力容量Ｃｉ（Ｃ１・Ｃ２／（Ｃ１＋Ｃ２））の比が１となる。従来のスイッチトキャパシタ型負帰還増幅回路では、帰還容量Ｃｆと入力容量Ｃｉの比を大きくすることにより、演算回路の増幅率を増大させることができるが、増幅率を増大させると、代わりに帯域幅が小さくなるという問題があった。
しかし、本実施の形態では、キャパシタ２３の数Ｎにより増幅率を決定することができる一方、帰還容量Ｃｆと入力容量Ｃｉとの間の比を変えない限り、帯域幅は一定とすることができる。従って、所望の帯域幅を確保しつつ、所望の増幅率を得ることができる。
【００２２】
この図１の演算回路は、一例として図１３、図１４に示すようなパイプライン型Ａ／Ｄ変換器に用いられる演算回路に使用することができる。このパイプライン型Ａ／Ｄ変換器の構成を、図１３に沿って説明する。
このパイプラインＡ／Ｄ変換器は、縦続接続された複数のステージ１００、及びデジタル演算部２００を備えている。各ステージ１００は、外部から入力されたアナログの入力信号Ｖｉｎ、又は前段のステージ１００から出力されたアナログの入力信号Ｖｏｕｔｉ−１（ｉ＝１〜３）をデジタル信号Ｄｏｕｔｉに変換してデジタル演算部２００に出力する。また、デジタル信号Ｄｏｕｔｉをアナログ信号に戻した後、このアナログ信号を、入力されたアナログ信号Ｖｉｎ又はＶｏｕｔｉ−１から減算し、その減算したアナログ信号を所定の増幅率で増幅し、次段のステージ１００に供給する。このようにして得られた複数のデジタル信号Ｄｏｕｔ１〜４に基づき、入力信号Ｖｉｎが数ビットのデジタル信号に変換される。
【００２３】
図１４は、各ステージ１００の構成を示している。各ステージ１００は、Ａ／Ｄ変換回路１０１と、Ｄ／Ａ変換回路１０２と、減算器１０３と、増幅演算回路１０４とを備えている。この増幅演算回路１０４として、第１の実施の形態の演算回路を用いることができる。Ａ／Ｄ変換回路１０１は、入力されたアナログ信号Ｖｉｎ又はＶｏｕｔｉ−１をデジタル信号Ｄｉに変換する。このデジタル信号Ｄｉは、デジタル演算部２００に出力されると共に、Ｄ／Ａ変換回路１０２において再びアナログ信号に戻され、減算器１０３に入力される。減算器１０３は、このＤ／Ａ変換回路１０２から出力されたアナログ信号を、入力されたアナログ信号Ｖｉｎ又はＶｏｕｔｉ−１から減算する。増幅演算回路１０４は、この減算されたアナログ信号を、更に所定の増幅率で増幅して、出力信号Ｖｏｕｔｉを出力する。
【００２４】
図５は、第１の実施の形態の変形例を示す。この変形例は、キャパシタ回路１１（Ｎ／２）の縦列接続スイッチ２２の他端に、基準電圧Ｖｒｅｆを、デジタル値Ｄで乗算した値の電圧Ｄ・Ｖｒｅｆが印加されている点で、第１の実施の形態と異なっている。図６は、図５において、Ｎ＝４とした場合の回路構成を示している。
【００２５】
ここでの基準電圧Ｖｒｅｆは、図５の演算回路が、図１３、図１４に示すようなパイプライン型Ａ／Ｄ変換器に用いられる場合において、Ａ／Ｄ変換回路１０１に用いられる参照電圧である。また、デジタル値Ｄは、Ａ／Ｄ変換回路１０１から出力されるデジタル信号Ｄｉである。縦列接続スイッチ２２の他端に、このような電圧Ｄ・Ｖｒｅｆが印加されることにより、この電圧Ｄ・Ｖｒｅｆが減算された信号が図５の演算回路により増幅される。
【００２６】
デジタル信号Ｄは、各ステージ１００のＡ／Ｄ変換回路１０１において、何ビットのデジタル信号が生成されるかによって異なる。図１５は、各ステージ１００のＡ／Ｄ変換回路１０１において、２ビットのデジタル信号を出力するＡ／Ｄ変換が実行される場合（２ｂｉｔ／ｓｔａｇｅ）における、各ステージ１００の伝達特性を示している。また、図１６は、各ステージ１００のＡ／Ｄ変換回路１０１が２．５ビット／ステージ構成を採用する場合の伝達特性を示している。２．５ビット／ステージとは、３ビットのデジタル信号（８値）が生成されるが、そのうちの一部が誤り訂正信号として用いられる方式である。図１６の例では、８値の信号のうちの７つがデジタル信号として用いられる例を示している。
【００２７】
この図５の演算回路の出力電圧Ｖｏｕｔは、Ｎ＝４の場合において、アンプの増幅率をＡｖとすると、次のような値となる。
【００２８】
【数２】
【００２９】
増幅率Ａｖが１よりも遥かに大きい値である場合には、出力電圧Ｖｏｕｔ≒４Ｖｉｎ−Ｄ・Ｖｒｅｆと表すことができ、ＯＰアンプ１４の増幅率の変動に拘わらず、キャパシタ２３の数Ｎに応じて、任意の増幅率を得ることができる。しかも、帰還容量Ｃｆと入力容量Ｃｉの比率が変らない限りは、帯域幅も一定にすることができる。すなわち、帯域幅を一定にしつつ、キャパシタ２３の数Ｎに応じて、任意の増幅率を設定することができる。
【００３０】
［第２の実施の形態］
図７Ａ、図７Ｂ、図８は、第２の実施の形態による演算回路の構成を示す等価回路図である。図７Ａは、第１の実施の形態と同様に、Ｎ個のキャパシタ回路１１（１）〜（Ｎ）を有する場合の回路構成を示しており、図７Ｂは図７Ａの変形例を示している。また、図８はＮ＝４の場合の回路構成を示している。なお、図１、図２と同一の構成要素については、図７Ａ、図７Ｂ、及び図８で同一の符号を付し、以下ではその詳細な説明は省略する。
図７Ａに示すように、第２の実施の形態による演算回路は、第１の実施の形態の構成に加え、キャパシタ３１、及びスイッチ１２’、１３’を備えている。
【００３１】
キャパシタ３１は、その容量が可変の可変容量キャパシタである。キャパシタ３１の上部電極は、スイッチ１３を介して、ＯＰアンプ１４の入力端子に接続可能に構成されている。また、キャパシタ３１の下部電極は、制御信号Φ１により制御されるスイッチ１２’を介して接地端子に接続されるともに、制御信号Φ２により制御されるスイッチ１３’を介して参照電圧Ｖｒｅｆを供給する端子に接続可能にされている。
【００３２】
可変容量キャパシタ３１を用いる代わりに、図７Ｂに示すように、容量の異なる複数個、例えば２個のキャパシタ３１Ａ（容量ＣＡ）、３１Ｂ（容量ＣＢ）を設け、スイッチ１２Ａ、１２Ｂ、１３Ａ、１３Ｂを選択的に導通させることにより、可変容量を得るようにしてもよい。
【００３３】
図８は、図７の回路において、Ｎ＝４とした場合の回路構成を示している。ただし、キャパシタ３１は固定の容量を有するキャパシタである。ただし、キャパシタ回路１１（２）のキャパシタ２３の一端に入力される信号は、参照電圧Ｖｒｅｆに変数Ｄｉ１を乗算した電圧値を有しており、また、キャパシタ３１に入力される信号は、参照電圧Ｖｒｅｆに変数Ｄｉ２を乗算した電圧値を有している。
【００３４】
変数Ｄｉ１、Ｄｉ２は、例えば演算回路が２ビット／ステージのパイプラインＡ／Ｄ変換器に用いられる場合の、出力信号Ｄの値（図１５）によって定まる。この場合、制御信号Φ２が”１”で且つ出力信号Ｄ＝２又は３の場合に変数Ｄｉ１はＤｉ１＝１となり、それ以外ではＤｉ１＝０である。また、制御信号Φ２が”１”で且つ出力信号Ｄ＝２又は３の場合に変数Ｄｉ１はＤｉ２＝１となり、それ以外ではＤｉ２＝０である。
【００３５】
この図８の演算回路の動作を図９Ａ及び図９Ｂを参照して説明する。制御信号Φ１＝”１”のとき、４個のキャパシタ２３（Ｃ１〜Ｃ４）は、並列接続スイッチ２１及びスイッチ１２が導通することにより、図９Ａに示すように、入力端子Ｔ１と接地端子との間に並列接続される。
その後、制御信号Φ２＝”１”となると、図９Ｂに示すように、４個のキャパシタ２３（Ｃ１〜Ｃ４）は、第１の実施の形態（図４Ｂ）と同様に接続される一方、キャパシタ３１も、その一端（上部電極）がＯＰアンプ１４の入力端子に接続され、他端（下部電極）は前述の信号Ｄｉ２・Ｖｒｅｆを供給される。なお、キャパシタ２３（容量Ｃ２）の一端には、信号Ｄｉ１・Ｖｒｅｆが供給される。
ここで、５つのキャパシタ２３、３１の容量Ｃ１、Ｃ２，Ｃ３、Ｃ４、Ｃ５の容量が全てＣであるとき（Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ）、出力電圧(Ｖｏｕｔ)は、アンプの増幅率をＡｖとすると、次にようになる。
【００３６】
【数３】
【００３７】
増幅率Ａｖが１よりも遥かに大きい値である場合には、出力電圧Ｖｏｕｔ≒４Ｖｉｎ−Ｄｉ２・Ｖｒｅｆ−Ｄｉ１Ｖｒｅｆと表すことができる。ＯＰアンプ１４の増幅率の変動に拘わらず、キャパシタ２３の数Ｎに応じて、任意の増幅率を得ることができる。
上記の[数３]から分かるように、キャパシタ３１を設けたことにより、出力電圧Ｖｏｕｔを、参照電圧Ｖｒｅｆに変数Ｄｉ２×２を乗算した値を減算した値とすることができる。すなわち、キャパシタ３１は、参照電圧Ｖｒｅｆに変数を掛けた値を減算した信号とする参照電圧減算回路として機能する。
【００３８】
［第３の実施の形態］
図１０は、第３の実施の形態による演算回路の構成を示す等価回路図である。第２の実施の形態と同一の構成については、図１０において図７Ａと同一の符号を付しているので、以下ではその詳細な説明は省略する。
【００３９】
この実施の形態の演算回路は、キャパシタ回路１１の構成に関しては、第２の実施の形態（図７Ａ）と略同様である。ただし、この実施の形態では、キャパシタ３１に代えて、キャパシタ回路４１（１）〜４１（Ｍ）を備えている。
このキャパシタ回路４１（１）〜４１（Ｍ）の組からなるキャパシタ回路群がＬ個（例えば、Ｌ＜Ｍ）設けられている。これらのキャパシタ回路４１（１）〜（Ｍ）は、キャパシタ３１と同様に参照電圧減算回路として機能する。
【００４０】
キャパシタ回路４１（ｊ）（ｊ＝１〜Ｍ）は、それぞれ並列接続スイッチ５１と、縦列接続スイッチ５２と、キャパシタ５３（容量Ｃｊ’（ｊ＝１〜ｍ））とを備えている。また、各キャパシタ回路４１（ｊ）は、それぞれ接地端子との間にスイッチ１２’を接続されている。
【００４１】
並列接続スイッチ５１は、スイッチ１２’と共に制御信号Φ１＝”１”により導通状態となり、複数のキャパシタ５３を接地端子と参照電圧Ｖｒｅｆの端子との間に並列接続する。
また、縦列接続スイッチ５２は、制御信号Φ２に従って導通状態と非導通状態との間で切り替え可能に構成されている（ここでは、Φ２＝”１”のとき導通し、Φ２＝”０”のとき非導通状態になるものとして説明する）。縦列接続スイッチ５２は、キャパシタ回路４１（ｊ）内のキャパシタ２３の下部電極と、隣接するキャパシタ回路１１（ｊ＋１）内のキャパシタ２３の上部電極（トッププレート）との間に接続される。ただし、Ｍ個目のキャパシタ回路１１（Ｍ）内の縦列接続スイッチ５２は、接地端子に接続されている。
【００４２】
なお、このようなこのキャパシタ回路４１（１）〜４１（Ｍ）からなるキャパシタ回路群は、Ｌ組設けられている。Ｌ組のキャパシタ回路群（１）〜（Ｌ）のうち、ｍ番目（ｍ＝１〜Ｌ）のキャパシタ回路群は、Ｍ個のキャパシタ回路４１（１）〜（Ｍ）のうちの（Ｍ−ｍ）個のキャパシタ回路４１が参照電圧Ｖｒｅｆを一端に供給され、残りは接地電圧を両端に供給されている。
このようなＬ個のキャパシタ回路群（１）〜（Ｌ）のうちの任意の回路群をスイッチ４２で選択することにより、出力電圧Ｖｏｕｔからの減算量を任意に設定することができる。
【００４３】
［第４の実施の形態］
図１１は、第４の実施の形態による演算回路の構成を示す等価回路図である。第２の実施の形態と同一の構成については、図１１において図８と同一の符号を付しているので、以下ではその詳細な説明は省略する。
この実施の形態は、キャパシタ回路１１（１）〜（４）の構成は、第２の実施の形態（図８）と略同一である。ただし、キャパシタ回路１１（２）の縦列接続スイッチ２２の他端は接地されている。なお、この図１１ではキャパシタ回路１１の数Ｎが４個である例を示しているが、図７のように、数Ｎは求められる増幅率に応じて任意の数として良い事は言うまでもない。
【００４４】
この第４の実施の形態は、参照電圧減算回路として機能するキャパシタ回路４１（１）〜４１（ｎ）を備えている点で、第３の実施の形態と近似している。この実施の形態では、キャパシタ回路４１（２）〜（４）が、並列接続スイッチ５１を介して参照電圧Ｖｒｅｆを与えられる。そして、キャパシタ回路４１（２）〜（４）内のキャパシタ５３は、制御信号Φ１＝”１”によって並列接続スイッチ５１及びスイッチ１２’が導通することにより、図１２Ａに示す如く、参照電圧Ｖｒｅｆを与える端子と接地端子との間に並列接続される。
【００４５】
一方、キャパシタ回路４１（１）内のキャパシタ５３は、制御信号Φ１＝”１”によって並列接続スイッチ５１及びスイッチ１２’が導通することにより、図１２Ａに示す如く、両端を接地端子に接続される。
【００４６】
その後、制御信号Φ２＝”１”になると、並列接続スイッチ２２、５２が導通状態とされる。これにより、キャパシタ回路１１（１）〜（４）内のキャパシタ２３は、図１２Ｂに示すように前述の実施の形態と同様に接続される。一方、キャパシタ回路４１（３）、（４）内の２つのキャパシタ５３（Ｃ３、Ｃ４）は、ＯＰアンプ１４の入力端子と接地端子との間に、スイッチ１３Ｂを介して直列接続される。
また、キャパシタ回路４１（１）、（２）内の２つのキャパシタ５３（Ｃ１、Ｃ２）は、ＯＰアンプ１４の入力端子と接地端子との間に、スイッチ１３Ａを介して直列接続される。
【００４７】
スイッチ１３Ａ、スイッチ１３Ｂは、上述した変数Ｄｉ１、Ｄｉ２に合わせて導通状態と非導通状態との間で切り替わるように構成されている。制御信号Φ２が”１”で且つ出力信号Ｄ＝１又は３の場合に変数Ｄｉ１はＤｉ１＝１となり、スイッチ１３Ａは導通する。それ以外ではＤｉ１＝０となり、スイッチ１３Ａは非導通状態となる。
また、制御信号Φ２が”１”で且つ出力信号Ｄ＝２又は３の場合に変数Ｄｉ２はＤｉ２＝１となり、スイッチ１３Ｂが導通する。それ以外ではＤｉ２＝０であり、スイッチ１３Ｂは非導通状態となる。
この実施の形態によれば、参照電圧Ｖｒｅｆは１種類でよく、参照電圧発生回路の回路面積を縮小することが可能になる。
【００４８】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１１（１）〜（Ｎ）・・・キャパシタ回路、 １２、１２’１２Ａ’１２Ｂ’、１３、１３’、１３Ａ’、１３Ｂ’・・・スイッチ、 １４・・・ＯＰアンプ、 ２１・・・並列接続スイッチ、 ２２・・・縦列接続スイッチ、 ２３、３１、３１Ａ、３１Ｂ・・・キャパシタ。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、演算回路、及びこれを用いたＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
アナログ信号を所望の増幅率をもって増幅させて増幅信号を出力する演算回路は、例えばパイプライン型Ａ／Ｄ変換器などの電子回路において、残差信号の増幅の用途等において用いられる。このような演算回路では、必要な帯域幅を確保しつつ、所望の増幅率を得ることができることが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】Imran Ahmed, Jan Mulder, David A. Johns, “A 50MS/s 9.9mW Pipelined ADC with 58dB SNDR in 0.18um CMOS Using Capacitive Charge-Pumps”, ISSCC 2009, pp. 164 - 165, Feb. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この実施の形態は、所望の帯域幅を確保しつつ、所望の倍率を正確に得ることができる演算回路を提供するものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の演算回路は、入力信号を入力する入力端子と、複数個のキャパシタと、増幅入力端子と出力端子とを備え増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路とを備えている。第１スイッチ回路は、第１制御信号に基づき導通状態となり、複数のキャパシタを入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する。また、第２スイッチ回路は、第２制御信号に基づき導通状態となり、複数個のキャパシタに含まれる第１のキャパシタを増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、複数個のキャパシタに含まれる第２のキャパシタを増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る演算回路の構成を示す等価回路図である。
【図２】第１の実施の形態に係る演算回路の構成を示す等価回路図である。
【図３】第１の実施の形態の演算回路の作用を説明する。
【図４Ａ】第１の実施の形態の演算回路の作用を説明する。
【図４Ｂ】第１の実施の形態の演算回路の作用を説明する。
【図５】第１の実施の形態の変形例に係る演算回路の構成を示す等価回路図である。
【図６】第１の実施の形態の変形例に係る演算回路の構成を示す等価回路図である。
【図７Ａ】第２の実施の形態に係る演算回路の構成を示す等価回路図である。
【図７Ｂ】第２の実施の形態に係る演算回路の構成を示す等価回路図である。
【図８】第２の実施の形態に係る演算回路の構成を示す等価回路図である。
【図９Ａ】第２の実施の形態の演算回路の作用を説明する。
【図９Ｂ】第２の実施の形態の演算回路の作用を説明する。
【図１０】第３の実施の形態に係る演算回路の構成を示す等価回路図である。
【図１１】第４の実施の形態に係る演算回路の構成を示す等価回路図である。
【図１２Ａ】第４の実施の形態の演算回路の作用を説明する。
【図１２Ｂ】第４の実施の形態の演算回路の作用を説明する。
【図１３】パイプライン型Ａ／Ｄ変換器の構成を説明するブロック図である。
【図１４】パイプライン型Ａ／Ｄ変換器の構成を示す概略図である。
【図１５】パイプライン型Ａ／Ｄ変換器の動作を示す。
【図１６】パイプライン型Ａ／Ｄ変換器の動作を示す。
【発明を実施するための形態】
【０００７】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００８】
［第１の実施の形態］
図１は、第１の実施の形態による演算回路の構成を示す等価回路図である。この演算回路は、複数個（Ｎ個）のキャパシタ回路１１（１）〜（Ｎ）と（Ｎは２以上の偶数）、スイッチ１２と、スイッチ１３と、ＯＰアンプ１４とを備えている。この演算回路は、入力信号Ｖｉｎが入力される入力端子Ｔ１と、ＯＰアンプ１４の出力端子Ｔ２を備えている。本実施の形態の演算回路は、このキャパシタ回路１１（１）〜（Ｎ）に含まれるキャパシタ１１の接続を互いに並列接続にして各キャパシタを所定の電圧まで充電した後、続いて縦列接続に切り換えることにより、入力信号Ｖｉｎを増幅させることを可能にしたものである。
【０００９】
キャパシタ回路１１（１）〜（Ｎ）は、それぞれ並列接続スイッチ２１と、縦列接続スイッチ２２と、キャパシタ２３（容量Ｃｉ（ｉ＝１〜Ｎ））とを備えている。
並列接続スイッチ２１は、入力端子Ｔ１とキャパシタ２３の下部電極（ボトムプレート）との間に接続される。
【００１０】
並列接続スイッチ２１は、制御信号Φ１に従って導通状態と非導通状態との間で切り替え可能に構成されている（ここでは、Φ１＝”１”のとき導通し、Φ１＝”０”のとき非導通状態になるものとして説明する）。
縦列接続スイッチ２２は、キャパシタ回路１１（ｉ）内のキャパシタ２３の下部電極と、隣接するキャパシタ回路１１（ｉ＋１）内のキャパシタ２３の上部電極（トッププレート）との間に接続される。ただし、Ｎ個目のキャパシタ回路１１（Ｎ）内の縦列接続スイッチ２２は、キャパシタ回路１１（Ｎ）内の下部電極と、ＯＰアンプ１４の出力端子Ｔ２との間に接続されている。以下では、キャパシタ２３の２つの電極を「上部電極」、「下部電極」と称するが、これは単に説明の便宜のためであり、キャパシタ２３の向きを限定する意図ではない。キャパシタ２３の一方の電極と他方の電極が水平方向に並んでいる回路又は電極の上下が入れ替わっている回路にも、本実施の形態を適用可能である。
【００１１】
また、Ｎ／２個目のキャパシタ回路１１（Ｎ／２）の縦列接続スイッチ２２は、その他端を隣接するキャパシタ回路１１（Ｎ／２＋１）にではなく接地端子に接続されている。これにより、縦列接続スイッチ２２は、制御信号Φ２に従って導通状態と非導通状態との間で切り替えられる（ここでは、Φ２＝”１”のとき導通し、Φ２＝”０”のとき非導通状態になるものとして説明する）。
【００１２】
また、キャパシタ２３の上部電極と接地端子（固定電圧端子）との間には、前述のスイッチ１２が接続されている。スイッチ１２は、制御信号Φ１に従って導通状態と非導通状態との間で切り替えられる。スイッチ１２と並列接続スイッチ２１とは、いずれも制御信号Φ１に基づき導通状態となりＮ個のキャパシタ２３を入力端子Ｔ１と接地端子ＧＮＤとの間に並列に接続する第１スイッチ回路として機能する。なお、接地端子ＧＮＤに接続する代わりに、任意の電圧を供給される電圧端子に接続するように変更することも可能である。
【００１３】
更に、キャパシタ回路１１（１）、及び１１（Ｎ／２＋１）のキャパシタ２３の上部電極は、制御信号Φ２により導通状態とされるスイッチ１３を介してＯＰアンプ１４の入力端子（増幅入力端子）に接続されている。なお、このスイッチ１３は、場合によって省略し、キャパシタ２３（Ｃ１、ＣＮ／２＋１）とＯＰアンプ１４の入力端子とを短絡することも可能である。スイッチ１３と縦列接続スイッチ２２は、いずれも制御信号Φ２に基づき導通状態となる。スイッチ１３と縦列接続スイッチ２２は、Ｎ個のキャパシタ２３のうちの一部、例えばＮ／２個のキャパシタ２３を、ＯＰアンプ１４の入力端子と接地端子ＧＮＤとの間に直列に接続すると共に、Ｎ個のキャパシタ２３のうちの一部、例えば残りのＮ／２個のキャパシタ２３を、ＯＰアンプ１４の入力端子と出力端子Ｔ２との間に直列接続する第２スイッチ回路として機能する。
【００１４】
なお、図１の例では、Ｎ個のキャパシタ２３のうちの半分のＮ／２個のキャパシタ２３を接地端子とＯＰアンプの入力端子との間に直列接続し、残りの半分のＮ／２個をＯＰアンプ１４の入力端子と出力端子Ｔ２との間に直列接続している。しかし、両者の数は同一である必要は必ずしもなく、前者が後者よりも多い数でも良いし、逆であってもよい。また、一方の数が単数であってもよい。また、全てのキャパシタ２３が同一の容量を有している必要も無い。
【００１５】
また、キャパシタ２３の上部電極と接地端子ＧＮＤ（固定電圧端子）との間には、制御信号Φ１に従って導通状態と非導通状態との間で切り替えられるスイッチ１２が接続されている。
【００１６】
図２は、Ｎ＝４である場合の等価回路図を示したものである。なお、制御信号Φ１とΦ２は、図３に示すように、排他的なクロック信号であり、一方が”１”のとき、他方は”０”である。
【００１７】
次に、本実施の形態の演算回路の動作を説明する。ここでは、説明の簡単のため、Ｎ＝４の場合（図２）を例にとって説明する。ある時点で制御信号Φ１が”１”になると、４つのキャパシタ２３（Ｃ１〜Ｃ４）は、図４Ａに示すように、入力端子Ｔ１（入力信号Ｖｉｎが供給されている端子）と接地端子ＧＮＤとの間に、下部電極側が入力端子Ｔ１側となるように並列接続され、同一の電圧Ｖｉｎまで充電される。
【００１８】
その後、制御信号Φ１が再び”０”に戻った後、制御信号Φ２は”０”から”１”になる。これにより、キャパシタＣ１〜Ｃ２は、図４Ｂに示すように、その下部電極側が接地端子側に向くように、接地端子とＯＰアンプ１４との間に直列接続される。これにより、キャパシタＣ１〜Ｃ２は、ＯＰアンプ１４の入力端子に電圧２×Ｖｉｎを与える。
一方、キャパシタＣ３〜Ｃ４は、図４Ｂに示すが如く、その下部電極がＯＰアンプ１４の出力端子側を向くように、ＯＰアンプ１４の入力端子と出力端子との間に直列接続される。このキャパシタＣ３〜Ｃ４は、ＯＰアンプ１４の負帰還ループを構成する。
このときのＯＰアンプ１４の出力信号(Ｖｏｕｔ)は、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃである場合、次式となる。
【００１９】
【数１】
【００２０】
ＯＰアンプ１４の増幅率Ａｖが１より遥かに大きい場合（Ａｖ＞＞１）、Ｖｏｕｔ≒４Ｖｉｎとなり、図２の演算回路は、４倍の増幅率となる。図１のようなＮ個のキャパシタの場合、増幅率はＮ倍となる。このように、制御信号Φ２が”１”に切り替わる動作により、入力信号ＶｉｎがＮ倍に増幅される。
【００２１】
Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃであれば、帰還容量Ｃｆ（＝Ｃ３・Ｃ４／（Ｃ３＋Ｃ４）と入力容量Ｃｉ（Ｃ１・Ｃ２／（Ｃ１＋Ｃ２））の比が１となる。従来のスイッチトキャパシタ型負帰還増幅回路では、帰還容量Ｃｆと入力容量Ｃｉの比を大きくすることにより、演算回路の増幅率を増大させることができるが、増幅率を増大させると、代わりに帯域幅が小さくなるという問題があった。
しかし、本実施の形態では、キャパシタ２３の数Ｎにより増幅率を決定することができる一方、帰還容量Ｃｆと入力容量Ｃｉとの間の比を変えない限り、帯域幅は一定とすることができる。従って、所望の帯域幅を確保しつつ、所望の増幅率を得ることができる。
【００２２】
この図１の演算回路は、一例として図１３、図１４に示すようなパイプライン型Ａ／Ｄ変換器に用いられる演算回路に使用することができる。このパイプライン型Ａ／Ｄ変換器の構成を、図１３に沿って説明する。
このパイプラインＡ／Ｄ変換器は、縦続接続された複数のステージ１００、及びデジタル演算部２００を備えている。各ステージ１００は、外部から入力されたアナログの入力信号Ｖｉｎ、又は前段のステージ１００から出力されたアナログの入力信号Ｖｏｕｔｉ−１（ｉ＝１〜３）をデジタル信号Ｄｏｕｔｉに変換してデジタル演算部２００に出力する。また、デジタル信号Ｄｏｕｔｉをアナログ信号に戻した後、このアナログ信号を、入力されたアナログ信号Ｖｉｎ又はＶｏｕｔｉ−１から減算し、その減算したアナログ信号を所定の増幅率で増幅し、次段のステージ１００に供給する。このようにして得られた複数のデジタル信号Ｄｏｕｔ１〜４に基づき、入力信号Ｖｉｎが数ビットのデジタル信号に変換される。
【００２３】
図１４は、各ステージ１００の構成を示している。各ステージ１００は、Ａ／Ｄ変換回路１０１と、Ｄ／Ａ変換回路１０２と、減算器１０３と、増幅演算回路１０４とを備えている。この増幅演算回路１０４として、第１の実施の形態の演算回路を用いることができる。Ａ／Ｄ変換回路１０１は、入力されたアナログ信号Ｖｉｎ又はＶｏｕｔｉ−１をデジタル信号Ｄｉに変換する。このデジタル信号Ｄｉは、デジタル演算部２００に出力されると共に、Ｄ／Ａ変換回路１０２において再びアナログ信号に戻され、減算器１０３に入力される。減算器１０３は、このＤ／Ａ変換回路１０２から出力されたアナログ信号を、入力されたアナログ信号Ｖｉｎ又はＶｏｕｔｉ−１から減算する。増幅演算回路１０４は、この減算されたアナログ信号を、更に所定の増幅率で増幅して、出力信号Ｖｏｕｔｉを出力する。
【００２４】
図５は、第１の実施の形態の変形例を示す。この変形例は、キャパシタ回路１１（Ｎ／２）の縦列接続スイッチ２２の他端に、基準電圧Ｖｒｅｆを、デジタル値Ｄで乗算した値の電圧Ｄ・Ｖｒｅｆが印加されている点で、第１の実施の形態と異なっている。図６は、図５において、Ｎ＝４とした場合の回路構成を示している。
【００２５】
ここでの基準電圧Ｖｒｅｆは、図５の演算回路が、図１３、図１４に示すようなパイプライン型Ａ／Ｄ変換器に用いられる場合において、Ａ／Ｄ変換回路１０１に用いられる参照電圧である。また、デジタル値Ｄは、Ａ／Ｄ変換回路１０１から出力されるデジタル信号Ｄｉである。縦列接続スイッチ２２の他端に、このような電圧Ｄ・Ｖｒｅｆが印加されることにより、この電圧Ｄ・Ｖｒｅｆが減算された信号が図５の演算回路により増幅される。
【００２６】
デジタル信号Ｄは、各ステージ１００のＡ／Ｄ変換回路１０１において、何ビットのデジタル信号が生成されるかによって異なる。図１５は、各ステージ１００のＡ／Ｄ変換回路１０１において、２ビットのデジタル信号を出力するＡ／Ｄ変換が実行される場合（２ｂｉｔ／ｓｔａｇｅ）における、各ステージ１００の伝達特性を示している。また、図１６は、各ステージ１００のＡ／Ｄ変換回路１０１が２．５ビット／ステージ構成を採用する場合の伝達特性を示している。２．５ビット／ステージとは、３ビットのデジタル信号（８値）が生成されるが、そのうちの一部が誤り訂正信号として用いられる方式である。図１６の例では、８値の信号のうちの７つがデジタル信号として用いられる例を示している。
【００２７】
この図５の演算回路の出力電圧Ｖｏｕｔは、Ｎ＝４の場合において、アンプの増幅率をＡｖとすると、次のような値となる。
【００２８】
【数２】
【００２９】
増幅率Ａｖが１よりも遥かに大きい値である場合には、出力電圧Ｖｏｕｔ≒４Ｖｉｎ−Ｄ・Ｖｒｅｆと表すことができ、ＯＰアンプ１４の増幅率の変動に拘わらず、キャパシタ２３の数Ｎに応じて、任意の増幅率を得ることができる。しかも、帰還容量Ｃｆと入力容量Ｃｉの比率が変らない限りは、帯域幅も一定にすることができる。すなわち、帯域幅を一定にしつつ、キャパシタ２３の数Ｎに応じて、任意の増幅率を設定することができる。
【００３０】
［第２の実施の形態］
図７Ａ、図７Ｂ、図８は、第２の実施の形態による演算回路の構成を示す等価回路図である。図７Ａは、第１の実施の形態と同様に、Ｎ個のキャパシタ回路１１（１）〜（Ｎ）を有する場合の回路構成を示しており、図７Ｂは図７Ａの変形例を示している。また、図８はＮ＝４の場合の回路構成を示している。なお、図１、図２と同一の構成要素については、図７Ａ、図７Ｂ、及び図８で同一の符号を付し、以下ではその詳細な説明は省略する。
図７Ａに示すように、第２の実施の形態による演算回路は、第１の実施の形態の構成に加え、キャパシタ３１、及びスイッチ１２’、１３’を備えている。
【００３１】
キャパシタ３１は、その容量が可変の可変容量キャパシタである。キャパシタ３１の上部電極は、スイッチ１３を介して、ＯＰアンプ１４の入力端子に接続可能に構成されている。また、キャパシタ３１の下部電極は、制御信号Φ１により制御されるスイッチ１２’を介して接地端子に接続されるともに、制御信号Φ２により制御されるスイッチ１３’を介して参照電圧Ｖｒｅｆを供給する端子に接続可能にされている。
【００３２】
可変容量キャパシタ３１を用いる代わりに、図７Ｂに示すように、容量の異なる複数個、例えば２個のキャパシタ３１Ａ（容量ＣＡ）、３１Ｂ（容量ＣＢ）を設け、スイッチ１２Ａ、１２Ｂ、１３Ａ、１３Ｂを選択的に導通させることにより、可変容量を得るようにしてもよい。
【００３３】
図８は、図７の回路において、Ｎ＝４とした場合の回路構成を示している。ただし、キャパシタ３１は固定の容量を有するキャパシタである。ただし、キャパシタ回路１１（２）のキャパシタ２３の一端に入力される信号は、参照電圧Ｖｒｅｆに変数Ｄｉ１を乗算した電圧値を有しており、また、キャパシタ３１に入力される信号は、参照電圧Ｖｒｅｆに変数Ｄｉ２を乗算した電圧値を有している。
【００３４】
変数Ｄｉ１、Ｄｉ２は、例えば演算回路が２ビット／ステージのパイプラインＡ／Ｄ変換器に用いられる場合の、出力信号Ｄの値（図１５）によって定まる。この場合、制御信号Φ２が”１”で且つ出力信号Ｄ＝２又は３の場合に変数Ｄｉ１はＤｉ１＝１となり、それ以外ではＤｉ１＝０である。また、制御信号Φ２が”１”で且つ出力信号Ｄ＝２又は３の場合に変数Ｄｉ１はＤｉ２＝１となり、それ以外ではＤｉ２＝０である。
【００３５】
この図８の演算回路の動作を図９Ａ及び図９Ｂを参照して説明する。制御信号Φ１＝”１”のとき、４個のキャパシタ２３（Ｃ１〜Ｃ４）は、並列接続スイッチ２１及びスイッチ１２が導通することにより、図９Ａに示すように、入力端子Ｔ１と接地端子との間に並列接続される。
その後、制御信号Φ２＝”１”となると、図９Ｂに示すように、４個のキャパシタ２３（Ｃ１〜Ｃ４）は、第１の実施の形態（図４Ｂ）と同様に接続される一方、キャパシタ３１も、その一端（上部電極）がＯＰアンプ１４の入力端子に接続され、他端（下部電極）は前述の信号Ｄｉ２・Ｖｒｅｆを供給される。なお、キャパシタ２３（容量Ｃ２）の一端には、信号Ｄｉ１・Ｖｒｅｆが供給される。
ここで、５つのキャパシタ２３、３１の容量Ｃ１、Ｃ２，Ｃ３、Ｃ４、Ｃ５の容量が全てＣであるとき（Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ）、出力電圧(Ｖｏｕｔ)は、アンプの増幅率をＡｖとすると、次にようになる。
【００３６】
【数３】
【００３７】
増幅率Ａｖが１よりも遥かに大きい値である場合には、出力電圧Ｖｏｕｔ≒４Ｖｉｎ−Ｄｉ２・Ｖｒｅｆ−Ｄｉ１Ｖｒｅｆと表すことができる。ＯＰアンプ１４の増幅率の変動に拘わらず、キャパシタ２３の数Ｎに応じて、任意の増幅率を得ることができる。
上記の[数３]から分かるように、キャパシタ３１を設けたことにより、出力電圧Ｖｏｕｔを、参照電圧Ｖｒｅｆに変数Ｄｉ２×２を乗算した値を減算した値とすることができる。すなわち、キャパシタ３１は、参照電圧Ｖｒｅｆに変数を掛けた値を減算した信号とする参照電圧減算回路として機能する。
【００３８】
［第３の実施の形態］
図１０は、第３の実施の形態による演算回路の構成を示す等価回路図である。第２の実施の形態と同一の構成については、図１０において図７Ａと同一の符号を付しているので、以下ではその詳細な説明は省略する。
【００３９】
この実施の形態の演算回路は、キャパシタ回路１１の構成に関しては、第２の実施の形態（図７Ａ）と略同様である。ただし、この実施の形態では、キャパシタ３１に代えて、キャパシタ回路４１（１）〜４１（Ｍ）を備えている。
このキャパシタ回路４１（１）〜４１（Ｍ）の組からなるキャパシタ回路群がＬ個（例えば、Ｌ＜Ｍ）設けられている。これらのキャパシタ回路４１（１）〜（Ｍ）は、キャパシタ３１と同様に参照電圧減算回路として機能する。
【００４０】
キャパシタ回路４１（ｊ）（ｊ＝１〜Ｍ）は、それぞれ並列接続スイッチ５１と、縦列接続スイッチ５２と、キャパシタ５３（容量Ｃｊ’（ｊ＝１〜ｍ））とを備えている。また、各キャパシタ回路４１（ｊ）は、それぞれ接地端子との間にスイッチ１２’を接続されている。
【００４１】
並列接続スイッチ５１は、スイッチ１２’と共に制御信号Φ１＝”１”により導通状態となり、複数のキャパシタ５３を接地端子と参照電圧Ｖｒｅｆの端子との間に並列接続する。
また、縦列接続スイッチ５２は、制御信号Φ２に従って導通状態と非導通状態との間で切り替え可能に構成されている（ここでは、Φ２＝”１”のとき導通し、Φ２＝”０”のとき非導通状態になるものとして説明する）。縦列接続スイッチ５２は、キャパシタ回路４１（ｊ）内のキャパシタ２３の下部電極と、隣接するキャパシタ回路１１（ｊ＋１）内のキャパシタ２３の上部電極（トッププレート）との間に接続される。ただし、Ｍ個目のキャパシタ回路１１（Ｍ）内の縦列接続スイッチ５２は、接地端子に接続されている。
【００４２】
なお、このようなこのキャパシタ回路４１（１）〜４１（Ｍ）からなるキャパシタ回路群は、Ｌ組設けられている。Ｌ組のキャパシタ回路群（１）〜（Ｌ）のうち、ｍ番目（ｍ＝１〜Ｌ）のキャパシタ回路群は、Ｍ個のキャパシタ回路４１（１）〜（Ｍ）のうちの（Ｍ−ｍ）個のキャパシタ回路４１が参照電圧Ｖｒｅｆを一端に供給され、残りは接地電圧を両端に供給されている。
このようなＬ個のキャパシタ回路群（１）〜（Ｌ）のうちの任意の回路群をスイッチ４２で選択することにより、出力電圧Ｖｏｕｔからの減算量を任意に設定することができる。
【００４３】
［第４の実施の形態］
図１１は、第４の実施の形態による演算回路の構成を示す等価回路図である。第２の実施の形態と同一の構成については、図１１において図８と同一の符号を付しているので、以下ではその詳細な説明は省略する。
この実施の形態は、キャパシタ回路１１（１）〜（４）の構成は、第２の実施の形態（図８）と略同一である。ただし、キャパシタ回路１１（２）の縦列接続スイッチ２２の他端は接地されている。なお、この図１１ではキャパシタ回路１１の数Ｎが４個である例を示しているが、図７のように、数Ｎは求められる増幅率に応じて任意の数として良い事は言うまでもない。
【００４４】
この第４の実施の形態は、参照電圧減算回路として機能するキャパシタ回路４１（１）〜４１（ｎ）を備えている点で、第３の実施の形態と近似している。この実施の形態では、キャパシタ回路４１（２）〜（４）が、並列接続スイッチ５１を介して参照電圧Ｖｒｅｆを与えられる。そして、キャパシタ回路４１（２）〜（４）内のキャパシタ５３は、制御信号Φ１＝”１”によって並列接続スイッチ５１及びスイッチ１２’が導通することにより、図１２Ａに示す如く、参照電圧Ｖｒｅｆを与える端子と接地端子との間に並列接続される。
【００４５】
一方、キャパシタ回路４１（１）内のキャパシタ５３は、制御信号Φ１＝”１”によって並列接続スイッチ５１及びスイッチ１２’が導通することにより、図１２Ａに示す如く、両端を接地端子に接続される。
【００４６】
その後、制御信号Φ２＝”１”になると、並列接続スイッチ２２、５２が導通状態とされる。これにより、キャパシタ回路１１（１）〜（４）内のキャパシタ２３は、図１２Ｂに示すように前述の実施の形態と同様に接続される。一方、キャパシタ回路４１（３）、（４）内の２つのキャパシタ５３（Ｃ３、Ｃ４）は、ＯＰアンプ１４の入力端子と接地端子との間に、スイッチ１３Ｂを介して直列接続される。
また、キャパシタ回路４１（１）、（２）内の２つのキャパシタ５３（Ｃ１、Ｃ２）は、ＯＰアンプ１４の入力端子と接地端子との間に、スイッチ１３Ａを介して直列接続される。
【００４７】
スイッチ１３Ａ、スイッチ１３Ｂは、上述した変数Ｄｉ１、Ｄｉ２に合わせて導通状態と非導通状態との間で切り替わるように構成されている。制御信号Φ２が”１”で且つ出力信号Ｄ＝１又は３の場合に変数Ｄｉ１はＤｉ１＝１となり、スイッチ１３Ａは導通する。それ以外ではＤｉ１＝０となり、スイッチ１３Ａは非導通状態となる。
また、制御信号Φ２が”１”で且つ出力信号Ｄ＝２又は３の場合に変数Ｄｉ２はＤｉ２＝１となり、スイッチ１３Ｂが導通する。それ以外ではＤｉ２＝０であり、スイッチ１３Ｂは非導通状態となる。
この実施の形態によれば、参照電圧Ｖｒｅｆは１種類でよく、参照電圧発生回路の回路面積を縮小することが可能になる。
【００４８】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１１（１）〜（Ｎ）・・・キャパシタ回路、 １２、１２’１２Ａ’１２Ｂ’、１３、１３’、１３Ａ’、１３Ｂ’・・・スイッチ、 １４・・・ＯＰアンプ、 ２１・・・並列接続スイッチ、 ２２・・・縦列接続スイッチ、 ２３、３１、３１Ａ、３１Ｂ・・・キャパシタ。
【特許請求の範囲】
【請求項１】
入力信号を入力する入力端子と、
複数個のキャパシタと、
増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路と、
第１制御信号に基づき導通状態となり、前記複数個のキャパシタを前記入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する第１スイッチ回路と、
第２制御信号に基づき導通状態となり、前記複数個のキャパシタに含まれる第１のキャパシタを前記増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、前記複数個のキャパシタに含まれる第２のキャパシタを前記増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する第２スイッチ回路と
を備えたことを特徴とする演算回路。
【請求項２】
前記第１の電流経路又は前記第２の電流経路の少なくとも一方に複数個のキャパシタが直列接続される請求項１記載の演算回路。
【請求項３】
前記第１電圧は、変数に基準電圧の電圧値を乗算した値である請求項１又は２記載の演算回路。
【請求項４】
第３のキャパシタを更に備え、
前記第２スイッチ回路は、前記第２制御信号に基づき前記第３のキャパシタの一端を前記増幅入力端子に接続し、他端を第３電圧を供給する第３電圧端子に接続することを特徴とする請求項１又は２記載の演算回路。
【請求項５】
縦列接続された複数のステージと、前記複数のステージの各々が出力するデジタル信号に基づくデジタル演算を行うデジタル演算器とを備えたＡ／Ｄ変換器であって、前記複数のステージの各々は、アナログ入力信号をデジタル信号に変換するＡ／Ｄ変換回路と、前記デジタル信号をアナログ信号に再変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路が出力したアナログ信号を前記アナログ入力信号から減算した減算信号を出力すると共に、前記減算信号を増幅する演算回路と、を備え、
前記演算回路は、
入力信号を入力する入力端子と、
複数個のキャパシタと、
増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路と、
第１制御信号に基づき導通状態となり、前記複数のキャパシタを前記入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する第１スイッチ回路と、
第２制御信号に基づき導通状態となり、前記複数個のキャパシタに含まれる第１のキャパシタを前記増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、前記複数個のキャパシタに含まれる第２のキャパシタを前記増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する第２スイッチ回路と
を備えたことを特徴とするＡ／Ｄ変換器。
【請求項１】
入力信号を入力する入力端子と、
複数個のキャパシタと、
増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路と、
第１制御信号に基づき導通状態となり、前記複数個のキャパシタを前記入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する第１スイッチ回路と、
第２制御信号に基づき導通状態となり、前記複数個のキャパシタに含まれる第１のキャパシタを前記増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、前記複数個のキャパシタに含まれる第２のキャパシタを前記増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する第２スイッチ回路と
を備えたことを特徴とする演算回路。
【請求項２】
前記第１の電流経路又は前記第２の電流経路の少なくとも一方に複数個のキャパシタが直列接続される請求項１記載の演算回路。
【請求項３】
前記第１電圧は、変数に基準電圧の電圧値を乗算した値である請求項１又は２記載の演算回路。
【請求項４】
第３のキャパシタを更に備え、
前記第２スイッチ回路は、前記第２制御信号に基づき前記第３のキャパシタの一端を前記増幅入力端子に接続し、他端を第３電圧を供給する第３電圧端子に接続することを特徴とする請求項１又は２記載の演算回路。
【請求項５】
縦列接続された複数のステージと、前記複数のステージの各々が出力するデジタル信号に基づくデジタル演算を行うデジタル演算器とを備えたＡ／Ｄ変換器であって、前記複数のステージの各々は、アナログ入力信号をデジタル信号に変換するＡ／Ｄ変換回路と、前記デジタル信号をアナログ信号に再変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路が出力したアナログ信号を前記アナログ入力信号から減算した減算信号を出力すると共に、前記減算信号を増幅する演算回路と、を備え、
前記演算回路は、
入力信号を入力する入力端子と、
複数個のキャパシタと、
増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路と、
第１制御信号に基づき導通状態となり、前記複数のキャパシタを前記入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する第１スイッチ回路と、
第２制御信号に基づき導通状態となり、前記複数個のキャパシタに含まれる第１のキャパシタを前記増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、前記複数個のキャパシタに含まれる第２のキャパシタを前記増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する第２スイッチ回路と
を備えたことを特徴とするＡ／Ｄ変換器。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２４９０６８（Ｐ２０１２−２４９０６８Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１９０７１（Ｐ２０１１−１１９０７１）
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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