【課題】異なるプロトコルのシリアル通信に対応可能であって、より回路規模を抑制したシリアル同期検出回路及び同期検出方法を提供する。
【解決手段】本実施の形態にかかるシリアル同期検出回路１０は、それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能なシリアル同期検出回路である。シリアル同期検出回路１は、同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換するシリアルパラレル変換回路１０１と、変換されたパラレル信号と、複数のプロトロコルに含まれる任意のプロトコルの同期コードを前記所定ビット数に分割した同期期待値とを、所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出する同期検出回路１１０〜１４０とを備えている。 （もっと読む）

【課題】低消費電力モードから復帰時にその受信シンボルでスキュー調整を実施することができ、通常通信状態への迅速な復帰を行う。
【解決手段】符号化された複数のレーンのシリアル受信信号からクロックの再生を行い、受信シンボルを各レーン毎に再生し、バイトアライン及びＳＰ変換後、復号化して複数のレーンの受信シンボルを同一のクロックに同期した受信シンボルに変換して出力する物理層受信回路と、複数のレーンの受信シンボルに対してレーン間のシンボルスキューを調整するレーン間スキュー調整回路とを備えたシリアル通信回路において、所定の検出基準シンボルを受信シンボルからレーン毎に検出し、カウンタ回路により検出信号に応答して検出信号の計数を開始し、カウンタ値の選択信号に対応する遅延量だけ、物理層受信回路から出力される複数のレーンの受信シンボルに対して遅延させてレーン間のシンボルスキューを調整する。 （もっと読む）

【課題】パターン検出回路の回路規模を削減し、コストダウンすることができる受信装置を提供する。
【解決手段】Ｍビット長の特定パターンを含むシリアルデータをＮビット（Ｎ＜Ｍ）幅のパラレルデータに変換する変換回路と、パラレルデータの、連続するＮビットの範囲のそれぞれのビットを先頭とするＬビット（Ｎ≦Ｌ＜Ｍ）の部分と特定パターンの対応する部分とを比較する比較回路と、比較回路が、連続するＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＬビットの部分と特定パターンの先頭からＬビットの部分との一致を検出し、さらに、Ｌ／Ｎの商をｑ、余りをｒとして、Ｎビットの範囲およびＫ、Ｎ、ｑ、ｒによって決まる特定の周期内に、特定のビットを先頭とするＪビット（Ｊ≦Ｍ−Ｌ）の部分と特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する検出回路とを備える。 （もっと読む）

【課題】特定パターンの連続検出を効率良く行い、かつ連続検出回数を正しく判断することができる受信装置を提供する。
【解決手段】受信装置は、Ｍビット長の特定パターンを含むシリアルデータをＮビット（Ｎ＜Ｍ）幅のパラレルデータに変換するシリアルパラレル変換回路と、所定のビット幅のパラレルデータを格納するレジスタ群と、所定のビット幅のパラレルデータのうちの連続するＭビットの複数の格納パターンのそれぞれと特定パターンとを比較する比較回路と、比較回路が、パラレルクロックの第１の周期内に、Ｎビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とする格納パターンと特定パターンとの一致を検出し、さらに、Ｍ／Ｎの商をＱ、余りをＲとして、Ｎビットの範囲およびＫ、Ｎ、Ｑ、Ｒによって決まる特定の周期内に、特定のビットを先頭とする格納パターンと特定パターンとの一致を検出して、特定パターンを含むシリアルデータの受信を検出する検出回路とを備える。 （もっと読む）

【課題】クロックの動的消費電力及びデータの動的消費電力を低減することが可能なシリアル−パラレル変換回路を提供する。
【解決手段】シリアル−パラレル変換回路１は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路１３と、複数のデータ固定回路１３から出力されたシリアルデータ及び固定データが入力され、マルチクロックに基づいて、複数のデータ固定回路１３から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のフリップフロップ１１と、を備えるものである。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】伝送路の帯域利用効率を向上できる光パケットスイッチ装置を提供する。
【解決手段】光パケットスイッチ装置１０は、光カプラ１３と、光スイッチ部１２と、光スイッチ制御部１４とを備える。光スイッチ制御部１４は、光電変換部１６と、シリアル／パラレル変換部１８と、並び検出部１７と、並び換え部１９と、フレーム同期部２０と、方路検出部２４と、制御信号生成部２６と、並び検出部１７からのフレーム同期パターンの並び情報に基づいて、光スイッチ部１２に光スイッチ制御信号を出力するタイミングを調整するタイミング調整部２７とを備える。 （もっと読む）

【課題】回路構成の複雑化、消費電力の増大を抑止しつつ、複数チャネル間の同期化が可能となり、高速シリアル通信に適用することが可能な位相調整回路、受信装置、および通信システムを提供する。
【解決手段】位相調整回路３１０は、クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部３１３と、シリアルパラレル変換部３１３によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部３１６と、同期パターン位置検出部３１６で検出された同期パターン位置情報により、同期パターン位置に合わせてパラレルデータおよびクロックの位相を調整する調整部３１５とを有する。 （もっと読む）

【課題】複数のレーンを有する通信インタフェースにおいて消費電流の増大を抑制し各レーン間でパラレルクロック信号を同期させる装置の提供。
【解決手段】シリアルクロック線２１にシリアルクロック信号が供給され、レーン１はシリアルクロック線からシリアルクロック信号を入力して第１のレーン内に分配し、該シリアルクロック信号サンプリングクロック信号とするカスケード接続されたフリップフロップ（ＦＦ）１２、１３を有し、ＦＦ１３の出力の反転信号がＦＦ１２に帰還入力される分周回路を備え、ＦＦ１３の出力信号がパラレルクロック信号としてレーン１内に分配され、レーン２ではシリアルクロック信号を入力してレーン内に分配し、レーン１のＦＦ１２の出力を受け、レーン２の前記シリアルクロック信号でサンプルするＦＦ１３を備え、ＦＦ１３の出力がパラレルクロック信号としてレーン２内に分配されると共にレーン２のＦＦ１２に帰還入力される。 （もっと読む）

【課題】複数送信レーン間の同期を行うために分配する制御信号のタイミング制約を緩和でき、設計工数を削減することが可能な送信回路および通信システムを提供する。
【解決手段】並列に配置され、供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部３３０−０〜３３０−３と、基準クロックに位相同期した駆動クロックを、イネーブル信号ＣＬＫＥＮに応じた駆動クロックの複数サイクル分経過してから複数のレーン部に出力するクロックイネーブラ部３２０とを有し、複数のレーン部３３０−０〜３３０−３の各々は、クロックイネーブラによる駆動クロックを分周して分周クロックおよびロード信号を生成する分周器３３１−０〜３３−３と、分周器による分周クロックおよびロード信号、並びに駆動クロックに同期してパラレルデータをシリアルデータに変換するパラレルシリアル変換器３３２−０〜３３２−３と、を含む。 （もっと読む）

【課題】データを複数のレーンに振り分け、レーン毎にアライメントマーカを挿入して行われるデータ通信における、アライメントマーカの誤設定を検出する。
【解決手段】受信装置に含まれる整列同期回路において、アライメントマーカ検出回路１１０−０〜１１０−（ｎ−１）がライン０〜ライン（ｎ−１）に含まれるアライメントマーカを検出する。そして、検出されたアライメントマーカの示すレーン番号が複数のラインについて同一であると判定した場合に、レーン番号重複判定回路１３０がアライメントマーカ重複を示す信号を出力する。 （もっと読む）

【課題】ＥＢからのコードの読み出しを一時的に止めることができ、かつＥＢからのコードの読み出しを止めてもＲＤチェックが正しく機能するシリアル受信装置を提供する。
【解決手段】制御部３０は、パラレルコードのうちＳＫＰシンボルを除いた残りのパラレルコードを記憶手段２１に書き込むように書き込み手段２２を制御する機能と、記憶手段２１に書き込まれたパラレルコードがあるときにのみ当該パラレルコードを読み出すように読み出し手段２３を制御する機能と、記憶手段２１からパラレルコードを読み出す際にコード有効信号Ｖａｌｉｄを出力する機能とを有する。８Ｂ／１０Ｂデコーダ４０は、コード有効信号Ｖａｌｉｄが出力されたときに、パラレルコードの復号化及びＲＤ検出を実行し、当該ＲＤと前回のコード有効信号Ｖａｌｉｄが出力されたときに検出したＲＤとの規則性をチェックする。 （もっと読む）

【課題】受信側でのデータの待ち合わせ時間を短くし、送信側と受信側との間に生ずるレイテンシを小さくする。
【解決手段】シリアル転送装置１は、データを送信する送信部２と、データを受信する受信部３と、送信部２と受信部３とを接続し、データを伝送する複数のシリアル伝送路４と、受信部３において、各シリアル伝送路４のスキューに関するレーン間スキュー情報を生成し、レーン間スキュー情報を送信部２に送信するレーン間スキュー情報生成部５と、送信部２において、レーン間スキュー情報に基づいてデータの各シリアル伝送路４への振り分けを決定する変換ルールを生成するデータ変換ルール生成部６とを備える。 （もっと読む）

【課題】Ｎ倍（Ｎは、２以上の整数）の関係にある複数の伝送レートに対応しつつ、回路規模の削減を図ることが可能なシリアルパラレル変換回路を提供する。
【解決手段】シリアルパラレル変換回路１は、シリアル入力される伝送信号をＳ／Ｐ変換してパラレルデータIndtを生成するＳ／Ｐ変換部２と、Ｓ／Ｐ変換部２で生成されたパラレルデータIndtからフレーム同期信号を検出する同期検出部５と、Ａレート及びＢレートに対応する第１及び第２のクロック信号CLKA、CLKBを順次に選択して出力するクロック選択部３とを備える。同期検出部５は、Ａレート及びＢレートのうちの最速のレートに対応するクロック信号に従って動作する。また、Ｓ／Ｐ変換部２は、変換ビット数が固定されつつ、変換速度が動作クロックにより変更可能に構成され、クロック選択部３から出力されるクロック信号CLKを動作クロックとして用いる。 （もっと読む）

【課題】従来の受信装置は、精度良くデータを受信できないという問題があった。
【解決手段】本発明にかかる受信装置は、位相が異なる複数のクロックＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３を生成する多相クロック生成回路３と、複数に分岐された外部データとクロックＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３とが入力され、複数に分岐された外部データをそれぞれ異なるクロックでラッチすることによりクロックタイミングの異なるデータＤＡＴＡ＿１，ＤＡＴＡ＿２，ＤＡＴＡ＿２を同時に複数取得するラッチ部と、各データＤＡＴＡ＿１，ＤＡＴＡ＿２，ＤＡＴＡ＿２の誤り検出を行うエラーチェック部と、誤り検出結果に基づいてエラーがないと判定されたデータを選択して受信データとして出力するセレクタ回路７と、を備える。このような回路構成により、精度良くデータを受信することができる。 （もっと読む）

【課題】クロックジッタを低減可能なクロックリカバリ回路およびデータ再生回路を提供する。
【解決手段】シリアル入力信号を第１のクロック信号に同期させてサンプリングしたサンプリングデータを出力するサンプラ１３、サンプリングデータに基づき、第１のクロック信号とシリアル入力信号のクロックとの位相関係を表すシリアル位相情報信号を出力する位相比較回路１４、シリルア位相情報信号を第２のクロック信号に同期させてシリアルパラレル変換したパラレル位相情報信号を出力するシリアルパラレル変換回路１７、パラレル位相情報信号に基づき、位相偏差信号と位相遅進信号を演算するデジタルフィルタ回路１６、位相偏差信号と位相遅進信号とに基づいて生成した位相制御信号を第２のクロック信号より高速の第３のクロック信号に同期して出力する位相制御量処理回路２０および、位相制御信号に基づき、外部から入力する基準クロック信号の位相を調整した第１のクロック信号を出力する位相補間回路１２を備える。 （もっと読む）

【課題】バスシステムにおいて伝送遅延による受信不良を回避することが可能な信号処理装置を提供すること。
【解決手段】第１のバスに接続されたマスター機器から供給されるクロックと、当該クロックに同期して前記マスター機器から送信されるデータとを受信するマスター側受信部と、前記第１のバスとは異なる第２のバスに接続されたスレーブ機器に対し、前記マスター側受信部により受信されたクロック及びデータを送信するスレーブ側送信部と、前記スレーブ側送信部により送信されたクロックに同期して前記スレーブ機器から送信されたデータを受信してバッファに格納するスレーブ側受信部と、前記マスター側受信部によりクロック及びデータが受信されるタイミングで、当該クロックに同期して前記バッファに格納されているデータを前記マスター機器に送信するマスター側送信部と、を備える、信号処理装置が提供される。 （もっと読む）

【課題】直列伝送システムにおいて、直列信号を伝送するクロックのジッタを含めた補正処理を実現できるようにする。
【解決手段】受信装置２１は、受信部７１、検出部７２、サンプリングポイント決定部７３およびサンプリング部７４を備える。検出部７２は、受信部７１で受信した伝送クロックＲＸ＿ＣＬＫについて複数のデューティ比で、受信部７１で受信した補正パターン信号ＲＸ＿ＤＡＴＡに対する位相関係を検出する。サンプリングポイント決定部７３は、検出部７２による複数のデューティ比での検出結果を基に、受信部７１で受信したシリアル信号に対するサンプリングポイントを決定する。サンプリング部７４は、サンプリングポイント決定部７３で決定されたサンプリングポイントで、受信部７１で受信したシリアル信号をサンプリングする。 （もっと読む）

【課題】マスターとスレーブ間で制御信号のシリアル通信を行う際に、システムに応じた最適な通信レートで通信を行うことが可能なシリアル通信装置を提供する。
【解決手段】シリアル通信装置に、制御信号のサンプリングクロックを入力とし、当該サンプリングクロックに位相同期した逓倍クロックを生成する位相同期回路と、外部設定された分周比を用いて前記逓倍クロックを分周して転送クロックを生成する分周回路と、前記制御信号を前記転送クロックを用いてパラレル／シリアル変換して出力するＰ／Ｓ変換器とを設ける。 （もっと読む）

【課題】制御信号に適したシリアル伝送によって配線数を削減することが可能なシリアル通信装置の提供する。
【解決手段】複数の送信制御信号を送信シリアル信号に変換して外部に出力するＰ／Ｓ変換器と、外部から入力された受信シリアル信号を外部から入力された受信転送クロックを用いて複数の受信制御信号に変換するＳ／Ｐ変換器と、送信シリアル信号に同期した送信転送クロックを外部に出力するクロック出力回路と、受信シリアル信号に同期した受信転送クロックをＳ／Ｐ変換器に出力するクロック入力回路とを具備する。 （もっと読む）