送信回路および通信システム
【課題】複数送信レーン間の同期を行うために分配する制御信号のタイミング制約を緩和でき、設計工数を削減することが可能な送信回路および通信システムを提供する。
【解決手段】並列に配置され、供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部３３０−０〜３３０−３と、基準クロックに位相同期した駆動クロックを、イネーブル信号ＣＬＫＥＮに応じた駆動クロックの複数サイクル分経過してから複数のレーン部に出力するクロックイネーブラ部３２０とを有し、複数のレーン部３３０−０〜３３０−３の各々は、クロックイネーブラによる駆動クロックを分周して分周クロックおよびロード信号を生成する分周器３３１−０〜３３−３と、分周器による分周クロックおよびロード信号、並びに駆動クロックに同期してパラレルデータをシリアルデータに変換するパラレルシリアル変換器３３２−０〜３３２−３と、を含む。
【解決手段】並列に配置され、供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部３３０−０〜３３０−３と、基準クロックに位相同期した駆動クロックを、イネーブル信号ＣＬＫＥＮに応じた駆動クロックの複数サイクル分経過してから複数のレーン部に出力するクロックイネーブラ部３２０とを有し、複数のレーン部３３０−０〜３３０−３の各々は、クロックイネーブラによる駆動クロックを分周して分周クロックおよびロード信号を生成する分周器３３１−０〜３３−３と、分周器による分周クロックおよびロード信号、並びに駆動クロックに同期してパラレルデータをシリアルデータに変換するパラレルシリアル変換器３３２−０〜３３２−３と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のレーン（ｌａｎｅ）を持つデータインタフェースにおける送信回路および通信システムに関するものである。
【背景技術】
【０００２】
複数のレーン（チャネル）を持つ送信回路は、主として共通分周器方式と個別分周器方式の２つの回路構成が採用されている。
【０００３】
図１は、共通分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【０００４】
図１の通信装置１は、論理層部２および送信回路３を有する。
論理層部２は、複数（本例では４）のレーン（チャネル）の１０ビットデータＰｄａｔａ［９：０］を送信回路３に供給する。
【０００５】
送信回路３は、４つのレーン部３１−０〜３１−３、ＰＬＬ回路３２、および４つのレーン部３１−０〜３１−３に共通に接続される１つの分周器（ＤＩＶ）３３を有する。
各レーン部３１−０〜３１−３は、同様の構成を有する。
ＰＬＬ回路３２において基準クロックＲＥＦＣＬＫに位相同期した駆動クロックＰＬＬＣＬＫが生成されて、分周器３３および各レーン部３１−０〜３１−３に供給される。
分周器３３では、駆動クロックＰＬＬＣＬＫが分周されてロード信号ＬＯＡＤおよび分周クロックＣＬＫ１０が生成され、各レーン部３１−０〜３１−３に供給される。
なお、分周器３３はリセット信号ＲＳＴＸによりリセットされる。
分周器３３の分周クロックＣＬＫ１０は、論理層部２のシステムクロックとしても使用される。
【０００６】
各レーン部３１−０〜３１−３は、１０：１パラレルシリアル変換器（Parallel to Serial Converter）Ｐ／Ｓ０〜Ｐ／Ｓ３、および差動出力部ＤＦ０〜ＤＦ３を含んで構成されている。
【０００７】
図２は、パラレルシリアル変換器の構成例を示す図である。
図３は、図２のパラレルシリアル変換器のタイミングチャートである。
【０００８】
図２のパラレルシリアル変換器Ｐ／Ｓ（０〜３）は、フリップフロップＦＦ０〜ＦＦ９、ＦＦ１０、およびセレクタＳＬ０〜ＳＬ９を含んで構成されている。
パラレルシリアル変換器Ｐ／Ｓは、データ入力段にフリップフロップＦＦ１０が配置されている。フリップフロップＦＦ１０はデータ入力Ｄに論理層部２によるパラレルデータＰｄａｔａが供給され、分周器３３による分周クロックＣＬＫ１０に同期してデータＰｄａｔａをラッチして、出力する。
フリップフロップＦＦ１０のデータ出力ＱはセレクタＳＬ９〜ＳＬ０の第１入力端子に接続されている。セレクタＳＬ９〜ＳＬ０は、分周器３３によるロード信号ＬＯＡＤがハイレベルのとき第１入力端子、すなわち、フリップフロップＦＦ１０の出力データを選択し、ローレベルのとき第２入力端子の入力データを選択する。
【０００９】
フリップフロップＦＦ９〜ＦＦ０は縦続接続され、クロック入力にＰＬＬ回路３２による駆動クロックＰＬＬＣＬＫが供給される。
フリップフロップＦＦ９のデータ入力ＤがセレクタＳＬ９の出力端子に接続され、セレクタＳＬ９の第２入力端子はローレベルに固定されている。
フリップフロップＦＦ８のデータ入力ＤがセレクタＳＬ８の出力端子に接続され、セレクタＳＬ８の第２入力端子がフリップフロップＦＦ９のデータ出力Ｑに接続されている。
フリップフロップＦＦ７のデータ入力ＤがセレクタＳＬ７の出力端子に接続され、セレクタＳＬ７の第２入力端子がフリップフロップＦＦ８のデータ出力Ｑに接続されている。
フリップフロップＦＦ６のデータ入力ＤがセレクタＳＬ６の出力端子に接続され、セレクタＳＬ６の第２入力端子がフリップフロップＦＦ７のデータ出力Ｑに接続されている。
フリップフロップＦＦ５のデータ入力ＤがセレクタＳＬ５の出力端子に接続され、セレクタＳＬ５の第２入力端子がフリップフロップＦＦ６のデータ出力Ｑに接続されている。
フリップフロップＦＦ４のデータ入力ＤがセレクタＳＬ４の出力端子に接続され、セレクタＳＬ４の第２入力端子がフリップフロップＦＦ５のデータ出力Ｑに接続されている。
フリップフロップＦＦ３のデータ入力ＤがセレクタＳＬ３の出力端子に接続され、セレクタＳＬ３の第２入力端子がフリップフロップＦＦ４のデータ出力Ｑに接続されている。
フリップフロップＦＦ２のデータ入力ＤがセレクタＳＬ２の出力端子に接続され、セレクタＳＬ２の第２入力端子がフリップフロップＦＦ３のデータ出力Ｑに接続されている。
フリップフロップＦＦ１のデータ入力ＤがセレクタＳＬ１の出力端子に接続され、セレクタＳＬ１の第２入力端子がフリップフロップＦＦ２のデータ出力Ｑに接続されている。
フリップフロップＦＦ０のデータ入力ＤがセレクタＳＬ０の出力端子に接続され、セレクタＳＬ０の第２入力端子がフリップフロップＦＦ１のデータ出力Ｑに接続されている。
そして、フリップフロップＦＦ０のデータ出力Ｑが差動出力部ＤＦの入力端子に接続されている。
【００１０】
パラレルシリアル変換器Ｐ／Ｓにおいては、分周器３３による分周クロックＣＬＫ１０に同期して、対応するレーンのデータＰｄａｔａがラッチされ、そのデータＰＤＡＴＡＬＴがセレクタＳＬ９〜ＳＬ０の第１入力端子に出力される。
そして、ロード信号ＬＯＡＤがハイレベルの期間に、駆動クロックＰＬＬＣＬＫに同期してフリップフロップＦＦ９〜ＦＦ０にラッチされる。
ロード信号ＬＯＡＤがローレベルに切り替わってから駆動クロックＰＬＬＣＬＫに同期してフリップフロップＦＦ９〜ＦＦ０のラッチデータがシフトされ、差動出力部ＤＦから差動シリアルデータＴＸとして出力される。
【００１１】
図４は、個別分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【００１２】
図４の通信装置１Ａでは、送信回路３Ａの各レーン部３１Ａ−０〜３１Ａ−３に分周器３３−０〜３３−３が配置されている。
また、論理層部２のデータ出力部と送信回路３Ａのレーン部３１Ａ−１〜３１Ａ−３の入力部との間に、ＦＩＦＯ４−１〜４−３が配置されている。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、上述した共通分周器方式を採用した通信装置では、次のような不利益がある。
すなわち、共通分周器方式では、分周器が共通なのでシンプルであるが複数の分周器出力信号（PLLCLK,LOAD,CLK10）を複数のレーン部３１−０〜３１−４のパラレルシリアル変換機Ｐ／Ｓに相互にタイミング制約を満たしながら長距離分配する必要がある。
このため、低いデータレートであれば問題ないが、最近のＧｂｐｓ超データレートではクロック周波数が高くなってくるため設計検証が困難になってきている。
図２に示す１０：１パラレルシリアル変換器Ｐ／Ｓのオーソドックスな例であるが、図３に示すように各クロックＰＬＬＣＬＫ,ＬＯＡＤ,ＣＬＫ１０は相互にタイミング制約がある。
また、共通分周器方式では、レーン（レーン数等）が変わるとその困難なクロック配線の再設計が必要となる。
【００１４】
また、上述した個別分周器方式では、分周器をレーン個別に持つことから、複数レーンに分配する信号は分周器駆動クロックＰＬＬＣＫのみであることから、設計検証は共通分周器方式に比較して多少容易となる。
一方、個別分周方式では、各分周器３３−０〜３３−３は駆動クロックＰＬＬＣＬＫは共通であるが個別に分周動作する。
このため、個別分周方式では、リセット解除タイミングを揃えないと、図５に示すように、レーン間でデータ開始位置がずれてしまう、いわゆるレーン間スキュー（Lane間Skew）が発生する可能性がある。
【００１５】
また、ソースシンクロナス伝送モードでは、レーンの１つをクロックレーンとしてデータの取り込み信号かつデータシンボル区切り判別信号としても使用する場合が多い。
したがって、クロックの立上がりはデータシンボル先頭（D0）と同一タイミングである必要があるが、データレーンクロックにおいてレーン間スキュー（Lane間Skew）があると、図６に示すように、シンボル先頭を誤ってしまうおそれがある。
なお、図６はオクタルデータレート（Octal Data Rate）ソースシンクロナスの例を示している。
【００１６】
もちろん、送信側で多少のレーン間スキューが存在しても、特定の制御コード（シンク（Sync）パタン）を送信データ中に挿入して受信側でスキューを除去する技術（Deskew、Phase Align等）は存在する。
しかし、送信側スキューが小さい方が受信側デスキュー（deskew）機能を簡略化できるので、設計工数、回路規模や消費電力に有利であるし、特にソースシンクロナスモードでは挿入する制御コードの冗長性のための伝送効率の劣化を避けることができる。
【００１７】
一方、上位層の論理層側から見ると、各レーン部の分周器の分周クロックＣＬＫは論理層システムクロックとしても使用される。
ただし、通常これは１つなのでレーン数分（図４では４本）ある分周クロックＣＬＫ１００,ＣＬＫ１０１,ＣＬＫ１０２,ＣＬＫ１０３のうち１つがシステムクロックとされる。ここでは、レーン部３１Ａ−０の分周器３３−０の分周クロックＣＬＫ１００をソースとしたシステムクロックＣＬＫＭとする。
【００１８】
ここで、論理層からのデータ伝送を考えると、レーン部３１Ａ−０では受信レジスタＰＤＡＴＡ０はレーン部３１Ａ−０の分周クロックＣＬＫ１００をソースとするデータのため同期は容易である。
一方、レーン部３１Ａ−１では、レーン部３１Ａ−０の分周クロックＣＬＫ１００をソースとするデータＰＤＡＴＡ１をレーン部３１Ａ−１の分周クロックＣＬＫ１０１で同期させる必要がある。このため、分周クロックＣＬＫ１００と分周クロックＣＬＫ１０１に不確定なスキューがあるとその同期は一般的には困難である。
図７では、レーン部３１Ａ−０でデータＰＤＡＴＡ００が受信レジスタＰＤＡＴＡＬ０でラッチされるのに対して、レーン部３１Ａ−１では送信クロックＣＬＫＭと受信する分周クロックＣＬＫ１０１間にスキューがある。
このため、レジスタホールド違反となり、本来データＰＤＡＴＡ１０がラッチされる必要があるが次のサイクルのデータＰＤＡＴＡ１１が受信レジスタＰＤＡＴＡＬ１にラッチされている。
さらに最悪の場合、メタステ等でデータ自体が破壊される危険性もある。
【００１９】
そこで、スキューのあるクロック間の安全な乗り換えのために、レーン部３１Ａ−０以外では図４のようにＦＩＦＯ４−１〜４−３が必要になる。
しかしながら、ＦＩＦＯは回路規模が大きくなり、またレーン間でシンボル単位（8〜10CLK）でデータズレが起こる可能性があるのでパラレルデータからシリアルデータへの変換後の伝送路出力ではデータスキューはさらに大きくなる。
したがって、受信側だけでなく論理層側から見てもクロックスキューは小さい方が望ましい。
【００２０】
しかし、図８に示すように、スキューを小さくするには各レーン部のリセット信号ＲＳＴ０、ＲＳＴ１を駆動クロックＰＬＬＣＬＫに対してリカバリ／リムーバルタイミング（Recovery/Removal Timing）制約を満たす必要がある。
これもデータレートが高くなると設計検証が困難になってくる。
【００２１】
本発明は、複数送信レーン間の同期を行うために分配する制御信号のタイミング制約を緩和することが可能で、設計工数を削減することが可能な送信回路および通信装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の第１の観点の送信回路は、並列に配置され、対応するレーンにより供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部と、基準クロックに位相同期した駆動クロックを、イネーブル信号に応じた当該駆動クロックの複数サイクル分経過してから上記複数のレーン部に出力するクロックイネーブラを少なくとも一つ含むクロックイネーブラ部と、を有し、上記複数のレーン部の各々は、上記クロックイネーブラ部による駆動クロックを分周して分周クロックおよびロード信号を生成する分周器と、上記分周器による分周クロックおよびロード信号、並びに上記クロックイネーブラ部による駆動クロックに同期して上記対応するレーンにより供給されるパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、を含む。
【００２３】
本発明の第２の観点の通信システムは、パラレルデータをシリアルデータに変換して送信する送信回路と、上記送信回路から送信されたシリアルデータを受信する受信回路と、を有し、上記送信回路は、並列に配置され、対応するレーンにより供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部と、基準クロックに位相同期した駆動クロックを、イネーブル信号に応じた当該駆動クロックの複数サイクル分経過してから上記複数のレーン部に出力するクロックイネーブラを少なくとも一つ含むクロックイネーブラ部と、を有し、上記複数のレーン部の各々は、上記クロックイネーブラ部による駆動クロックを分周して分周クロックおよびロード信号を生成する分周器と、上記分周器による分周クロックおよびロード信号、並びに上記クロックイネーブラ部による駆動クロックに同期して上記対応するレーンにより供給されるパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、を含む。
【発明の効果】
【００２４】
本発明によれば、複数送信レーン間の同期を行うために分配する制御信号のタイミング制約を緩和することができ、設計工数を削減することができる。
【図面の簡単な説明】
【００２５】
【図１】共通分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【図２】パラレルシリアル変換器の構成例を示す図である。
【図３】個別分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【図４】個別分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【図５】個別分周器方式を採用した場合にはレーン間スキューが発生するおそれがあることを説明するための図である。
【図６】オクタルデータレート（Octal Data Rate）ソースシンクロナスの例においてシンボル先頭を誤ってしまうおそれがあることを説明するための図である。
【図７】送信クロックと受信する分周クロック間にスキューがあり、レジスタホールド違反により異なるデータがラッチされることを説明するための図である。
【図８】スキューを小さくするためには各レーン部のリセット信号を駆動クロックに対してリカバリ／リムーバルタイミング（Recovery/Removal Timing）制約を満たす必要があることを説明するための図である。
【図９】本発明の実施形態に係る送信回路を有する通信装置の構成例を示す図である。
【図１０】本実施形態に係るクロックイネーブラの構成例を示す図である。
【図１１】図１０のクロックイネーブラの具体的な構成例を示す回路図である。
【図１２】図１０および図１１のクロックイネーブラのタイミングチャートである。
【図１３】本実施形態に係るパラレルシリアル変換器の構成例を示す図である。
【図１４】図１３のパラレルシリアル変換器のタイミングチャートである。
【図１５】本実施形態に係る送信回路の動作概要を示すタイミングチャートである。
【図１６】本発明の実施形態に係るクロックイネーブラをツリー状に配置した送信回路の一例を示す図である。
【図１７】図１６の送信回路における同期させるレーン部数に応じた各クロックイネーブラへのイネーブル信号の制御方法の一例を示す制御マトリクスを示す図である。
【図１８】本実施形態に係る送信回路において、分周器のレーン部個別分周設定により異なる伝送モードと伝送データレートの混在も可能であることを説明するための図である。
【図１９】本発明の実施形態に係る通信システムの基本的な構成を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．通信装置の全体構成例
２．クロックイネーブラの構成例
３．クロックイネーブラをツリー状に配置する例
４．送信回路および受信回路を含む通信システム
【００２７】
＜１．通信装置の全体構成例＞
図９は、本発明の実施形態に係る送信回路を有する通信装置の構成例を示す図である。
【００２８】
本通信装置１００は、図９に示すように、論理層部２００および送信回路３００を有する。
論理層部２００は、複数ｎ（本例ではｎ＝４）のレーン（チャネル）の１０ビットデータＰｄａｔａ［９：０］を送信回路３００に供給する。
【００２９】
送信回路３００、ＰＬＬ回路３１０、クロックイネーブラ部３２０、およびそれぞれが分周器を個別に含む４つのレーン部３３０−０〜３３０−３を有する。
【００３０】
ＰＬＬ回路３１０は、基準クロックＲＥＦＣＬＫに位相同期した駆動クロックＰＬＬＣＬＫを生成し、クロックイネーブラ部３２０に供給する。
【００３１】
クロックイネーブラ部３２０は、少なくとも一つのクロックイネーブルを含む、イネーブル信号ＣＬＫＥＮに応じて、ＰＬＬ回路３１０による駆動クロックＰＬＬＣＬＫの出力を、ハザードを出さずにＯＮ／ＯＦＦさせる機能を有する。
クロックイネーブラ部３２０は、イネーブル信号ＣＬＫＥＮがハイレベルになると数サイクル（Cycle）後にクロックＧＣＬＫを出力する。
クロックイネーブラ部３２０は、クロックＧＣＬＫを各レーン部３３０−０〜３３０−３の駆動クロックとして分配する。
【００３２】
図１０は、本実施形態に係るクロックイネーブラの構成例を示す図である。
【００３３】
このクロックイネーブラ３２０ａは、図１０に示すように、スルーラッチ回路ＬＴＣ３２１、２入力ナンドゲートＮＡＮＤ３２１、およびインバータＩＮＶ３２１により構成されている。
【００３４】
スルーラッチ回路ＬＴＣ３２１の入力端子Ｄがイネーブル信号ＣＬＫＥＮの入力ラインに接続され、反転クロック入力端子Ｇが駆動クロックＰＬＬＣＬＫの入力ラインに接続されている。
ナンドゲートＮＡＮＤ３２１の一方の入力端子がスルーラッチ回路ＬＴＣ３２１の出力端子Ｑに接続され、他方の入力端子が駆動クロックＰＬＬＣＬＫの入力端子に接続され、出力端子がインバータＩＮＶ３２１の入力端子に接続されている。
【００３５】
このクロックイネーブラ３２０ａでは、スルーラッチ回路ＬＴＣ３２１において駆動クロックＰＬＬＣＬＫの立ち上がり時点でイネーブル信号ＣＬＫＥＮをサンプリングする。
そして、そのサンプリング値によってサンプリング直後のクロックパルスを、ナンドゲートＮＡＮＤ３２１およびインバータＩＮＶ３２１からなる論理ゲートＬＧＴにより通過もしくは阻止する。
【００３６】
具体的には、スルーラッチ回路ＬＴＣ３２１は、駆動クロックＰＬＬＣＬＫがローレベルのときはイネーブル信号ＣＬＫＥＮをそのまま出力する。
スルーラッチ回路ＬＴＣ３２１は、駆動クロックＰＬＬＣＬＫがハイレベルのときは、駆動クロックＰＬＬＣＬＫがローレベルからハイレベルに変化する直前の時点でのイネーブル信号値を出力する。
【００３７】
また、ナンドゲートＮＡＮ３２１およびインバータＩＮＶ３２１からなる論理ゲートＬＧＴは、スルーラッチ回路ＬＴＣ３２１の出力信号がハイレベルでかつ駆動クロックＰＬＬＣＬＫがハイレベルのときのみハイレベルのクロックＧＣＬＫを出力する。
論理ゲートＬＧＴは、以下に示すときクロックＧＣＬＫをローレベルで出力する。
論理ゲートＬＧＴは、スルーラッチ回路ＬＴＣ３２１の出力信号がハイレベルでかつ駆動クロックＰＬＬＣＬＫがローレベルのときローレベルのクロックＧＣＬＫを出力する。
または、論理ゲートＬＧＴは、スルーラッチ回路ＬＴＣ３２１の出力信号がローレベルでかつ駆動クロックＰＬＬＣＬＫもローレベルのときローレベルのクロックＧＣＬＫを出力する。
【００３８】
図１１は、図１０のクロックイネーブラの具体的な構成例を示す回路図である。
図１１のクロックイネーブラ３２０ａの回路は、ＰＭＯＳトランジスタＰ３２１、ＮＭＯＳトランジスタＮ３２１〜Ｎ３２３、およびインバータＩＮＶ３２１，ＩＮＶ３２２により構成されている。
【００３９】
電源電圧ＶＤＤの供給ラインと接地ラインＧＮＤとの間にＰＭＯＳトランジスタＰ３２１、ＮＭＯＳトランジスタＮ３２１およびＮ３２２が直列に接続されている。
ＰＭＯＳトランジスタＰ３２１、ＮＭＯＳトランジスタＮ３２１のゲート電極およびインバータＩＮＶ１２の入力端子が駆動クロックＰＬＬＣＬＫの入力端子に接続されている。
ＮＭＯＳトランジスタＮ３２２のゲートがＮＭＯＳトランジスタＮ３２３を介してイネーブル信号ＣＬＫＥＮの入力ラインに接続されている。
そして、ＮＭＯＳトランジスタＮ３２３のゲート電極がインバータＩＮＶ３２２の出力端子に接続され、ＰＭＯＳトランジスタＰ３２１とＮＭＯＳトランジスタＮ３２１のドレイン電極同士の接続点がインバータＩＮＶ３２１の入力端子に接続されている。
本回路においては、インバータＩＮＶ３２２およびＮＭＯＳトランジスタＮ３２３によりダイナミック型のスルーラッチ回路が構成され、ＰＭＯＳトランジスタＰ３２１およびＮＭＯＳトランジスタＮ３２１，Ｎ３２２によりナンドゲートが構成されている。
より具体的には、駆動クロックＰＬＬＣＬＫがローレベルの期間でノードＸＧＣＬＫをプリチャージし、駆動クロックＰＬＬＣＬＫがハイレベルの期間でナンドとして動作する回路が構成されている。
【００４０】
次に、上記構成によるクロックイネーブラ１０の動作を、図１２のタイミングチャートに関連付けて説明する。
まず、駆動クロックＰＬＬＣＬＫがローレベルのとき、スルーラッチ回路ＬＴＣ３２１において、ＮＭＯＳトランジスタＮ３２３が導通状態に保持され、イネーブル信号ＣＬＫＥＮの値がノードＬＥＮに伝搬される。
駆動クロックＰＬＬＣＬＫがハイレベルになるとＮＭＯＳトランジスタＮ３２３が非導通状態となり、ノードＬＥＮには駆動クロックＰＬＬＣＬＫがハイレベルになる直前のイネーブル信号ＣＬＫＥＮの値が、駆動クロックＰＬＬＣＬＫがハイレベルの間保持される。
【００４１】
一方、駆動クロックＰＬＬＣＬＫがローレベルの間、ＰＭＯＳトランジスタＰ３２１が導通状態に保持されることから、ＰＭＯＳトランジスタＰ３２１とＮＭＯＳトランジスタＮ３２１のドレイン電極同士の接続点ＸＧＣＬＫは、ハイレベルに保持される。
そして、駆動クロックＰＬＬＣＬＫがハイレベルになるとＰＭＯＳトランジスタＰ３２１が非導通状態となり、ＮＭＯＳトランジスタＮ３２１が導通状態となる。
ここで、もし駆動クロックＰＬＬＣＬＫがハイレベルのときノードＬＥＮのレベルがハイレベルならばＮＭＯＳトランジスタＮ３２２が導通状態となる。その結果、ノードＸＧＣＬＫはディスチャージされローレベルとなる。したがって、インバータＩＮＶ３２１から出力されるクロックＧＣＬＫはハイレベルとなる。
すなわち、駆動クロックＰＬＬＣＬＫの正のパルスが回路の出力ノードに伝搬され、クロックＧＣＬＫとして出力される。
【００４２】
もし駆動クロックＰＬＬＣＬＫがハイレベルのときノードＬＥＮのレベルがローレベルならばＮＭＯＳトランジスタＮ３２２は非導通状態に保持される。その結果、ノードＸＧＣＬＫはディスチャージされずハイレベルのままに保持される。したがって、インバータＩＮＶ３２１から出力されるクロックＧＣＬＫはローレベルのままに保持される。
すなわち、駆動クロックＰＬＬＣＬＫの正のパルスの出力ノードへの伝搬が阻止される。
【００４３】
回路全体として見ると、駆動クロックＰＬＬＣＬＫの立ち上がり時点でイネーブル信号ＣＬＫＥＮがサンプリングされ、その結果により駆動クロックＰＬＬＣＬＫの立ち上がり直後の正のパルスが出力ノードへ伝搬または阻止される。
【００４４】
このように、図１０のクロックイネーブラ部３２０は、煩雑な制御を行うことなく、イネーブル信号ＣＬＫＥＮに応じて、ＰＬＬ回路３１０による駆動クロックＰＬＬＣＬＫの出力を、ハザードを出さずにＯＮ／ＯＦＦさせることができる。
すなわち、クロックイネーブラ３２０ａは、イネーブル信号ＣＬＫＥＮがハイレベルになると数サイクル（Cycle）後にクロックＧＣＬＫを出力することができる。
【００４５】
各レーン部３３０−０〜３３０−３は、分周器３３１−０〜３３１−３、１０：１パラレルシリアル変換器（Parallel to Serial Converter；Ｐ／Ｓ）３３２−０〜３３２−３、および差動出力部（ＤＦ）３３３−０〜３３３−３を含んで構成されている。
【００４６】
レーン部３３０−０の分周器３３１−０は、クロックイネーブラ部３２０から供給される駆動クロックＧＣＬＫを分周してロード信号ＬＯＡＤ３０および分周クロックＣＬＫ３０を生成し、自レーン部のパラレルシリアル変換器３３２−０に供給する。
なお、分周器３３１−０はリセット信号ＲＳＴＸ３０によりリセットされる。
分周器３３１−０の分周クロックＣＬＫ３０は、論理層部２００のシステムクロックとしても使用される。
【００４７】
レーン部３３０−０のパラレルシリアル変換器３３２−０は、分周器３３１−０による分周クロックＣＬＫ３０に同期して、対応するレーンのたとえば１０ビットデータＰＤＡＴＡ１０を第１のラッチにデータＰＤＡＴＡＬＴ３０としてラッチする。
パラレルシリアル変換器３３２−０は、分周器３３１−０によるロード信号ＬＯＡＤ３０がハイレベルの期間に、駆動クロックＧＣＬＫに同期してラッチデータＰＤＡＴＡＬＴ３０を第２のラッチにラッチする。
パラレルシリアル変換器３３２−０は、ロード信号ＬＯＡＤ３０がローレベルに切り替わってから駆動クロックＧＣＬＫに同期して第２のラッチのラッチデータをシフトさせて、差動出力部３３３−０から差動シリアルデータＴＸ３０として出力する。
【００４８】
レーン部３３０−１の分周器３３１−１は、クロックイネーブラ部３２０から供給される駆動クロックＧＣＬＫを分周してロード信号ＬＯＡＤ３１および分周クロックＣＬＫ３１を生成し、自レーン部のパラレルシリアル変換器３３２−１に供給する。
なお、分周器３３１−１はリセット信号ＲＳＴＸ３１によりリセットされる。
【００４９】
レーン部３３０−１のパラレルシリアル変換器３３２−１は、分周器３３１−１による分周クロックＣＬＫ３１に同期して、対応するレーンのたとえば１０ビットデータＰＤＡＴＡ１１を第１のラッチにデータＰＤＡＴＡＬＴ３１としてラッチする。
パラレルシリアル変換器３３２−１は、分周器３３１−１によるロード信号ＬＯＡＤ３１がハイレベルの期間に、駆動クロックＧＣＬＫに同期してラッチデータＰＤＡＴＡＬＴ３１を第２のラッチにラッチする。
パラレルシリアル変換器３３２−１は、ロード信号ＬＯＡＤ３１がローレベルに切り替わってから駆動クロックＧＣＬＫに同期して第２のラッチのラッチデータをシフトさせて、差動出力部３３３−１から差動シリアルデータＴＸ３１として出力する。
【００５０】
レーン部３３０−２の分周器３３１−２は、クロックイネーブラ部３２０から供給される駆動クロックＧＣＬＫを分周してロード信号ＬＯＡＤ３２および分周クロックＣＬＫ３２を生成し、自レーン部のパラレルシリアル変換器３３２−２に供給する。
なお、分周器３３１−２はリセット信号ＲＳＴＸ３２によりリセットされる。
【００５１】
レーン部３３０−２のパラレルシリアル変換器３３２−２は、分周器３３１−２による分周クロックＣＬＫ３２に同期して、対応するレーンのたとえば１０ビットデータＰＤＡＴＡ１２を第１のラッチにデータＰＤＡＴＡＬＴ３２としてラッチする。
パラレルシリアル変換器３３２−２は、分周器３３１−２によるロード信号ＬＯＡＤ３２がハイレベルの期間に、駆動クロックＧＣＬＫに同期してラッチデータＰＤＡＴＡＬＴ３２を第２のラッチにラッチする。
パラレルシリアル変換器３３２−２は、ロード信号ＬＯＡＤ３２がローレベルに切り替わってから駆動クロックＧＣＬＫに同期して第２のラッチのラッチデータをシフトさせて、差動出力部３３３−２から差動シリアルデータＴＸ３２として出力する。
【００５２】
レーン部３３０−３の分周器３３１−３は、クロックイネーブラ部３２０から供給される駆動クロックＧＣＬＫを分周してロード信号ＬＯＡＤ３３および分周クロックＣＬＫ３３を生成し、自レーン部のパラレルシリアル変換器３３２−３に供給する。
なお、分周器３３１−３はリセット信号ＲＳＴＸ３３によりリセットされる。
【００５３】
レーン部３３０−３のパラレルシリアル変換器３３２−３は、分周器３３１−３による分周クロックＣＬＫ３３に同期して、対応するレーンのたとえば１０ビットデータＰＤＡＴＡ１３を第１のラッチにデータＰＤＡＴＡＬＴ３３としてラッチする。
パラレルシリアル変換器３３２−３は、分周器３３１−３によるロード信号ＬＯＡＤ３３がハイレベルの期間に、駆動クロックＧＣＬＫに同期してラッチデータＰＤＡＴＡＬＴ３３を第２のラッチにラッチする。
パラレルシリアル変換器３３２−３は、ロード信号ＬＯＡＤ３３がローレベルに切り替わってから駆動クロックＧＣＬＫに同期して第２のラッチのラッチデータをシフトさせて、差動出力部３３３−３から差動シリアルデータＴＸ３３として出力する。
【００５４】
図１３は、本実施形態に係るパラレルシリアル変換器の構成例を示す図である。
図１４は、図１３のパラレルシリアル変換器のタイミングチャートである。
なお、ここでは、レーン部３３０−０におけるパラレルシリアル変換器３３２−０として説明するが、他のレーン部３３０−１〜３３０−３におけるパラレルシリアル変換器３３２−１〜３３２−３も同様の構成を有する。
【００５５】
図１３のパラレルシリアル変換器（Ｐ／Ｓ）３３２−０（〜−３）は、第２のラッチとしてのフリップフロップＦＦ３０〜ＦＦ３９、第２のラッチとしてのフリップフロップＦＦ４０、およびセレクタＳＬ３０〜ＳＬ３９を含んで構成されている。
パラレルシリアル変換器３３２−０（〜−３）は、データ入力段にフリップフロップＦＦ４０が配置されている。
フリップフロップＦＦ４０はデータ入力Ｄに論理層部２００によるパラレルデータＰＤＡＴＡが供給され、分周器３３１−０（〜−３）による分周クロックＣＬＫ３０（〜ＤＬＫ３３）に同期してデータＰＤＡＴＡ１０（〜１３）をラッチして、出力する。
フリップフロップＦＦ４０のデータ出力ＱはセレクタＳＬ３９〜ＳＬ３０の第１入力端子に接続されている。
セレクタＳＬ３９〜ＳＬ３０は、分周器３３１−０（〜−３）によるロード信号ＬＯＡＤ３０（〜３３）がハイレベルのとき第１入力端子、すなわち、フリップフロップＦＦ４０の出力データを選択し、ローレベルのとき第２入力端子の入力データを選択する。
【００５６】
フリップフロップＦＦ３９〜ＦＦ３０は縦続接続され、クロック入力にクロックイネーブラ３２０による駆動クロックＧＣＬＫが供給される。
フリップフロップＦＦ３９のデータ入力ＤがセレクタＳＬ３９の出力端子に接続され、セレクタＳＬ３９の第２入力端子はローレベルに固定されている。
フリップフロップＦＦ３８のデータ入力ＤがセレクタＳＬ３８の出力端子に接続され、セレクタＳＬ３８の第２入力端子がフリップフロップＦＦ３９のデータ出力Ｑに接続されている。
フリップフロップＦＦ３７のデータ入力ＤがセレクタＳＬ３７の出力端子に接続され、セレクタＳＬ３７の第２入力端子がフリップフロップＦＦ３８のデータ出力Ｑに接続されている。
フリップフロップＦＦ３６のデータ入力ＤがセレクタＳＬ３６の出力端子に接続され、セレクタＳＬ３６の第２入力端子がフリップフロップＦＦ３７のデータ出力Ｑに接続されている。
フリップフロップＦＦ３５のデータ入力ＤがセレクタＳＬ３５の出力端子に接続され、セレクタＳＬ３５の第２入力端子がフリップフロップＦＦ３６のデータ出力Ｑに接続されている。
フリップフロップＦＦ３４のデータ入力ＤがセレクタＳＬ３４の出力端子に接続され、セレクタＳＬ３４の第２入力端子がフリップフロップＦＦ３５のデータ出力Ｑに接続されている。
フリップフロップＦＦ３３のデータ入力ＤがセレクタＳＬ３３の出力端子に接続され、セレクタＳＬ３３の第２入力端子がフリップフロップＦＦ３４のデータ出力Ｑに接続されている。
フリップフロップＦＦ３２のデータ入力ＤがセレクタＳＬ３２の出力端子に接続され、セレクタＳＬ３２の第２入力端子がフリップフロップＦＦ３３のデータ出力Ｑに接続されている。
フリップフロップＦＦ３１のデータ入力ＤがセレクタＳＬ３１の出力端子に接続され、セレクタＳＬ３１の第２入力端子がフリップフロップＦＦ３２のデータ出力Ｑに接続されている。
フリップフロップＦＦ３０のデータ入力ＤがセレクタＳＬ３０の出力端子に接続され、セレクタＳＬ３０の第２入力端子がフリップフロップＦＦ３１のデータ出力Ｑに接続されている。
そして、フリップフロップＦＦ３０のデータ出力Ｑが差動出力部３３３−０（〜−３）の入力端子に接続されている。
【００５７】
パラレルシリアル変換器３３２−０（〜−３）においては、分周器３３１−０による分周クロックＣＬＫ３０に同期して、対応するレーンのデータＰＤＡＴＡがラッチされ、そのデータＰＤＡＴＡＬＴがセレクタＳＬ３９〜ＳＬ３０の第１入力端子に出力される。
そして、ロード信号ＬＯＡＤ３０（〜３３）がハイレベルの期間に、駆動クロックＧＣＬＫに同期してフリップフロップＦＦ３９〜ＦＦ３０にラッチされる。
ロード信号ＬＯＡＤ３０（〜３３）がローレベルに切り替わってから駆動クロックＧＣＬＫに同期してフリップフロップＦＦ３９〜ＦＦ３０のラッチデータがシフトされ、差動出力部３３３−０（〜−３）から差動シリアルデータＴＸ３０として出力される。
【００５８】
図１５は、本実施形態に係る送信回路の動作概要を示すタイミングチャートである。
【００５９】
本実施形態においては、いわゆる個別分周器およびクロックゲーティング方式が採用されている。
本実施形態では、各クロックの中で最高の周波数を持つＰＬＬ回路３１０の出力である駆動クロックＰＬＬＣＬＫの出力部の後にクロックイネーブラ部（Clock Gate）３２０が配置される。
クロックイネーブラ部３２０は、イネーブル信号ＣＬＫＥＮに応じてクロックをハザードを出さずにＯＮ／ＯＦＦさせる回路として構成される。
図１５に示すように、イネーブル信号ＣＬＫＥＮがハイレベルになると数サイクル後にクロックＧＣＬＫは出力される。そして、駆動クロックＧＣＬＫは各レーン部３３０−０〜３３０−３の駆動クロックとして各分周器３３１−０〜３３０−３に分配される。もちろん、分配スキューは小さい方が望ましい。
一方、分周器３３１−０〜３３１−３のリセット信号としては分周器個別にＲＳＴＸ３０、ＲＳＴＸ３１、ＲＳＴＸ３２、ＲＳＴＸ３３が入力されるがそのタイミングは駆動クロックＧＣＬＫがＯＮになるタイミングＴｏｎ以前なら構わずその制約は緩い。
たとえば、レーン部３３０−０のリセット信号ＲＳＴＸ３０は、レーン部３３０−１のリセット信号ＲＳＴＸ３１よりかなり前に解除されている。
しかし、駆動クロックＧＣＬＫがＯＦＦのため、レーン部３３０−０の分周動作は開始されず、レーン部３３０−１のリセットが信号ＲＳＴＸ３１により解除された後、ＧＣＬＫがＯＮになった時点Ｔｏｎで初めて両者の分周動作が同時に開始される。
このため、パラレルシリアル変換器３３２−０，３３２−１の出力データも同期させることができる。
その上、論理層部２００側のクロックもレーン間スキューがないため適当なレーン部の分周クロック（図９ではＣＬＫ３０）１信号だけをシステムクロックにできる。
【００６０】
＜３．クロックイネーブラをツリー状に配置する例＞
図１６は、本発明の実施形態に係るクロックイネーブラをツリー状に配置した送信回路の一例を示す図である。
なお、図１６では、レーン数ｎを図９の４レーンより多い８レーンとした場合の一例を示している。
【００６１】
この送信回路３００Ａは、８つのレーン部３３０−０〜３３０−７が並列に配置されている。
この８つのレーン部３３０−０〜３００−７は、複数、本例では２つの第１レーングループＧＲＰ１および第２レーングループＧＲＰ２に区分けされている。
第１レーングループＧＲＰ１は、連続して隣接する４つのレーン部３３０−０〜３３０−３を含む。
そして、第１レーングループＧＲＰ１は、さらに２つの第１サブレーングループＳＧＲＰ１および第２サブレーングループＳＧＲＰ２に区分けされている。
第１サブレーングループＳＧＲＰ１は、隣接する２つのレーン部３３０−０および３３０−１を含む。
第２サブレーングループＳＧＲＰ２は、隣接する２つのレーン部３３０−２および３３０−３を含む。
【００６２】
第２レーングループＧＲＰ２は、連続して隣接する４つのレーン部３３０−４〜３３０−７を含む。
そして、第２レーングループＧＲＰ２は、さらに２つの第３サブグループＳＧＲＰ３および第４サブグループＳＧＲＰ４に区分けされている。
第３サブグループＳＧＲＰ３は、隣接する２つのレーン部３３０−４および３３０−５を含む。
第４サブグループＳＧＲＰ４は、隣接する２つのレーン部３３０−６および３３０−７を含む。
【００６３】
そして、図１６の送信回路３００Ａのクロックイネーブラ部３２０Ａにおいては、複数、本例では１５個のクロックイネーブラ３２１、３２２Ａ，３２２Ｂ、３２３Ａ〜３２３Ｄ、３２４−０〜３２４−７が多段の４段にツリー状となるように配置されている。
【００６４】
本実施形態においては、基本的にクロックイネーブラ部３２０Ａは、複数のクロックイネーブラが少なくとも２段のツリー状に配置される。
そして、クロックイネーブラ部３２０Ａは、前段側に配置されるクロックイネーブラの出力駆動クロックの出力経路が複数の分岐路に分岐され、前段側から分岐された複数の分岐路の少なくとも一つに次段側となるクロックイネーブラが配置される。
上記のように、複数のレーン部３３０−０〜３３０−７が複数のレーングループにグループ分けされている場合には、基本的に次のような配置が行われる。
クロックイネーブラ部３２０Ａは、基準となる駆動クロックが供給される前段側となるクロックイネーブラ３２１の出力駆動クロックの出力経路がレーングループのグループ数に相当する数（本例では２）の分岐路ＢＬ１，ＢＬ２に分岐される。
クロックイネーブラ部３２０Ａにおいて、前段側から分岐された複数の分岐路に次段側となるクロックイネーブラがそれぞれ配置され、次段側となるクロックイネーブラの出力駆動クロックが対応するレーングループのレーン部に供給される。
【００６５】
上記のように、複数のレーングループがさらにサブグループに区分けされている場合、基本的に次のような配置が行われる。
クロックイネーブラ部３２０Ａは、次段側となるクロックイネーブラが前段側のクロックイネーブラとして、このクロックイネーブラの出力駆動クロックの出力経路がレーングループのサブグループ数に相当する数の分岐路に分岐される。
そして、クロックイネーブラ部３２０Ａは、前段側から分岐された複数の分岐路に次段側となるクロックイネーブラがそれぞれ配置され、この次段側となるクロックイネーブラの出力駆動クロックが対応するサブレーングループのレーン部に供給される。
【００６６】
本実施形態において、クロックイネーブラ部３２０Ａは、全てのレーン部、レーングループ単位、またはサブグループ単位でレーン部を同期させる場合、複数のクロックイネーブラに対して次のような制御を行う。
クロックイネーブラ部３２０Ａは、出力駆動クロックの分岐の要となる位置に配置されるクロックイネーブラをイネーブル信号に応じて駆動クロックの出力を制御し、他のクロックイネーブラはクロック出力状態（ハイ固定）に制御する。
【００６７】
クロックイネーブラ部３２０Ａは、全てのレーン部３３０−０〜３３０−７を同期させる場合、基準となる駆動クロックが供給されるクロックイネーブラ３２１をイネーブル信号に応じて駆動クロックの出力を制御する。そして、クロックイネーブラ部３２０Ａは、他のクロックイネーブラはクロック出力状態に制御する。
クロックイネーブラ部３２０Ａは、レーングループＧＲＰ１，ＧＲＰ２単位で同期させる場合、次のように制御する。
クロックイネーブラ部３２０Ａは、レーングループのグループ数に相当する数に分岐される分岐路に配置されるクロックイネーブラのうち、同期対象のレーングループに対応するクロックイネーブラをイネーブル信号に応じて駆動クロックの出力を制御する。そして、クロックイネーブラ部３３０Ａは、他のクロックイネーブラはクロック出力状態に制御する。
クロックイネーブラ部３２０Ａは、サブレーングループ単位で同期させる場合、次のように制御する。
クロックイネーブラ部３２０Ａは、サブレーングループのグループ数に相当する数に分岐される分岐路に配置されるクロックイネーブラのうち、同期対象のサブレーングループに対応するクロックイネーブラをイネーブル信号に応じて駆動クロックの出力を制御する。そして、クロックイネーブラ部３３０Ａは、他のクロックイネーブラはクロック出力状態に制御する。
【００６８】
図１６のクロックイネーブラ部３２０Ａは、前述したように、１５個のクロックイネーブラ３２１、３２２Ａ，３２２Ｂ、３２３Ａ〜３２３Ｄ、３２４−０〜３２４−７が多段の４段にツリー状となるように配置されている。
【００６９】
第１段ＳＴＧ１には、クロックイネーブラ３２１が配置されている。このクロックイネーブラ３２１は、ＰＬＬ回路３１０により駆動クロックＰＬＬＣＬＫが供給される。
クロックイネーブラ３２１は、イネーブル信号ＥＮ８が供給され、レーン部３３０−０〜３３０−７の全体を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
【００７０】
クロックイネーブラ３２１の出力駆動クロックＧＣＬＫの出力経路がレーングループのグループ数２に相当する２つの分岐路ＢＬ１，ＢＬ２に分岐される。
そして、分岐路ＢＬ１には第２段ＳＴＧ２として第１レーングループＧＲＰ１に対応するクロックイネーブラ３２２Ａが配置される。
クロックイネーブラ３２２Ａは、イネーブル信号Ｅｎ４Ａが供給され、第１レーングループＧＲＰ１を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
同様に、分岐路ＢＬ２には第２段ＳＴＧ２として第２レーングループＧＲＰ２に対応するクロックイネーブラ３２２Ｂが配置される。
クロックイネーブラ３２２Ｂは、イネーブル信号Ｅｎ４Ｂが供給され、第２レーングループＧＲＰ２を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
【００７１】
クロックイネーブラ３２２Ａの出力駆動クロックＧＣＬＫ４Ａの出力経路がサブレーングループのグループ数２に相当する２つの分岐路ＢＬ１１，ＢＬ１２に分岐される。
クロックイネーブラ３２２Ｂの出力駆動クロックＧＣＬＫ４Ｂの出力経路がサブレーングループのグループ数２に相当する２つの分岐路ＢＬ２１，ＢＬ２２に分岐される。
【００７２】
分岐路ＢＬ１１には第３段ＳＴＧ３として第１サブレーングループＳＧＲＰ１に対応するクロックイネーブラ３２３Ａが配置される。
クロックイネーブラ３２３Ａは、イネーブル信号Ｅｎ２Ａが供給され、第１サブレーングループＳＧＲＰ１を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
同様に、分岐路ＢＬ１２には第３段ＳＴＧ３として第２サブレーングループＳＧＲＰ２に対応するクロックイネーブラ３２３Ｂが配置される。
クロックイネーブラ３２３Ｂは、イネーブル信号Ｅｎ２Ｂが供給され、第２サブレーングループＳＧＲＰ２を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
【００７３】
また、分岐路ＢＬ２１には第３段ＳＴＧ３として第３サブレーングループＳＧＲＰ３に対応するクロックイネーブラ３２３Ｃが配置される。
クロックイネーブラ３２３Ｃは、イネーブル信号Ｅｎ２Ｃが供給され、第３サブレーングループＳＧＲＰ３を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
同様に、分岐路ＢＬ２２には第３段ＳＴＧ３として第４サブレーングループＳＧＲＰ４に対応するクロックイネーブラ３２３Ｄが配置される。
クロックイネーブラ３２３Ｄは、イネーブル信号Ｅｎ２Ｄが供給され、第４サブレーングループＳＧＲＰ４を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
【００７４】
クロックイネーブラ３２３Ａの出力駆動クロックＧＣＬＫ２Ａの出力経路が第１サブレーングループＳＧＲＰ１のグループ内のレーン部数２に相当する２つの分岐路ＢＬ１１１，ＢＬ１１２に分岐される。
クロックイネーブラ３２３Ｂの出力駆動クロックＧＣＬＫ２Ｂの出力経路が第２サブレーングループＳＧＲＰ２のグループ数２に相当する２つの分岐路ＢＬ１２１，ＢＬ１２２に分岐される。
クロックイネーブラ３２３Ｃの出力駆動クロックＧＣＬＫ２Ｃの出力経路が第３サブレーングループＳＧＲＰ３のグループ数２に相当する２つの分岐路ＢＬ２１１，ＢＬ２１２に分岐される。
クロックイネーブラ３２３Ｄの出力駆動クロックＧＣＬＫ２Ｄの出力経路が第４サブレーングループＳＧＲＰ４のグループ数２に相当する２つの分岐路ＢＬ２２１，ＢＬ２２２に分岐される。
【００７５】
分岐路ＢＬ１１１には第４段ＳＴＧ４としてレーン部３３０−０に対応するクロックイネーブラ３２４−０が配置される。クロックイネーブラ３２４−０は、イネーブル信号Ｅｎ０が供給される。
分岐路ＢＬ１１２には第４段ＳＴＧ４としてレーン部３３０−１に対応するクロックイネーブラ３２４−１が配置される。クロックイネーブラ３２４−１は、イネーブル信号Ｅｎ１が供給される。
分岐路ＢＬ１２１には第４段ＳＴＧ４としてレーン部３３０−２に対応するクロックイネーブラ３２４−２が配置される。クロックイネーブラ３２４−２は、イネーブル信号Ｅｎ２が供給される。
分岐路ＢＬ１２２には第４段ＳＴＧ４としてレーン部３３０−３に対応するクロックイネーブラ３２４−３が配置される。クロックイネーブラ３２４−３は、イネーブル信号Ｅｎ３が供給される。
【００７６】
分岐路ＢＬ２１１には第４段ＳＴＧ４としてレーン部３３０−４に対応するクロックイネーブラ３２４−４が配置される。クロックイネーブラ３２４−４は、イネーブル信号Ｅｎ４が供給される。
分岐路ＢＬ２１２には第４段ＳＴＧ４としてレーン部３３０−５に対応するクロックイネーブラ３２４−５が配置される。クロックイネーブラ３２４−５は、イネーブル信号Ｅｎ５が供給される。
分岐路ＢＬ２２１には第４段ＳＴＧ４としてレーン部３３０−６に対応するクロックイネーブラ３２４−６が配置される。クロックイネーブラ３２４−６は、イネーブル信号Ｅｎ６が供給される。
分岐路ＢＬ２２２には第４段ＳＴＧ４としてレーン部３３０−７に対応するクロックイネーブラ３２４−７が配置される。クロックイネーブラ３２４−７は、イネーブル信号Ｅｎ７が供給される。
【００７７】
このように、クロックイネーブラ部３２０Ａは、最終段の第４段ＳＴＧ４において、クロックイネーブラ３２４−０〜３２４−７が複数のレーン部３３０−０〜３３０−７に１対１に対応するように配置されている。
【００７８】
図１７は、図１６の送信回路における同期させるレーン部数に応じた各クロックイネーブラへのイネーブル信号の制御方法の一例を示す制御マトリクスを示す図である。
図１７において、「Ｃｏｎｔｒｏｌ」はイネーブル信号に応じてクロックイネーブラのクロック出力を制御することを示し、「Ｈｉｇｈ」固定は、クロックイネーブラが常時重ロック出力状態となるようにイネーブル信号を固定することを意味する。
【００７９】
［全ての８レーン部３３０−０〜３３０−７を同期させる場合（ｘ８ｃｈ）］
全ての８レーン部３３０−０〜３３０−７を同期させる場合、要となるクロックイネーブラ３２１へのイネーブル信号ＥＮ８を制御して、他のクロックイネーブラへのイネーブル信号をＨｉｇｈ固定とする。
【００８０】
［レーングループ単位で同期させる場合（ｘ４ｃｈ ４Ａ/４Ｂ）］
レーングループ単位、換言すれば４レーン部ずつ同期させる場合、クロックイネーブラ３２２Ａまたは３２２Ｂへのイネーブル信号Ｅｎ４ＡまたはＥｎ４Ｂ、あるいは両方を制御し、他のクロックイネーブラへのイネーブル信号をＨｉｇｈ固定とする。
【００８１】
［サブレーングループ単位で同期させる場合（ｘ２ｃｈ ２Ａ/２Ｂ/２Ｃ/２Ｄ）］
サブレーングループ単位、換言すれば２レーン部ずつ同期させる場合、クロックイネーブラ３２３Ａ〜３２３Ｄへのイネーブル信号Ｅｎ２〜Ｅｎ２Ｄのいずれかまたは複数（全てを含む）を制御し、他のクロックイネーブラへのイネーブル信号をＨｉｇｈ固定とする。
【００８２】
以上の他にも多くの動作モードが可能であるが、要は同期させたいレーングループの要にあるクロックイネーブラを制御する。
【００８３】
図１８は、本実施形態に係る送信回路において、分周器のレーン部個別分周設定により異なる伝送モードと伝送データレートの混在も可能であることを説明するための図である。
【００８４】
さらに、図１８に示すように、各レーン部３３０−０〜３３０−７における分周器の個別分周設定により異なる伝送モードと伝送データレート（Data Rate）の混在も可能である。
例として、以下の制御を行うことが可能である。
【００８５】
レーン部３３０−０〜３３０−３（第１レーングループＧＲＰ１）を１．２５Ｇｂｐｓで４ｃｈソースシンクロナス（Double Data Rate）伝送（x4ch（4A））として実現する。
この場合、クロックイネーブラ３２２Ａへのイネーブル信号Ｅｎ４Ａを制御する。
【００８６】
レーン部３３０−４，３３０−４（第３サブレーングループＳＧＲＰ３）を２．５Ｇｂｐｓで２ｃｈソースシンクロナス（Octal Data Rate）伝送（x2ch（2C））として実現する。
この場合、クロックイネーブラ３２３Ｃへのイネーブル信号Ｅｎ２Ｃを制御する。
【００８７】
レーン部３３０−６を２．５Ｇｂｐｓで１ｃｈクロックエンベディッド伝送として実現する。
この場合、クロックイネーブラ３２４−６へのイネーブル信号Ｅｎ６を制御する。
【００８８】
レーン部３３０−７を５Ｇｂｐｓで１ｃｈクロックエンベディッド伝送として実現する。
この場合、クロックイネーブラ３２４−７へのイネーブル信号Ｅｎ７を制御する。
【００８９】
ここで常時イネーブルとして制御されないクロックイネーブラ３２１へのイネーブル信号ＥＮ８、クロックイネーブラ３２２Ｂへのイネーブル信号Ｅｎ４ＢはＨｉｇｈ固定である。
同様に、クロックイネーブラ３２３Ａへのイネーブル信号Ｅｎ２Ａ、クロックイネーブラ３２３Ｂへのイネーブル信号Ｅｎ２Ｂ、クロックイネーブラ３２３Ｄへのイネーブル信号Ｅｎ２ＤもＨｉｇｈ固定である。
さらに、クロックイネーブラ３２４−０〜３２４−５へのイネーブル信号Ｅｎ０〜Ｅｎ５もＨｉｇｈ固定である。
【００９０】
このように、複数レーン（ｃｈ）を持つデータインタフェースの送信回路において、レーン毎に異なる伝送モードやデータ速度を混在可能となる柔軟な構成をとることが可能となる。
【００９１】
もちろん、高速クロック配線に設置されるイネーブラは多段になるとジッタを招き伝送品質を低下させるので、構成によっては必ずしもツリー状に複数配置する必要はなく伝送品質を優先する場合はある程度のイネーブラを省略する場合もある。
しかし、最低限同期が必要なレーンの要には必須である。
【００９２】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
複数送信レーン間の同期を行うために分配する制御信号のタイミング制約が緩和されるため、設計工数が削減できる。また、受信側デスキュー（Deskew）回路も簡略化できるため消費電力や回路規模に有利である。
また、クロックイネーブラをツリー状に配して適当に制御することで、同一の回路構成で柔軟性のある伝送コンフィグレーション（伝送モードや伝送速度）の構築がレーンに独立して対応可能となる。このため、仕様変更の度に再設計の必要がなくなりこれも設計工数の削減となる。
【００９３】
図１９は、本発明の実施形態に係る通信システムの基本的な構成を示す図である。
【００９４】
本通信システム４００は、図９や図１６等の送信回路が適用される送信回路３００Ｂと受信回路５００により構成される。送信回路３００Ｂと受信回路５００は通信ケーブル６００により接続されている。
送信回路３００Ｂは、たとえば複数の位相同期したシリアルデータ信号を受信回路５００に送信する送信する。
受信回路５００は、通信ケーブル６００を伝送されたシリアルデータ信号を受信し、再生クロックに同期した処理を行う。
【００９５】
この通信システム４００においては、図９や図１６等の送信回路が適用されることから、上記した効果と同様の効果を得ることができる。
すなわち、複数送信レーン間の同期を行うために分配する制御信号のタイミング制約が緩和されるため、設計工数が削減できる。また、受信側デスキュー（Deskew）回路も簡略化できるため消費電力や回路規模に有利である。
また、クロックイネーブラをツリー状に配して適当に制御することで、同一の回路構成で柔軟性のある伝送コンフィグレーション（伝送モードや伝送速度）の構築がレーンに独立して対応可能となる。このため、仕様変更の度に再設計の必要がなくなりこれも設計工数の削減となる。
【符号の説明】
【００９６】
１００・・・通信装置、２００・・・論理層部、３００，３００Ａ，３００Ｂ・・・送信回路、３１０・・・ＰＬＬ回路、３２０・・・クロックイネーブラ部、３３０−０〜３３０−３・・・レーン部、３３１−０〜３３１−３・・・分周器、３３２−０〜３３２−３・・・パラレルシリアル変換器、３３３−０〜３３３−３・・・差動出力部、４００・・・通信システム、５００・・・受信回路。
【技術分野】
【０００１】
本発明は、複数のレーン（ｌａｎｅ）を持つデータインタフェースにおける送信回路および通信システムに関するものである。
【背景技術】
【０００２】
複数のレーン（チャネル）を持つ送信回路は、主として共通分周器方式と個別分周器方式の２つの回路構成が採用されている。
【０００３】
図１は、共通分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【０００４】
図１の通信装置１は、論理層部２および送信回路３を有する。
論理層部２は、複数（本例では４）のレーン（チャネル）の１０ビットデータＰｄａｔａ［９：０］を送信回路３に供給する。
【０００５】
送信回路３は、４つのレーン部３１−０〜３１−３、ＰＬＬ回路３２、および４つのレーン部３１−０〜３１−３に共通に接続される１つの分周器（ＤＩＶ）３３を有する。
各レーン部３１−０〜３１−３は、同様の構成を有する。
ＰＬＬ回路３２において基準クロックＲＥＦＣＬＫに位相同期した駆動クロックＰＬＬＣＬＫが生成されて、分周器３３および各レーン部３１−０〜３１−３に供給される。
分周器３３では、駆動クロックＰＬＬＣＬＫが分周されてロード信号ＬＯＡＤおよび分周クロックＣＬＫ１０が生成され、各レーン部３１−０〜３１−３に供給される。
なお、分周器３３はリセット信号ＲＳＴＸによりリセットされる。
分周器３３の分周クロックＣＬＫ１０は、論理層部２のシステムクロックとしても使用される。
【０００６】
各レーン部３１−０〜３１−３は、１０：１パラレルシリアル変換器（Parallel to Serial Converter）Ｐ／Ｓ０〜Ｐ／Ｓ３、および差動出力部ＤＦ０〜ＤＦ３を含んで構成されている。
【０００７】
図２は、パラレルシリアル変換器の構成例を示す図である。
図３は、図２のパラレルシリアル変換器のタイミングチャートである。
【０００８】
図２のパラレルシリアル変換器Ｐ／Ｓ（０〜３）は、フリップフロップＦＦ０〜ＦＦ９、ＦＦ１０、およびセレクタＳＬ０〜ＳＬ９を含んで構成されている。
パラレルシリアル変換器Ｐ／Ｓは、データ入力段にフリップフロップＦＦ１０が配置されている。フリップフロップＦＦ１０はデータ入力Ｄに論理層部２によるパラレルデータＰｄａｔａが供給され、分周器３３による分周クロックＣＬＫ１０に同期してデータＰｄａｔａをラッチして、出力する。
フリップフロップＦＦ１０のデータ出力ＱはセレクタＳＬ９〜ＳＬ０の第１入力端子に接続されている。セレクタＳＬ９〜ＳＬ０は、分周器３３によるロード信号ＬＯＡＤがハイレベルのとき第１入力端子、すなわち、フリップフロップＦＦ１０の出力データを選択し、ローレベルのとき第２入力端子の入力データを選択する。
【０００９】
フリップフロップＦＦ９〜ＦＦ０は縦続接続され、クロック入力にＰＬＬ回路３２による駆動クロックＰＬＬＣＬＫが供給される。
フリップフロップＦＦ９のデータ入力ＤがセレクタＳＬ９の出力端子に接続され、セレクタＳＬ９の第２入力端子はローレベルに固定されている。
フリップフロップＦＦ８のデータ入力ＤがセレクタＳＬ８の出力端子に接続され、セレクタＳＬ８の第２入力端子がフリップフロップＦＦ９のデータ出力Ｑに接続されている。
フリップフロップＦＦ７のデータ入力ＤがセレクタＳＬ７の出力端子に接続され、セレクタＳＬ７の第２入力端子がフリップフロップＦＦ８のデータ出力Ｑに接続されている。
フリップフロップＦＦ６のデータ入力ＤがセレクタＳＬ６の出力端子に接続され、セレクタＳＬ６の第２入力端子がフリップフロップＦＦ７のデータ出力Ｑに接続されている。
フリップフロップＦＦ５のデータ入力ＤがセレクタＳＬ５の出力端子に接続され、セレクタＳＬ５の第２入力端子がフリップフロップＦＦ６のデータ出力Ｑに接続されている。
フリップフロップＦＦ４のデータ入力ＤがセレクタＳＬ４の出力端子に接続され、セレクタＳＬ４の第２入力端子がフリップフロップＦＦ５のデータ出力Ｑに接続されている。
フリップフロップＦＦ３のデータ入力ＤがセレクタＳＬ３の出力端子に接続され、セレクタＳＬ３の第２入力端子がフリップフロップＦＦ４のデータ出力Ｑに接続されている。
フリップフロップＦＦ２のデータ入力ＤがセレクタＳＬ２の出力端子に接続され、セレクタＳＬ２の第２入力端子がフリップフロップＦＦ３のデータ出力Ｑに接続されている。
フリップフロップＦＦ１のデータ入力ＤがセレクタＳＬ１の出力端子に接続され、セレクタＳＬ１の第２入力端子がフリップフロップＦＦ２のデータ出力Ｑに接続されている。
フリップフロップＦＦ０のデータ入力ＤがセレクタＳＬ０の出力端子に接続され、セレクタＳＬ０の第２入力端子がフリップフロップＦＦ１のデータ出力Ｑに接続されている。
そして、フリップフロップＦＦ０のデータ出力Ｑが差動出力部ＤＦの入力端子に接続されている。
【００１０】
パラレルシリアル変換器Ｐ／Ｓにおいては、分周器３３による分周クロックＣＬＫ１０に同期して、対応するレーンのデータＰｄａｔａがラッチされ、そのデータＰＤＡＴＡＬＴがセレクタＳＬ９〜ＳＬ０の第１入力端子に出力される。
そして、ロード信号ＬＯＡＤがハイレベルの期間に、駆動クロックＰＬＬＣＬＫに同期してフリップフロップＦＦ９〜ＦＦ０にラッチされる。
ロード信号ＬＯＡＤがローレベルに切り替わってから駆動クロックＰＬＬＣＬＫに同期してフリップフロップＦＦ９〜ＦＦ０のラッチデータがシフトされ、差動出力部ＤＦから差動シリアルデータＴＸとして出力される。
【００１１】
図４は、個別分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【００１２】
図４の通信装置１Ａでは、送信回路３Ａの各レーン部３１Ａ−０〜３１Ａ−３に分周器３３−０〜３３−３が配置されている。
また、論理層部２のデータ出力部と送信回路３Ａのレーン部３１Ａ−１〜３１Ａ−３の入力部との間に、ＦＩＦＯ４−１〜４−３が配置されている。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、上述した共通分周器方式を採用した通信装置では、次のような不利益がある。
すなわち、共通分周器方式では、分周器が共通なのでシンプルであるが複数の分周器出力信号（PLLCLK,LOAD,CLK10）を複数のレーン部３１−０〜３１−４のパラレルシリアル変換機Ｐ／Ｓに相互にタイミング制約を満たしながら長距離分配する必要がある。
このため、低いデータレートであれば問題ないが、最近のＧｂｐｓ超データレートではクロック周波数が高くなってくるため設計検証が困難になってきている。
図２に示す１０：１パラレルシリアル変換器Ｐ／Ｓのオーソドックスな例であるが、図３に示すように各クロックＰＬＬＣＬＫ,ＬＯＡＤ,ＣＬＫ１０は相互にタイミング制約がある。
また、共通分周器方式では、レーン（レーン数等）が変わるとその困難なクロック配線の再設計が必要となる。
【００１４】
また、上述した個別分周器方式では、分周器をレーン個別に持つことから、複数レーンに分配する信号は分周器駆動クロックＰＬＬＣＫのみであることから、設計検証は共通分周器方式に比較して多少容易となる。
一方、個別分周方式では、各分周器３３−０〜３３−３は駆動クロックＰＬＬＣＬＫは共通であるが個別に分周動作する。
このため、個別分周方式では、リセット解除タイミングを揃えないと、図５に示すように、レーン間でデータ開始位置がずれてしまう、いわゆるレーン間スキュー（Lane間Skew）が発生する可能性がある。
【００１５】
また、ソースシンクロナス伝送モードでは、レーンの１つをクロックレーンとしてデータの取り込み信号かつデータシンボル区切り判別信号としても使用する場合が多い。
したがって、クロックの立上がりはデータシンボル先頭（D0）と同一タイミングである必要があるが、データレーンクロックにおいてレーン間スキュー（Lane間Skew）があると、図６に示すように、シンボル先頭を誤ってしまうおそれがある。
なお、図６はオクタルデータレート（Octal Data Rate）ソースシンクロナスの例を示している。
【００１６】
もちろん、送信側で多少のレーン間スキューが存在しても、特定の制御コード（シンク（Sync）パタン）を送信データ中に挿入して受信側でスキューを除去する技術（Deskew、Phase Align等）は存在する。
しかし、送信側スキューが小さい方が受信側デスキュー（deskew）機能を簡略化できるので、設計工数、回路規模や消費電力に有利であるし、特にソースシンクロナスモードでは挿入する制御コードの冗長性のための伝送効率の劣化を避けることができる。
【００１７】
一方、上位層の論理層側から見ると、各レーン部の分周器の分周クロックＣＬＫは論理層システムクロックとしても使用される。
ただし、通常これは１つなのでレーン数分（図４では４本）ある分周クロックＣＬＫ１００,ＣＬＫ１０１,ＣＬＫ１０２,ＣＬＫ１０３のうち１つがシステムクロックとされる。ここでは、レーン部３１Ａ−０の分周器３３−０の分周クロックＣＬＫ１００をソースとしたシステムクロックＣＬＫＭとする。
【００１８】
ここで、論理層からのデータ伝送を考えると、レーン部３１Ａ−０では受信レジスタＰＤＡＴＡ０はレーン部３１Ａ−０の分周クロックＣＬＫ１００をソースとするデータのため同期は容易である。
一方、レーン部３１Ａ−１では、レーン部３１Ａ−０の分周クロックＣＬＫ１００をソースとするデータＰＤＡＴＡ１をレーン部３１Ａ−１の分周クロックＣＬＫ１０１で同期させる必要がある。このため、分周クロックＣＬＫ１００と分周クロックＣＬＫ１０１に不確定なスキューがあるとその同期は一般的には困難である。
図７では、レーン部３１Ａ−０でデータＰＤＡＴＡ００が受信レジスタＰＤＡＴＡＬ０でラッチされるのに対して、レーン部３１Ａ−１では送信クロックＣＬＫＭと受信する分周クロックＣＬＫ１０１間にスキューがある。
このため、レジスタホールド違反となり、本来データＰＤＡＴＡ１０がラッチされる必要があるが次のサイクルのデータＰＤＡＴＡ１１が受信レジスタＰＤＡＴＡＬ１にラッチされている。
さらに最悪の場合、メタステ等でデータ自体が破壊される危険性もある。
【００１９】
そこで、スキューのあるクロック間の安全な乗り換えのために、レーン部３１Ａ−０以外では図４のようにＦＩＦＯ４−１〜４−３が必要になる。
しかしながら、ＦＩＦＯは回路規模が大きくなり、またレーン間でシンボル単位（8〜10CLK）でデータズレが起こる可能性があるのでパラレルデータからシリアルデータへの変換後の伝送路出力ではデータスキューはさらに大きくなる。
したがって、受信側だけでなく論理層側から見てもクロックスキューは小さい方が望ましい。
【００２０】
しかし、図８に示すように、スキューを小さくするには各レーン部のリセット信号ＲＳＴ０、ＲＳＴ１を駆動クロックＰＬＬＣＬＫに対してリカバリ／リムーバルタイミング（Recovery/Removal Timing）制約を満たす必要がある。
これもデータレートが高くなると設計検証が困難になってくる。
【００２１】
本発明は、複数送信レーン間の同期を行うために分配する制御信号のタイミング制約を緩和することが可能で、設計工数を削減することが可能な送信回路および通信装置を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の第１の観点の送信回路は、並列に配置され、対応するレーンにより供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部と、基準クロックに位相同期した駆動クロックを、イネーブル信号に応じた当該駆動クロックの複数サイクル分経過してから上記複数のレーン部に出力するクロックイネーブラを少なくとも一つ含むクロックイネーブラ部と、を有し、上記複数のレーン部の各々は、上記クロックイネーブラ部による駆動クロックを分周して分周クロックおよびロード信号を生成する分周器と、上記分周器による分周クロックおよびロード信号、並びに上記クロックイネーブラ部による駆動クロックに同期して上記対応するレーンにより供給されるパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、を含む。
【００２３】
本発明の第２の観点の通信システムは、パラレルデータをシリアルデータに変換して送信する送信回路と、上記送信回路から送信されたシリアルデータを受信する受信回路と、を有し、上記送信回路は、並列に配置され、対応するレーンにより供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部と、基準クロックに位相同期した駆動クロックを、イネーブル信号に応じた当該駆動クロックの複数サイクル分経過してから上記複数のレーン部に出力するクロックイネーブラを少なくとも一つ含むクロックイネーブラ部と、を有し、上記複数のレーン部の各々は、上記クロックイネーブラ部による駆動クロックを分周して分周クロックおよびロード信号を生成する分周器と、上記分周器による分周クロックおよびロード信号、並びに上記クロックイネーブラ部による駆動クロックに同期して上記対応するレーンにより供給されるパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、を含む。
【発明の効果】
【００２４】
本発明によれば、複数送信レーン間の同期を行うために分配する制御信号のタイミング制約を緩和することができ、設計工数を削減することができる。
【図面の簡単な説明】
【００２５】
【図１】共通分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【図２】パラレルシリアル変換器の構成例を示す図である。
【図３】個別分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【図４】個別分周器方式を採用した送信回路を有する通信装置の構成例を示す図である。
【図５】個別分周器方式を採用した場合にはレーン間スキューが発生するおそれがあることを説明するための図である。
【図６】オクタルデータレート（Octal Data Rate）ソースシンクロナスの例においてシンボル先頭を誤ってしまうおそれがあることを説明するための図である。
【図７】送信クロックと受信する分周クロック間にスキューがあり、レジスタホールド違反により異なるデータがラッチされることを説明するための図である。
【図８】スキューを小さくするためには各レーン部のリセット信号を駆動クロックに対してリカバリ／リムーバルタイミング（Recovery/Removal Timing）制約を満たす必要があることを説明するための図である。
【図９】本発明の実施形態に係る送信回路を有する通信装置の構成例を示す図である。
【図１０】本実施形態に係るクロックイネーブラの構成例を示す図である。
【図１１】図１０のクロックイネーブラの具体的な構成例を示す回路図である。
【図１２】図１０および図１１のクロックイネーブラのタイミングチャートである。
【図１３】本実施形態に係るパラレルシリアル変換器の構成例を示す図である。
【図１４】図１３のパラレルシリアル変換器のタイミングチャートである。
【図１５】本実施形態に係る送信回路の動作概要を示すタイミングチャートである。
【図１６】本発明の実施形態に係るクロックイネーブラをツリー状に配置した送信回路の一例を示す図である。
【図１７】図１６の送信回路における同期させるレーン部数に応じた各クロックイネーブラへのイネーブル信号の制御方法の一例を示す制御マトリクスを示す図である。
【図１８】本実施形態に係る送信回路において、分周器のレーン部個別分周設定により異なる伝送モードと伝送データレートの混在も可能であることを説明するための図である。
【図１９】本発明の実施形態に係る通信システムの基本的な構成を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．通信装置の全体構成例
２．クロックイネーブラの構成例
３．クロックイネーブラをツリー状に配置する例
４．送信回路および受信回路を含む通信システム
【００２７】
＜１．通信装置の全体構成例＞
図９は、本発明の実施形態に係る送信回路を有する通信装置の構成例を示す図である。
【００２８】
本通信装置１００は、図９に示すように、論理層部２００および送信回路３００を有する。
論理層部２００は、複数ｎ（本例ではｎ＝４）のレーン（チャネル）の１０ビットデータＰｄａｔａ［９：０］を送信回路３００に供給する。
【００２９】
送信回路３００、ＰＬＬ回路３１０、クロックイネーブラ部３２０、およびそれぞれが分周器を個別に含む４つのレーン部３３０−０〜３３０−３を有する。
【００３０】
ＰＬＬ回路３１０は、基準クロックＲＥＦＣＬＫに位相同期した駆動クロックＰＬＬＣＬＫを生成し、クロックイネーブラ部３２０に供給する。
【００３１】
クロックイネーブラ部３２０は、少なくとも一つのクロックイネーブルを含む、イネーブル信号ＣＬＫＥＮに応じて、ＰＬＬ回路３１０による駆動クロックＰＬＬＣＬＫの出力を、ハザードを出さずにＯＮ／ＯＦＦさせる機能を有する。
クロックイネーブラ部３２０は、イネーブル信号ＣＬＫＥＮがハイレベルになると数サイクル（Cycle）後にクロックＧＣＬＫを出力する。
クロックイネーブラ部３２０は、クロックＧＣＬＫを各レーン部３３０−０〜３３０−３の駆動クロックとして分配する。
【００３２】
図１０は、本実施形態に係るクロックイネーブラの構成例を示す図である。
【００３３】
このクロックイネーブラ３２０ａは、図１０に示すように、スルーラッチ回路ＬＴＣ３２１、２入力ナンドゲートＮＡＮＤ３２１、およびインバータＩＮＶ３２１により構成されている。
【００３４】
スルーラッチ回路ＬＴＣ３２１の入力端子Ｄがイネーブル信号ＣＬＫＥＮの入力ラインに接続され、反転クロック入力端子Ｇが駆動クロックＰＬＬＣＬＫの入力ラインに接続されている。
ナンドゲートＮＡＮＤ３２１の一方の入力端子がスルーラッチ回路ＬＴＣ３２１の出力端子Ｑに接続され、他方の入力端子が駆動クロックＰＬＬＣＬＫの入力端子に接続され、出力端子がインバータＩＮＶ３２１の入力端子に接続されている。
【００３５】
このクロックイネーブラ３２０ａでは、スルーラッチ回路ＬＴＣ３２１において駆動クロックＰＬＬＣＬＫの立ち上がり時点でイネーブル信号ＣＬＫＥＮをサンプリングする。
そして、そのサンプリング値によってサンプリング直後のクロックパルスを、ナンドゲートＮＡＮＤ３２１およびインバータＩＮＶ３２１からなる論理ゲートＬＧＴにより通過もしくは阻止する。
【００３６】
具体的には、スルーラッチ回路ＬＴＣ３２１は、駆動クロックＰＬＬＣＬＫがローレベルのときはイネーブル信号ＣＬＫＥＮをそのまま出力する。
スルーラッチ回路ＬＴＣ３２１は、駆動クロックＰＬＬＣＬＫがハイレベルのときは、駆動クロックＰＬＬＣＬＫがローレベルからハイレベルに変化する直前の時点でのイネーブル信号値を出力する。
【００３７】
また、ナンドゲートＮＡＮ３２１およびインバータＩＮＶ３２１からなる論理ゲートＬＧＴは、スルーラッチ回路ＬＴＣ３２１の出力信号がハイレベルでかつ駆動クロックＰＬＬＣＬＫがハイレベルのときのみハイレベルのクロックＧＣＬＫを出力する。
論理ゲートＬＧＴは、以下に示すときクロックＧＣＬＫをローレベルで出力する。
論理ゲートＬＧＴは、スルーラッチ回路ＬＴＣ３２１の出力信号がハイレベルでかつ駆動クロックＰＬＬＣＬＫがローレベルのときローレベルのクロックＧＣＬＫを出力する。
または、論理ゲートＬＧＴは、スルーラッチ回路ＬＴＣ３２１の出力信号がローレベルでかつ駆動クロックＰＬＬＣＬＫもローレベルのときローレベルのクロックＧＣＬＫを出力する。
【００３８】
図１１は、図１０のクロックイネーブラの具体的な構成例を示す回路図である。
図１１のクロックイネーブラ３２０ａの回路は、ＰＭＯＳトランジスタＰ３２１、ＮＭＯＳトランジスタＮ３２１〜Ｎ３２３、およびインバータＩＮＶ３２１，ＩＮＶ３２２により構成されている。
【００３９】
電源電圧ＶＤＤの供給ラインと接地ラインＧＮＤとの間にＰＭＯＳトランジスタＰ３２１、ＮＭＯＳトランジスタＮ３２１およびＮ３２２が直列に接続されている。
ＰＭＯＳトランジスタＰ３２１、ＮＭＯＳトランジスタＮ３２１のゲート電極およびインバータＩＮＶ１２の入力端子が駆動クロックＰＬＬＣＬＫの入力端子に接続されている。
ＮＭＯＳトランジスタＮ３２２のゲートがＮＭＯＳトランジスタＮ３２３を介してイネーブル信号ＣＬＫＥＮの入力ラインに接続されている。
そして、ＮＭＯＳトランジスタＮ３２３のゲート電極がインバータＩＮＶ３２２の出力端子に接続され、ＰＭＯＳトランジスタＰ３２１とＮＭＯＳトランジスタＮ３２１のドレイン電極同士の接続点がインバータＩＮＶ３２１の入力端子に接続されている。
本回路においては、インバータＩＮＶ３２２およびＮＭＯＳトランジスタＮ３２３によりダイナミック型のスルーラッチ回路が構成され、ＰＭＯＳトランジスタＰ３２１およびＮＭＯＳトランジスタＮ３２１，Ｎ３２２によりナンドゲートが構成されている。
より具体的には、駆動クロックＰＬＬＣＬＫがローレベルの期間でノードＸＧＣＬＫをプリチャージし、駆動クロックＰＬＬＣＬＫがハイレベルの期間でナンドとして動作する回路が構成されている。
【００４０】
次に、上記構成によるクロックイネーブラ１０の動作を、図１２のタイミングチャートに関連付けて説明する。
まず、駆動クロックＰＬＬＣＬＫがローレベルのとき、スルーラッチ回路ＬＴＣ３２１において、ＮＭＯＳトランジスタＮ３２３が導通状態に保持され、イネーブル信号ＣＬＫＥＮの値がノードＬＥＮに伝搬される。
駆動クロックＰＬＬＣＬＫがハイレベルになるとＮＭＯＳトランジスタＮ３２３が非導通状態となり、ノードＬＥＮには駆動クロックＰＬＬＣＬＫがハイレベルになる直前のイネーブル信号ＣＬＫＥＮの値が、駆動クロックＰＬＬＣＬＫがハイレベルの間保持される。
【００４１】
一方、駆動クロックＰＬＬＣＬＫがローレベルの間、ＰＭＯＳトランジスタＰ３２１が導通状態に保持されることから、ＰＭＯＳトランジスタＰ３２１とＮＭＯＳトランジスタＮ３２１のドレイン電極同士の接続点ＸＧＣＬＫは、ハイレベルに保持される。
そして、駆動クロックＰＬＬＣＬＫがハイレベルになるとＰＭＯＳトランジスタＰ３２１が非導通状態となり、ＮＭＯＳトランジスタＮ３２１が導通状態となる。
ここで、もし駆動クロックＰＬＬＣＬＫがハイレベルのときノードＬＥＮのレベルがハイレベルならばＮＭＯＳトランジスタＮ３２２が導通状態となる。その結果、ノードＸＧＣＬＫはディスチャージされローレベルとなる。したがって、インバータＩＮＶ３２１から出力されるクロックＧＣＬＫはハイレベルとなる。
すなわち、駆動クロックＰＬＬＣＬＫの正のパルスが回路の出力ノードに伝搬され、クロックＧＣＬＫとして出力される。
【００４２】
もし駆動クロックＰＬＬＣＬＫがハイレベルのときノードＬＥＮのレベルがローレベルならばＮＭＯＳトランジスタＮ３２２は非導通状態に保持される。その結果、ノードＸＧＣＬＫはディスチャージされずハイレベルのままに保持される。したがって、インバータＩＮＶ３２１から出力されるクロックＧＣＬＫはローレベルのままに保持される。
すなわち、駆動クロックＰＬＬＣＬＫの正のパルスの出力ノードへの伝搬が阻止される。
【００４３】
回路全体として見ると、駆動クロックＰＬＬＣＬＫの立ち上がり時点でイネーブル信号ＣＬＫＥＮがサンプリングされ、その結果により駆動クロックＰＬＬＣＬＫの立ち上がり直後の正のパルスが出力ノードへ伝搬または阻止される。
【００４４】
このように、図１０のクロックイネーブラ部３２０は、煩雑な制御を行うことなく、イネーブル信号ＣＬＫＥＮに応じて、ＰＬＬ回路３１０による駆動クロックＰＬＬＣＬＫの出力を、ハザードを出さずにＯＮ／ＯＦＦさせることができる。
すなわち、クロックイネーブラ３２０ａは、イネーブル信号ＣＬＫＥＮがハイレベルになると数サイクル（Cycle）後にクロックＧＣＬＫを出力することができる。
【００４５】
各レーン部３３０−０〜３３０−３は、分周器３３１−０〜３３１−３、１０：１パラレルシリアル変換器（Parallel to Serial Converter；Ｐ／Ｓ）３３２−０〜３３２−３、および差動出力部（ＤＦ）３３３−０〜３３３−３を含んで構成されている。
【００４６】
レーン部３３０−０の分周器３３１−０は、クロックイネーブラ部３２０から供給される駆動クロックＧＣＬＫを分周してロード信号ＬＯＡＤ３０および分周クロックＣＬＫ３０を生成し、自レーン部のパラレルシリアル変換器３３２−０に供給する。
なお、分周器３３１−０はリセット信号ＲＳＴＸ３０によりリセットされる。
分周器３３１−０の分周クロックＣＬＫ３０は、論理層部２００のシステムクロックとしても使用される。
【００４７】
レーン部３３０−０のパラレルシリアル変換器３３２−０は、分周器３３１−０による分周クロックＣＬＫ３０に同期して、対応するレーンのたとえば１０ビットデータＰＤＡＴＡ１０を第１のラッチにデータＰＤＡＴＡＬＴ３０としてラッチする。
パラレルシリアル変換器３３２−０は、分周器３３１−０によるロード信号ＬＯＡＤ３０がハイレベルの期間に、駆動クロックＧＣＬＫに同期してラッチデータＰＤＡＴＡＬＴ３０を第２のラッチにラッチする。
パラレルシリアル変換器３３２−０は、ロード信号ＬＯＡＤ３０がローレベルに切り替わってから駆動クロックＧＣＬＫに同期して第２のラッチのラッチデータをシフトさせて、差動出力部３３３−０から差動シリアルデータＴＸ３０として出力する。
【００４８】
レーン部３３０−１の分周器３３１−１は、クロックイネーブラ部３２０から供給される駆動クロックＧＣＬＫを分周してロード信号ＬＯＡＤ３１および分周クロックＣＬＫ３１を生成し、自レーン部のパラレルシリアル変換器３３２−１に供給する。
なお、分周器３３１−１はリセット信号ＲＳＴＸ３１によりリセットされる。
【００４９】
レーン部３３０−１のパラレルシリアル変換器３３２−１は、分周器３３１−１による分周クロックＣＬＫ３１に同期して、対応するレーンのたとえば１０ビットデータＰＤＡＴＡ１１を第１のラッチにデータＰＤＡＴＡＬＴ３１としてラッチする。
パラレルシリアル変換器３３２−１は、分周器３３１−１によるロード信号ＬＯＡＤ３１がハイレベルの期間に、駆動クロックＧＣＬＫに同期してラッチデータＰＤＡＴＡＬＴ３１を第２のラッチにラッチする。
パラレルシリアル変換器３３２−１は、ロード信号ＬＯＡＤ３１がローレベルに切り替わってから駆動クロックＧＣＬＫに同期して第２のラッチのラッチデータをシフトさせて、差動出力部３３３−１から差動シリアルデータＴＸ３１として出力する。
【００５０】
レーン部３３０−２の分周器３３１−２は、クロックイネーブラ部３２０から供給される駆動クロックＧＣＬＫを分周してロード信号ＬＯＡＤ３２および分周クロックＣＬＫ３２を生成し、自レーン部のパラレルシリアル変換器３３２−２に供給する。
なお、分周器３３１−２はリセット信号ＲＳＴＸ３２によりリセットされる。
【００５１】
レーン部３３０−２のパラレルシリアル変換器３３２−２は、分周器３３１−２による分周クロックＣＬＫ３２に同期して、対応するレーンのたとえば１０ビットデータＰＤＡＴＡ１２を第１のラッチにデータＰＤＡＴＡＬＴ３２としてラッチする。
パラレルシリアル変換器３３２−２は、分周器３３１−２によるロード信号ＬＯＡＤ３２がハイレベルの期間に、駆動クロックＧＣＬＫに同期してラッチデータＰＤＡＴＡＬＴ３２を第２のラッチにラッチする。
パラレルシリアル変換器３３２−２は、ロード信号ＬＯＡＤ３２がローレベルに切り替わってから駆動クロックＧＣＬＫに同期して第２のラッチのラッチデータをシフトさせて、差動出力部３３３−２から差動シリアルデータＴＸ３２として出力する。
【００５２】
レーン部３３０−３の分周器３３１−３は、クロックイネーブラ部３２０から供給される駆動クロックＧＣＬＫを分周してロード信号ＬＯＡＤ３３および分周クロックＣＬＫ３３を生成し、自レーン部のパラレルシリアル変換器３３２−３に供給する。
なお、分周器３３１−３はリセット信号ＲＳＴＸ３３によりリセットされる。
【００５３】
レーン部３３０−３のパラレルシリアル変換器３３２−３は、分周器３３１−３による分周クロックＣＬＫ３３に同期して、対応するレーンのたとえば１０ビットデータＰＤＡＴＡ１３を第１のラッチにデータＰＤＡＴＡＬＴ３３としてラッチする。
パラレルシリアル変換器３３２−３は、分周器３３１−３によるロード信号ＬＯＡＤ３３がハイレベルの期間に、駆動クロックＧＣＬＫに同期してラッチデータＰＤＡＴＡＬＴ３３を第２のラッチにラッチする。
パラレルシリアル変換器３３２−３は、ロード信号ＬＯＡＤ３３がローレベルに切り替わってから駆動クロックＧＣＬＫに同期して第２のラッチのラッチデータをシフトさせて、差動出力部３３３−３から差動シリアルデータＴＸ３３として出力する。
【００５４】
図１３は、本実施形態に係るパラレルシリアル変換器の構成例を示す図である。
図１４は、図１３のパラレルシリアル変換器のタイミングチャートである。
なお、ここでは、レーン部３３０−０におけるパラレルシリアル変換器３３２−０として説明するが、他のレーン部３３０−１〜３３０−３におけるパラレルシリアル変換器３３２−１〜３３２−３も同様の構成を有する。
【００５５】
図１３のパラレルシリアル変換器（Ｐ／Ｓ）３３２−０（〜−３）は、第２のラッチとしてのフリップフロップＦＦ３０〜ＦＦ３９、第２のラッチとしてのフリップフロップＦＦ４０、およびセレクタＳＬ３０〜ＳＬ３９を含んで構成されている。
パラレルシリアル変換器３３２−０（〜−３）は、データ入力段にフリップフロップＦＦ４０が配置されている。
フリップフロップＦＦ４０はデータ入力Ｄに論理層部２００によるパラレルデータＰＤＡＴＡが供給され、分周器３３１−０（〜−３）による分周クロックＣＬＫ３０（〜ＤＬＫ３３）に同期してデータＰＤＡＴＡ１０（〜１３）をラッチして、出力する。
フリップフロップＦＦ４０のデータ出力ＱはセレクタＳＬ３９〜ＳＬ３０の第１入力端子に接続されている。
セレクタＳＬ３９〜ＳＬ３０は、分周器３３１−０（〜−３）によるロード信号ＬＯＡＤ３０（〜３３）がハイレベルのとき第１入力端子、すなわち、フリップフロップＦＦ４０の出力データを選択し、ローレベルのとき第２入力端子の入力データを選択する。
【００５６】
フリップフロップＦＦ３９〜ＦＦ３０は縦続接続され、クロック入力にクロックイネーブラ３２０による駆動クロックＧＣＬＫが供給される。
フリップフロップＦＦ３９のデータ入力ＤがセレクタＳＬ３９の出力端子に接続され、セレクタＳＬ３９の第２入力端子はローレベルに固定されている。
フリップフロップＦＦ３８のデータ入力ＤがセレクタＳＬ３８の出力端子に接続され、セレクタＳＬ３８の第２入力端子がフリップフロップＦＦ３９のデータ出力Ｑに接続されている。
フリップフロップＦＦ３７のデータ入力ＤがセレクタＳＬ３７の出力端子に接続され、セレクタＳＬ３７の第２入力端子がフリップフロップＦＦ３８のデータ出力Ｑに接続されている。
フリップフロップＦＦ３６のデータ入力ＤがセレクタＳＬ３６の出力端子に接続され、セレクタＳＬ３６の第２入力端子がフリップフロップＦＦ３７のデータ出力Ｑに接続されている。
フリップフロップＦＦ３５のデータ入力ＤがセレクタＳＬ３５の出力端子に接続され、セレクタＳＬ３５の第２入力端子がフリップフロップＦＦ３６のデータ出力Ｑに接続されている。
フリップフロップＦＦ３４のデータ入力ＤがセレクタＳＬ３４の出力端子に接続され、セレクタＳＬ３４の第２入力端子がフリップフロップＦＦ３５のデータ出力Ｑに接続されている。
フリップフロップＦＦ３３のデータ入力ＤがセレクタＳＬ３３の出力端子に接続され、セレクタＳＬ３３の第２入力端子がフリップフロップＦＦ３４のデータ出力Ｑに接続されている。
フリップフロップＦＦ３２のデータ入力ＤがセレクタＳＬ３２の出力端子に接続され、セレクタＳＬ３２の第２入力端子がフリップフロップＦＦ３３のデータ出力Ｑに接続されている。
フリップフロップＦＦ３１のデータ入力ＤがセレクタＳＬ３１の出力端子に接続され、セレクタＳＬ３１の第２入力端子がフリップフロップＦＦ３２のデータ出力Ｑに接続されている。
フリップフロップＦＦ３０のデータ入力ＤがセレクタＳＬ３０の出力端子に接続され、セレクタＳＬ３０の第２入力端子がフリップフロップＦＦ３１のデータ出力Ｑに接続されている。
そして、フリップフロップＦＦ３０のデータ出力Ｑが差動出力部３３３−０（〜−３）の入力端子に接続されている。
【００５７】
パラレルシリアル変換器３３２−０（〜−３）においては、分周器３３１−０による分周クロックＣＬＫ３０に同期して、対応するレーンのデータＰＤＡＴＡがラッチされ、そのデータＰＤＡＴＡＬＴがセレクタＳＬ３９〜ＳＬ３０の第１入力端子に出力される。
そして、ロード信号ＬＯＡＤ３０（〜３３）がハイレベルの期間に、駆動クロックＧＣＬＫに同期してフリップフロップＦＦ３９〜ＦＦ３０にラッチされる。
ロード信号ＬＯＡＤ３０（〜３３）がローレベルに切り替わってから駆動クロックＧＣＬＫに同期してフリップフロップＦＦ３９〜ＦＦ３０のラッチデータがシフトされ、差動出力部３３３−０（〜−３）から差動シリアルデータＴＸ３０として出力される。
【００５８】
図１５は、本実施形態に係る送信回路の動作概要を示すタイミングチャートである。
【００５９】
本実施形態においては、いわゆる個別分周器およびクロックゲーティング方式が採用されている。
本実施形態では、各クロックの中で最高の周波数を持つＰＬＬ回路３１０の出力である駆動クロックＰＬＬＣＬＫの出力部の後にクロックイネーブラ部（Clock Gate）３２０が配置される。
クロックイネーブラ部３２０は、イネーブル信号ＣＬＫＥＮに応じてクロックをハザードを出さずにＯＮ／ＯＦＦさせる回路として構成される。
図１５に示すように、イネーブル信号ＣＬＫＥＮがハイレベルになると数サイクル後にクロックＧＣＬＫは出力される。そして、駆動クロックＧＣＬＫは各レーン部３３０−０〜３３０−３の駆動クロックとして各分周器３３１−０〜３３０−３に分配される。もちろん、分配スキューは小さい方が望ましい。
一方、分周器３３１−０〜３３１−３のリセット信号としては分周器個別にＲＳＴＸ３０、ＲＳＴＸ３１、ＲＳＴＸ３２、ＲＳＴＸ３３が入力されるがそのタイミングは駆動クロックＧＣＬＫがＯＮになるタイミングＴｏｎ以前なら構わずその制約は緩い。
たとえば、レーン部３３０−０のリセット信号ＲＳＴＸ３０は、レーン部３３０−１のリセット信号ＲＳＴＸ３１よりかなり前に解除されている。
しかし、駆動クロックＧＣＬＫがＯＦＦのため、レーン部３３０−０の分周動作は開始されず、レーン部３３０−１のリセットが信号ＲＳＴＸ３１により解除された後、ＧＣＬＫがＯＮになった時点Ｔｏｎで初めて両者の分周動作が同時に開始される。
このため、パラレルシリアル変換器３３２−０，３３２−１の出力データも同期させることができる。
その上、論理層部２００側のクロックもレーン間スキューがないため適当なレーン部の分周クロック（図９ではＣＬＫ３０）１信号だけをシステムクロックにできる。
【００６０】
＜３．クロックイネーブラをツリー状に配置する例＞
図１６は、本発明の実施形態に係るクロックイネーブラをツリー状に配置した送信回路の一例を示す図である。
なお、図１６では、レーン数ｎを図９の４レーンより多い８レーンとした場合の一例を示している。
【００６１】
この送信回路３００Ａは、８つのレーン部３３０−０〜３３０−７が並列に配置されている。
この８つのレーン部３３０−０〜３００−７は、複数、本例では２つの第１レーングループＧＲＰ１および第２レーングループＧＲＰ２に区分けされている。
第１レーングループＧＲＰ１は、連続して隣接する４つのレーン部３３０−０〜３３０−３を含む。
そして、第１レーングループＧＲＰ１は、さらに２つの第１サブレーングループＳＧＲＰ１および第２サブレーングループＳＧＲＰ２に区分けされている。
第１サブレーングループＳＧＲＰ１は、隣接する２つのレーン部３３０−０および３３０−１を含む。
第２サブレーングループＳＧＲＰ２は、隣接する２つのレーン部３３０−２および３３０−３を含む。
【００６２】
第２レーングループＧＲＰ２は、連続して隣接する４つのレーン部３３０−４〜３３０−７を含む。
そして、第２レーングループＧＲＰ２は、さらに２つの第３サブグループＳＧＲＰ３および第４サブグループＳＧＲＰ４に区分けされている。
第３サブグループＳＧＲＰ３は、隣接する２つのレーン部３３０−４および３３０−５を含む。
第４サブグループＳＧＲＰ４は、隣接する２つのレーン部３３０−６および３３０−７を含む。
【００６３】
そして、図１６の送信回路３００Ａのクロックイネーブラ部３２０Ａにおいては、複数、本例では１５個のクロックイネーブラ３２１、３２２Ａ，３２２Ｂ、３２３Ａ〜３２３Ｄ、３２４−０〜３２４−７が多段の４段にツリー状となるように配置されている。
【００６４】
本実施形態においては、基本的にクロックイネーブラ部３２０Ａは、複数のクロックイネーブラが少なくとも２段のツリー状に配置される。
そして、クロックイネーブラ部３２０Ａは、前段側に配置されるクロックイネーブラの出力駆動クロックの出力経路が複数の分岐路に分岐され、前段側から分岐された複数の分岐路の少なくとも一つに次段側となるクロックイネーブラが配置される。
上記のように、複数のレーン部３３０−０〜３３０−７が複数のレーングループにグループ分けされている場合には、基本的に次のような配置が行われる。
クロックイネーブラ部３２０Ａは、基準となる駆動クロックが供給される前段側となるクロックイネーブラ３２１の出力駆動クロックの出力経路がレーングループのグループ数に相当する数（本例では２）の分岐路ＢＬ１，ＢＬ２に分岐される。
クロックイネーブラ部３２０Ａにおいて、前段側から分岐された複数の分岐路に次段側となるクロックイネーブラがそれぞれ配置され、次段側となるクロックイネーブラの出力駆動クロックが対応するレーングループのレーン部に供給される。
【００６５】
上記のように、複数のレーングループがさらにサブグループに区分けされている場合、基本的に次のような配置が行われる。
クロックイネーブラ部３２０Ａは、次段側となるクロックイネーブラが前段側のクロックイネーブラとして、このクロックイネーブラの出力駆動クロックの出力経路がレーングループのサブグループ数に相当する数の分岐路に分岐される。
そして、クロックイネーブラ部３２０Ａは、前段側から分岐された複数の分岐路に次段側となるクロックイネーブラがそれぞれ配置され、この次段側となるクロックイネーブラの出力駆動クロックが対応するサブレーングループのレーン部に供給される。
【００６６】
本実施形態において、クロックイネーブラ部３２０Ａは、全てのレーン部、レーングループ単位、またはサブグループ単位でレーン部を同期させる場合、複数のクロックイネーブラに対して次のような制御を行う。
クロックイネーブラ部３２０Ａは、出力駆動クロックの分岐の要となる位置に配置されるクロックイネーブラをイネーブル信号に応じて駆動クロックの出力を制御し、他のクロックイネーブラはクロック出力状態（ハイ固定）に制御する。
【００６７】
クロックイネーブラ部３２０Ａは、全てのレーン部３３０−０〜３３０−７を同期させる場合、基準となる駆動クロックが供給されるクロックイネーブラ３２１をイネーブル信号に応じて駆動クロックの出力を制御する。そして、クロックイネーブラ部３２０Ａは、他のクロックイネーブラはクロック出力状態に制御する。
クロックイネーブラ部３２０Ａは、レーングループＧＲＰ１，ＧＲＰ２単位で同期させる場合、次のように制御する。
クロックイネーブラ部３２０Ａは、レーングループのグループ数に相当する数に分岐される分岐路に配置されるクロックイネーブラのうち、同期対象のレーングループに対応するクロックイネーブラをイネーブル信号に応じて駆動クロックの出力を制御する。そして、クロックイネーブラ部３３０Ａは、他のクロックイネーブラはクロック出力状態に制御する。
クロックイネーブラ部３２０Ａは、サブレーングループ単位で同期させる場合、次のように制御する。
クロックイネーブラ部３２０Ａは、サブレーングループのグループ数に相当する数に分岐される分岐路に配置されるクロックイネーブラのうち、同期対象のサブレーングループに対応するクロックイネーブラをイネーブル信号に応じて駆動クロックの出力を制御する。そして、クロックイネーブラ部３３０Ａは、他のクロックイネーブラはクロック出力状態に制御する。
【００６８】
図１６のクロックイネーブラ部３２０Ａは、前述したように、１５個のクロックイネーブラ３２１、３２２Ａ，３２２Ｂ、３２３Ａ〜３２３Ｄ、３２４−０〜３２４−７が多段の４段にツリー状となるように配置されている。
【００６９】
第１段ＳＴＧ１には、クロックイネーブラ３２１が配置されている。このクロックイネーブラ３２１は、ＰＬＬ回路３１０により駆動クロックＰＬＬＣＬＫが供給される。
クロックイネーブラ３２１は、イネーブル信号ＥＮ８が供給され、レーン部３３０−０〜３３０−７の全体を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
【００７０】
クロックイネーブラ３２１の出力駆動クロックＧＣＬＫの出力経路がレーングループのグループ数２に相当する２つの分岐路ＢＬ１，ＢＬ２に分岐される。
そして、分岐路ＢＬ１には第２段ＳＴＧ２として第１レーングループＧＲＰ１に対応するクロックイネーブラ３２２Ａが配置される。
クロックイネーブラ３２２Ａは、イネーブル信号Ｅｎ４Ａが供給され、第１レーングループＧＲＰ１を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
同様に、分岐路ＢＬ２には第２段ＳＴＧ２として第２レーングループＧＲＰ２に対応するクロックイネーブラ３２２Ｂが配置される。
クロックイネーブラ３２２Ｂは、イネーブル信号Ｅｎ４Ｂが供給され、第２レーングループＧＲＰ２を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
【００７１】
クロックイネーブラ３２２Ａの出力駆動クロックＧＣＬＫ４Ａの出力経路がサブレーングループのグループ数２に相当する２つの分岐路ＢＬ１１，ＢＬ１２に分岐される。
クロックイネーブラ３２２Ｂの出力駆動クロックＧＣＬＫ４Ｂの出力経路がサブレーングループのグループ数２に相当する２つの分岐路ＢＬ２１，ＢＬ２２に分岐される。
【００７２】
分岐路ＢＬ１１には第３段ＳＴＧ３として第１サブレーングループＳＧＲＰ１に対応するクロックイネーブラ３２３Ａが配置される。
クロックイネーブラ３２３Ａは、イネーブル信号Ｅｎ２Ａが供給され、第１サブレーングループＳＧＲＰ１を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
同様に、分岐路ＢＬ１２には第３段ＳＴＧ３として第２サブレーングループＳＧＲＰ２に対応するクロックイネーブラ３２３Ｂが配置される。
クロックイネーブラ３２３Ｂは、イネーブル信号Ｅｎ２Ｂが供給され、第２サブレーングループＳＧＲＰ２を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
【００７３】
また、分岐路ＢＬ２１には第３段ＳＴＧ３として第３サブレーングループＳＧＲＰ３に対応するクロックイネーブラ３２３Ｃが配置される。
クロックイネーブラ３２３Ｃは、イネーブル信号Ｅｎ２Ｃが供給され、第３サブレーングループＳＧＲＰ３を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
同様に、分岐路ＢＬ２２には第３段ＳＴＧ３として第４サブレーングループＳＧＲＰ４に対応するクロックイネーブラ３２３Ｄが配置される。
クロックイネーブラ３２３Ｄは、イネーブル信号Ｅｎ２Ｄが供給され、第４サブレーングループＳＧＲＰ４を同期させる制御を行う場合の要のクロックイネーブラとして扱われる。
【００７４】
クロックイネーブラ３２３Ａの出力駆動クロックＧＣＬＫ２Ａの出力経路が第１サブレーングループＳＧＲＰ１のグループ内のレーン部数２に相当する２つの分岐路ＢＬ１１１，ＢＬ１１２に分岐される。
クロックイネーブラ３２３Ｂの出力駆動クロックＧＣＬＫ２Ｂの出力経路が第２サブレーングループＳＧＲＰ２のグループ数２に相当する２つの分岐路ＢＬ１２１，ＢＬ１２２に分岐される。
クロックイネーブラ３２３Ｃの出力駆動クロックＧＣＬＫ２Ｃの出力経路が第３サブレーングループＳＧＲＰ３のグループ数２に相当する２つの分岐路ＢＬ２１１，ＢＬ２１２に分岐される。
クロックイネーブラ３２３Ｄの出力駆動クロックＧＣＬＫ２Ｄの出力経路が第４サブレーングループＳＧＲＰ４のグループ数２に相当する２つの分岐路ＢＬ２２１，ＢＬ２２２に分岐される。
【００７５】
分岐路ＢＬ１１１には第４段ＳＴＧ４としてレーン部３３０−０に対応するクロックイネーブラ３２４−０が配置される。クロックイネーブラ３２４−０は、イネーブル信号Ｅｎ０が供給される。
分岐路ＢＬ１１２には第４段ＳＴＧ４としてレーン部３３０−１に対応するクロックイネーブラ３２４−１が配置される。クロックイネーブラ３２４−１は、イネーブル信号Ｅｎ１が供給される。
分岐路ＢＬ１２１には第４段ＳＴＧ４としてレーン部３３０−２に対応するクロックイネーブラ３２４−２が配置される。クロックイネーブラ３２４−２は、イネーブル信号Ｅｎ２が供給される。
分岐路ＢＬ１２２には第４段ＳＴＧ４としてレーン部３３０−３に対応するクロックイネーブラ３２４−３が配置される。クロックイネーブラ３２４−３は、イネーブル信号Ｅｎ３が供給される。
【００７６】
分岐路ＢＬ２１１には第４段ＳＴＧ４としてレーン部３３０−４に対応するクロックイネーブラ３２４−４が配置される。クロックイネーブラ３２４−４は、イネーブル信号Ｅｎ４が供給される。
分岐路ＢＬ２１２には第４段ＳＴＧ４としてレーン部３３０−５に対応するクロックイネーブラ３２４−５が配置される。クロックイネーブラ３２４−５は、イネーブル信号Ｅｎ５が供給される。
分岐路ＢＬ２２１には第４段ＳＴＧ４としてレーン部３３０−６に対応するクロックイネーブラ３２４−６が配置される。クロックイネーブラ３２４−６は、イネーブル信号Ｅｎ６が供給される。
分岐路ＢＬ２２２には第４段ＳＴＧ４としてレーン部３３０−７に対応するクロックイネーブラ３２４−７が配置される。クロックイネーブラ３２４−７は、イネーブル信号Ｅｎ７が供給される。
【００７７】
このように、クロックイネーブラ部３２０Ａは、最終段の第４段ＳＴＧ４において、クロックイネーブラ３２４−０〜３２４−７が複数のレーン部３３０−０〜３３０−７に１対１に対応するように配置されている。
【００７８】
図１７は、図１６の送信回路における同期させるレーン部数に応じた各クロックイネーブラへのイネーブル信号の制御方法の一例を示す制御マトリクスを示す図である。
図１７において、「Ｃｏｎｔｒｏｌ」はイネーブル信号に応じてクロックイネーブラのクロック出力を制御することを示し、「Ｈｉｇｈ」固定は、クロックイネーブラが常時重ロック出力状態となるようにイネーブル信号を固定することを意味する。
【００７９】
［全ての８レーン部３３０−０〜３３０−７を同期させる場合（ｘ８ｃｈ）］
全ての８レーン部３３０−０〜３３０−７を同期させる場合、要となるクロックイネーブラ３２１へのイネーブル信号ＥＮ８を制御して、他のクロックイネーブラへのイネーブル信号をＨｉｇｈ固定とする。
【００８０】
［レーングループ単位で同期させる場合（ｘ４ｃｈ ４Ａ/４Ｂ）］
レーングループ単位、換言すれば４レーン部ずつ同期させる場合、クロックイネーブラ３２２Ａまたは３２２Ｂへのイネーブル信号Ｅｎ４ＡまたはＥｎ４Ｂ、あるいは両方を制御し、他のクロックイネーブラへのイネーブル信号をＨｉｇｈ固定とする。
【００８１】
［サブレーングループ単位で同期させる場合（ｘ２ｃｈ ２Ａ/２Ｂ/２Ｃ/２Ｄ）］
サブレーングループ単位、換言すれば２レーン部ずつ同期させる場合、クロックイネーブラ３２３Ａ〜３２３Ｄへのイネーブル信号Ｅｎ２〜Ｅｎ２Ｄのいずれかまたは複数（全てを含む）を制御し、他のクロックイネーブラへのイネーブル信号をＨｉｇｈ固定とする。
【００８２】
以上の他にも多くの動作モードが可能であるが、要は同期させたいレーングループの要にあるクロックイネーブラを制御する。
【００８３】
図１８は、本実施形態に係る送信回路において、分周器のレーン部個別分周設定により異なる伝送モードと伝送データレートの混在も可能であることを説明するための図である。
【００８４】
さらに、図１８に示すように、各レーン部３３０−０〜３３０−７における分周器の個別分周設定により異なる伝送モードと伝送データレート（Data Rate）の混在も可能である。
例として、以下の制御を行うことが可能である。
【００８５】
レーン部３３０−０〜３３０−３（第１レーングループＧＲＰ１）を１．２５Ｇｂｐｓで４ｃｈソースシンクロナス（Double Data Rate）伝送（x4ch（4A））として実現する。
この場合、クロックイネーブラ３２２Ａへのイネーブル信号Ｅｎ４Ａを制御する。
【００８６】
レーン部３３０−４，３３０−４（第３サブレーングループＳＧＲＰ３）を２．５Ｇｂｐｓで２ｃｈソースシンクロナス（Octal Data Rate）伝送（x2ch（2C））として実現する。
この場合、クロックイネーブラ３２３Ｃへのイネーブル信号Ｅｎ２Ｃを制御する。
【００８７】
レーン部３３０−６を２．５Ｇｂｐｓで１ｃｈクロックエンベディッド伝送として実現する。
この場合、クロックイネーブラ３２４−６へのイネーブル信号Ｅｎ６を制御する。
【００８８】
レーン部３３０−７を５Ｇｂｐｓで１ｃｈクロックエンベディッド伝送として実現する。
この場合、クロックイネーブラ３２４−７へのイネーブル信号Ｅｎ７を制御する。
【００８９】
ここで常時イネーブルとして制御されないクロックイネーブラ３２１へのイネーブル信号ＥＮ８、クロックイネーブラ３２２Ｂへのイネーブル信号Ｅｎ４ＢはＨｉｇｈ固定である。
同様に、クロックイネーブラ３２３Ａへのイネーブル信号Ｅｎ２Ａ、クロックイネーブラ３２３Ｂへのイネーブル信号Ｅｎ２Ｂ、クロックイネーブラ３２３Ｄへのイネーブル信号Ｅｎ２ＤもＨｉｇｈ固定である。
さらに、クロックイネーブラ３２４−０〜３２４−５へのイネーブル信号Ｅｎ０〜Ｅｎ５もＨｉｇｈ固定である。
【００９０】
このように、複数レーン（ｃｈ）を持つデータインタフェースの送信回路において、レーン毎に異なる伝送モードやデータ速度を混在可能となる柔軟な構成をとることが可能となる。
【００９１】
もちろん、高速クロック配線に設置されるイネーブラは多段になるとジッタを招き伝送品質を低下させるので、構成によっては必ずしもツリー状に複数配置する必要はなく伝送品質を優先する場合はある程度のイネーブラを省略する場合もある。
しかし、最低限同期が必要なレーンの要には必須である。
【００９２】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
複数送信レーン間の同期を行うために分配する制御信号のタイミング制約が緩和されるため、設計工数が削減できる。また、受信側デスキュー（Deskew）回路も簡略化できるため消費電力や回路規模に有利である。
また、クロックイネーブラをツリー状に配して適当に制御することで、同一の回路構成で柔軟性のある伝送コンフィグレーション（伝送モードや伝送速度）の構築がレーンに独立して対応可能となる。このため、仕様変更の度に再設計の必要がなくなりこれも設計工数の削減となる。
【００９３】
図１９は、本発明の実施形態に係る通信システムの基本的な構成を示す図である。
【００９４】
本通信システム４００は、図９や図１６等の送信回路が適用される送信回路３００Ｂと受信回路５００により構成される。送信回路３００Ｂと受信回路５００は通信ケーブル６００により接続されている。
送信回路３００Ｂは、たとえば複数の位相同期したシリアルデータ信号を受信回路５００に送信する送信する。
受信回路５００は、通信ケーブル６００を伝送されたシリアルデータ信号を受信し、再生クロックに同期した処理を行う。
【００９５】
この通信システム４００においては、図９や図１６等の送信回路が適用されることから、上記した効果と同様の効果を得ることができる。
すなわち、複数送信レーン間の同期を行うために分配する制御信号のタイミング制約が緩和されるため、設計工数が削減できる。また、受信側デスキュー（Deskew）回路も簡略化できるため消費電力や回路規模に有利である。
また、クロックイネーブラをツリー状に配して適当に制御することで、同一の回路構成で柔軟性のある伝送コンフィグレーション（伝送モードや伝送速度）の構築がレーンに独立して対応可能となる。このため、仕様変更の度に再設計の必要がなくなりこれも設計工数の削減となる。
【符号の説明】
【００９６】
１００・・・通信装置、２００・・・論理層部、３００，３００Ａ，３００Ｂ・・・送信回路、３１０・・・ＰＬＬ回路、３２０・・・クロックイネーブラ部、３３０−０〜３３０−３・・・レーン部、３３１−０〜３３１−３・・・分周器、３３２−０〜３３２−３・・・パラレルシリアル変換器、３３３−０〜３３３−３・・・差動出力部、４００・・・通信システム、５００・・・受信回路。
【特許請求の範囲】
【請求項１】
並列に配置され、対応するレーンにより供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部と、
基準クロックに位相同期した駆動クロックを、イネーブル信号に応じた当該駆動クロックの複数サイクル分経過してから上記複数のレーン部に出力するクロックイネーブラを少なくとも一つ含むクロックイネーブラ部と、を有し、
上記複数のレーン部の各々は、
上記クロックイネーブラ部による駆動クロックを分周して分周クロックおよびロード信号を生成する分周器と、
上記分周器による分周クロックおよびロード信号、並びに上記クロックイネーブラ部による駆動クロックに同期して上記対応するレーンにより供給されるパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、を含む
送信回路。
【請求項２】
上記クロックイネーブラ部は、
複数の上記クロックイネーブラが少なくとも２段のツリー状に配置され、
前段側に配置されるクロックイネーブラの出力駆動クロックの出力経路が複数の分岐路に分岐され、
上記前段側から分岐された複数の分岐路の少なくとも一つに次段側となるクロックイネーブラが配置されている
請求項１記載の送信回路。
【請求項３】
上記複数のレーン部は、
複数のレーングループにグループ分けされ、
上記クロックイネーブラ部は、
複数のクロックイネーブラが少なくとも２段のツリー状に配置され、
上記基準となる駆動クロックが供給される前段側となるクロックイネーブラの出力駆動クロックの出力経路が上記レーングループのグループ数に相当する数の分岐路に分岐され、
上記前段側から分岐された複数の分岐路に次段側となるクロックイネーブラがそれぞれ配置され、当該次段側となるクロックイネーブラの出力駆動クロックが対応するレーングループのレーン部に供給される
請求項１または２記載の送信回路。
【請求項４】
上記複数のレーングループの少なくとも一つは、
さらにサブグループに区分けされ、
上記クロックイネーブラ部は、
上記次段側となるクロックイネーブラが前段側のクロックイネーブラとして、当該クロックイネーブラの出力駆動クロックの出力経路が上記レーングループの上記サブグループ数に相当する数の分岐路に分岐され、
上記前段側から分岐された複数の分岐路に次段側となるクロックイネーブラがそれぞれ配置され、当該次段側となるクロックイネーブラの出力駆動クロックが対応するサブレーングループのレーン部に供給される
請求項３記載の送信回路。
【請求項５】
上記クロックイネーブラ部は、
上記基準となる駆動クロックが供給される前段側となるクロックイネーブラの配置段を初段として複数の上記クロックイネーブラが多段にツリー状に配置され、
最終段において、上記クロックイネーブラが上記複数のレーン部に１対１に対応するように配置されている
請求項３または４記載の送信回路。
【請求項６】
上記クロックイネーブラ部は、
全てのレーン部、レーングループ単位、またはサブグループ単位の上記レーン部を同期させる場合、出力駆動クロックの分岐の要となる位置に配置されるクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御する
請求項３から５のいずれか一に記載に送信回路。
【請求項７】
上記クロックイネーブラ部は、
全てのレーン部を同期させる場合、
上記基準となる駆動クロックが供給されるクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御し、
上記レーングループ単位で同期させる場合、
上記レーングループのグループ数に相当する数に分岐される分岐路に配置されるクロックイネーブラのうち、同期対象のレーングループに対応するクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御し、
上記サブレーングループ単位で同期させる場合、
上記サブレーングループのグループ数に相当する数に分岐される分岐路に配置されるクロックイネーブラのうち、同期対象のサブレーングループに対応するクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御する
請求項６記載の送信回路。
【請求項８】
上記クロックイネーブラ部は、
レーン部単位で同期させる場合、対応する出力駆動クロックを供給するクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御する
請求項３から７のいずれか一に記載に送信回路。
【請求項９】
上記複数のレーン部の上記分周器の分周値が個別に設定可能である
請求項１から８のいずれか一に記載の送信回路。
【請求項１０】
パラレルデータをシリアルデータに変換して送信する送信回路と、
上記送信回路から送信されたシリアルデータを受信する受信回路と、を有し、
上記送信回路は、
並列に配置され、対応するレーンにより供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部と、
基準クロックに位相同期した駆動クロックを、イネーブル信号に応じた当該駆動クロックの複数サイクル分経過してから上記複数のレーン部に出力するクロックイネーブラを少なくとも一つ含むクロックイネーブラ部と、を有し、
上記複数のレーン部の各々は、
上記クロックイネーブラ部による駆動クロックを分周して分周クロックおよびロード信号を生成する分周器と、
上記分周器による分周クロックおよびロード信号、並びに上記クロックイネーブラ部による駆動クロックに同期して上記対応するレーンにより供給されるパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、を含む
通信システム。
【請求項１】
並列に配置され、対応するレーンにより供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部と、
基準クロックに位相同期した駆動クロックを、イネーブル信号に応じた当該駆動クロックの複数サイクル分経過してから上記複数のレーン部に出力するクロックイネーブラを少なくとも一つ含むクロックイネーブラ部と、を有し、
上記複数のレーン部の各々は、
上記クロックイネーブラ部による駆動クロックを分周して分周クロックおよびロード信号を生成する分周器と、
上記分周器による分周クロックおよびロード信号、並びに上記クロックイネーブラ部による駆動クロックに同期して上記対応するレーンにより供給されるパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、を含む
送信回路。
【請求項２】
上記クロックイネーブラ部は、
複数の上記クロックイネーブラが少なくとも２段のツリー状に配置され、
前段側に配置されるクロックイネーブラの出力駆動クロックの出力経路が複数の分岐路に分岐され、
上記前段側から分岐された複数の分岐路の少なくとも一つに次段側となるクロックイネーブラが配置されている
請求項１記載の送信回路。
【請求項３】
上記複数のレーン部は、
複数のレーングループにグループ分けされ、
上記クロックイネーブラ部は、
複数のクロックイネーブラが少なくとも２段のツリー状に配置され、
上記基準となる駆動クロックが供給される前段側となるクロックイネーブラの出力駆動クロックの出力経路が上記レーングループのグループ数に相当する数の分岐路に分岐され、
上記前段側から分岐された複数の分岐路に次段側となるクロックイネーブラがそれぞれ配置され、当該次段側となるクロックイネーブラの出力駆動クロックが対応するレーングループのレーン部に供給される
請求項１または２記載の送信回路。
【請求項４】
上記複数のレーングループの少なくとも一つは、
さらにサブグループに区分けされ、
上記クロックイネーブラ部は、
上記次段側となるクロックイネーブラが前段側のクロックイネーブラとして、当該クロックイネーブラの出力駆動クロックの出力経路が上記レーングループの上記サブグループ数に相当する数の分岐路に分岐され、
上記前段側から分岐された複数の分岐路に次段側となるクロックイネーブラがそれぞれ配置され、当該次段側となるクロックイネーブラの出力駆動クロックが対応するサブレーングループのレーン部に供給される
請求項３記載の送信回路。
【請求項５】
上記クロックイネーブラ部は、
上記基準となる駆動クロックが供給される前段側となるクロックイネーブラの配置段を初段として複数の上記クロックイネーブラが多段にツリー状に配置され、
最終段において、上記クロックイネーブラが上記複数のレーン部に１対１に対応するように配置されている
請求項３または４記載の送信回路。
【請求項６】
上記クロックイネーブラ部は、
全てのレーン部、レーングループ単位、またはサブグループ単位の上記レーン部を同期させる場合、出力駆動クロックの分岐の要となる位置に配置されるクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御する
請求項３から５のいずれか一に記載に送信回路。
【請求項７】
上記クロックイネーブラ部は、
全てのレーン部を同期させる場合、
上記基準となる駆動クロックが供給されるクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御し、
上記レーングループ単位で同期させる場合、
上記レーングループのグループ数に相当する数に分岐される分岐路に配置されるクロックイネーブラのうち、同期対象のレーングループに対応するクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御し、
上記サブレーングループ単位で同期させる場合、
上記サブレーングループのグループ数に相当する数に分岐される分岐路に配置されるクロックイネーブラのうち、同期対象のサブレーングループに対応するクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御する
請求項６記載の送信回路。
【請求項８】
上記クロックイネーブラ部は、
レーン部単位で同期させる場合、対応する出力駆動クロックを供給するクロックイネーブラを上記イネーブル信号に応じて駆動クロックの出力を制御し、
他のクロックイネーブラはクロック出力状態に制御する
請求項３から７のいずれか一に記載に送信回路。
【請求項９】
上記複数のレーン部の上記分周器の分周値が個別に設定可能である
請求項１から８のいずれか一に記載の送信回路。
【請求項１０】
パラレルデータをシリアルデータに変換して送信する送信回路と、
上記送信回路から送信されたシリアルデータを受信する受信回路と、を有し、
上記送信回路は、
並列に配置され、対応するレーンにより供給されるパラレルデータをシリアルデータに変換して出力する複数のレーン部と、
基準クロックに位相同期した駆動クロックを、イネーブル信号に応じた当該駆動クロックの複数サイクル分経過してから上記複数のレーン部に出力するクロックイネーブラを少なくとも一つ含むクロックイネーブラ部と、を有し、
上記複数のレーン部の各々は、
上記クロックイネーブラ部による駆動クロックを分周して分周クロックおよびロード信号を生成する分周器と、
上記分周器による分周クロックおよびロード信号、並びに上記クロックイネーブラ部による駆動クロックに同期して上記対応するレーンにより供給されるパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、を含む
通信システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−３９４４８（Ｐ２０１２−３９４４８Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７８７２１（Ｐ２０１０−１７８７２１）
【出願日】平成２２年８月９日（２０１０．８．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月９日（２０１０．８．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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