【課題】直列ビットストリームを並列ビットストリームに変換する少消費パワーのデシリアライザーの回路を提供する。
【解決手段】デシリアライザー７００の回路は直列ビットストリームを並列のグループ化に従って並列ビットストリームに変換する。直列データストリームを交互に第１および第２のビットストリームに多重分離することを含む。第１および第２のビットストリームは、それぞれ、第１の複数のシフトレジスタ７２４（１）および第２のシフトレジスタ７２４（２）に沿って直列にシフトされる。第１の複数のシフトレジスタにおける第１のビットストリームの第１の部分は選択され、また、第２の複数のレジスタにおける第２のビットストリームの第２の部分も選択される。並列データストリームのデータの並列のグループは、第１および第２の部分から形成される。 （もっと読む）

【課題】シリアル信号からパラレル信号への変換エラーを検出可能な信号変換装置を提供することである。
【解決手段】実施形態に係る信号変換装置は、第１の変換手段と、第２の変換手段と、判定手段とを備える。前記第１の変換手段は、通電中に論理不変の固定信号群を所定信号位置に含むパラレル信号群をシリアル信号へ変換する。前記第２の変換手段は、前記シリアル信号をサンプリングし、前記シリアル信号を前記パラレル信号群へ変換する。前記判定手段は、前記第２の変換手段により変換された前記パラレル信号群の前記所定信号位置から前記固定信号群を検出した場合に、前記第２の変換手段による変換成功と判定する。 （もっと読む）

【課題】クロックの動的消費電力及びデータの動的消費電力を低減することが可能なシリアル−パラレル変換回路を提供する。
【解決手段】シリアル−パラレル変換回路１は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路１３と、複数のデータ固定回路１３から出力されたシリアルデータ及び固定データが入力され、マルチクロックに基づいて、複数のデータ固定回路１３から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のフリップフロップ１１と、を備えるものである。 （もっと読む）

【課題】電源ノイズに強く、低周波数で高速なパラレル−シリアル変換が可能なパラレル−シリアル変換回路を提供する。
【解決手段】パルス信号に基づいてバッファ回路１０５を順次選択してシリアルデータＳＤＰを出力するセレクタ回路１０３、パルス信号に基づいてバッファ回路１０５を順次選択してシリアルデータＳＤＲを出力するセレクタ回路１０４、シリアルデータＳＤＰのエッジに合わせて出力のレベルが切り替わるパルス信号ＳＤＳを出力するエッジ検出回路１０６、シリアルデータＳＤＲのエッジに合わせて出力のレベルが切り替わるパルス信号ＳＤＲを出力するエッジ検出回路１０７、パルス信号ＳＤＳ、パルス信号ＳＤＲによって出力レベルが切り替わるシリアルデータＳＤＡＴＡＰ、ＳＤＡＴＡＮを出力するＳＲラッチ回路１１０によってパラレル−シリアル変換回路を構成する。 （もっと読む）

【課題】並列に束ねて送信される直列データ間のスキューを抑える。
【解決手段】パラレルシリアル変換回路は、第２のクロック周期のクロック信号を分周し第１のクロック周期のクロック信号を生成する分周回路と、第１のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、並列入力回路に入力された複数ビットの信号のそれぞれを１ビットずつシリアルに第２のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備え、複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有する。 （もっと読む）

【課題】２倍データレートのシリアル符号器を提供する。
【解決手段】複数の入力を有するマルチプレクサ５０８と、複数のデータ入力を有し、前記マルチプレクサの前記複数の入力に結合された複数のラッチ５０２と、前記複数のラッチに結合され、前記複数のラッチがそれらのデータ入力を更新することを可能にするエネーブラ５０４と、前記マルチプレクサに結合され、出力用に前記マルチプレクサの前記複数の入力のうちの１つを選択するカウンタ５０６とを含む。また、マルチプレクサは入力遷移の期間にグリッチのないデータ信号を出力する。マルチプレクサはカウンタによって出力される入力選択シーケンスの先験的知識に基づいて最適化される出力選択アルゴリズムを含む。 （もっと読む）

【課題】シリアル制御デバイスの低電力消費化がプロセッサの処理に依存せずに得られるようにすること。
【解決手段】シリアルＩ／Ｆス制御部４に起動コマンド生成回路４１とコマンドＰ／Ｓ変換回路４２およびスリープコマンド生成回路４３を設け、プロセッサ２からシリアルＩ／Ｆ制御部に制御コマンドが設定されたとき、切換スイッチ４４を制御し、まず、起動コマンド生成回路４１から自動的に起動コマンドのシリアルデータを出力し、次いで、コマンドＰ／Ｓ変換回路４２から制御コマンドのシリアルデータを出力し、この後、スリープコマンド生成回路４３から自動的にスリープコマンドのシリアルデータを出力するようにしたもの。 （もっと読む）

【課題】Ｎ本の低速信号を１本の高速信号に時分割多重化する信号多重化回路に関し、特に、多重化回路の最終段で高速クロックを使わないことでタイミング制約を無くした信号多重化回路（パラレル／シリアル変換回路）を提供する。
【解決手段】パラレル信号を例えば隣り合う信号同士で排他的論理和をとることによってプリコードし、フリップフロップを用いてプリコード済みのパラレル信号を階段状に遅延させる。遅延済みの信号をＮ本の信号をＮ入力の排他的論理和回路に入力して最終的なシリアル出力を生成する。こうすると、最終段の排他的論理和回路にはクロック信号を入力する必要がないため、タイミング設計の困難さから解放されるのみならず、高速クロックを不要にできることから消費電力の低減も可能となる。 （もっと読む）

【課題】同期コードを用いたシリアル通信において発生する通信異常の原因解析を可能とすること。
【解決手段】書込回路２６は、デバッグ信号ＤＢＧに応答して内部同期コードをシフトレジスタ２１に書き込む。比較回路２２は、シフトレジスタ２１に書き込まれた内部同期コードにより同期コードを検出したことを示すタイミング信号ＴＩを出力する。そして、変換回路２４は、タイミング信号ＴＩに応答して、シフトレジスタ２１から出力されるシリアルデータＳｄａをパラレルデータＰｄ１に変換する。そして、シリアル変換回路１５は、変換回路２４から出力されるパラレルデータＰｄ１をシリアルデータＳｄ１に変換して出力する。 （もっと読む）

【課題】ＡＤ変換部の数が増加しても回路規模の増大を最小限に抑えるＡＤ変換システムを提供する。
【解決手段】複数のアナログ信号をシリアルなデジタル信号に変換するＡＤ変換システムは、複数のアナログ信号の各々を同一タイミングでＡＤ変換する複数のＡＤ変換部と、複数のデジタル信号を並直列変換してシリアルなデジタル信号を出力する並直列変換部と、制御信号を並直列変換部に供給する制御部とを備える。並直列変換部は、「ＡＤ変換システムを構成するＡＤ変換部の数＋１」個のＤフリップフロップ（Ｄ−ＦＦ）が直列に接続して構成され、制御部からの制御信号が入力されるシフト回路と、ＡＤ変換部と同数のゲート回路から構成され、各段のＤ−ＦＦの出力信号に応じて、各ゲート回路に入力されたデジタル信号の出力を制御する並直列変換回路と、最前段のＤ−ＦＦ及び最後段のＤ−ＦＦの各出力信号に基づいて、ＡＤ変換部の動作許可信号を出力するＡＤ変換動作制御部を有する。 （もっと読む）