通信インタフェース装置及び該通信インタフェースを備えた半導体装置
【課題】複数のレーンを有する通信インタフェースにおいて消費電流の増大を抑制し各レーン間でパラレルクロック信号を同期させる装置の提供。
【解決手段】シリアルクロック線２１にシリアルクロック信号が供給され、レーン１はシリアルクロック線からシリアルクロック信号を入力して第１のレーン内に分配し、該シリアルクロック信号サンプリングクロック信号とするカスケード接続されたフリップフロップ（ＦＦ）１２、１３を有し、ＦＦ１３の出力の反転信号がＦＦ１２に帰還入力される分周回路を備え、ＦＦ１３の出力信号がパラレルクロック信号としてレーン１内に分配され、レーン２ではシリアルクロック信号を入力してレーン内に分配し、レーン１のＦＦ１２の出力を受け、レーン２の前記シリアルクロック信号でサンプルするＦＦ１３を備え、ＦＦ１３の出力がパラレルクロック信号としてレーン２内に分配されると共にレーン２のＦＦ１２に帰還入力される。
【解決手段】シリアルクロック線２１にシリアルクロック信号が供給され、レーン１はシリアルクロック線からシリアルクロック信号を入力して第１のレーン内に分配し、該シリアルクロック信号サンプリングクロック信号とするカスケード接続されたフリップフロップ（ＦＦ）１２、１３を有し、ＦＦ１３の出力の反転信号がＦＦ１２に帰還入力される分周回路を備え、ＦＦ１３の出力信号がパラレルクロック信号としてレーン１内に分配され、レーン２ではシリアルクロック信号を入力してレーン内に分配し、レーン１のＦＦ１２の出力を受け、レーン２の前記シリアルクロック信号でサンプルするＦＦ１３を備え、ＦＦ１３の出力がパラレルクロック信号としてレーン２内に分配されると共にレーン２のＦＦ１２に帰還入力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信インタフェース装置に関し、特に、複数レーンを備えた通信インタフェース装置のクロック同期に好適な装置に関する。
【背景技術】
【０００２】
シリアル通信インタフェース（ＳｅｒＤｅｓ：Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）では、受信部において受信データからクロックアンドデータリカバリ（ＣＤＲ）によりクロック及びデータをリカバーしデシリアライズ（シリアルデータをパラレルデータに変換）し、送信部において送出対象のパラレルデータをシリアライズして送信する。クロックの周波数はＰＣＩ Ｅｘｐｒｅｓｓ１．１規格等ではレーン（伝送路）あたり２．５Ｇｂ／ｓのデータストリームを送信するために２．５ＧＨｚの高速クロック（シリアルクロック）を必要とする。因みにＰＣＩ Ｅｘｐｒｅｓｓ２．０規格では５Ｇｂ／ｓとされ、５ＧＨｚの高速クロック（シリアルクロック）を必要とする。
【０００３】
通信インタフェースにおいて、各レーンにはシリアルクロック信号が分配されるとともに、シリアルクロック信号を分周した分周クロック信号（パラレル信号駆動用のクロック信号として用いられることから「パラレルクロック信号」という）が分配される。
【０００４】
レーン内において、パラレルクロック信号はシリアルデータをシリアルパラレル変換したパラレルデータのサンプルリングを行う順序回路等に分配される。複数レーン間におけるパラレルクロック信号のタイミング調整（レーン間でのパラレルクロック信号の同期化）、及び、パラレルクロック信号とシリアルクロック信号の遅延調整が必要とされる。
【０００５】
本願発明者は、ＳＥＲＤＥＳ等のシリアル通信インタフェースを有する半導体装置において、複数レーン間での分周クロック信号（シリアルパラレル変換用の分周クロック信号）の遅延調整を、該半導体装置内のＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）クロック信号を用いて行う構成を提案している（特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１０９４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記したように、マルチレーンのシリアル通信インタフェースにおいて、複数レーン間でのパラレルクロック信号のタイミング調整、周波数がＧＨｚオーダのシリアルクロック信号とのタイミング調整が必要とされる。
【課題を解決するための手段】
【０００８】
本発明によれば、上記課題の少なくとも１つを解決するため、特に制限されないが、概略以下の構成とされる。
【０００９】
本発明によれば、複数のレーンが共通に接続された第１のクロック信号線に第１のクロック信号を供給するクロック駆動回路を備え、前記複数のレーンは第１、第２のレーンを備え、前記第１のレーンは、前記第１のクロック信号線から前記第１のクロック信号を入力して前記第１のレーン内に分配し、前記第１のクロック信号（又はその分周信号）をサンプリングクロック信号として共通に入力する、カスケード接続されたＭ段（ただし、Ｍは２以上の整数）のフリップフロップを備え、Ｍ段目のフリップフロップの出力の反転信号が初段のフリップフロップに帰還入力され、前記Ｍ段目のフリップフロップの出力が第２のクロック信号として前記第１のレーン内に分配され、前記第２のレーンは、前記第１のクロック信号線から前記第１のクロック信号を入力して前記第２のレーン内に分配し、前記第１のレーンの前記Ｍ段目のフリップフロップに入力される（Ｍ−１）段目のフリップフロップの出力を、前記第１と第２のレーン間の第２のクロック信号線を介して、入力として受け、前記第１のクロック信号（又はその分周信号）をサンプリングクロックとして、前記入力をサンプルする第１のフリップフロップを備え、前記第１のフリップフロップの出力が第２のクロック信号として前記第２のレーン内に分配される通信インタフェース装置が提供される。
【００１０】
本発明において、前記複数のレーンが、さらに第３乃至第Ｓ（ただし、Ｓは３以上の整数）のレーンを備え、
第Ｉのレーン（ただし、Ｉは３以上のＳ以下の整数）は、
前記第１のクロック信号線から前記第１のクロック信号を入力して前記第Ｉのレーン内に分配し、
隣の第（Ｉ−１）のレーン内の前記第１のフリップフロップの出力を初段に受けるカスケード接続された（Ｍ−１）段のフリップフロップの最終段の出力を、前記第（Ｉ−１）のレーンと前記第Ｉのレーン間の第２のクロック信号線を介して、入力として受け、前記第Ｉのレーン内の前記第１のクロック信号（又はその分周信号）をサンプリングクロック信号として前記入力をサンプルする第１のフリップフロップを備え、前記第Ｉのレーンの前記第１のフリップフロップの出力が第２のクロック信号として前記第Ｉのレーン内に分配される。
【００１１】
本発明において、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ以下の整数）は、
前記第１のクロック信号（又はその分周信号）を共通のサンプリングクロックとする、カスケード接続された（Ｍ−１）段のフリップフロップと、
前記（Ｍ−１）段のフリップフロップの最終段のフリップフロップの出力と、
前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間の前記第２のクロック信号線と、
に第１、第２の入力がそれぞれ接続され、
出力が、前記第Ｊのレーンの前記第１のフリップフロップの入力に接続されたセレクタを備え、前記第Ｊのレーンの前記第１のフリップフロップの反転出力が、前記（Ｍ−１）段のフリップフロップの初段のフリップフロップの入力に接続される。
【発明の効果】
【００１２】
本発明によれば、各レーン間のパラレルクロック信号のタイミングを合わせることができる。また、本発明によれば、各レーン間のパラレルクロック信号とシリアルクロック信号を遅延調整することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態の構成を示す図である。
【図２】本発明の第１の実施形態の動作例を説明するタイミング図である。
【図３】本発明の第２の実施形態の構成を示す図である。
【図４】本発明の第２の実施形態の動作例を説明するタイミング図である。
【図５】本発明の第２の実施形態の別の動作例を説明するタイミング図である。
【図６】本発明の第３の実施形態の構成を示す図である。
【図７】本発明の第３の実施形態の構成の変形例１を示す図である。
【図８】本発明の第３の実施形態の構成の変形例２を示す図である。
【図９】本発明の第３の実施形態の動作例を説明するタイミング図である。
【図１０】比較例１の構成を示す図である。
【図１１】比較例１の動作を説明するタイミング図である。
【図１２】比較例２の構成を示す図である。
【図１３】比較例２の動作を説明するタイミング図である。
【図１４】比較例３の構成を示す図である。
【図１５】比較例３の動作を説明するタイミング図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態について以下に説明する。本発明は、パラレルクロックをレーン間で分配する方式をとらず、第１のレーンでシリアルクロックを分周してパラレルクロックを生成し、第２レーン以降では、若番側の隣接レーンの１クロック前の分周波形を同期タイミング用のクロック信号（当該レーン内のシリアルクロック信号）でラッチすることで、マルチレーン間で同じタイミングでパラレルクロック信号波形が生成される。
【００１５】
本発明の態様（ＭＯＤＥＳ）の１つにおいて、第１のクロック信号線（図１のシリアルクロック信号線２１）に第１のクロック信号（シリアルクロック信号）を出力するクロック駆動回路（２０）を備え、第１のレーン（レーン１）は、前記第１のクロック信号線から前記第１のクロック信号を入力して前記第１のレーン内に分配し、第１のクロック信号をサンプリングクロック信号として共通に入力する、カスケード接続されたＭ段（ただし、Ｍは２以上の整数）のフリップフロップ（１２、１３）を備え、Ｍ段目のフリップフロップ（１３）の出力の反転信号が初段のフリップフロップ（１２）に帰還入力され、前記Ｍ段目のフリップフロップ（１３）の出力が第２のクロック信号（パラレルクロック信号）として前記第１のレーン内に分配される。第２のレーン（レーン２）は、前記第１のクロック信号線から前記第１のクロック信号を入力して前記第２のレーン内に分配し、前記第１のレーンの前記Ｍ段目のフリップフロップ（１３）に入力される（Ｍ−１）段目のフリップフロップ（１２）の出力を、前記第１と第２のレーン間の第２のクロック信号線（パラレルクロック信号線２２）を介して、入力として受け、前記第２のレーン内の前記第１のクロック信号又はその分周信号をサンプリングクロック信号として、前記入力をサンプルする第１のフリップフロップ（１３）を備え、前記第１のフリップフロップ（１３）の出力が第２のクロック信号（パラレルクロック信号）として前記第２のレーン内に分配される。
【００１６】
さらに、第３乃至第Ｓ（ただし、Ｓは３以上の整数）のレーンを備え、第Ｉのレーン（ただし、Ｉは３以上のＳ以下の整数）は、前記第１のクロック信号線（２１）から前記第１のクロック信号を入力して前記第Ｉのレーン内に分配する。また、隣の第（Ｉ−１）のレーン内に設けられ、第（Ｉ−１）のレーン内の第１のフリップフロップ（１３）の出力を受けるカスケード接続された（Ｍ−１）段目のフリップフロップ（１２）の出力を、前記第（Ｉ−１）のレーンと前記第Ｉのレーン間の第２のクロック信号線（２２）を介して、入力として受け、前記第Ｉのレーン内の前記第１のクロック信号又はその分周信号をサンプリングクロック信号として前記入力をサンプルする第１のフリップフロップ（１３）を備え、前記第Ｉのレーンの前記第１のフリップフロップ（１３）の出力が第２のクロック信号として前記第Ｉのレーン内に分配される。
【００１７】
本発明の態様（ＭＯＤＥＳ）の１つにおいて、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ以下の整数）は、前記第１のクロック信号又は前記第１のクロック信号の分周信号を共通のサンプリングクロックとする（Ｍ−１）段（ただし、Ｍは２以上の整数）のフリップフロップ（１２）を備えている。さらに、第（Ｊ−１）のレーンと第Ｊのレーンの間の前記第２のクロック信号線（２２）と、（Ｍ−１）段のフリップフロップの最終段のフリップフロップ（１２）の出力とに、第１、第２の入力がそれぞれ接続され、出力が前記第Ｊのレーンの前記第１のフリップフロップ（１３）の入力に接続されたセレクタ（１４）を備えている。前記第１のフリップフロップ（１３）の反転出力が、前記（Ｍ−１）段のフリップフロップの初段のフリップフロップ（１２）の入力に帰還される構成とし、隣のレーンから転送された第２のクロック信号（パラレルクロック信号）をサンプリングしてレーン内の第２のクロック信号とするか、当該レーン内で第１のクロック信号を分周して第２のクロック信号を生成するかを選択できる。
【００１８】
本発明の態様（ＭＯＤＥＳ）の別の１つにおいて、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ−１以下の整数）は、前記第１のクロック信号を共通のサンプリングクロック信号として入力とし、初段が第Ｊのレーンの前記第１のフリップフロップ（図３の１３）の出力を入力とし、（Ｎ−１）段（ただし、Ｎは２以上の所定の整数）のフリップフロップ（図３の１２）を備えたシフトレジスタを有し、前記第Ｊのレーンの前記シフトレジスタの（Ｎ−１）段目のフリップフロップの出力が、前記第Ｊのレーンと前記第（Ｊ＋１）のレーン間に設けられた第２のクロック信号線（２２）を介して、前記第（Ｊ＋１）のレーンの前記第１のフリップフロップ（１３）に入力される構成としてもよい。
【００１９】
本発明の態様（ＭＯＤＥＳ）の別の１つにおいて、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ以下の整数）は、前記第１のクロック信号を共通のサンプリングクロック信号として入力する、カスケード接続された（Ｍ−１）段のフリップフロップ（１２’：図３ではＭ＝２）を備え、前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた前記第２のクロック信号線（２２）と、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップ（１２’）の最終段の出力と、に第１、第２の入力がそれぞれ接続され、出力が、前記第Ｊのレーンの前記第１のフリップフロップ（１３）の入力に接続されたセレクタ（１４）を備え、前記第Ｊのレーンの前記第１のフリップフロップの出力が、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの初段（１２’）に帰還入力される。セレクタ（１４）で第２の入力を選択時、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップ（１２’）と前記第Ｊのレーンの前記第１のフリップフロップ（１３）とがカスケード接続され、Ｍ段のフリップフロップからなる第１の分周回路を構成する。一方、セレクタ（１４）で前記第１の入力を選択時、前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた第２のクロック信号線（２２）からの信号が、前記第Ｊのレーンの前記第１のフリップフロップ（１３）の入力に入力される。Ｊが２以上（Ｓ−１）以下の第Ｊのレーンについて、前記（Ｍ−１）段のフリップフロップの最終段の出力が前記第Ｊのレーンと第（Ｊ＋１）のレーンの間に設けられた第２のクロック信号線を介して第（Ｊ＋１）のレーンに出力される。
【００２０】
本発明の態様（ＭＯＤＥＳ）の別の１つにおいては、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ−１以下の整数）において、前記第１のフリップフロップ（１３）の出力を、前記（Ｎ−１）段のフリップフロップからなる前記シフトレジスタの初段に入力し、前記シフトレジスタの最終段の出力が、前記第Ｊのレーンと第（Ｊ＋１）のレーン間に設けられた第２のクロック信号線（２２）を介して、隣の第（Ｊ＋１）のレーンの前記第１のフリップフロップ（１３）に入力される構成としてもよい。前記Ｎは、前記各レーン内に分配される前記第２のクロック信号が前記第１のクロック信号を２Ｎ分周したものである場合のＮに対応する。
【００２１】
本発明の態様（ＭＯＤＥＳ）のさらに別の１つにおいて、各レーンが、前記レーン内に入力された前記第１クロック信号を分周する第２の分周回路（図６、図７、図８の１５）を備え、前記第２の分周回路から出力される前記第１のクロック信号の分周信号を前記各レーン内に分配し、前記第１のレーンの前記第１の分周回路の前記Ｍ段のフリップフロップ（図６、図７、図８の１２、１３）は、前記第１のレーン内の前記第２の分周回路から出力される前記第１のクロック信号の分周信号を共通のサンプリングクロック信号とし、前記第Ｉのレーン（Ｉは２以上のＳ以下）の前記第１のフリップフロップ（図６、図７、図８の１３）は、前記第Ｉのレーン内の前記第２の分周回路から出力される前記第１のクロック信号の分周信号をサンプリングクロック信号とする構成としてもよい。
【００２２】
本発明の態様（ＭＯＤＥＳ）のさらに別の１つにおいて、前記第Ｉのレーン（Ｉは２以上のＳ以下）の前記第２の分周回路を構成するフリップフロップの初段（図７、図８の１６）には、セレクタ（図７、図８の１７）を介して、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線（２３）を介して転送された、前記第（Ｉ−１）のレーン内の前記第２分周回路（１５）からの前記第１のクロック信号の分周信号が入力される構成としてもよい。このセレクタ（１７）は、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線（２３）と、前記第Ｉのレーンの前記第２の分周回路（１５）の出力を第１、第２の入力に入力し、選択信号に基づき一方を選択し、前記セレクタの出力が、前記第２の分周回路を構成するフリップフロップ（１５）の初段に入力される。なお、第２の分周回路の構成によっては、前記セレクタの出力の反転信号が、前記第２の分周回路を構成するフリップフロップ（１５）の初段に入力される。
【００２３】
本発明の態様（ＭＯＤＥＳ）のさらに別の１つにおいて、第１のレーンは、前記第１のレーン内に入力された前記第１クロック信号をサンプリングクロック信号とする１つ又は複数段のフリップフロップ（１５）を備えた第２の分周回路を備え、前記第１のレーンの前記第１の分周回路の前記Ｍ段のフリップフロップ（１２、１３）は、前記第１のレーンの前記第２の分周回路から出力される前記第１のクロック信号の分周信号を共通のサンプリングクロック信号とする。第Ｉのレーン（Ｉは２以上のＳ以下）は、前記第Ｉのレーン内に入力された前記第１クロック信号を共通のサンプリングクロック信号とするＫ段（ただし、Ｋは１以上の整数）のフリップフロップ（１５）を備えた第２の分周回路と、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線を介して転送された、前記第（Ｉ−１）のレーン内の前記第１のクロック信号の分周信号を初段が入力し、共通のサンプリングクロック信号として入力とする２Ｋ段のフリップフロップ（１６）からなるシフトレジスタと、を備え、さらに、前記第２の分周回路（１５）の出力と、前記２Ｋ段のフリップフロップ（１６）からなるシフトレジスタの最終段の出力と、を第１、第２の入力に入力する第２のセレクタ（１７）を備え、前記第２のセレクタの出力（１７）が、前記第１のクロック信号の分周信号として、前記第Ｉのレーン内に分配され、前記第Ｉのレーン（Ｉは２以上のＳ以下）の前記第１のフリップフロップは、前記第Ｉのレーン内の前記第２のセレクタ（１７）から出力される前記第１のクロック信号の分周信号をサンプリングクロック信号とする。以下、例示的実施形態に即して説明する。
【００２４】
＜実施形態１＞
図１は、本発明の第１の実施形態の構成を示す図である。クロック駆動回路２０は、不図示のＰＬＬ（位相同期ループ）等からのクロック信号（例えばＧＨｚオーダ）を受け、複数のレーンが共通に接続された第１のクロック信号線２１にシリアルクロック信号を出力する。
【００２５】
第１のレーン（レーン１）１０は、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１を備え、レシーバ１１から出力されるシリアルクロック信号はレーン１内に分配される。シリアルクロック信号をサンプリングクロック信号として共通に入力する、カスケード接続された２段のフリップフロップ１２、１３を備え、２段目のフリップフロップ１３の出力の反転信号（反転出力）が初段のフリップフロップ１２に帰還入力される分周回路を備えている。２段目のフリップフロップ１３の出力がパラレルクロック信号としてレーン１内に分配される。
【００２６】
なお、図１において、フリップフロップ１２の入力端子（データ端子）の○は反転入力（負論理入力）を表しており、フリップフロップ１３の出力が１のときは０を入力し、フリップフロップ１３の出力が０のときは、１を入力することと等価となる。フリップフロップ１２、１３は通常、出力端子（正転出力端子）（Ｑ）と、出力端子（Ｑ）の反転信号を出力する反転出力端子（ＱＢ）を備えており、図１等の接続は、フリップフロップ１３の反転出力（ＱＢ）を、フリップフロップ１２のデータ端子（Ｄ）に帰還接続し、フリップフロップ１３の出力端子（Ｑ）からの出力信号をレーン１内のパラレルクロック信号として分配し、フリップフロップ１２の出力端子（Ｑ）をフリップフロップ１３のデータ端子（Ｄ）に接続することを表している。図１以降では、簡単のため、フリップフロップ１２のデータ端子を負論理入力で表しているが、フリップフロップ１３の反転出力又はフリップフロップの出力信号の反転信号をフリップフロップ１２がデータ端子に入力することと等価である。
【００２７】
第２のレーン（レーン２）１０は、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１を備え、レシーバ１１から出力されるシリアルクロック信号は第２のレーン内に分配される。第１のレーン１０の１段目のフリップフロップ１２の出力（２段目のフリップフロップ１３のデータ端子に入力される）を、第１と第２のレーン間のパラレルクロック信号線２２及び、第２のレーン（レーン２）のセレクタ１４を介して、入力に受け、第２のレーン(レーン２)１０のレシーバ１１から当該レーン内に分配されるシリアルクロック信号をサンプリングクロック信号として前記入力をサンプルするフリップフロップ１３を備え、このフリップフロップ１３の出力が、パラレルクロック信号として、第２のレーン内に分配される。
【００２８】
第３のレーン（レーン３）１０は、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１を備え、レシーバ１１から出力されるシリアルクロック信号は第３のレーン内に分配される。隣の第２のレーンのフリップフロップ１２の出力を、第２のレーンと第３レーン間のパラレルクロック信号線２２、及び、レーン３内のセレクタ１４を介して、入力に受け、レーン３内のレシーバ１１から出力されるシリアルクロック信号をサンプリングクロック信号として前記入力をサンプルするフリップフロップ１３を備え、フリップフロップ１３の出力がパラレルクロック信号として前記第３のレーン内に分配される。
【００２９】
第４以降のレーンを備える場合も、同様にして、第Ｉのレーン（ただし、Ｉは４以上の所定の整数）は、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１を備え、レシーバ１１から出力されるシリアルクロック信号は第Ｉレーン内に分配される。隣の第（Ｉ−１）のレーンのフリップフロップ１２の出力を、第（Ｉ−１）のレーンと第Ｉのレーン間の第２のクロック信号線２２と、第（Ｉ−１）のレーンのセレクタ１４を介して、入力に受け、レシーバ１１から出力されるシリアルクロック信号をサンプリングクロックとして前記入力をサンプルするフリップフロップ１３を備え、フリップフロップ１３の出力がパラレルクロック信号として前記第Ｉのレーン内に分配される。
【００３０】
本実施形態において、第２以降の各レーン１０は、レシーバ１１から当該レーン内に分配されたシリアルクロック信号をフリップフロップ１３と共通のサンプリングクロックとするフリップフロップ１２を備え、隣のレーンと当該レーンの間のパラレルクロック信号線２２と、フリップフロップ１２の出力に、第１、第２の入力がそれぞれ接続され、出力が、当該レーンのフリップフロップ１３の入力に接続されたセレクタ１４を備え、フリップフロップ１３の出力の反転信号がフリップフロップ１２の入力に帰還接続される。セレクタ１４は、選択信号ｓｅｌに基づき、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いる場合、第１の入力を選択して、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号をフリップフロップ１３の入力に供給する。
【００３１】
第２以降の各レーン１０において、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いず、当該レーン内でシリアルクロック信号を分周してパラレルクロック信号を生成する場合、セレクタ１４は、第２の入力を選択してフリップフロップ１２の出力をフリップフロップ１３の入力に供給し、フリップフロップ１２、１３は４分周回路として機能する。当該レーン内でシリアルクロック信号を分周してパラレルクロック信号を生成する場合（セレクタ１４で第２の入力選択時）、各レーン間でのパラレルクロック信号の遅延調整は行われず、各レーン間のパラレルクロック信号の同期は保証されない。
【００３２】
なお、図１に示した構成では、第１のレーンにおける２段カスケード接続されたフリップフロップ１２と１３は、４分周回路を構成しているが、本発明において、パラレルクロック信号の分周数は４分周に限定されるものでないことは勿論である。例えばＭ段（Ｍは２以上の整数）カスケード接続され、最終段の出力の反転信号を初段に帰還するフリップフロップを備え、Ｍ−１段目のフリップフロップの出力（Ｍ段目）のフリップフロップへの入力）を、パラレルクロック線２２を介して第２のレーンのフリップフロップ１３の入力に供給する構成としてもよい。この場合、第２のレーンにおいてフリップフロップ１２はＭ−１段カスケード接続され、Ｍ−１段目のフリップフロップの出力と、第１のレーンからのパラレルクロック線２２とがセレクタ１４に入力されることになる。他のレーンについても同様とされる。また分周値は２の倍数等に限定されるものでなく、任意であってよい。
【００３３】
図２は、本発明の一実施形態の動作を説明するタイミング図である。図２には、レーン１、２、３に分配されるシリアルクロック信号（ａ）と、レーン１、２、３のそれぞれにおいてレーン内に分配されるパラレルクロック信号（各レーンのフリップフロップ１３の出力）が実線の波形（ｂ）、（ｄ）、（ｆ）で示され、レーン１からレーン２、レーン２からレーン３にパラレルクロック信号線２２を介して転送されるパラレルクロック信号（フリップフロップ１２の出力）は、破線の波形（ｃ）、（ｅ）で示されている。なお、図２において、パラレルクロック信号は、シリアルクロック信号を６分周して生成される。この６分周構成は、図１において、各レーンに、フリップフロップ１３の出力を入力するフリップフロップ１２の後段にさらにフリップフロップ１２を備え、２段目のフリップフロップ１２の出力がセレクタ１４を介してフリップフロップ１３に入力される。フリップフロップ１２及び１３はレシーバからのシリアルクロック信号を共通のサンプルリングクロック信号とする。
【００３４】
図２に示すように、第２のレーン以降の各レーンにおいては、若番側の隣接レーンの１クロック（シリアルクロック信号）前のパラレルクロック信号がパラレルクロック線２２を介して当該各レーン内のフリップフロップ１３に転送され、フリップフロップ１３は転送されたパラレルクロック信号を次のシリアルクロック信号の立ち上がりエッジでサンプリングすることで、各レーン内に分配されるパラレルクロック信号のタイミングを、複数レーン１、２、３間で合わせることができる。また、各レーンに、パラレルクロック信号を分配するクロック駆動回路を具備せず、パラレルクロック信号とシリアルクロック信号の遅延調整を容易化している。
【００３５】
＜実施形態２＞
図３は、本発明の第２の実施形態の構成を示す図である。図３の第１のレーン、第３のレーンは図１と同一構成である。第２のレーンは、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１と、第１のレーンのフリップフロップ１３に入力されるフリップフロップ１２の出力を、第１のレーンと第２のレーン間に設けられたパラレルクロック信号線２２を介して第１の入力に受けるセレクタ１４と、セレクタ１４の出力を受けるフリップフロップ１３（第１のフリップフロップ）を備え、フリップフロップ１３の出力はパラレルクロック信号として第２のレーン内に分配される。さらに、フリップフロップ１３の出力を入力として初段のフリップフロップ１２が受け、第２のレーン内のレシーバ１１からのシリアルクロック信号をサンプリングクロック信号として共通に受ける、３段構成のフリップフロップ１２からなるシフトレジスタを備えている。さらに、第２のレーン１０’において、フリップフロップ１３の出力の反転信号を入力とし、第２のレーン内のレシーバ１１からのシリアルクロック信号をサンプリングクロック信号として受けるフリップフロップ１２’を備えている。フリップフロップ１２’の出力は、セレクタ１４の第２の入力に接続される。
【００３６】
図３の例では、パラレルクロック信号は、シリアルクロック信号を４分周して生成される。第２のレーン（レーン２）１０’において、３段のフリップフロップ１２がシフトレジスタを構成し、セレクタ１４で第１の入力が選択された場合、３段のフリップフロップ１２は、フリップフロップ１３とともに４段のシフトレジスタを形成し、パラレルクロック信号のタイミング調整が行われる。すなわち、セレクタ１４は、隣のレーン１からパラレルクロック信号線２２を介して転送される分周クロック信号（パラレルクロック信号）を用いる場合、選択信号ｓｅｌに基づき、第１の入力を選択し、フリップフロップ１３に与え、フリップフロップ１３の出力は、３段のフリップフロップ１２からなるシフトレジスタの初段に入力される。すなわち、隣のレーン１からパラレルクロック信号線２２を介して転送される分周クロック信号（パラレルクロック信号）は、フリップフロップ１３でサンプルされ、その出力は、３段のフリップフロップ１２を順次後段に転送され、第２のレーンのフリップフロップ１３でサンプルされたパラレルクロック信号から、シリアルクロック信号３サイクル分遅れて、パラレルクロック信号線２２を介して、第３のレーン内のセレクタ１４を介して、第３のレーン内のフリップフロップ１３に入力され、シリアルクロック信号４サイクル分（パラレルクロック信号の１周期分）遅れてサンプルされる。
【００３７】
第２のレーンのフリップフロップ１３によりシリアルクロック信号でサンプルされた出力は、パラレルクロック信号線２２を介して第３のレーンに転送されるパラレルクロック信号よりも、シリアルクロック信号の３サイクル分進んでいる。なお、第２のレーン内のフリップフロップ１３でサンプルされたパラレルクロック信号は、第２のレーン内に分配される。
【００３８】
なお、隣のレーン１からパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いず、当該レーン内でシリアルクロック信号を分周してパラレルクロック信号を生成する場合、選択信号ｓｅｌに基づき、セレクタ１４は、第２の入力を選択し、フリップフロップ１２’の出力をフリップフロップ１３の入力に供給し、フリップフロップ１２’と１３は４分周回路として機能する。
【００３９】
第３のレーン（レーン３）（１０’）は、隣の第２のレーン（レーン２）の３段シフトレジスタを構成する最終段のフリップフロップ１２からに出力を、第２のレーンと第３レーン間のパラレルクロック信号線２２を介して、第１の入力に受けるセレクタ１４を備え、セレクタ１４の出力はフリップフロップ１３に入力され、フリップフロップ１３の出力の反転信号はフリップフロップ１２の入力に帰還される。フリップフロップ１２の出力はセレクタ１４の第２の入力に接続される。フリップフロップ１３の出力がパラレルクロック信号として前記第３のレーン内に分配される。セレクタ１４は、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いる場合には、第１の入力を選択して、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号をフリップフロップ１３の入力に供給する。隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いず、当該レーン内でシリアルクロック信号を分周してパラレルクロック信号を生成する場合、セレクタ１４は第２の入力を選択しフリップフロップ１２の出力をフリップフロップ１３の入力に供給し、フリップフロップ１２、１３は４分周回路として機能する。
【００４０】
なお、Ｓ個のレーン（Ｓは４以上の整数）構成の場合、第２乃至第（Ｓ−１）レーンは第２レーンと同一構成とされ、第Ｓのレーンは、図３の第３のレーンと同一構成とされる。
【００４１】
図４は、図３に示した本実施形態の動作を説明するためのタイミングチャートである。図４において、パラレルクロック信号はシリアルクロック信号を６分周して生成される。図３において、各レーンは、フリップフロップ１３の出力の反転信号を入力するフリップフロップ１２の後段にさらにフリップフロップ１２を備え、２段目のフリップフロップ１２の出力がセレクタ１４を介してフリップフロップ１３に入力される。フリップフロップ１２及び１３はレシーバからのシリアルクロック信号を共通のサンプルリングクロック信号とする。第２のレーン（レーン２）内のフリップフロップ１２からなるシフトレジスタは５段のフリップフロップで構成される。
【００４２】
レーン１、２、３に分配されるシリアルクロック信号（ａ）と、レーン１、２、３においてレーン内に分配されるパラレルクロック信号（各レーンのフリップフロップ１３の出力）が実線の波形（ｂ）、（ｄ）、（ｉ）で示されている。波形（ｃ）はレーン１からレーン２にパラレルクロック信号線２２を介して転送されるパラレルクロック信号（フリップフロップ１２の出力）である。レーン２において、レーン１からパラレルクロック信号線２２を介して転送されるパラレルクロック信号（波形（ｃ））をフリップフロップ１３でサンプルした波形は、レーン２内のパラレルクロック信号として分配されるとともにソフトレジスタの初段のフリップフロップ１２−１に帰還され、フリップフロップ１２−１は１クロック遅れた波形（ｅ）を出力し、次段以降のフリップフロップは、前段のフリップフロップの出力を１クロックサイクル遅れて出力し（（ｆ）〜（ｈ））、６段のフリップフロップからなるシフトレジスタの出力（波形（ｈ））は、パラレルクロック線２２を介してレーン３に入力され、レーン３のフリップフロップ１３にてサンプルされる。レーン３のフリップフロップ１３の出力はレーン３内のパラレルクロック信号（ｉ）としてレーン内に分配される。
【００４３】
＜実施形態２：変形例＞
図５は、本実施形態の動作の変形例を示すタイミングチャートである。図５において、レーン１、２、３に分配されるシリアルクロック信号（ａ）と、レーン１、２、３においてレーン内に分配されるパラレルクロック信号（各レーンのフリップフロップ１３の出力）が実線の波形（ｂ）、（ｄ）、（ｇ）で示されている。波形（ｃ）はレーン１からレーン２にパラレルクロック信号線２２を介して転送されるパラレルクロック信号（レーン１のフリップフロップ１２の出力）である。レーン２において、レーン１からパラレルクロック信号線２２を介して転送されるパラレルクロック信号（波形（ｃ））をフリップフロップ１３でサンプルした波形（ｄ）は、レーン２内のパラレルクロック信号として分配されるとともに、シフトレジスタの初段のフリップフロップ１２に帰還される。その際、波形（ｄ）はインバータで反転され、１８０度位相を遅らせる。初段のフリップフロップは、波形（ｄ）の反転信号をシリアルクロック信号１クロックサイクル（位相で６０度）遅れらせた波形（ｅ）を出力し、次の段のフリップフロップ１２は、波形（ｅ）をシリアルクロック信号１クロックサイクル（位相で６０度）遅れらせた波形（ｆ）をパラレルクロック線２２に出力する。レーン３のフリップフロップ１３は、波形（ｆ）を、レーン３内のシリアルクロック信号にてサンプルする。レーン３のフリップフロップ１３の出力はレーン３内のパラレルクロック信号波形（ｈ）としてレーン内に分配される。
【００４４】
図５の実施形態によれば、パラレルクロック信号がシリアルクロック信号を６分周したものである場合において、図３のフリップフロップ１３の反転信号を、シフトレジスタの初段に入力する構成としたことで、出力がセレクタ１４に接続されたシフトレジスタを構成するフリップフロップ１２は２段で済む。
【００４５】
これに対して、図４においては、シフトレジスタを構成するフリップフロップ１２（第２のレーン内のフリップフロップ１２、１３）は５段構成とされる。また、パラレルクロック信号がシリアルクロック信号を４分周したものである場合において、出力がセレクタ１４に接続されたシフトレジスタを構成するフリップフロップ１２は１段で済む。これに対して、図４の実施形態においては、シフトレジスタを構成するフリップフロップ１２は２段構成とされる（図３の構成に対応）。
【００４６】
＜実施形態３＞
図６は、本発明の第３の実施形態の構成を示す図である。図６を参照すると、本実施形態は、図１の前記実施形態と相違して、第１のレーン（１０”）において、レシーバ１１から出力されるシリアルクロック信号をフリップフロップ１５で２分周させた信号を、フリップフロップ１２、１３のサンプリングクロック信号として用いている。フリップフロップ１２の出力は、パラレルクロック信号線２２を介して第２のレーンに出力され、フリップフロップ１３の出力は、第１のレーン内のパラレルクロック信号として分配される。
【００４７】
第２、第３のレーン（レーン２、３）の各レーンにおいて、第２、第３のレーン内に入力されたシリアルクロック信号をサンプリングクロック信号とし、出力をレーン内に反転信号を帰還入力するフリップフロップ１５を備えている。入力されたシリアルクロックをレーン内に分配する場合、セレクタ１７、１８を介して、フリップフロップ１５の出力がシリアルクロック信号の２分周信号として第２、第３のレーン内に分配される。フリップフロップ１５の出力信号はセレクタ１８を介して、レーン内のシリアルクロックとして分配され、セレクタ１７を介して反転信号がフリップフロップ１５のデータ端子に入力され、フリップフロップ１５は、データ端子の信号を、レシーバ１１の出力に応答してサンプルする。
【００４８】
第１のレーン１０”のフリップフロップ１５から出力されるシリアルクロック信号の２分周信号は、第１のレーンと第２のレーン間に設けられたシリアル分周クロック信号線２３を介して第２のレーン１０”に供給される。
【００４９】
第２のレーンでは、シリアル分周クロック信号線２３を介して第１のレーンから入力された第１クロック信号の分周信号を、初段が入力し、レシーバ１１からのシリアルクロック信号をサンプリングクロックとする２段カスケード接続されたフリップフロップ１６を備えたシフトレジスタを備えている。
【００５０】
さらに、反転出力が入力に帰還され、第２のレーン内のシリアルクロック信号をサンプリング信号とし２分周回路を構成するフリップフロップ１５の出力と、第２のレーン内のシリアルクロック信号をサンプリング信号としシフトレジスタを構成する２段のフリップフロップ１６の最終段の出力と、を第１、第２の入力に入力するセレクタ１７を備え、セレクタ１７の出力が、前記第１のクロック信号の分周信号として、前記第２、第３のレーン内に分配される。第２のレーンのセレクタ１７の出力は、シリアル分周クロック信号線２３を介して第３のレーンに供給される。
【００５１】
セレクタ１７が第２の入力を選択する場合、隣の第１のレーンからシリアル分周クロック信号線２３を介して転送された２分周シリアルクロック信号を２段のフリップフロップ１６からなるシフトレジスタでタイミング調整した信号が第２のレーン内に分配され、さらに、シリアル分周クロック信号線２３を介して第３のレーンに転送される。隣のレーンからの分周シリアルクロック信号を使用しない場合、セレクタ１７は第１の入力を選択し、第２のレーン内の２分周回路（１５）の出力が第２のレーン内に分配される。第３のレーンも同様とされる。ただし、第３のレーンは、隣のレーン（第４のレーン）が存在しない場合、第４のレーンにシリアル分周クロック信号を転送することはしない。なお、隣の第１のレーンからシリアル分周クロック信号を使用する場合に、サンプリングクロック信号の供給を停止する等の制御を行い、フリップフロップ１５の動作を停止させるようにしてもよい。また、レーン内で分周クロック信号を作成する場合（フリップフロップ１５を動作させる場合）、フリップフロップ１６の動作を停止させるようにしてもよい。
【００５２】
図６において、シリアルクロック信号を分周する回路として、簡単のため、フリップフロップ１５を１つ備えた構成（２分周回路）を示したが、本発明がかかる構成に限定されるものではいことは勿論である。すなわち、フリップフロップ１５のかわりに、複数段カスケード接続されたフリップフロップを備えてもよい。フリップフロップ１５でシリアルクロック信号をＮ分周する場合、シフトレジスタ１６を構成するフリップフロップはＮ段接続される。
【００５３】
＜実施形態３：変形例１＞
図７は、第３の実施形態の変形例１の構成を示す図である。図６の回路は、実装上、例えば図７に示すように、２分周回路を構成するフリップフロップ１５を、シフトレジスタを構成するフリップフロップ１６の１部に組み入れる構成としてもよいことは勿論である。この場合、隣のレーンからのシリアル分周クロック信号線２３と、フリップフロップ１５の出力帰還路とを第１、第２の入力とするセレクタ１７を備え、フリップフロップ１５の出力を負論理入力とし、フリップフロップ１５と共通のサンプリングクロックで駆動されるフリップフロップ１６（負論理入力又は反転出力）を備え、フリップフロップ１５の出力とフリップフロップ１６の出力が、セレクタ１８に入力される構成としてもよい。セレクタ１７、１８で第１の入力を選択するときは、フリップフロップ１５からなる２分周回路とされる。セレクタ１７、１８で第２の入力を選択するときは、隣のレーンからのシリアル分周クロック信号線２３を介して転送された分周クロック信号を２段のフリップフロップ１５、１６でシフトしセレクタ１８から出力する構成とされる。
【００５４】
＜実施形態３：変形例２＞
図８は、本発明の第３の実施形態の変形例２の構成を示す図である。図８に示すように、この変形例において、第１のレーンは、図６の構成と同一であり、第２、第３のレーンにおいて、隣のレーンからパラレルクロック線２２を介してパラレルクロックを受けレーン内に分配する回路（フリップフロップ１２、セレクタ１４、フリップフロップ１３）の構成も、図６の構成と同一である。本実施形態の変形例では、第２、第３のレーンにおいて、シリアルクロックから２分周クロックを生成する回路を、セレクタ１７とフリップフロップ１５で構成している。レーン２のセレクタ１７は、レーン１からのシリアル分周クロック線２３からの２分周クロック信号を第１の入力に入力し、レーン２内のフリップフロップ１５の出力を第２の入力に入力し、選択信号ｓｅｌにより一方を選択し、フリップフロップ１５の入力には、セレクタ１７の反転信号が入力され、フリップフロップ１５はレシーバ１１で受信したシリアルクロック信号で入力をサンプルする。セレクタ１７はローカルモードのときは、第１の入力（フリップフロップ１５の出力）を選択し、隣のレーンとの同期をとるときは、第２の入力（シリアル分周クロック線２３）を選択する。フリップフロップ１５の出力はシリアルクロック信号としてレーン内に分配されるとともに、シリアル分周クロック線２３を介してレーン３のセレクタ１７に入力される。フリップフロップ１５の出力（２分周クロック）は、パラレルクロックの４分周回路を構成するフリップフロップ１２、１３のサンプリングクロック信号として入力される。
レーン３のセレクタ１７は、レーン２からのシリアル分周クロック線２３からの２分周クロック信号を第１の入力に入力し、レーン２内のフリップフロップ１５の出力を第２の入力に入力し、選択信号ｓｅｌにより一方を選択する。フリップフロップ１５の入力には、セレクタ１７の反転信号が入力され、フリップフロップ１５はレシーバ１１で受信したシリアルクロック信号で入力をサンプルする。第２のレーンと同様、セレクタ１７はローカルモードのときは、第１の入力（フリップフロップ１５の出力）を選択し、隣のレーンとの同期をとるときは、第２の入力（シリアル分周クロック線２３）を選択する。フリップフロップ１５の出力（２分周クロック）は、シリアルクロック信号としてレーン内に分配され、パラレルクロックの４分周回路を構成するフリップフロップ１２、１３のサンプリングクロック信号として入力される。
【００５５】
＜実施形態３の動作＞
図９は、図６乃至図８に示した本発明の第３の実施形態の動作を説明する図である。なお、図９において、パラレルクロック信号はシリアルクロック信号の１２分周信号とされる。各レーンにおいて、フリップフロップ１２とフリップフロップ１３の間には１つのフリップフロップ１２を備えている。レーン１、２、３に分配されるシリアルクロック信号（ａ）と、レーン１、２、３において、シリアルクロック信号を２分周した２分周クロック信号（ｂ）、（ｅ）、（ｉ）と、レーン１、２、３内に分配されるパラレルクロック信号（各レーンのフリップフロップ１３の出力）が実線の波形（ｃ）、（ｆ）、（ｈ）が示されている。さらに、波形（ｄ）は、レーン１からレーン２にパラレルクロック信号線２２を介して転送されるパラレルクロック信号（レーン１のフリップフロップ１２の出力）の波形である。
【００５６】
レーン２において、レーン１からパラレルクロック信号線２２を介して転送されるパラレルクロック信号（波形（ｃ））を、フリップフロップ１３でサンプルした波形（ｄ）は、レーン２内のパラレルクロック信号として分配されるとともに、シフトレジスタの初段のフリップフロップ１２に帰還される。その際、波形（ｄ）は、反転され、フリップフロップ１２は、波形（ｄ）の反転信号を１クロック遅れた波形（ｆ）を出力し、パラレルクロック線２２に出力する。
【００５７】
レーン３のフリップフロップ１３は、波形（ｆ）をレーン３内のシリアルクロック信号にてサンプルする。レーン３のフリップフロップ１３の出力はレーン３内のパラレルクロック信号波形（ｈ）としてレーン内に分配される。
【００５８】
図９に「同期タイミング」として示すように、レーン１、２、３内にそれぞれ分配されるパラレルクロック信号は波形（ｃ）、（ｆ）、（ｊ）に示すように、シリアル分周クロック線２３を介して転送され、レーン内に分配される２分周クロックの立ち上がりエッジに同期している。
【００５９】
以下に参考例として、本発明の構成をとらない比較例について説明する。
【００６０】
＜比較例１＞
図１０に、マルチレーン間のパラレルクロック同期回路の比較例１の構成を示す。なお、図１０は、本発明者により作成されたものである。各レーン（１、２、３）１０Ａに接続されたシリアルクロック線２１Ａとパラレルクロック線２２Ａを備えている。クロック駆動回路２０−１は、ＰＬＬ（位相同期ループ）等からのクロック信号を受け、シリアルクロック線２１Ａにシリアルクロック信号を出力する。各レーン１０Ａ内において、シリアルクロック信号２１Ａはレシーバ１１−１で受信され、各レーン内に分配される。また、シリアルクロック信号を分周回路３０で分周し、クロック駆動回路２０−２は分周クロック信号（パラレルクロック）をパラレルクロック線２２Ａに出力する。パラレルクロック線２２Ａのパラレルクロック信号は各レーン１０Ａ内のレシーバ１１−２で受信され、各レーン内に分配される。
【００６１】
図１１に、図１０の構成のタイミングチャートの一例を示す。図１１には、シリアルクロック信号と、レーン１、２、３に分配されるパラレルクロック信号のタイミング波形が示されている。クロック駆動回路から、シリアルクロック信号とパラレルクロック信号の双方を各レーンに分配している。
【００６２】
図１０の構成の場合、パラレルクロック信号の配線遅延がレーン１、２、３の各レーンで異なる。図１０においては、シリアルクロック信号とパラレルクロック信号の遅延変動を調整しレーン間で遅延を合わせる必要がある。
【００６３】
しかしながら、パラレルクロック信号とシリアルクロック信号の遅延時間を等しくすることは困難である。シリアルクロック信号とパラレルクロック信号を駆動するクロック駆動回路では必要とされる駆動能力が異なる。シリアルクロック信号とパラレルクロック信号のクロック駆動回路２０−１、２０−２を同じ構成にすると、遅延時間を合わせやすいが、シリアルクロックの駆動と同じ駆動能力した場合、パラレルクロック信号の駆動能力が過剰になり、消費電流が増大する。
【００６４】
＜比較例２＞
図１２は、比較例２の構成を示す図である。なお、図１２は本発明者により作成されたものである。シリアルクロック信号はクロック駆動回路２０−１によってレーン１、２、３に対して一括で駆動している。シリアルクロック信号を分周回路３０で分周した分周クロック信号をクロック駆動回路２０−２でレーン１、２、３に対して一括で駆動している。各レーン１、２、３では、シリアルクロック信号をレシーバ１１−１で受け、レーン内に分配する。パラレルクロック信号をデータ端子に入力し、シリアルクロック信号の立ち上がりエッジでサンプルして出力するフリップフロップ１２と、フリップフロップ１２の出力をデータ端子に受け、シリアルクロック信号の立ち上がりエッジでサンプルするフリップフロップ１３を備えている。フリップフロップ１２，１３は２段のシフトレジスタを構成し、フリップフロップ１３の出力がレーン内に分配される。
【００６５】
図１３は、図１２の回路の動作の一例を示すタイミングチャートである。図１２には、シリアルクロック信号と、レーン１、２、３に分配されるパラレルクロック信号のタイミング波形が示されている。図１３に示すように、クロック駆動回路２０−１、２０−２から、シリアルクロック信号と分周クロック信号（パラレルクロック信号）の双方を分配し、レーン１、２、３に分配されたパラレルクロック信号を、シリアルクロック信号でラッチしなおすことで、各レーンに分配されたパラレルクロック信号の差分を解消し、レーン間で位相を合わせることができる。図１２において、レーン１、２、３の破線で示す波形（ｂ）、（ｄ）、（ｆ）は、クロック駆動回路から各レーンに分配される分周クロック信号の波形を表している。レーン１、２、３において実線で示す波形（ｃ）、（ｅ） 、（ｇ）は、各レーンでシリアルクロック信号によりフリップフロップでラッチされレーン内に分配されるパラレルクロックである。図１３に、「同期タイミング」として示すように、各レーンにおいて実線で示すパラレルクロック信号の立ち上がりエッジはレーン間で位相が合っている。
【００６６】
図１２の構成においても、パラレルクロック信号とシリアルクロック信号の遅延時間を等しくすることは困難である。シリアルクロック信号とパラレルクロック信号で必要な駆動能力は相違している。シリアルクロック信号とパラレルクロック信号とクロック駆動回路を同じ回路構成とすると遅延時間を合わせやすいが、パラレルクロック信号では駆動能力が過剰になり消費電流が増大する。
【００６７】
＜比較例３＞
図１４は、比較例３の構成を示す図である。この比較例３では、シリアルクロック信号をクロック駆動回路２０−１で駆動してレーン１、２、３に分配し、シリアルクロック信号を分周回路３０で分周した分周クロック信号をクロック駆動回路２０−２で駆動しレーン１、２、３に分配している。各レーンにおいて、シリアルクロック線２０Ｃから受信したシリアルクロック信号を、分周回路（フリップフロップ１５）で２分周する。各レーンでは、クロック駆動回路２０−２より各レーンに分配されたパラレルクロック信号を、分周回路１５で２分周した信号でラッチし直すことで、各レーンに分配されたパラレルクロック信号の差分を解消し、位相をレーン間で合わせるようにしている。
【００６８】
図１５は、図１４の回路の動作の一例を示すタイミングチャートである。図１５において、レーン１、２、３の破線で示す波形（ｂ）、（ｅ）、（ｈ）は、クロック駆動回路２０−２から各レーンに分配される分周クロック信号のタイミング波形を表している。レーン１、２、３の波形（ｃ）、（ｆ）、（ｉ）はフリップフロップ１５の出力であるシリアルクロック２分周の波形を表している。レーン１、２、３の実線で示す波形（ｄ）、（ｇ）、（ｊ）は、各レーンでシリアルクロック信号の２分周信号によりフリップフロップ１２、１３でラッチされレーン内に分配されるパラレルクロック信号である。同期タイミングとして示すように、各レーンにおいて、実線で示すパラレルクロック信号は位相が合っている。
【００６９】
図１４の比較例３においても、シリアルクロック信号とパラレルクロック信号を駆動するクロック駆動回路が異なるため、シリアルクロック信号とパラレルクロック信号の遅延を合わせることは困難である。シリアルクロック信号とパラレルクロック信号のクロック駆動回路２０−１、２０−２を同一構成とし、遅延を合わせるようにした場合、パラレルクロック信号側のクロック駆動回路の駆動能力が過剰となり、消費電流が増大する。
【００７０】
上記のように、比較例１、２、３のいずれも、各レーンに供給するシリアルクロック信号とパラレルクロック信号をそれぞれ駆動する駆動回路を備えており、両者の駆動能力を同一として各レーン間でクロックのタイミングを調整する場合、クロック信号側のクロック駆動回路の駆動能力が過剰となり、消費電流が増大する。
【００７１】
上記比較例と相違して、本実施形態によれば、パラレルクロック信号をクロック駆動回路から各レーンに一括駆動するという構成をとらず、リアルクロックとパラレルクロックのクロック駆動回路を同一構成としてシリアルクロック信号とパラレルクロック信号の遅延を合わせる必要はない。このため、パラレルクロック信号側のクロック駆動回路の駆動能力が過剰となり、消費電流が増大するという問題も回避される。
【００７２】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７３】
１０、１０’、１０”、１０Ａ、１０Ｂ、１０Ｃ レーン（伝送路）
１１、１１−１、１１−２、１１−３ レシーバ
１２、１２’、１２−１、１２−２、１２−３、１３、１５、３１、３２、３３、３４ フリップフロップ
１４、１６、１７、１８ セレクタ
２０、２０−１、２０−２、２０２ クロック駆動回路
２１、２１Ａ シリアルクロック線（シリアルクロック信号）
２２、２２Ａ パラレルクロック線（パラレルクロック信号）
２３ シリアル分周クロック信号線
３０ 分周回路
【技術分野】
【０００１】
本発明は、通信インタフェース装置に関し、特に、複数レーンを備えた通信インタフェース装置のクロック同期に好適な装置に関する。
【背景技術】
【０００２】
シリアル通信インタフェース（ＳｅｒＤｅｓ：Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）では、受信部において受信データからクロックアンドデータリカバリ（ＣＤＲ）によりクロック及びデータをリカバーしデシリアライズ（シリアルデータをパラレルデータに変換）し、送信部において送出対象のパラレルデータをシリアライズして送信する。クロックの周波数はＰＣＩ Ｅｘｐｒｅｓｓ１．１規格等ではレーン（伝送路）あたり２．５Ｇｂ／ｓのデータストリームを送信するために２．５ＧＨｚの高速クロック（シリアルクロック）を必要とする。因みにＰＣＩ Ｅｘｐｒｅｓｓ２．０規格では５Ｇｂ／ｓとされ、５ＧＨｚの高速クロック（シリアルクロック）を必要とする。
【０００３】
通信インタフェースにおいて、各レーンにはシリアルクロック信号が分配されるとともに、シリアルクロック信号を分周した分周クロック信号（パラレル信号駆動用のクロック信号として用いられることから「パラレルクロック信号」という）が分配される。
【０００４】
レーン内において、パラレルクロック信号はシリアルデータをシリアルパラレル変換したパラレルデータのサンプルリングを行う順序回路等に分配される。複数レーン間におけるパラレルクロック信号のタイミング調整（レーン間でのパラレルクロック信号の同期化）、及び、パラレルクロック信号とシリアルクロック信号の遅延調整が必要とされる。
【０００５】
本願発明者は、ＳＥＲＤＥＳ等のシリアル通信インタフェースを有する半導体装置において、複数レーン間での分周クロック信号（シリアルパラレル変換用の分周クロック信号）の遅延調整を、該半導体装置内のＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）クロック信号を用いて行う構成を提案している（特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１０９４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記したように、マルチレーンのシリアル通信インタフェースにおいて、複数レーン間でのパラレルクロック信号のタイミング調整、周波数がＧＨｚオーダのシリアルクロック信号とのタイミング調整が必要とされる。
【課題を解決するための手段】
【０００８】
本発明によれば、上記課題の少なくとも１つを解決するため、特に制限されないが、概略以下の構成とされる。
【０００９】
本発明によれば、複数のレーンが共通に接続された第１のクロック信号線に第１のクロック信号を供給するクロック駆動回路を備え、前記複数のレーンは第１、第２のレーンを備え、前記第１のレーンは、前記第１のクロック信号線から前記第１のクロック信号を入力して前記第１のレーン内に分配し、前記第１のクロック信号（又はその分周信号）をサンプリングクロック信号として共通に入力する、カスケード接続されたＭ段（ただし、Ｍは２以上の整数）のフリップフロップを備え、Ｍ段目のフリップフロップの出力の反転信号が初段のフリップフロップに帰還入力され、前記Ｍ段目のフリップフロップの出力が第２のクロック信号として前記第１のレーン内に分配され、前記第２のレーンは、前記第１のクロック信号線から前記第１のクロック信号を入力して前記第２のレーン内に分配し、前記第１のレーンの前記Ｍ段目のフリップフロップに入力される（Ｍ−１）段目のフリップフロップの出力を、前記第１と第２のレーン間の第２のクロック信号線を介して、入力として受け、前記第１のクロック信号（又はその分周信号）をサンプリングクロックとして、前記入力をサンプルする第１のフリップフロップを備え、前記第１のフリップフロップの出力が第２のクロック信号として前記第２のレーン内に分配される通信インタフェース装置が提供される。
【００１０】
本発明において、前記複数のレーンが、さらに第３乃至第Ｓ（ただし、Ｓは３以上の整数）のレーンを備え、
第Ｉのレーン（ただし、Ｉは３以上のＳ以下の整数）は、
前記第１のクロック信号線から前記第１のクロック信号を入力して前記第Ｉのレーン内に分配し、
隣の第（Ｉ−１）のレーン内の前記第１のフリップフロップの出力を初段に受けるカスケード接続された（Ｍ−１）段のフリップフロップの最終段の出力を、前記第（Ｉ−１）のレーンと前記第Ｉのレーン間の第２のクロック信号線を介して、入力として受け、前記第Ｉのレーン内の前記第１のクロック信号（又はその分周信号）をサンプリングクロック信号として前記入力をサンプルする第１のフリップフロップを備え、前記第Ｉのレーンの前記第１のフリップフロップの出力が第２のクロック信号として前記第Ｉのレーン内に分配される。
【００１１】
本発明において、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ以下の整数）は、
前記第１のクロック信号（又はその分周信号）を共通のサンプリングクロックとする、カスケード接続された（Ｍ−１）段のフリップフロップと、
前記（Ｍ−１）段のフリップフロップの最終段のフリップフロップの出力と、
前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間の前記第２のクロック信号線と、
に第１、第２の入力がそれぞれ接続され、
出力が、前記第Ｊのレーンの前記第１のフリップフロップの入力に接続されたセレクタを備え、前記第Ｊのレーンの前記第１のフリップフロップの反転出力が、前記（Ｍ−１）段のフリップフロップの初段のフリップフロップの入力に接続される。
【発明の効果】
【００１２】
本発明によれば、各レーン間のパラレルクロック信号のタイミングを合わせることができる。また、本発明によれば、各レーン間のパラレルクロック信号とシリアルクロック信号を遅延調整することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態の構成を示す図である。
【図２】本発明の第１の実施形態の動作例を説明するタイミング図である。
【図３】本発明の第２の実施形態の構成を示す図である。
【図４】本発明の第２の実施形態の動作例を説明するタイミング図である。
【図５】本発明の第２の実施形態の別の動作例を説明するタイミング図である。
【図６】本発明の第３の実施形態の構成を示す図である。
【図７】本発明の第３の実施形態の構成の変形例１を示す図である。
【図８】本発明の第３の実施形態の構成の変形例２を示す図である。
【図９】本発明の第３の実施形態の動作例を説明するタイミング図である。
【図１０】比較例１の構成を示す図である。
【図１１】比較例１の動作を説明するタイミング図である。
【図１２】比較例２の構成を示す図である。
【図１３】比較例２の動作を説明するタイミング図である。
【図１４】比較例３の構成を示す図である。
【図１５】比較例３の動作を説明するタイミング図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態について以下に説明する。本発明は、パラレルクロックをレーン間で分配する方式をとらず、第１のレーンでシリアルクロックを分周してパラレルクロックを生成し、第２レーン以降では、若番側の隣接レーンの１クロック前の分周波形を同期タイミング用のクロック信号（当該レーン内のシリアルクロック信号）でラッチすることで、マルチレーン間で同じタイミングでパラレルクロック信号波形が生成される。
【００１５】
本発明の態様（ＭＯＤＥＳ）の１つにおいて、第１のクロック信号線（図１のシリアルクロック信号線２１）に第１のクロック信号（シリアルクロック信号）を出力するクロック駆動回路（２０）を備え、第１のレーン（レーン１）は、前記第１のクロック信号線から前記第１のクロック信号を入力して前記第１のレーン内に分配し、第１のクロック信号をサンプリングクロック信号として共通に入力する、カスケード接続されたＭ段（ただし、Ｍは２以上の整数）のフリップフロップ（１２、１３）を備え、Ｍ段目のフリップフロップ（１３）の出力の反転信号が初段のフリップフロップ（１２）に帰還入力され、前記Ｍ段目のフリップフロップ（１３）の出力が第２のクロック信号（パラレルクロック信号）として前記第１のレーン内に分配される。第２のレーン（レーン２）は、前記第１のクロック信号線から前記第１のクロック信号を入力して前記第２のレーン内に分配し、前記第１のレーンの前記Ｍ段目のフリップフロップ（１３）に入力される（Ｍ−１）段目のフリップフロップ（１２）の出力を、前記第１と第２のレーン間の第２のクロック信号線（パラレルクロック信号線２２）を介して、入力として受け、前記第２のレーン内の前記第１のクロック信号又はその分周信号をサンプリングクロック信号として、前記入力をサンプルする第１のフリップフロップ（１３）を備え、前記第１のフリップフロップ（１３）の出力が第２のクロック信号（パラレルクロック信号）として前記第２のレーン内に分配される。
【００１６】
さらに、第３乃至第Ｓ（ただし、Ｓは３以上の整数）のレーンを備え、第Ｉのレーン（ただし、Ｉは３以上のＳ以下の整数）は、前記第１のクロック信号線（２１）から前記第１のクロック信号を入力して前記第Ｉのレーン内に分配する。また、隣の第（Ｉ−１）のレーン内に設けられ、第（Ｉ−１）のレーン内の第１のフリップフロップ（１３）の出力を受けるカスケード接続された（Ｍ−１）段目のフリップフロップ（１２）の出力を、前記第（Ｉ−１）のレーンと前記第Ｉのレーン間の第２のクロック信号線（２２）を介して、入力として受け、前記第Ｉのレーン内の前記第１のクロック信号又はその分周信号をサンプリングクロック信号として前記入力をサンプルする第１のフリップフロップ（１３）を備え、前記第Ｉのレーンの前記第１のフリップフロップ（１３）の出力が第２のクロック信号として前記第Ｉのレーン内に分配される。
【００１７】
本発明の態様（ＭＯＤＥＳ）の１つにおいて、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ以下の整数）は、前記第１のクロック信号又は前記第１のクロック信号の分周信号を共通のサンプリングクロックとする（Ｍ−１）段（ただし、Ｍは２以上の整数）のフリップフロップ（１２）を備えている。さらに、第（Ｊ−１）のレーンと第Ｊのレーンの間の前記第２のクロック信号線（２２）と、（Ｍ−１）段のフリップフロップの最終段のフリップフロップ（１２）の出力とに、第１、第２の入力がそれぞれ接続され、出力が前記第Ｊのレーンの前記第１のフリップフロップ（１３）の入力に接続されたセレクタ（１４）を備えている。前記第１のフリップフロップ（１３）の反転出力が、前記（Ｍ−１）段のフリップフロップの初段のフリップフロップ（１２）の入力に帰還される構成とし、隣のレーンから転送された第２のクロック信号（パラレルクロック信号）をサンプリングしてレーン内の第２のクロック信号とするか、当該レーン内で第１のクロック信号を分周して第２のクロック信号を生成するかを選択できる。
【００１８】
本発明の態様（ＭＯＤＥＳ）の別の１つにおいて、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ−１以下の整数）は、前記第１のクロック信号を共通のサンプリングクロック信号として入力とし、初段が第Ｊのレーンの前記第１のフリップフロップ（図３の１３）の出力を入力とし、（Ｎ−１）段（ただし、Ｎは２以上の所定の整数）のフリップフロップ（図３の１２）を備えたシフトレジスタを有し、前記第Ｊのレーンの前記シフトレジスタの（Ｎ−１）段目のフリップフロップの出力が、前記第Ｊのレーンと前記第（Ｊ＋１）のレーン間に設けられた第２のクロック信号線（２２）を介して、前記第（Ｊ＋１）のレーンの前記第１のフリップフロップ（１３）に入力される構成としてもよい。
【００１９】
本発明の態様（ＭＯＤＥＳ）の別の１つにおいて、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ以下の整数）は、前記第１のクロック信号を共通のサンプリングクロック信号として入力する、カスケード接続された（Ｍ−１）段のフリップフロップ（１２’：図３ではＭ＝２）を備え、前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた前記第２のクロック信号線（２２）と、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップ（１２’）の最終段の出力と、に第１、第２の入力がそれぞれ接続され、出力が、前記第Ｊのレーンの前記第１のフリップフロップ（１３）の入力に接続されたセレクタ（１４）を備え、前記第Ｊのレーンの前記第１のフリップフロップの出力が、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの初段（１２’）に帰還入力される。セレクタ（１４）で第２の入力を選択時、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップ（１２’）と前記第Ｊのレーンの前記第１のフリップフロップ（１３）とがカスケード接続され、Ｍ段のフリップフロップからなる第１の分周回路を構成する。一方、セレクタ（１４）で前記第１の入力を選択時、前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた第２のクロック信号線（２２）からの信号が、前記第Ｊのレーンの前記第１のフリップフロップ（１３）の入力に入力される。Ｊが２以上（Ｓ−１）以下の第Ｊのレーンについて、前記（Ｍ−１）段のフリップフロップの最終段の出力が前記第Ｊのレーンと第（Ｊ＋１）のレーンの間に設けられた第２のクロック信号線を介して第（Ｊ＋１）のレーンに出力される。
【００２０】
本発明の態様（ＭＯＤＥＳ）の別の１つにおいては、第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ−１以下の整数）において、前記第１のフリップフロップ（１３）の出力を、前記（Ｎ−１）段のフリップフロップからなる前記シフトレジスタの初段に入力し、前記シフトレジスタの最終段の出力が、前記第Ｊのレーンと第（Ｊ＋１）のレーン間に設けられた第２のクロック信号線（２２）を介して、隣の第（Ｊ＋１）のレーンの前記第１のフリップフロップ（１３）に入力される構成としてもよい。前記Ｎは、前記各レーン内に分配される前記第２のクロック信号が前記第１のクロック信号を２Ｎ分周したものである場合のＮに対応する。
【００２１】
本発明の態様（ＭＯＤＥＳ）のさらに別の１つにおいて、各レーンが、前記レーン内に入力された前記第１クロック信号を分周する第２の分周回路（図６、図７、図８の１５）を備え、前記第２の分周回路から出力される前記第１のクロック信号の分周信号を前記各レーン内に分配し、前記第１のレーンの前記第１の分周回路の前記Ｍ段のフリップフロップ（図６、図７、図８の１２、１３）は、前記第１のレーン内の前記第２の分周回路から出力される前記第１のクロック信号の分周信号を共通のサンプリングクロック信号とし、前記第Ｉのレーン（Ｉは２以上のＳ以下）の前記第１のフリップフロップ（図６、図７、図８の１３）は、前記第Ｉのレーン内の前記第２の分周回路から出力される前記第１のクロック信号の分周信号をサンプリングクロック信号とする構成としてもよい。
【００２２】
本発明の態様（ＭＯＤＥＳ）のさらに別の１つにおいて、前記第Ｉのレーン（Ｉは２以上のＳ以下）の前記第２の分周回路を構成するフリップフロップの初段（図７、図８の１６）には、セレクタ（図７、図８の１７）を介して、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線（２３）を介して転送された、前記第（Ｉ−１）のレーン内の前記第２分周回路（１５）からの前記第１のクロック信号の分周信号が入力される構成としてもよい。このセレクタ（１７）は、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線（２３）と、前記第Ｉのレーンの前記第２の分周回路（１５）の出力を第１、第２の入力に入力し、選択信号に基づき一方を選択し、前記セレクタの出力が、前記第２の分周回路を構成するフリップフロップ（１５）の初段に入力される。なお、第２の分周回路の構成によっては、前記セレクタの出力の反転信号が、前記第２の分周回路を構成するフリップフロップ（１５）の初段に入力される。
【００２３】
本発明の態様（ＭＯＤＥＳ）のさらに別の１つにおいて、第１のレーンは、前記第１のレーン内に入力された前記第１クロック信号をサンプリングクロック信号とする１つ又は複数段のフリップフロップ（１５）を備えた第２の分周回路を備え、前記第１のレーンの前記第１の分周回路の前記Ｍ段のフリップフロップ（１２、１３）は、前記第１のレーンの前記第２の分周回路から出力される前記第１のクロック信号の分周信号を共通のサンプリングクロック信号とする。第Ｉのレーン（Ｉは２以上のＳ以下）は、前記第Ｉのレーン内に入力された前記第１クロック信号を共通のサンプリングクロック信号とするＫ段（ただし、Ｋは１以上の整数）のフリップフロップ（１５）を備えた第２の分周回路と、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線を介して転送された、前記第（Ｉ−１）のレーン内の前記第１のクロック信号の分周信号を初段が入力し、共通のサンプリングクロック信号として入力とする２Ｋ段のフリップフロップ（１６）からなるシフトレジスタと、を備え、さらに、前記第２の分周回路（１５）の出力と、前記２Ｋ段のフリップフロップ（１６）からなるシフトレジスタの最終段の出力と、を第１、第２の入力に入力する第２のセレクタ（１７）を備え、前記第２のセレクタの出力（１７）が、前記第１のクロック信号の分周信号として、前記第Ｉのレーン内に分配され、前記第Ｉのレーン（Ｉは２以上のＳ以下）の前記第１のフリップフロップは、前記第Ｉのレーン内の前記第２のセレクタ（１７）から出力される前記第１のクロック信号の分周信号をサンプリングクロック信号とする。以下、例示的実施形態に即して説明する。
【００２４】
＜実施形態１＞
図１は、本発明の第１の実施形態の構成を示す図である。クロック駆動回路２０は、不図示のＰＬＬ（位相同期ループ）等からのクロック信号（例えばＧＨｚオーダ）を受け、複数のレーンが共通に接続された第１のクロック信号線２１にシリアルクロック信号を出力する。
【００２５】
第１のレーン（レーン１）１０は、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１を備え、レシーバ１１から出力されるシリアルクロック信号はレーン１内に分配される。シリアルクロック信号をサンプリングクロック信号として共通に入力する、カスケード接続された２段のフリップフロップ１２、１３を備え、２段目のフリップフロップ１３の出力の反転信号（反転出力）が初段のフリップフロップ１２に帰還入力される分周回路を備えている。２段目のフリップフロップ１３の出力がパラレルクロック信号としてレーン１内に分配される。
【００２６】
なお、図１において、フリップフロップ１２の入力端子（データ端子）の○は反転入力（負論理入力）を表しており、フリップフロップ１３の出力が１のときは０を入力し、フリップフロップ１３の出力が０のときは、１を入力することと等価となる。フリップフロップ１２、１３は通常、出力端子（正転出力端子）（Ｑ）と、出力端子（Ｑ）の反転信号を出力する反転出力端子（ＱＢ）を備えており、図１等の接続は、フリップフロップ１３の反転出力（ＱＢ）を、フリップフロップ１２のデータ端子（Ｄ）に帰還接続し、フリップフロップ１３の出力端子（Ｑ）からの出力信号をレーン１内のパラレルクロック信号として分配し、フリップフロップ１２の出力端子（Ｑ）をフリップフロップ１３のデータ端子（Ｄ）に接続することを表している。図１以降では、簡単のため、フリップフロップ１２のデータ端子を負論理入力で表しているが、フリップフロップ１３の反転出力又はフリップフロップの出力信号の反転信号をフリップフロップ１２がデータ端子に入力することと等価である。
【００２７】
第２のレーン（レーン２）１０は、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１を備え、レシーバ１１から出力されるシリアルクロック信号は第２のレーン内に分配される。第１のレーン１０の１段目のフリップフロップ１２の出力（２段目のフリップフロップ１３のデータ端子に入力される）を、第１と第２のレーン間のパラレルクロック信号線２２及び、第２のレーン（レーン２）のセレクタ１４を介して、入力に受け、第２のレーン(レーン２)１０のレシーバ１１から当該レーン内に分配されるシリアルクロック信号をサンプリングクロック信号として前記入力をサンプルするフリップフロップ１３を備え、このフリップフロップ１３の出力が、パラレルクロック信号として、第２のレーン内に分配される。
【００２８】
第３のレーン（レーン３）１０は、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１を備え、レシーバ１１から出力されるシリアルクロック信号は第３のレーン内に分配される。隣の第２のレーンのフリップフロップ１２の出力を、第２のレーンと第３レーン間のパラレルクロック信号線２２、及び、レーン３内のセレクタ１４を介して、入力に受け、レーン３内のレシーバ１１から出力されるシリアルクロック信号をサンプリングクロック信号として前記入力をサンプルするフリップフロップ１３を備え、フリップフロップ１３の出力がパラレルクロック信号として前記第３のレーン内に分配される。
【００２９】
第４以降のレーンを備える場合も、同様にして、第Ｉのレーン（ただし、Ｉは４以上の所定の整数）は、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１を備え、レシーバ１１から出力されるシリアルクロック信号は第Ｉレーン内に分配される。隣の第（Ｉ−１）のレーンのフリップフロップ１２の出力を、第（Ｉ−１）のレーンと第Ｉのレーン間の第２のクロック信号線２２と、第（Ｉ−１）のレーンのセレクタ１４を介して、入力に受け、レシーバ１１から出力されるシリアルクロック信号をサンプリングクロックとして前記入力をサンプルするフリップフロップ１３を備え、フリップフロップ１３の出力がパラレルクロック信号として前記第Ｉのレーン内に分配される。
【００３０】
本実施形態において、第２以降の各レーン１０は、レシーバ１１から当該レーン内に分配されたシリアルクロック信号をフリップフロップ１３と共通のサンプリングクロックとするフリップフロップ１２を備え、隣のレーンと当該レーンの間のパラレルクロック信号線２２と、フリップフロップ１２の出力に、第１、第２の入力がそれぞれ接続され、出力が、当該レーンのフリップフロップ１３の入力に接続されたセレクタ１４を備え、フリップフロップ１３の出力の反転信号がフリップフロップ１２の入力に帰還接続される。セレクタ１４は、選択信号ｓｅｌに基づき、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いる場合、第１の入力を選択して、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号をフリップフロップ１３の入力に供給する。
【００３１】
第２以降の各レーン１０において、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いず、当該レーン内でシリアルクロック信号を分周してパラレルクロック信号を生成する場合、セレクタ１４は、第２の入力を選択してフリップフロップ１２の出力をフリップフロップ１３の入力に供給し、フリップフロップ１２、１３は４分周回路として機能する。当該レーン内でシリアルクロック信号を分周してパラレルクロック信号を生成する場合（セレクタ１４で第２の入力選択時）、各レーン間でのパラレルクロック信号の遅延調整は行われず、各レーン間のパラレルクロック信号の同期は保証されない。
【００３２】
なお、図１に示した構成では、第１のレーンにおける２段カスケード接続されたフリップフロップ１２と１３は、４分周回路を構成しているが、本発明において、パラレルクロック信号の分周数は４分周に限定されるものでないことは勿論である。例えばＭ段（Ｍは２以上の整数）カスケード接続され、最終段の出力の反転信号を初段に帰還するフリップフロップを備え、Ｍ−１段目のフリップフロップの出力（Ｍ段目）のフリップフロップへの入力）を、パラレルクロック線２２を介して第２のレーンのフリップフロップ１３の入力に供給する構成としてもよい。この場合、第２のレーンにおいてフリップフロップ１２はＭ−１段カスケード接続され、Ｍ−１段目のフリップフロップの出力と、第１のレーンからのパラレルクロック線２２とがセレクタ１４に入力されることになる。他のレーンについても同様とされる。また分周値は２の倍数等に限定されるものでなく、任意であってよい。
【００３３】
図２は、本発明の一実施形態の動作を説明するタイミング図である。図２には、レーン１、２、３に分配されるシリアルクロック信号（ａ）と、レーン１、２、３のそれぞれにおいてレーン内に分配されるパラレルクロック信号（各レーンのフリップフロップ１３の出力）が実線の波形（ｂ）、（ｄ）、（ｆ）で示され、レーン１からレーン２、レーン２からレーン３にパラレルクロック信号線２２を介して転送されるパラレルクロック信号（フリップフロップ１２の出力）は、破線の波形（ｃ）、（ｅ）で示されている。なお、図２において、パラレルクロック信号は、シリアルクロック信号を６分周して生成される。この６分周構成は、図１において、各レーンに、フリップフロップ１３の出力を入力するフリップフロップ１２の後段にさらにフリップフロップ１２を備え、２段目のフリップフロップ１２の出力がセレクタ１４を介してフリップフロップ１３に入力される。フリップフロップ１２及び１３はレシーバからのシリアルクロック信号を共通のサンプルリングクロック信号とする。
【００３４】
図２に示すように、第２のレーン以降の各レーンにおいては、若番側の隣接レーンの１クロック（シリアルクロック信号）前のパラレルクロック信号がパラレルクロック線２２を介して当該各レーン内のフリップフロップ１３に転送され、フリップフロップ１３は転送されたパラレルクロック信号を次のシリアルクロック信号の立ち上がりエッジでサンプリングすることで、各レーン内に分配されるパラレルクロック信号のタイミングを、複数レーン１、２、３間で合わせることができる。また、各レーンに、パラレルクロック信号を分配するクロック駆動回路を具備せず、パラレルクロック信号とシリアルクロック信号の遅延調整を容易化している。
【００３５】
＜実施形態２＞
図３は、本発明の第２の実施形態の構成を示す図である。図３の第１のレーン、第３のレーンは図１と同一構成である。第２のレーンは、シリアルクロック信号線２１からシリアルクロック信号を入力するレシーバ１１と、第１のレーンのフリップフロップ１３に入力されるフリップフロップ１２の出力を、第１のレーンと第２のレーン間に設けられたパラレルクロック信号線２２を介して第１の入力に受けるセレクタ１４と、セレクタ１４の出力を受けるフリップフロップ１３（第１のフリップフロップ）を備え、フリップフロップ１３の出力はパラレルクロック信号として第２のレーン内に分配される。さらに、フリップフロップ１３の出力を入力として初段のフリップフロップ１２が受け、第２のレーン内のレシーバ１１からのシリアルクロック信号をサンプリングクロック信号として共通に受ける、３段構成のフリップフロップ１２からなるシフトレジスタを備えている。さらに、第２のレーン１０’において、フリップフロップ１３の出力の反転信号を入力とし、第２のレーン内のレシーバ１１からのシリアルクロック信号をサンプリングクロック信号として受けるフリップフロップ１２’を備えている。フリップフロップ１２’の出力は、セレクタ１４の第２の入力に接続される。
【００３６】
図３の例では、パラレルクロック信号は、シリアルクロック信号を４分周して生成される。第２のレーン（レーン２）１０’において、３段のフリップフロップ１２がシフトレジスタを構成し、セレクタ１４で第１の入力が選択された場合、３段のフリップフロップ１２は、フリップフロップ１３とともに４段のシフトレジスタを形成し、パラレルクロック信号のタイミング調整が行われる。すなわち、セレクタ１４は、隣のレーン１からパラレルクロック信号線２２を介して転送される分周クロック信号（パラレルクロック信号）を用いる場合、選択信号ｓｅｌに基づき、第１の入力を選択し、フリップフロップ１３に与え、フリップフロップ１３の出力は、３段のフリップフロップ１２からなるシフトレジスタの初段に入力される。すなわち、隣のレーン１からパラレルクロック信号線２２を介して転送される分周クロック信号（パラレルクロック信号）は、フリップフロップ１３でサンプルされ、その出力は、３段のフリップフロップ１２を順次後段に転送され、第２のレーンのフリップフロップ１３でサンプルされたパラレルクロック信号から、シリアルクロック信号３サイクル分遅れて、パラレルクロック信号線２２を介して、第３のレーン内のセレクタ１４を介して、第３のレーン内のフリップフロップ１３に入力され、シリアルクロック信号４サイクル分（パラレルクロック信号の１周期分）遅れてサンプルされる。
【００３７】
第２のレーンのフリップフロップ１３によりシリアルクロック信号でサンプルされた出力は、パラレルクロック信号線２２を介して第３のレーンに転送されるパラレルクロック信号よりも、シリアルクロック信号の３サイクル分進んでいる。なお、第２のレーン内のフリップフロップ１３でサンプルされたパラレルクロック信号は、第２のレーン内に分配される。
【００３８】
なお、隣のレーン１からパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いず、当該レーン内でシリアルクロック信号を分周してパラレルクロック信号を生成する場合、選択信号ｓｅｌに基づき、セレクタ１４は、第２の入力を選択し、フリップフロップ１２’の出力をフリップフロップ１３の入力に供給し、フリップフロップ１２’と１３は４分周回路として機能する。
【００３９】
第３のレーン（レーン３）（１０’）は、隣の第２のレーン（レーン２）の３段シフトレジスタを構成する最終段のフリップフロップ１２からに出力を、第２のレーンと第３レーン間のパラレルクロック信号線２２を介して、第１の入力に受けるセレクタ１４を備え、セレクタ１４の出力はフリップフロップ１３に入力され、フリップフロップ１３の出力の反転信号はフリップフロップ１２の入力に帰還される。フリップフロップ１２の出力はセレクタ１４の第２の入力に接続される。フリップフロップ１３の出力がパラレルクロック信号として前記第３のレーン内に分配される。セレクタ１４は、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いる場合には、第１の入力を選択して、隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号をフリップフロップ１３の入力に供給する。隣のレーンからパラレルクロック信号線２２を介して転送されるパラレルクロック信号を用いず、当該レーン内でシリアルクロック信号を分周してパラレルクロック信号を生成する場合、セレクタ１４は第２の入力を選択しフリップフロップ１２の出力をフリップフロップ１３の入力に供給し、フリップフロップ１２、１３は４分周回路として機能する。
【００４０】
なお、Ｓ個のレーン（Ｓは４以上の整数）構成の場合、第２乃至第（Ｓ−１）レーンは第２レーンと同一構成とされ、第Ｓのレーンは、図３の第３のレーンと同一構成とされる。
【００４１】
図４は、図３に示した本実施形態の動作を説明するためのタイミングチャートである。図４において、パラレルクロック信号はシリアルクロック信号を６分周して生成される。図３において、各レーンは、フリップフロップ１３の出力の反転信号を入力するフリップフロップ１２の後段にさらにフリップフロップ１２を備え、２段目のフリップフロップ１２の出力がセレクタ１４を介してフリップフロップ１３に入力される。フリップフロップ１２及び１３はレシーバからのシリアルクロック信号を共通のサンプルリングクロック信号とする。第２のレーン（レーン２）内のフリップフロップ１２からなるシフトレジスタは５段のフリップフロップで構成される。
【００４２】
レーン１、２、３に分配されるシリアルクロック信号（ａ）と、レーン１、２、３においてレーン内に分配されるパラレルクロック信号（各レーンのフリップフロップ１３の出力）が実線の波形（ｂ）、（ｄ）、（ｉ）で示されている。波形（ｃ）はレーン１からレーン２にパラレルクロック信号線２２を介して転送されるパラレルクロック信号（フリップフロップ１２の出力）である。レーン２において、レーン１からパラレルクロック信号線２２を介して転送されるパラレルクロック信号（波形（ｃ））をフリップフロップ１３でサンプルした波形は、レーン２内のパラレルクロック信号として分配されるとともにソフトレジスタの初段のフリップフロップ１２−１に帰還され、フリップフロップ１２−１は１クロック遅れた波形（ｅ）を出力し、次段以降のフリップフロップは、前段のフリップフロップの出力を１クロックサイクル遅れて出力し（（ｆ）〜（ｈ））、６段のフリップフロップからなるシフトレジスタの出力（波形（ｈ））は、パラレルクロック線２２を介してレーン３に入力され、レーン３のフリップフロップ１３にてサンプルされる。レーン３のフリップフロップ１３の出力はレーン３内のパラレルクロック信号（ｉ）としてレーン内に分配される。
【００４３】
＜実施形態２：変形例＞
図５は、本実施形態の動作の変形例を示すタイミングチャートである。図５において、レーン１、２、３に分配されるシリアルクロック信号（ａ）と、レーン１、２、３においてレーン内に分配されるパラレルクロック信号（各レーンのフリップフロップ１３の出力）が実線の波形（ｂ）、（ｄ）、（ｇ）で示されている。波形（ｃ）はレーン１からレーン２にパラレルクロック信号線２２を介して転送されるパラレルクロック信号（レーン１のフリップフロップ１２の出力）である。レーン２において、レーン１からパラレルクロック信号線２２を介して転送されるパラレルクロック信号（波形（ｃ））をフリップフロップ１３でサンプルした波形（ｄ）は、レーン２内のパラレルクロック信号として分配されるとともに、シフトレジスタの初段のフリップフロップ１２に帰還される。その際、波形（ｄ）はインバータで反転され、１８０度位相を遅らせる。初段のフリップフロップは、波形（ｄ）の反転信号をシリアルクロック信号１クロックサイクル（位相で６０度）遅れらせた波形（ｅ）を出力し、次の段のフリップフロップ１２は、波形（ｅ）をシリアルクロック信号１クロックサイクル（位相で６０度）遅れらせた波形（ｆ）をパラレルクロック線２２に出力する。レーン３のフリップフロップ１３は、波形（ｆ）を、レーン３内のシリアルクロック信号にてサンプルする。レーン３のフリップフロップ１３の出力はレーン３内のパラレルクロック信号波形（ｈ）としてレーン内に分配される。
【００４４】
図５の実施形態によれば、パラレルクロック信号がシリアルクロック信号を６分周したものである場合において、図３のフリップフロップ１３の反転信号を、シフトレジスタの初段に入力する構成としたことで、出力がセレクタ１４に接続されたシフトレジスタを構成するフリップフロップ１２は２段で済む。
【００４５】
これに対して、図４においては、シフトレジスタを構成するフリップフロップ１２（第２のレーン内のフリップフロップ１２、１３）は５段構成とされる。また、パラレルクロック信号がシリアルクロック信号を４分周したものである場合において、出力がセレクタ１４に接続されたシフトレジスタを構成するフリップフロップ１２は１段で済む。これに対して、図４の実施形態においては、シフトレジスタを構成するフリップフロップ１２は２段構成とされる（図３の構成に対応）。
【００４６】
＜実施形態３＞
図６は、本発明の第３の実施形態の構成を示す図である。図６を参照すると、本実施形態は、図１の前記実施形態と相違して、第１のレーン（１０”）において、レシーバ１１から出力されるシリアルクロック信号をフリップフロップ１５で２分周させた信号を、フリップフロップ１２、１３のサンプリングクロック信号として用いている。フリップフロップ１２の出力は、パラレルクロック信号線２２を介して第２のレーンに出力され、フリップフロップ１３の出力は、第１のレーン内のパラレルクロック信号として分配される。
【００４７】
第２、第３のレーン（レーン２、３）の各レーンにおいて、第２、第３のレーン内に入力されたシリアルクロック信号をサンプリングクロック信号とし、出力をレーン内に反転信号を帰還入力するフリップフロップ１５を備えている。入力されたシリアルクロックをレーン内に分配する場合、セレクタ１７、１８を介して、フリップフロップ１５の出力がシリアルクロック信号の２分周信号として第２、第３のレーン内に分配される。フリップフロップ１５の出力信号はセレクタ１８を介して、レーン内のシリアルクロックとして分配され、セレクタ１７を介して反転信号がフリップフロップ１５のデータ端子に入力され、フリップフロップ１５は、データ端子の信号を、レシーバ１１の出力に応答してサンプルする。
【００４８】
第１のレーン１０”のフリップフロップ１５から出力されるシリアルクロック信号の２分周信号は、第１のレーンと第２のレーン間に設けられたシリアル分周クロック信号線２３を介して第２のレーン１０”に供給される。
【００４９】
第２のレーンでは、シリアル分周クロック信号線２３を介して第１のレーンから入力された第１クロック信号の分周信号を、初段が入力し、レシーバ１１からのシリアルクロック信号をサンプリングクロックとする２段カスケード接続されたフリップフロップ１６を備えたシフトレジスタを備えている。
【００５０】
さらに、反転出力が入力に帰還され、第２のレーン内のシリアルクロック信号をサンプリング信号とし２分周回路を構成するフリップフロップ１５の出力と、第２のレーン内のシリアルクロック信号をサンプリング信号としシフトレジスタを構成する２段のフリップフロップ１６の最終段の出力と、を第１、第２の入力に入力するセレクタ１７を備え、セレクタ１７の出力が、前記第１のクロック信号の分周信号として、前記第２、第３のレーン内に分配される。第２のレーンのセレクタ１７の出力は、シリアル分周クロック信号線２３を介して第３のレーンに供給される。
【００５１】
セレクタ１７が第２の入力を選択する場合、隣の第１のレーンからシリアル分周クロック信号線２３を介して転送された２分周シリアルクロック信号を２段のフリップフロップ１６からなるシフトレジスタでタイミング調整した信号が第２のレーン内に分配され、さらに、シリアル分周クロック信号線２３を介して第３のレーンに転送される。隣のレーンからの分周シリアルクロック信号を使用しない場合、セレクタ１７は第１の入力を選択し、第２のレーン内の２分周回路（１５）の出力が第２のレーン内に分配される。第３のレーンも同様とされる。ただし、第３のレーンは、隣のレーン（第４のレーン）が存在しない場合、第４のレーンにシリアル分周クロック信号を転送することはしない。なお、隣の第１のレーンからシリアル分周クロック信号を使用する場合に、サンプリングクロック信号の供給を停止する等の制御を行い、フリップフロップ１５の動作を停止させるようにしてもよい。また、レーン内で分周クロック信号を作成する場合（フリップフロップ１５を動作させる場合）、フリップフロップ１６の動作を停止させるようにしてもよい。
【００５２】
図６において、シリアルクロック信号を分周する回路として、簡単のため、フリップフロップ１５を１つ備えた構成（２分周回路）を示したが、本発明がかかる構成に限定されるものではいことは勿論である。すなわち、フリップフロップ１５のかわりに、複数段カスケード接続されたフリップフロップを備えてもよい。フリップフロップ１５でシリアルクロック信号をＮ分周する場合、シフトレジスタ１６を構成するフリップフロップはＮ段接続される。
【００５３】
＜実施形態３：変形例１＞
図７は、第３の実施形態の変形例１の構成を示す図である。図６の回路は、実装上、例えば図７に示すように、２分周回路を構成するフリップフロップ１５を、シフトレジスタを構成するフリップフロップ１６の１部に組み入れる構成としてもよいことは勿論である。この場合、隣のレーンからのシリアル分周クロック信号線２３と、フリップフロップ１５の出力帰還路とを第１、第２の入力とするセレクタ１７を備え、フリップフロップ１５の出力を負論理入力とし、フリップフロップ１５と共通のサンプリングクロックで駆動されるフリップフロップ１６（負論理入力又は反転出力）を備え、フリップフロップ１５の出力とフリップフロップ１６の出力が、セレクタ１８に入力される構成としてもよい。セレクタ１７、１８で第１の入力を選択するときは、フリップフロップ１５からなる２分周回路とされる。セレクタ１７、１８で第２の入力を選択するときは、隣のレーンからのシリアル分周クロック信号線２３を介して転送された分周クロック信号を２段のフリップフロップ１５、１６でシフトしセレクタ１８から出力する構成とされる。
【００５４】
＜実施形態３：変形例２＞
図８は、本発明の第３の実施形態の変形例２の構成を示す図である。図８に示すように、この変形例において、第１のレーンは、図６の構成と同一であり、第２、第３のレーンにおいて、隣のレーンからパラレルクロック線２２を介してパラレルクロックを受けレーン内に分配する回路（フリップフロップ１２、セレクタ１４、フリップフロップ１３）の構成も、図６の構成と同一である。本実施形態の変形例では、第２、第３のレーンにおいて、シリアルクロックから２分周クロックを生成する回路を、セレクタ１７とフリップフロップ１５で構成している。レーン２のセレクタ１７は、レーン１からのシリアル分周クロック線２３からの２分周クロック信号を第１の入力に入力し、レーン２内のフリップフロップ１５の出力を第２の入力に入力し、選択信号ｓｅｌにより一方を選択し、フリップフロップ１５の入力には、セレクタ１７の反転信号が入力され、フリップフロップ１５はレシーバ１１で受信したシリアルクロック信号で入力をサンプルする。セレクタ１７はローカルモードのときは、第１の入力（フリップフロップ１５の出力）を選択し、隣のレーンとの同期をとるときは、第２の入力（シリアル分周クロック線２３）を選択する。フリップフロップ１５の出力はシリアルクロック信号としてレーン内に分配されるとともに、シリアル分周クロック線２３を介してレーン３のセレクタ１７に入力される。フリップフロップ１５の出力（２分周クロック）は、パラレルクロックの４分周回路を構成するフリップフロップ１２、１３のサンプリングクロック信号として入力される。
レーン３のセレクタ１７は、レーン２からのシリアル分周クロック線２３からの２分周クロック信号を第１の入力に入力し、レーン２内のフリップフロップ１５の出力を第２の入力に入力し、選択信号ｓｅｌにより一方を選択する。フリップフロップ１５の入力には、セレクタ１７の反転信号が入力され、フリップフロップ１５はレシーバ１１で受信したシリアルクロック信号で入力をサンプルする。第２のレーンと同様、セレクタ１７はローカルモードのときは、第１の入力（フリップフロップ１５の出力）を選択し、隣のレーンとの同期をとるときは、第２の入力（シリアル分周クロック線２３）を選択する。フリップフロップ１５の出力（２分周クロック）は、シリアルクロック信号としてレーン内に分配され、パラレルクロックの４分周回路を構成するフリップフロップ１２、１３のサンプリングクロック信号として入力される。
【００５５】
＜実施形態３の動作＞
図９は、図６乃至図８に示した本発明の第３の実施形態の動作を説明する図である。なお、図９において、パラレルクロック信号はシリアルクロック信号の１２分周信号とされる。各レーンにおいて、フリップフロップ１２とフリップフロップ１３の間には１つのフリップフロップ１２を備えている。レーン１、２、３に分配されるシリアルクロック信号（ａ）と、レーン１、２、３において、シリアルクロック信号を２分周した２分周クロック信号（ｂ）、（ｅ）、（ｉ）と、レーン１、２、３内に分配されるパラレルクロック信号（各レーンのフリップフロップ１３の出力）が実線の波形（ｃ）、（ｆ）、（ｈ）が示されている。さらに、波形（ｄ）は、レーン１からレーン２にパラレルクロック信号線２２を介して転送されるパラレルクロック信号（レーン１のフリップフロップ１２の出力）の波形である。
【００５６】
レーン２において、レーン１からパラレルクロック信号線２２を介して転送されるパラレルクロック信号（波形（ｃ））を、フリップフロップ１３でサンプルした波形（ｄ）は、レーン２内のパラレルクロック信号として分配されるとともに、シフトレジスタの初段のフリップフロップ１２に帰還される。その際、波形（ｄ）は、反転され、フリップフロップ１２は、波形（ｄ）の反転信号を１クロック遅れた波形（ｆ）を出力し、パラレルクロック線２２に出力する。
【００５７】
レーン３のフリップフロップ１３は、波形（ｆ）をレーン３内のシリアルクロック信号にてサンプルする。レーン３のフリップフロップ１３の出力はレーン３内のパラレルクロック信号波形（ｈ）としてレーン内に分配される。
【００５８】
図９に「同期タイミング」として示すように、レーン１、２、３内にそれぞれ分配されるパラレルクロック信号は波形（ｃ）、（ｆ）、（ｊ）に示すように、シリアル分周クロック線２３を介して転送され、レーン内に分配される２分周クロックの立ち上がりエッジに同期している。
【００５９】
以下に参考例として、本発明の構成をとらない比較例について説明する。
【００６０】
＜比較例１＞
図１０に、マルチレーン間のパラレルクロック同期回路の比較例１の構成を示す。なお、図１０は、本発明者により作成されたものである。各レーン（１、２、３）１０Ａに接続されたシリアルクロック線２１Ａとパラレルクロック線２２Ａを備えている。クロック駆動回路２０−１は、ＰＬＬ（位相同期ループ）等からのクロック信号を受け、シリアルクロック線２１Ａにシリアルクロック信号を出力する。各レーン１０Ａ内において、シリアルクロック信号２１Ａはレシーバ１１−１で受信され、各レーン内に分配される。また、シリアルクロック信号を分周回路３０で分周し、クロック駆動回路２０−２は分周クロック信号（パラレルクロック）をパラレルクロック線２２Ａに出力する。パラレルクロック線２２Ａのパラレルクロック信号は各レーン１０Ａ内のレシーバ１１−２で受信され、各レーン内に分配される。
【００６１】
図１１に、図１０の構成のタイミングチャートの一例を示す。図１１には、シリアルクロック信号と、レーン１、２、３に分配されるパラレルクロック信号のタイミング波形が示されている。クロック駆動回路から、シリアルクロック信号とパラレルクロック信号の双方を各レーンに分配している。
【００６２】
図１０の構成の場合、パラレルクロック信号の配線遅延がレーン１、２、３の各レーンで異なる。図１０においては、シリアルクロック信号とパラレルクロック信号の遅延変動を調整しレーン間で遅延を合わせる必要がある。
【００６３】
しかしながら、パラレルクロック信号とシリアルクロック信号の遅延時間を等しくすることは困難である。シリアルクロック信号とパラレルクロック信号を駆動するクロック駆動回路では必要とされる駆動能力が異なる。シリアルクロック信号とパラレルクロック信号のクロック駆動回路２０−１、２０−２を同じ構成にすると、遅延時間を合わせやすいが、シリアルクロックの駆動と同じ駆動能力した場合、パラレルクロック信号の駆動能力が過剰になり、消費電流が増大する。
【００６４】
＜比較例２＞
図１２は、比較例２の構成を示す図である。なお、図１２は本発明者により作成されたものである。シリアルクロック信号はクロック駆動回路２０−１によってレーン１、２、３に対して一括で駆動している。シリアルクロック信号を分周回路３０で分周した分周クロック信号をクロック駆動回路２０−２でレーン１、２、３に対して一括で駆動している。各レーン１、２、３では、シリアルクロック信号をレシーバ１１−１で受け、レーン内に分配する。パラレルクロック信号をデータ端子に入力し、シリアルクロック信号の立ち上がりエッジでサンプルして出力するフリップフロップ１２と、フリップフロップ１２の出力をデータ端子に受け、シリアルクロック信号の立ち上がりエッジでサンプルするフリップフロップ１３を備えている。フリップフロップ１２，１３は２段のシフトレジスタを構成し、フリップフロップ１３の出力がレーン内に分配される。
【００６５】
図１３は、図１２の回路の動作の一例を示すタイミングチャートである。図１２には、シリアルクロック信号と、レーン１、２、３に分配されるパラレルクロック信号のタイミング波形が示されている。図１３に示すように、クロック駆動回路２０−１、２０−２から、シリアルクロック信号と分周クロック信号（パラレルクロック信号）の双方を分配し、レーン１、２、３に分配されたパラレルクロック信号を、シリアルクロック信号でラッチしなおすことで、各レーンに分配されたパラレルクロック信号の差分を解消し、レーン間で位相を合わせることができる。図１２において、レーン１、２、３の破線で示す波形（ｂ）、（ｄ）、（ｆ）は、クロック駆動回路から各レーンに分配される分周クロック信号の波形を表している。レーン１、２、３において実線で示す波形（ｃ）、（ｅ） 、（ｇ）は、各レーンでシリアルクロック信号によりフリップフロップでラッチされレーン内に分配されるパラレルクロックである。図１３に、「同期タイミング」として示すように、各レーンにおいて実線で示すパラレルクロック信号の立ち上がりエッジはレーン間で位相が合っている。
【００６６】
図１２の構成においても、パラレルクロック信号とシリアルクロック信号の遅延時間を等しくすることは困難である。シリアルクロック信号とパラレルクロック信号で必要な駆動能力は相違している。シリアルクロック信号とパラレルクロック信号とクロック駆動回路を同じ回路構成とすると遅延時間を合わせやすいが、パラレルクロック信号では駆動能力が過剰になり消費電流が増大する。
【００６７】
＜比較例３＞
図１４は、比較例３の構成を示す図である。この比較例３では、シリアルクロック信号をクロック駆動回路２０−１で駆動してレーン１、２、３に分配し、シリアルクロック信号を分周回路３０で分周した分周クロック信号をクロック駆動回路２０−２で駆動しレーン１、２、３に分配している。各レーンにおいて、シリアルクロック線２０Ｃから受信したシリアルクロック信号を、分周回路（フリップフロップ１５）で２分周する。各レーンでは、クロック駆動回路２０−２より各レーンに分配されたパラレルクロック信号を、分周回路１５で２分周した信号でラッチし直すことで、各レーンに分配されたパラレルクロック信号の差分を解消し、位相をレーン間で合わせるようにしている。
【００６８】
図１５は、図１４の回路の動作の一例を示すタイミングチャートである。図１５において、レーン１、２、３の破線で示す波形（ｂ）、（ｅ）、（ｈ）は、クロック駆動回路２０−２から各レーンに分配される分周クロック信号のタイミング波形を表している。レーン１、２、３の波形（ｃ）、（ｆ）、（ｉ）はフリップフロップ１５の出力であるシリアルクロック２分周の波形を表している。レーン１、２、３の実線で示す波形（ｄ）、（ｇ）、（ｊ）は、各レーンでシリアルクロック信号の２分周信号によりフリップフロップ１２、１３でラッチされレーン内に分配されるパラレルクロック信号である。同期タイミングとして示すように、各レーンにおいて、実線で示すパラレルクロック信号は位相が合っている。
【００６９】
図１４の比較例３においても、シリアルクロック信号とパラレルクロック信号を駆動するクロック駆動回路が異なるため、シリアルクロック信号とパラレルクロック信号の遅延を合わせることは困難である。シリアルクロック信号とパラレルクロック信号のクロック駆動回路２０−１、２０−２を同一構成とし、遅延を合わせるようにした場合、パラレルクロック信号側のクロック駆動回路の駆動能力が過剰となり、消費電流が増大する。
【００７０】
上記のように、比較例１、２、３のいずれも、各レーンに供給するシリアルクロック信号とパラレルクロック信号をそれぞれ駆動する駆動回路を備えており、両者の駆動能力を同一として各レーン間でクロックのタイミングを調整する場合、クロック信号側のクロック駆動回路の駆動能力が過剰となり、消費電流が増大する。
【００７１】
上記比較例と相違して、本実施形態によれば、パラレルクロック信号をクロック駆動回路から各レーンに一括駆動するという構成をとらず、リアルクロックとパラレルクロックのクロック駆動回路を同一構成としてシリアルクロック信号とパラレルクロック信号の遅延を合わせる必要はない。このため、パラレルクロック信号側のクロック駆動回路の駆動能力が過剰となり、消費電流が増大するという問題も回避される。
【００７２】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７３】
１０、１０’、１０”、１０Ａ、１０Ｂ、１０Ｃ レーン（伝送路）
１１、１１−１、１１−２、１１−３ レシーバ
１２、１２’、１２−１、１２−２、１２−３、１３、１５、３１、３２、３３、３４ フリップフロップ
１４、１６、１７、１８ セレクタ
２０、２０−１、２０−２、２０２ クロック駆動回路
２１、２１Ａ シリアルクロック線（シリアルクロック信号）
２２、２２Ａ パラレルクロック線（パラレルクロック信号）
２３ シリアル分周クロック信号線
３０ 分周回路
【特許請求の範囲】
【請求項１】
複数のレーンが共通に接続された第１のクロック信号線に、第１のクロック信号を出力するクロック駆動回路を備え、
前記複数のレーンは、少なくとも第１、第２のレーンを含み、
前記第１のレーンは、
前記第１のクロック信号線から前記第１のクロック信号を入力し、
前記第１レーン内の前記第１のクロック信号を共通のサンプリングクロック信号とする、カスケード接続されたＭ段（ただし、Ｍは２以上の整数）のフリップフロップを有する第１の分周回路を備え、前記第１の分周回路の前記Ｍ段目のフリップフロップの出力信号が第２のクロック信号として前記第１のレーン内に分配され、
第２のレーンは、
前記第１のクロック信号線から前記第１のクロック信号を入力し、
前記第１のレーンの前記Ｍ段目のフリップフロップに入力される前記第１のレーンの（Ｍ−１）段目のフリップフロップの出力を、前記第１のレーンと前記第２のレーン間に設けられた第２のクロック信号線を介して、入力として受け、前記第２のレーン内の前記第１のクロック信号をサンプリングクロック信号として、前記入力をサンプルする第１のフリップフロップを備え、前記第２のレーンの前記第１のフリップフロップの出力が第２のクロック信号として前記第２のレーン内に分配される、通信インタフェース装置。
【請求項２】
前記複数のレーンが、さらに第３乃至第Ｓ（ただし、Ｓは３以上の整数）のレーンを備え、
第Ｉのレーン（ただし、Ｉは３以上のＳ以下の整数）は、
前記第１のクロック信号線から前記第１のクロック信号を入力して前記第Ｉのレーン内に分配し、
隣の第（Ｉ−１）のレーン内に設けられ、前記第（Ｉ−１）の前記第１のフリップフロップの出力を初段に受けるカスケード接続された（Ｍ−１）段のフリップフロップの最終段の出力を、前記第（Ｉ−１）のレーンと前記第Ｉのレーン間の第２のクロック信号線を介して、入力として受け、前記第Ｉのレーン内の前記第１のクロック信号又はその分周信号をサンプリングクロック信号として前記入力をサンプルする第１のフリップフロップを備え、前記第Ｉのレーンの前記第１のフリップフロップの出力が第２のクロック信号として前記第Ｉのレーン内に分配される、請求項１記載の通信インタフェース装置。
【請求項３】
前記複数のレーンが、さらに第３乃至第Ｓ（ただし、Ｓは３以上の整数）のレーンを有し、
第Ｊのレーン（ただし、Ｊは２以上、且つ、前記Ｓ以下の整数）は、
前記第１のクロック信号線から前記第１のクロック信号を入力して前記第Ｊのレーン内に分配し、
前記第Ｊのレーン内の前記第１のクロック信号を、共通のサンプリングクロック信号とする、カスケード接続された（Ｍ−１）段のフリップフロップを備え、
前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた第２のクロック信号線と、
前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの最終段の出力と、
に第１及び第２の入力がそれぞれ接続され、
出力が前記第Ｊのレーンの前記第１のフリップフロップの入力に接続されたセレクタを備え、
前記第Ｊのレーンの前記第１のフリップフロップの出力が、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの初段に帰還入力され、
前記セレクタで、前記第２の入力を選択時、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップと、前記第Ｊのレーンの前記第１のフリップフロップとがカスケード接続され、Ｍ段のフリップフロップからなる第１の分周回路を構成し、
前記セレクタで前記第１の入力を選択時、前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた第２のクロック信号線からの信号が、前記第Ｊのレーンの前記第１のフリップフロップの入力に入力され、
前記Ｊが２以上（Ｓ−１）以下の第Ｊのレーンについて、前記（Ｍ−１）段のフリップフロップの最終段の出力が、前記第Ｊのレーンと第（Ｊ＋１）のレーンの間に設けられた第２のクロック信号線を介して、前記第（Ｊ＋１）のレーンに供給される、請求項２記載の通信インタフェース装置。
【請求項４】
第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ−１以下の整数）は、
前記第１のクロック信号を共通のサンプリングクロック信号として入力し、
初段が前記第Ｊのレーンの前記第１のフリップフロップの出力を入力とし、（Ｎ−１）段（ただし、Ｎは２以上の所定の整数）のフリップフロップを備えたシフトレジスタを有し、
前記第Ｊのレーンの前記シフトレジスタの（Ｎ−１）段目のフリップフロップの出力が、前記第Ｊのレーンと前記第（Ｊ＋１）のレーン間に設けられた第２のクロック信号線を介して、前記第（Ｊ＋１）のレーンの前記第１のフリップフロップに入力される、請求項２記載の通信インタフェース装置。
【請求項５】
第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ以下の整数）は、
前記第Ｊのレーン内の前記第１のクロック信号を共通のサンプリングクロック信号とする、カスケード接続された（Ｍ−１）段のフリップフロップを備え、
前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた前記第２のクロック信号線と、
前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの最終段の出力と、
に第１及び第２の入力がそれぞれ接続され、
出力が、前記第Ｊのレーンの前記第１のフリップフロップの入力に接続されたセレクタを備え、
前記第Ｊのレーンの前記第１のフリップフロップの出力が、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの初段に帰還入力され、
前記セレクタで第２の入力を選択時、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップと前記第Ｊのレーンの前記第１のフリップフロップとがカスケード接続され、Ｍ段のフリップフロップからなる第１の分周回路を構成し、
前記第Ｊのレーンの前記セレクタで前記第１の入力を選択時、前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた第２のクロック信号線からの信号が、前記第Ｊのレーンの前記第１のフリップフロップの入力に入力され、
前記Ｊが２以上（Ｓ−１）以下の第Ｊのレーンについて、前記（Ｍ−１）段のフリップフロップの最終段の出力が前記第Ｊのレーンと第（Ｊ＋１）のレーンの間に設けられた第２のクロック信号線を介して前記第（Ｊ＋１）のレーンに供給される、請求項４記載の通信インタフェース装置。
【請求項６】
第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ−１以下の整数）において、
前記第１のフリップフロップの出力を、前記（Ｎ−１）段のフリップフロップからなる前記シフトレジスタの初段に入力し、
前記第Ｊのレーンの前記シフトレジスタの出力を、前記第Ｊのレーンと第（Ｊ＋１）のレーン間に設けられた第２のクロック信号線を介して、第（Ｊ＋１）のレーンの前記第１のフリップフロップの入力とする、請求項４又は５記載の通信インタフェース装置。
【請求項７】
前記Ｎは、前記各レーン内に分配される前記第２のクロック信号が前記第１のクロック信号をＮ分周したものである場合のＮに対応する、請求項４又は５記載の通信インタフェース装置。
【請求項８】
前記Ｎは、前記各レーン内に分配される前記第２のクロック信号が前記第１のクロック信号を２Ｎ分周したものである場合のＮに対応する、請求項６記載の通信インタフェース装置。
【請求項９】
前記第１乃至第Ｓのレーンの各レーンが、前記レーン内に入力された前記第１クロック信号を分周する第２の分周回路を備え、
前記第２の分周回路から出力される前記第１のクロック信号の分周信号を、前記各レーン内に分配し、
前記第１のレーンの前記第１の分周回路の前記Ｍ段のフリップフロップは、前記第１のレーン内の前記第２の分周回路から出力される前記第１のクロック信号の分周信号を共通のサンプリングクロック信号とし、
前記第Ｉのレーン（Ｉは２以上のＳ以下の整数）の前記第１のフリップフロップは、前記第Ｉのレーン内の前記第２の分周回路から出力される前記第１のクロック信号の分周信号をサンプリングクロック信号とする、請求項２記載の通信インタフェース装置。
【請求項１０】
前記第Ｉのレーン（Ｉは２以上のＳ以下の整数）の前記第２の分周回路を構成するフリップフロップの初段には、セレクタを介して、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線を介して転送された、前記第（Ｉ−１）のレーン内の前記第２分周回路からの前記第１のクロック信号の分周信号が入力される、請求項９記載の通信インタフェース装置。
【請求項１１】
前記第Ｉのレーンの前記セレクタは、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた前記第１の分周クロック信号線と、前記第Ｉのレーンの前記第２の分周回路の出力とを、第１と第２の入力に入力し、選択信号に基づき一方を選択し、前記セレクタの出力又はその反転信号が前記第２の分周回路を構成するフリップフロップの初段に入力される、請求項１０記載の通信インタフェース装置。
【請求項１２】
前記第１のレーンは、前記第１のレーン内に入力された前記第１クロック信号をサンプリングクロック信号とする１又は複数段のフリップフロップを備えた第２の分周回路を備え、
前記第１のレーンの前記第１の分周回路を構成する前記Ｍ段のフリップフロップは、前記第１のレーンの前記第２の分周回路から出力される前記第１のクロック信号の分周信号を共通のサンプリングクロック信号とし、
前記第Ｉのレーン（Ｉは２以上のＳ以下の整数）は、
前記第Ｉのレーン内に入力された前記第１クロック信号を共通のサンプリングクロック信号とする１又は複数段のフリップフロップを備えた第２の分周回路と、
隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線を介して転送された、前記第（Ｉ−１）のレーン内の前記第２の分周回路からの前記第１のクロック信号の分周信号を、初段が入力し、共通のサンプリングクロック信号として入力とする複数段フリップフロップからなるシフトレジスタと、
を備え、さらに
前記第２の分周回路の出力と、
前記シフトレジスタの最終段の出力と、
を第１、第２の入力に入力する第２のセレクタを備え、
前記第２のセレクタの出力が、前記第１のクロック信号の分周信号として、前記第Ｉのレーン内に分配され、
前記第Ｉのレーン（Ｉは２以上のＳ以下）の前記第１のフリップフロップは、前記第Ｉのレーン内の前記第２のセレクタから出力される前記第１のクロック信号の分周信号をサンプリングクロック信号とする、請求項９記載の通信インタフェース装置。
【請求項１３】
前記第Ｉのレーン（Ｉは２以上のＳ以下）において、前記第２の分周回路と前記シフトレジスタがフリップフロップを共用する、請求項１２記載の通信インタフェース装置。
【請求項１４】
請求項１乃至１３のいずれか１項記載の通信インタフェース装置を備えた半導体装置。
【請求項１】
複数のレーンが共通に接続された第１のクロック信号線に、第１のクロック信号を出力するクロック駆動回路を備え、
前記複数のレーンは、少なくとも第１、第２のレーンを含み、
前記第１のレーンは、
前記第１のクロック信号線から前記第１のクロック信号を入力し、
前記第１レーン内の前記第１のクロック信号を共通のサンプリングクロック信号とする、カスケード接続されたＭ段（ただし、Ｍは２以上の整数）のフリップフロップを有する第１の分周回路を備え、前記第１の分周回路の前記Ｍ段目のフリップフロップの出力信号が第２のクロック信号として前記第１のレーン内に分配され、
第２のレーンは、
前記第１のクロック信号線から前記第１のクロック信号を入力し、
前記第１のレーンの前記Ｍ段目のフリップフロップに入力される前記第１のレーンの（Ｍ−１）段目のフリップフロップの出力を、前記第１のレーンと前記第２のレーン間に設けられた第２のクロック信号線を介して、入力として受け、前記第２のレーン内の前記第１のクロック信号をサンプリングクロック信号として、前記入力をサンプルする第１のフリップフロップを備え、前記第２のレーンの前記第１のフリップフロップの出力が第２のクロック信号として前記第２のレーン内に分配される、通信インタフェース装置。
【請求項２】
前記複数のレーンが、さらに第３乃至第Ｓ（ただし、Ｓは３以上の整数）のレーンを備え、
第Ｉのレーン（ただし、Ｉは３以上のＳ以下の整数）は、
前記第１のクロック信号線から前記第１のクロック信号を入力して前記第Ｉのレーン内に分配し、
隣の第（Ｉ−１）のレーン内に設けられ、前記第（Ｉ−１）の前記第１のフリップフロップの出力を初段に受けるカスケード接続された（Ｍ−１）段のフリップフロップの最終段の出力を、前記第（Ｉ−１）のレーンと前記第Ｉのレーン間の第２のクロック信号線を介して、入力として受け、前記第Ｉのレーン内の前記第１のクロック信号又はその分周信号をサンプリングクロック信号として前記入力をサンプルする第１のフリップフロップを備え、前記第Ｉのレーンの前記第１のフリップフロップの出力が第２のクロック信号として前記第Ｉのレーン内に分配される、請求項１記載の通信インタフェース装置。
【請求項３】
前記複数のレーンが、さらに第３乃至第Ｓ（ただし、Ｓは３以上の整数）のレーンを有し、
第Ｊのレーン（ただし、Ｊは２以上、且つ、前記Ｓ以下の整数）は、
前記第１のクロック信号線から前記第１のクロック信号を入力して前記第Ｊのレーン内に分配し、
前記第Ｊのレーン内の前記第１のクロック信号を、共通のサンプリングクロック信号とする、カスケード接続された（Ｍ−１）段のフリップフロップを備え、
前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた第２のクロック信号線と、
前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの最終段の出力と、
に第１及び第２の入力がそれぞれ接続され、
出力が前記第Ｊのレーンの前記第１のフリップフロップの入力に接続されたセレクタを備え、
前記第Ｊのレーンの前記第１のフリップフロップの出力が、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの初段に帰還入力され、
前記セレクタで、前記第２の入力を選択時、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップと、前記第Ｊのレーンの前記第１のフリップフロップとがカスケード接続され、Ｍ段のフリップフロップからなる第１の分周回路を構成し、
前記セレクタで前記第１の入力を選択時、前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた第２のクロック信号線からの信号が、前記第Ｊのレーンの前記第１のフリップフロップの入力に入力され、
前記Ｊが２以上（Ｓ−１）以下の第Ｊのレーンについて、前記（Ｍ−１）段のフリップフロップの最終段の出力が、前記第Ｊのレーンと第（Ｊ＋１）のレーンの間に設けられた第２のクロック信号線を介して、前記第（Ｊ＋１）のレーンに供給される、請求項２記載の通信インタフェース装置。
【請求項４】
第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ−１以下の整数）は、
前記第１のクロック信号を共通のサンプリングクロック信号として入力し、
初段が前記第Ｊのレーンの前記第１のフリップフロップの出力を入力とし、（Ｎ−１）段（ただし、Ｎは２以上の所定の整数）のフリップフロップを備えたシフトレジスタを有し、
前記第Ｊのレーンの前記シフトレジスタの（Ｎ−１）段目のフリップフロップの出力が、前記第Ｊのレーンと前記第（Ｊ＋１）のレーン間に設けられた第２のクロック信号線を介して、前記第（Ｊ＋１）のレーンの前記第１のフリップフロップに入力される、請求項２記載の通信インタフェース装置。
【請求項５】
第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ以下の整数）は、
前記第Ｊのレーン内の前記第１のクロック信号を共通のサンプリングクロック信号とする、カスケード接続された（Ｍ−１）段のフリップフロップを備え、
前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた前記第２のクロック信号線と、
前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの最終段の出力と、
に第１及び第２の入力がそれぞれ接続され、
出力が、前記第Ｊのレーンの前記第１のフリップフロップの入力に接続されたセレクタを備え、
前記第Ｊのレーンの前記第１のフリップフロップの出力が、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップの初段に帰還入力され、
前記セレクタで第２の入力を選択時、前記第Ｊのレーンの前記カスケード接続された（Ｍ−１）段のフリップフロップと前記第Ｊのレーンの前記第１のフリップフロップとがカスケード接続され、Ｍ段のフリップフロップからなる第１の分周回路を構成し、
前記第Ｊのレーンの前記セレクタで前記第１の入力を選択時、前記第（Ｊ−１）のレーンと前記第Ｊのレーンの間に設けられた第２のクロック信号線からの信号が、前記第Ｊのレーンの前記第１のフリップフロップの入力に入力され、
前記Ｊが２以上（Ｓ−１）以下の第Ｊのレーンについて、前記（Ｍ−１）段のフリップフロップの最終段の出力が前記第Ｊのレーンと第（Ｊ＋１）のレーンの間に設けられた第２のクロック信号線を介して前記第（Ｊ＋１）のレーンに供給される、請求項４記載の通信インタフェース装置。
【請求項６】
第Ｊのレーン（ただし、Ｊは２以上、且つ、Ｓ−１以下の整数）において、
前記第１のフリップフロップの出力を、前記（Ｎ−１）段のフリップフロップからなる前記シフトレジスタの初段に入力し、
前記第Ｊのレーンの前記シフトレジスタの出力を、前記第Ｊのレーンと第（Ｊ＋１）のレーン間に設けられた第２のクロック信号線を介して、第（Ｊ＋１）のレーンの前記第１のフリップフロップの入力とする、請求項４又は５記載の通信インタフェース装置。
【請求項７】
前記Ｎは、前記各レーン内に分配される前記第２のクロック信号が前記第１のクロック信号をＮ分周したものである場合のＮに対応する、請求項４又は５記載の通信インタフェース装置。
【請求項８】
前記Ｎは、前記各レーン内に分配される前記第２のクロック信号が前記第１のクロック信号を２Ｎ分周したものである場合のＮに対応する、請求項６記載の通信インタフェース装置。
【請求項９】
前記第１乃至第Ｓのレーンの各レーンが、前記レーン内に入力された前記第１クロック信号を分周する第２の分周回路を備え、
前記第２の分周回路から出力される前記第１のクロック信号の分周信号を、前記各レーン内に分配し、
前記第１のレーンの前記第１の分周回路の前記Ｍ段のフリップフロップは、前記第１のレーン内の前記第２の分周回路から出力される前記第１のクロック信号の分周信号を共通のサンプリングクロック信号とし、
前記第Ｉのレーン（Ｉは２以上のＳ以下の整数）の前記第１のフリップフロップは、前記第Ｉのレーン内の前記第２の分周回路から出力される前記第１のクロック信号の分周信号をサンプリングクロック信号とする、請求項２記載の通信インタフェース装置。
【請求項１０】
前記第Ｉのレーン（Ｉは２以上のＳ以下の整数）の前記第２の分周回路を構成するフリップフロップの初段には、セレクタを介して、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線を介して転送された、前記第（Ｉ−１）のレーン内の前記第２分周回路からの前記第１のクロック信号の分周信号が入力される、請求項９記載の通信インタフェース装置。
【請求項１１】
前記第Ｉのレーンの前記セレクタは、隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた前記第１の分周クロック信号線と、前記第Ｉのレーンの前記第２の分周回路の出力とを、第１と第２の入力に入力し、選択信号に基づき一方を選択し、前記セレクタの出力又はその反転信号が前記第２の分周回路を構成するフリップフロップの初段に入力される、請求項１０記載の通信インタフェース装置。
【請求項１２】
前記第１のレーンは、前記第１のレーン内に入力された前記第１クロック信号をサンプリングクロック信号とする１又は複数段のフリップフロップを備えた第２の分周回路を備え、
前記第１のレーンの前記第１の分周回路を構成する前記Ｍ段のフリップフロップは、前記第１のレーンの前記第２の分周回路から出力される前記第１のクロック信号の分周信号を共通のサンプリングクロック信号とし、
前記第Ｉのレーン（Ｉは２以上のＳ以下の整数）は、
前記第Ｉのレーン内に入力された前記第１クロック信号を共通のサンプリングクロック信号とする１又は複数段のフリップフロップを備えた第２の分周回路と、
隣の第（Ｉ−１）のレーンと前記第Ｉのレーン間に設けられた第１の分周クロック信号線を介して転送された、前記第（Ｉ−１）のレーン内の前記第２の分周回路からの前記第１のクロック信号の分周信号を、初段が入力し、共通のサンプリングクロック信号として入力とする複数段フリップフロップからなるシフトレジスタと、
を備え、さらに
前記第２の分周回路の出力と、
前記シフトレジスタの最終段の出力と、
を第１、第２の入力に入力する第２のセレクタを備え、
前記第２のセレクタの出力が、前記第１のクロック信号の分周信号として、前記第Ｉのレーン内に分配され、
前記第Ｉのレーン（Ｉは２以上のＳ以下）の前記第１のフリップフロップは、前記第Ｉのレーン内の前記第２のセレクタから出力される前記第１のクロック信号の分周信号をサンプリングクロック信号とする、請求項９記載の通信インタフェース装置。
【請求項１３】
前記第Ｉのレーン（Ｉは２以上のＳ以下）において、前記第２の分周回路と前記シフトレジスタがフリップフロップを共用する、請求項１２記載の通信インタフェース装置。
【請求項１４】
請求項１乃至１３のいずれか１項記載の通信インタフェース装置を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−４９５９５（Ｐ２０１２−４９５９５Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８６８６９（Ｐ２０１０−１８６８６９）
【出願日】平成２２年８月２４日（２０１０．８．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２４日（２０１０．８．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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