【課題】出力するシリアルデータのビット位置を容易に特定することが可能な送信回路を得ること。
【解決手段】本発明にかかる送信回路は、シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路１ａであって、シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するシリアルデータ計数部３ａ、を備え、その回数を数えることにより、シリアルデータのビット位置を容易に特定可能な構成とした。 （もっと読む）

【課題】伝送路の帯域利用効率を向上できる光パケットスイッチ装置を提供する。
【解決手段】光パケットスイッチ装置１０は、光カプラ１３と、光スイッチ部１２と、光スイッチ制御部１４とを備える。光スイッチ制御部１４は、光電変換部１６と、シリアル／パラレル変換部１８と、並び検出部１７と、並び換え部１９と、フレーム同期部２０と、方路検出部２４と、制御信号生成部２６と、並び検出部１７からのフレーム同期パターンの並び情報に基づいて、光スイッチ部１２に光スイッチ制御信号を出力するタイミングを調整するタイミング調整部２７とを備える。 （もっと読む）

【課題】様々な波形のコントロール信号を生成し出力できるクロックド・シリアル・インタフェース（ＣＳＩ）を提供する。
【解決手段】コントロール信号の波形を決定するパターンデータが書換可能に格納される複数のシフトレジスタと、これらシフトレジスタ内のパターンデータに応じてコントロール信号を生成する生成手段と、を備える。具体的には、ＣＳＩ６０は、３つのシフトレジスタ８１，８２，８３を有し、これらシフトレジスタ内のパターンデータに応じた波形のコントロール信号を生成し出力する。 （もっと読む）

【課題】複数のレーンを有する通信インタフェースにおいて消費電流の増大を抑制し各レーン間でパラレルクロック信号を同期させる装置の提供。
【解決手段】シリアルクロック線２１にシリアルクロック信号が供給され、レーン１はシリアルクロック線からシリアルクロック信号を入力して第１のレーン内に分配し、該シリアルクロック信号サンプリングクロック信号とするカスケード接続されたフリップフロップ（ＦＦ）１２、１３を有し、ＦＦ１３の出力の反転信号がＦＦ１２に帰還入力される分周回路を備え、ＦＦ１３の出力信号がパラレルクロック信号としてレーン１内に分配され、レーン２ではシリアルクロック信号を入力してレーン内に分配し、レーン１のＦＦ１２の出力を受け、レーン２の前記シリアルクロック信号でサンプルするＦＦ１３を備え、ＦＦ１３の出力がパラレルクロック信号としてレーン２内に分配されると共にレーン２のＦＦ１２に帰還入力される。 （もっと読む）

【課題】データを複数のレーンに振り分け、レーン毎にアライメントマーカを挿入して行われるデータ通信における、アライメントマーカの誤設定を検出する。
【解決手段】受信装置に含まれる整列同期回路において、アライメントマーカ検出回路１１０−０〜１１０−（ｎ−１）がライン０〜ライン（ｎ−１）に含まれるアライメントマーカを検出する。そして、検出されたアライメントマーカの示すレーン番号が複数のラインについて同一であると判定した場合に、レーン番号重複判定回路１３０がアライメントマーカ重複を示す信号を出力する。 （もっと読む）

【課題】受信側でのデータの待ち合わせ時間を短くし、送信側と受信側との間に生ずるレイテンシを小さくする。
【解決手段】シリアル転送装置１は、データを送信する送信部２と、データを受信する受信部３と、送信部２と受信部３とを接続し、データを伝送する複数のシリアル伝送路４と、受信部３において、各シリアル伝送路４のスキューに関するレーン間スキュー情報を生成し、レーン間スキュー情報を送信部２に送信するレーン間スキュー情報生成部５と、送信部２において、レーン間スキュー情報に基づいてデータの各シリアル伝送路４への振り分けを決定する変換ルールを生成するデータ変換ルール生成部６とを備える。 （もっと読む）

【課題】バスシステムにおいて伝送遅延による受信不良を回避することが可能な信号処理装置を提供すること。
【解決手段】第１のバスに接続されたマスター機器から供給されるクロックと、当該クロックに同期して前記マスター機器から送信されるデータとを受信するマスター側受信部と、前記第１のバスとは異なる第２のバスに接続されたスレーブ機器に対し、前記マスター側受信部により受信されたクロック及びデータを送信するスレーブ側送信部と、前記スレーブ側送信部により送信されたクロックに同期して前記スレーブ機器から送信されたデータを受信してバッファに格納するスレーブ側受信部と、前記マスター側受信部によりクロック及びデータが受信されるタイミングで、当該クロックに同期して前記バッファに格納されているデータを前記マスター機器に送信するマスター側送信部と、を備える、信号処理装置が提供される。 （もっと読む）

【課題】直列伝送システムにおいて、直列信号を伝送するクロックのジッタを含めた補正処理を実現できるようにする。
【解決手段】受信装置２１は、受信部７１、検出部７２、サンプリングポイント決定部７３およびサンプリング部７４を備える。検出部７２は、受信部７１で受信した伝送クロックＲＸ＿ＣＬＫについて複数のデューティ比で、受信部７１で受信した補正パターン信号ＲＸ＿ＤＡＴＡに対する位相関係を検出する。サンプリングポイント決定部７３は、検出部７２による複数のデューティ比での検出結果を基に、受信部７１で受信したシリアル信号に対するサンプリングポイントを決定する。サンプリング部７４は、サンプリングポイント決定部７３で決定されたサンプリングポイントで、受信部７１で受信したシリアル信号をサンプリングする。 （もっと読む）

【課題】マスターとスレーブ間で制御信号のシリアル通信を行う際に、システムに応じた最適な通信レートで通信を行うことが可能なシリアル通信装置を提供する。
【解決手段】シリアル通信装置に、制御信号のサンプリングクロックを入力とし、当該サンプリングクロックに位相同期した逓倍クロックを生成する位相同期回路と、外部設定された分周比を用いて前記逓倍クロックを分周して転送クロックを生成する分周回路と、前記制御信号を前記転送クロックを用いてパラレル／シリアル変換して出力するＰ／Ｓ変換器とを設ける。 （もっと読む）

【課題】制御信号に適したシリアル伝送によって配線数を削減することが可能なシリアル通信装置の提供する。
【解決手段】複数の送信制御信号を送信シリアル信号に変換して外部に出力するＰ／Ｓ変換器と、外部から入力された受信シリアル信号を外部から入力された受信転送クロックを用いて複数の受信制御信号に変換するＳ／Ｐ変換器と、送信シリアル信号に同期した送信転送クロックを外部に出力するクロック出力回路と、受信シリアル信号に同期した受信転送クロックをＳ／Ｐ変換器に出力するクロック入力回路とを具備する。 （もっと読む）

【課題】デスキューのための送受信装置及びレーンを用意することなく、低コストでかつ帯域を有効利用する。
【解決手段】本発明は、フレーム同期情報を示す特定バイトがパラレル化した際に、レーン毎に異なるパターンとなることを利用してパターンマッチングを行ってパラレル化したレーン間のスキュー量を調整するものであり、パターンマッチング信号を検出した後に、固定遅延と可変遅延を信号に付与し、可変遅延設定に要する時間以上の遅延を固定遅延により付与する。また、レーン毎に検出するパターンマッチング信号とフレーム同期外れの両方を検出する。また、パラレル化する際に、パラレル数ｎとインタリーブするビット数ｍの場合、ｎ×ｍが伝送フレームの総ビット数の約数とならないようにｎとｍを決定する。 （もっと読む）

【課題】送信側で並列入力された複数の信号同士の位相関係を受信側で再現できるようにする。
【解決手段】送信装置１０Ａにおいて、位相差情報転送指示部１５から与えられる位相差情報をＰ→Ｓ変換部１５でコマンドデータとして直列信号に挿入してシリアル伝送する。そして、受信装置２０Ａにおいて、Ｓ→Ｐ変換部２１で直列信号から抽出したコマンドデータから得られる位相差情報に基づいて位相補正部２６で位相補正を行う。 （もっと読む）

【課題】受信装置の端子数を低減するとともに、受信装置における消費電力を抑制する。
【解決手段】受信装置は、差動信号を、シリアルデータ列に変換して出力し、受けた基本クロック信号の２倍以上の周波数を有する第１のクロックおよび反転した位相を有する第２のクロック信号を生成し、第１および第２のクロック信号とを等しい遅延量だけそれぞれ遅延させた第１およびと第２の遅延クロック信号とを生成して出力する、第１及び第２の遅延クロック信号と同期して、少なくとも一部のデータ列を取り込んで出力する第１および第２のフリップフロップと、第１のフリップフロップの出力と第２のフリップフロップの出力とを受けて、この両出力とが一致するように、あるいは、第１のフリップフロップの第１の遅延クロック信号の１クロック周期前の出力と第２のフリップフロップの出力とが一致するように、遅延部における遅延量を調整する遅延量調整部とを含む。 （もっと読む）

【課題】出力するシリアルデータのビット位置を容易に特定することが可能な送信回路を得ること。
【解決手段】本発明にかかる送信回路は、シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路１ａであって、シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するシリアルデータ計数部３ａ、を備え、その回数を数えることにより、シリアルデータのビット位置を容易に特定可能な構成とした。 （もっと読む）

【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを最適化するＳＥＲＤＥＳ回路の提供。
【解決手段】ＳＥＲＤＥ回路において、クロックアンドデータリカバリ回路（１４）は、位相オフセット信号（３１）と閾値電圧制御信号（３２）を用いて、時間方向と電圧方向の動作余裕度を測定可能し、伝送路におけるＩＳＩを低減するためにプリエンファシスドライバ回路（２１）とイコライザ回路（２２）と、全体を制御するための最適化制御回路（２３）を備え、最適化制御回路（２３）は、イコライザ回路（２２）の特性を調整するイコライザ制御信号（３３）、プリエンファアイスドライバ回路（２１）の特性を調整するドライバ制御信号（３４）を制御可能であり、クロックアンドデータリカバリ回路（１４）の動作余裕度を最大化するように設定することができる。 （もっと読む）

【課題】ＨＤ−ＳＤＩ信号を複数チャンネル分多重して高速にシリアル伝送するための信号処理の過程でスクランブルを掛ける場合に、パソロジカルパターンの発生の確率を十分に下げる。
【解決手段】各チャンネルのこのシリアル・デジタルビデオ信号をシリアル／パラレル変換したパラレル・デジタルビデオ信号の映像区間のみの所定ビットに対して乱数をレジスタの初期値としてスクランブルを掛け、この初期値を補助データ区間に補助データとして格納するフレーム同期型スクランブラ２３と、フレーム同期型スクランブラ２３によってスクランブルを掛けられた各チャンネルのパラレル・デジタルデータにスクランブルを掛ける自己同期型スクランブラ２６とを設ける。 （もっと読む）

ダブルデータレート（ＤＤＲ）シリアルエンコーダが提供される。ある面において、ＤＤＲシリアルエンコーダは、非グリッチレスなマルチプレクサとグリッチ無しのエンコーダ出力を確実にするためのデジタルロジックとを備える。非グリッチレスなマルチプレクサを用いることで、エンコーダのサイズ及び複雑さは有意に低減される。別の面において、ＤＤＲシリアルエンコーダは、最後のレジスタステージとエンコーダ出力との間に単一の論理層を備えることによって、低減された出力スキュー及び増加されたリンクレートという結果をもたらす。
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【課題】高速動作ブロックおよび低速動作ブロック間の受信あるいは送信におけるデータ転送時に、非同期対策やスキュー合わせが不要になる半導体装置を得ること。
【解決手段】高速動作ブロック１に、ロードイネーブル信号ｌｄ＿ｅｎに基づいてシリアルデータ／パラレルデータ変換するシフトレジスタ１２と、クロックＣＬＫ＿Ａのカウント値に応じてクロックＣＬＫ＿Ａの整数倍の周期を有するクロックＣＬＫ＿Ｂを生成するクロック生成ブロック１７と、クロックＣＬＫ＿Ａのカウント値に応じてクロックＣＬＫ＿Ｂと同一の周期を有するロードイネーブル信号ｌｄ＿ｅｎを生成し、シフトレジスタ１２に供給するサンプリング回路１５とを備えた。 （もっと読む）

複数のシリアルリンク又はレーンにわたって、送信機と受信機との間のデータ通信する方法及び装置を提供し、そこでは、送信機に、各グループの第１ビットが受信側にて正しい順序で到達するのを確実にするような態様で、ビットダウンのシリアル化したグループを複数のシリアルリンクの各々に送信させる。本発明の様々な例は、レーン間の最大スキューのバジェットを定めることを含む。このような例では、レーン間のスキュー割当の決定に続いて、送信すべきデータをＮビットのグループに分割する。ここに、Ｎは、ＳのＭ倍よりも大きい数であり、Ｍは、レーン数であり、Ｓは、ビット時間にて割り当てたスキューである。
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【課題】データ信号とクロック信号との間でスキューが生じた場合でも、受信側でシリアルからパラレルへ伝送データを変換する際、サンプリング数の増加等の煩雑な処理を実行することやスキュー検出回路を具備すること無く補正する。
【解決手段】データ受信装置２は、シリアル・パラレル変換回路２１、ＰＬＬ回路２２、テスト実行時に、シリアル伝送された被テストパターンデータを受信し、所定のテストパターンデータとの比較を行うパターン比較手段２０、及びパターン比較手段２０での比較結果に基づいて、ＰＬＬ回路２２から出力された複数のストローブ信号の中から最適なタイミング（ストローブポジション）のストローブ信号を選択・設定するストローブ選択回路２３を備える。シリアル・パラレル変換回路２１は、ストローブ選択回路２３で選択されたストローブ信号によって、受信したシリアル伝送データをパラレル伝送データに変換する。 （もっと読む）