【課題】データ値の変化頻度の低下を防止し、且つコマンドコードの設定を柔軟に行うことができる符号化装置を提供する。
【解決手段】４Ｂ５Ｂエンコーダ３は、入力される４ビットデータを、データ値「０」が、冒頭側，末尾側にそれぞれ１ビットまで、且つ全体では連続して２ビットまでとなる５ビットのデータパターンに変換し、５Ｎビットコマンドエンコーダ４は、５Ｎビットのビット列中において、データ値「０」が連続して２ビットまでとなるコマンドパターンに変換する。そして、変換されたデータ及びコマンドを、ＮＲＺＩエンコーダ７によりＮＲＺＩ符号に変換する （もっと読む）

【課題】サンプリングに使用するクロックとは非同期に送信データが供給されるトランシーバにおいて、送信データの信号レベルを正しくサンプリングできるようにする。
【解決手段】送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。そのサンプリングしたデータを、更に、バスクロックＢＣＫの立ち下がりエッジでサンプリングすることによって、バスクロックＢＣＫに同期した同期送信データｄＴＸＤを生成する。 （もっと読む）

【課題】システム性能を低下させることなくマスタから周辺回路へデータを転送することが可能なデータ転送システムを提供することである。
【解決手段】本発明にかかるデータ転送システムは、マスタＭ１〜Ｍ３と、マスタから第１のバス２を介して出力された複数のデータＤ１〜Ｄ３を入力し第２のバス４を介して当該データを出力するバスブリッジ３と、バスブリッジ３から出力されたデータＤ１〜Ｄ３を保持するライトバッファＷＢ１〜ＷＢ３および当該ライトバッファＷＢ１〜ＷＢ３から出力されたデータＤ１〜Ｄ３を保持するレジスタＲ１〜Ｒ３を備える周辺回路５と、を備える。バスブリッジ３およびライトバッファは第１のクロックで動作し、レジスタは第１のクロックとは非同期の第２のクロックで動作し、ライトバッファとレジスタとを同期化することでライトバッファからレジスタへデータを転送する。 （もっと読む）

【課題】併走クロックを使用する信号伝送において、併走クロックの周波数を落とすことなく、信号の長距離伝送を行うことを可能とする。
【解決手段】送信側の通信装置１と受信側の通信装置４との間で、クロック信号と併走してデータ信号の伝送を行う伝送装置である。送信側の通信装置１は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として前記受信側の通信装置４送信する。受信側の通信装置は、受信したデータの少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信する。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】ＨＤＭＩ等のデジタルインタフェースにおいて大容量のデータ通信を可能にする。
【解決手段】ＤＤＣラインを構成する２本の信号ライン、つまりＳＤＡラインおよびＳＣＬラインを、Ｉ２Ｃ通信ラインとして用いる他に、高速データ通信ラインとしても用いる。この２本の信号ラインをＩ２Ｃ通信ラインとして用いる場合、ソース機器１１０、シンク機器１２０は、Ｉ２Ｃ通信部を２本の信号ラインに接続した状態となり、Ｉ２Ｃの双方向通信を行う。一方、この２本の信号ラインを高速データ通信ラインとして用いる場合、ソース機器１１０、シンク機器１２０は、差動高速ドライバ／レシーバを２本の信号ラインに接続した状態となり、双方向差動通信を行う。双方向差動通信を行う場合、時分割双方向通信を行うことで、全体としての伝送速度は片方向の２倍強必要とされるが、エコーキャンセラを用いた双方向構造よりも安価に実現できる可能性がある。 （もっと読む）

【課題】既存のケーブルを使用してネットワークを同期させる。
【解決手段】ローカルエリアネットワーク１０２の第１のエンドシステム１０４のマスタ物理インタフェースデバイス１３１のメッセージ送信機１３４およびメッセージ受信機１３８に通信で結合された同期用送信機１１２と、ローカルエリアネットワークの第２のエンドシステム１０）のスレーブデバイス１３２のメッセージ送信機１３６およびメッセージ受信機１４０に通信で結合された同期用受信機１１８とを含み、同期用送信機は、第１の差動ツイストペア接続１０８および第２の差動ツイストペア接続１１０を使用して、同期用受信機にタイミングメッセージを送信するように構成され、同期用送信機は、第１の差動ツイストペア接続および第２の差動ツイストペア接続を使用して、同期用受信機に同期用パルスを送信する。 （もっと読む）

【課題】複数のデータ伝送路のタイミングを低コストで同期可能な半導体デバイスを提供すること。
【解決手段】送信側から受信側にデータをシリアル送信する半導体デバイス１００であって、データ転送の合間に、同期判定用のコードを送信する同期判定コード送信手段３０１，３０２と、送信側と受信側に共通のクロック信号を提供するクロック信号提供手段１０３と、クロック信号に同期して同じデータを送信する複数の伝送路１１７と、受信側に提供されたクロック信号の位相を、それぞれ異なる所定量遅延させ複数の遅延クロック信号を生成するクロック生成手段１１０と、遅延クロック信号に同期して伝送路を介して送信されたデータを取り込む複数の受信バッファ１１１と、コードを予め定められた規則に基づき検証して複数の受信バッファから１つの受信バッファを、複数の遅延クロック信号から１つの遅延クロック信号をそれぞれ選択する選択手段１１３、１１５と、を有する。 （もっと読む）

【課題】単一の伝送路で、高速なシリアルデータを伝送可能な伝送技術を提供する。
【解決手段】受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数を有するサンプリングクロック信号ＣＬＫ４を発生する。第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。第２分周器２４は、受信したシリアルデータに応じたクロック信号ＣＬＫ_ＩＮを分周比Ｎで分周する。周波数比較器２０は、第１分周器２２の出力信号と第２分周器２４の出力信号の位相差に応じた位相周波数差信号ＰＦＤを発生する。制御電圧生成回路４２は、位相周波数差信号ＰＦＤに応じて、チャージポンプ回路４０の周波数を調節するための制御電圧Ｖｃｎｔ２を生成する。 （もっと読む）

【課題】スリープモードにあるノードを個別にウェイクアップすることが可能な通信システムにおいて、スリープモードにあるノードの消費電力を増大させることなく、自ノードに対する起動用フレームを識別できるようにする。
【解決手段】起動フレーム検出部１７は、レシーバ１６のコンパレータＣＰ２を介して通信路ＬＮを監視し、フレームの先頭（開始タイミング）からドミナントが３ビット連続する箇所（境界ポイント）までの領域（起動パタン領域）に設定されたビットパタンから抽出した特徴量（第１領域および第２領域の数）が、予め設定された起動量と一致するものを起動フレームとして認識し（ＷＡ←アクティブレベル）、その起動フレームの指定パタン領域に設定されている指定パタンをデューティ信号とみなしてデコードした値が、自ＥＣＵ１０に割り当てられた割当パタンと一致する場合に通常モードに遷移する（ＷＵ←アクティブレベル）。 （もっと読む）

【課題】同一符号が連続しても、構成および機能を複雑化することなく、確実にクロック復元が可能となる信頼性の高いデータ伝送システムにおける通信装置および通信方法を提供する。
【解決手段】送信すべきディジタルデータから所定ビット数（Ｎmax）連続する同一符号を検出したときにビット反転指示信号を出力する連続同一符号検出部１１と、ビット反転指示信号に対応するディジタルデータの少なくとも１ビットの値を反転させたデータを生成するデータ反転部１２と、反転ビットを含むデータを送信する送信部１３と、を有し、所定ビット数（Ｎmax）がデータ伝送システムにおける同一符号連続規定値（Ｎ_ＣＲ）以下に設定される。 （もっと読む）

【課題】シリアルコントローラを提供する。
【解決手段】本シリアルコントローラは外部クロックと入力データとを受信し、反転クロックと出力データとを出力するよう適合し、インバータと、シリアル位置検出器と、同期クロック生成器と、シリアルレジスタと、半サイクル遅延ユニットとを備える。このシリアルコントローラにより、クロック列が反転された場合、データ信号と駆動クロックが同期しないという問題を回避できる。また、双方向シリアルコントローラは識別ユニットと、データ方向付けユニットとを更に備え、このシリアルコントローラは、エラー検出のための参照データとするために現在の状態を中央制御ユニットに送ることが出来る。 （もっと読む）

【課題】回路規模を小さくできるようにした同期信号検出装置を提供する。
【解決手段】同期信号仮検出部７が、２値のハイレベルとロウレベルとを順に繰り返して受信する前に１ビット長の２のＮ乗倍の長さで２値のロウレベルが続いたことを条件として受信した２値のレベルを仮同期信号として検出しているため、ロウレベルが１ビット長の２のＮ乗倍の長さ未満のときには全て仮同期信号として見なされることがなくなり、同期信号を検出するための煩雑な計算処理を行う頻度を少なくできる。 （もっと読む）

【課題】フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できるリンギング抑制回路を提供する。
【解決手段】電源と信号線１２Ｐとの間に接続されるＮチャネルＭＯＳＦＥＴ１９と、信号線１２Ｍとグランドとの間に接続されるＰチャネルＭＯＳＦＥＴ２０とを備え、リンギング抑制回路１８は、信号線１２Ｐ，１２Ｍの電位と、それぞれに対応するＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに付与される電位との差に応じてＮチャネルＭＯＳＦＥＴ１９及びＰチャネルＭＯＳＦＥＴ２０をオンさせて、信号線１２Ｐ，１２Ｍに発生しようとするリンギングの抑制を図る。 （もっと読む）

【課題】異なるトリガー点における電圧のオフセットの発生を抑止でき、回路のバラツキの影響を防止でき、精度の向上を図れる信号制御装置および信号制御方法を提供する。
【解決手段】入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較部１２と、比較部１２の比較結果に応じてバイアス信号、並びに、入力信号を制御するための入力信号制御信号を生成する機能を有する制御部１６と、を有し、制御部１６は、バイアス電圧がトリガー点の異なる複数の電圧より小さいときはバイアス電圧の値を大きくするように制御し、バイアス電圧がトリガー点の異なる複数の電圧より大きいときはバイアス電圧の値を小さくするように制御し、バイアス電圧がトリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように入力信号制御信号を生成する。 （もっと読む）

【課題】インバータを有するセルを複数備えた高圧インバータのセル通信制御装置において、ＭＣＵと各セル間の通信に必要とする光配線の本数を減らす。
【解決手段】 ＭＣＵの通信制御部５０に、シリアル信号の送信開始タイミングから、入力ゲート指令信号の状態が変化するまでの時間を遅延時間として検出するゲート状態変化ラッチ回路５５およびゲート遅延検出カウンタ５６を設け、前記検出時における送信シリアル信号の、設定されたフレーム送信期間後に送信するシリアル信号の送信開始タイミングを、前記遅延時間分遅らせて更新するシリアル信号更新遅延減算カウンタ５７およびシリアル信号更新開始信号出力回路５８を設け、前記更新されたシリアル信号を、１本の光配線１１０を介して前記セルに送信するシリアル信号送信処理回路５９を設け、前記セルに、前記送信されたシリアル信号から前記ゲート指令信号を再生する信号再生部１００を設ける。 （もっと読む）

【課題】バスの配線数の増大を抑止しつつ、緊急を要する事態には即応的に割り込み要求を伝送することが可能な通信集中制御システムおよび通信集中制御方法を提供する。
【解決手段】マスタ装置２０および複数のスレーブ装置３０はフレーム同期信号に同期して双方向通信可能で、通信バス４０は、データレベルを含む複数の信号レベルが設定される多値信号が伝送され、多値信号はデータレベルに加えて、ひとつの信号レベルがフレームクロックに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられ、マスタ装置２０は、フレームクロックとアドレス信号を通信バスに送信し、アクノレッジ信号と割り込み信号ＩＲを通信バスから受信し、データを通信バスに対して送受信し、各スレーブ装置３０はフレームクロックとアドレス信号を通信バス４０から受信し、アクノレッジ信号と割り込み信号を通信バスに送信し、データをバスに対して送受信する。 （もっと読む）

【課題】安定した映像信号を送信及び再生することができる信号伝送システムを提供する。
【解決手段】信号伝送システムは、水平同期信号を差動信号に変換し、第１コンソール信号をコモンモード信号に変換し、当該差動信号及び当該コモンモード信号を１対の信号線を介して受信装置に送信する差動ドライバ３４、及び受信装置からコモンモード信号に変換された第２コンソール信号を受信するコンソール信号受信回路３５を有する送信装置１と、送信装置１から差動信号及びコモンモード信号を上記１対の信号線を介して受信し、当該差動信号を水平同期信号に復元する差動レシーバ５４、受信されたコモンモード信号を第１コンソール信号に復元するコンソール信号受信回路５６、及び第２コンソール信号をコモンモード信号に変換し、上記１対の信号線を介して送信装置１に送信する差動ドライバ３４を有する受信装置２を含む。 （もっと読む）

【課題】試験測定機器でビット・エラーを検出する。
【解決手段】入力手段１２が入力信号を受けてデジタル化データ１４を出力する。メモリ１８が基準シーケンスを含むデジタル化基準データを蓄積する。パターン検出器１６がデジタル化データ１４から基準シーケンスを検出し、それに応じて同期信号２０を発生する。メモリ制御器１９の制御により、メモリ１８が同期信号に応答してデジタル化基準データ２２を出力する。比較器２４がメモリからのデジタル化基準データ２２をデジタル化データ１４と比較する。 （もっと読む）

【課題】ＭＤライン及びＳＤラインの両方を同時にデータ送信に使用することができるシリアル通信システムを提供する。
【解決手段】本発明のシリアル通信システム１は、第１のデバイス２と第２のデバイス３とを有し、第１のデバイス２と第２のデバイス３とは、第２のデバイス３が生成したシリアルクロックに基づいて、相互通信を開始するシリアル通信システムである。第１のデバイス２から第２のデバイス３への出力が、前フェーズにおいて受信したデータの最終ビット値と反転していると、第２のデバイス３は第１のデバイス２の通信準備状態が完了状態であると判断し、相互通信を開始する。 （もっと読む）