信号制御装置および信号制御方法
【課題】異なるトリガー点における電圧のオフセットの発生を抑止でき、回路のバラツキの影響を防止でき、精度の向上を図れる信号制御装置および信号制御方法を提供する。
【解決手段】入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較部１２と、比較部１２の比較結果に応じてバイアス信号、並びに、入力信号を制御するための入力信号制御信号を生成する機能を有する制御部１６と、を有し、制御部１６は、バイアス電圧がトリガー点の異なる複数の電圧より小さいときはバイアス電圧の値を大きくするように制御し、バイアス電圧がトリガー点の異なる複数の電圧より大きいときはバイアス電圧の値を小さくするように制御し、バイアス電圧がトリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように入力信号制御信号を生成する。
【解決手段】入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較部１２と、比較部１２の比較結果に応じてバイアス信号、並びに、入力信号を制御するための入力信号制御信号を生成する機能を有する制御部１６と、を有し、制御部１６は、バイアス電圧がトリガー点の異なる複数の電圧より小さいときはバイアス電圧の値を大きくするように制御し、バイアス電圧がトリガー点の異なる複数の電圧より大きいときはバイアス電圧の値を小さくするように制御し、バイアス電圧がトリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように入力信号制御信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ケーブルなどを用いて伝送した信号の伝送損失を補償するデータ受信装置等に適用可能な信号制御装置に係り、特に、周波数に依存する劣化減衰を等化する信号制御装置および信号制御方法に関するものである。
さらに詳しくは、本発明は、高速のデジタルデータを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰を等化するデータ受信装置等に適用可能な信号制御装置に係り、特に、差動伝送路に含まれるリファレンス・クロックを用いて高域ゲイン補償をかけて等化処理を行う信号制御装置および信号制御方法に関するものである。
【背景技術】
【０００２】
高速デジタルデータを差動伝送路で長距離伝送する際、データ波形は、伝送路で生じる減衰や遅延により歪む。
周波数依存の減衰(伝送損失:誘電損失、表皮効果による抵抗損失など)に対する波形等化手段としては、伝送損失と同量の利得特性を持ったハイパスフィルタ（ＨＰＦ）を通して再生させることが一般的に行われる。
任意の伝送損失に追随し、その同量のゲインで等化するためには、任意の伝送損失の度合いを正確に判別する手段が必要である。
【０００３】
図１（Ａ）および（Ｂ）は、利得を制御する方法の一例を説明するための図である。
図１（Ａ）は、特許文献１に記載されたデータ受信装置に適用される信号制御装置の構成を示し、図１（Ｂ）は、動作を説明するための図である。
【０００４】
この信号制御装置１は、減衰後のデータ信号の１と０の間の遷移裾においてある特定のタイミングでサンプリングした電圧同士を比較することにより、伝送損失の度合いを定量化する方法を用いている。
【０００５】
信号制御装置１は、サンプルホールド（Ｓ／Ｈ）回路２，３、コンパレータ（ＣＯＭＰ）４、コントローラ（ＣＴＲＬ）５、および遅延器（ＤＬＹ）６を有する。
【０００６】
この信号制御装置１では、一定の周期で繰り返すアナログ信号ＷＡＶＥをそれに同期したクロック信号ＣＬＯＣＫをトリガーにサンプリングしてトリガー近傍での入力信号ＷＡＶＥの時間差分の極性を検出する。
信号制御装置１は、図１（Ｂ）に示されるトリガー点Ａの電圧Ｅとトリガー点Ｂの電圧Ｌをそれぞれ別のサンプルホールド回路２，３で取り込み、その電圧ＥとＬをコンパレータ４で比較する。
そして、信号制御装置１は、その結果を基にコントローラ５で電圧Ｅを電圧Ｌに近づけるようライズ信号ＲＩＳＥ、フォール信号ＦＡＬＬを出力し、利得制御を行っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−８６３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、コンパレータ４のオフセット、比較結果取り込み時の電圧ＥとＬのホールド時間の差、サンプルホールド回路２，３のバラツキにより、精度の低下を生じていた。
【０００９】
本発明は、異なるトリガー点における電圧のオフセットの発生を抑止でき、回路のバラツキの影響を防止でき、精度の向上を図ることが可能な信号制御装置および信号制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の観点の信号制御装置は、入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較部と、上記比較部の比較結果に応じて上記バイアス信号、並びに、上記入力信号を制御するための入力信号制御信号を生成する機能を有する制御部と、を有し、上記制御部は、上記バイアス電圧が上記トリガー点の異なる複数の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、上記バイアス電圧が上記トリガー点の異なる複数の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、上記バイアス電圧が上記トリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように上記入力信号制御信号を生成する。
【００１１】
本発明の第２の観点の信号制御方法は、入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較ステップと、上記比較ステップの比較結果に応じて上記バイアス信号、並びに、上記入力信号を制御するための入力信号制御信号を生成する制御ステップと、を有し、上記制御ステップにおいて、上記バイアス電圧が上記トリガー点の異なる複数の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、上記バイアス電圧が上記トリガー点の異なる複数の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、上記バイアス電圧が上記トリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように上記入力信号制御信号を生成する。
【発明の効果】
【００１２】
本発明によれば、異なるトリガー点における電圧のオフセットの発生を抑止でき、回路のバラツキの影響を防止でき、精度の向上を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】利得を制御する方法の一例を説明するための図である。
【図２】本発明の第１の実施形態に係る信号制御装置の構成例を示す図である。
【図３】本実施形態に係る信号制御装置の比較および制御処理を説明するための図である。
【図４】本発明の第２の実施形態に係る信号制御装置の構成例を示す図である。
【図５】本第２の実施形態に係る信号制御装置の比較および制御処理を説明するための図である。
【図６】本発明の第３の実施形態に係る信号制御装置の構成例を示す図である。
【図７】本発明の第４の実施形態に係る信号制御装置の構成例を示す図である。
【図８】本発明の第５の実施形態に係る信号制御装置の構成例を示す図である。
【図９】本第５の実施形態に係る電圧電流生成回路のより具体的な回路例の一つを示す図である。
【図１０】本発明の第６の実施形態に係る信号制御装置の構成例を示す図である。
【図１１】本発明の第７の実施形態に係る信号制御装置の構成例を示す図である。
【図１２】ＱＦＢ回路の構成例を示す回路図である。
【図１３】本発明の実施形態に係る信号制御装置を液晶表示装置（ＬＣＤ）のソースドライバ（ＳＤ）に応用した構成例を示す図である。
【図１４】図１３の装置の動作を説明するための図である。
【図１５】本発明の実施形態に係る信号制御装置を極大・極小値検出回路に応用した構成例を示す図である。
【図１６】図１５の回路の動作波形例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（信号制御装置の第１の構成例）
２．第２の実施形態（信号制御装置の第２の構成例）
３．第３の実施形態（信号制御装置の第３の構成例）
４．第４の実施形態（信号制御装置の第４の構成例）
５．第５の実施形態（信号制御装置の第５の構成例）
６．第６の実施形態（信号制御装置の第５の構成例）
７．第７の実施形態（信号制御装置の第５の構成例）
８．第８の実施形態（信号制御装置の第１の応用例）
９．第９の実施形態（信号制御装置の第２の応用例）
【００１５】
＜１．第１の実施形態＞
図２は、本発明の第１の実施形態に係る信号制御装置の構成例を示す図である。
【００１６】
本信号制御装置１０は、図２に示すように、アンプ１１、比較ラッチ回路（ＬＴＣ）１２、遅延回路（ＤＬＹ）１３、分周回路（ＴＦＦ）１４、選択回路（ＳＥＬ）１５、コントローラ（ＣＴＲＬ）１６、およびデジタルアナログ変換器（ＤＡＣ）１７を有する。
なお、比較ラッチ回路１２は比較部に相当し、コントローラ１６は制御部に相当する。
【００１７】
アンプ１１は、一方の入力信号を一定の周期で繰り返すアナログ信号波形ＷＡＶＥとし、他方の入力信号をコントローラ１６で生成され、ＤＡＣ１７を介して供給するバイアス信号ＢＩＡＳ＿Ｍである。
アンプ１１は、アナログ信号波形ＷＡＶＥとバイアス信号ＢＩＡＳ＿Ｍの差電圧レベルを増幅して比較ラッチ回路１２に入力させる。
【００１８】
比較ラッチ回路１２は、アナログ信号波形ＷＡＶＥとバイアス信号ＢＩＡＳ＿Ｍの差電圧レベルを比較する。
比較ラッチ回路１２は、クロック信号ＣＬＯＣＫに同期して、入力アナログ信号（波形）ＷＡＶＥのトリガー点Ｔ１での電圧値Ｖ１、トリガー点Ｔ２での電圧値Ｖ２を保持して比較動作を行う。
比較ラッチ回路１２は、比較結果をコントローラ１６に出力する。
比較ラッチ回路１２は、セレクタ１５を介して供給されるトリガー点Ｔ１におけるクロック信号ＣＬＯＣＫに同期して電圧Ｖ１を保持する。
比較ラッチ回路１２は、遅延回路１３で遅延されて、セレクタ１５を介して供給されるトリガー点Ｔ２の電圧値Ｖ２を保持する。
【００１９】
コントローラ１６は、可変のバイアス信号ＢＩＡＳ＿Ｍを生成し、ＤＡＣ１７を介してアナログ信号としてアンプ１１に供給する。
コントローラ１６は、このようにバイアス信号ＢＩＡＳ Ｍを生成して、電圧Ｖ１とバイアス信号ＢＩＡＳ Ｍの比較および電圧Ｖ２とＢＩＡＳ Ｍの比較を一つの比較ラッチ回路１２で順次間欠的に行わせる。
コントローラ１６は、比較結果を比較ラッチ回路１２の保持データに基づいてバイアス信号ＢＩＡＳ＿Ｍの生成等を次のように制御する。
【００２０】
コントローラ１６は、バイアス信号ＢＩＡＳ＿Ｍのレベルがトリガー点Ｔ１での電圧値Ｖ１およびトリガー点Ｔ２での電圧値Ｖ２より小さい（低い）ときはバイアス信号ＢＩＡＳ＿Ｍのレベルを増やす（大きくする）方向に制御する。
コントローラ１６は、バイアス信号ＢＩＡＳ＿Ｍのレベルがトリガー点Ｔ１での電圧値Ｖ１およびトリガー点Ｔ２での電圧値Ｖ２より大きい（高い）ときはバイアス信号ＢＩＡＳ＿Ｍのレベルを減らす（小さくする）方向に制御する。
コントローラ１６は、バイアス信号ＢＩＡＳ＿Ｍのレベルがトリガー点Ｔ１での電圧値Ｖ１およびトリガー点Ｔ２での電圧値Ｖ２の間にあるときは、電圧Ｖ１と電圧Ｖ２の大小関係から電圧Ｖ１が電圧Ｖ２に近づくように制御する。
この場合、コントローラ１６は、入力アナログ信号ＷＡＶＥのレベルを制御するための入力信号制御信号としてのライズ信号ＲＩＳＥおよびフォール信号ＦＡＬＬを後段の処理系に出力する。
【００２１】
ここで、図２の信号制御装置１０の動作を、図３（Ａ）および（Ｂ）に関連付けて説明する。
図３（Ａ）および（Ｂ）は、本第１の実施形態に係る信号制御装置の比較および制御処理を説明するための図である。
【００２２】
信号制御装置１０には、一定の周期で繰り返すアナログ信号波形がＷＡＶＥに入力され、それに同期したクロック信号ＣＬＯＣＫが入力される。
クロック信号ＣＬＯＣＫに同期してトリガー点Ｔ１と、トリガー点Ｔ１に対し遅延回路１３で位相を遅らせたトリガー点Ｔ２でＬＴＣ１２に入力される２つの信号電圧Ｖ１、Ｖ２がとりこまれる。Ｖ１が第１の電圧であり、Ｖ２が第２の電圧である。
本構成例では、位相をずらす遅延回路１３と、分周回路１４と、選択回路１５によりＬＴＣ１２への入力をトリガー点Ｔ１とトリガー点Ｔ２のタイミングで順次行っている。
【００２３】
信号制御装置１０では、可変のバイアス電圧ＢＩＡＳ＿Ｍを設けて、アナログ信号波形ＷＡＶＥのトリガー点Ｔ１での電圧値Ｖ１、トリガー点Ｔ２での電圧値Ｖ２とＢＩＡＳ＿Ｍの比較がひとつの比較ラッチ回路１２で順次間欠的に行われる。
そして、コントローラ１６において、バイアス信号ＢＩＡＳ＿Ｍと電圧Ｖ１および電圧Ｖ２の大小関係に応じて、以下の制御が行われる。
【００２４】
（ａ）バイアス信号ＢＩＡＳ＿Ｍが電圧Ｖ１と電圧Ｖ２より小さいときは、バイアス信号ＢＩＡＳ＿Ｍのレベルを増やすように（大きくなるように）制御される。
（ｂ）バイアス信号ＢＩＡＳ＿Ｍが電圧Ｖ１電圧とＶ２より大きいときは、バイアス信号ＢＩＡＳ＿Ｍのレベルを減らすように（小さくなるように）制御される。
（ｃ）バイアス信号ＢＩＡＳ＿Ｍが電圧Ｖ１と電圧Ｖ２の間にあるときは、電圧Ｖ１と電圧Ｖ２の大小関係から電圧Ｖ１が電圧Ｖ２に近づくようにアナログ入力信号を制御するためのライズ信号ＲＩＳＥおよびフォール信号ＦＡＬＬが生成され、出力される。
【００２５】
（ａ）と（ｂ)の制御は、バイアス電圧ＢＩＡＳ＿Ｍが電圧Ｖ１と電圧Ｖ２の間の値となるようにバイアス電圧ＢＩＡＳ＿Ｍの制御が行われる。
（ｃ）の制御は、入力アナログ波形の時間差ΔＴ=Ｔ２−Ｔ１離れた２点間の電圧が等しくなすように制御が行われる。
この場合、順次間欠的な比較が行われ、（ａ）〜（ｃ）のいずれかの処理を繰り返すことで、電圧Ｖ１，電圧Ｖ２，バイアス電圧ＢＩＡＳ＿Ｍの３つの電圧は等しい値に近づく。
【００２６】
上記制御により、入力波形の高周波成分が不足しているときはＶ１＜Ｖ２の関係に相当し、伝送路損失等に起因する高周波成分の補償がＶ１＝Ｖ２となるまで行われる。
逆に、たとえば信号源のプリエンファシス等により高周波成分が過多となっている信号の場合、Ｖ１＞Ｖ２の関係であり、Ｖ１＝Ｖ２となるまで高周波成分の抑圧を行う。
【００２７】
図１の回路で問題となっていたコンパレータのオフセットの問題、すなわち、電圧Ｖ１とＶ２のオフセットの問題は、バイアス信号ＢＩＡＳ＿ＭとＶ１，ＢＩＡＳ＿ＭとＶ２間にオフセットを生ずるが、Ｖ１−Ｖ２間のオフセット問題は解消される。
また、図１の回路で問題となっていた、比較結果取り込み時の電圧Ｖ１とＶ２のホールド時間の差に起因する問題、Ｓ／Ｈ回路のばらつきによる精度劣化は解消される。
すなわち、図２の回路では、バイアス信号ＢＩＡＳ＿Ｍとの比較を行うことで、ホールド回路が不要となったため、問題とならない。
【００２８】
＜２．第２の実施形態＞
図４は、本発明の第２の実施形態に係る信号制御装置の構成例を示す図である。
図５（Ａ）および（Ｂ）は、本第２の実施形態に係る信号制御装置の比較および制御処理を説明するための図である。
【００２９】
本第２の実施形態に係る信号制御装置１０Ａが第１の実施形態に係る信号制御装置１０と異なる点は、入力アナログ信号が差動信号ＷＡＶＥ+とＷＡＶＥ-となっている点にある。
差動信号ＷＡＶＥ+とＷＡＶＥ-は結合容量Ｃ１１，Ｃ１２を介してアンプ１１の入力に供給される。
アンプ１１の一方の入力端子は抵抗素子Ｒ１１を介して基準電位ＶＳＳに接続され、他方の入力端子は抵抗素子Ｒ１２を介してバイアス信号ＢＩＡＳが供給される。
【００３０】
本信号制御装置１０Ａにおいて、図５（Ａ）に示す差動信号ＷＡＶＥ+とＷＡＶＥ-が入力されると、比較ラッチ回路１２で図５（Ｂ）に示すように、クロック信号ＣＬＯＣＫの１周期目で第１の正側電圧Ｖ１+と第１の負側電圧Ｖ１-の電圧レベルの比較を行う。
信号制御装置１０Ａにおいては、比較ラッチ回路１２でクロック信号ＣＬＯＣＫの２周期目で第２の正側電圧Ｖ２+と第２の負側電圧Ｖ２-の電圧レベルの比較を行う。
そして、比較結果をデジタル値に変換した信号が比較ラッチ回路（ＬＴＣ）１２から出力される。
ここで、第１の正側電圧Ｖ１+と第１の負側電圧Ｖ１-の比較結果をＥＲ、第２の正側電圧Ｖ２+と第２の負側電圧Ｖ２-の比較結果をＬＲとする。
ただし、Ｖ１+＞Ｖ１-をハイ（High）、Ｖ２+＞Ｖ２-をハイ（High）とし、その逆をロー（Ｌow）とする。すなわち、Ｖ１+≦Ｖ１-をロー（Low）、Ｖ２+≦Ｖ２-をロー（Low）とする。
ラッチ（ＬＴＣ）１２の出力結果はコントローラ１６Ａで次のようにデジタル処理される。
【００３１】
電圧Ｖ１+と電圧Ｖ１-の比較結果ＥＲがHighで、電圧Ｖ２+と電圧Ｖ２-の比較結果ＬＲがHighのとき、バイアス信号ＢＩＡＳ+を下げ、バイアス信号ＢＩＡＳ-を上げるよう動作し、ゲイン（GAIN）は変化しない。
電圧Ｖ１+と電圧Ｖ１-の比較結果ＥＲがLowで、電圧Ｖ２+と電圧Ｖ２-の比較結果ＬＲがLowのとき、バイアス信号ＢＩＡＳ+を上げ、バイアス信号ＢＩＡＳ-を下げるよう動作し、ゲイン（GAIN）は変化しない。
電圧Ｖ１+と電圧Ｖ１-の比較結果ＥＲがHighで、電圧Ｖ２+と電圧Ｖ２-の比較結果ＬＲがLowのとき、ゲイン（GAIN）を上げるよう動作し（フォール信号ＦＡＬＬをアクティブで出力し）、バイアス信号ＢＩＡＳ+とバイアス信号ＢＩＡＳ-は変化しない。
電圧Ｖ１+と電圧Ｖ１-の比較結果ＥＲがLowで、電圧Ｖ２+と電圧Ｖ２-の比較結果ＬＲがHighのとき、ゲイン（GAIN）を下げるよう動作し（ライズ信号ＲＩＳＥをアクティブで出力し）、バイアス信号ＢＩＡＳ+とバイアス信号ＢＩＡＳ-は変化しない。
【００３２】
＜３．第３の実施形態＞
図６は、本発明の第３の実施形態に係る信号制御装置の構成例を示す図である。
【００３３】
本第３の実施形態に係る信号制御装置１０Ｂは次のように構成されている。
信号制御装置１０Ｂは、第２の実施形態に係る信号制御装置１０Ａを含むオートゲインコントロール(AGC : Automatic Gain Control)回路２０と、ＡＧＣ回路２０の信号に応じて入力差動信号のゲインをコントロールするイコライザ（Equalizer）回路３０を有する。
【００３４】
この信号制御装置１０Ｂは、信号伝送路ＴＬ１、ＴＬ２のＩＳＩから受けた入力信号をイコライザ（ＥＱ）回路３０で等化再生する機能を有する。
信号制御装置１０は、イコライザ回路３０の信号再生差動波形ＷＡＶＥ+, ＷＡＶＥ-を信号制御装置１０Ａで処理し、結果をリニアアンプ３１およびＨＰＦ３２を含む高域利得可変型イコライザ回路３０のＨＰＦの電流源に負帰還を掛けている。
【００３５】
ＡＧＣ回路２０は、イコライザ回路３０の出力信号からクロック信号ＣＬＯＣＫを形成し、信号制御装置１０Ａに供給するスライサ２１を有する。
ＡＧＣ回路２０は、信号制御装置１０Ａのライズ信号ＲＩＳＥおよびフォール信号ＦＡＬＬに応じた信号をイコライザ回路３０に出力するチャージポンプ(ＣＰ)２２と、その出力ラインと基準電位ＶＳＳとの間に接続されたキャパシタＣ２１を有する。
チャージポンプ２２は、ダウン端子ＤＯＷＮにライズ信号ＲＩＳＥが供給され、アップ端子ＵＰにフォール信号ＦＡＬＬが供給される。
【００３６】
図６のイコライザ回路３０は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ３１〜ＮＴ３８、抵抗素子Ｒ３１〜Ｒ３５、キャパシタＣ３１、およびバイアス電圧源Ｖ３１を有する。
また、イコライザ回路３０は、ノードＮＤ３１〜ＮＤ３８、信号ラインＬ３１，Ｌ３２を有する。
【００３７】
抵抗素子Ｒ３１の一端が電源電位ＶＤＤに接続され、他端が差動の信号伝送路ＴＬ１に接続され、その接続点によりノードＮＤ３１が形成され、ノードＮＤ３１が入力ノードとしてＮＭＯＳトランジスタＮＴ３１、ＮＴ３５のゲートに接続されている。
抵抗素子Ｒ３２の一端が電源電位ＶＤＤに接続され、他端が差動の信号伝送路ＴＬ２に接続され、その接続点によりノードＮＤ３２が形成され、ノードＮＤ３２が入力ノードとしてＮＭＯＳトランジスタＮＴ３３、ＮＴ３７のゲートに接続されている。
抵抗素子Ｒ３３の一端が電源電位ＶＤＤに接続され、他端が信号線Ｌ３１およびＮＭＯＳトランジスタＮＴ３１のドレインに接続され、その選択点によりノードＮＤ３３が形成されている。
抵抗素子Ｒ３４の一端が電源電位ＶＤＤに接続され、他端が信号線Ｌ３２およびＮＭＯＳトランジスタＮＴ３３のドレインに接続され、その選択点によりノードＮＤ３４が形成されている。
【００３８】
ＮＭＯＳトランジスタＮＴ３１のソースがＮＭＯＳトランジスタＮＴ３２のドレインに接続され、その接続点によりノードＮＤ３５が形成されている。
ＮＭＯＳトランジスタＮＴ３３のソースがＮＭＯＳトランジスタＮＴ３４のドレインに接続され、その接続点によりノードＮＤ３６が形成されている。
ノードＮＤ３５とノードＮＤ３６間にゲインを決めるための抵抗素子Ｒ３５が接続されている。
ＮＭＯＳトランジスタＮＴ３２およびＮＴ３４のソースは基準電位ＶＳＳに接続され、それらのゲートがバイアス電圧源Ｖ３１に共通に接続されている。
ＮＭＯＳトランジスタＮＴ３５のドレインがノードＮＤ３３に接続された信号線Ｌ３２に接続され、ソースがＮＭＯＳトランジスタＮＴ３７のドレインに接続され、その接続点によりノードＮＤ３７が形成されている。
ＮＭＯＳトランジスタＮＴ３７のドレインがノードＮＤ３４に接続された信号線Ｌ３１に接続され、ソースがＮＭＯＳトランジスタＮＴ３８のドレインに接続され、その接続点によりノードＮＤ３８が形成されている。
ノードＮＤ３７とノードＮＤ３８間にキャパシタＣ３１が接続されている。
ＮＭＯＳトランジスタＮＴ３６およびＮＴ３８のソースは基準電位ＶＳＳに接続され、それらのゲートがＡＧＣ回路２０のチャージポンプ２２の出力信号Ｓ２２の供給ラインに共通に接続されている。
【００３９】
イコライザ回路３０において、抵抗素子Ｒ３３，Ｒ３４，Ｒ３５、ＮＭＯＳトランジスタＮＴ３１〜ＮＴ３４によりリニアアンプ３１が形成されている。
イコライザ回路３０において、抵抗素子Ｒ３３，Ｒ３４、ＮＭＯＳトランジスタＮＴ３５〜ＮＴ３８、およびキャパシタＣ３１によりＨＰＦ（ハイパスフィルタ）が形成されている。
【００４０】
この信号制御装置１０Ｂにおいては、高周波成分にのみゲインを持ち、ＡＧＣ回路２０の出力信号Ｓ２２がＨＰＦ３２に帰還されて伝送路の高周波のピーキングを制御するように構成されている。
【００４１】
信号制御装置１０Ｂにおいては、一連の動作でイコライザ回路３０のゲインをコントロールし、電圧Ｖ１+と電圧Ｖ１-の差ΔＶ１および電圧Ｖ２+と電圧Ｖ２-の差ΔＶ２が０Ｖになるよう帰還がかかる。
制御ループが収束し定常状態に達したとき、差ΔＶ１と差ΔＶ２は共に０Ｖになり、差動信号ＷＡＶＥ+とＷＡＶＥ-が完全な対称波形であればＶ１とＶ２は同電位になるため、イコライザ回路３０のゲインは最適値になる。
【００４２】
前述した本第１の実施形態の信号制御装置の動作原理によれば、図５(Ａ)および(Ｂ)に示した、差動信号ＷＡＶＥ+とＷＡＶＥ-が、図４の装置に入力された際に、ＬＴＣ１２内でサンプリングポイント電圧Ｖ２+とＶ２-の比較動作を行う。
その差分電圧（ΔＶ２）に応じて、図４の装置のＢＩＡＳ電圧を決め、差動信号の片方たとえば、ＷＡＶＥ-のＤＣ電圧レベルを上下に制御する。
この制御動作は、差ΔＶ２が小さくなる方向に負帰還動作のため、制御ループが収束し定常状態にあるときには、ΔＶ２が本実施形態の比較精度以内にあって、信号振幅と比べて、十分に小さければ、電圧Ｖ２＋と電圧Ｖ２-はほぼ同じ電圧を示す。
【００４３】
電圧Ｖ２+とＶ２-は、差動信号ＷＡＶＥ+とＷＡＶＥ-に対してのレイト（ＬＡＴＥ）サンプリングポイントの電圧なので、差動信号ＷＡＶＥ+とＷＡＶＥ-のエッジより後れた時点での電圧情報を採取することになる。
一つの高速信号のパルスに絞って考えたときに、エッジより後れれば後れるほど、高周波劣化が少なく、低周波情報が多く含まれるため、電圧Ｖ２+とＶ２-がサンプリングポイントの設定によってＤＣ近くの電圧成分として、引き出すことが可能である。
【００４４】
前述の負帰還ループの結果、バイアス信号ＢＩＡＳによる差動信号の片方のＤＣレベル制御によって、Ｖ２+とＶ２-の電圧が等しくなる。
したがって、ＢＩＡＳ電圧は、差動信号のロー（Low）レベルの電圧とハイ（High）レベルの電圧の差分を表すことを意味し、つまり信号の振幅情報である。
【００４５】
＜４．第４の実施形態＞
図７は、本発明の第４の実施形態に係る信号制御装置の構成例を示す図である。
【００４６】
本第４の実施形態に係る信号制御装置１０Ｃは次のように構成されている。
すなわち、信号制御装置１０Ｃは、アンプ１１の一方の入力端子は抵抗素子Ｒ１１を介して基準電位ＶＳＳではなく電圧源Ｖ１１に接続され、バイアス信号ＢＩＡＳを差動電圧として表現したものである。
バイアス信号ＢＩＡＳ+とＢＩＡＳ-は、それぞれＷＡＶＥ+とＷＡＶＥ-へのＤＣレベル制御電圧であり、バイアス信号ＢＩＡＳ+とＢＩＡＳ-の差分電圧は、差動信号ＷＡＶＥの振幅に等しい。
【００４７】
＜５．第５の実施形態＞
図８は、本発明の第５の実施形態に係る信号制御装置の構成例を示す図である。
【００４８】
本第５の実施形態に係る信号制御装置１０Ｄが第３の実施形態に係る信号制御装置１０Ｂと異なる点は、イコライザ回路３０Ａのリニアアンプ３１Ａの振幅調整機能を付加したことにある。
【００４９】
この信号制御装置１０Ｄは、第３の実施形態と同様に、信号伝送路ＴＬ１、ＴＬ２のＩＳＩから受けた入力信号をイコライザ（ＥＱ）回路３０で等化再生する機能を有する。
信号制御装置１０は、イコライザ回路３０の信号再生差動波形ＷＡＶＥ+, ＷＡＶＥ-を信号制御装置１０Ａで処理し、結果をリニアアンプ３１およびＨＰＦ３２を含む高域利得可変型イコライザ回路３０のＨＰＦの電流源に負帰還を掛けている。
そして、本信号制御装置１０Ｄは、たとえば第４の実施形態と同様なバイアス信号ＢＩＡＳ+とＢＩＡＳ-に応じた制御信号Ｇを生成して、イコライザ回路３０Ｄのリニアアンプ３１Ｄの電流源に供給する制御信号生成回路としての電圧電流生成回路４０を有する。
【００５０】
電圧電流生成回路４０は、電流源Ｉ４１〜Ｉ４４、抵抗素子Ｒ４１〜Ｒ４３、オペアンプ４１、ＮＭＯＳトランジスタＮＴ４１、およびノードＮＤ４１を有する。
電流源Ｉ４１とＩ４２は電源電位ＶＤＤと基準電位ＶＳＳとの間に直列に接続され、電流源Ｉ４１とＩ４２の接続点によりノードＮＤ４１が形成されている。
電流源Ｉ４３は電源電位ＶＤＤと抵抗素子Ｒ４３の一端との間に接続され、その接続点によりノードＮＤ４２が形成されている。
抵抗素子Ｒ４３の他端と基準電位ＶＳＳに接続された電流源Ｉ４４が接続され、その接続点によりノードＮＤ４３が形成されている。
抵抗素子Ｒ４１の一端がバイアス信号ＢＩＡＳ+の供給ラインに接続され、他端がノードＮＤ４２に接続されている。
抵抗素子Ｒ４２の一端がバイアス信号ＢＩＡＳ-の供給ラインに接続され、他端がノードＮＤ４１に接続されている。
オペアンプ４１の非反転入力端子（＋）がノードＮＤ４１に接続され、反転入力端子（−）がノードＮＤ４３に接続され、出力端子がＮＭＯＳトランジスタＮＴ４１のドレインおよびゲートに接続され、その接続点によりノードＮＤ４４が形成されている。
ＮＭＯＳトランジスタＮＴ４１のソースは基準電位ＶＳＳに接続されている。
【００５１】
このような構成を有する電圧電流生成回路４０、ノードＮＤ４４がイコライザ回路３０Ｄのリニアアンプ３１Ｄの電流源を形成するＮＭＯＳトランジスタＮＴ３２，ＮＴ３４のゲートに接続されている。
すなわち、電圧電流生成回路４０の出力段のＮＭＯＳトランジスタＮＴ４１とイコライザ回路３０ＤのＮＭＯＳトランジスタＮＴ３２，ＮＴ３４によりカレントミラー回路が形成される。
【００５２】
図９は、本第５の実施形態に係る電圧電流生成回路のより具体的な回路例の一つを示す図である。
【００５３】
図９の電圧電流生成回路４０Ａは、理解を容易にするために図８と同一構成部分は同一符号をもって表している。
電圧電流生成回路４０Ａは、オペアンプ４１の出力側にアンプ４２、および出力バッファ４３を有する。
【００５４】
オペアンプ４１は、差動対を生成するＮＭＯＳトランジスタＮＴ４２，ＮＴ４３、電流源Ｉ４５、負荷を形成するｐチャネル（ＰＭＯＳ）トランジスタＰＴ４１，ＰＴ４２を含んで構成されている。
ＮＭＯＳトランジスタＮＴ４２のゲートがノードＮＤ４３に接続され、ＮＭＯＳトランジスタＮＴ４３のゲートがノードＮＤ４１に接続されている。
ＮＭＯＳトランジスタＮＴ４２のドレインと負荷としてのＰＭＯＳトランジスタＰＴ４１のドレインおよびゲートに接続され、その接続点によりノードＮＤ４５が形成されている。
ＮＭＯＳトランジスタＮＴ４３のドレインと負荷としてのＰＭＯＳトランジスタＰＴ４２のドレインおよびゲートに接続され、その接続点によりノードＮＤ４６が形成されている。
【００５５】
アンプ４２は、ＰＭＯＳトランジスタＰＴ４３，ＰＴ４４、およびＮＭＯＳトランジスタＮＴ４４，ＮＴ４５を有する。
ＰＭＯＳトランジスタＰＴ４３のゲートがオペアンプ４１のノードＮＤ４５に接続され、ＰＭＯＳトランジスタＰＴ４４のゲートがオペアンプ４１のノードＮＤ４６に接続されている。
ＰＭＯＳトランジスタＰＴ４３のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ４４のドレインに接続され、その接続点によりノードＮＤ４７が形成されている。
ノードＮＤ４７とオペアンプ４１のＮＭＯＳトランジスタＮＴ４３のゲートおよびノードＮＤ４１との間に抵抗素子Ｒ４５およびキャパシタＣ４１が直列に接続されている。
ＰＭＯＳトランジスタＰＴ４４のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ４５のドレインに接続され、その接続点によりノードＮＤ４８が形成されている。
ノードＮＤ４８がＮＭＯＳトランジスタＮＴ４４，ＮＴ４５のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ４４，ＮＴ４５のソースが基準電位ＶＳＳに接続されている。
【００５６】
出力バッファ４３は、ＰＭＯＳトランジスタＰＴ４５、ＮＭＯＳトランジスタＮＴ４１，ＮＴ４６、抵抗素子Ｒ４５、およびキャパシタＣ４２を有する。
ＰＭＯＳトランジスタＰＴ４５のゲートがアンプ４２のノードＮＤ４７に接続されている。
ＰＭＯＳトランジスタＰＴ４５のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ４１のドレインに接続され、その接続点によりノードＮＤ４４が形成されている。
ノードＮＤ４４はＮＭＯＳトランジスタＮＴ４１，ＮＴ４６のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ４６のドレインは抵抗素子Ｒ４５の一端およびキャパシタＣ４２の一端に接続され、その接続点によりノードＮＤ４９が形成されている。
抵抗素子Ｒ４５の他端およびキャパシタＣ４２の他端は電源電位ＶＤＤに接続されている。
【００５７】
このような構成を有する電圧電流生成回路４０Ａにおいては、抵抗値Ｒ１の抵抗素子Ｒ４３の両端に電流Ｉ１を流すことによってＶst＝Ｒ１＊Ｉ１の電圧を生成する。
この電圧Ｖstをイコライザ回路３０Ｄの出力ＤＣ振幅目標値として設定すれば、バイアス信号ＢＩＡＳ+とＢＩＡＳ-の差分がＶstになるよう、制御機構が働き、その結果を差電流（Ｉ０）として表す。
【００５８】
図８の差電流（Ｉ０）は上述したように、カレントミラーなどによって、高域利得可変型イコライザ回路３０Ｄのリニアアンプ３１Ｄのバイアス電流としての適用が可能である。
バイアス電流(Ｉ０)の変化で、リニアアンプ３１Ｄのトランスコダクタンスｇｍが可変となり、アナログ信号ＷＡＶＥ+, ＷＡＶＥ-の振幅が変化する。
【００５９】
たとえば、ある時点において、アナログＷＡＶＥ＋とＷＡＶＥ-の振幅がＡ０とする。図７の信号制御装置１０Ｃの動作結果によれば、バイアス信号ＢＩＡＳ+とＢＩＡＳ-の差分がＡ０出力となる。
Ａ０の値が電圧Ｖｓｔより大きければ、制御電流Ｉ０が小さくなり、その結果、信号ＷＡＶＥ+, ＷＡＶＥ-の振幅がＡ１となる。本実施形態の信号制御装置１０Ｃの動作結果によって、バイアス信号ＢＩＡＳ+とＢＩＡＳ-の差分がＡ１出力となる。
もし、Ａ１＜Ｖｓｔである場合、制御電流Ｉ０が小さい方向に下がり続ける。
Ａ１＞Ｖｓｔである場合、制御電流Ｉ０が大きい方向に上がり続ける。
【００６０】
回路が平衡状態となる時定数に相当する時間が経過すれば、信号ＷＡＶＥ+とＷＡＶＥ-が振幅設定値Ｖｓｔに収束し、ある電圧範囲内に安定する。
このように、本実施形態では、不定の入力振幅を一定の出力振幅に安定させるようなＡＧＣ回路として機能する。
【００６１】
＜６．第６の実施形態＞
図１０は、本発明の第６の実施形態に係る信号制御装置の構成例を示す図である。
【００６２】
本第６の実施形態に係る信号制御装置１０Ｅが第５の実施形態に係る信号制御装置１０Ｄと異なる点は、次のとおりである。
信号制御装置１０Ｅは、バイアス電流Ｉ０を可変させて出力振幅を変えるのではなく、イコライザ回路３０Ｅ内のリニアアンプ３１Ｅの差動回路内差動対トランジスタＮＴ３１，ＮＴ３３のソース間抵抗Ｒ３５をＮＭＯＳ（Ｍ０）抵抗に置き換えたものである。
なお、図１０では、ＡＧＣ回路の部分は省略してある。
【００６３】
たとえば、図９の回路の制御電圧Ｙによって、ＭＯＳトランジスタＭ０のチャネル抵抗値が可変できる。
対ＧＮＤ電圧Ｙが低ければ、ＭＯＳトランジスタＭＯのチャネル抵抗値が大きくなり、リニアアンプ３１Ｅの利得が下がって、信号ＷＡＶＥ+とＷＡＶＥ-の振幅が小さくなる。
逆に、対ＧＮＤ電圧Ｙが高ければ、ＭＯＳトランジスタＭ０のチャンネル抵抗が小さくなり、リニアアンプ３１Ｅの利得が上がって、信号ＷＡＶＥ+とＷＡＶＥ-の振幅が大きくなる。
【００６４】
図８と同様に、回路が平衡状態となる時定数に相当する時間が経過すれば、信号ＷＡＶＥ+とＷＡＶＥ-が振幅設定値Ｖｓｔに収束し、ある電圧範囲内に安定するのである。
【００６５】
＜７．第７の実施形態＞
図１１は、本発明の第７の実施形態に係る信号制御装置の構成例を示す図である。
【００６６】
本第７の実施形態に係る信号制御装置１０Ｆが第４の実施形態に係る信号制御装置１０Ｃと異なる点は、差動信号ＷＡＶＥ+とＷＡＶＥ-の入力端子に並列に量子化帰還コンパレータ（QFB ; Quantized feedback comparator）回路５０が接続されている点にある。
【００６７】
ＤＣオフセットが混入した高速差動信号を伝送する際には、差動信号のクロスポイントが振幅センタからずれる問題が起きる。
その結果、信号ジッタが増大し、最悪な場合にはビット・エラーを生じる。
これに対して、データ信号に含まれるＤＣオフセットを除去して直流再生する方法として、量子化帰還による補償が一般的である。
ＤＣオフセットの混在した入力差動信号の振幅情報を抽出して、その振幅に量子化帰還出力振幅を追従させて、入力信号からＤＣオフセット成分を除去する方法等が適用可能である。
【００６８】
図１２は、ＱＦＢ回路５０の構成例を示す回路図である。
なお、この場合も図８と同様の構成の電圧電流生成回路４０Ｆが用いられている。
この電圧電流生成回路４０Ｆは制御信号ＧをＱＦＢ回路５０に供給するが、その構成は図８と同様であることから、その詳細な説明は省略する。
【００６９】
ＱＦＢ回路５０は、入力部５１、リニアアンプ５２、電圧電流変換部５３、ソースフォロワー回路５４、差動アンプ５５、出力バッファ部５６、フィルタ部５７、バイアス電圧源Ｖ５１，Ｖ５２を有する。
【００７０】
入力部５１は、抵抗素子Ｒ５１〜Ｒ５３、キャパシタＣ５１、Ｃ５２、ＮＭＯＳトランジスタＮＴ５１，ＮＴ５２、ノードＮＤ５１，ＮＤ５２を有する。
ＮＭＯＳトランジスタＮＴ５１のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ５２のドレイン、抵抗素子Ｒ５２の一端、抵抗素子Ｒ５３の一端に接続されている。
抵抗素子Ｒ５１の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ５１のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ５２のソースが基準電位ＶＳＳに接続され、ゲートがバイアス電源Ｖ５１に接続されている。
キャパシタＣ５１の一端が差動信号ＷＡＶＥ+の供給ラインに接続され、他端が抵抗素子Ｒ５２の他端に接続され、その接続点によりノードＮＤ５１が形成されている。
キャパシタＣ５２の一端が差動信号ＷＡＶＥ-の供給ラインに接続され、他端が抵抗素子Ｒ５３の他端に接続され、その接続点によりノードＮＤ５２が形成されている。
抵抗素子Ｒ５２とキャパシタＣ５１、抵抗素子Ｒ５３とキャパシタＣ５２によりＨＰＦが形成される。
【００７１】
リニアアンプ５２は、抵抗素子Ｒ５４〜Ｒ５６、ＮＭＯＳトランジスタＮＴ５３〜ＮＴ５６を有する。
抵抗素子Ｒ５４の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ５３のドレインに接続され、その接続点によりノードＮＤ５３が形成されている。
ＮＭＯＳトランジスタＮＴ５３のソースがＮＭＯＳトランジスタＮＴ５４のドレインに接続され、その接続点によりノードＮＤ５４が形成されている。ＮＭＯＳトランジスタＮＴ５４のソースは基準電位ＶＳＳに接続されている。
抵抗素子Ｒ５５の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ５５のドレインに接続され、その接続点によりノードＮＤ５５が形成されている。
ＮＭＯＳトランジスタＮＴ５５のソースがＮＭＯＳトランジスタＮＴ５６のドレインに接続され、その接続点によりノードＮＤ５６が形成されている。ＮＭＯＳトランジスタＮＴ５６のソースは基準電位ＶＳＳに接続されている。
ノードＮＤ５４とノードＮＤ５６間に抵抗素子Ｒ５６が接続されている。
ＮＭＯＳトランジスタＮＴ５３のゲートが入力部５１のノードＮＤ５１に接続され、ＮＭＯＳトランジスタＮＴ５５のゲートが入力部５１のノードＮＤ５２に接続されている。
ＮＭＯＳトランジスタＮＴ５４とＮＴ５６のゲートがバイアス電圧源Ｖ５１に接続されている。
【００７２】
電圧電流変換部５３は、ＮＭＯＳトランジスタＮＴ５７〜ＮＴ６０、および抵抗素子Ｒ５７を有する。
ＮＭＯＳトランジスタＮＴ５７のドレインがリニアアンプ５２のノードＮＤ５３に接続され、ソースがＮＭＯＳトランジスタＮＴ５８のドレインに接続され、その接続点によりノードＮＤ５７が形成されている。ＮＭＯＳトランジスタＮＴ５８のソースは基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ５９のドレインがリニアアンプ５２のノードＮＤ５５に接続され、ソースがＮＭＯＳトランジスタＮＴ６０のドレインに接続され、その接続点によりノードＮＤ５８が形成されている。ＮＭＯＳトランジスタＮＴ６０のソースは基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ５７，ＮＴ５９のゲートはフィルタ部５７の出力に接続されている。
ＮＭＯＳトランジスタＮＴ５８とＮＴ６０のゲートがバイアス電圧源Ｖ５１に接続されている。
【００７３】
ソースフォロワー回路５４は、ＮＭＯＳトランジスタＮＴ６１〜ＮＴ６４を有する。
ＮＭＯＳトランジスタＮＴ６１のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ６２のドレインに接続され、その接続点によりノードＮＤ５９が形成されている。ＮＭＯＳトランジスタＮＴ６２のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ６１のゲートがノードＮＤ５３に接続されている。
ＮＭＯＳトランジスタＮＴ６３のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ６４のドレインに接続され、その接続点によりノードＮＤ６０が形成されている。ＮＭＯＳトランジスタＮＴ６４のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ６３のゲートがノードＮＤ５５に接続されている。
ＮＭＯＳトランジスタＮＴ６２とＮＴ６４のゲートがバイアス電圧源Ｖ５１に接続されている。
【００７４】
差動アンプ５５は、ＮＭＯＳトランジスタＮＴ６５〜ＮＴ６７、および抵抗素子Ｒ５８，Ｒ５９を有する。
抵抗素子Ｒ５８の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ６５のドレインに接続され、その接続点によりノードＮＤ６１が形成されている。
抵抗素子Ｒ５９の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ６６のドレインに接続され、その接続点によりノードＮＤ６２が形成されている。
ＮＭＯＳトランジスタＮＴ６５とＮＴ６６のソースは電流源としてのＮＭＯＳトランジスタＮＴ６７のドレインに接続され、ソースが基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ６５のゲートがソースフォロワー回路５４のノードＮＤ５９に接続され、ＮＭＯＳトランジスタＮＴ６６のゲートがソースフォロワー回路５４のノードＮＤ６０に接続されている。
そして、電流源としてのＮＭＯＳトランジスタＮＴ６７のゲートが電圧電流生成回路４０Ｆの制御信号Ｇの供給ラインに接続されている。
【００７５】
出力バッファ部５６は、ＮＭＯＳトランジスタＮＴ６８〜ＮＴ６４を有する。
ＮＭＯＳトランジスタＮＴ６８のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ６９のドレインに接続され、その接続点によりノードＮＤ６３が形成されている。ＮＭＯＳトランジスタＮＴ６９のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ６８のゲートがノードＮＤ６１に接続されている。
ＮＭＯＳトランジスタＮＴ７０のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ７１のドレインに接続され、その接続点によりノードＮＤ６４が形成されている。ＮＭＯＳトランジスタＮＴ７１のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ７０のゲートがノードＮＤ６２に接続されている。
ＮＭＯＳトランジスタＮＴ６９とＮＴ７１のゲートがバイアス電圧源Ｖ５２に接続されている。
ノードＮＤ６３から信号Ｙ+が出力され、また、ノードＮＤ６３はフィルタ部５７を通してＮＭＯＳトランジスタＮＴ５９のゲートに接続されている。
ノードＮＤ６４から信号Ｙ-が出力され、また、ノードＮＤ６４はフィルタ部５７を通してＮＭＯＳトランジスタＮＴ５７のゲートに接続されている。
【００７６】
フィルタ部５７は、抵抗素子Ｒ６０，Ｒ６１、およびキャパシタＣ５３を有する。
抵抗素子Ｒ６０の一端がノードＮＤ６３に接続され、他端がＮＭＯＳトランジスタＮＴ５９のゲートに接続されている。
抵抗素子Ｒ６１の一端がノードＮＤ６４に接続され、他端がＮＭＯＳトランジスタＮＴ５７のゲートに接続されている。
そして、抵抗素子Ｒ６０の他端と抵抗素子Ｒ６１の他端間にキャパシタＣ５３が接続されている。
このように、フィルタ部５７は、ローパスフィルタ（ＬＰＦ）を有している。
【００７７】
本実施形態においては、入力差動信号の正負信号ＷＡＶＥ+とＷＡＶＥ-間にＤＣオフセットが混在した際に、入力差動信号の振幅情報を図７のようにバイアス信号ＢＩＡＳ＋とＢＩＡＳ−の差分として抽出する。
そして、電圧電流変換、電流の出力振幅変換によって、入力振幅に量子化帰還出力振幅を追従させて、入力信号からＤＣオフセット成分を除去したＹ＋とＹ−信号を出力する。
【００７８】
＜８．第８の実施形態＞
図１３は、本発明の実施形態に係る信号制御装置を液晶表示装置（ＬＣＤ）のソースドライバ（ＳＤ）に応用した構成例を示す図である。
図１４は、図１３の装置の動作を説明するための図である。
【００７９】
［ＬＣＤ-ＳＤへの応用］
この表示装置１００は、グラフィクスエンジン（ＧＥ）１１０、オーバードライブ（ＯＤ）１２０、タイミングコントローラ（ＴＣＯＮ）１３０、ソースドライバ（ＳＤ）１４０、ＬＣＤ１５０、および信号制御装置１６０を有する。
信号制御装置１６０は、本実施形態に係る第１〜第７の信号制御装置を適用可能である。
【００８０】
大型ＬＣＤ１５０のソースドライバ（ＳＤ）１４０は、ＬＣＤ１５０のソース線に寄生する大容量を高速に駆動する必要がある。
そのため、そのセトリングを改善するために、グラフィクスエンジン（ＧＥ）１１０から出力された信号がオーバードライブ（ＯＤ）１２０処理で加工されたデータがタイミングコントローラ（ＴＣＯＮ）１３０を介してＳＤ１４０に分配されている。
ＯＤ処理はＬＣＤソース線のローパス特性を補正するもので、特性がマッチしていなければ図１４（Ａ）に示すようにセトリングが間にあわなかったり、図１４（Ｂ）に示すようにオーバーシュートが生じたりして表示画像の品位が低下する。
【００８１】
ＬＣＤ１５０が画像を表示しないＶブランク期間中に一定の変化パターンでソース電位駆動を繰り返す。そして、駆動電圧遷移から一定時間後のソース電位の時間差分を本実施形態に係る信号制御装置１６０で検出してそれがゼロになるようにＯＤ処理のパラメータにフィードバックをかける。
たとえば、図１４（Ａ）のように時間差分が正であればセトリングが遅い状態なのでＯＤ処理のエッジ強調パラメータを大きくしてＳＤに与えるデータの変化をより急峻にする。
図１４（Ｂ）中のように差分が負であればオーバーシュートが生じているのでエッジ強調パラメータを小さくしてＳＤデータの変化をより緩慢にする。
このような差分の観測とパラメータの調整を繰り返す。
これにより、パラメータは、図１４（Ｃ）のようなオーバーシュートの無い最速のセトリングでソース線を駆動する値に収束し、Ｖブランク終了後にそのパラメータでＯＤ処理をして画像表示することで高品位の表示が実現する。
【００８２】
本発明の実施形態によるＯＤ処理パラメータ調整機構は工場出荷時にＬＣＤパネルの固有特性にあわせてパラメータを書き換える調整工程を不要にする。
さらに、ＬＣＤの動作環境温度が変化してソース線の抵抗や容量が変動しても常に最適のＯＤ処理を行うことが可能になる。
【００８３】
＜９．第９の実施形態＞
図１５は、本発明の実施形態に係る信号制御装置を極大・極小値検出回路に応用した構成例を示す図である。
図１６は、図１５の回路の動作波形例を示す図である。
【００８４】
［極大・極小値検出回路への応用］
図１６に示すような繰り返し波形を図１５のようにコンパレータ６０とデジタル遅延線（ＤＤＬ）７０を介して本実施形態に係る信号制御装置１０Ｇ(１０，１０Ａ〜Ｆ)に入力する。
そして、ＤＤＬ７０の遅延量を本信号制御装置発明の回路の出力によってアップダウンされるカウンター８０で操作すると、繰り返し波形の極値を検出してＢＩＡＳ出力から得ることができる。
【００８５】
たとえばＤＤＬ７０が速いサンプルと遅いサンプルをＴ３とＴ４で拾うような遅延量になっていると勾配は正なのでカウンターにはＵＰがかかってＤＤＬ７０の遅延は増える。
これはＤＤＬ７０の遅延が増えて勾配のないＴ５とＴ６がサンプルされるようになるまで繰り返される。
【００８６】
逆にＴ７とＴ８でサンプルされるような状態ではカウンター８０にはダウンがかかってＤＤＬの遅延は減らされ、やはりＴ５とＴ６がサンプリングされる状態へ推移していく。
これらの過程でバイアス信号ＢＡＩＳの値はサンプル値の間になるように制御されるから、結果として収束状態でのＢＩＡＳ出力はこの繰り返し波形の極大値に等しくなる。
【００８７】
図１５の信号制御装置検出回路とカウンターの接続を反転して破線のようにすればＤＤＬ７０の遅延の変化は逆向きになりＴ１とＴ２をサンプリングする状態に収束する。このときＢＩＡＳの値は繰り返し波形の極小値に等しくなる。
【００８８】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
トリガー点Ｔ１の電圧Ｖ１とトリガー点Ｔ２の電圧Ｖ２を一致させる精度が向上する。
（１） バイアス信号ＢＩＡＳと電圧Ｖ１、Ｖ２の間にはオフセットは発生するが、電圧Ｖ１とＶ２の間にはオフセットは生じないため、電圧Ｖ１とＶ２の一致精度が高まる。
（２） 応用例のように波形の位相をずらした点の電圧比較を行う場合は、従来回路と違いＳ／Ｈ回路を使用しなくてもよいためホールド時間の違いによる精度の劣化がない。
（３） 応用例のように波形の位相をずらした点の電圧比較を行う場合は、従来回路と違いＳ／Ｈ回路を使用しなくてもよいため、そのばらつきによる精度の劣化がない。
【符号の説明】
【００８９】
１０，１０Ａ〜１０Ｇ，１６０・・・信号制御装置、１１・・・アンプ、１２・・・比較ラッチ回路（ＬＴＣ）、１３・・・遅延回路（ＤＬＹ）、１４・・・分周回路（ＴＦＦ）、１５・・・選択回路（ＳＥＬ）、１６・・・コントローラ（ＣＴＲＬ）、１７・・・デジタルアナログ変換器（ＤＡＣ）、２０・・・ＡＧＣ回路、３０，３０Ｄ・・・イコライザ回路，４０，４０Ａ，４０Ｆ・・・電圧電流生成回路、５０・・・ＱＦＢ回路。
【技術分野】
【０００１】
本発明は、ケーブルなどを用いて伝送した信号の伝送損失を補償するデータ受信装置等に適用可能な信号制御装置に係り、特に、周波数に依存する劣化減衰を等化する信号制御装置および信号制御方法に関するものである。
さらに詳しくは、本発明は、高速のデジタルデータを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰を等化するデータ受信装置等に適用可能な信号制御装置に係り、特に、差動伝送路に含まれるリファレンス・クロックを用いて高域ゲイン補償をかけて等化処理を行う信号制御装置および信号制御方法に関するものである。
【背景技術】
【０００２】
高速デジタルデータを差動伝送路で長距離伝送する際、データ波形は、伝送路で生じる減衰や遅延により歪む。
周波数依存の減衰(伝送損失:誘電損失、表皮効果による抵抗損失など)に対する波形等化手段としては、伝送損失と同量の利得特性を持ったハイパスフィルタ（ＨＰＦ）を通して再生させることが一般的に行われる。
任意の伝送損失に追随し、その同量のゲインで等化するためには、任意の伝送損失の度合いを正確に判別する手段が必要である。
【０００３】
図１（Ａ）および（Ｂ）は、利得を制御する方法の一例を説明するための図である。
図１（Ａ）は、特許文献１に記載されたデータ受信装置に適用される信号制御装置の構成を示し、図１（Ｂ）は、動作を説明するための図である。
【０００４】
この信号制御装置１は、減衰後のデータ信号の１と０の間の遷移裾においてある特定のタイミングでサンプリングした電圧同士を比較することにより、伝送損失の度合いを定量化する方法を用いている。
【０００５】
信号制御装置１は、サンプルホールド（Ｓ／Ｈ）回路２，３、コンパレータ（ＣＯＭＰ）４、コントローラ（ＣＴＲＬ）５、および遅延器（ＤＬＹ）６を有する。
【０００６】
この信号制御装置１では、一定の周期で繰り返すアナログ信号ＷＡＶＥをそれに同期したクロック信号ＣＬＯＣＫをトリガーにサンプリングしてトリガー近傍での入力信号ＷＡＶＥの時間差分の極性を検出する。
信号制御装置１は、図１（Ｂ）に示されるトリガー点Ａの電圧Ｅとトリガー点Ｂの電圧Ｌをそれぞれ別のサンプルホールド回路２，３で取り込み、その電圧ＥとＬをコンパレータ４で比較する。
そして、信号制御装置１は、その結果を基にコントローラ５で電圧Ｅを電圧Ｌに近づけるようライズ信号ＲＩＳＥ、フォール信号ＦＡＬＬを出力し、利得制御を行っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−８６３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、コンパレータ４のオフセット、比較結果取り込み時の電圧ＥとＬのホールド時間の差、サンプルホールド回路２，３のバラツキにより、精度の低下を生じていた。
【０００９】
本発明は、異なるトリガー点における電圧のオフセットの発生を抑止でき、回路のバラツキの影響を防止でき、精度の向上を図ることが可能な信号制御装置および信号制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の観点の信号制御装置は、入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較部と、上記比較部の比較結果に応じて上記バイアス信号、並びに、上記入力信号を制御するための入力信号制御信号を生成する機能を有する制御部と、を有し、上記制御部は、上記バイアス電圧が上記トリガー点の異なる複数の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、上記バイアス電圧が上記トリガー点の異なる複数の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、上記バイアス電圧が上記トリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように上記入力信号制御信号を生成する。
【００１１】
本発明の第２の観点の信号制御方法は、入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較ステップと、上記比較ステップの比較結果に応じて上記バイアス信号、並びに、上記入力信号を制御するための入力信号制御信号を生成する制御ステップと、を有し、上記制御ステップにおいて、上記バイアス電圧が上記トリガー点の異なる複数の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、上記バイアス電圧が上記トリガー点の異なる複数の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、上記バイアス電圧が上記トリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように上記入力信号制御信号を生成する。
【発明の効果】
【００１２】
本発明によれば、異なるトリガー点における電圧のオフセットの発生を抑止でき、回路のバラツキの影響を防止でき、精度の向上を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】利得を制御する方法の一例を説明するための図である。
【図２】本発明の第１の実施形態に係る信号制御装置の構成例を示す図である。
【図３】本実施形態に係る信号制御装置の比較および制御処理を説明するための図である。
【図４】本発明の第２の実施形態に係る信号制御装置の構成例を示す図である。
【図５】本第２の実施形態に係る信号制御装置の比較および制御処理を説明するための図である。
【図６】本発明の第３の実施形態に係る信号制御装置の構成例を示す図である。
【図７】本発明の第４の実施形態に係る信号制御装置の構成例を示す図である。
【図８】本発明の第５の実施形態に係る信号制御装置の構成例を示す図である。
【図９】本第５の実施形態に係る電圧電流生成回路のより具体的な回路例の一つを示す図である。
【図１０】本発明の第６の実施形態に係る信号制御装置の構成例を示す図である。
【図１１】本発明の第７の実施形態に係る信号制御装置の構成例を示す図である。
【図１２】ＱＦＢ回路の構成例を示す回路図である。
【図１３】本発明の実施形態に係る信号制御装置を液晶表示装置（ＬＣＤ）のソースドライバ（ＳＤ）に応用した構成例を示す図である。
【図１４】図１３の装置の動作を説明するための図である。
【図１５】本発明の実施形態に係る信号制御装置を極大・極小値検出回路に応用した構成例を示す図である。
【図１６】図１５の回路の動作波形例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（信号制御装置の第１の構成例）
２．第２の実施形態（信号制御装置の第２の構成例）
３．第３の実施形態（信号制御装置の第３の構成例）
４．第４の実施形態（信号制御装置の第４の構成例）
５．第５の実施形態（信号制御装置の第５の構成例）
６．第６の実施形態（信号制御装置の第５の構成例）
７．第７の実施形態（信号制御装置の第５の構成例）
８．第８の実施形態（信号制御装置の第１の応用例）
９．第９の実施形態（信号制御装置の第２の応用例）
【００１５】
＜１．第１の実施形態＞
図２は、本発明の第１の実施形態に係る信号制御装置の構成例を示す図である。
【００１６】
本信号制御装置１０は、図２に示すように、アンプ１１、比較ラッチ回路（ＬＴＣ）１２、遅延回路（ＤＬＹ）１３、分周回路（ＴＦＦ）１４、選択回路（ＳＥＬ）１５、コントローラ（ＣＴＲＬ）１６、およびデジタルアナログ変換器（ＤＡＣ）１７を有する。
なお、比較ラッチ回路１２は比較部に相当し、コントローラ１６は制御部に相当する。
【００１７】
アンプ１１は、一方の入力信号を一定の周期で繰り返すアナログ信号波形ＷＡＶＥとし、他方の入力信号をコントローラ１６で生成され、ＤＡＣ１７を介して供給するバイアス信号ＢＩＡＳ＿Ｍである。
アンプ１１は、アナログ信号波形ＷＡＶＥとバイアス信号ＢＩＡＳ＿Ｍの差電圧レベルを増幅して比較ラッチ回路１２に入力させる。
【００１８】
比較ラッチ回路１２は、アナログ信号波形ＷＡＶＥとバイアス信号ＢＩＡＳ＿Ｍの差電圧レベルを比較する。
比較ラッチ回路１２は、クロック信号ＣＬＯＣＫに同期して、入力アナログ信号（波形）ＷＡＶＥのトリガー点Ｔ１での電圧値Ｖ１、トリガー点Ｔ２での電圧値Ｖ２を保持して比較動作を行う。
比較ラッチ回路１２は、比較結果をコントローラ１６に出力する。
比較ラッチ回路１２は、セレクタ１５を介して供給されるトリガー点Ｔ１におけるクロック信号ＣＬＯＣＫに同期して電圧Ｖ１を保持する。
比較ラッチ回路１２は、遅延回路１３で遅延されて、セレクタ１５を介して供給されるトリガー点Ｔ２の電圧値Ｖ２を保持する。
【００１９】
コントローラ１６は、可変のバイアス信号ＢＩＡＳ＿Ｍを生成し、ＤＡＣ１７を介してアナログ信号としてアンプ１１に供給する。
コントローラ１６は、このようにバイアス信号ＢＩＡＳ Ｍを生成して、電圧Ｖ１とバイアス信号ＢＩＡＳ Ｍの比較および電圧Ｖ２とＢＩＡＳ Ｍの比較を一つの比較ラッチ回路１２で順次間欠的に行わせる。
コントローラ１６は、比較結果を比較ラッチ回路１２の保持データに基づいてバイアス信号ＢＩＡＳ＿Ｍの生成等を次のように制御する。
【００２０】
コントローラ１６は、バイアス信号ＢＩＡＳ＿Ｍのレベルがトリガー点Ｔ１での電圧値Ｖ１およびトリガー点Ｔ２での電圧値Ｖ２より小さい（低い）ときはバイアス信号ＢＩＡＳ＿Ｍのレベルを増やす（大きくする）方向に制御する。
コントローラ１６は、バイアス信号ＢＩＡＳ＿Ｍのレベルがトリガー点Ｔ１での電圧値Ｖ１およびトリガー点Ｔ２での電圧値Ｖ２より大きい（高い）ときはバイアス信号ＢＩＡＳ＿Ｍのレベルを減らす（小さくする）方向に制御する。
コントローラ１６は、バイアス信号ＢＩＡＳ＿Ｍのレベルがトリガー点Ｔ１での電圧値Ｖ１およびトリガー点Ｔ２での電圧値Ｖ２の間にあるときは、電圧Ｖ１と電圧Ｖ２の大小関係から電圧Ｖ１が電圧Ｖ２に近づくように制御する。
この場合、コントローラ１６は、入力アナログ信号ＷＡＶＥのレベルを制御するための入力信号制御信号としてのライズ信号ＲＩＳＥおよびフォール信号ＦＡＬＬを後段の処理系に出力する。
【００２１】
ここで、図２の信号制御装置１０の動作を、図３（Ａ）および（Ｂ）に関連付けて説明する。
図３（Ａ）および（Ｂ）は、本第１の実施形態に係る信号制御装置の比較および制御処理を説明するための図である。
【００２２】
信号制御装置１０には、一定の周期で繰り返すアナログ信号波形がＷＡＶＥに入力され、それに同期したクロック信号ＣＬＯＣＫが入力される。
クロック信号ＣＬＯＣＫに同期してトリガー点Ｔ１と、トリガー点Ｔ１に対し遅延回路１３で位相を遅らせたトリガー点Ｔ２でＬＴＣ１２に入力される２つの信号電圧Ｖ１、Ｖ２がとりこまれる。Ｖ１が第１の電圧であり、Ｖ２が第２の電圧である。
本構成例では、位相をずらす遅延回路１３と、分周回路１４と、選択回路１５によりＬＴＣ１２への入力をトリガー点Ｔ１とトリガー点Ｔ２のタイミングで順次行っている。
【００２３】
信号制御装置１０では、可変のバイアス電圧ＢＩＡＳ＿Ｍを設けて、アナログ信号波形ＷＡＶＥのトリガー点Ｔ１での電圧値Ｖ１、トリガー点Ｔ２での電圧値Ｖ２とＢＩＡＳ＿Ｍの比較がひとつの比較ラッチ回路１２で順次間欠的に行われる。
そして、コントローラ１６において、バイアス信号ＢＩＡＳ＿Ｍと電圧Ｖ１および電圧Ｖ２の大小関係に応じて、以下の制御が行われる。
【００２４】
（ａ）バイアス信号ＢＩＡＳ＿Ｍが電圧Ｖ１と電圧Ｖ２より小さいときは、バイアス信号ＢＩＡＳ＿Ｍのレベルを増やすように（大きくなるように）制御される。
（ｂ）バイアス信号ＢＩＡＳ＿Ｍが電圧Ｖ１電圧とＶ２より大きいときは、バイアス信号ＢＩＡＳ＿Ｍのレベルを減らすように（小さくなるように）制御される。
（ｃ）バイアス信号ＢＩＡＳ＿Ｍが電圧Ｖ１と電圧Ｖ２の間にあるときは、電圧Ｖ１と電圧Ｖ２の大小関係から電圧Ｖ１が電圧Ｖ２に近づくようにアナログ入力信号を制御するためのライズ信号ＲＩＳＥおよびフォール信号ＦＡＬＬが生成され、出力される。
【００２５】
（ａ）と（ｂ)の制御は、バイアス電圧ＢＩＡＳ＿Ｍが電圧Ｖ１と電圧Ｖ２の間の値となるようにバイアス電圧ＢＩＡＳ＿Ｍの制御が行われる。
（ｃ）の制御は、入力アナログ波形の時間差ΔＴ=Ｔ２−Ｔ１離れた２点間の電圧が等しくなすように制御が行われる。
この場合、順次間欠的な比較が行われ、（ａ）〜（ｃ）のいずれかの処理を繰り返すことで、電圧Ｖ１，電圧Ｖ２，バイアス電圧ＢＩＡＳ＿Ｍの３つの電圧は等しい値に近づく。
【００２６】
上記制御により、入力波形の高周波成分が不足しているときはＶ１＜Ｖ２の関係に相当し、伝送路損失等に起因する高周波成分の補償がＶ１＝Ｖ２となるまで行われる。
逆に、たとえば信号源のプリエンファシス等により高周波成分が過多となっている信号の場合、Ｖ１＞Ｖ２の関係であり、Ｖ１＝Ｖ２となるまで高周波成分の抑圧を行う。
【００２７】
図１の回路で問題となっていたコンパレータのオフセットの問題、すなわち、電圧Ｖ１とＶ２のオフセットの問題は、バイアス信号ＢＩＡＳ＿ＭとＶ１，ＢＩＡＳ＿ＭとＶ２間にオフセットを生ずるが、Ｖ１−Ｖ２間のオフセット問題は解消される。
また、図１の回路で問題となっていた、比較結果取り込み時の電圧Ｖ１とＶ２のホールド時間の差に起因する問題、Ｓ／Ｈ回路のばらつきによる精度劣化は解消される。
すなわち、図２の回路では、バイアス信号ＢＩＡＳ＿Ｍとの比較を行うことで、ホールド回路が不要となったため、問題とならない。
【００２８】
＜２．第２の実施形態＞
図４は、本発明の第２の実施形態に係る信号制御装置の構成例を示す図である。
図５（Ａ）および（Ｂ）は、本第２の実施形態に係る信号制御装置の比較および制御処理を説明するための図である。
【００２９】
本第２の実施形態に係る信号制御装置１０Ａが第１の実施形態に係る信号制御装置１０と異なる点は、入力アナログ信号が差動信号ＷＡＶＥ+とＷＡＶＥ-となっている点にある。
差動信号ＷＡＶＥ+とＷＡＶＥ-は結合容量Ｃ１１，Ｃ１２を介してアンプ１１の入力に供給される。
アンプ１１の一方の入力端子は抵抗素子Ｒ１１を介して基準電位ＶＳＳに接続され、他方の入力端子は抵抗素子Ｒ１２を介してバイアス信号ＢＩＡＳが供給される。
【００３０】
本信号制御装置１０Ａにおいて、図５（Ａ）に示す差動信号ＷＡＶＥ+とＷＡＶＥ-が入力されると、比較ラッチ回路１２で図５（Ｂ）に示すように、クロック信号ＣＬＯＣＫの１周期目で第１の正側電圧Ｖ１+と第１の負側電圧Ｖ１-の電圧レベルの比較を行う。
信号制御装置１０Ａにおいては、比較ラッチ回路１２でクロック信号ＣＬＯＣＫの２周期目で第２の正側電圧Ｖ２+と第２の負側電圧Ｖ２-の電圧レベルの比較を行う。
そして、比較結果をデジタル値に変換した信号が比較ラッチ回路（ＬＴＣ）１２から出力される。
ここで、第１の正側電圧Ｖ１+と第１の負側電圧Ｖ１-の比較結果をＥＲ、第２の正側電圧Ｖ２+と第２の負側電圧Ｖ２-の比較結果をＬＲとする。
ただし、Ｖ１+＞Ｖ１-をハイ（High）、Ｖ２+＞Ｖ２-をハイ（High）とし、その逆をロー（Ｌow）とする。すなわち、Ｖ１+≦Ｖ１-をロー（Low）、Ｖ２+≦Ｖ２-をロー（Low）とする。
ラッチ（ＬＴＣ）１２の出力結果はコントローラ１６Ａで次のようにデジタル処理される。
【００３１】
電圧Ｖ１+と電圧Ｖ１-の比較結果ＥＲがHighで、電圧Ｖ２+と電圧Ｖ２-の比較結果ＬＲがHighのとき、バイアス信号ＢＩＡＳ+を下げ、バイアス信号ＢＩＡＳ-を上げるよう動作し、ゲイン（GAIN）は変化しない。
電圧Ｖ１+と電圧Ｖ１-の比較結果ＥＲがLowで、電圧Ｖ２+と電圧Ｖ２-の比較結果ＬＲがLowのとき、バイアス信号ＢＩＡＳ+を上げ、バイアス信号ＢＩＡＳ-を下げるよう動作し、ゲイン（GAIN）は変化しない。
電圧Ｖ１+と電圧Ｖ１-の比較結果ＥＲがHighで、電圧Ｖ２+と電圧Ｖ２-の比較結果ＬＲがLowのとき、ゲイン（GAIN）を上げるよう動作し（フォール信号ＦＡＬＬをアクティブで出力し）、バイアス信号ＢＩＡＳ+とバイアス信号ＢＩＡＳ-は変化しない。
電圧Ｖ１+と電圧Ｖ１-の比較結果ＥＲがLowで、電圧Ｖ２+と電圧Ｖ２-の比較結果ＬＲがHighのとき、ゲイン（GAIN）を下げるよう動作し（ライズ信号ＲＩＳＥをアクティブで出力し）、バイアス信号ＢＩＡＳ+とバイアス信号ＢＩＡＳ-は変化しない。
【００３２】
＜３．第３の実施形態＞
図６は、本発明の第３の実施形態に係る信号制御装置の構成例を示す図である。
【００３３】
本第３の実施形態に係る信号制御装置１０Ｂは次のように構成されている。
信号制御装置１０Ｂは、第２の実施形態に係る信号制御装置１０Ａを含むオートゲインコントロール(AGC : Automatic Gain Control)回路２０と、ＡＧＣ回路２０の信号に応じて入力差動信号のゲインをコントロールするイコライザ（Equalizer）回路３０を有する。
【００３４】
この信号制御装置１０Ｂは、信号伝送路ＴＬ１、ＴＬ２のＩＳＩから受けた入力信号をイコライザ（ＥＱ）回路３０で等化再生する機能を有する。
信号制御装置１０は、イコライザ回路３０の信号再生差動波形ＷＡＶＥ+, ＷＡＶＥ-を信号制御装置１０Ａで処理し、結果をリニアアンプ３１およびＨＰＦ３２を含む高域利得可変型イコライザ回路３０のＨＰＦの電流源に負帰還を掛けている。
【００３５】
ＡＧＣ回路２０は、イコライザ回路３０の出力信号からクロック信号ＣＬＯＣＫを形成し、信号制御装置１０Ａに供給するスライサ２１を有する。
ＡＧＣ回路２０は、信号制御装置１０Ａのライズ信号ＲＩＳＥおよびフォール信号ＦＡＬＬに応じた信号をイコライザ回路３０に出力するチャージポンプ(ＣＰ)２２と、その出力ラインと基準電位ＶＳＳとの間に接続されたキャパシタＣ２１を有する。
チャージポンプ２２は、ダウン端子ＤＯＷＮにライズ信号ＲＩＳＥが供給され、アップ端子ＵＰにフォール信号ＦＡＬＬが供給される。
【００３６】
図６のイコライザ回路３０は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ３１〜ＮＴ３８、抵抗素子Ｒ３１〜Ｒ３５、キャパシタＣ３１、およびバイアス電圧源Ｖ３１を有する。
また、イコライザ回路３０は、ノードＮＤ３１〜ＮＤ３８、信号ラインＬ３１，Ｌ３２を有する。
【００３７】
抵抗素子Ｒ３１の一端が電源電位ＶＤＤに接続され、他端が差動の信号伝送路ＴＬ１に接続され、その接続点によりノードＮＤ３１が形成され、ノードＮＤ３１が入力ノードとしてＮＭＯＳトランジスタＮＴ３１、ＮＴ３５のゲートに接続されている。
抵抗素子Ｒ３２の一端が電源電位ＶＤＤに接続され、他端が差動の信号伝送路ＴＬ２に接続され、その接続点によりノードＮＤ３２が形成され、ノードＮＤ３２が入力ノードとしてＮＭＯＳトランジスタＮＴ３３、ＮＴ３７のゲートに接続されている。
抵抗素子Ｒ３３の一端が電源電位ＶＤＤに接続され、他端が信号線Ｌ３１およびＮＭＯＳトランジスタＮＴ３１のドレインに接続され、その選択点によりノードＮＤ３３が形成されている。
抵抗素子Ｒ３４の一端が電源電位ＶＤＤに接続され、他端が信号線Ｌ３２およびＮＭＯＳトランジスタＮＴ３３のドレインに接続され、その選択点によりノードＮＤ３４が形成されている。
【００３８】
ＮＭＯＳトランジスタＮＴ３１のソースがＮＭＯＳトランジスタＮＴ３２のドレインに接続され、その接続点によりノードＮＤ３５が形成されている。
ＮＭＯＳトランジスタＮＴ３３のソースがＮＭＯＳトランジスタＮＴ３４のドレインに接続され、その接続点によりノードＮＤ３６が形成されている。
ノードＮＤ３５とノードＮＤ３６間にゲインを決めるための抵抗素子Ｒ３５が接続されている。
ＮＭＯＳトランジスタＮＴ３２およびＮＴ３４のソースは基準電位ＶＳＳに接続され、それらのゲートがバイアス電圧源Ｖ３１に共通に接続されている。
ＮＭＯＳトランジスタＮＴ３５のドレインがノードＮＤ３３に接続された信号線Ｌ３２に接続され、ソースがＮＭＯＳトランジスタＮＴ３７のドレインに接続され、その接続点によりノードＮＤ３７が形成されている。
ＮＭＯＳトランジスタＮＴ３７のドレインがノードＮＤ３４に接続された信号線Ｌ３１に接続され、ソースがＮＭＯＳトランジスタＮＴ３８のドレインに接続され、その接続点によりノードＮＤ３８が形成されている。
ノードＮＤ３７とノードＮＤ３８間にキャパシタＣ３１が接続されている。
ＮＭＯＳトランジスタＮＴ３６およびＮＴ３８のソースは基準電位ＶＳＳに接続され、それらのゲートがＡＧＣ回路２０のチャージポンプ２２の出力信号Ｓ２２の供給ラインに共通に接続されている。
【００３９】
イコライザ回路３０において、抵抗素子Ｒ３３，Ｒ３４，Ｒ３５、ＮＭＯＳトランジスタＮＴ３１〜ＮＴ３４によりリニアアンプ３１が形成されている。
イコライザ回路３０において、抵抗素子Ｒ３３，Ｒ３４、ＮＭＯＳトランジスタＮＴ３５〜ＮＴ３８、およびキャパシタＣ３１によりＨＰＦ（ハイパスフィルタ）が形成されている。
【００４０】
この信号制御装置１０Ｂにおいては、高周波成分にのみゲインを持ち、ＡＧＣ回路２０の出力信号Ｓ２２がＨＰＦ３２に帰還されて伝送路の高周波のピーキングを制御するように構成されている。
【００４１】
信号制御装置１０Ｂにおいては、一連の動作でイコライザ回路３０のゲインをコントロールし、電圧Ｖ１+と電圧Ｖ１-の差ΔＶ１および電圧Ｖ２+と電圧Ｖ２-の差ΔＶ２が０Ｖになるよう帰還がかかる。
制御ループが収束し定常状態に達したとき、差ΔＶ１と差ΔＶ２は共に０Ｖになり、差動信号ＷＡＶＥ+とＷＡＶＥ-が完全な対称波形であればＶ１とＶ２は同電位になるため、イコライザ回路３０のゲインは最適値になる。
【００４２】
前述した本第１の実施形態の信号制御装置の動作原理によれば、図５(Ａ)および(Ｂ)に示した、差動信号ＷＡＶＥ+とＷＡＶＥ-が、図４の装置に入力された際に、ＬＴＣ１２内でサンプリングポイント電圧Ｖ２+とＶ２-の比較動作を行う。
その差分電圧（ΔＶ２）に応じて、図４の装置のＢＩＡＳ電圧を決め、差動信号の片方たとえば、ＷＡＶＥ-のＤＣ電圧レベルを上下に制御する。
この制御動作は、差ΔＶ２が小さくなる方向に負帰還動作のため、制御ループが収束し定常状態にあるときには、ΔＶ２が本実施形態の比較精度以内にあって、信号振幅と比べて、十分に小さければ、電圧Ｖ２＋と電圧Ｖ２-はほぼ同じ電圧を示す。
【００４３】
電圧Ｖ２+とＶ２-は、差動信号ＷＡＶＥ+とＷＡＶＥ-に対してのレイト（ＬＡＴＥ）サンプリングポイントの電圧なので、差動信号ＷＡＶＥ+とＷＡＶＥ-のエッジより後れた時点での電圧情報を採取することになる。
一つの高速信号のパルスに絞って考えたときに、エッジより後れれば後れるほど、高周波劣化が少なく、低周波情報が多く含まれるため、電圧Ｖ２+とＶ２-がサンプリングポイントの設定によってＤＣ近くの電圧成分として、引き出すことが可能である。
【００４４】
前述の負帰還ループの結果、バイアス信号ＢＩＡＳによる差動信号の片方のＤＣレベル制御によって、Ｖ２+とＶ２-の電圧が等しくなる。
したがって、ＢＩＡＳ電圧は、差動信号のロー（Low）レベルの電圧とハイ（High）レベルの電圧の差分を表すことを意味し、つまり信号の振幅情報である。
【００４５】
＜４．第４の実施形態＞
図７は、本発明の第４の実施形態に係る信号制御装置の構成例を示す図である。
【００４６】
本第４の実施形態に係る信号制御装置１０Ｃは次のように構成されている。
すなわち、信号制御装置１０Ｃは、アンプ１１の一方の入力端子は抵抗素子Ｒ１１を介して基準電位ＶＳＳではなく電圧源Ｖ１１に接続され、バイアス信号ＢＩＡＳを差動電圧として表現したものである。
バイアス信号ＢＩＡＳ+とＢＩＡＳ-は、それぞれＷＡＶＥ+とＷＡＶＥ-へのＤＣレベル制御電圧であり、バイアス信号ＢＩＡＳ+とＢＩＡＳ-の差分電圧は、差動信号ＷＡＶＥの振幅に等しい。
【００４７】
＜５．第５の実施形態＞
図８は、本発明の第５の実施形態に係る信号制御装置の構成例を示す図である。
【００４８】
本第５の実施形態に係る信号制御装置１０Ｄが第３の実施形態に係る信号制御装置１０Ｂと異なる点は、イコライザ回路３０Ａのリニアアンプ３１Ａの振幅調整機能を付加したことにある。
【００４９】
この信号制御装置１０Ｄは、第３の実施形態と同様に、信号伝送路ＴＬ１、ＴＬ２のＩＳＩから受けた入力信号をイコライザ（ＥＱ）回路３０で等化再生する機能を有する。
信号制御装置１０は、イコライザ回路３０の信号再生差動波形ＷＡＶＥ+, ＷＡＶＥ-を信号制御装置１０Ａで処理し、結果をリニアアンプ３１およびＨＰＦ３２を含む高域利得可変型イコライザ回路３０のＨＰＦの電流源に負帰還を掛けている。
そして、本信号制御装置１０Ｄは、たとえば第４の実施形態と同様なバイアス信号ＢＩＡＳ+とＢＩＡＳ-に応じた制御信号Ｇを生成して、イコライザ回路３０Ｄのリニアアンプ３１Ｄの電流源に供給する制御信号生成回路としての電圧電流生成回路４０を有する。
【００５０】
電圧電流生成回路４０は、電流源Ｉ４１〜Ｉ４４、抵抗素子Ｒ４１〜Ｒ４３、オペアンプ４１、ＮＭＯＳトランジスタＮＴ４１、およびノードＮＤ４１を有する。
電流源Ｉ４１とＩ４２は電源電位ＶＤＤと基準電位ＶＳＳとの間に直列に接続され、電流源Ｉ４１とＩ４２の接続点によりノードＮＤ４１が形成されている。
電流源Ｉ４３は電源電位ＶＤＤと抵抗素子Ｒ４３の一端との間に接続され、その接続点によりノードＮＤ４２が形成されている。
抵抗素子Ｒ４３の他端と基準電位ＶＳＳに接続された電流源Ｉ４４が接続され、その接続点によりノードＮＤ４３が形成されている。
抵抗素子Ｒ４１の一端がバイアス信号ＢＩＡＳ+の供給ラインに接続され、他端がノードＮＤ４２に接続されている。
抵抗素子Ｒ４２の一端がバイアス信号ＢＩＡＳ-の供給ラインに接続され、他端がノードＮＤ４１に接続されている。
オペアンプ４１の非反転入力端子（＋）がノードＮＤ４１に接続され、反転入力端子（−）がノードＮＤ４３に接続され、出力端子がＮＭＯＳトランジスタＮＴ４１のドレインおよびゲートに接続され、その接続点によりノードＮＤ４４が形成されている。
ＮＭＯＳトランジスタＮＴ４１のソースは基準電位ＶＳＳに接続されている。
【００５１】
このような構成を有する電圧電流生成回路４０、ノードＮＤ４４がイコライザ回路３０Ｄのリニアアンプ３１Ｄの電流源を形成するＮＭＯＳトランジスタＮＴ３２，ＮＴ３４のゲートに接続されている。
すなわち、電圧電流生成回路４０の出力段のＮＭＯＳトランジスタＮＴ４１とイコライザ回路３０ＤのＮＭＯＳトランジスタＮＴ３２，ＮＴ３４によりカレントミラー回路が形成される。
【００５２】
図９は、本第５の実施形態に係る電圧電流生成回路のより具体的な回路例の一つを示す図である。
【００５３】
図９の電圧電流生成回路４０Ａは、理解を容易にするために図８と同一構成部分は同一符号をもって表している。
電圧電流生成回路４０Ａは、オペアンプ４１の出力側にアンプ４２、および出力バッファ４３を有する。
【００５４】
オペアンプ４１は、差動対を生成するＮＭＯＳトランジスタＮＴ４２，ＮＴ４３、電流源Ｉ４５、負荷を形成するｐチャネル（ＰＭＯＳ）トランジスタＰＴ４１，ＰＴ４２を含んで構成されている。
ＮＭＯＳトランジスタＮＴ４２のゲートがノードＮＤ４３に接続され、ＮＭＯＳトランジスタＮＴ４３のゲートがノードＮＤ４１に接続されている。
ＮＭＯＳトランジスタＮＴ４２のドレインと負荷としてのＰＭＯＳトランジスタＰＴ４１のドレインおよびゲートに接続され、その接続点によりノードＮＤ４５が形成されている。
ＮＭＯＳトランジスタＮＴ４３のドレインと負荷としてのＰＭＯＳトランジスタＰＴ４２のドレインおよびゲートに接続され、その接続点によりノードＮＤ４６が形成されている。
【００５５】
アンプ４２は、ＰＭＯＳトランジスタＰＴ４３，ＰＴ４４、およびＮＭＯＳトランジスタＮＴ４４，ＮＴ４５を有する。
ＰＭＯＳトランジスタＰＴ４３のゲートがオペアンプ４１のノードＮＤ４５に接続され、ＰＭＯＳトランジスタＰＴ４４のゲートがオペアンプ４１のノードＮＤ４６に接続されている。
ＰＭＯＳトランジスタＰＴ４３のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ４４のドレインに接続され、その接続点によりノードＮＤ４７が形成されている。
ノードＮＤ４７とオペアンプ４１のＮＭＯＳトランジスタＮＴ４３のゲートおよびノードＮＤ４１との間に抵抗素子Ｒ４５およびキャパシタＣ４１が直列に接続されている。
ＰＭＯＳトランジスタＰＴ４４のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ４５のドレインに接続され、その接続点によりノードＮＤ４８が形成されている。
ノードＮＤ４８がＮＭＯＳトランジスタＮＴ４４，ＮＴ４５のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ４４，ＮＴ４５のソースが基準電位ＶＳＳに接続されている。
【００５６】
出力バッファ４３は、ＰＭＯＳトランジスタＰＴ４５、ＮＭＯＳトランジスタＮＴ４１，ＮＴ４６、抵抗素子Ｒ４５、およびキャパシタＣ４２を有する。
ＰＭＯＳトランジスタＰＴ４５のゲートがアンプ４２のノードＮＤ４７に接続されている。
ＰＭＯＳトランジスタＰＴ４５のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ４１のドレインに接続され、その接続点によりノードＮＤ４４が形成されている。
ノードＮＤ４４はＮＭＯＳトランジスタＮＴ４１，ＮＴ４６のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ４６のドレインは抵抗素子Ｒ４５の一端およびキャパシタＣ４２の一端に接続され、その接続点によりノードＮＤ４９が形成されている。
抵抗素子Ｒ４５の他端およびキャパシタＣ４２の他端は電源電位ＶＤＤに接続されている。
【００５７】
このような構成を有する電圧電流生成回路４０Ａにおいては、抵抗値Ｒ１の抵抗素子Ｒ４３の両端に電流Ｉ１を流すことによってＶst＝Ｒ１＊Ｉ１の電圧を生成する。
この電圧Ｖstをイコライザ回路３０Ｄの出力ＤＣ振幅目標値として設定すれば、バイアス信号ＢＩＡＳ+とＢＩＡＳ-の差分がＶstになるよう、制御機構が働き、その結果を差電流（Ｉ０）として表す。
【００５８】
図８の差電流（Ｉ０）は上述したように、カレントミラーなどによって、高域利得可変型イコライザ回路３０Ｄのリニアアンプ３１Ｄのバイアス電流としての適用が可能である。
バイアス電流(Ｉ０)の変化で、リニアアンプ３１Ｄのトランスコダクタンスｇｍが可変となり、アナログ信号ＷＡＶＥ+, ＷＡＶＥ-の振幅が変化する。
【００５９】
たとえば、ある時点において、アナログＷＡＶＥ＋とＷＡＶＥ-の振幅がＡ０とする。図７の信号制御装置１０Ｃの動作結果によれば、バイアス信号ＢＩＡＳ+とＢＩＡＳ-の差分がＡ０出力となる。
Ａ０の値が電圧Ｖｓｔより大きければ、制御電流Ｉ０が小さくなり、その結果、信号ＷＡＶＥ+, ＷＡＶＥ-の振幅がＡ１となる。本実施形態の信号制御装置１０Ｃの動作結果によって、バイアス信号ＢＩＡＳ+とＢＩＡＳ-の差分がＡ１出力となる。
もし、Ａ１＜Ｖｓｔである場合、制御電流Ｉ０が小さい方向に下がり続ける。
Ａ１＞Ｖｓｔである場合、制御電流Ｉ０が大きい方向に上がり続ける。
【００６０】
回路が平衡状態となる時定数に相当する時間が経過すれば、信号ＷＡＶＥ+とＷＡＶＥ-が振幅設定値Ｖｓｔに収束し、ある電圧範囲内に安定する。
このように、本実施形態では、不定の入力振幅を一定の出力振幅に安定させるようなＡＧＣ回路として機能する。
【００６１】
＜６．第６の実施形態＞
図１０は、本発明の第６の実施形態に係る信号制御装置の構成例を示す図である。
【００６２】
本第６の実施形態に係る信号制御装置１０Ｅが第５の実施形態に係る信号制御装置１０Ｄと異なる点は、次のとおりである。
信号制御装置１０Ｅは、バイアス電流Ｉ０を可変させて出力振幅を変えるのではなく、イコライザ回路３０Ｅ内のリニアアンプ３１Ｅの差動回路内差動対トランジスタＮＴ３１，ＮＴ３３のソース間抵抗Ｒ３５をＮＭＯＳ（Ｍ０）抵抗に置き換えたものである。
なお、図１０では、ＡＧＣ回路の部分は省略してある。
【００６３】
たとえば、図９の回路の制御電圧Ｙによって、ＭＯＳトランジスタＭ０のチャネル抵抗値が可変できる。
対ＧＮＤ電圧Ｙが低ければ、ＭＯＳトランジスタＭＯのチャネル抵抗値が大きくなり、リニアアンプ３１Ｅの利得が下がって、信号ＷＡＶＥ+とＷＡＶＥ-の振幅が小さくなる。
逆に、対ＧＮＤ電圧Ｙが高ければ、ＭＯＳトランジスタＭ０のチャンネル抵抗が小さくなり、リニアアンプ３１Ｅの利得が上がって、信号ＷＡＶＥ+とＷＡＶＥ-の振幅が大きくなる。
【００６４】
図８と同様に、回路が平衡状態となる時定数に相当する時間が経過すれば、信号ＷＡＶＥ+とＷＡＶＥ-が振幅設定値Ｖｓｔに収束し、ある電圧範囲内に安定するのである。
【００６５】
＜７．第７の実施形態＞
図１１は、本発明の第７の実施形態に係る信号制御装置の構成例を示す図である。
【００６６】
本第７の実施形態に係る信号制御装置１０Ｆが第４の実施形態に係る信号制御装置１０Ｃと異なる点は、差動信号ＷＡＶＥ+とＷＡＶＥ-の入力端子に並列に量子化帰還コンパレータ（QFB ; Quantized feedback comparator）回路５０が接続されている点にある。
【００６７】
ＤＣオフセットが混入した高速差動信号を伝送する際には、差動信号のクロスポイントが振幅センタからずれる問題が起きる。
その結果、信号ジッタが増大し、最悪な場合にはビット・エラーを生じる。
これに対して、データ信号に含まれるＤＣオフセットを除去して直流再生する方法として、量子化帰還による補償が一般的である。
ＤＣオフセットの混在した入力差動信号の振幅情報を抽出して、その振幅に量子化帰還出力振幅を追従させて、入力信号からＤＣオフセット成分を除去する方法等が適用可能である。
【００６８】
図１２は、ＱＦＢ回路５０の構成例を示す回路図である。
なお、この場合も図８と同様の構成の電圧電流生成回路４０Ｆが用いられている。
この電圧電流生成回路４０Ｆは制御信号ＧをＱＦＢ回路５０に供給するが、その構成は図８と同様であることから、その詳細な説明は省略する。
【００６９】
ＱＦＢ回路５０は、入力部５１、リニアアンプ５２、電圧電流変換部５３、ソースフォロワー回路５４、差動アンプ５５、出力バッファ部５６、フィルタ部５７、バイアス電圧源Ｖ５１，Ｖ５２を有する。
【００７０】
入力部５１は、抵抗素子Ｒ５１〜Ｒ５３、キャパシタＣ５１、Ｃ５２、ＮＭＯＳトランジスタＮＴ５１，ＮＴ５２、ノードＮＤ５１，ＮＤ５２を有する。
ＮＭＯＳトランジスタＮＴ５１のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ５２のドレイン、抵抗素子Ｒ５２の一端、抵抗素子Ｒ５３の一端に接続されている。
抵抗素子Ｒ５１の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ５１のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ５２のソースが基準電位ＶＳＳに接続され、ゲートがバイアス電源Ｖ５１に接続されている。
キャパシタＣ５１の一端が差動信号ＷＡＶＥ+の供給ラインに接続され、他端が抵抗素子Ｒ５２の他端に接続され、その接続点によりノードＮＤ５１が形成されている。
キャパシタＣ５２の一端が差動信号ＷＡＶＥ-の供給ラインに接続され、他端が抵抗素子Ｒ５３の他端に接続され、その接続点によりノードＮＤ５２が形成されている。
抵抗素子Ｒ５２とキャパシタＣ５１、抵抗素子Ｒ５３とキャパシタＣ５２によりＨＰＦが形成される。
【００７１】
リニアアンプ５２は、抵抗素子Ｒ５４〜Ｒ５６、ＮＭＯＳトランジスタＮＴ５３〜ＮＴ５６を有する。
抵抗素子Ｒ５４の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ５３のドレインに接続され、その接続点によりノードＮＤ５３が形成されている。
ＮＭＯＳトランジスタＮＴ５３のソースがＮＭＯＳトランジスタＮＴ５４のドレインに接続され、その接続点によりノードＮＤ５４が形成されている。ＮＭＯＳトランジスタＮＴ５４のソースは基準電位ＶＳＳに接続されている。
抵抗素子Ｒ５５の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ５５のドレインに接続され、その接続点によりノードＮＤ５５が形成されている。
ＮＭＯＳトランジスタＮＴ５５のソースがＮＭＯＳトランジスタＮＴ５６のドレインに接続され、その接続点によりノードＮＤ５６が形成されている。ＮＭＯＳトランジスタＮＴ５６のソースは基準電位ＶＳＳに接続されている。
ノードＮＤ５４とノードＮＤ５６間に抵抗素子Ｒ５６が接続されている。
ＮＭＯＳトランジスタＮＴ５３のゲートが入力部５１のノードＮＤ５１に接続され、ＮＭＯＳトランジスタＮＴ５５のゲートが入力部５１のノードＮＤ５２に接続されている。
ＮＭＯＳトランジスタＮＴ５４とＮＴ５６のゲートがバイアス電圧源Ｖ５１に接続されている。
【００７２】
電圧電流変換部５３は、ＮＭＯＳトランジスタＮＴ５７〜ＮＴ６０、および抵抗素子Ｒ５７を有する。
ＮＭＯＳトランジスタＮＴ５７のドレインがリニアアンプ５２のノードＮＤ５３に接続され、ソースがＮＭＯＳトランジスタＮＴ５８のドレインに接続され、その接続点によりノードＮＤ５７が形成されている。ＮＭＯＳトランジスタＮＴ５８のソースは基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ５９のドレインがリニアアンプ５２のノードＮＤ５５に接続され、ソースがＮＭＯＳトランジスタＮＴ６０のドレインに接続され、その接続点によりノードＮＤ５８が形成されている。ＮＭＯＳトランジスタＮＴ６０のソースは基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ５７，ＮＴ５９のゲートはフィルタ部５７の出力に接続されている。
ＮＭＯＳトランジスタＮＴ５８とＮＴ６０のゲートがバイアス電圧源Ｖ５１に接続されている。
【００７３】
ソースフォロワー回路５４は、ＮＭＯＳトランジスタＮＴ６１〜ＮＴ６４を有する。
ＮＭＯＳトランジスタＮＴ６１のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ６２のドレインに接続され、その接続点によりノードＮＤ５９が形成されている。ＮＭＯＳトランジスタＮＴ６２のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ６１のゲートがノードＮＤ５３に接続されている。
ＮＭＯＳトランジスタＮＴ６３のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ６４のドレインに接続され、その接続点によりノードＮＤ６０が形成されている。ＮＭＯＳトランジスタＮＴ６４のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ６３のゲートがノードＮＤ５５に接続されている。
ＮＭＯＳトランジスタＮＴ６２とＮＴ６４のゲートがバイアス電圧源Ｖ５１に接続されている。
【００７４】
差動アンプ５５は、ＮＭＯＳトランジスタＮＴ６５〜ＮＴ６７、および抵抗素子Ｒ５８，Ｒ５９を有する。
抵抗素子Ｒ５８の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ６５のドレインに接続され、その接続点によりノードＮＤ６１が形成されている。
抵抗素子Ｒ５９の一端が電源電位ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮＴ６６のドレインに接続され、その接続点によりノードＮＤ６２が形成されている。
ＮＭＯＳトランジスタＮＴ６５とＮＴ６６のソースは電流源としてのＮＭＯＳトランジスタＮＴ６７のドレインに接続され、ソースが基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ６５のゲートがソースフォロワー回路５４のノードＮＤ５９に接続され、ＮＭＯＳトランジスタＮＴ６６のゲートがソースフォロワー回路５４のノードＮＤ６０に接続されている。
そして、電流源としてのＮＭＯＳトランジスタＮＴ６７のゲートが電圧電流生成回路４０Ｆの制御信号Ｇの供給ラインに接続されている。
【００７５】
出力バッファ部５６は、ＮＭＯＳトランジスタＮＴ６８〜ＮＴ６４を有する。
ＮＭＯＳトランジスタＮＴ６８のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ６９のドレインに接続され、その接続点によりノードＮＤ６３が形成されている。ＮＭＯＳトランジスタＮＴ６９のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ６８のゲートがノードＮＤ６１に接続されている。
ＮＭＯＳトランジスタＮＴ７０のドレインが電源電位ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ７１のドレインに接続され、その接続点によりノードＮＤ６４が形成されている。ＮＭＯＳトランジスタＮＴ７１のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ７０のゲートがノードＮＤ６２に接続されている。
ＮＭＯＳトランジスタＮＴ６９とＮＴ７１のゲートがバイアス電圧源Ｖ５２に接続されている。
ノードＮＤ６３から信号Ｙ+が出力され、また、ノードＮＤ６３はフィルタ部５７を通してＮＭＯＳトランジスタＮＴ５９のゲートに接続されている。
ノードＮＤ６４から信号Ｙ-が出力され、また、ノードＮＤ６４はフィルタ部５７を通してＮＭＯＳトランジスタＮＴ５７のゲートに接続されている。
【００７６】
フィルタ部５７は、抵抗素子Ｒ６０，Ｒ６１、およびキャパシタＣ５３を有する。
抵抗素子Ｒ６０の一端がノードＮＤ６３に接続され、他端がＮＭＯＳトランジスタＮＴ５９のゲートに接続されている。
抵抗素子Ｒ６１の一端がノードＮＤ６４に接続され、他端がＮＭＯＳトランジスタＮＴ５７のゲートに接続されている。
そして、抵抗素子Ｒ６０の他端と抵抗素子Ｒ６１の他端間にキャパシタＣ５３が接続されている。
このように、フィルタ部５７は、ローパスフィルタ（ＬＰＦ）を有している。
【００７７】
本実施形態においては、入力差動信号の正負信号ＷＡＶＥ+とＷＡＶＥ-間にＤＣオフセットが混在した際に、入力差動信号の振幅情報を図７のようにバイアス信号ＢＩＡＳ＋とＢＩＡＳ−の差分として抽出する。
そして、電圧電流変換、電流の出力振幅変換によって、入力振幅に量子化帰還出力振幅を追従させて、入力信号からＤＣオフセット成分を除去したＹ＋とＹ−信号を出力する。
【００７８】
＜８．第８の実施形態＞
図１３は、本発明の実施形態に係る信号制御装置を液晶表示装置（ＬＣＤ）のソースドライバ（ＳＤ）に応用した構成例を示す図である。
図１４は、図１３の装置の動作を説明するための図である。
【００７９】
［ＬＣＤ-ＳＤへの応用］
この表示装置１００は、グラフィクスエンジン（ＧＥ）１１０、オーバードライブ（ＯＤ）１２０、タイミングコントローラ（ＴＣＯＮ）１３０、ソースドライバ（ＳＤ）１４０、ＬＣＤ１５０、および信号制御装置１６０を有する。
信号制御装置１６０は、本実施形態に係る第１〜第７の信号制御装置を適用可能である。
【００８０】
大型ＬＣＤ１５０のソースドライバ（ＳＤ）１４０は、ＬＣＤ１５０のソース線に寄生する大容量を高速に駆動する必要がある。
そのため、そのセトリングを改善するために、グラフィクスエンジン（ＧＥ）１１０から出力された信号がオーバードライブ（ＯＤ）１２０処理で加工されたデータがタイミングコントローラ（ＴＣＯＮ）１３０を介してＳＤ１４０に分配されている。
ＯＤ処理はＬＣＤソース線のローパス特性を補正するもので、特性がマッチしていなければ図１４（Ａ）に示すようにセトリングが間にあわなかったり、図１４（Ｂ）に示すようにオーバーシュートが生じたりして表示画像の品位が低下する。
【００８１】
ＬＣＤ１５０が画像を表示しないＶブランク期間中に一定の変化パターンでソース電位駆動を繰り返す。そして、駆動電圧遷移から一定時間後のソース電位の時間差分を本実施形態に係る信号制御装置１６０で検出してそれがゼロになるようにＯＤ処理のパラメータにフィードバックをかける。
たとえば、図１４（Ａ）のように時間差分が正であればセトリングが遅い状態なのでＯＤ処理のエッジ強調パラメータを大きくしてＳＤに与えるデータの変化をより急峻にする。
図１４（Ｂ）中のように差分が負であればオーバーシュートが生じているのでエッジ強調パラメータを小さくしてＳＤデータの変化をより緩慢にする。
このような差分の観測とパラメータの調整を繰り返す。
これにより、パラメータは、図１４（Ｃ）のようなオーバーシュートの無い最速のセトリングでソース線を駆動する値に収束し、Ｖブランク終了後にそのパラメータでＯＤ処理をして画像表示することで高品位の表示が実現する。
【００８２】
本発明の実施形態によるＯＤ処理パラメータ調整機構は工場出荷時にＬＣＤパネルの固有特性にあわせてパラメータを書き換える調整工程を不要にする。
さらに、ＬＣＤの動作環境温度が変化してソース線の抵抗や容量が変動しても常に最適のＯＤ処理を行うことが可能になる。
【００８３】
＜９．第９の実施形態＞
図１５は、本発明の実施形態に係る信号制御装置を極大・極小値検出回路に応用した構成例を示す図である。
図１６は、図１５の回路の動作波形例を示す図である。
【００８４】
［極大・極小値検出回路への応用］
図１６に示すような繰り返し波形を図１５のようにコンパレータ６０とデジタル遅延線（ＤＤＬ）７０を介して本実施形態に係る信号制御装置１０Ｇ(１０，１０Ａ〜Ｆ)に入力する。
そして、ＤＤＬ７０の遅延量を本信号制御装置発明の回路の出力によってアップダウンされるカウンター８０で操作すると、繰り返し波形の極値を検出してＢＩＡＳ出力から得ることができる。
【００８５】
たとえばＤＤＬ７０が速いサンプルと遅いサンプルをＴ３とＴ４で拾うような遅延量になっていると勾配は正なのでカウンターにはＵＰがかかってＤＤＬ７０の遅延は増える。
これはＤＤＬ７０の遅延が増えて勾配のないＴ５とＴ６がサンプルされるようになるまで繰り返される。
【００８６】
逆にＴ７とＴ８でサンプルされるような状態ではカウンター８０にはダウンがかかってＤＤＬの遅延は減らされ、やはりＴ５とＴ６がサンプリングされる状態へ推移していく。
これらの過程でバイアス信号ＢＡＩＳの値はサンプル値の間になるように制御されるから、結果として収束状態でのＢＩＡＳ出力はこの繰り返し波形の極大値に等しくなる。
【００８７】
図１５の信号制御装置検出回路とカウンターの接続を反転して破線のようにすればＤＤＬ７０の遅延の変化は逆向きになりＴ１とＴ２をサンプリングする状態に収束する。このときＢＩＡＳの値は繰り返し波形の極小値に等しくなる。
【００８８】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
トリガー点Ｔ１の電圧Ｖ１とトリガー点Ｔ２の電圧Ｖ２を一致させる精度が向上する。
（１） バイアス信号ＢＩＡＳと電圧Ｖ１、Ｖ２の間にはオフセットは発生するが、電圧Ｖ１とＶ２の間にはオフセットは生じないため、電圧Ｖ１とＶ２の一致精度が高まる。
（２） 応用例のように波形の位相をずらした点の電圧比較を行う場合は、従来回路と違いＳ／Ｈ回路を使用しなくてもよいためホールド時間の違いによる精度の劣化がない。
（３） 応用例のように波形の位相をずらした点の電圧比較を行う場合は、従来回路と違いＳ／Ｈ回路を使用しなくてもよいため、そのばらつきによる精度の劣化がない。
【符号の説明】
【００８９】
１０，１０Ａ〜１０Ｇ，１６０・・・信号制御装置、１１・・・アンプ、１２・・・比較ラッチ回路（ＬＴＣ）、１３・・・遅延回路（ＤＬＹ）、１４・・・分周回路（ＴＦＦ）、１５・・・選択回路（ＳＥＬ）、１６・・・コントローラ（ＣＴＲＬ）、１７・・・デジタルアナログ変換器（ＤＡＣ）、２０・・・ＡＧＣ回路、３０，３０Ｄ・・・イコライザ回路，４０，４０Ａ，４０Ｆ・・・電圧電流生成回路、５０・・・ＱＦＢ回路。
【特許請求の範囲】
【請求項１】
入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較部と、
上記比較部の比較結果に応じて上記バイアス信号、並びに、上記入力信号を制御するための入力信号制御信号を生成する機能を有する制御部と、を有し、
上記制御部は、
上記バイアス電圧が上記トリガー点の異なる複数の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、
上記バイアス電圧が上記トリガー点の異なる複数の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、
上記バイアス電圧が上記トリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように上記入力信号制御信号を生成する
信号制御装置。
【請求項２】
上記入力信号は一定の周期で繰り返すアナログ信号波形であり、
上記比較部は、
上記アナログ信号に同期するクロック信号を第１のトリガー点として、当該第１のトリガー点での第１の電圧と上記バイアス信号の比較、並びに、上記第１のトリガー点から位相をずらした第２のトリガー点での第２の電圧と上記バイアス信号の比較を行い、
上記制御部は、
上記バイアス電圧が上記第１の電圧および第２の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、
上記バイアス電圧が上記第１の電圧および第２の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、
上記バイアス電圧が上記第１の電圧と上記第２の電圧との間にあるときは、上記第１の電圧が上記第２の電圧に近づくように上記入力信号制御信号を生成する
請求項１記載の信号制御装置。
【請求項３】
上記制御部は、
上記バイアス電圧が上記第１の電圧および第２の電圧より小さいとき、または大きいときは、上記バイアス電圧が上記第１の電圧と上記第２の電圧の間の値となるように制御し、
上記バイアス電圧が上記第１の電圧と上記第２の電圧との間にあるときは、上記第１の電圧が上記第２の電圧が等しくなるように上記入力信号制御信号を生成する
請求項１または２記載の信号制御装置。
【請求項４】
上記制御部は、
上記バイアス電圧と上記第１の電圧および第２の電圧との比較結果に応じた制御を、上記バイアス電圧と上記第１の電圧および第２の電圧の値が近づくように繰り返し行う
請求項１から３のいずれか一に記載の信号制御装置。
【請求項５】
上記入力信号制御信号に応じて、上記入力信号のゲインを制御して上記比較部に供給するイコライザ回路を有する
請求項１から４のいずれか一に記載の信号制御装置。
【請求項６】
上記入力信号および上記バイアス信号は正負の差動信号であり、
上記比較部は、
上記アナログ信号に同期するクロック信号を第１のトリガー点として、当該第１のトリガー点での第１の正側電圧と第１の負側電圧の比較、並びに、上記第１のトリガー点から位相をずらした第２のトリガー点での第２の正側電圧と第２の負側電圧の比較を行い、
上記制御部は、
上記第１の正側電圧が上記第１の負側電圧より小さく、上記第２の正側電圧が上記第２の負側電圧より小さいとき、正側バイアス信号の値を上げ、負側バイアス信号の値を下げるように制御し、
上記第１の正側電圧が上記第２の負側電圧より大きく、上記第２の正側電圧が上記第２の負側電圧より小さいとき、上記正側バイアス信号および負側バイアス信号は変化させずに、ゲインを下げるように上記入力信号制御信号を生成し、
上記第１の正側電圧が上記第２の負側電圧より小さく、上記第２の正側電圧が上記第２の負側電圧より大きいとき、上記正側バイアス信号および負側バイアス信号は変化させずに、ゲインを上げるように上記入力信号制御信号を生成する
請求項５記載の信号制御装置。
【請求項７】
上記イコライザ回路は、
上記差動入力信号を所定の利得をもって増幅するリニアアンプと、
上記リニアアンプの出力信号の高周波成分を制御するハイパスフィルタと、を含み、
上記リニアアンプは、
上記差動入力信号が受ける差動対トランジスタと、
上記差動対トランジスタの電流源と、
上記差動対トランジスタの電流源との接続端子間に接続された利得を決めるための抵抗素子と、を含み、
上記ハイパスフィルタは、
上記リニアアンプの差動出力を受ける差動対トランジスタと、
上記差動対トランジスタに接続された電流源トランジスタと、
上記差動対トランジスタの電流源との接続端子間に接続されたキャパシタと、を含み、
上記電流源トランジスタの制御端子に、上記入力信号制御信号に応じた制御信号が帰還される
請求項６記載の信号制御装置。
【請求項８】
上記差動バイアス信号に応じた制御信号を生成する信号生成回路を含み、
上記リニアアンプは、
上記電流源がトランジスタにより形成され、
当該電流源トランジスタの制御端子に上記信号生成回路で生成された制御信号が供給される
請求項７記載の信号制御装置。
【請求項９】
上記差動バイアス信号に応じた制御信号を生成する信号生成回路を含み、
上記リニアアンプは、
上記抵抗素子が、制御端子に供給される制御信号のレベルに応じて抵抗値が変化するトランジスタにより形成され、
当該抵抗素子としてのトランジスタの制御端子に上記信号生成回路で生成された制御信号が供給される
請求項７記載の信号制御装置。
【請求項１０】
上記差動入力信号が入力される量子化帰還コンパレータ回路を含み、
上記量子化帰還コンパレータ回路は、
上記差動入力信号の振幅情報を上記正側バイアス信号と上記負側バイアス信号の差分として抽出し、電圧電流変換、電流の出力振幅変換によって、入力振幅に量子化帰還出力振幅を追従させて、差動入力信号からＤＣオフセット成分を除去した差動信号を出力する機能を有する
請求項６から９のいずれか一に記載の信号制御装置。
【請求項１１】
上記差動バイアス信号に応じた制御信号を生成する信号生成回路を含み、
上記量子化帰還コンパレータ回路は、
差動入力信号からＤＣオフセット成分を除去した差動信号を受ける差動アンプを含み、
上記差動アンプは、
上記ＤＣオフセット成分を除去した差動信号を受ける差動対トランジスタと、
上記差動対トランジスタに接続された電流源トランジスタと、を含み、
当該電流源トランジスタの制御端子に上記信号生成回路で生成された制御信号が供給される
請求項１０記載の信号制御装置。
【請求項１２】
入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較ステップと、
上記比較ステップの比較結果に応じて上記バイアス信号、並びに、上記入力信号を制御するための入力信号制御信号を生成する制御ステップと、を有し、
上記制御ステップにおいて、
上記バイアス電圧が上記トリガー点の異なる複数の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、
上記バイアス電圧が上記トリガー点の異なる複数の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、
上記バイアス電圧が上記トリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように上記入力信号制御信号を生成する
信号制御方法。
【請求項１３】
上記入力信号は一定の周期で繰り返すアナログ信号波形であり、
上記比較ステップにおいては、
上記アナログ信号に同期するクロック信号を第１のトリガー点として、当該第１のトリガー点での第１の電圧と上記バイアス信号の比較、並びに、上記第１のトリガー点から位相をずらした第２のトリガー点での第２の電圧と上記バイアス信号の比較を行い、
上記制御ステップにおいては、
上記バイアス電圧が上記第１の電圧および第２の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、
上記バイアス電圧が上記第１の電圧および第２の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、
上記バイアス電圧が上記第１の電圧と上記第２の電圧との間にあるときは、上記第１の電圧が上記第２の電圧に近づくように上記入力信号制御信号を生成する
請求項１２記載の信号制御方法。
【請求項１４】
上記入力信号および上記バイアス信号は正負の差動信号であり、
上記比較ステップにおいては、
上記アナログ信号に同期するクロック信号を第１のトリガー点として、当該第１のトリガー点での第１の正側電圧と第１の負側電圧の比較、並びに、上記第１のトリガー点から位相をずらした第２のトリガー点での第２の正側電圧と第２の負側電圧の比較を行い、
上記制御ステップにおいては、
上記第１の正側電圧が上記第１の負側電圧より小さく、上記第２の正側電圧が上記第２の負側電圧より小さいとき、正側バイアス信号の値を上げ、負側バイアス信号の値を下げるように制御し、
上記第１の正側電圧が上記第２の負側電圧より大きく、上記第２の正側電圧が上記第２の負側電圧より小さいとき、上記正側バイアス信号および負側バイアス信号は変化させずに、ゲインを下げるように上記入力信号制御信号を生成し、
上記第１の正側電圧が上記第２の負側電圧より小さく、上記第２の正側電圧が上記第２の負側電圧より大きいとき、上記正側バイアス信号および負側バイアス信号は変化させずに、ゲインを上げるように上記入力信号制御信号を生成する
請求項１２または１３記載の信号制御方法。
【請求項１】
入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較部と、
上記比較部の比較結果に応じて上記バイアス信号、並びに、上記入力信号を制御するための入力信号制御信号を生成する機能を有する制御部と、を有し、
上記制御部は、
上記バイアス電圧が上記トリガー点の異なる複数の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、
上記バイアス電圧が上記トリガー点の異なる複数の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、
上記バイアス電圧が上記トリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように上記入力信号制御信号を生成する
信号制御装置。
【請求項２】
上記入力信号は一定の周期で繰り返すアナログ信号波形であり、
上記比較部は、
上記アナログ信号に同期するクロック信号を第１のトリガー点として、当該第１のトリガー点での第１の電圧と上記バイアス信号の比較、並びに、上記第１のトリガー点から位相をずらした第２のトリガー点での第２の電圧と上記バイアス信号の比較を行い、
上記制御部は、
上記バイアス電圧が上記第１の電圧および第２の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、
上記バイアス電圧が上記第１の電圧および第２の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、
上記バイアス電圧が上記第１の電圧と上記第２の電圧との間にあるときは、上記第１の電圧が上記第２の電圧に近づくように上記入力信号制御信号を生成する
請求項１記載の信号制御装置。
【請求項３】
上記制御部は、
上記バイアス電圧が上記第１の電圧および第２の電圧より小さいとき、または大きいときは、上記バイアス電圧が上記第１の電圧と上記第２の電圧の間の値となるように制御し、
上記バイアス電圧が上記第１の電圧と上記第２の電圧との間にあるときは、上記第１の電圧が上記第２の電圧が等しくなるように上記入力信号制御信号を生成する
請求項１または２記載の信号制御装置。
【請求項４】
上記制御部は、
上記バイアス電圧と上記第１の電圧および第２の電圧との比較結果に応じた制御を、上記バイアス電圧と上記第１の電圧および第２の電圧の値が近づくように繰り返し行う
請求項１から３のいずれか一に記載の信号制御装置。
【請求項５】
上記入力信号制御信号に応じて、上記入力信号のゲインを制御して上記比較部に供給するイコライザ回路を有する
請求項１から４のいずれか一に記載の信号制御装置。
【請求項６】
上記入力信号および上記バイアス信号は正負の差動信号であり、
上記比較部は、
上記アナログ信号に同期するクロック信号を第１のトリガー点として、当該第１のトリガー点での第１の正側電圧と第１の負側電圧の比較、並びに、上記第１のトリガー点から位相をずらした第２のトリガー点での第２の正側電圧と第２の負側電圧の比較を行い、
上記制御部は、
上記第１の正側電圧が上記第１の負側電圧より小さく、上記第２の正側電圧が上記第２の負側電圧より小さいとき、正側バイアス信号の値を上げ、負側バイアス信号の値を下げるように制御し、
上記第１の正側電圧が上記第２の負側電圧より大きく、上記第２の正側電圧が上記第２の負側電圧より小さいとき、上記正側バイアス信号および負側バイアス信号は変化させずに、ゲインを下げるように上記入力信号制御信号を生成し、
上記第１の正側電圧が上記第２の負側電圧より小さく、上記第２の正側電圧が上記第２の負側電圧より大きいとき、上記正側バイアス信号および負側バイアス信号は変化させずに、ゲインを上げるように上記入力信号制御信号を生成する
請求項５記載の信号制御装置。
【請求項７】
上記イコライザ回路は、
上記差動入力信号を所定の利得をもって増幅するリニアアンプと、
上記リニアアンプの出力信号の高周波成分を制御するハイパスフィルタと、を含み、
上記リニアアンプは、
上記差動入力信号が受ける差動対トランジスタと、
上記差動対トランジスタの電流源と、
上記差動対トランジスタの電流源との接続端子間に接続された利得を決めるための抵抗素子と、を含み、
上記ハイパスフィルタは、
上記リニアアンプの差動出力を受ける差動対トランジスタと、
上記差動対トランジスタに接続された電流源トランジスタと、
上記差動対トランジスタの電流源との接続端子間に接続されたキャパシタと、を含み、
上記電流源トランジスタの制御端子に、上記入力信号制御信号に応じた制御信号が帰還される
請求項６記載の信号制御装置。
【請求項８】
上記差動バイアス信号に応じた制御信号を生成する信号生成回路を含み、
上記リニアアンプは、
上記電流源がトランジスタにより形成され、
当該電流源トランジスタの制御端子に上記信号生成回路で生成された制御信号が供給される
請求項７記載の信号制御装置。
【請求項９】
上記差動バイアス信号に応じた制御信号を生成する信号生成回路を含み、
上記リニアアンプは、
上記抵抗素子が、制御端子に供給される制御信号のレベルに応じて抵抗値が変化するトランジスタにより形成され、
当該抵抗素子としてのトランジスタの制御端子に上記信号生成回路で生成された制御信号が供給される
請求項７記載の信号制御装置。
【請求項１０】
上記差動入力信号が入力される量子化帰還コンパレータ回路を含み、
上記量子化帰還コンパレータ回路は、
上記差動入力信号の振幅情報を上記正側バイアス信号と上記負側バイアス信号の差分として抽出し、電圧電流変換、電流の出力振幅変換によって、入力振幅に量子化帰還出力振幅を追従させて、差動入力信号からＤＣオフセット成分を除去した差動信号を出力する機能を有する
請求項６から９のいずれか一に記載の信号制御装置。
【請求項１１】
上記差動バイアス信号に応じた制御信号を生成する信号生成回路を含み、
上記量子化帰還コンパレータ回路は、
差動入力信号からＤＣオフセット成分を除去した差動信号を受ける差動アンプを含み、
上記差動アンプは、
上記ＤＣオフセット成分を除去した差動信号を受ける差動対トランジスタと、
上記差動対トランジスタに接続された電流源トランジスタと、を含み、
当該電流源トランジスタの制御端子に上記信号生成回路で生成された制御信号が供給される
請求項１０記載の信号制御装置。
【請求項１２】
入力信号のトリガー点が異なる複数の電圧と可変のバイアス信号とを順次間欠的に比較する比較ステップと、
上記比較ステップの比較結果に応じて上記バイアス信号、並びに、上記入力信号を制御するための入力信号制御信号を生成する制御ステップと、を有し、
上記制御ステップにおいて、
上記バイアス電圧が上記トリガー点の異なる複数の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、
上記バイアス電圧が上記トリガー点の異なる複数の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、
上記バイアス電圧が上記トリガー点の異なる複数の電圧の間にあるときは、前のトリガー点の電圧が後のトリガー点の電圧に近づくように上記入力信号制御信号を生成する
信号制御方法。
【請求項１３】
上記入力信号は一定の周期で繰り返すアナログ信号波形であり、
上記比較ステップにおいては、
上記アナログ信号に同期するクロック信号を第１のトリガー点として、当該第１のトリガー点での第１の電圧と上記バイアス信号の比較、並びに、上記第１のトリガー点から位相をずらした第２のトリガー点での第２の電圧と上記バイアス信号の比較を行い、
上記制御ステップにおいては、
上記バイアス電圧が上記第１の電圧および第２の電圧より小さいときは上記バイアス電圧の値を大きくするように制御し、
上記バイアス電圧が上記第１の電圧および第２の電圧より大きいときは上記バイアス電圧の値を小さくするように制御し、
上記バイアス電圧が上記第１の電圧と上記第２の電圧との間にあるときは、上記第１の電圧が上記第２の電圧に近づくように上記入力信号制御信号を生成する
請求項１２記載の信号制御方法。
【請求項１４】
上記入力信号および上記バイアス信号は正負の差動信号であり、
上記比較ステップにおいては、
上記アナログ信号に同期するクロック信号を第１のトリガー点として、当該第１のトリガー点での第１の正側電圧と第１の負側電圧の比較、並びに、上記第１のトリガー点から位相をずらした第２のトリガー点での第２の正側電圧と第２の負側電圧の比較を行い、
上記制御ステップにおいては、
上記第１の正側電圧が上記第１の負側電圧より小さく、上記第２の正側電圧が上記第２の負側電圧より小さいとき、正側バイアス信号の値を上げ、負側バイアス信号の値を下げるように制御し、
上記第１の正側電圧が上記第２の負側電圧より大きく、上記第２の正側電圧が上記第２の負側電圧より小さいとき、上記正側バイアス信号および負側バイアス信号は変化させずに、ゲインを下げるように上記入力信号制御信号を生成し、
上記第１の正側電圧が上記第２の負側電圧より小さく、上記第２の正側電圧が上記第２の負側電圧より大きいとき、上記正側バイアス信号および負側バイアス信号は変化させずに、ゲインを上げるように上記入力信号制御信号を生成する
請求項１２または１３記載の信号制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１２０１６９（Ｐ２０１１−１２０１６９Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７７７９４（Ｐ２００９−２７７７９４）
【出願日】平成２１年１２月７日（２００９．１２．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月７日（２００９．１２．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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