【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】従来のビデオ共用オーディオ再生装置では、ＰＬＬを用いるためにオーディオクロック品質が劣化してしまうという課題があった。
【解決手段】一定時間入力クロックをカウントするカウンタと、前記カウンタの出力値を元にして基準クロックを分周する可変分周器と、非同期サンプリングレートコンバータを持ち、前記可変分周器のクロック出力を前記非同期サンプリングレートコンバータの入力クロックとして、前記非同期サンプリングレートコンバータの出力を出力とするように構成する。 （もっと読む）

【課題】受信シンボル用のシンボルタイミングに基づいて送信シンボルを生成し、かつ送信シンボルレートを一定に保つことができる無線通信装置を提供する。
【解決手段】受信シンボルの検出に用いるシンボルタイミング毎に、送信シンボルを生成して変調用のデジタルデータに変換し、ＦＩＦＯ方式の第１のバッファに書き込む変調データ生成手段と、第１バッファから所定速度で前記デジタルデータを読み出してアナログ信号に変換し、搬送波の変調に供するＤ／Ａコンバータとを備えた無線通信装置において、第１バッファが保持するデータ数を適切に維持すべく、前記シンボルタイミング毎に生成する送信シンボルの数を制御する制御手段（ステップ５２〜６１）を設ける。 （もっと読む）

【課題】非同期パケット通信におけるストリーミングデータ補償方法であって、パケット不足およびパケット過剰のいずれにも対応可能であり、1パケットに多くの補償を行わなくてすむストリーミングデータ補償方法を提供する。
【解決手段】本受信機は送信装置から送信されたパケット化されたデータを受信する受信機１と、ＤＳＰ２で構成されたパケット補償部およびパケット補償部から出力されたデジタル信号を音声に変換するデジタル−アナログコンバータ（以下、単に、ＤＡＣ３とする。）を備えている。更に具体的には、パケット補償部には、受信機１から受け取ったパケット化されたデータを順に書き込むライトポインタ（以下、単に、ＷＰとする。）と、r_data_buf２１、x_data_buf２２およびp_data_buf２３の３種類のバッファ、およびバッファのデータを読み込みＤＡＣ３に送信するリードポインタ（以下、単に、ＲＰとする。）を備えている。 （もっと読む）

【課題】 高精度で内蔵発振を行うことができる半導体集積回路を提供する。
【解決手段】 半導体集積回路は、記憶回路(２０)と、外部で生成される外部クロック信号（ＲＣＬＫ）の周波数に内部クロック信号(ＶＣＬＫ)の周波数を一致させる制御情報を生成し前記記憶回路に格納する論理回路（２）と、前記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、前記制御情報を格納する不揮発性記憶装置（６）と、を有し、前記内部クロック信号を内部回路の同期動作に用い、前記不揮発性記憶装置に格納された前記制御情報は前記半導体集積回路のリセット後、前記記憶回路にロードされる。 （もっと読む）

【課題】ＶＣＸＯ及び高周波数のクロックを使わずにデジタルテレビ放送の音声同期装置を提供すること。
【解決手段】デジタルテレビ放送の音声同期装置は、入力クロックを逓倍した一定周波数のクロックを所定の分周比で分周して基本クロックを発生するクロック発生部と、放送波に含まれる基準時間情報とクロック発生部が発生した基本クロックでカウントした時間情報を比較する比較部と、比較部で得られた時間差分に関する情報に基づいて、クロック発生部に基本クロックの周波数の調整を指示する制御部と、基本クロックに基づいてサンプリングクロックを生成するサンプリングクロック生成部と、オーディオサンプリングクロック及び放送波に含まれる音声データを、音声ＤＡＣのサンプリングクロックと同期するようサンプリング変換するサンプリングレート変換部を備える。クロック発生部は、制御部からの指示に応じて、分周比が異なるクロックを所定のクロックパルス数間隔で挿入する。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】ＩＥＣ６０９５８（ＩＥＣ６１９３７）によりＤＳＤ信号を適切に伝送可能とする。
【解決手段】送信装置は、ＩＥＣ６１９３７に対応するサブフレームに対して、ＤＳＤ信号を１６ビットずつ格納し、Ｃビットにより形成されるチャンネルステイタス情報においては、Additional format informationを“001”としてDSD信号であることを示す。さらに、サブフレームにおけるtime slot27には、“0”を格納して、ＩＥＣ６１９３７で規定するシンクワードＰａが現れることがないようにし、ＤＳＤに未対応の受信装置が、ＤＳＤ信号のバースト受信を開始してしまうことがないようにする。 （もっと読む）

【課題】デジタル/アナログ変換部の分解能を増やすことなく、また電圧制御発振器の可変範囲を狭くすることなく周波数誤差を低減させることのできる周波数同期方法及び装置を提供する。
【解決手段】局部発振信号により、高周波の受信信号をベースバンドのデジタル信号に変換したときの周波数誤差を丸め処理又は切り捨て処理した後、アナログ信号に変換し、該アナログ信号に対応した該局部発振信号を生成する。該丸め処理又は切り捨て処理した時の切り捨て成分に対応する周波数のデジタル信号を生成し、この生成したデジタル信号の周波数成分を該ベースバンドのデジタル信号の周波数成分からキャンセルする。 （もっと読む）

【課題】送信光信号の伝送速度の精度の劣化を抑えることが可能な光トランシーバを提供する。
【解決手段】本発明の一実施形態に係る光トランシーバ１は、電気信号と参照クロック信号が入力され、電気信号を参照クロック信号に同期して出力する伝送速度補償手段２０と、伝送速度補償手段の出力を光信号に変換する電気／光変換手段３０と、参照クロック信号を生成する信号発生器４０と、信号発生器の温度を検知して当該温度に対応した制御信号を出力する制御回路６０とを有し、参照クロック信号の周波数が制御信号により安定化されていることを特徴とする。 （もっと読む）

【課題】第１の要求信号のレートで第１のデータを受け付け、第２の要求信号のレートで第１のデータに対応する第２のデータを送出するアダプタ回路を提供する。
【解決手段】前記回路を、第１の要求信号のレートで変更され得る、３つの命令のうち１つを指示する制御データを生成する制御装置と、第１の要求信号及び制御データに基づき第３の要求信号を送出し、第１の要求信号の活性化毎に、制御データに応じて第３の要求信号を０回、１回、又は２回活性化処理する処理装置と、処理可能な、第３の要求信号の活性化のそれぞれに対して第１のデータの値を記憶し、第２の要求信号の活性化毎に第２のデータを送出するＦＩＦＯ型メモリとを備える構成とする。 （もっと読む）

【課題】簡易な構成により、デジタル信号の読み取りを行えるデジタル回路、通信装置、及び受信装置を提供すること。
【解決手段】デジタル信号の入力を受け入れるＤＡ変換部２３と、デジタル信号の切替タイミングを示すトリガ信号を取得するクロック信号選択部２２と、互いに位相の異なる複数のクロック信号を生成するクロック信号生成部２１と、を含み、クロック信号選択部２２は、取得したトリガ信号に基づいて、クロック信号生成部２１により生成された複数のクロック信号のうちのいずれかを選択し、ＤＡ変換部２３は、クロック信号選択部２２により選択されたクロック信号に基づき、デジタル信号を読み取る、ことを特徴とする。 （もっと読む）

【課題】ハンドオーバーなどの無線通信端末の円滑な通信を実現するために、隣接する基地局とのフレームタイミングを同期させるにあたって、該基地局のコストを削減する。
【解決手段】ＰＨＳ通信部２のフレームタイミングを規定する発振器１０の発振周波数が、ＧＰＳ受信機２２によって得られた１ＰＰＳ信号に基づいて、較正部３０のＰＬＬ動作によって較正されるようにした同期信号発生装置４において、ＰＨＳアンテナ４０によって検出された隣接基地局のタイミングと自機のタイミングとの差をフレームタイミング算出部４２によって算出し、ＧＰＳ信号を受信できず、発振器１０の自走期間が長くなり、前記算出結果が所定の閾値を超えると、フレームタイミング異常判定部４３は出力制御スイッチ４４を切換え、発振器１０からＰＨＳ通信部２への信号を遮断し、通信動作を休止させる。したがって、発振器１０に、精度が低く安価な電圧制御発振器１１を使用できる。 （もっと読む）

【課題】通信機器において音声データを処理するＡ／Ｄ変換器やＤ／Ａ変換器の誤動作を抑制することが可能な技術を提供する。
【解決手段】通信機器１は複数の基地局を切り替えてそれらと通信する。通信機器１は自走クロック信号ＳＣ８Ｋに同期して動作するＡ／Ｄ変換器１６およびＤ／Ａ変換器２６を備える。Ａ／Ｄ変換器１６はアナログ音声データＳＡＭＤをデジタル音声データＳＤＭＤに変換し、Ｄ／Ａ変換器２６はデジタル音声データＲＤＭＤをアナログ音声データＲＡＭＤに変換する。通信機器１は、自走クロック信号ＳＣ８Ｋを生成し、当該自走クロック信号ＳＣ８Ｋを、通信中の通信相手機器の動作タイミングに同期した網同期クロック信号ＮＣ８Ｋに同期させる自走クロックＰＬＬ部３４を更に備える。 （もっと読む）

【課題】自走ＲＴＳ値生成のための自走作成パラメータの計算をする回路の複雑化を回避
【解決手段】ＣＲＴＳ差分周期検出部２３は受信ＲＴＳ値が増減するまでの周期を検出し、ＣＢＲ信号周波数予測部２４はＲＴＳ差分周期検出部からのＲＴＳ値差分周期からＣＢＲ信号周波数偏差を求める。初期演算部２５は、ＣＢＲ信号周波数予測部で予測したＣＢＲ信号周波数偏差からＶＣＸＯ制御用デジタルデータを生成する。ＰＬＬ３０は、初期演算部からのＶＣＸＯ制御用デジタルデータ、またはＣＤＶ吸収バッファからの受信ＲＴＳ値に基づくＶＣＸＯ制御用デジタルデータを切替指示信号４３により選択してＣＢＲ信号のクロックを発生しＣＤＶ吸収バッファに供給する。 （もっと読む）

【課題】 周波数が急変した場合でも周波数引込みを高速に行う。
【解決手段】 電圧制御発信回路121は、受信されデジタル化されたＲＴＳ情報に基づいてユーザクロックを発生する。Ｎ分周カウンタ122は、ユーザクロックをＲＴＳ情報の転送周期におけるユーザ信号のビット数で分周してリング信号を出力する。位相比較回路115は、ＲＴＳ情報とリング信号の位相を比較し、周波数変動検出回路116は、この位相差によりＲＴＳ情報の周波数変動を検出する。セレクタ119は、常時は、低速引込み用ＡＭＰ118の出力を受け入れているが、位相差が所定の閾値以上になると、高速引込み用ＡＭＰ117の出力を受け入れてＤ／Ａコンバータ120ヘ出力する。 （もっと読む）

【課題】ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムにおいて、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制すること。
【解決手段】遅延器４の遅延時間は、デジタル処理回路３と遅延器４の合計遅延時間がクロックのジッタの周期と等しくなるように調整してある。これによって、基準クロックに含まれるジッタ周期の倍数の時間分だけデジタル処理した信号を遅延させてからアナログ変換するので、入力段のＡ／Ｄ変換器２から出力段のＤ／Ａ変換器５までの遅延時間をジッタ周期と合致させることができ、出力アナログ信号に対するクロックに含まれるジッタの影響を最小限に抑えることができる。 （もっと読む）

【課題】映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生回路を提供する。
【解決手段】レジスタ１３は、クロックの累積値を自然数Ｎで除算した剰余であるクロック再生情報を保持し、レジスタ１７は、ＶＣＸＯ２５のクロックの累積値を前記自然数Ｎで除算した剰余を保持する。桁上がり・桁下がり判定器１８，１９はそれぞれ、レジスタ１３，１７の値から桁上がり又は桁下がりが発生したか否かを判定する。アップダウンカウンタ２０は、桁上がり・桁下がり判定器１８，１９の桁上がり又は桁下がりの回数に応じて値を増減する。乗算器２１は、アップダウンカウンタから出力をＮ倍する。加算器２２は、レジスタ１３の値とレジスタ１７の値との差分値を乗算器２１の出力に加算し、これをＰＬＬの制御量とし、ＶＣＸＯ２５を制御する。 （もっと読む）

【課題】 情報信号（例えば、音声信号）を伝送するためにデジタル信号に変換し、伝送後にアナログ信号に変換する場合、該信号が正確に復元されるようにする。
【解決手段】音声信号を例にして説明すると、音声アナログ信号Ｓ_ＬＡ，Ｓ_ＲＡはＡＤ変換部２０によってデジタル信号Ｓ_ＬＤ，Ｓ_ＲＤに変換されるが、そのためのクロック信号ＣＰはクロック信号発生部２１から供給される。伝送された音声デジタル信号Ｓ_ＬＤ，Ｓ_ＲＤはＤＡ変換部３０によってアナログ信号Ｓ_ＬＡ，Ｓ_ＲＡに変換されるが、そのためのクロック信号ＣＰ_ＲＢは、クロック信号発生部２１にて発生されて受信器３の側に伝送されてきたものである。この装置によれば、ＡＤ変換及びＤＡ変換は同一のクロック信号発生部２１にて発生されたクロック信号に基づき行われるので、サンプリング周波数を完全に一致させることが可能となり、音声信号を正確に復元することができる。 （もっと読む）