クロック再生成回路およびこれを用いたデジタルオーディオ再生装置
【課題】従来のビデオ共用オーディオ再生装置では、ＰＬＬを用いるためにオーディオクロック品質が劣化してしまうという課題があった。
【解決手段】一定時間入力クロックをカウントするカウンタと、前記カウンタの出力値を元にして基準クロックを分周する可変分周器と、非同期サンプリングレートコンバータを持ち、前記可変分周器のクロック出力を前記非同期サンプリングレートコンバータの入力クロックとして、前記非同期サンプリングレートコンバータの出力を出力とするように構成する。
【解決手段】一定時間入力クロックをカウントするカウンタと、前記カウンタの出力値を元にして基準クロックを分周する可変分周器と、非同期サンプリングレートコンバータを持ち、前記可変分周器のクロック出力を前記非同期サンプリングレートコンバータの入力クロックとして、前記非同期サンプリングレートコンバータの出力を出力とするように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルオーディオ信号を伝送する場合の時間情報の精度を改善して、高音質化を図るものである。
【背景技術】
【０００２】
近年、オーディオとビデオの融合が進み、従来はオーディオ専用機器で再生されていたＣＤがＤＶＤやＢＤといったビデオ機器で再生されることが多くなってきている。こうした中にあって、音楽をより高音質で楽しもうとする人の間では、ビデオ機器での再生音質がオーディオ機器での再生音質よりも劣るという話が出ている。オーディオ再生から見ると余分な機能が入っているために、ノイズを受けたり、コスト削減の影響を受けるという事もあるが、実際には以下に示すような、より本質的な問題も抱えている。
【０００３】
これらのビデオ機器でオーディオ用のＣＤを再生する場合には、ＣＤのサンプリング周波数である４４．１ｋＨｚをビデオ用の動作クロックである２７ＭＨｚから生成している。
【０００４】
非特許文献１はこのようなクロック生成回路が組み込まれたＤ／Ａコンバータの動作について記載されている。
【０００５】
図４にこのようなクロック系を持った従来のデジタルオーディオ再生装置のブロック図を示す。図４において、１０は２７ＭＨｚの高品質な水晶発振器で生成されたクロックで、１１が４４．１ｋＨｚ系のクロックを作成する位相同期回路（ＰＬＬ回路）、１２がこのＰＬＬで生成されたクロックで動作する信号処理回路で、１３が信号処理された出力をアナログに変換するＤ／Ａコンバータ回路である。
【０００６】
ＰＬＬ回路１１では、非特許文献１に記載されているように、基準クロックと出力クロックとの位相を比較して、この位相誤差信号をＬＰＦを通して電圧制御発振器（ＶＣＯ）へ出力し、ＶＣＯの出力と基準クロックとの位相誤差が少なくなるようにフィードバック制御される。ここで、基準クロックの２７ＭＨｚを１２５分周した信号と、出力クロックを７８４分周した信号とを位相比較するように構成することでＶＣＯの出力周波数１６９．３４４ＭＨｚを作成し、これを１５分周することで４４．１ｋＨｚの２５６倍の１１．２８９６ＭＨｚを作成している。このように周波数関係が簡単な比率にはなっていないので、複雑なクロック生成回路が必要となって、生成されたクロックには、位相比較誤差やＶＣＯのノイズなどの微妙な揺れ（ジッタ）が含まれてしまう。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】テキサス・インスツルメンツ社アプリケーションノートＪＡＪＡ００２ ＳＢＡＡ０６２「ＰＣＭ１７２３のクロック・インターフェイスとジッタ性能」
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このようなジッタが含まれて品質の落ちたＰＬＬクロックを用いてＤ／Ａコンバータ１３でアナログ信号に変換すると、上記のジッタの影響で音質が劣化してしまうという課題があった。
【０００９】
本発明は、上記のクロックのジッタを削減した高品質のクロックを再生成して、このクロックを用いることで高音質のオーディオを再生する装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
高品質のマスタークロックを基準にして、入力されるクロックの周波数を検出し、検出された周波数情報に合わせて、高品質のマスタークロックを可変分周することで、マスタークロックの高品質を保ったままで、所望の周波数になった出力クロックを生成することが出来る。しかし、可変分周器により再生成されたクロックは、平均的な周波数としては所望の値が得られるが、高速での変動が常に発生しているので、これを周波数領域で観測すると高域に大きなジッタを含むということが分かり、このままで使用できる適用範囲は限られている。
【００１１】
非同期サンプルレートコンバーター（ＡＳＲＣ）は、名前のとおり入力される信号のサンプルレートを異なるレートに変換して出力するものであるが、この変換動作に伴って入力されるクロックが持っていたジッタを削減する機能も持っている。
【００１２】
サンプルレートを変換するためには、入力されるクロックの周波数を測定する必要があり、この測定の時定数より短い周期のジッタには応答しないので、高域のジッタに対する削減効果が得られる。測定された周波数情報を元にして、入力信号を補間演算して出力周波数での出力データを計算する。得られたデータを所定の出力周波数で出力することで、サンプルレートの変換が行われる。
【００１３】
このＡＳＲＣに可変分周クロックを入力する構成にすることでＰＬＬを使わずにデジタル回路のみでジッタ削減の効果を得ることが出来る。
【発明の効果】
【００１４】
可変分周クロックにより入力信号に含まれているジッタに応答しない高品質のクロックを生成することが出来る。そしてＡＳＲＣと可変分周クロックを組み合わせることにより、高域のジッタの影響をＡＳＲＣで削減することができ、全帯域にわたってジッタの影響が抑制された高品質のオーディオ出力を得ることが出来る。
【００１５】
また、ＰＬＬを用いる必要が無く、完全デジタル回路で構成できるので、集積化することで低価格で実現することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかるクロック再生成回路およびこれを用いたデジタルオーディオ再生装置のブロック図
【図２】１次のノイズシェーピング回路の説明用ブロック図
【図３】１次のノイズシェーピング回路の動作説明図
【図４】従来のデジタルオーディオ再生装置のブロック図
【図５】本発明のクロック再生成回路を用いたＩＥＣ９５８信号を送受信する装置のブロック図
【発明を実施するための形態】
【００１７】
以下、本発明のクロック再生成回路を用いたデジタルオーディオ再生装置の実施形態について、図面を参照して説明する。
【００１８】
（実施の形態１）
図１に実施形態１にかかるクロック再生成回路を用いたデジタルオーディオ再生装置のブロック図を示す。従来例の信号処理回路１２の出力クロックが図１の入力クロックに接続される。図１において、１００はジッタの少ない高品質のマスタークロックで、１０１は入力クロックを所定時間カウントする周波数検出回路で、１０２は周波数検出回路１０１の出力を元にマスタークロックの分周比を決める分周比生成回路、１０３は設定された分周比でマスタークロックを分周する可変分周器、１０４が１００から１０３をまとめたクロック再生成回路になる。１０５はＡＳＲＣで、クロック再生成回路１０４の出力と入力オーディオデータを用いて、Ｄ／Ａコンバータ１３への出力データを生成し、従来例と同様にＤ／Ａコンバータ１３でアナログ信号に変換されて出力される。
【００１９】
周波数検出回路１０１では、入力クロックが１６３８４回変化する時間をマスタークロックで測定し、それが４８ｋＨｚの標準的な時間であれば分周比生成回路１０２へ値１６３８４を出力し、入力周波数が４４．１ｋＨｚの場合のカウント値が少し大きな値となり１７８３３（＝１６３８４＊４８／４４．１） といった値を出力する。
【００２０】
この値を受けて分周比生成回路１０２では、必要とされる分周比を計算する。マスタークロック周波数を９８．３０４ＭＨｚとして、クロック出力の周波数を４４．１ｋＨｚ＊１２８＝５．６４４８ＭＨｚとすると、分周比は１７．４１…という値になる。この値は１０２４倍すると１７８３３になり、上記の周波数検出回路１０１の出力と関係付けることが出来る。
【００２１】
１７．４１…という非整数分周比は、１７か１８の２種類の組み合わせによって実現することが出来る。１７と１８が交互であれば１７．５分周ということになるので、１７分周のほうがすこし多くなるような組み合わせを計算する必要があるが、このように整数化するという処理は、量子化という形でデジタルオーディオの世界で広く使用されている。そして出来るだけ量子化の誤差を小さくしようという処理にノイズシェーピング処理があるのでこれを応用する。
【００２２】
ここでノイズシェーピング回路の動作について、簡単に説明しておく。図２は最も簡単な１次のノイズシェーピング回路のブロック図で、図２において１０６は量子化器、１０７は遅延回路である。量子化器１０６では、例えば１６ビットの信号を５ビットに切り捨てて、出力されるデータのビット数を減らす処理を行う。量子化器１０６の出力から入力を引くことで、量子化による誤差が計算でき、この誤差のことを量子化ノイズと呼ぶ。
【００２３】
この量子化ノイズをＶｑと表記して、遅延処理をＺと表記することにすると、図から、以下の（数１）が成り立つことがわかる。
【００２４】
【数１】
【００２５】
ここで、１−Ｚの意味を考えると、今の時間のデータから１回前の時間のデータの差を求めるということで、これは微分の定義と同じことになっていることがわかる。従って、この回路の出力は、入力信号に量子化ノイズを微分した信号が加算されているということになる。これを量子化ノイズについて考え直すと、単に量子化ノイズが発生しているのではなく、微分というふうに形を変えたノイズが発生していると考えることが出来るので、この回路をノイズの形を変える回路ということで、ノイズシェーピング回路と呼ぶ。この微分によるノイズシェーピング処理により、ノイズの低域成分が減って、代わりに高域成分が増えるという特性を持つことになる。つまり前回のデータ値と今回のデータ値の変化量が少ないほど、出力に加わる量子化ノイズの大きさが小さくなり、結果として出力されるデータの精度が高くなったのと同じことが実現できることになる。今回の周波数検出回路１０１の出力は、通常はほとんど変化しない信号なので、このノイズ低減効果は大きくなる。
【００２６】
図３は図２のノイズシェーピング回路の入力に１７８３３を入れて、出力を５ビットとしたときの応答を計算したもので、初期応答の後は、１７と１８がほぼ交互で１７のほうが少し多い確率で出力されていて、平均値が１７．４１…となるように動作していることがわかる。
【００２７】
実施例に戻って、分周比生成回路１０２は、上で説明したようなノイズシェーピング回路で構成されて、１６ビットの入力１７８３３を受けて、５ビットの出力値１７または１８を出力する。
この設定値が可変分周器１０３に設定されて、マスタークロック９８．３０４ＭＨｚを分周した平均値が５．６４４８ＭＨｚの信号が出力クロックとして出力される。
【００２８】
この出力クロックは、高品質のマスタークロック１００を分周しただけの信号なので、ＰＬＬで生成したクロックとは異なりクロック自体が揺らぐことは無く、ノイズシェーピング処理による高速で変動する成分だけがクロックジッタとして伝達される。
【００２９】
高域に大きなジッタを含んだ可変分周器１０３の出力クロックがＡＳＲＣ１０５に入力されると、ＡＳＲＣの高域のジッタ削減機能によってジッタが削減された状態で出力オーディオデータが生成される。こうして生成されたジッタの影響の少ないオーディオデータがＤ／Ａコンバータ１３でアナログ信号に変換されて出力されることで、高品質のオーディオ信号出力が得られる。
【００３０】
このように、受信側でクロックを再生成することで、送り出し側の機器が持っていたジッタを受信側で削減が可能となるので、ビデオ機器でＣＤを再生した場合でも高音質が得られるようになる。
【００３１】
なお、ここで用いたカウント回数や処理ビット数、マスタークロック周波数といった具体的な値は設計項目であり、状況に合わせて変更が可能である。
【００３２】
（実施の形態２）
クロック再生成回路の用途としては、平均的に正確な周波数が得られればそれで良い場合や、高域ジッタ削減回路があらかじめ組み込まれているものと通信する場合等が考えられる。後者の例として、一般にＩＥＣ９５８と呼ばれている同軸ケーブル一本でデータを送信するデジタルオーディオインターフェース回路がある。
【００３３】
図５は本発明のクロック再生成回路を用いたＩＥＣ９５８信号を送受信する装置の一実施形態のブロック図で、１０４が第一の実施形態で説明したものと同様のクロック再生成回路、２００が同軸出力回路で、２０１が受信側のＰＬＬ回路である。
【００３４】
同軸出力回路２００では、オーディオデータとクロック入力を用いて、ＩＥＣ９５８形式のバイフェーズ変調信号を生成して同軸ケーブルあるいは光ケーブルへ出力する。この時に用いるクロックが、従来のＰＬＬで生成されたクロックではなくクロック再生成回路１０４で生成された高品質だが高域にジッタを持ったクロックになっている。この出力信号がケーブルを通して受信側へ伝送される。
【００３５】
受信側ではバイフェーズ変調の復調とクロックの再生を行う受信ＰＬＬ回路２０１で、送信されてきた信号のクロック情報を抽出する。ＰＬＬには高域のノイズを減衰させる機能があるので、こうして抽出されたクロックには高域のジッタは影響せずに、高品質クロックの特性が伝達されて、高品質のクロックが再生される。これにより受信側で再生されるオーディオ信号の品質が良くなる。
【００３６】
このように送信側にクロック再生成回路を使う場合には、クロック情報の測定は必要ないので、あらかじめ決められていた分周比を直接設定することも可能で、送信側でＰＬＬを使わずに所望の周波数の出力クロックを送出することが出来る。
【００３７】
（他の実施の形態）
本発明の実施の形態として、実施の形態１、２を例示した。しかし、本発明はこれには限らない。そこで、本発明の他の実施の形態を以下まとめて説明する。なお、本発明は、これらには限定されず、適宜修正された実施の形態に対しても適用可能である。
【００３８】
実施の形態１において、分周比生成回路１０２にノイズシェーピング回路を用いたが、これには限らずに、他のアルゴリズムによって整数化することも可能である。
【産業上の利用可能性】
【００３９】
本発明のクロック再生成回路およびこれを用いたデジタルオーディオ再生装置は、デジタルオーディオ信号の送受信部に用いることで、高品質のオーディオ再生を行うことができる。
【符号の説明】
【００４０】
１０ 高品質クロック
１１ ＰＬＬ
１２ 信号処理部
１３ Ｄ／Ａコンバータ
１００ 高品質クロック
１０１ 周波数検出回路
１０２ 分周比生成回路
１０３ 可変分周器、
１０４ クロック再生成回路
１０５ ＡＳＲＣ（非同期サンプルレートコンバーター）
１０６ 量子化器
１０７ 遅延回路
２００ 同軸出力回路
２０１ 受信ＰＬＬ回路
【技術分野】
【０００１】
本発明は、デジタルオーディオ信号を伝送する場合の時間情報の精度を改善して、高音質化を図るものである。
【背景技術】
【０００２】
近年、オーディオとビデオの融合が進み、従来はオーディオ専用機器で再生されていたＣＤがＤＶＤやＢＤといったビデオ機器で再生されることが多くなってきている。こうした中にあって、音楽をより高音質で楽しもうとする人の間では、ビデオ機器での再生音質がオーディオ機器での再生音質よりも劣るという話が出ている。オーディオ再生から見ると余分な機能が入っているために、ノイズを受けたり、コスト削減の影響を受けるという事もあるが、実際には以下に示すような、より本質的な問題も抱えている。
【０００３】
これらのビデオ機器でオーディオ用のＣＤを再生する場合には、ＣＤのサンプリング周波数である４４．１ｋＨｚをビデオ用の動作クロックである２７ＭＨｚから生成している。
【０００４】
非特許文献１はこのようなクロック生成回路が組み込まれたＤ／Ａコンバータの動作について記載されている。
【０００５】
図４にこのようなクロック系を持った従来のデジタルオーディオ再生装置のブロック図を示す。図４において、１０は２７ＭＨｚの高品質な水晶発振器で生成されたクロックで、１１が４４．１ｋＨｚ系のクロックを作成する位相同期回路（ＰＬＬ回路）、１２がこのＰＬＬで生成されたクロックで動作する信号処理回路で、１３が信号処理された出力をアナログに変換するＤ／Ａコンバータ回路である。
【０００６】
ＰＬＬ回路１１では、非特許文献１に記載されているように、基準クロックと出力クロックとの位相を比較して、この位相誤差信号をＬＰＦを通して電圧制御発振器（ＶＣＯ）へ出力し、ＶＣＯの出力と基準クロックとの位相誤差が少なくなるようにフィードバック制御される。ここで、基準クロックの２７ＭＨｚを１２５分周した信号と、出力クロックを７８４分周した信号とを位相比較するように構成することでＶＣＯの出力周波数１６９．３４４ＭＨｚを作成し、これを１５分周することで４４．１ｋＨｚの２５６倍の１１．２８９６ＭＨｚを作成している。このように周波数関係が簡単な比率にはなっていないので、複雑なクロック生成回路が必要となって、生成されたクロックには、位相比較誤差やＶＣＯのノイズなどの微妙な揺れ（ジッタ）が含まれてしまう。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】テキサス・インスツルメンツ社アプリケーションノートＪＡＪＡ００２ ＳＢＡＡ０６２「ＰＣＭ１７２３のクロック・インターフェイスとジッタ性能」
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このようなジッタが含まれて品質の落ちたＰＬＬクロックを用いてＤ／Ａコンバータ１３でアナログ信号に変換すると、上記のジッタの影響で音質が劣化してしまうという課題があった。
【０００９】
本発明は、上記のクロックのジッタを削減した高品質のクロックを再生成して、このクロックを用いることで高音質のオーディオを再生する装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
高品質のマスタークロックを基準にして、入力されるクロックの周波数を検出し、検出された周波数情報に合わせて、高品質のマスタークロックを可変分周することで、マスタークロックの高品質を保ったままで、所望の周波数になった出力クロックを生成することが出来る。しかし、可変分周器により再生成されたクロックは、平均的な周波数としては所望の値が得られるが、高速での変動が常に発生しているので、これを周波数領域で観測すると高域に大きなジッタを含むということが分かり、このままで使用できる適用範囲は限られている。
【００１１】
非同期サンプルレートコンバーター（ＡＳＲＣ）は、名前のとおり入力される信号のサンプルレートを異なるレートに変換して出力するものであるが、この変換動作に伴って入力されるクロックが持っていたジッタを削減する機能も持っている。
【００１２】
サンプルレートを変換するためには、入力されるクロックの周波数を測定する必要があり、この測定の時定数より短い周期のジッタには応答しないので、高域のジッタに対する削減効果が得られる。測定された周波数情報を元にして、入力信号を補間演算して出力周波数での出力データを計算する。得られたデータを所定の出力周波数で出力することで、サンプルレートの変換が行われる。
【００１３】
このＡＳＲＣに可変分周クロックを入力する構成にすることでＰＬＬを使わずにデジタル回路のみでジッタ削減の効果を得ることが出来る。
【発明の効果】
【００１４】
可変分周クロックにより入力信号に含まれているジッタに応答しない高品質のクロックを生成することが出来る。そしてＡＳＲＣと可変分周クロックを組み合わせることにより、高域のジッタの影響をＡＳＲＣで削減することができ、全帯域にわたってジッタの影響が抑制された高品質のオーディオ出力を得ることが出来る。
【００１５】
また、ＰＬＬを用いる必要が無く、完全デジタル回路で構成できるので、集積化することで低価格で実現することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかるクロック再生成回路およびこれを用いたデジタルオーディオ再生装置のブロック図
【図２】１次のノイズシェーピング回路の説明用ブロック図
【図３】１次のノイズシェーピング回路の動作説明図
【図４】従来のデジタルオーディオ再生装置のブロック図
【図５】本発明のクロック再生成回路を用いたＩＥＣ９５８信号を送受信する装置のブロック図
【発明を実施するための形態】
【００１７】
以下、本発明のクロック再生成回路を用いたデジタルオーディオ再生装置の実施形態について、図面を参照して説明する。
【００１８】
（実施の形態１）
図１に実施形態１にかかるクロック再生成回路を用いたデジタルオーディオ再生装置のブロック図を示す。従来例の信号処理回路１２の出力クロックが図１の入力クロックに接続される。図１において、１００はジッタの少ない高品質のマスタークロックで、１０１は入力クロックを所定時間カウントする周波数検出回路で、１０２は周波数検出回路１０１の出力を元にマスタークロックの分周比を決める分周比生成回路、１０３は設定された分周比でマスタークロックを分周する可変分周器、１０４が１００から１０３をまとめたクロック再生成回路になる。１０５はＡＳＲＣで、クロック再生成回路１０４の出力と入力オーディオデータを用いて、Ｄ／Ａコンバータ１３への出力データを生成し、従来例と同様にＤ／Ａコンバータ１３でアナログ信号に変換されて出力される。
【００１９】
周波数検出回路１０１では、入力クロックが１６３８４回変化する時間をマスタークロックで測定し、それが４８ｋＨｚの標準的な時間であれば分周比生成回路１０２へ値１６３８４を出力し、入力周波数が４４．１ｋＨｚの場合のカウント値が少し大きな値となり１７８３３（＝１６３８４＊４８／４４．１） といった値を出力する。
【００２０】
この値を受けて分周比生成回路１０２では、必要とされる分周比を計算する。マスタークロック周波数を９８．３０４ＭＨｚとして、クロック出力の周波数を４４．１ｋＨｚ＊１２８＝５．６４４８ＭＨｚとすると、分周比は１７．４１…という値になる。この値は１０２４倍すると１７８３３になり、上記の周波数検出回路１０１の出力と関係付けることが出来る。
【００２１】
１７．４１…という非整数分周比は、１７か１８の２種類の組み合わせによって実現することが出来る。１７と１８が交互であれば１７．５分周ということになるので、１７分周のほうがすこし多くなるような組み合わせを計算する必要があるが、このように整数化するという処理は、量子化という形でデジタルオーディオの世界で広く使用されている。そして出来るだけ量子化の誤差を小さくしようという処理にノイズシェーピング処理があるのでこれを応用する。
【００２２】
ここでノイズシェーピング回路の動作について、簡単に説明しておく。図２は最も簡単な１次のノイズシェーピング回路のブロック図で、図２において１０６は量子化器、１０７は遅延回路である。量子化器１０６では、例えば１６ビットの信号を５ビットに切り捨てて、出力されるデータのビット数を減らす処理を行う。量子化器１０６の出力から入力を引くことで、量子化による誤差が計算でき、この誤差のことを量子化ノイズと呼ぶ。
【００２３】
この量子化ノイズをＶｑと表記して、遅延処理をＺと表記することにすると、図から、以下の（数１）が成り立つことがわかる。
【００２４】
【数１】
【００２５】
ここで、１−Ｚの意味を考えると、今の時間のデータから１回前の時間のデータの差を求めるということで、これは微分の定義と同じことになっていることがわかる。従って、この回路の出力は、入力信号に量子化ノイズを微分した信号が加算されているということになる。これを量子化ノイズについて考え直すと、単に量子化ノイズが発生しているのではなく、微分というふうに形を変えたノイズが発生していると考えることが出来るので、この回路をノイズの形を変える回路ということで、ノイズシェーピング回路と呼ぶ。この微分によるノイズシェーピング処理により、ノイズの低域成分が減って、代わりに高域成分が増えるという特性を持つことになる。つまり前回のデータ値と今回のデータ値の変化量が少ないほど、出力に加わる量子化ノイズの大きさが小さくなり、結果として出力されるデータの精度が高くなったのと同じことが実現できることになる。今回の周波数検出回路１０１の出力は、通常はほとんど変化しない信号なので、このノイズ低減効果は大きくなる。
【００２６】
図３は図２のノイズシェーピング回路の入力に１７８３３を入れて、出力を５ビットとしたときの応答を計算したもので、初期応答の後は、１７と１８がほぼ交互で１７のほうが少し多い確率で出力されていて、平均値が１７．４１…となるように動作していることがわかる。
【００２７】
実施例に戻って、分周比生成回路１０２は、上で説明したようなノイズシェーピング回路で構成されて、１６ビットの入力１７８３３を受けて、５ビットの出力値１７または１８を出力する。
この設定値が可変分周器１０３に設定されて、マスタークロック９８．３０４ＭＨｚを分周した平均値が５．６４４８ＭＨｚの信号が出力クロックとして出力される。
【００２８】
この出力クロックは、高品質のマスタークロック１００を分周しただけの信号なので、ＰＬＬで生成したクロックとは異なりクロック自体が揺らぐことは無く、ノイズシェーピング処理による高速で変動する成分だけがクロックジッタとして伝達される。
【００２９】
高域に大きなジッタを含んだ可変分周器１０３の出力クロックがＡＳＲＣ１０５に入力されると、ＡＳＲＣの高域のジッタ削減機能によってジッタが削減された状態で出力オーディオデータが生成される。こうして生成されたジッタの影響の少ないオーディオデータがＤ／Ａコンバータ１３でアナログ信号に変換されて出力されることで、高品質のオーディオ信号出力が得られる。
【００３０】
このように、受信側でクロックを再生成することで、送り出し側の機器が持っていたジッタを受信側で削減が可能となるので、ビデオ機器でＣＤを再生した場合でも高音質が得られるようになる。
【００３１】
なお、ここで用いたカウント回数や処理ビット数、マスタークロック周波数といった具体的な値は設計項目であり、状況に合わせて変更が可能である。
【００３２】
（実施の形態２）
クロック再生成回路の用途としては、平均的に正確な周波数が得られればそれで良い場合や、高域ジッタ削減回路があらかじめ組み込まれているものと通信する場合等が考えられる。後者の例として、一般にＩＥＣ９５８と呼ばれている同軸ケーブル一本でデータを送信するデジタルオーディオインターフェース回路がある。
【００３３】
図５は本発明のクロック再生成回路を用いたＩＥＣ９５８信号を送受信する装置の一実施形態のブロック図で、１０４が第一の実施形態で説明したものと同様のクロック再生成回路、２００が同軸出力回路で、２０１が受信側のＰＬＬ回路である。
【００３４】
同軸出力回路２００では、オーディオデータとクロック入力を用いて、ＩＥＣ９５８形式のバイフェーズ変調信号を生成して同軸ケーブルあるいは光ケーブルへ出力する。この時に用いるクロックが、従来のＰＬＬで生成されたクロックではなくクロック再生成回路１０４で生成された高品質だが高域にジッタを持ったクロックになっている。この出力信号がケーブルを通して受信側へ伝送される。
【００３５】
受信側ではバイフェーズ変調の復調とクロックの再生を行う受信ＰＬＬ回路２０１で、送信されてきた信号のクロック情報を抽出する。ＰＬＬには高域のノイズを減衰させる機能があるので、こうして抽出されたクロックには高域のジッタは影響せずに、高品質クロックの特性が伝達されて、高品質のクロックが再生される。これにより受信側で再生されるオーディオ信号の品質が良くなる。
【００３６】
このように送信側にクロック再生成回路を使う場合には、クロック情報の測定は必要ないので、あらかじめ決められていた分周比を直接設定することも可能で、送信側でＰＬＬを使わずに所望の周波数の出力クロックを送出することが出来る。
【００３７】
（他の実施の形態）
本発明の実施の形態として、実施の形態１、２を例示した。しかし、本発明はこれには限らない。そこで、本発明の他の実施の形態を以下まとめて説明する。なお、本発明は、これらには限定されず、適宜修正された実施の形態に対しても適用可能である。
【００３８】
実施の形態１において、分周比生成回路１０２にノイズシェーピング回路を用いたが、これには限らずに、他のアルゴリズムによって整数化することも可能である。
【産業上の利用可能性】
【００３９】
本発明のクロック再生成回路およびこれを用いたデジタルオーディオ再生装置は、デジタルオーディオ信号の送受信部に用いることで、高品質のオーディオ再生を行うことができる。
【符号の説明】
【００４０】
１０ 高品質クロック
１１ ＰＬＬ
１２ 信号処理部
１３ Ｄ／Ａコンバータ
１００ 高品質クロック
１０１ 周波数検出回路
１０２ 分周比生成回路
１０３ 可変分周器、
１０４ クロック再生成回路
１０５ ＡＳＲＣ（非同期サンプルレートコンバーター）
１０６ 量子化器
１０７ 遅延回路
２００ 同軸出力回路
２０１ 受信ＰＬＬ回路
【特許請求の範囲】
【請求項１】
入力クロックを一定時間カウントするカウンタと、
前記カウンタの出力値を元にして基準クロックを分周する可変分周器を備え、
前記可変分周器の出力を新たなクロック出力とすることを特徴とするクロック再生成回路。
【請求項２】
前記カウンタの出力値から前期分周比を算出するために、ノイズシェーピング回路を備えることを特徴とした請求項１記載のクロック再生成回路。
【請求項３】
入力クロックと出力クロックの比率を求めて入力データから出力クロックにあわせたデータを計算する非同期サンプリングレートコンバータを持ち、
請求項１あるいは２に記載のクロック再生成回路のクロック出力を前記非同期サンプリングレートコンバータの入力クロックとして、前記非同期サンプリングレートコンバータの出力を出力とすることを特徴とするデジタルオーディオ再生装置。
【請求項１】
入力クロックを一定時間カウントするカウンタと、
前記カウンタの出力値を元にして基準クロックを分周する可変分周器を備え、
前記可変分周器の出力を新たなクロック出力とすることを特徴とするクロック再生成回路。
【請求項２】
前記カウンタの出力値から前期分周比を算出するために、ノイズシェーピング回路を備えることを特徴とした請求項１記載のクロック再生成回路。
【請求項３】
入力クロックと出力クロックの比率を求めて入力データから出力クロックにあわせたデータを計算する非同期サンプリングレートコンバータを持ち、
請求項１あるいは２に記載のクロック再生成回路のクロック出力を前記非同期サンプリングレートコンバータの入力クロックとして、前記非同期サンプリングレートコンバータの出力を出力とすることを特徴とするデジタルオーディオ再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２３４１７（Ｐ２０１２−２３４１７Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１５７４７８（Ｐ２０１０−１５７４７８）
【出願日】平成２２年７月１２日（２０１０．７．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１２日（２０１０．７．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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