【課題】移動端末との通信中に生じる同期ずれを修正する。
【解決手段】基地局装置は、端末装置との間で通信を行う通信モードを周期的に休止する手段と、前記通信モードの周期的な休止中に、他の基地局装置からの送信信号を受信して同期信号を取得するための同期モードを実行する手段と、を備えている。前記同期モードでは、前記同期信号に基づいて、前記通信モード中に生じた同期ずれを修正する。 （もっと読む）

【課題】 光トランシーバのスリープ時間の経過後に即座に通信を開始できる信号処理回路を提供する。
【解決手段】 本発明の信号処理回路は、光トランシーバ２１から入力された受信信号からクロックと受信データを再生し、再生された受信データを上位層側に出力する受信側処理部３３，３４と、上位層側から入力された送信データを再生されたクロックと同期する送信信号として光トランシーバ２１に出力する送信側処理部３１，３２とを備える。また、本発明の信号処理回路は、光トランシーバ２１の機能を低下させるスリープ動作を行う場合に、既に再生されたクロックをスリープ時間中において保持し、かつ、スリープ時間の終了とともにクロックの保持を解除する同期維持モードを実行する制御部２７を備える。 （もっと読む）

【課題】データ送信部に送信データが保留されている間の消費電力を低減することができる通信装置及びクロック制御方法を提供すること
【解決手段】本発明にかかる通信装置は、供給されたクロックにより駆動し、対向装置に対してデータの送信を行う送信処理部３４と、送信処理部３４に対してクロックを供給する送信クロック制御部２０と、対向装置に対するデータ送信の停止を指示するポーズフレームを受信する受信処理部３１と、を備え、受信処理部３１がポーズフレームを受信した場合、送信処理部３４は、対向装置に対するデータ送信を停止し、送信クロック制御部２０は、ポーズフレームにおいて指定される送信停止期間中の送信処理部３４に対するクロック供給を停止するものである。 （もっと読む）

【課題】パケット間隔が不定で、伝送遅延変動が発生する伝送環境においても、クロックリカバリを確実に実現する。
【解決手段】送信装置１のＭＵ生成部１３は、発振器１０からのカウンタ値に基づいてＤＴＳ及びＣＴＳを生成し、ＡＵにＤＴＳ及びＣＴＳを付加すると共に、システムタイム生成部１１からのＵＴＣ時刻を参照時刻に設定して付加し、ＭＵを生成する。ＩＰ／ＵＤＰパケット化部１５は、ＭＵが分割されたＡＴＳパケットをＩＰパケットに格納し、放送ネットワーク／通信回線３を介して受信装置２へ送信する。受信装置２は、受信したＩＰパケットに含まれるＤＴＳ及び参照時刻、発振器２６からのカウンタ値並びにシステムタイム生成部２３からのＵＴＣ時刻に基づいて、発振器２６のカウンタ値を補正する。これにより、受信装置２の発振器２６におけるクロックを送信装置１の発振器１０におけるクロックに同期させることができる。 （もっと読む）

【課題】ボーレートを誤差の許容範囲内に維持可能にすると共に、時間の計測に用いるクロックパルスの周波数を低くする。
【解決手段】周期が一定のクロックパルスを発生するクロックジェネレータ３３と、通信ライン１３上に現れた通信信号の所定区間のタイミングを検出するエッジ検出回路４１と、前記所定区間の長さを計数して計数結果を２進数の時間計測値として出力する時間計測タイマ４３と、前記時間計測値の２進数を前記所定区間のビット構成に応じて上位ビット部と下位ビット部とに区分し、前記下位ビット部の中の最上位ビットの値を前記上位ビット部の中の最下位ビットの値に加算する加算器４６とを備えて（−１＜計算誤差≦０）の範囲を（−０．５＜計算誤差≦＋０．５）に修正する。 （もっと読む）

【課題】ステップ遅延事前補償を伴う適応クロック回復を提供する。
【解決手段】ＡＣＲ（適応クロック回復）サブシステムが、ジッタのあるパケット着信時間を示す入力位相信号を処理して、比較的安定した、回復されたクロック信号を生成するのに使用され得る、比較的平滑で、範囲が限られた出力位相信号を生成する。また、入力位相信号は、例えば、パケットのネットワーク・ルーティングのパス変更に対応する、ステップ遅延を検出し、測定するようにも処理される。入力位相信号が、検出された各ステップ遅延の符号および大きさに基づいて、ＡＣＲサブシステムの上流で位相調整されるステップ遅延事前補償が、実行される。その結果、ＡＣＲサブシステムは、そのようなステップ遅延の存在に実質的に気付かない。 （もっと読む）

【課題】ＭＤライン及びＳＤラインの両方を同時にデータ送信に使用することができるシリアル通信システムを提供する。
【解決手段】本発明のシリアル通信システム１は、第１のデバイス２と第２のデバイス３とを有し、第１のデバイス２と第２のデバイス３とは、第２のデバイス３が生成したシリアルクロックに基づいて、相互通信を開始するシリアル通信システムである。第１のデバイス２から第２のデバイス３への出力が、前フェーズにおいて受信したデータの最終ビット値と反転していると、第２のデバイス３は第１のデバイス２の通信準備状態が完了状態であると判断し、相互通信を開始する。 （もっと読む）

【課題】互いのクロックサイクルが一致しなくても、特別のＦＩＦＯを使用することなく、送信側モジュールから受信側モジュールに正しくデータを伝達できるようにする。
【解決手段】送信側モジュール１００は、送信側モジュール１００の内部状態を示す表示信号Ｃｓと受信側モジュール２００の内部状態を示す表示信号Ｃｄに応じて内部クロックＣＬＫ＿Ｓに同期して、ｆ関数に基づき表示信号Ｃｓを変化させるとともに、表示信号Ｃｓ，Ｃｄが一致するときにＦＩＦＯ１０１のデータを出力する。受信側モジュール２００は、表示信号Ｃｓ，Ｃｄに応じて内部クロックＣＬＫ＿Ｄに同期して、同じｆ関数に基づき表示信号Ｃｄを変化させるとともに、表示信号Ｃｓ，Ｃｄが一致するときにＦＩＦＯ２０１がデータを取り込む。 （もっと読む）

【課題】スタートビットが受信できない場合に装置間の同期を回復して通信を行うための伝送制御装置および伝送制御方法を提供すること。
【解決手段】伝送制御装置６０は、先頭にスタートビットを含むデータを送出する送出部６２１と、送出部６２１が送出したデータのスタートビットを受信したか否かを判断する判断部６２２と、判断部６２２によりスタートビットが受信されなかったと判断された場合は、所定の同期回復期間Ｔ２、送出部６２１によるデータの送出を禁止する同期回復動作を行う回復動作部６２３と、を備えて構成されている。 （もっと読む）

【課題】送信装置側と受信装置側にそれぞれ発振回路を有している非同期型の送受信装置の場合でも、送信装置側からのデータパルス信号に対して受信装置側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずにデータパルス信号を正確に受信できるようにすること。
【解決手段】データパルス信号列の各パルスの周期と発振器２７の周期とを同一にすると共に、データパルス信号列の各パルスと発振器２７から出力されるクロックパルスのデューティ比をそれぞれ５０％に設定する。クロックパルスＣｊと反転クロックパルス BarＣｊとで常時入力信号パルスの受信を監視し、クロックパルスＣｊあるいは BarＣｊのどちらで入力信号パルスを受信したかにより、Ｄフリップフロップ２５での信号の取り込みのための同期信号としてのクロックパルスＣｊまたは BarＣｊを使い分ける。 （もっと読む）

【課題】クロックリカバリの安定度を向上させることが可能な映像信号処理装置を提供すること。
【解決手段】受信バッファ１は、受信したＴＳパケットを蓄積する。ＧＡＰ復元部２は、受信バッファ手段に蓄積されたＴＳパケットの転送時における時間間隔を復元する。制御部３は、ＴＳパケットに含まれるＰＣＲ値と、ＰＣＲ間に含まれるＴＳパケットの個数とから、受信バッファ１に蓄積されたＴＳパケット転送の時間間隔を算出してＧＡＰ復元部２におけるＴＳパケットの転送を制御する。したがって、ＴＳパケットの転送速度をほぼ一定とすることができ、クロックリカバリの安定度を向上させることが可能となる。 （もっと読む）

【課題】容易に同期外れの発生を防止することができ、周波数偏差の大きい発振素子を用いた低コストな装置構成とすることができる通信システムを提供すること。
【解決手段】通信システム１は、複数ビットからなるデジタル情報に対して、所定ビット数毎に、交互に値が異なる複数ビットからなる区切りデータを挿入するビット挿入部１００と、区切りデータが挿入されたデジタル情報を、デジタル信号に変換して送信する送信部１０１と、送信部１０１によって送信されたデジタル信号を受信してデジタル情報に変換する受信部１１０と、受信部１１０によって変換されたデジタル情報に含まれている区切りデータを認識し、認識結果に基づいてデジタル情報から区切りデータを削除するビット削除部１１１と、を備える。 （もっと読む）

【課題】 シリアルデータの送受信を向上させる。
【解決手段】 シリアルデータの送受信の際に、送信したいデータが、例えば“００…”又は“１１…”のように０又は１が複数ビット連続しているような構造である場合、連続しているビット数に応じて送信側１００が出力する同期クロック１２１のデューティ比を変更する。その際の送信側からの出力データ１２０は、送信したいデータが“００…”ならば０、“１１…”ならば１とする。受信側１３０は受信データが０か１かを認識し、更に同期クロックのデューティ比に応じて、受信データ０又は１が何ビット連続している構造かを判断し、そのビット数分だけデータをデータ受信シフトレジスタ１３３に格納する。これにより、同期クロック１２１の１周期の間に複数ビットのデータ１２０の送受信が可能となる。 （もっと読む）

【課題】独立の同期ソースを用いて、またはある基地局（３０_n）をマスタソースとして特定して、基地局（３０_n）を同期させる方法および装置を提供する。
【解決手段】ＲＮＣ（Ｃ−ＲＮＣ）（３６，３８，４０）または基地局（３０_n）が、１つの基地局（３０_n）またはＵＥ（２０，２２，２４）に対して、同期を達成するために基地局（３０_n）から導出される測定値を獲得するように指定することができる。同期活動は、定期的に行われてもよく、または、ドリフト値が所定しきい値を超えていることを定期的測定値が示している時に行われてもよい。 （もっと読む）

【課題】ある程度の高速性を得ながら、信号線数が少なく、回路規模を小さくする事の出来る非同期シリアル通信方法及び非同期シリアル通信装置を提供する。
【解決手段】送信側において、信号レベルを所定のレベルへ変化させた後、所定の第１時間Ｔ１の経過後から別に定めた第２時間Ｔ２以内に１ビットの送出データを送出するステップと、受信側において、信号レベルの変化を検出してから更に別に定めた第３時間Ｔ３（但し、Ｔ３＞Ｔ１＋Ｔ２）の経過後、または該第３時間Ｔ３の経過時点の何れかに、前記１ビットの送出データを取り込むステップとを含む。 （もっと読む）

伝播遅延が数クロックサイクル長までおよび、ゆっくりと変動する可能性のある、データ送信機１２からデータ受信機１４へのデータ伝送のシリアルプロトコルおよびインターフェイス。データ受信機は、データ送信機にクロックを供給する。受信機または送信機のいずれかによって供給される同期信号は、クロックによって制御される転送レートで、データ伝送のフレームを始動させる。同期信号は、フレーム長として知られている、データヘッダーとそれに続く所定の数のデータビットの送信を調整する。データ受信機は、ヘッダービットを使用して、後続のデータビットをサンプリングする時間を決定する。フレームの長さは、ビット誤りを発生させるほど大きく伝播遅延ライン特性が変化しないことの十分な見込みを得るように限定される。システムは、各フレームの始点において、再同期する。
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【課題】LSIのデバイス特性に依存せず、設計容易で低コストのデータ／ストローブエンコーディング方式を実現することができるデータ／ストローブエンコーディング方式回路およびデータ／ストローブエンコーディング方法を提供する。
【解決手段】データとストローブ信号を別々な線路で伝送し、データ自身の変化とストローブ信号の変化とをラッチのクロックに用い、データを別クロックで動作している後段回路に伝送するデータ／ストローブエンコーディング方式回路において、所定のデータをフリップフロップでラッチ後、データをラッチし保持していることを示す信号と、ラッチ後のデータと、を対として後段回路に渡し、後段回路から、データを受け取ったことを示す信号のアサートを受け取り、データをラッチして停止しているフリップフロップを再度動作させて新たなデータを受け取る。 （もっと読む）

【課題】バス型車載ＬＡＮにおいて各ＥＣＵが送信する周期的メッセージの衝突を回避する送信タイミングを設定する車両用通信制御ユニットおよび該車両用通信制御ユニットを備える車両用通信制御システムを提供する。
【解決手段】複数のＥＣＵ同士を車載ＬＡＮ網を介して相互に送受信可能に接続しているバス型車載ＬＡＮに接続され、前記複数の各ＥＣＵから送信される周期的メッセージの送信時間を受信し、該受信結果を集計して各ＥＣＵから送信されるメッセージが他のＥＣＵから送信されるメッセージの送信開始時点から送信終了時点までの時間と重ならないように送信タイミングを調整して設定・管理する送信タイミング集計・設定・管理部を備え、該設定した送信タイミングを各ＥＣＵに送信して各ＥＣＵから設定した送信タイミングでメッセージを送信させる構成としている。 （もっと読む）

【課題】カウントパルスの周波数を上げることなく、誤った符号判定を抑制し得るシリアル通信装置を提供する。
【解決手段】カウントパルス発生部２１によりシンクフィールドＳＦを構成するビット列の１ビット区間よりも十分に短いパルス幅のカウントパルスＣｐを発生させ、シンクフィールドＳＦのスタートビットからストップビットまでの間で発生したカウントパルスＣｐの数をビット長カウント部２３によりカウントする。そして、ビット長決定部３０よって、ビット長カウント部２３によりカウントされたカウントパルスＣｐの数をビット列のビット数２^ｎで除した商Ｑおよびその余りＳに基づいて１ビット区間の１ビット長を決定し、ビット長決定部３０により決定された１ビット長に従った所定タイミングで同期クロック生成部２７により同期クロックＳynCLK を生成する。 （もっと読む）