クロックのデューティ比を活用した高速度シリアル通信

【課題】シリアルデータの送受信を向上させる。
【解決手段】シリアルデータの送受信の際に、送信したいデータが、例えば“００…”又は“１１…”のように０又は１が複数ビット連続しているような構造である場合、連続しているビット数に応じて送信側１００が出力する同期クロック１２１のデューティ比を変更する。その際の送信側からの出力データ１２０は、送信したいデータが“００…”ならば０、“１１…”ならば１とする。受信側１３０は受信データが０か１かを認識し、更に同期クロックのデューティ比に応じて、受信データ０又は１が何ビット連続している構造かを判断し、そのビット数分だけデータをデータ受信シフトレジスタ１３３に格納する。これにより、同期クロック１２１の１周期の間に複数ビットのデータ１２０の送受信が可能となる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ送信側が出力する同期クロックにデータ受信側が同期してシリアルデータの受信を行うシリアル送受信方式に関するものである。
【背景技術】
【０００２】
従来の、データ送信側が出力する同期クロックにデータ受信側が同期してシリアルデータの受信を行うシリアル送受信方式においては同期クロックの１周期毎に１ビットのデータの受信を実行する（例えば、特許文献１参照）。
【特許文献１】特開２０００−１９６５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述のように、従来の、送信側が出力するクロックに同期して受信側がシリアルデータを受信する方式においては、同期クロックの１周期の間に１ビット分のデータしか送受信できなかった。このため、送受信速度を向上するためには同期クロック及び送受信データの周波数を上げる必要があるが、端子を介してのデータの送受信においては、送受信可能な同期クロック及びデータの周波数は端子の能力に応じて制限されてしまい、その結果、送受信速度も端子の能力に応じて制限されてしまう。
【０００４】
本発明は上記問題点を解決するもので、シリアルデータ送受信において同期クロックの１周期の間に複数ビットのデータの送受信を実現し、同期クロック及びデータの周波数を上げることなくシリアルデータ送受信速度を向上させる技術を提供するものである。
【課題を解決するための手段】
【０００５】
シリアルデータ送信側は、送信したいデータの構成が、例えば“００…”、“１１…”、等のように同じデータが複数ビット連続している場合、出力する同期クロックのＨＩＧＨ幅を、同じデータが連続しているビット数に応じて拡張する。また、この時ＨＩＧＨ幅は変化しても、同期クロックのデューティ比が変わるのみで、１クロックの周期は変更しない。
【０００６】
シリアルデータ受信側は、同期クロックのＨＩＧＨ幅に応じて受け取るデータのビット数を切り替えることにより、同期クロックの１周期の間に複数ビットのシリアルデータを受信することが可能となる。
【発明の効果】
【０００７】
上記構成によれば、同期クロックの周波数を上げることなくシリアルデータの送受信速度を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態１及び２について、図面に基づいて説明する。
【０００９】
《実施の形態１》
実施の形態１においては、シリアルデータ送信側回路、受信側回路共に、Ｎ（Ｎは任意の２以上の整数）ビットのシフトレジスタを有し、同期クロックの１周期の間に複数ビットのデータのやり取りを実施する形態である。
【００１０】
実施の形態１について、データ送信回路及びデータ受信回路の構成に関しては図１〜図６を、シリアルデータ送受信の詳細な動作に関しては図７〜図１０をそれぞれ用いて説明を行う。
【００１１】
図１は、本発明のシリアル送受信システムの構成を示すブロック図であって、データ送信回路１００とデータ受信回路１３０とを備えている。
【００１２】
図１に示したデータ送信回路１００は、データ送信シフトレジスタ１０１と、送信データ供給部１０２と、送信状況確認シフトレジスタ１０３と、エッジ検出回路１０４と、クロック１周期カウンタ１０５と、同期クロック出力切替回路１０６と、データ送信端子１０７と、同期クロック送信端子１０８とにより構成される。
【００１３】
データ送信シフトレジスタ１０１は、シリアル送信データを格納し、送信回路内部クロック１１８に同期して送信するための回路であり、図２に示したとおり、Ｎ個のセレクタ２００と、Ｎ個のフリップフロップ２０１とにより構成される。各フリップフロップ２０１の“ＬＨ”は、ホールド端子である。送信データの値が切り替わるか、あるいは格納された送信データを全ビット出力完了すると、同期クロック出力切替信号１１４がＬＯＷになり、データのシフト動作が中断される。格納されたデータの全ビット送信完了後、シリアル送信データ更新信号１１６がＨＩＧＨになり、送信データ供給部１０２より、次の送信データがＮビット供給される。
【００１４】
送信データ供給部１０２は、シリアル送受信開始時及びデータ送信シフトレジスタ１０１に格納されたＮビットのデータの送信が完了した際に、次の送信データを供給するための回路である。データ送信シフトレジスタ１０１に格納されたＮビットのデータの送信が完了し、送信データ更新信号１１６がＨＩＧＨに切り替えられると、送信供給データ１０９を、次に出力するＮビットのシリアル送信データに切り替える。
【００１５】
送信状況確認シフトレジスタ１０３は、データ送信シフトレジスタ１０１に格納されたデータ全ビットの送信完了を通知するための回路であり、図３に示したとおり、送信回路内部クロック１１８に同期して動作するＮ個のフリップフロップ３００と、ＮＯＲゲート３０１と、ＡＮＤゲート３０２と、インバータ３０３と、送信回路内部クロック１１８の反転信号に同期して動作する他のフリップフロップ３０４とにより構成されている。当シフトレジスタ１０３はデータ送信シフトレジスタ１０１と同じタイミングでシフト動作を実行し、Ｎビットのシリアルデータの送信が完了すると、供給データ切替信号１１３をＨＩＧＨにすることにより、送信完了を通知する。送信完了後、同期クロックサイクルの終了時に送信データ更新信号１１６をＨＩＧＨにすることにより、データ送信シフトレジスタ１０１への新たな送信データの格納及び当シフトレジスタ１０３のクリアを実行し、次のＮビットのデータ送信を可能な状態にする。
【００１６】
エッジ検出回路１０４は、送信データの値の切り替わりを検出し、検出時に送信データエッジ検出信号１１２をＨＩＧＨに切り替え、２つのシフトレジスタ１０１，１０３のシフト動作を中断させ、かつ送受信同期クロック１２１をＬＯＷに切り替えるための回路である。データ送信シフトレジスタ１０１の全ビットデータ送信完了後、送信データ供給部１０２から次のＮビットの送信データを格納する際の当シフトレジスタ１０１への入力値の切り替わりを送信データの切り替わりエッジと誤認識することを防ぐために、送信データ更新信号１１６がＨＩＧＨの時には、送信データエッジ検出信号１１２をＨＩＧＨに切り替えないものとする。
【００１７】
クロック１周期カウンタ１０５は、送信同期クロック１１７の周波数を設定するための、カウント周期を任意に設定可能で、送信回路内部クロック１１８に同期して動作するカウンタである。カウント値が０になるとシリアルデータの送受信を開始し、カウント値が設定値に到達すると、クロック１周期カウント終了信号１１５をＨＩＧＨに切り替えることにより、同期クロックの１周期の終了を通知する。
【００１８】
同期クロック出力切替回路１０６は、送信データのビット数に応じて送信同期クロック１１７のＨＩＧＨ幅を切り替えるための回路であり、図４に示したとおり、セレクタ４００と、送信回路内部クロック１１８に同期して動作するフリップフロップ４０１とにより構成されている。
【００１９】
データ送信端子１０７からは、データ送信シフトレジスタ１０１に格納されたシリアルデータが送受信データ１２０としてデータ受信回路１３０に送信される。
【００２０】
同期クロック送信端子１０８からは、送受信同期クロック１２１がデータ受信回路１３０に送信される。
【００２１】
一方、データ受信回路１３０は、図１に示したとおり、データ受信端子１３１と、同期クロック受信端子１３２と、データ受信シフトレジスタ１３３と、受信状況確認シフトレジスタ１３４と、受信データ格納部１３５とにより構成されている。
【００２２】
データ受信端子１３１にてデータ送信回路１００から送信されたシリアル送信データを受信する。また、同期クロック受信端子１３２にて同期クロックを受信する。
【００２３】
データ受信シフトレジスタ１３３は、受信同期クロック１３７がＨＩＧＨである時に、受信回路内部クロック１４０に同期して、シリアルデータをデータ受信端子１３１より受信するための回路であり、図５に示したように、受信回路内部クロック１４０に同期して動作するＮ個のフリップフロップ５００により構成されている。データ受信シフトレジスタ１３３の全ビットにデータが格納されると、格納データ全ビットが受信データ格納部１３５へと格納される。
【００２４】
受信状況確認シフトレジスタ１３４は、データ受信シフトレジスタ１３３が、Ｎビットのデータの受信を完了したことを受信データ格納部１３５に対して通知するための回路であり、図６に示したとおり、受信回路内部クロック１４０に同期して動作するＮ個のフリップフロップ６００と、これらＮ個のフリップフロップ６００をリセットするためのフリップフロップ６０１とにより構成されている。当シフトレジスタ１３４はデータ受信シフトレジスタ１３３と同じタイミングでシフト動作を実行し、Ｎビットのシリアルデータの受信が完了すると、データ格納許可信号１３９をＨＩＧＨに切り替えることにより、データ受信シフトレジスタ１３３内のデータを受信データ格納部１３５に格納する。
【００２５】
受信データ格納部１３５は、データ受信シフトレジスタ１３３で受信したシリアルデータを格納し、用途に応じて使用するための回路である。データ格納許可信号１３９がＨＩＧＨになると、受信データを格納する。
【００２６】
ここからは、実施の形態１についての回路の詳細な動作を、回路図とタイミングチャートを用いて説明する。説明する動作としては、
Ａ．シリアル送受信動作
〔１〕“１１１００…”なる、最初にビット１が３ビット連続している構成のデータの送信を開始：
〔２〕ＨＩＧＨデータを３ビット送信後、送信データの切り替わりを検出し、送受信を中断：
〔３〕同期クロックの１周期終了後、次の“００…”のデータ送信再開、
Ｂ．Ｎビットデータ送受信完了時動作
〔１〕データ送信シフトレジスタ１０１に最初に格納されたＮビットのデータのうち２ビット“００”のデータだけが未送信で残っている：
〔２〕この状態でＬＯＷデータの２ビット送信開始：
〔３〕２ビット送信終了後、次のＮビットデータをデータ送信シフトレジスタ１０１に格納して送信再開、
という、代表的な２パターンを対象とする。
【００２７】
なお、説明の際の前提条件として、各パラメータの設定を、
・データ送信シフトレジスタ１０１、送信状況確認シフトレジスタ１０３、データ受信シフトレジスタ１３３及び受信状況確認シフトレジスタ１３４は８ビット（Ｎ＝８）、
・同期クロックの１周期は、送信回路内部クロック１１８及び受信回路内部クロック１４０の１０周期分とする。
【００２８】
前述の動作Ａについて、図７を用いてデータ送信回路１００の動作を、図８を用いてデータ受信回路１３０の動作をそれぞれ説明する。
【００２９】
データ送信回路１００において、送信開始（時刻ｔ１）に先立つ送信回路内部クロック１１８の１周期前には、同期クロック出力切替信号１１４がＨＩＧＨであり、データ送信シフトレジスタ１０１及び送信状況確認シフトレジスタ１０３は送信回路内部クロック１１８に同期してシフト動作を実行する。クロック１周期カウンタ１０５のカウント値が“０”になると同時に送信データ１１０はＨＩＧＨ（送信するデータが“１１１”であるため）、送信同期クロック１１７もＨＩＧＨに切り替わり、シリアルデータの送受信を開始する（時刻ｔ１）。ＨＩＧＨデータを２ビット出力した後、送信データエッジ検出用信号１１１がＬＯＷに切り替わり、その切り替わりエッジをエッジ検出回路１０４が検出するため、送信データエッジ検出信号１１２がＨＩＧＨになることにより、同期クロック出力切替信号１１４はネゲートされる（時刻ｔ２）。その結果、データ送信シフトレジスタ１０１及び送信状況確認シフトレジスタ１０３のシフト動作は中断し、送信データ１１０はＨＩＧＨのまま保持される。一方、送信同期クロック１１７は同期クロック出力切替信号１１４により出力値が切り替えられるため、送信データエッジ検出信号１１２がアサートされた次の内部クロック１１８のポジエッジに同期して、すなわち内部クロック１１８の３サイクル分だけＨＩＧＨを保った後に、ＬＯＷに切り替わる（時刻ｔ３）。
【００３０】
クロック１周期カウンタ１０５は、カウント値が上限値（同期クロックの１周期幅が内部クロック１１８の１０周期分であるため、この例では９に設定する）に到達した際に（時刻ｔ４）、クロック１周期カウント終了信号１１５を内部クロック１１８の１周期間だけＨＩＧＨにする。このクロック１周期カウント終了信号１１５のアサートを受けて、送信データエッジ検出信号１１２がＬＯＷになり、その結果同期クロック出力切替信号１１４がＨＩＧＨになるため、次回のデータ送受信は、クロック１周期カウンタ１０５のカウント値が０になってから開始される（時刻ｔ５）。
【００３１】
データ受信回路１３０においては、データ受信シフトレジスタ１３３及び受信状況確認シフトレジスタ１３４のＬＨ信号として受信同期クロック１３７が使用されているため、受信同期クロック１３７がＨＩＧＨの時にデータ受信シフトレジスタ１３３は受信回路内部クロック１４０に同期して受信データを格納し、受信状況確認シフトレジスタ１３４はＨＩＧＨを格納していく。この例では、同期クロックのＨＩＧＨ幅が内部クロック１４０の３周期分であるため、データ受信シフトレジスタ１３３に３ビット分のデータ“１１１”が格納され、受信状況確認シフトレジスタ１３４のうち３つのフリップフロップ６００の格納値がＬＯＷからＨＩＧＨに切り替わる。この場合は、データ受信シフトレジスタ１３３にデータが３ビットしか格納されていないため、受信データ格納部１３５へのデータの格納は実行されないまま、次のデータの送受信が実行される。つまり、データ格納許可信号１３９はＬＯＷを保持する。
【００３２】
次に、前述の動作Ｂについて、図９を用いてデータ送信回路１００の動作を、図１０を用いてデータ受信回路１３０の動作をそれぞれ説明する。
【００３３】
データ送信回路１００において、送信状況確認シフトレジスタ１０３の全フリップフロップ３００にＨＩＧＨが格納されると、供給データ切替信号１１３がＨＩＧＨになる（時刻ｔ１１）。この結果、同期クロック出力切替信号１１４がＬＯＷになり、シフト動作が中断されるため、送信データ１１０はＬＯＷのまま保持される。また、送信同期クロック１１７は送信回路内部クロック１１８の次のポジエッジにてＨＩＧＨからＬＯＷに切り替わる（時刻ｔ１２）。供給データ切替信号１１３がＨＩＧＨの状態でクロック１周期カウンタ１０５のカウント値が“９”になると、送信データ更新信号１１６がＨＩＧＨになり、その結果、送信データ供給部１０２からの送信供給データ１０９が、次に送信するデータへと切り替わる（時刻ｔ１３）。また、送信データ更新信号１１６がＨＩＧＨになることにより、データ送信シフトレジスタ１０１への送信供給データ１０９の格納及び送信状況確認シフトレジスタ１０３のクリアが実行され、次のデータ送信が可能となる（時刻ｔ１４）。
【００３４】
データ受信回路１３０においては、データ送信回路１００より２ビットのＬＯＷデータを受け取った時点で、データ受信シフトレジスタ１３３の全フリップフロップ５００に対する受信データの格納が完了する。この時、受信状況確認シフトレジスタ１３４においても全フリップフロップ６００にＨＩＧＨが格納され、その結果データ格納許可信号１３９がＨＩＧＨとなる（時刻ｔ１２）。このタイミングで受信データ格納部１３５に全８ビットデータが格納され、更に内部クロック１４０の１周期後に受信状況確認シフトレジスタ１３４がクリアされることにより、次の８ビットのデータの受信が可能となる。
【００３５】
《実施の形態２》
実施の形態２は、実施の形態１に対して、
（１）シリアル送受信開始後、一番最初にテストデータ及びテスト用同期クロックを送受信し、データ受信回路において受信データが切り替わるタイミングと同期クロックの立ち上がりのタイミングのずれが、受信回路内部クロックの何周期分に相当するかをカウントし、その結果を元に実際のデータ及び同期クロックの送受信の際に発生するタイミングのずれを補正する機能と、
（２）シリアル送受信開始後、一番最初にテスト用データ及びテスト用同期クロックを送受信することにより、端子を通過する際に付加される遅延による同期クロックのＨＩＧＨ幅の減少分を認識し、その結果を元に実際の同期クロックの送受信におけるＨＩＧＨ幅の減少を補正する機能と、
（３）同期クロックのＨＩＧＨ幅に対してオフセットを付加することにより、端子を通過する際の遅延によって起こりうる、同期クロックのＨＩＧＨ期間の消失を防止する機能と、
（４）上記（３）で付加したオフセットによるＨＩＧＨ期間の増加分を送信側にて除去する機能と、
（５）同期クロックのＨＩＧＨ幅の上限を設定することにより、端子を通過する際の遅延によって起こりうる、同期クロックのＬＯＷ期間の消失を防止する機能と、
（６）Ｎビットの送受信完了後に、送信側は送受信エラー受付期間を設け、この期間中はデータ送信端子を入力に向け、Ｎビットの送受信が正常に実行されなかったことが原因で、データ受信回路がデータをＮビット受信していないのにもかかわらずデータ送信回路がデータをＮビット送信完了したと認識している場合、あるいはデータ受信シフトレジスタにＮビットのデータが格納されているにもかかわらずデータ送信回路が更にデータを送信している場合に、データ受信回路からデータ送信回路に対して送受信エラー信号を送信し、送受信を失敗したデータの送受信を再実行する機能とを追加した実施形態である。
【００３６】
実施の形態２について、データ送信回路に関しては図１１〜図１６を、データ受信回路に関しては図１７〜図２４を、シリアルデータ送受信の詳細な動作に関しては、図２５〜図３２を用いて説明を行う。
【００３７】
図１１は、本発明の実施の形態２におけるデータ送信回路の構成を示すブロック図である。データ送信回路１１００は、図１１に示したとおり、データ送信シフトレジスタ１１０１と、送信データ供給部１１０２と、送信状況確認シフトレジスタ１１０３と、エッジ検出回路１１０４と、クロック１周期カウンタ１１０５と、同期クロック出力切替回路１１０６と、シリアルデータ送信回路１１０７と、同期クロック送信端子１１０８と、オフセット付加回路１１０９と、クロック１周期カウンタ（２）１１１０と、クロックＨＩＧＨ幅カウンタ１１１１とにより構成される。
【００３８】
データ送信シフトレジスタ１１０１は、図１２に示したとおり、Ｎ個のセレクタ１２００と、Ｎ個のフリップフロップ１２０１とにより構成される。当シフトレジスタ１１０１は、送信供給データ１１１２を送信データ供給部１１０２から受け取り、送信回路内部クロック１１２４に同期してシリアルデータ送信回路１１０７より送信するための回路である。送信データの値が切り替わるか、送信データをＮビット送信完了するか、あるいは同期クロック送信端子１１０８より送信する送受信同期クロック１１３１のＨＩＧＨ幅が、クロックＨＩＧＨ幅カウンタ１１１１にて設定してある上限値に達した場合には、シフトレジスタ動作許可信号１１２３がＬＯＷになり、シフト動作が中断され、送信同期クロック１１２０がＬＯＷに切り替わる。格納されたデータが全ビット送信完了し、更に送受信エラー受付期間が終了すると、送信データ更新信号１１１８がＨＩＧＨになり、送信データ供給部１１０２から送信供給データ１１１２が供給される。
【００３９】
送信データ供給部１１０２は、シリアル送受信開始時及びデータ送信シフトレジスタ１１０１に格納されたＮビットのデータの送信が完了した際に、データ送信シフトレジスタ１１０１に送信データを供給するための回路である。データ送信シフトレジスタ１１０１のＮビットのデータを正常に送信完了した時には、送信供給データ１１１２を次に出力するＮビットの送信データに切り替えてデータ送信シフトレジスタ１１０１に対して出力する。送信済みのＮビットに関して送受信が正常に行われず、送受信エラー信号１１２１が受信側より送信された場合には、送信供給データ１１１２を、直前に送信したＮビットデータに再び切り替えてデータ送信シフトレジスタ１１０１に供給することにより、正常に実行されなかった送受信を再度実行する。
【００４０】
送信状況確認シフトレジスタ１１０３は、データ送信シフトレジスタ１１０１に格納されたＮビットのデータの送信完了を通知するための回路であり、図１３に示したとおり、送信回路内部クロック１１２４に同期して動作するＮ個のフリップフロップ１３００と、ＮＯＲゲート１３０１とにより構成されている。当シフトレジスタ１１０３は、データ送信シフトレジスタ１１０１と同じタイミングでシフト動作を実行し、全ビットのシリアルデータの送信が完了するとＮビットデータ送信完了信号１１１６をＨＩＧＨにすることにより、送信完了を通知する。Ｎビットデータ送信完了後、送受信エラー受付期間が終了すると、当シフトレジスタ１１０３はクリアされ、次のデータを送受信可能な状態に切り替わる。
【００４１】
エッジ検出回路１１０４は、送信データの値の切り替わりを検出し、検出時に送信データエッジ検出信号１１１５をＨＩＧＨに切り替え、データの送受信を中断するための回路である。なお、データ送信シフトレジスタ１１０１の全ビットデータ送信完了後、送信データ供給部１１０２から次のＮビットの送信データを格納する際の当シフトレジスタ１１０１への入力値の切り替わりを、データ送信時の送信データの切り替わりエッジと誤認識することを防ぐために、送信データ更新信号１１１８がＨＩＧＨの時には、送信データエッジ検出信号１１１５をＨＩＧＨに切り替えないものとする。
【００４２】
クロック１周期カウンタ１１０５は、送信同期クロック１１２０の周波数を設定するための、カウント周期を任意に設定可能な、送信回路内部クロック１１２４に同期して動作するカウンタである。カウント値が“０”になるとシリアルデータの送受信を開始し、カウント値が設定値に到達すると、クロック１周期カウント終了信号１１１７をＨＩＧＨに切り替えることにより、同期クロックの１周期の終了を通知する。
【００４３】
同期クロック出力切替回路１１０６は、送信データのビット数に応じて送信同期クロック１１２０のＨＩＧＨ幅を切り替えるための回路であり、図１４に示したとおり、セレクタ１４００と、送信回路内部クロック１１２４に同期して動作するフリップフロップ１４０１とにより構成される。なお、送信同期クロック１１２０にはオフセット付加回路１１０９にて任意にオフセットを付加することが可能であり、オフセットを付加した際には、受信側において同期クロックを使用する際にＨＩＧＨ幅からオフセットを除去する。
【００４４】
シリアルデータ送信回路１１０７は、シリアルデータの送信と、受信側からデータ送信回路１１００に対して送信される送受信エラー信号１１２１の受信とを行うための回路であり、図１５に示したとおり、フリップフロップ１５００と、インバータ１５０１と、トライステートバッファ１５０２と、ＡＮＤゲート１５０３と、シリアルデータ送信端子１５１０とにより構成される。データ送信時は出力に向いているが、データ送信シフトレジスタ１１０１のＮビット全てのデータの送信完了後の送受信エラー受付期間中は、送受信エラー信号１１２１を受け付けるために入力に向く。
【００４５】
同期クロック送信端子１１０８は、送受信同期クロック１１３１を送信するための端子であって、常に出力を向いている。
【００４６】
オフセット付加回路１１０９は、同期クロックのＨＩＧＨ幅にオフセットを付加することにより、端子を通過する際の遅延の影響によるＨＩＧＨ期間の消失を防止するための回路であり、図１６に示したとおり、（Ｍ＋１）個のフリップフロップ１６００と、Ｍ個のＯＲゲート１６０１と、１個のセレクタ１６０２とにより構成される。オフセット値は任意に設定することができ、（オフセット設定値）×（内部クロックの１周期幅）だけ、同期クロックのＨＩＧＨ幅を拡張することが可能である。
【００４７】
クロック１周期カウンタ（２）１１１０は、Ｎビットデータの送信終了から送信同期クロック１１２０の１周期分のカウント動作を実行し、そのカウント期間中は送受信エラー信号１１２１の受付期間として、データ及び同期クロックを送信しないよう、データ送信回路１１００を制御するための回路である。このカウンタ１１１０の上限値にはクロック１周期カウンタ１１０５と同じ値が設定される。カウント値が上限値に到達すると、送信データ更新信号１１１８をＨＩＧＨに切り替えることにより、シリアルデータ送信回路１１０７の出力への切り替え及び送信状況確認シフトレジスタ１１０３のクリアが実行される。
【００４８】
クロックＨＩＧＨ幅カウンタ１１１１は、同期クロックのＨＩＧＨ幅をカウントし、ＨＩＧＨ幅が予め設定したＨＩＧＨ幅の上限値に到達した時点でデータ及びクロックの送信を中断することにより、端子を通過する際の遅延の影響による同期クロックのＬＯＷ期間の消失を防止するための回路である。ＨＩＧＨ幅の上限値は任意に設定することができ、送信するクロックのＨＩＧＨ幅を、（ＨＩＧＨ幅の上限値）×（内部クロックの１周期幅）以下に制限することが可能である。
【００４９】
データ受信回路１７００は、図１７に示したとおり、シリアルデータ受信回路１７０１と、同期クロック受信端子１７０２と、データ受信シフトレジスタ１７０３と、受信状況確認シフトレジスタ１７０４と、受信データ格納部１７０５と、同期クロックＨＩＧＨ幅補正回路１７０６と、同期クロックオフセット除去回路１７０７と、受信データオフセット除去回路１７０８と、同期クロックＬＯＷ幅カウンタ１７０９と、受信信号切り替わりタイミング補正回路１７２２とにより構成される。
【００５０】
シリアルデータ受信回路１７０１は、シリアルデータを受信し、かつ送受信エラー信号１７１３を送信するための回路であり、図１８に示したとおり、オフセット付加回路１８００と、トライステートバッファ１８０１と、インバータ１８０２と、ＡＮＤゲート１８０３と、シリアルデータ受信端子１８１０とにより構成される。データ受信時は入力に向いているが、Ｎビット送受信が正常に実行されなかった場合は出力に向き、送受信エラー信号１７１３を送信する。この際、送受信エラー信号１７１３には、オフセット付加回路１８００により、図１１のデータ送信回路１１００にて送信同期クロック１１２０に付加されるオフセットと同じ値のオフセットが付加され、端子を通過する際の遅延による送受信エラー信号１７１３の消失を防止する。
【００５１】
同期クロック受信端子１７０２は常に入力を向いており、送受信同期クロック１１３１を受信するための端子である。
【００５２】
データ受信シフトレジスタ１７０３は、受信同期クロック（０）１７２０がＨＩＧＨである時に、受信回路内部クロック１７２３に同期して、シリアル受信データ（０）１７１９をシリアルデータ受信回路１７０１より受信するための回路であり、図１９に示したように、Ｎ個のフリップフロップ１９００により構成されている。データ受信シフトレジスタ１７０３の全ビットにデータが格納されると、格納データ全ビットが受信データ格納部１７０５へと格納される。
【００５３】
受信状況確認シフトレジスタ１７０４は、データ受信シフトレジスタ１７０３がＮビットのデータの受信を完了したことを受信データ格納部１７０５に対して通知するための回路であり、図２０に示したとおり、受信回路内部クロック１７２３に同期して動作するＮ個のフリップフロップ２０００と、他の２個のフリップフロップ２００１，２０１３と、インバータ２０１０，２０１６と、ＡＮＤゲート２０１１，２０１２，２０１４，２０１７と、ＯＲゲート２０１５とにより構成されている。当シフトレジスタ１７０４は、データ受信シフトレジスタ１７０３と同じタイミングでシフト動作を実行し、Ｎビットのシリアルデータの受信が完了すると、データ格納許可信号１７１８をＨＩＧＨに切り替えることにより、データ受信シフトレジスタ１７０３内のデータを受信データ格納部１７０５に格納する。また、データ受信シフトレジスタ１７０３に既にＮビットのデータが格納されているにもかかわらず送信側からデータが送信され続けているとき、あるいはデータ受信シフトレジスタ１７０３にＮビットのデータが格納されていないのにもかかわらず送信側がＮビットデータ送信を終了し、送受信エラー受付状態に入った時には、Ｎビットのデータの送受信が正常に実施されなかったと判断し、シリアルデータ受信回路１７０１へ送受信エラー信号１７１３を供給する。
【００５４】
同期クロックＨＩＧＨ幅補正回路１７０６は、端子を通過する際の遅延の影響によって、送受信同期クロック１１３１のＨＩＧＨ幅が減少した際に、減少した分だけＨＩＧＨ幅を拡張することにより送信時のＨＩＧＨ幅を復元するための回路であり、図２１に示したとおり、（Ｍ＋１）個のフリップフロップ２１００と、Ｍ個のＯＲゲート２１０１と、１個のセレクタ２１０２と、受信同期クロックＨＩＧＨ幅カウンタ２１０３とにより構成される。最初にテスト用の同期クロックを送信側が出力し、受信側における同期クロックのＨＩＧＨ幅の減少分を受信同期クロックＨＩＧＨ幅カウンタ２１０３によってカウントし、その減少分だけ当補正回路１７０６にてＨＩＧＨ幅を拡張する。
【００５５】
なお、受信同期クロックＨＩＧＨ幅カウンタ２１０３は、後述する初期設定許可信号（０）２４１０がＬＯＷの時に受信信号切り替わりタイミング補正回路１７２２を通過した同期クロックである受信同期クロック（１）１７１４のＨＩＧＨ幅が受信回路内部クロック１７２３の何周期分であるかをカウントする。また、そのカウント結果、つまり受信同期クロックＨＩＧＨ幅２１０５の、実際に同期クロック受信端子１７０２より入力した同期クロックのＨＩＧＨ幅からの減少分の受信側回路内部クロックカウント数を受信同期クロック（２）１７１５の出力切り替えのセレクト信号としてセレクタ２１０２にて使用することにより、受信同期クロック（２）１７１５を、送信時のＨＩＧＨ幅が復元された同期クロックとすることが可能である。
【００５６】
同期クロックオフセット除去回路１７０７は、受信同期クロック（０）１７２０のＨＩＧＨ幅から、送信側において付加されているオフセットの影響を除去するための回路であり、図２２に示したとおり、（Ｍ＋１）個のフリップフロップ２２００と、Ｍ個のＡＮＤゲート２２０１と、１個のセレクタ２２０２と、１個のインバータ２２０３と、１個のＡＮＤゲート２２０４とにより構成される。
【００５７】
受信データオフセット除去回路１７０８は、同期クロックオフセット除去回路１７０７を通過した同期クロックと、受信データとの、値の切り替わりのタイミングを揃えるための回路であり、図２３に示したとおり、（Ｍ＋１）個のフリップフロップ２３００と、１個のセレクタ２３０１とにより構成される。同期クロックオフセット除去回路１７０７を通過する際に、同期クロックはオフセット分だけ遅延し、その結果同期クロックのポジエッジと、受信データの値の切り替わりのタイミングとがずれてしまうため、受信データオフセット除去回路１７０８により、受信データに対してもオフセット分だけ遅延を付加することによりタイミングを揃えている。
【００５８】
同期クロックＬＯＷ幅カウンタ１７０９は、同期クロックのＬＯＷ幅をカウントする回路である。図１１のデータ送信回路１１００は、Ｎビットデータ送信終了後、次の１同期クロック間は、送受信エラー信号１１２１を受け付けるためにデータ及び同期クロックを送信しない。そのため、送信側がＮビットデータの送信を終了すると、最低でも送受信同期クロック１１３１の１周期の時間は送受信同期クロック１１３１がＬＯＷに保持される。当カウンタ１７０９は、同期クロックのＬＯＷ幅をカウントすることにより、送信側のＮビットデータの送信終了を確認することを目的としている。
【００５９】
受信信号切り替わりタイミング補正回路１７２２は、図２４に示したとおり、シリアル受信データ（０）１７１９を受け取るシンクロナイザ２４００と、（Ｘ＋１）個のフリップフロップ２４０１と、受信同期クロック（０）１７２０を受け取るシンクロナイザ２４０２と、（Ｙ＋１）個のフリップフロップ２４０３と、データポジエッジ検出器２４０５と、同期クロックポジエッジ検出器２４０６と、クロック遅れカウンタ２４０７と、データ遅れカウンタ２４０８と、初期設定許可信号（０）２４１０を生成するためのフリップフロップ２４２０と、インバータ２４２１，２４２２と、ＡＮＤゲート２４２３，２４２４と、セレクタ２４２５，２４２６とにより構成される。当回路１７２２は、最初のテストデータ及びテスト用同期クロックの送受信の際に、受信側におけるデータのポジエッジと同期クロックのポジエッジとのずれを受信回路内部クロック１７２３にてカウントし、両者のうち、同期クロックのポジエッジの方が先に検出された場合はデータ遅れカウンタ２４０８が受信同期クロック（０＿２）２４１６に、受信データのポジエッジの方が先に検出された場合はクロック遅れカウンタ２４０７がシリアル受信データ（０＿２）２４１５に対してずれの分だけ遅延を付加するようデータ受信回路１７００を初期設定することにより、以降の送受信におけるデータ受信ミスの発生を防ぐための回路である。初期設定が実行されるのは、初期設定許可信号（０）２４１０が初期値ＬＯＷの時であり、初期設定許可信号（０）２４１０は受信同期クロック（０）１７２０の１回目の立ち下がりが発生するとＨＩＧＨになるため、それ以後はシリアル送受信が完了するまで最初の設定が変更されない。
【００６０】
図２４に示したデータポジエッジ検出器２４０５と、同期クロックポジエッジ検出器２４０６と、クロック遅れカウンタ２４０７と、データ遅れカウンタ２４０８とは、それぞれ初期設定の際のシリアル受信データ（０＿２）２４１５のポジエッジに対する受信同期クロック（０＿２）２４１６のポジエッジの遅れあるいは受信同期クロック（０＿２）２４１６のポジエッジに対するシリアル受信データ（０＿２）２４１５のポジエッジの遅れを、受信回路内部クロック１７２３にてカウントするために使用する回路である。
【００６１】
データポジエッジ検出器２４０５は、シンクロナイザ２４００を通過した受信データであるシリアル受信データ（０＿２）２４１５のポジエッジを検出すると、データポジエッジ検出信号２４１１をＨＩＧＨにする回路である。データポジエッジ検出信号２４１１は一度ＨＩＧＨになると、シリアル送受信が終了するまでＨＩＧＨを保つ。
【００６２】
データ遅れカウンタ２４０８は、シリアル受信データ（０＿２）２４１５のポジエッジの受信タイミングの、受信同期クロック（０＿２）２４１６のポジエッジの受信タイミングに対する遅れが受信回路内部クロック１７２３の何周期分であるかをカウントするためのカウンタであり、データ遅れカウントイネーブル２４１４がアサートされている間は受信回路内部クロック１７２３に同期してカウント動作を実行し、クロック遅れカウントイネーブル２４１３がアサートされるとカウント動作を終了する。
【００６３】
同期クロックポジエッジ検出器２４０６はデータポジエッジ検出器２４０５と、クロック遅れカウンタ２４０７はデータ遅れカウンタ２４０８と、それぞれ同様の動作を同期クロックに関して実行する回路である。
【００６４】
両ポジエッジ検出器２４０５，２４０６及び両遅れカウンタ２４０７，２４０８によって確認された当データ受信回路１７００におけるシリアル受信データ（０＿２）２４１５のポジエッジに対する受信同期クロック（０＿２）２４１６のポジエッジの遅れあるいは受信同期クロック（０＿２）２４１６のポジエッジに対するシリアル受信データ（０＿２）２４１５のポジエッジの遅れをクロック遅れカウント値２４１７またはデータ遅れカウント値２４１８に反映し、先にポジエッジが検出された方にのみ遅延を付加することによって、タイミング調整済みの受信データ及び同期クロックである、シリアル受信データ（１）１７１０及び受信同期クロック（１）１７１４を生成することが可能となる。
【００６５】
ここからは、実施の形態２についての回路の詳細な動作を説明する。説明する動作としては、
Ｃ．シリアル送受信の最初にテスト用のデータ及びテスト用の同期クロックを送受信し、シリアル受信データ（０＿２）２４１５のポジエッジに対する受信同期クロック（０＿２）２４１６のポジエッジの遅れあるいは受信同期クロック（０＿２）２４１６のポジエッジに対するシリアル受信データ（０＿２）２４１５のポジエッジの遅れを受信回路内部クロック１７２３にてカウントし、その結果を元に受信信号切り替わりタイミング補正回路１７２２を設定する動作と、テスト用同期クロックのＨＩＧＨ幅の減少分を受信回路内部クロック１７２３にてカウントし、その結果を元に同期クロックＨＩＧＨ幅補正回路１７０６を設定する動作、
Ｄ．シリアル送受信動作
〔１〕“１１１００…”なる、最初にビット１が３ビット連続している構成のデータの送信を開始：
〔２〕ＨＩＧＨデータを３ビット送信後、送信データの切り替わりを検出し、送受信を中断：
〔３〕同期クロックの１周期終了後、次の“００…”のデータ送信再開、
Ｅ．Ｎビットデータ送受信完了時動作
〔１〕データ送信シフトレジスタ１１０１に最初に格納されたＮビットのデータのうち２ビット“００”のデータだけが未送信で残っている：
〔２〕この状態でＬＯＷデータの２ビット送信開始：
〔３〕２ビット送信終了後、送受信エラー受付状態に移行：
〔４〕次のＮビットデータをデータ送信シフトレジスタ１１０１に格納して送信再開、
という、代表的な３パターンを対象とする。
【００６６】
なお、説明の際の前提条件として、各パラメータの設定を、
・データ送信シフトレジスタ１１０１のフリップフロップ１２０１は８つ（Ｎ＝８）
・送受信同期クロック１１３１の１周期幅は、内部クロック１１２４，１７２３の１０周期分
・送受信同期クロック１１３１のＨＩＧＨ幅に付加するオフセットは内部クロック１１２４，１７２３の２周期分
・送受信同期クロック１１３１のＨＩＧＨ幅の上限値は内部クロック１１２４，１７２３の６周期分
・最初に送受信するテストデータはＨＩＧＨ、テスト用同期クロックのＨＩＧＨ幅は内部クロック１１２４，１７２３の５周期分とする。
【００６７】
実施の形態２の動作Ｃの場合の受信側の回路動作について、図２５を用いて説明する。ここでは、シリアル受信データ（０）１７１９がテストデータであり、受信同期クロック（０）１７２０がテスト用同期クロックである。
【００６８】
今、シリアル受信データ（０）１７１９及び受信同期クロック（０）１７２０の受信タイミングが図２５に示したようなタイミング（時刻ｔ２１の前後）であり、更に受信同期クロック（０）１７２０のＨＩＧＨ幅が端子通過の際に発生する遅延の影響により受信回路内部クロック１７２３の１周期分程度減少した場合（図２５中のハッチング）を想定して、回路動作を説明する。
【００６９】
この場合、シリアル受信データ（０）１７１９及び受信同期クロック（０）１７２０がそれぞれシンクロナイザ２４００，２４０２を通過した後、シリアル受信データ（０＿２）２４１５のポジエッジ（時刻ｔ２３）は受信同期クロック（０＿２）２４１６のポジエッジ（時刻ｔ２２）に対して受信回路内部クロック１７２３の１周期分だけ遅れるため、クロック遅れカウンタ２４０７のカウント値は“０”のままであり、データ遅れカウンタ２４０８のカウント値は“１”となる（時刻ｔ２３）。これらの結果がそれぞれシリアル受信データ（１）１７１０を生成するセレクタ２４２５及び受信同期クロック（１）１７１４を生成するセレクタ２４２６の各々のセレクト信号として反映され、実際の送受信においては、シリアル受信データ（１）１７１０としてはシリアル受信データ（０＿２）２４１５をそのまま、受信同期クロック（１）１７１４としては受信同期クロック（０＿２）２４１６を受信回路内部クロック１７２３で１回叩いたものをそれぞれ採用することにより、受信信号切り替わりタイミング補正回路１７２２の通過後のデータのポジエッジと同期クロックのポジエッジとのタイミングを揃えることを可能とする。
【００７０】
更に、テストデータ及びテスト用同期クロック送受信時に、受信同期クロック（１）１７１４のＨＩＧＨ幅が受信回路内部クロック１７２３の１周期分減少していることを、受信同期クロックＨＩＧＨ幅カウンタ２１０３におけるカウント結果（受信同期クロックＨＩＧＨ幅）２１０５から認識し、実際の送受信においては受信同期クロック（１）１７１４のＨＩＧＨ幅を同期クロックＨＩＧＨ幅補正回路１７０６において受信回路内部クロック１７２３の１周期分（時刻ｔ２６から時刻ｔ２７へ）拡張することにより、端子を通過する際の遅延の影響による、受信同期クロック（０）１７２０におけるＨＩＧＨ幅の減少を補正することができる。
【００７１】
以上の回路設定動作は、初期設定許可信号（０）２４１０がＬＯＷの時（時刻ｔ２６まで）に実行される。テストデータ及びテスト用同期クロックの送受信終了後は初期設定許可信号（０）２４１０がＨＩＧＨとなるため、設定が以降のシリアル送受信において変更されることはない。
【００７２】
次に、実施の形態２の動作Ｄについて、図２６及び図２７を用いてデータ送信回路１１００の動作を、図２８を用いてデータ受信回路１７００の動作をそれぞれ説明する。
【００７３】
データ送信回路１１００において、送信開始（時刻ｔ３１）に先立つ送信回路内部クロック１１２４の１周期前には、シフトレジスタ動作許可信号１１２３はＨＩＧＨであり、クロック１周期カウンタ１１０５のカウント値が“０”になると同時（時刻ｔ３１）に送信データはＨＩＧＨ（送信するデータが“１１１”であるため）、送信同期クロック１１２０もＨＩＧＨに切り替わり、シリアルデータの送受信を開始する。また、送信状況確認シフトレジスタ１１０３も同時にシフト動作を開始する。そして、ＨＩＧＨデータを２ビット出力した後、送信データエッジ検出用信号１１１４がＬＯＷに切り替わり、その切り替わりエッジをエッジ検出回路１１０４が検出し、送信データエッジ検出信号１１１５をＨＩＧＨにする（時刻ｔ３２）。その結果、シフトレジスタ動作許可信号１１２３はＬＯＷになり、データ送信シフトレジスタ１１０１及び送信状況確認シフトレジスタ１１０３のシフト動作は中断し、シリアル送信データ１１１３はＨＩＧＨのまま保持される。一方、送信同期クロック１１２０はオフセット付加回路１１０９によりオフセットを送信回路内部クロック１１２４の２周期分付加されているため、シフトレジスタ動作許可信号１１２３がＬＯＷになっても次の送信回路内部クロック１１２４の立ち上がりではＬＯＷには切り替わらず、今回送信するデータ“１１１”のビット数“３”にオフセット“２”を加えた、送信回路内部クロック１１２４の５周期分に相当するＨＩＧＨ幅を保持する（時刻ｔ３１から時刻ｔ３３まで）。シフトレジスタ動作中断中もクロック１周期カウンタ１１０５は動作し続け、そのカウンタ値が上限値である“９”に到達すると（時刻ｔ３４）、同期クロックの１周期が終了する合図としてクロック１周期カウント終了信号１１１７をＨＩＧＨにする。これを受けてエッジ検出回路１１０４は送信データエッジ検出信号１１１５をＬＯＷに切り替えるため、送信回路内部クロック１１２４の次の立ち上がり（時刻ｔ３５）より、シフトレジスタ１１０１，１１０３は再びシフト動作を開始し、データ及び同期クロックの送信を開始する。
【００７４】
以上のデータ送信回路１１００の動作については、同期クロックＨＩＧＨ幅が送信回路内部クロック１１２４の５周期分であり、前述した同期クロックＨＩＧＨ幅の上限値（送信回路内部クロック１１２４の６周期分）には到達していない場合を想定しているが、同期クロックＨＩＧＨ幅が上限値に到達した場合の動作を図２７に示す。図２６と図２７との間の条件の差分は、前者は同期クロックＨＩＧＨ幅の上限が内部クロック１１２４の６周期分であるのに対し、後者は内部クロック１１２４の４周期分に設定してあることである。図２６の条件においては、シフトレジスタ１１０１，１１０３のシフト動作の中断のタイミングが送信データの“１”から“０”への切り替わりであることから、１回目の送信の際にシリアル送信データ１１１３をＨＩＧＨ、送信同期クロック１１２０を送信回路内部クロック１１２４の５周期分（送信ビット数＋オフセット）ＨＩＧＨ出力することにより、“１１１”の計３ビットのデータ送信を実施し、２回目の送信で“０…”のデータ送信を実施しているが、図２７においては、送信同期クロック１１２０が送信回路内部クロック１１２４の４周期分に制限されていることから、シフトレジスタ１１０１，１１０３のシフト動作の中断のタイミングが、オフセット付加前のクロックＨＩＧＨ幅が送信回路内部クロック１１２４の２周期分に達したタイミング（時刻ｔ３１ａ）となるため、１回目の送信においては“１１”の計２ビットのデータ送信を実施し、２回目の送信（時刻ｔ３５）において“１”の１ビットのデータ送信を実施している。
【００７５】
データ受信回路１７００においては、実施の形態２の動作Ｃにおける初期設定に従って、受信信号切り替わりタイミング補正回路１７２２においてシリアル受信データ（０）１７１９及び受信同期クロック（０）１７２０をそれぞれシンクロナイザ２４００，２４０２を通過させ、更に受信同期クロック（０＿２）２４１６を受信回路内部クロック１７２３の１周期分だけ遅らせることにより、図２８に示したシリアル受信データ（１）１７１０及び受信同期クロック（１）１７１４のように、受信同期クロック（１）１７１４のポジエッジと、シリアル受信データ（１）１７１０の値の切り替わりタイミングとを揃えて以降の回路に渡している（時刻ｔ４２）。更に、受信同期クロック（０）１７２０に関しては、端子を通過する際の遅延の影響により、ＨＩＧＨ幅が受信回路内部クロック１７２３の４周期分になっている（時刻ｔ４１の直前から時刻ｔ４３の直後まで）が、同期クロックＨＩＧＨ幅補正回路１７０６において、実施の形態２の動作Ｃにおける初期設定に従ってＨＩＧＨ幅を受信回路内部クロック１７２３の１周期分拡張することにより送信時のクロックＨＩＧＨ幅を再現して受信同期クロック（２）１７１５として次の回路へと渡している（時刻ｔ４２から時刻ｔ４６まで）。更に、受信同期クロック（２）１７１５のＨＩＧＨ幅のうち、受信データのビット数を示しているのは、データ送信回路１１００にて付加したオフセットの影響を除いた、受信回路内部クロック１７２３の３周期分のみであるため、同期クロックオフセット除去回路１７０７にてオフセットの影響を除去した信号を、データ受信回路１７００のシフトレジスタ動作許可信号１７１６として、シフトレジスタ１７０３，１７０４のＬＨ信号に使用している（時刻ｔ４４から時刻ｔ４６まで）。同期クロックオフセット除去回路１７０７を通過することにより、図２８に示したようにシフトレジスタ動作許可信号１７１６はシリアル受信データ（１）１７１０に対してオフセット分だけ（時刻ｔ４２から時刻ｔ４４へ）遅延してしまうため、シリアル受信データ（１）１７１０に対しても受信データオフセット除去回路１７０８においてオフセット分だけ遅延させることにより、データ受信シフトレジスタ１７０３及び受信状況確認シフトレジスタ１７０４にて使用する受信データの切り替わりタイミングと同期クロックのポジエッジとを揃える（時刻ｔ４４）。こうして生成したシリアル受信データ（２）１７１１及びシフトレジスタ動作許可信号１７１６により、データ受信シフトレジスタ１７０３には３ビットのＨＩＧＨデータ“１１１”が格納され、受信状況確認シフトレジスタ１７０４のうちの３ビットにＨＩＧＨが格納される（時刻ｔ４６）。
【００７６】
次に、実施の形態２の動作Ｅについて、図２９を用いてデータ送信回路１１００の動作を、図３０〜３２を用いてデータ受信回路１７００の動作をそれぞれ説明する。なお、図３０は送受信エラーが発生しない場合のタイミングチャートであり、図３１及び図３２はいずれも送受信エラーが発生した場合のタイミングチャートである。
【００７７】
データ送信回路１１００において、データを１ビット送信完了し、次のビットの送信を開始したタイミングにて送信状況確認シフトレジスタ１１０３の全フリップフロップ１３００にＨＩＧＨが格納され、Ｎビットデータ送信完了信号１１１６がＨＩＧＨになる（時刻ｔ６２）。その結果、データを２ビット送信した後、シフトレジスタ１１０１，１１０３の動作は終了する。一方、送信同期クロック１１２０はオフセット付加回路１１０９によりオフセットを送信回路内部クロック１１２４の２周期分付加されているため、今回送信するデータ“００”のビット数“２”にオフセット“２”を加えた、送信回路内部クロック１１２４の４周期分だけＨＩＧＨ幅を保持する（時刻ｔ６１から時刻ｔ６３まで）。更に、Ｎビットデータ送信完了信号１１１６がＨＩＧＨになった時点で、送信データ供給部１１０２からデータ送信シフトレジスタ１１０１に対して供給される送信供給データ１１１２が、送信完了したデータから、次に送信するべきデータへと切り替わる（時刻ｔ６２）。Ｎビットデータ送信完了信号１１１６がＨＩＧＨになった状態で、クロック１周期カウント終了信号１１１７がＨＩＧＨになると（時刻ｔ６４）、シリアルデータ送信回路１１０７が入力に向き（時刻ｔ６５）、データ受信回路１７００からの送受信エラー信号待ちの状態に入る。送受信エラー受付状態中に、データ受信回路１７００より送受信エラー信号１１２１が出力された場合、送信データ供給部１１０２はその受信タイミングにて、送信供給データ１１１２を次に送信するべきデータから、直前に送信完了したＮビットのデータへと切り替える（時刻ｔ６７）。ただし、送受信エラー信号１１２１が出力されなかった場合には、送信データ供給部１１０２は、送信供給データ１１１２を次に送信するべきデータのまま保持する。送受信エラー受付状態は、同期クロックの１周期だけ続き、この時間はクロック１周期カウンタ（２）１１１０にてカウントする。
【００７８】
なお、クロック１周期カウンタ（２）１１１０は、Ｎビットデータ送信完了信号１１１６がＨＩＧＨの状態でクロック１周期カウント終了信号１１１７がアサートされると（時刻ｔ６４）、カウントを開始し、そのカウント値が上限値“９”に到達すると（時刻ｔ６８）、送信データ更新信号１１１８を送信回路内部クロック１１２４の１周期分だけＨＩＧＨにする（時刻ｔ６９まで）。送信データ更新信号１１１８がＨＩＧＨになることにより送受信エラー受付状態が終了となり、次に送るデータのデータ送信シフトレジスタ１１０１への格納、送信状況確認シフトレジスタ１１０３のクリア、シリアルデータ送信回路１１０７の出力方向への切り替えが行われ（時刻ｔ７０）、次のデータ送信に備える。また、データ送信シフトレジスタ１１０１に次に送信するデータを格納する際に、送信データエッジ検出用信号１１１４が切り替わることがあるが、エッジ検出回路１１０４は送信データ更新信号１１１８がＨＩＧＨになっている間は送信データエッジ検出用信号１１１４のエッジを検出しないため、送信データエッジ検出信号１１１５はＨＩＧＨにならない（時刻ｔ６８）。
【００７９】
データ受信回路１７００では、受信したデータ及び同期クロックに対して、受信信号切り替わりタイミング補正回路１７２２にてエッジタイミング調整を、同期クロックＨＩＧＨ幅補正回路１７０６にて同期クロックＨＩＧＨ幅の減少分の拡張を、同期クロックオフセット除去回路１７０７及び受信データオフセット除去回路１７０８にてオフセットの補正をそれぞれ施した、シリアル受信データ（２）１７１１及びシフトレジスタ動作許可信号１７１６を参照して（図３０〜３２の時刻ｔ８１）、データの受信を実行する。
【００８０】
ここで、図３２に示したように、受信状況確認シフトレジスタ１７０４が全ビットＨＩＧＨになり、Ｎビット受信完了信号２００５がＨＩＧＨになっているにもかかわらずシフトレジスタ動作許可信号１７１６がＨＩＧＨである場合には（図３２の時刻ｔ８１ａ）、受信側が誤ってデータを余分に受け取った（４ビットデータが送信された際に補正の失敗等の要因により５ビット受信してしまった等）と判断し、エラー発生信号（２）２００７をＨＩＧＨに切り替える（図３２の時刻ｔ８２）。その後、シフトレジスタ動作許可信号１７１６がＬＯＷになると、そのＬＯＷ幅を同期クロックＬＯＷ幅カウンタ１７０９にてカウントする。この同期クロックＬＯＷ幅カウンタ１７０９は、シフトレジスタ動作許可信号１７１６のポジエッジによりクリアされ（図３２の時刻ｔ８１）、シフトレジスタ動作許可信号１７１６のネガエッジでカウントを開始し（図３２の時刻ｔ８２）、そのカウント値が上限値“７”に到達した次の受信回路内部クロック１７２３の立ち上がりでクロックＬＯＷ幅カウント終了信号１７１７を受信回路内部クロック１７２３の１周期分だけＨＩＧＨにする（図３２の時刻ｔ８３から時刻ｔ８４まで）。この同期クロックＬＯＷ幅カウンタ１７０９により、シフトレジスタ動作許可信号１７１６のＬＯＷ幅が、同期クロックの１周期幅からオフセット分を差し引いた幅であることを認識すると（この例では、シフトレジスタ動作許可信号１７１６のＬＯＷ幅が受信回路内部クロック１７２３の８周期分であることをカウントすると）、データ送信回路１１００が送受信エラー受付状態であると判断し、シリアルデータ受信回路１７０１より送受信エラー信号１７１３を送信する（図３２の時刻ｔ８３から時刻ｔ８４まで）。ただし、この送受信エラー信号１７１３には、送信側で同期クロックに付加されるオフセットと同じ幅のオフセットが出力時に付加されて、シリアル送受信データ１１３０の波形に反映される（図３２の時刻ｔ８３から時刻ｔ８５まで）。送受信エラー信号１７１３の発行後は受信状況確認シフトレジスタ１７０４をクリアし（図３２の時刻ｔ８４）、シリアルデータ受信回路１７０１を受信方向に向けることにより、次のデータの受信に備える。エラー発生時には受信データ格納許可信号１７１８がＨＩＧＨにならないため、データ受信シフトレジスタ１７０３内のデータは受信データ格納部１７０５には格納されず、データ受信シフトレジスタ１７０３が次の受信データにより上書きされる。
【００８１】
また、図３１に示したように、Ｎビット受信完了信号２００５がアサートされていないにもかかわらず、シフトレジスタ動作許可信号１７１６のＬＯＷ幅が同期クロックの１周期幅からオフセット分を差し引いた幅となった場合には、受信側が誤ってデータを受け取り損ねた（４ビットデータが送信された際に補正の失敗等の要因により３ビットしか受信できなかった等）と判断し、エラー発生信号（１）２００６がＨＩＧＨに切り替わり、同時に送受信エラー信号１７１３がＨＩＧＨに切り替わる（図３１の時刻ｔ８３）。その後の回路動作は、図３２に示した例と同じである。
【００８２】
また、図３０に示したように、Ｎビット受信完了信号２００５がＨＩＧＨになった時にシフトレジスタ動作許可信号１７１６がＬＯＷになっている場合には（図３０の時刻ｔ８２）、データ送受信が正常に終了したと判断し、シフトレジスタ動作許可信号１７１６のＬＯＷ幅が同期クロックの１周期幅からオフセット分を差し引いた幅であることを確認した時点でデータ格納許可信号１７１８をＨＩＧＨに切り替え（図３０の時刻ｔ８３）、データ受信シフトレジスタ１７０３のデータを受信データ格納部１７０５に格納する。また、受信状況確認シフトレジスタ１７０４をクリアし（図３０の時刻ｔ８４）、次のデータ受信に備える。
【産業上の利用可能性】
【００８３】
以上説明してきたとおり、本発明はシリアル送受信速度を向上する効果を奏し、例えばホストから、シリアル通信を利用してプログラムコードをＬＳＩに内蔵されたメモリへと転送する際に、転送時間の短縮が達成できる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１におけるデータ送信回路及びデータ受信回路の構成を示すブロック図である。
【図２】図１中のデータ送信シフトレジスタの構成図である。
【図３】図１中の送信状況確認シフトレジスタの構成図である。
【図４】図１中の同期クロック出力切替回路の構成図である。
【図５】図１中のデータ受信シフトレジスタの構成図である。
【図６】図１中の受信状況確認シフトレジスタの構成図である。
【図７】実施の形態１におけるデータ送信回路の動作を示すタイミングチャートである。
【図８】実施の形態１におけるデータ受信回路の動作を示すタイミングチャートである。
【図９】実施の形態１におけるＮビットデータ送受信完了時動作にて、データ送信回路の動作を示すタイミングチャートである。
【図１０】実施の形態１におけるＮビットデータ送受信完了時動作にて、データ受信回路の動作を示すタイミングチャートである。
【図１１】本発明の実施の形態２におけるデータ送信回路の構成を示すブロック図である。
【図１２】図１１中のデータ送信シフトレジスタの構成図である。
【図１３】図１１中の送信状況確認シフトレジスタの構成図である。
【図１４】図１１中の同期クロック出力切替回路の構成図である。
【図１５】図１１中のシリアルデータ送信回路の構成図である。
【図１６】図１１中のオフセット付加回路の構成図である。
【図１７】本発明の実施の形態２におけるデータ受信回路の構成を示すブロック図である。
【図１８】図１７中のシリアルデータ受信回路の構成図である。
【図１９】図１７中のデータ受信シフトレジスタの構成図である。
【図２０】図１７中の受信状況確認シフトレジスタの構成図である。
【図２１】図１７中の同期クロックＨＩＧＨ幅補正回路の構成図である。
【図２２】図１７中の同期クロックオフセット除去回路の構成図である。
【図２３】図１７中の受信データオフセット除去回路の構成図である。
【図２４】図１７中の受信信号切り替わりタイミング補正回路の構成図である。
【図２５】実施の形態２におけるシリアル送受信動作にて、データ受信回路の初期設定動作を示すタイミングチャートである。
【図２６】実施の形態２におけるシリアル送受信動作にて、送信データの切り替わりが発生する場合のデータ送信回路の動作を示すタイミングチャートである。
【図２７】実施の形態２におけるシリアル送受信動作にて、同期クロックＨＩＧＨ幅のオーバーフローが発生する場合のデータ送信回路の動作を示すタイミングチャートである。
【図２８】実施の形態２におけるシリアル送受信動作にて、データ受信回路の動作を示すタイミングチャートである。
【図２９】実施の形態２におけるＮビットデータ送受信完了時動作にて、送受信エラーが発生する場合のデータ送信回路の動作を示すタイミングチャートである。
【図３０】実施の形態２におけるＮビットデータ送受信完了時動作にて、送受信エラーが発生しない場合のデータ受信回路の動作を示すタイミングチャートである。
【図３１】実施の形態２におけるＮビットデータ送受信完了時動作にて、受信データ不足の送受信エラーが発生する場合のデータ受信回路の動作を示すタイミングチャートである。
【図３２】実施の形態２におけるＮビットデータ送受信完了時動作にて、受信データを余分に受け取った場合の送受信エラーが発生する場合のデータ受信回路の動作を示すタイミングチャートである。
【符号の説明】
【００８５】
１００データ送信回路
１０１データ送信シフトレジスタ
１０２送信データ供給部
１０３送信状況確認シフトレジスタ
１０４エッジ検出回路
１０５クロック１周期カウンタ
１０６同期クロック出力切替回路
１０７データ送信端子
１０８同期クロック送信端子
１０９送信供給データ
１１０送信データ
１１１送信データエッジ検出用信号
１１２送信データエッジ検出信号
１１３供給データ切替信号
１１４同期クロック出力切替信号
１１５クロック１周期カウント終了信号
１１６送信データ更新信号
１１７送信同期クロック
１１８送信回路内部クロック
１２０送受信データ
１２１送受信同期クロック
１３０データ受信回路
１３１データ受信端子
１３２同期クロック受信端子
１３３データ受信シフトレジスタ
１３４受信状況確認シフトレジスタ
１３５受信データ格納部
１３６受信データ
１３７受信同期クロック
１３８受信格納データ
１３９データ格納許可信号
１４０受信回路内部クロック
２００セレクタ
２０１フリップフロップ
３００フリップフロップ
３０１ＮＯＲゲート
３０２ＡＮＤゲート
３０３インバータ
３０４フリップフロップ
４００セレクタ
４０１フリップフロップ
５００フリップフロップ
６００フリップフロップ
６０１フリップフロップ
１１００データ送信回路
１１０１データ送信シフトレジスタ
１１０２送信データ供給部
１１０３送信状況確認シフトレジスタ
１１０４エッジ検出回路
１１０５クロック１周期カウンタ
１１０６同期クロック出力切替回路
１１０７シリアルデータ送信回路
１１０８同期クロック送信端子
１１０９オフセット付加回路
１１１０クロック１周期カウンタ（２）
１１１１クロックＨＩＧＨ幅カウンタ
１１１２送信供給データ
１１１３シリアル送信データ
１１１４送信データエッジ検出用信号
１１１５送信データエッジ検出信号
１１１６Ｎビットデータ送信完了信号
１１１７クロック１周期カウント終了信号
１１１８送信データ更新信号
１１１９同期クロック出力切替信号
１１２０送信同期クロック
１１２１送受信エラー信号
１１２２クロックＨＩＧＨ幅オーバー信号
１１２３シフトレジスタ動作許可信号
１１２４送信回路内部クロック
１１３０シリアル送受信データ
１１３１送受信同期クロック
１２００セレクタ
１２０１フリップフロップ
１３００フリップフロップ
１３０１ＮＯＲゲート
１４００セレクタ
１４０１フリップフロップ
１５００フリップフロップ
１５０１インバータ
１５０２トライステートバッファ
１５０３ＡＮＤゲート
１５１０シリアルデータ送信端子
１６００フリップフロップ
１６０１ＯＲゲート
１６０２セレクタ
１７００データ受信回路
１７０１シリアルデータ受信回路
１７０２同期クロック受信端子
１７０３データ受信シフトレジスタ
１７０４受信状況確認シフトレジスタ
１７０５受信データ格納部
１７０６同期クロックＨＩＧＨ幅補正回路
１７０７同期クロックオフセット除去回路
１７０８受信データオフセット除去回路
１７０９同期クロックＬＯＷ幅カウンタ
１７１０シリアル受信データ（１）
１７１１シリアル受信データ（２）
１７１２受信格納データ
１７１３送受信エラー信号
１７１４受信同期クロック（１）
１７１５受信同期クロック（２）
１７１６シフトレジスタ動作許可信号
１７１７クロックＬＯＷ幅カウント終了信号
１７１８データ格納許可信号
１７１９シリアル受信データ（０）
１７２０受信同期クロック（０）
１７２１初期設定許可信号（１）
１７２２受信信号切り替わりタイミング補正回路
１７２３受信回路内部クロック
１８００オフセット付加回路
１８０１トライステートバッファ
１８０２インバータ
１８０３ＡＮＤゲート
１８１０シリアルデータ受信端子
１９００フリップフロップ
２０００フリップフロップ
２００１フリップフロップ
２００５Ｎビット受信完了信号
２００６エラー発生信号（１）
２００７エラー発生信号（２）
２０１０インバータ
２０１１，２０１２ＡＮＤゲート
２０１３フリップフロップ
２０１４ＡＮＤゲート
２０１５ＯＲゲート
２０１６インバータ
２０１７ＡＮＤゲート
２１００フリップフロップ
２１０１ＯＲゲート
２１０２セレクタ
２１０３受信同期クロックＨＩＧＨ幅カウンタ
２１０５受信同期クロックＨＩＧＨ幅
２２００フリップフロップ
２２０１ＡＮＤゲート
２２０２セレクタ
２２０３インバータ
２２０４ＡＮＤゲート
２３００フリップフロップ
２３０１セレクタ
２４００シンクロナイザ
２４０１フリップフロップ
２４０２シンクロナイザ
２４０３フリップフロップ
２４０５データポジエッジ検出器
２４０６同期クロックポジエッジ検出器
２４０７クロック遅れカウンタ
２４０８データ遅れカウンタ
２４１０初期設定許可信号（０）
２４１１データポジエッジ検出信号
２４１２同期クロックポジエッジ検出信号
２４１３クロック遅れカウントイネーブル
２４１４データ遅れカウントイネーブル
２４１５シリアル受信データ（０＿２）
２４１６受信同期クロック（０＿２）
２４１７クロック遅れカウント値
２４１８データ遅れカウント値
２４２０フリップフロップ
２４２１，２４２２インバータ
２４２３，２４２４ＡＮＤゲート
２４２５，２４２６セレクタ

【特許請求の範囲】
【請求項１】
シリアルデータ送信端子と、
同期クロック送信端子と、
シリアル送信データを一時的に格納し、送信するためのデータ送信シフトレジスタと、
シリアル送信開始時又は前記データ送信シフトレジスタに一時的に格納されたシリアル送信データの送信が全ビット完了した時に、前記データ送信シフトレジスタに対して、送信用シリアルデータを格納するための送信データ供給部と、
前記データ送信シフトレジスタに格納されたシリアル送信データの送信状況を反映し、前記データ送信シフトレジスタに格納されたシリアル送信データを全ビット送信終了した際にデータ送信完了信号を生成することにより、前記データ送信シフトレジスタに格納されたシリアル送信データの全ビット送信が完了したことを通知するための、前記データ送信シフトレジスタと同じビット数のデータ送信状況確認シフトレジスタと、
前記データ送信シフトレジスタの中のあるフリップフロップのＱ信号の０から１又は１から０への切り替わりのエッジを検出し、検出したタイミングでエッジ検出信号を生成することにより、シリアル送信データの０から１又は１から０への切り替わり箇所を検出、通知するためのエッジ検出回路と、
出力する同期クロックのクロック幅をカウントし、カウント終了時には１周期カウント終了信号を生成することにより同期クロックの１周期期間が終了したことを通知するための、カウント数を設定可能なクロック１周期カウンタと、
前記エッジ検出回路にてシリアル送信データの０から１又は１から０への切り替わり箇所が検出されたタイミング又は前記データ送信シフトレジスタに一時的に格納されたシリアルデータが全ビット送信完了したタイミングから、前記クロック１周期カウンタにて１クロックのカウントが終了するまでの期間は前記同期クロック送信端子から出力する信号をＬＯＷとし、それ以外の場合には前記同期クロック送信端子から出力する信号をＨＩＧＨとするための、同期クロック出力切替回路とを有し、
シリアル送信するデータに０又は１が複数ビット連続する部分がある場合には、その連続するビット数に応じて、前記同期クロック送信端子から出力される同期クロックのデューティ比を切り替えることにより、同期クロックの１周期の間に複数ビットのシリアルデータを送信することを特徴とする送信回路。
【請求項２】
シリアルデータ受信端子と、
同期クロック受信端子と、
任意のビット数のシリアルデータを受信し、一時的に格納するための、前記シリアルデータ受信端子から入力されるシリアル受信データをＤ信号として動作し、前記同期クロック受信端子から入力される同期クロックをＬＨ信号として動作するデータ受信シフトレジスタと、
前記データ受信シフトレジスタが、前記シリアルデータ受信端子にて受信したシリアルデータにより全ビット更新された際に、そのデータを格納し、使用するためのデータ格納部と、
前記データ受信シフトレジスタにおけるシリアルデータの受信状況を反映し、前記データ受信シフトレジスタが全ビットシリアルデータによって更新された際にデータ格納許可信号をアサートし、前記データ受信シフトレジスタが全ビットシリアルデータの受信を完了したことを通知するための、前記データ受信シフトレジスタと同じビット数のデータ受信状況確認シフトレジスタとを有し、
前記同期クロック受信端子から出力される同期クロックのデューティ比に応じて、前記データ受信シフトレジスタに格納するシリアル受信データのビット数を変更することにより、同期クロックの１周期の間に複数ビットのシリアルデータを受信することを特徴とする受信回路。
【請求項３】
請求項１記載の送信回路において、
前記同期クロック出力切替回路から出力される同期クロックをＨＩＧＨに切り替える信号に対してオフセットを付加し、同期クロックのＨＩＧＨ期間幅を任意に拡張することにより、端子で発生する遅延の影響によるクロックのＨＩＧＨ幅消失を防止するための、オフセット値が設定可能なオフセット付加回路を更に有することを特徴とする送信回路。
【請求項４】
請求項２記載の受信回路において、
同期クロックのＨＩＧＨ幅に付加されたオフセットを除去し、同期クロックのＨＩＧＨ幅を、オフセット付加前のＨＩＧＨ幅に戻すための同期クロックオフセット除去回路と、
同期クロックが前記同期クロックオフセット除去回路を通過する際に同期クロックに発生する遅延と全く同じ長さの遅延を、前記シリアルデータ受信端子から受信したシリアル受信データに対して付加することにより、シリアル受信データの切り替わりのタイミングと、同期クロックの立ち上がりのタイミングとの間にずれが発生することを防止するための受信データオフセット除去回路とを更に有し、
同期クロックのＨＩＧＨ幅にオフセットが付加されている場合においてもそのオフセットの影響を除去し、オフセット付加前の同期クロックのデューティ比を再現して受信することを特徴とする受信回路。
【請求項５】
請求項１記載の送信回路において、
前記同期クロックＨＩＧＨ信号のアサート期間をカウントし、アサート期間があるカウント期間を超えた場合にＨＩＧＨ幅オーバーフロー信号をアサートし、前記同期クロック送信端子から出力する同期クロックのＨＩＧＨ幅が、ある期間を超えたことを通知するためのクロックＨＩＧＨ幅カウンタを更に有し、
前記同期クロック出力切替回路は、前記ＨＩＧＨ幅オーバーフロー信号がアサートされたタイミングから前記クロック１周期カウンタにて１クロックのカウントが終了するまでの期間は前記同期クロック送信端子から出力する信号をＬＯＷとする機能を更に有し、
同期クロックのＨＩＧＨ幅を制限することによって、端子で発生する遅延の影響によるクロックのＬＯＷ幅消失を防止することを特徴とする送信回路。
【請求項６】
請求項１記載の送信回路において、
前記データ送信シフトレジスタに格納されたデータが全ビット送信されて、かつそのクロックの周期が終了するとカウントを開始する通信エラー受付期間カウンタと、
前記データ送信シフトレジスタに格納されたデータが全ビット送信されると同時に入力に切り替わり、かつ前記通信エラー受付期間カウンタがカウントしている間に通信エラー信号が入力された際にその通信エラー信号を検出し、送受信エラー信号をアサートすることによりシリアル送受信にエラーが発生したことを通知するためのシリアルデータ送信回路とを更に有し、
前記送信データ供給部は、前記送受信エラー信号がアサートされた際には、前記データ送信シフトレジスタに直前に格納したシリアル送信データと同じデータを再度格納し、アサートされない場合は、直前に格納したシリアル送信データの次に送信したいデータを格納する機能を更に有することを特徴とする送信回路。
【請求項７】
請求項２記載の受信回路において、
前記同期クロック受信端子からの入力信号のＬＯＷ幅をカウントし、オーバーフローした際にはクロックＬＯＷ幅カウント終了信号をアサートすることにより、送信回路が当該送信回路のデータ送信シフトレジスタに格納したシリアル送信データを全ビット送信完了したことを通知するためのクロックＬＯＷ幅カウンタと、
前記データ受信シフトレジスタの全ビットに対してシリアル受信データが格納されたにもかかわらず前記同期クロック受信端子からの入力信号がＨＩＧＨである時に更に前記ＬＯＷ幅カウント終了信号がアサートされた場合、又は前記データ受信シフトレジスタの全ビットに対してシリアル受信データが格納されていないにもかかわらず前記ＬＯＷ幅カウント終了信号がアサートされた場合には出力に切り替わり、送受信エラー信号を出力するシリアルデータ受信回路とを更に有することを特徴とする受信回路。
【請求項８】
請求項２記載の受信回路において、
シリアルデータ送受信開始前に送信回路から前記同期クロック受信端子に対してある決まったＨＩＧＨ幅の信号を入力させ、期待される受信信号のＨＩＧＨ幅と実際に前記同期クロック受信端子から受信した信号のＨＩＧＨ幅とを比較し、ＨＩＧＨ幅の期待値からの減少分を補正するための同期クロックＨＩＧＨ幅補正回路を更に有し、
同期クロックの送受信の際に、端子において発生する遅延の影響により減少する受信同期クロックのＨＩＧＨ幅を補正し、送信側が意図した同期クロック幅を再現させることを特徴とする受信回路。
【請求項９】
請求項２記載の受信回路において、
シリアルデータ送受信開始前に送信回路から前記同期クロック受信端子及び前記シリアルデータ受信端子に対してある決まったＨＩＧＨ幅の信号を入力させ、両者のポジエッジが当該受信回路内部に到達するタイミングのずれを測定し、両者のうち早く到達した信号に対して遅延を付加し、両者の到達タイミングを一致させることを特徴とする受信回路。
【請求項１０】
請求項１記載の送信回路と、請求項２記載の受信回路とを備えたことを特徴とするシリアル送受信システム。
【請求項１１】
請求項３記載の送信回路と、請求項４記載の受信回路とを備えたことを特徴とするシリアル送受信システム。
【請求項１２】
請求項５記載の送信回路と、請求項２記載の受信回路とを備えたことを特徴とするシリアル送受信システム。
【請求項１３】
請求項６記載の送信回路と、請求項７記載の受信回路とを備えたことを特徴とするシリアル送受信システム。
【請求項１４】
請求項１記載の送信回路と、請求項８記載の受信回路とを備えたことを特徴とするシリアル送受信システム。
【請求項１５】
請求項５記載の送信回路と、請求項８記載の受信回路とを備えたことを特徴とするシリアル送受信システム。
【請求項１６】
請求項１記載の送信回路と、請求項９記載の受信回路とを備えたことを特徴とするシリアル送受信システム。
【請求項１７】
請求項５記載の送信回路と、請求項９記載の受信回路とを備えたことを特徴とするシリアル送受信システム。

【図１】