【課題】短時間に受信側クロックで位相を同期化すること。
【解決手段】受信したデータを同期化する同期化回路１０は、位相差判定回路１５と第１のＦＦ１１と第２のＦＦ１２とを有する。位相差判定回路１５は、同期化回路１０と接続された他装置から受信したデータを同期化回路の内部クロックの位相で受付けた場合、データを安定に捉えられるか否かを判定する。第１のＦＦ１１は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられると判定された場合、データと内部クロックとを受付け、データを内部クロックの位相で捉えて同期化する。第２のＦＦ１２は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられないと判定された場合、データと位相が反転された内部クロックとを受付け、データを位相が反転された内部クロックの位相で捉えて同期化する。 （もっと読む）

【課題】伝送路の帯域利用効率を向上できる光パケットスイッチ装置を提供する。
【解決手段】光パケットスイッチ装置１０は、光カプラ１３と、光スイッチ部１２と、光スイッチ制御部１４とを備える。光スイッチ制御部１４は、光電変換部１６と、シリアル／パラレル変換部１８と、並び検出部１７と、並び換え部１９と、フレーム同期部２０と、方路検出部２４と、制御信号生成部２６と、並び検出部１７からのフレーム同期パターンの並び情報に基づいて、光スイッチ部１２に光スイッチ制御信号を出力するタイミングを調整するタイミング調整部２７とを備える。 （もっと読む）

【課題】システムは、メモリコントローラおよび直列接続されている複数の半導体デバイスを備える。各デバイスはデータを格納する。コントローラは、デバイスの動作を同期させるクロックを供給する。
【解決手段】各デバイスは、イネーブル信号によって選択的にイネーブルまたはディセーブルされるPLLを備える。選択デバイスのPLLはイネーブル信号によってイネーブルされ、他のデバイスはディセーブルされる。イネーブルされたPLLは、90°の倍数の位相シフトで複数の再生クロックを供給する。データ転送は、再生クロックのうちの1つのクロックと同期する。ディセーブルされたPLLのデバイス内で、データ転送は入力クロックと同期する。イネーブルおよびディセーブルされたPLLにより、各デバイスはソース同期クロッキングおよび共通同期クロッキングを行う。最後のデバイスのデバイス識別子の最下位ビットがクロック整列を決定する。 （もっと読む）

【課題】様々な波形のコントロール信号を生成し出力できるクロックド・シリアル・インタフェース（ＣＳＩ）を提供する。
【解決手段】コントロール信号の波形を決定するパターンデータが書換可能に格納される複数のシフトレジスタと、これらシフトレジスタ内のパターンデータに応じてコントロール信号を生成する生成手段と、を備える。具体的には、ＣＳＩ６０は、３つのシフトレジスタ８１，８２，８３を有し、これらシフトレジスタ内のパターンデータに応じた波形のコントロール信号を生成し出力する。 （もっと読む）

本発明は、光直交周波数分割多重（ＯＯＦＤＭ）トランシーバの受信部において受信速度を向上させることのできる同期方法を開示する。 （もっと読む）

【課題】複数の回路間のリセットタイミングのずれを小さくし、かつコストを削減する。
【解決手段】クロック生成部１００、制御部２００、送信部３００，４００を備えるデータ転送装置において、複数のモジュール内のクロックを同期させるため、複数の送信部の各々において、ビットクロックの連続する立ち上がりエッジを用いてリセット信号を複数回サンプリングすることで、送信部間のリセット信号の位相のずれを低減し、各送信部における分周クロックの位相を揃えることを可能とする。 （もっと読む）

【課題】クロックジッタを低減可能なクロックリカバリ回路およびデータ再生回路を提供する。
【解決手段】シリアル入力信号を第１のクロック信号に同期させてサンプリングしたサンプリングデータを出力するサンプラ１３、サンプリングデータに基づき、第１のクロック信号とシリアル入力信号のクロックとの位相関係を表すシリアル位相情報信号を出力する位相比較回路１４、シリルア位相情報信号を第２のクロック信号に同期させてシリアルパラレル変換したパラレル位相情報信号を出力するシリアルパラレル変換回路１７、パラレル位相情報信号に基づき、位相偏差信号と位相遅進信号を演算するデジタルフィルタ回路１６、位相偏差信号と位相遅進信号とに基づいて生成した位相制御信号を第２のクロック信号より高速の第３のクロック信号に同期して出力する位相制御量処理回路２０および、位相制御信号に基づき、外部から入力する基準クロック信号の位相を調整した第１のクロック信号を出力する位相補間回路１２を備える。 （もっと読む）

【課題】所定の拡散符号で直接スペクトラム拡散変調された受信拡散信号を同期捕捉する同期捕捉回路における同期捕捉の高速化。
【解決手段】ある符号周期（周期２）において受信ＰＮ信号と基準ＰＮ符号系列との同期ずれが検出されると、その次の符号周期（周期３）において、前符号周期（周期２）で発生した同期ずれのチップ数が検出される。次いで、その次の符号周期（周期４）において、前符号周期（周期３）において検出されたチップ数だけ、基準ＰＮ符号系列の位相がシフトされる。これにより、その次の周期（周期５）においては同期捕捉がなされた状態となる。 （もっと読む）

【課題】改良型のフレーム同期技法を提供する。
【解決手段】同期ワードの受信を特定する方法（９０）は、信号データのストリーム内の到来するビットを表す信号値を受け取け（９２）、該信号値を同期ワードと同じ長の第１のシフトレジスタ内に挿入し（９４）、該信号値からビット値を計算し（９６）、該ビット値を同期ワードと同じ長さの第２のシフトレジスタ内に保存し（９８）、第２のシフトレジスタ内のビット値と同期ワード内の対応するビットとの間のマッチ数を計数し（１００）、第１のシフトレジスタ内の各信号値と同期ワード内の対応するビットとの積の総和を求め、信号データと同期ワードの相関を算定し（１０２）、該相関をエネルギーで割って正規化済み相関を生成し（１０６）、マッチ数が所定のハード相関しきい値と比較して同期ワードの存在を指示する信号を出力する（１０８）。 （もっと読む）

【課題】 データ転送においてリアルタイムで高速に位相調整を行うことができる技術を提供することを目的とする。
【解決手段】 基準信号とともに画像データの信号を受信して、基準信号に対する画像データの信号の位相調整を行う位相調整部と、受信した画像データの信号を所定量シフトさせるシフト部と、シフトされた画像データの信号と基準信号とを比較してズレ量を求め、ズレ量が所定の範囲内か否かを判定するシフト判定部と、シフト判定部による判定結果に基づいて、位相調整部における位相調整のための調整量を制御する位相制御部と、を備える。 （もっと読む）

【課題】２つの基準クロックを有するリドライバ及びその動作方法を提供する
【解決手段】２基準クロックに設計されたリドライバは、インバウンドエラスティックバッファ及びアウトバウンドエラスティックバッファを含む。
ノースブリッジへの送信データ及びノースブリッジからの受信データは、共通基準クロックアーキテクチャを使用する。
外部ブレードへの送信データ及び外部ブレードからの受信データは、個別基準クロックアーキテクチャを使用する。 （もっと読む）

【課題】簡単な回路構成で回路規模、消費電力、レーテンシィの増大を招くことなく、同期パターンのビットずれに対応してパラレルデータの整列を可能にする。
【解決手段】シリアルパラレル変換した後のデータ161〜165、261〜265を用い同期パターン検出回路107で同期パターンを検出する。ビットずれがある場合は、そのビットずれ量に応じてHOLD信号105を生成し、データ選択回路119に入力する。データ選択回路119はHOLD信号105からデータシフト信号106を生成し、データ経路選択を行うと同時にクロック分周回路６にデータシフト信号106を入力する。データシフト信号106は分周クロック103の位相を遅らせることにより、シリアルパラレル変換回路115、116のデータリタイミングのタイミングを遅らせる。 （もっと読む）

受動光ネットワークにおけるデータ同期のためのシステム及び方法。一実施形態によれば、本発明は、光通信ネットワークにおいて上りデータ同期を提供する方法を提供する。方法は、光ネットワークユニットからデータを送信することを含む。データは、ヘッダシーケンスと、同期セグメントと、データセグメントとを含む、第１のデータフレームを含む。同期セグメントは、第１の数の、非ゼロ値を有するビットと、第２の数の、ゼロの値を有するビットとを含む、６６ビットを含む。第１の数は、第２の数とは異なる。方法は、光回線終端装置によって、少なくとも第１のデータフレームを受信することを更に含む。方法は、第１のデータフレームを処理することを更に含む。方法は、第１のデータフレームの第１のセグメントを選択することを更に含み、第１のセグメントは６６ビットを含む。
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【課題】同期精度を向上させることができる通信方法を得ること。
【解決手段】複数の送信アンテナを有する送信装置のフレーム生成部１３が、自己相関値が所定の値以上となる同一の基本系列に送信アンテナごとにそれぞれ異なる所定の初期オフセットを与えた後に所定の回数だけ繰り返した系列を同期語として生成するステップと、フレーム生成部１３が、送信アンテナに対応する同期語を送信データに挿入するステップと、受信装置が送信アンテナごとの同期語を保持するステップと、受信装置が、送信装置から送信されたデータと同期語とに基づいて同期を確立する同期確立ステップと、を含む。 （もっと読む）

【課題】ＭＣＵによるオンチップデバッグ機能との通信における、取り込みタイミングの自動認識処理において、ＭＣＵの入力特性に依存して取り込みタイミングに誤差が生じるのを防ぐことを目的とする。
【解決手段】本発明のインターフェース２０は、外部信号線に接続される入力端子３０、入力端子３０に入力される入力信号の第１の立ち下がりから、当該第１の立ち下がりの次の第２の立ち下がりまでの期間を計測するカウンタ２３、カウンタ２３の計測結果に基づき、入力信号の取り込みタイミングを生成するカウンタ２７を備えて構成される。 （もっと読む）

【課題】 シリアルデータの送受信を向上させる。
【解決手段】 シリアルデータの送受信の際に、送信したいデータが、例えば“００…”又は“１１…”のように０又は１が複数ビット連続しているような構造である場合、連続しているビット数に応じて送信側１００が出力する同期クロック１２１のデューティ比を変更する。その際の送信側からの出力データ１２０は、送信したいデータが“００…”ならば０、“１１…”ならば１とする。受信側１３０は受信データが０か１かを認識し、更に同期クロックのデューティ比に応じて、受信データ０又は１が何ビット連続している構造かを判断し、そのビット数分だけデータをデータ受信シフトレジスタ１３３に格納する。これにより、同期クロック１２１の１周期の間に複数ビットのデータ１２０の送受信が可能となる。 （もっと読む）

【課題】低コストで異なるビットレートの信号を混在させて伝送すること。
【解決手段】ヘッダ付加部１０２は、低速のビットレートＡのデータにビットレートＡのヘッダを付加する。ヘッダ付加部１０３は、高速のビットレートＢのデータにビットレートＡのヘッダを付加する。結合部１０４は、ヘッダ付加部１０２およびヘッダ付加部１０３の出力を結合する。低速スクランブラ１０５は、結合データをビットレートＡに対応するクロックでスクランブル処理する。高速スクランブラ１０６は、ビットレートＢのデータをビットレートＢに対応するクロックでスクランブル処理する。選択部１０７は、フレーム中のビットレートＡに対応するタイミングにおいては低速スクランブラ１０５の出力を選択し、フレーム中のビットレートＢに対応するタイミングにおいては高速スクランブラ１０６の出力を選択する。 （もっと読む）

【課題】シリアル通信用インタフェース回路における複数チャネル間のスキューを低減する。
【解決手段】送信側回路（１）と、それに対応する受信側回路（２）とを設ける。このとき、上記送信側回路には、それぞれシリアルデータを低電圧差動信号に変換して出力可能な複数のトランスミッタ（１１１〜１１４）を設ける。そして、それぞれ対応する上記トランスミッタに供給されるシリアルデータをクロック信号に同期させるための複数のフリップフロップ回路（１２１〜１２４）を設ける。さらに、上記トランスミッタを介して出力されるシリアルデータの上記受信側回路でのチャネル間スキューを補正可能なスキュー補正回路（１５１〜１５４，１６０）を設ける。上記シリアルデータの上記受信側回路でのチャネル間スキューを補正することで、シリアル通信用インタフェース回路における複数チャネル間のスキュー値低減を達成する。 （もっと読む）

【課題】オーディオデータと、他の、サブコードデータ、訂正結果フラグ、セクタ情報等の付加情報を同時に転送する場合に、別途に通信線を増加する必要がなく、また、付加情報を足した分、転送速度が遅くなってしまうことのないデータ転送システムを提供する。
【解決手段】転送クロックＢＣＬＫによりバイフェーズ変調した付加情報ビットを含む極性変調信号ＭＬＲＣＫを生成し、この極性変調信号ＭＬＲＣＫを、極性信号線を用いて転送クロックのタイミングで伝送する構成とした。 （もっと読む）

【課題】 同期化回路の無駄なスイッチング動作を回避し、消費電力を低減する。
【解決手段】 同期化レジスタ２０および３０には、受信レジスタ１０が取り込んだデータの下位８ビットデータＲＤ０〜ＲＤ７および上位８ビットデータＲＤ８〜ＲＤ１５が各々与えられる。クロックゲーティング制御回路４０は、同期化レジスタ２０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ａを同期化レジスタ２０に与え、クロックゲーティング制御回路５０は、ビット幅指定信号ＢＴ８がＬレベルであり、同期化レジスタ３０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ｂを同期化レジスタ３０に与える。 （もっと読む）