CDR回路
【課題】周波数安定度が高くジッタの少ない再生クロックを生成する。
【解決手段】CDR回路は、入力データ4が遷移したときにパルスを出力するゲーティング回路10と、位相同期ループ中に配置されたVCO12と、ゲーティング回路10の出力パルスのタイミングに合うように再生クロック7の位相を調整することにより、入力データ4とタイミングの合った再生クロック7を出力するG−VCO13と、入力データ4のデータ識別を再生クロック7に基づいて行うフリップフロップ3とを備える。入力データ4のデータレートと等しい周波数の参照クロック5またはVCO12の出力クロックは、注入信号9としてG−VCO13に入力される。
【解決手段】CDR回路は、入力データ4が遷移したときにパルスを出力するゲーティング回路10と、位相同期ループ中に配置されたVCO12と、ゲーティング回路10の出力パルスのタイミングに合うように再生クロック7の位相を調整することにより、入力データ4とタイミングの合った再生クロック7を出力するG−VCO13と、入力データ4のデータ識別を再生クロック7に基づいて行うフリップフロップ3とを備える。入力データ4のデータレートと等しい周波数の参照クロック5またはVCO12の出力クロックは、注入信号9としてG−VCO13に入力される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うCDR回路に関するものである。
【背景技術】
【0002】
FTTH(Fiber To The Home)を実現する手段として開発が進められているPON(Passive Optical Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングするCDR(Clock Data Recovery)回路が必須である。この種の回路は、例えば非特許文献1において参照できる。
【0003】
図11はこのような用途に用いられるCDR回路の構成例を示している。ゲーティング回路10に入力データ4が入力されると、入力データ4のエッジに同期したパルスが出力される。ゲーティング回路10からのエッジパルスがゲート付きのVCO(Voltage Controlled Oscillator:電圧制御発振器)であるゲーティッドVCO(以下、G−VCOとする)11に入力されると、G−VCO11は、当該エッジパルスのタイミング、つまり電圧値偏移点をトリガとしてその発振位相がエッジパルスの位相(すなわち、入力データ4の位相)と合うように調整される。位相を調整された発振信号は、入力データ4との位相が合った再生クロック7としてG−VCO11から出力される。再生クロック7は、フリップフロップ(以下、F/Fとする)3のクロック端子に入力され、F/F3のデータ入力端子に入力される入力データ4のリタイミングに使用される。これにより、F/F3から再生データ6が出力される。
【0004】
一方、G−VCO11と同一構成のサブVCO12が周波数比較器2と共にPLL(Phase-Locked Loop)を形成している。このサブVCO12は、入力データ4のデータレートと等しい周波数の参照クロック5またはその周波数の整数分の1の周波数の参照クロック5の近辺の周波数で発振している。周波数比較器2は、サブVCO12から出力される出力クロックの周波数と参照クロック5の周波数とを比較し、サブVCO12の出力クロックの周波数が参照クロック5の周波数より高ければ、サブVCO12の発振周波数を下げるように制御する制御信号8を出力し、サブVCO12の出力クロックの周波数が参照クロック5の周波数より低ければ、サブVCO12の発振周波数を上げるように制御する制御信号8を出力する。周波数比較器2から出力される制御信号8は、サブVCO12の周波数制御端子に供給されると同時に、G−VCO11の周波数制御端子にも供給される。これにより、サブVCO12から出力されるクロックの周波数とG−VCO11から出力される再生クロック7の周波数とが同じになるように制御される。
【0005】
図11に示した従来構成によれば、入力データ4のデータレートとG−VCO11から出力される再生クロック7の周波数とは常に一致するはずなので、入力データ4が入力された時にはG−VCO11は位相だけ合わせれば良く、瞬時に入力データ4との同期を確立することが期待できる。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】M.Nogawa,et al.,“A 10Gb/s Burst-Mode CDR IC in 0.13μm CMOS”,in 2005 IEEE International Solid-State Circuits Conference Digest,p.228-229,Feb.2005
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、図11に示したような構成が理想的に動作するためには、G−VCO11とサブVCO12が完全に同一であることが必要である。仮にIC上にこれらのVCOを同一構成で集積したとしても、プロセスのバラツキにより厳密に同一のVCOを形成することは事実上不可能である。したがって、図11に示した構成では、サブVCO12の発振周波数とG−VCO11から出力される再生クロック7の周波数にズレが生じ、ジッタの増大などを引き起こしてしまう可能性があった。更に、仮に全く同一のVCOで構成できたとしても、G−VCO11の発振周波数はフィードフォワードで制御されるため、PLL制御されるサブVCO12とは異なり、発振周波数を厳密には一定に保つことができず、周波数誤差によるジッタの増大を招いてしまうという本質的な問題がある。また、図11に示した構成では、再生クロック7の位相を入力データ4の位相に合わせるので、入力データ4にジッタがあると、そのジッタがそのまま再生クロック7および再生データ6に現れてしまうという問題点もあった。
【0008】
本発明の目的は、上記従来の問題点を解決し、周波数安定度が高くジッタの少ない再生クロックを発生できるCDR回路を提供することにある。
【課題を解決するための手段】
【0009】
本発明のCDR回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第1の電圧制御発振器と、前記ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第2の電圧制御発振器と、前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路とを備え、前記入力データのデータレートと等しい周波数の参照クロックまたは前記第1の電圧制御発振器の出力クロックを注入信号として前記第2の電圧制御発振器に入力したことを特徴とするものである。
また、本発明のCDR回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第1の電圧制御発振器と、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合った出力クロックを出力する第2の電圧制御発振器と、この第2の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するn個(nは1以上の整数)の第3の電圧制御発振器と、前記入力データのデータ識別を、前記n個の第3の電圧制御発振器のうち最後尾の電圧制御発振器から出力されるクロックに基づいて行うデータ識別回路とを備え、前記入力データのデータレートと等しい周波数の参照クロックまたは前記第1の電圧制御発振器の出力クロックを注入信号として前記第2、第3の電圧制御発振器のうち少なくとも1個に入力したことを特徴とするものである。
【0010】
また、本発明のCDR回路の1構成例において、前記第2の電圧制御発振器は、一方の入力端子に前記ゲーティング回路の出力が入力される第1のゲート回路と、この第1のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第1のフィードバック発振回路とから構成され、前記第1のゲート回路の他方の入力端子に、前記第1のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするものである。
また、本発明のCDR回路の1構成例において、前記第3の電圧制御発振器は、一方の入力端子が一定電圧に設定される第2のゲート回路と、この第2のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第2のフィードバック発振回路とから構成され、前記第2のゲート回路の他方の入力端子に、前段の電圧制御発振器の出力と前記第2のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするものである。
【0011】
また、本発明のCDR回路の1構成例は、さらに、前記第2、第3の電圧制御発振器のうち少なくとも1個に入力される前記注入信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のCDR回路の1構成例は、さらに、前記第2の電圧制御発振器の出力端子と前記n個の第3の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記n個の第3の電圧制御発振器のうち1個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも1箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のCDR回路の1構成例は、前記電圧制御発振器を全て同一構成としたことを特徴とするものである。
また、本発明のCDR回路の1構成例において、前記位相同期ループは、前記第1の電圧制御発振器と、前記参照クロックと前記第1の電圧制御発振器の出力信号とを比較して周波数制御信号を前記第1の電圧制御発振器の周波数制御端子に供給する周波数比較器とから構成され、前記周波数比較器は、前記周波数制御信号を、前記第2、第3の電圧制御発振器のうち少なくとも1個の電圧制御発振器の周波数制御端子にも供給することを特徴とするものである。
【発明の効果】
【0012】
本発明によれば、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第1の電圧制御発振器と、ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整する第2の電圧制御発振器とを設け、入力データのデータレートと等しい周波数の参照クロックまたは第1の電圧制御発振器の出力クロックという高安定化されたクロック信号を注入信号として第2の電圧制御発振器に入力することにより、周波数安定度が高くジッタの少ない再生クロックを生成することができる。その結果、本発明では、CDR回路を用いるPONシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。
【0013】
また、本発明では、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第1の電圧制御発振器と、ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整する第2の電圧制御発振器と、第2の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するn個の第3の電圧制御発振器とを設け、入力データのデータレートと等しい周波数の参照クロックまたは第1の電圧制御発振器の出力クロックという高安定化されたクロック信号を注入信号として第2、第3の電圧制御発振器のうち少なくとも1個に入力することにより、周波数安定度が高くジッタのより一層少ない再生クロックを生成することができる。その結果、本発明では、CDR回路を用いるPONシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。
【0014】
また、本発明では、第2、第3の電圧制御発振器のうち少なくとも1個に入力される注入信号を減衰させるバッファ増幅器または減衰器を設けることにより、入力データの位相により一層同期した再生クロックを生成することができる。
【0015】
また、本発明では、第2の電圧制御発振器の出力端子とn個の第3の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、n個の第3の電圧制御発振器のうち1個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも1箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を設けることにより、再生クロックのジッタをより一層低減することが可能になる。
【図面の簡単な説明】
【0016】
【図1】本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。
【図2】本発明の第1の実施の形態に係るCDR回路におけるG−VCOの構成の1例を示す回路図である。
【図3】本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図である。
【図4】本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図である。
【図5】本発明の第3の実施の形態に係るCDR回路におけるVCOの構成の1例を示す回路図である。
【図6】本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図である。
【図7】本発明の第5の実施の形態に係るCDR回路の構成を示すブロック図である。
【図8】本発明の第6の実施の形態に係るCDR回路の構成を示すブロック図である。
【図9】本発明の第7の実施の形態に係るCDR回路の構成を示すブロック図である。
【図10】本発明の第8の実施の形態に係るCDR回路の構成を示すブロック図である。
【図11】従来のCDR回路の構成を示すブロック図である。
【発明を実施するための形態】
【0017】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、周波数比較器2と、F/F3と、ゲーティング回路10と、VCO12と、G−VCO13とから構成される。図11に示した従来のCDR回路との相違は、VCO12の出力クロックを注入信号9としてメインVCOであるG−VCO13に注入している点である。
【0018】
VCO12は、入力データ4のデータレートと等しい周波数の参照クロック5が入力されていれば、CDR回路への入力データ4の入力の有無にかかわらず、参照クロック5に同期した周波数安定度の非常に高いクロックを出力する。このような高安定なクロックを注入信号9としてG−VCO13に注入することで、従来は周波数制御信号のフィードフォワード制御のみで安定化していたG−VCO13を、非常に安定度の高い状態に保つことができるため、入力データ4に多くのジッタが含まれている場合においても、ジッタを低減した再生クロック7を再生できることになる。以下に、本実施の形態のCDR回路の動作を詳述する。
【0019】
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときに、例えば幅がT/2(Tは入力データ4の周期)のパルスを出力する。あるいは、ゲーティング回路10は、入力データ4が「1」から「0」に遷移したときにパルスを出力してもよい。こうして、ゲーティング回路10は、入力データ4のエッジを検出し、発振位相制御信号となるエッジパルスを生成する。ゲーティング回路10の出力パルスは、G−VCO13の入力端子に入力される。
【0020】
G−VCO13から出力される再生クロック7の位相は、ゲーティング回路10の出力パルスにより制御される。すなわち、G−VCO13は、ゲーティング回路10から例えば値が「0」のパルスが出力されたときはリセットされ「0」を出力し、パルスの出力が終了してゲーティング回路10の出力が「1」になった途端に発振を始め、ゲーティング回路10の出力が「1」の間は発振を続ける。こうして、G−VCO13においては、再生クロック7の位相が入力データ4の位相と合うように調整される。
【0021】
データ識別回路となるF/F3は、入力データ4を再生クロック7の所定のタイミング(例えば再生クロック7の立ち上がり)でリタイミングして、再生データ6を出力する。
一方、VCO12と周波数比較器2とは、周波数制御回路を構成しており、入力データ4のデータレートと等しい周波数の参照クロック5と同じ周波数で発振している。
【0022】
周波数比較器2の出力端子から出力される制御信号8は、VCO12の周波数制御端子に供給されると同時に、G−VCO13の周波数制御端子にも供給される。G−VCO13およびVCO12は同じ回路構成であるため、同一の制御信号8が供給されると同一の周波数で発振する。したがって、VCO12の発振周波数と再生クロック7の周波数とが同じになるように制御される。G−VCO13およびVCO12は、例えば多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。
【0023】
以上の動作は図11に示した従来のCDR回路と同様であるが、本実施の形態では、さらにVCO12の出力クロックを注入信号9としてG−VCO13に注入している。図2はG−VCO13の構成の1例を示す回路図である。G−VCO13は、一方の入力端子がG−VCO13の入力端子に接続され、他方の入力端子がG−VCO13の出力端子および注入端子に接続されたNAND130と、NAND130の出力を入力とするインバータ131と、インバータ131の出力を入力とし、出力端子がG−VCO13の出力端子に接続されたインバータ132と、一端がインバータ131の出力端子およびインバータ132の入力端子に接続され、容量制御端子(図示せず)がG−VCO13の周波数制御端子に接続された可変容量素子(バラクタダイオード)133とから構成される。
【0024】
VCO12もG−VCO13と同じ回路構成で実現できる。ただし、VCO12の場合は、入力段のNANDの一方の入力端子(図2に示したG−VCO13においてゲーティング回路10からのエッジパルスを受ける入力端子)がプルアップされ、NANDの他方の入力端子にはVCO12の出力クロックのみが入力されるようにしておけばよい。これにより、常時発振するVCOとして使用できる。
【0025】
前述のとおり、VCO12の発振周波数は、周波数比較器2による閉ループ制御によって参照クロック5の周波数と同一になるよう高安低化制御されている。したがって、G−VCO13の可変容量素子133にもVCO12の制御信号8と同じ制御信号を入力すれば、VCO12とG−VCO13は同一の周波数で発振することが期待される。しかしながら、厳密には2つのVCOの特性を完全に同一にすることは不可能であることに加えて、G−VCO13の発振周波数はフィードフォワードで制御されるため、G−VCO13の発振周波数の揺らぎを抑えることは非常に困難である。
【0026】
そこで、本実施の形態では、G−VCO13内のNAND130の2つの入力端子のうち再生クロック7の帰還を受けている方の入力端子に、VCO12の出力クロックを注入信号9として注入するようにした。参照クロック5により高安定化されているVCO12の出力クロックの影響を受けることで、G−VCO13の発振周波数はより安定する。G−VCO13の発振周波数が安定するのは、発振の立ち上がり段階で注入されたVCO12のクロックが、発振の種火的な役割を果たすためと、入力データ4の周波数変動に対して安定化手段のような役割を果たすためである。その結果、本実施の形態では、周波数の揺らぎを抑制した高安定な再生クロック7を生成することができる。
【0027】
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。本実施の形態は、第1の実施の形態の変形例であり、VCO12の出力端子とG−VCO13の注入端子との間に減衰器30を設けたものである。
【0028】
第1の実施の形態によれば、周波数の揺らぎを抑制した高安定な再生クロック7を生成することができるが、注入信号9には、入力データ4に対する位相同期の確立を遅くしてしまうという副作用もある。そこで、本実施の形態では、注入信号9を減衰させる減衰器30を設けることにより、注入信号9が高レベルになった場合であっても、再生クロック7の位相が注入信号9に支配されないように注入信号9を弱めることができ、入力データ4の位相に同期した再生クロック7を生成することができる。
【0029】
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。本実施の形態と図1に示した第1の実施の形態との相違は、VCO12からの注入信号9をG−VCO13に注入する代わりに、G−VCO13の出力端子とF/F3のクロック端子との間にVCO14を設け、注入信号9をVCO14の入力端子に注入するようにしたことである。
【0030】
VCO14は、VCO12、G−VCO13と同じ回路構成であることが好ましい。図5はVCO14の構成の1例を示す回路図である。VCO14は、一方の入力端子がプルアップされ、他方の入力端子がVCO14の入力端子およびVCO14の出力端子に接続されたNAND140と、NAND140の出力を入力とするインバータ141と、インバータ141の出力を入力とし、出力端子がVCO14の出力端子に接続されたインバータ142と、一端がインバータ141の出力端子およびインバータ142の入力端子に接続され、容量制御端子(図示せず)がVCO14の周波数制御端子に接続された可変容量素子143とから構成される。前述のとおり、注入信号9は、VCO14の入力端子に注入される。
【0031】
G−VCO13、VCO12、VCO14を同じ構成とすれば、VCO12を用いた閉ループ制御で生成された制御信号8をG−VCO13およびVCO14にも入力することで、3つのVCOは同一の周波数で発振することが期待される。
本実施の形態では、第1の実施の形態のCDR回路に対してVCO14を付加することにより、入力データ4にジッタが含まれている場合においても、再生クロック7のジッタをより一層低減することができる。このジッタの低減効果は、G−VCO13と注入信号9が入力されるVCO14の2段階でジッタを低減できることに起因する。
【0032】
さらに、本実施の形態では、ゲーティング回路10からのパルスではなく、G−VCO13で生成したクロックをVCO14に入力して再生クロック7を生成していることから、入力データ4に対する位相同期をより確実に実現することができる。したがって、より一層高安定かつジッタの小さい再生クロック7を生成することが可能になる。
【0033】
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図6は本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4と同様の構成には同一の符号を付してある。本実施の形態は、第3の実施の形態の変形例であり、G−VCO13の出力端子とVCO14の入力端子との間にバッファ増幅器15を設けたものである。
【0034】
バッファ増幅器15としては、好ましくはその駆動力がVCO14の最終段のバッファ(図5の例ではインバータ142)の駆動力よりも弱いものを用いる。本実施の形態では、バッファ増幅器15を備えることにより、ジッタなど不要な信号成分のVCO14への伝達を抑圧することが可能になる。VCO14から出力される再生クロック7の位相は、G−VCO13の出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整されるが、G−VCO13の影響が小さいことから、G−VCO13の出力クロックの位相に瞬時に追従することはない。したがって、入力データ4にジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロック7のジッタを低減することができる。
【0035】
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図7は本発明の第5の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4と同様の構成には同一の符号を付してある。本実施の形態は、第3の実施の形態の変形例であり、VCO12の出力端子とVCO14の入力端子との間にバッファ増幅器16を設けたものである。
【0036】
本実施の形態では、注入信号9を減衰させるバッファ増幅器16を設けることにより、注入信号9が高レベルになった場合であっても、再生クロック7の位相が注入信号9に支配されないように注入信号9のレベルを調整することができ、入力データ4の位相により一層同期した再生クロック7を生成することができる。
【0037】
[第6の実施の形態]
次に、本発明の第6の実施の形態について説明する。図8は本発明の第6の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4と同様の構成には同一の符号を付してある。本実施の形態は、第3の実施の形態の変形例であり、VCO12の出力端子とVCO14の入力端子との間に減衰器31を設けたものである。
【0038】
本実施の形態では、注入信号9を減衰させる減衰器31を設けることにより、再生クロック7の位相が注入信号9に支配されないように注入信号9のレベルを調整することができ、入力データ4の位相により一層同期した再生クロック7を生成することができる。
【0039】
なお、第4の実施の形態と第5の実施の形態を組み合わせてもよいし、第4の実施の形態と第6の実施の形態を組み合わせてもよい。また、第4の実施の形態のバッファ増幅器15を減衰器に置き換えてもよい。
【0040】
[第7の実施の形態]
次に、本発明の第7の実施の形態について説明する。図9は本発明の第7の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4、図6と同様の構成には同一の符号を付してある。本実施の形態と図6に示した第4の実施の形態との相違は、G−VCO13の注入端子にも注入信号9を注入していることである。
【0041】
本実施の形態では、第3の実施の形態と同様にVCO14を設けて、このVCO14の入力端子に注入信号9を注入すると共に、第1の実施の形態と同様にG−VCO13の注入端子にも注入信号9を注入し、さらに第4の実施の形態と同様にバッファ増幅器15を設けることにより、再生クロック7のジッタを低減すると共に、入力データ4に対する位相同期をより確実に実現することができ、より一層の高安定動作を図ることができる。
【0042】
[第8の実施の形態]
次に、本発明の第8の実施の形態について説明する。図10は本発明の第8の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4、図6と同様の構成には同一の符号を付してある。本実施の形態と図7に示した第5の実施の形態との相違は、G−VCO13の注入端子にも注入信号9を注入していることと、VCO12の出力端子とG−VCO13の注入端子およびバッファ増幅器16の入力端子との間に減衰器31を設けていることである。
【0043】
本実施の形態では、第3の実施の形態と同様にVCO14を設けて、第5の実施の形態と同様にVCO12の出力端子とVCO14の入力端子との間にバッファ増幅器16を設け、さらに第6の実施の形態と同様に減衰器31を介してG−VCO13の注入端子およびバッファ増幅器16の入力端子に注入信号9を注入することにより、再生クロック7のジッタを低減すると共に、入力データ4に対する位相同期をより確実に実現することができ、より一層の高安定動作を図ることができる。
【0044】
なお、第7、第8の実施の形態に限定されず、第7の実施の形態において、さらに第8の実施の形態のように注入信号9の注入経路にバッファ増幅器や減衰器を備えた構成としても構わない。また、第8の実施の形態におけるバッファ増幅器16は減衰器であっても構わない。また、注入信号9を注入するのは、G−VCO13とVCO14のうちいずれか1個であってもよい。
【0045】
また、第1〜第8の実施の形態においては、注入信号9としてVCO12の出力クロックを用いているが、これに限るものではなく、入力データ4のデータレートと等しい周波数の参照クロック5を注入信号9として用いてもよい。
【0046】
また、第3〜第6の実施の形態において、注入信号9を注入するのは、G−VCO13であってもよい。
また、VCO14をn個(nは1以上の整数)縦続接続してもよい。さらに、1個のVCO14の出力端子とその直後のVCO14の入力端子との間にバッファ増幅器または減衰器を設けてもよい。
【産業上の利用可能性】
【0047】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。
【符号の説明】
【0048】
2…周波数比較器、3…フリップフロップ、4…入力データ、5…参照クロック、6…再生データ、7…再生クロック、8…制御信号、9…注入信号、10…ゲーティング回路、12,13,14…VCO、15,16…バッファ増幅器、30,31…減衰器。
【技術分野】
【0001】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うCDR回路に関するものである。
【背景技術】
【0002】
FTTH(Fiber To The Home)を実現する手段として開発が進められているPON(Passive Optical Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングするCDR(Clock Data Recovery)回路が必須である。この種の回路は、例えば非特許文献1において参照できる。
【0003】
図11はこのような用途に用いられるCDR回路の構成例を示している。ゲーティング回路10に入力データ4が入力されると、入力データ4のエッジに同期したパルスが出力される。ゲーティング回路10からのエッジパルスがゲート付きのVCO(Voltage Controlled Oscillator:電圧制御発振器)であるゲーティッドVCO(以下、G−VCOとする)11に入力されると、G−VCO11は、当該エッジパルスのタイミング、つまり電圧値偏移点をトリガとしてその発振位相がエッジパルスの位相(すなわち、入力データ4の位相)と合うように調整される。位相を調整された発振信号は、入力データ4との位相が合った再生クロック7としてG−VCO11から出力される。再生クロック7は、フリップフロップ(以下、F/Fとする)3のクロック端子に入力され、F/F3のデータ入力端子に入力される入力データ4のリタイミングに使用される。これにより、F/F3から再生データ6が出力される。
【0004】
一方、G−VCO11と同一構成のサブVCO12が周波数比較器2と共にPLL(Phase-Locked Loop)を形成している。このサブVCO12は、入力データ4のデータレートと等しい周波数の参照クロック5またはその周波数の整数分の1の周波数の参照クロック5の近辺の周波数で発振している。周波数比較器2は、サブVCO12から出力される出力クロックの周波数と参照クロック5の周波数とを比較し、サブVCO12の出力クロックの周波数が参照クロック5の周波数より高ければ、サブVCO12の発振周波数を下げるように制御する制御信号8を出力し、サブVCO12の出力クロックの周波数が参照クロック5の周波数より低ければ、サブVCO12の発振周波数を上げるように制御する制御信号8を出力する。周波数比較器2から出力される制御信号8は、サブVCO12の周波数制御端子に供給されると同時に、G−VCO11の周波数制御端子にも供給される。これにより、サブVCO12から出力されるクロックの周波数とG−VCO11から出力される再生クロック7の周波数とが同じになるように制御される。
【0005】
図11に示した従来構成によれば、入力データ4のデータレートとG−VCO11から出力される再生クロック7の周波数とは常に一致するはずなので、入力データ4が入力された時にはG−VCO11は位相だけ合わせれば良く、瞬時に入力データ4との同期を確立することが期待できる。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】M.Nogawa,et al.,“A 10Gb/s Burst-Mode CDR IC in 0.13μm CMOS”,in 2005 IEEE International Solid-State Circuits Conference Digest,p.228-229,Feb.2005
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、図11に示したような構成が理想的に動作するためには、G−VCO11とサブVCO12が完全に同一であることが必要である。仮にIC上にこれらのVCOを同一構成で集積したとしても、プロセスのバラツキにより厳密に同一のVCOを形成することは事実上不可能である。したがって、図11に示した構成では、サブVCO12の発振周波数とG−VCO11から出力される再生クロック7の周波数にズレが生じ、ジッタの増大などを引き起こしてしまう可能性があった。更に、仮に全く同一のVCOで構成できたとしても、G−VCO11の発振周波数はフィードフォワードで制御されるため、PLL制御されるサブVCO12とは異なり、発振周波数を厳密には一定に保つことができず、周波数誤差によるジッタの増大を招いてしまうという本質的な問題がある。また、図11に示した構成では、再生クロック7の位相を入力データ4の位相に合わせるので、入力データ4にジッタがあると、そのジッタがそのまま再生クロック7および再生データ6に現れてしまうという問題点もあった。
【0008】
本発明の目的は、上記従来の問題点を解決し、周波数安定度が高くジッタの少ない再生クロックを発生できるCDR回路を提供することにある。
【課題を解決するための手段】
【0009】
本発明のCDR回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第1の電圧制御発振器と、前記ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第2の電圧制御発振器と、前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路とを備え、前記入力データのデータレートと等しい周波数の参照クロックまたは前記第1の電圧制御発振器の出力クロックを注入信号として前記第2の電圧制御発振器に入力したことを特徴とするものである。
また、本発明のCDR回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第1の電圧制御発振器と、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合った出力クロックを出力する第2の電圧制御発振器と、この第2の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するn個(nは1以上の整数)の第3の電圧制御発振器と、前記入力データのデータ識別を、前記n個の第3の電圧制御発振器のうち最後尾の電圧制御発振器から出力されるクロックに基づいて行うデータ識別回路とを備え、前記入力データのデータレートと等しい周波数の参照クロックまたは前記第1の電圧制御発振器の出力クロックを注入信号として前記第2、第3の電圧制御発振器のうち少なくとも1個に入力したことを特徴とするものである。
【0010】
また、本発明のCDR回路の1構成例において、前記第2の電圧制御発振器は、一方の入力端子に前記ゲーティング回路の出力が入力される第1のゲート回路と、この第1のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第1のフィードバック発振回路とから構成され、前記第1のゲート回路の他方の入力端子に、前記第1のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするものである。
また、本発明のCDR回路の1構成例において、前記第3の電圧制御発振器は、一方の入力端子が一定電圧に設定される第2のゲート回路と、この第2のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第2のフィードバック発振回路とから構成され、前記第2のゲート回路の他方の入力端子に、前段の電圧制御発振器の出力と前記第2のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするものである。
【0011】
また、本発明のCDR回路の1構成例は、さらに、前記第2、第3の電圧制御発振器のうち少なくとも1個に入力される前記注入信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のCDR回路の1構成例は、さらに、前記第2の電圧制御発振器の出力端子と前記n個の第3の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記n個の第3の電圧制御発振器のうち1個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも1箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のCDR回路の1構成例は、前記電圧制御発振器を全て同一構成としたことを特徴とするものである。
また、本発明のCDR回路の1構成例において、前記位相同期ループは、前記第1の電圧制御発振器と、前記参照クロックと前記第1の電圧制御発振器の出力信号とを比較して周波数制御信号を前記第1の電圧制御発振器の周波数制御端子に供給する周波数比較器とから構成され、前記周波数比較器は、前記周波数制御信号を、前記第2、第3の電圧制御発振器のうち少なくとも1個の電圧制御発振器の周波数制御端子にも供給することを特徴とするものである。
【発明の効果】
【0012】
本発明によれば、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第1の電圧制御発振器と、ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整する第2の電圧制御発振器とを設け、入力データのデータレートと等しい周波数の参照クロックまたは第1の電圧制御発振器の出力クロックという高安定化されたクロック信号を注入信号として第2の電圧制御発振器に入力することにより、周波数安定度が高くジッタの少ない再生クロックを生成することができる。その結果、本発明では、CDR回路を用いるPONシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。
【0013】
また、本発明では、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第1の電圧制御発振器と、ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整する第2の電圧制御発振器と、第2の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するn個の第3の電圧制御発振器とを設け、入力データのデータレートと等しい周波数の参照クロックまたは第1の電圧制御発振器の出力クロックという高安定化されたクロック信号を注入信号として第2、第3の電圧制御発振器のうち少なくとも1個に入力することにより、周波数安定度が高くジッタのより一層少ない再生クロックを生成することができる。その結果、本発明では、CDR回路を用いるPONシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。
【0014】
また、本発明では、第2、第3の電圧制御発振器のうち少なくとも1個に入力される注入信号を減衰させるバッファ増幅器または減衰器を設けることにより、入力データの位相により一層同期した再生クロックを生成することができる。
【0015】
また、本発明では、第2の電圧制御発振器の出力端子とn個の第3の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、n個の第3の電圧制御発振器のうち1個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも1箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を設けることにより、再生クロックのジッタをより一層低減することが可能になる。
【図面の簡単な説明】
【0016】
【図1】本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。
【図2】本発明の第1の実施の形態に係るCDR回路におけるG−VCOの構成の1例を示す回路図である。
【図3】本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図である。
【図4】本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図である。
【図5】本発明の第3の実施の形態に係るCDR回路におけるVCOの構成の1例を示す回路図である。
【図6】本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図である。
【図7】本発明の第5の実施の形態に係るCDR回路の構成を示すブロック図である。
【図8】本発明の第6の実施の形態に係るCDR回路の構成を示すブロック図である。
【図9】本発明の第7の実施の形態に係るCDR回路の構成を示すブロック図である。
【図10】本発明の第8の実施の形態に係るCDR回路の構成を示すブロック図である。
【図11】従来のCDR回路の構成を示すブロック図である。
【発明を実施するための形態】
【0017】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、周波数比較器2と、F/F3と、ゲーティング回路10と、VCO12と、G−VCO13とから構成される。図11に示した従来のCDR回路との相違は、VCO12の出力クロックを注入信号9としてメインVCOであるG−VCO13に注入している点である。
【0018】
VCO12は、入力データ4のデータレートと等しい周波数の参照クロック5が入力されていれば、CDR回路への入力データ4の入力の有無にかかわらず、参照クロック5に同期した周波数安定度の非常に高いクロックを出力する。このような高安定なクロックを注入信号9としてG−VCO13に注入することで、従来は周波数制御信号のフィードフォワード制御のみで安定化していたG−VCO13を、非常に安定度の高い状態に保つことができるため、入力データ4に多くのジッタが含まれている場合においても、ジッタを低減した再生クロック7を再生できることになる。以下に、本実施の形態のCDR回路の動作を詳述する。
【0019】
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときに、例えば幅がT/2(Tは入力データ4の周期)のパルスを出力する。あるいは、ゲーティング回路10は、入力データ4が「1」から「0」に遷移したときにパルスを出力してもよい。こうして、ゲーティング回路10は、入力データ4のエッジを検出し、発振位相制御信号となるエッジパルスを生成する。ゲーティング回路10の出力パルスは、G−VCO13の入力端子に入力される。
【0020】
G−VCO13から出力される再生クロック7の位相は、ゲーティング回路10の出力パルスにより制御される。すなわち、G−VCO13は、ゲーティング回路10から例えば値が「0」のパルスが出力されたときはリセットされ「0」を出力し、パルスの出力が終了してゲーティング回路10の出力が「1」になった途端に発振を始め、ゲーティング回路10の出力が「1」の間は発振を続ける。こうして、G−VCO13においては、再生クロック7の位相が入力データ4の位相と合うように調整される。
【0021】
データ識別回路となるF/F3は、入力データ4を再生クロック7の所定のタイミング(例えば再生クロック7の立ち上がり)でリタイミングして、再生データ6を出力する。
一方、VCO12と周波数比較器2とは、周波数制御回路を構成しており、入力データ4のデータレートと等しい周波数の参照クロック5と同じ周波数で発振している。
【0022】
周波数比較器2の出力端子から出力される制御信号8は、VCO12の周波数制御端子に供給されると同時に、G−VCO13の周波数制御端子にも供給される。G−VCO13およびVCO12は同じ回路構成であるため、同一の制御信号8が供給されると同一の周波数で発振する。したがって、VCO12の発振周波数と再生クロック7の周波数とが同じになるように制御される。G−VCO13およびVCO12は、例えば多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。
【0023】
以上の動作は図11に示した従来のCDR回路と同様であるが、本実施の形態では、さらにVCO12の出力クロックを注入信号9としてG−VCO13に注入している。図2はG−VCO13の構成の1例を示す回路図である。G−VCO13は、一方の入力端子がG−VCO13の入力端子に接続され、他方の入力端子がG−VCO13の出力端子および注入端子に接続されたNAND130と、NAND130の出力を入力とするインバータ131と、インバータ131の出力を入力とし、出力端子がG−VCO13の出力端子に接続されたインバータ132と、一端がインバータ131の出力端子およびインバータ132の入力端子に接続され、容量制御端子(図示せず)がG−VCO13の周波数制御端子に接続された可変容量素子(バラクタダイオード)133とから構成される。
【0024】
VCO12もG−VCO13と同じ回路構成で実現できる。ただし、VCO12の場合は、入力段のNANDの一方の入力端子(図2に示したG−VCO13においてゲーティング回路10からのエッジパルスを受ける入力端子)がプルアップされ、NANDの他方の入力端子にはVCO12の出力クロックのみが入力されるようにしておけばよい。これにより、常時発振するVCOとして使用できる。
【0025】
前述のとおり、VCO12の発振周波数は、周波数比較器2による閉ループ制御によって参照クロック5の周波数と同一になるよう高安低化制御されている。したがって、G−VCO13の可変容量素子133にもVCO12の制御信号8と同じ制御信号を入力すれば、VCO12とG−VCO13は同一の周波数で発振することが期待される。しかしながら、厳密には2つのVCOの特性を完全に同一にすることは不可能であることに加えて、G−VCO13の発振周波数はフィードフォワードで制御されるため、G−VCO13の発振周波数の揺らぎを抑えることは非常に困難である。
【0026】
そこで、本実施の形態では、G−VCO13内のNAND130の2つの入力端子のうち再生クロック7の帰還を受けている方の入力端子に、VCO12の出力クロックを注入信号9として注入するようにした。参照クロック5により高安定化されているVCO12の出力クロックの影響を受けることで、G−VCO13の発振周波数はより安定する。G−VCO13の発振周波数が安定するのは、発振の立ち上がり段階で注入されたVCO12のクロックが、発振の種火的な役割を果たすためと、入力データ4の周波数変動に対して安定化手段のような役割を果たすためである。その結果、本実施の形態では、周波数の揺らぎを抑制した高安定な再生クロック7を生成することができる。
【0027】
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。本実施の形態は、第1の実施の形態の変形例であり、VCO12の出力端子とG−VCO13の注入端子との間に減衰器30を設けたものである。
【0028】
第1の実施の形態によれば、周波数の揺らぎを抑制した高安定な再生クロック7を生成することができるが、注入信号9には、入力データ4に対する位相同期の確立を遅くしてしまうという副作用もある。そこで、本実施の形態では、注入信号9を減衰させる減衰器30を設けることにより、注入信号9が高レベルになった場合であっても、再生クロック7の位相が注入信号9に支配されないように注入信号9を弱めることができ、入力データ4の位相に同期した再生クロック7を生成することができる。
【0029】
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。本実施の形態と図1に示した第1の実施の形態との相違は、VCO12からの注入信号9をG−VCO13に注入する代わりに、G−VCO13の出力端子とF/F3のクロック端子との間にVCO14を設け、注入信号9をVCO14の入力端子に注入するようにしたことである。
【0030】
VCO14は、VCO12、G−VCO13と同じ回路構成であることが好ましい。図5はVCO14の構成の1例を示す回路図である。VCO14は、一方の入力端子がプルアップされ、他方の入力端子がVCO14の入力端子およびVCO14の出力端子に接続されたNAND140と、NAND140の出力を入力とするインバータ141と、インバータ141の出力を入力とし、出力端子がVCO14の出力端子に接続されたインバータ142と、一端がインバータ141の出力端子およびインバータ142の入力端子に接続され、容量制御端子(図示せず)がVCO14の周波数制御端子に接続された可変容量素子143とから構成される。前述のとおり、注入信号9は、VCO14の入力端子に注入される。
【0031】
G−VCO13、VCO12、VCO14を同じ構成とすれば、VCO12を用いた閉ループ制御で生成された制御信号8をG−VCO13およびVCO14にも入力することで、3つのVCOは同一の周波数で発振することが期待される。
本実施の形態では、第1の実施の形態のCDR回路に対してVCO14を付加することにより、入力データ4にジッタが含まれている場合においても、再生クロック7のジッタをより一層低減することができる。このジッタの低減効果は、G−VCO13と注入信号9が入力されるVCO14の2段階でジッタを低減できることに起因する。
【0032】
さらに、本実施の形態では、ゲーティング回路10からのパルスではなく、G−VCO13で生成したクロックをVCO14に入力して再生クロック7を生成していることから、入力データ4に対する位相同期をより確実に実現することができる。したがって、より一層高安定かつジッタの小さい再生クロック7を生成することが可能になる。
【0033】
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図6は本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4と同様の構成には同一の符号を付してある。本実施の形態は、第3の実施の形態の変形例であり、G−VCO13の出力端子とVCO14の入力端子との間にバッファ増幅器15を設けたものである。
【0034】
バッファ増幅器15としては、好ましくはその駆動力がVCO14の最終段のバッファ(図5の例ではインバータ142)の駆動力よりも弱いものを用いる。本実施の形態では、バッファ増幅器15を備えることにより、ジッタなど不要な信号成分のVCO14への伝達を抑圧することが可能になる。VCO14から出力される再生クロック7の位相は、G−VCO13の出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整されるが、G−VCO13の影響が小さいことから、G−VCO13の出力クロックの位相に瞬時に追従することはない。したがって、入力データ4にジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロック7のジッタを低減することができる。
【0035】
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図7は本発明の第5の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4と同様の構成には同一の符号を付してある。本実施の形態は、第3の実施の形態の変形例であり、VCO12の出力端子とVCO14の入力端子との間にバッファ増幅器16を設けたものである。
【0036】
本実施の形態では、注入信号9を減衰させるバッファ増幅器16を設けることにより、注入信号9が高レベルになった場合であっても、再生クロック7の位相が注入信号9に支配されないように注入信号9のレベルを調整することができ、入力データ4の位相により一層同期した再生クロック7を生成することができる。
【0037】
[第6の実施の形態]
次に、本発明の第6の実施の形態について説明する。図8は本発明の第6の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4と同様の構成には同一の符号を付してある。本実施の形態は、第3の実施の形態の変形例であり、VCO12の出力端子とVCO14の入力端子との間に減衰器31を設けたものである。
【0038】
本実施の形態では、注入信号9を減衰させる減衰器31を設けることにより、再生クロック7の位相が注入信号9に支配されないように注入信号9のレベルを調整することができ、入力データ4の位相により一層同期した再生クロック7を生成することができる。
【0039】
なお、第4の実施の形態と第5の実施の形態を組み合わせてもよいし、第4の実施の形態と第6の実施の形態を組み合わせてもよい。また、第4の実施の形態のバッファ増幅器15を減衰器に置き換えてもよい。
【0040】
[第7の実施の形態]
次に、本発明の第7の実施の形態について説明する。図9は本発明の第7の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4、図6と同様の構成には同一の符号を付してある。本実施の形態と図6に示した第4の実施の形態との相違は、G−VCO13の注入端子にも注入信号9を注入していることである。
【0041】
本実施の形態では、第3の実施の形態と同様にVCO14を設けて、このVCO14の入力端子に注入信号9を注入すると共に、第1の実施の形態と同様にG−VCO13の注入端子にも注入信号9を注入し、さらに第4の実施の形態と同様にバッファ増幅器15を設けることにより、再生クロック7のジッタを低減すると共に、入力データ4に対する位相同期をより確実に実現することができ、より一層の高安定動作を図ることができる。
【0042】
[第8の実施の形態]
次に、本発明の第8の実施の形態について説明する。図10は本発明の第8の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図4、図6と同様の構成には同一の符号を付してある。本実施の形態と図7に示した第5の実施の形態との相違は、G−VCO13の注入端子にも注入信号9を注入していることと、VCO12の出力端子とG−VCO13の注入端子およびバッファ増幅器16の入力端子との間に減衰器31を設けていることである。
【0043】
本実施の形態では、第3の実施の形態と同様にVCO14を設けて、第5の実施の形態と同様にVCO12の出力端子とVCO14の入力端子との間にバッファ増幅器16を設け、さらに第6の実施の形態と同様に減衰器31を介してG−VCO13の注入端子およびバッファ増幅器16の入力端子に注入信号9を注入することにより、再生クロック7のジッタを低減すると共に、入力データ4に対する位相同期をより確実に実現することができ、より一層の高安定動作を図ることができる。
【0044】
なお、第7、第8の実施の形態に限定されず、第7の実施の形態において、さらに第8の実施の形態のように注入信号9の注入経路にバッファ増幅器や減衰器を備えた構成としても構わない。また、第8の実施の形態におけるバッファ増幅器16は減衰器であっても構わない。また、注入信号9を注入するのは、G−VCO13とVCO14のうちいずれか1個であってもよい。
【0045】
また、第1〜第8の実施の形態においては、注入信号9としてVCO12の出力クロックを用いているが、これに限るものではなく、入力データ4のデータレートと等しい周波数の参照クロック5を注入信号9として用いてもよい。
【0046】
また、第3〜第6の実施の形態において、注入信号9を注入するのは、G−VCO13であってもよい。
また、VCO14をn個(nは1以上の整数)縦続接続してもよい。さらに、1個のVCO14の出力端子とその直後のVCO14の入力端子との間にバッファ増幅器または減衰器を設けてもよい。
【産業上の利用可能性】
【0047】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。
【符号の説明】
【0048】
2…周波数比較器、3…フリップフロップ、4…入力データ、5…参照クロック、6…再生データ、7…再生クロック、8…制御信号、9…注入信号、10…ゲーティング回路、12,13,14…VCO、15,16…バッファ増幅器、30,31…減衰器。
【特許請求の範囲】
【請求項1】
入力データが遷移したときにパルスを出力するゲーティング回路と、
位相同期ループ中に配置された第1の電圧制御発振器と、
前記ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第2の電圧制御発振器と、
前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路とを備え、
前記入力データのデータレートと等しい周波数の参照クロックまたは前記第1の電圧制御発振器の出力クロックを注入信号として前記第2の電圧制御発振器に入力したことを特徴とするCDR回路。
【請求項2】
入力データが遷移したときにパルスを出力するゲーティング回路と、
位相同期ループ中に配置された第1の電圧制御発振器と、
前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合った出力クロックを出力する第2の電圧制御発振器と、
この第2の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するn個(nは1以上の整数)の第3の電圧制御発振器と、
前記入力データのデータ識別を、前記n個の第3の電圧制御発振器のうち最後尾の電圧制御発振器から出力されるクロックに基づいて行うデータ識別回路とを備え、
前記入力データのデータレートと等しい周波数の参照クロックまたは前記第1の電圧制御発振器の出力クロックを注入信号として前記第2、第3の電圧制御発振器のうち少なくとも1個に入力したことを特徴とするCDR回路。
【請求項3】
請求項1または2に記載のCDR回路において、
前記第2の電圧制御発振器は、
一方の入力端子に前記ゲーティング回路の出力が入力される第1のゲート回路と、
この第1のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第1のフィードバック発振回路とから構成され、
前記第1のゲート回路の他方の入力端子に、前記第1のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするCDR回路。
【請求項4】
請求項2または3に記載のCDR回路において、
前記第3の電圧制御発振器は、
一方の入力端子が一定電圧に設定される第2のゲート回路と、
この第2のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第2のフィードバック発振回路とから構成され、
前記第2のゲート回路の他方の入力端子に、前段の電圧制御発振器の出力と前記第2のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするCDR回路。
【請求項5】
請求項1乃至4のいずれか1項に記載のCDR回路において、
さらに、前記第2、第3の電圧制御発振器のうち少なくとも1個に入力される前記注入信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするCDR回路。
【請求項6】
請求項1乃至5のいずれか1項に記載のCDR回路において、
さらに、前記第2の電圧制御発振器の出力端子と前記n個の第3の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記n個の第3の電圧制御発振器のうち1個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも1箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を備えることを特徴とするCDR回路。
【請求項7】
請求項1乃至6のいずれか1項に記載のCDR回路において、
前記電圧制御発振器を全て同一構成としたことを特徴とするCDR回路。
【請求項8】
請求項7に記載のCDR回路において、
前記位相同期ループは、
前記第1の電圧制御発振器と、
前記参照クロックと前記第1の電圧制御発振器の出力信号とを比較して周波数制御信号を前記第1の電圧制御発振器の周波数制御端子に供給する周波数比較器とから構成され、
前記周波数比較器は、前記周波数制御信号を、前記第2、第3の電圧制御発振器のうち少なくとも1個の電圧制御発振器の周波数制御端子にも供給することを特徴とするCDR回路。
【請求項1】
入力データが遷移したときにパルスを出力するゲーティング回路と、
位相同期ループ中に配置された第1の電圧制御発振器と、
前記ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第2の電圧制御発振器と、
前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路とを備え、
前記入力データのデータレートと等しい周波数の参照クロックまたは前記第1の電圧制御発振器の出力クロックを注入信号として前記第2の電圧制御発振器に入力したことを特徴とするCDR回路。
【請求項2】
入力データが遷移したときにパルスを出力するゲーティング回路と、
位相同期ループ中に配置された第1の電圧制御発振器と、
前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合った出力クロックを出力する第2の電圧制御発振器と、
この第2の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するn個(nは1以上の整数)の第3の電圧制御発振器と、
前記入力データのデータ識別を、前記n個の第3の電圧制御発振器のうち最後尾の電圧制御発振器から出力されるクロックに基づいて行うデータ識別回路とを備え、
前記入力データのデータレートと等しい周波数の参照クロックまたは前記第1の電圧制御発振器の出力クロックを注入信号として前記第2、第3の電圧制御発振器のうち少なくとも1個に入力したことを特徴とするCDR回路。
【請求項3】
請求項1または2に記載のCDR回路において、
前記第2の電圧制御発振器は、
一方の入力端子に前記ゲーティング回路の出力が入力される第1のゲート回路と、
この第1のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第1のフィードバック発振回路とから構成され、
前記第1のゲート回路の他方の入力端子に、前記第1のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするCDR回路。
【請求項4】
請求項2または3に記載のCDR回路において、
前記第3の電圧制御発振器は、
一方の入力端子が一定電圧に設定される第2のゲート回路と、
この第2のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第2のフィードバック発振回路とから構成され、
前記第2のゲート回路の他方の入力端子に、前段の電圧制御発振器の出力と前記第2のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするCDR回路。
【請求項5】
請求項1乃至4のいずれか1項に記載のCDR回路において、
さらに、前記第2、第3の電圧制御発振器のうち少なくとも1個に入力される前記注入信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするCDR回路。
【請求項6】
請求項1乃至5のいずれか1項に記載のCDR回路において、
さらに、前記第2の電圧制御発振器の出力端子と前記n個の第3の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記n個の第3の電圧制御発振器のうち1個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも1箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を備えることを特徴とするCDR回路。
【請求項7】
請求項1乃至6のいずれか1項に記載のCDR回路において、
前記電圧制御発振器を全て同一構成としたことを特徴とするCDR回路。
【請求項8】
請求項7に記載のCDR回路において、
前記位相同期ループは、
前記第1の電圧制御発振器と、
前記参照クロックと前記第1の電圧制御発振器の出力信号とを比較して周波数制御信号を前記第1の電圧制御発振器の周波数制御端子に供給する周波数比較器とから構成され、
前記周波数比較器は、前記周波数制御信号を、前記第2、第3の電圧制御発振器のうち少なくとも1個の電圧制御発振器の周波数制御端子にも供給することを特徴とするCDR回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2011−155566(P2011−155566A)
【公開日】平成23年8月11日(2011.8.11)
【国際特許分類】
【出願番号】特願2010−16518(P2010−16518)
【出願日】平成22年1月28日(2010.1.28)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成23年8月11日(2011.8.11)
【国際特許分類】
【出願日】平成22年1月28日(2010.1.28)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
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