【課題】ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出する。
【解決手段】リング発振器２０の位相調整回路２１において、ゲート回路群２２から出力された自走クロック信号ＣＬＫＩＮＮを入力とするＭＯＳトランジスタＱ１、およびゲーティング回路１０からのゲーティング信号ＧＯＵＴＮを入力とするＭＯＳトランジスタＱ２の並列接続回路と、基準となるレファレンス電圧ＶＲＥＦを入力とするＭＯＳトランジスタＱ３とが差動対をなすＣＭＬ回路を構成し、当該ＣＭＬ回路で得られた自走クロック信号ＣＬＫＩＮＮとゲーティング信号ＧＯＵＴＮとの論理和またはその反転論理をクロック出力信号ＣＬＫＯＵＴとして出力する。 （もっと読む）

【課題】入力データビットストリームとともに伝達される周波数ジッタ及びクロック信号発生器によって生成される周波ジッタを減衰させることができる、位相平均化に基づくクロック及びデータ回復の方法等を提供する。
【解決手段】一実施形態で、方法は、第１のクロック信号の第１の周波数を第１の周波数と基準クロック周波数の基準クロック周波数との間の周波数差に基づき調整するステップ（６０３）と、第１のクロック信号の第１の周波数及び第１の位相を第１のクロック信号と入力データビットストリームとの間の位相差及び第１の周波数と基準クロック周波数との間の周波数差に基づき更に調整して、第１のクロック信号の第１の周波数及び第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するステップ（６０６）とを有する。 （もっと読む）

【課題】ジッタが小さく、面積が小さなクロック再生回路を提供する。
【解決手段】このクロック再生回路は、各ＵＧにおける外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転される信号ＰＤ＿Ｄｉｎと、内部クロック信号ＶＣＯＣＬＫに同期したクロック信号ＰＤ＿Ｃｉｎとを生成するエッジ抽出回路１と、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎの位相を比較し、比較結果を示す信号ＵＰ，ＤＮを出力する位相比較器６とを備える。したがって、各ＵＧで１回だけ位相比較を行なうので、データパターンに依存するジッタを抑制できる。 （もっと読む）

【課題】ＰＬＬ回路をベースとしたＣＤＲ回路を使用したトランシーバ間において、再同期を高速に行うことを目的とする。
【解決手段】ＰＬＬ回路により構成されるクロック抽出部１６に、受信信号を受信していない非受信状態の場合には、受信信号を受信している受信状態から非受信状態へ移行する時点におけるクロック信号の位相を示す位相情報を保持しておく受信側位相保持部２２を追加する。データ送信時には、受信側位相保持部２２が保持した位相情報を用いて生成されたクロック信号を用いて送信データを送信する。 （もっと読む）

【課題】前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ１に同期した再生クロック２を出力するＧ−ＶＣＯ１４と、入力データ１の識別再生を再生クロック２に基づいて行うフリップフロップ回路１２と、Ｇ−ＶＣＯ１４と同一周波数のクロックを出力するサブＶＣＯ１５と、再生クロック２とサブＶＣＯ１５の出力クロック４のいずれかを選択する選択回路１７と、選択回路１７の出力クロック８と参照クロック６とを周波数比較しその周波数差に応じた周波数制御信号５を出力する周波数比較器１６とを備える。選択回路１７は、少なくとも入力データ１が無信号である期間においてサブＶＣＯ１５の出力クロック４を選択し、残りの期間において再生クロック２を選択する。 （もっと読む）

【課題】連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩに、応答特性を損なうことなくシリアルデータ信号を入力する。
【解決手段】光受信装置は、データ信号期間／無信号期間を問わず信号を出力し続けるＬＡ回路６と、ＬＡ回路６の出力信号からクロックを抽出しデータを再生するバーストＣＤＲ回路２とを備える。バーストＣＤＲ回路２は、ＬＡ回路６の出力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器と、第１の電圧制御発振器と同一の周波数で発振する第２の電圧制御発振器と、第２の電圧制御発振器の出力と参照クロックとを周波数比較して、第１、第２の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数比較器と、ＬＡ回路６の出力信号の識別再生を再生クロックに基づいて行う識別回路とを有する。 （もっと読む）

【課題】ＰＯＮシステムの端末装置におけるクロック・データ再生部が省電力状態から起動する時の無駄な電力消費を低減し、かつ、迅速に確実な通信が可能となるようにする。
【解決手段】通常モード又は省電力モードの設定が可能であり、電圧制御型発振器２４３を含み、入力信号からクロック信号及びデータ信号を抽出する位相ロックループＬｐを備えたクロック・データ再生部２４Ａは、参照クロック信号を逓倍して出力する参照クロック逓倍回路２４９を備えるとともに、同じ電圧制御型発振器２４３を含み、位相ロックループＬｐが省電力モードから通常モードに移行する前に、参照クロック逓倍回路２４９を用いて電圧制御型発振器２４３による同期発振のトレーニングを行う周波数トレーニングループＬｆを備えている。 （もっと読む）

【課題】ジッタの抑圧と応答時間の短縮とを両立させる。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ１１と、Ｇ−ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１２と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ回路３と、入力データ４のデータ信号期間の少なくとも一部において、ゲーティング回路１０の出力パルスが再生クロック７に与える影響を、入力データ４の同期信号期間と比較して小さくするよう制御する可変減衰器１６とを備える。 （もっと読む）

【課題】単一の伝送路で、高速なシリアルデータを伝送可能な伝送技術を提供する。
【解決手段】受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数を有するサンプリングクロック信号ＣＬＫ４を発生する。第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。第２分周器２４は、受信したシリアルデータに応じたクロック信号ＣＬＫ_ＩＮを分周比Ｎで分周する。周波数比較器２０は、第１分周器２２の出力信号と第２分周器２４の出力信号の位相差に応じた位相周波数差信号ＰＦＤを発生する。制御電圧生成回路４２は、位相周波数差信号ＰＦＤに応じて、チャージポンプ回路４０の周波数を調節するための制御電圧Ｖｃｎｔ２を生成する。 （もっと読む）

【課題】 精度の高いタイミングによる再生を可能にするＩＰ受信装置、ＩＰ送信装置、およびＴＳ受信装置を提供する。
【解決手段】 外部のＩＰ送信装置１２からＩＰパケットを受信する受信部４１と、受信したＩＰパケットに基づいて、外部のＩＰ送信装置と当該ＩＰ受信装置との同期状態を示すパケットを生成して、外部のＩＰ送信装置１２に送信する送信部４５をもつＩＰ受信装置１３。 （もっと読む）

【課題】安定した再生クロック信号を高速に生成することができるクロック再生回路を提供することを課題とする。
【解決手段】クロック再生回路は、入力データに同期して第１のクロック信号をサンプリング及びホールドする第１のサンプルホールド回路（３１２）と、第１のクロック信号に対して周波数が同じで位相が９０度異なる第２のクロック信号を入力し、入力データに同期して第２のクロック信号をサンプリング及びホールドする第２のサンプルホールド回路（３１３）と、第１のクロック信号及び第２のサンプルホールド回路の出力信号をミキシングする第１のミキサ回路（３１４）と、第２のクロック信号及び第１のサンプルホールド回路の出力信号をミキシングする第２のミキサ回路（３１５）と、第２のミキサ回路の出力信号から第１のミキサ回路の出力信号を減算することにより再生クロック信号を出力する減算器（３１６）とを有する。 （もっと読む）

【課題】ＳＹＮＣ盤を設置することなく複数の伝送装置間でクロックの同期をとること。
【解決手段】複数の伝送装置のうちの一つであるマスタ伝送装置は、制御装置から複数の伝送装置に供給される共通のクロックである共通クロックと自装置で用いるクロックであるマスタクロックとの差分値を示す第一の差分値を算出する第一の算出部を備える。また、マスタ伝送装置は、第一の差分値をマスタ伝送装置以外のスレーブ伝送装置に通知する通知部を備える。一方、スレーブ伝送装置は、共通クロックと自装置で用いるクロックであるスレーブクロックとの差分値を示す第二の差分値を算出する第二の算出部を備える。また、スレーブ伝送装置は、マスタ伝送装置により通知された第一の差分値に第二の差分値が一致するように、スレーブクロックを生成する電圧制御発振器を制御する制御部を備える。 （もっと読む）

【課題】受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにする。
【解決手段】ループゲイン制御部３４から初期化フラグを受け取ったＰＬＬ制御誤差比較部３３は、制御誤差値を算出し、比較器６３において、この制御誤差値の大小比較を開始する。制御誤差比較結果に基づいてループフィルタ４３−１およびループフィルタ４３−２に供給するループゲインを制御する。伝送モード別ゲイン選択部７１は、複数の内部のレジスタのうち、伝送モード番号ＴＭに対応するループゲインレジスタG1main[TM]に保持させる値をゲイン制御シーケンサ７２から入力される値によって更新する。 （もっと読む）

【課題】サブサンプリングPLLの利点を保持したまま、フラクショナル分周を実現する。
【解決手段】電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。サブサンプリング位相比較器は、基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成する。電流生成回路は、供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有する。セレクト制御手段は、前記第1および第2標本化電圧を前記第2および第1チャージポンプにまたはこれと反対に供給する第1、第２供給モードを選択的に実行する。ループフィルタは、前記第1、第２の電流信号の合成電流信号を平滑化して、前記電圧制御発振器に与える前記制御電圧を生成する。 （もっと読む）

【課題】簡易な構成で、データおよびクロック間のタイミングスキューの制約をなくすとともに、データの周波数可変範囲を広くとることができるＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、基準クロック信号を用いてクロック信号を所望の周波数にロックするＬＴモードと、クロック信号をデータ信号に位相同期させる通常動作モードとを有する。ＣＤＲ回路は、ＶＣＯと、入力信号を平滑化して制御電圧を生成してＶＣＯに出力するＬＰＦと、ＬＴモード時に、基準クロック信号とクロック信号との周波数比較を行ない、該比較結果に応じた信号をＬＰＦに出力する周波数ループと、通常動作モード時に、データ信号とクロック信号との位相比較を行ない、該比較結果に応じた信号をＬＰＦに出力する位相ループと、基準クロック信号の周波数カウント値に応じてＶＣＯに設定する周波数レンジを調整する周波数検出回路とを備える。 （もっと読む）

【課題】方法は、Ｎ個の入力ストリームを受け取る工程を含む。
【解決手段】Ｎ個の入力ストリームおける入力データ・ビットに基づいて、回復されたクロック信号を生成する工程であって、回復されたクロック信号はクロック周波数及び回復されたクロック位相を有する工程と、回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及びクロック周波数を有する回復されたクロック信号に基づいてＮ個の入力ストリームのうちの一入力データ・ビットストリームに対するクロック信号を生成する工程と、Ｎ個のそれぞれのクロック信号と、Ｎ個の入力ビットストリームそれぞれとの間の位相差を検出する工程と、それぞれの位相差をなくすようＮ個のクロック信号の位相を調節する工程である。 （もっと読む）

【課題】複数のカメラを非同期伝送網によって接続した場合に、映像信号のタイミングを確実かつ容易に調整する。
【解決手段】映像を取得する複数のＣＨＵ２００と、非同期伝送網を介して複数のＣＨＵ２００のそれぞれに対応して接続され、複数のＣＨＵ２００のそれぞれから映像信号を取得する複数のＣＣＵ３００と、複数のＣＣＵ３００のそれぞれで取得される映像信号の遅延量を映像のフレーム単位で調整するＣＮＵ７００と、を備える。 （もっと読む）

【課題】複数のカメラを非同期伝送網によって接続した場合に、映像信号のタイミングを容易に調整する。
【解決手段】映像を取得する複数のＣＨＵ２００と、非同期伝送網６００を介して複数のＣＨＵ２００のそれぞれに対応して接続された複数のＣＣＵ３００と、複数のＣＣＵ３０で取得されるＣＨＵ２００の映像の遅延量が同一となるように調整するＣＮＵ７００と、を備える。この構成により、複数のカメラを非同期伝送網によって接続した場合に、映像信号のタイミングを容易に調整することが可能となる。 （もっと読む）

【課題】データ信号に長期間エッジが存在しない場合でも、データ受信の耐性を損なわず、一定のループゲインを保つクロックリカバリ回路を提供する。
【解決手段】ループフィルタ４０は制御電流を制御電圧に変換しかつ平滑して出力し、電圧制御発振器５０は制御電圧に対応する周波数を有するクロック信号ＣＬＫを発生し、周波数比較回路部１０はクロック信号ＣＬＫの周波数を基準クロック信号Ｆｒの周波数と比較して、比較結果に応じた制御電流をループフィルタ４０に出力し、位相比較器２１及びチャージポンプ２２はデータ信号ＤＡＴＡの位相をクロック信号ＣＬＫの位相と比較して、比較結果に応じた制御電流をループフィルタ４０に出力し、受信データ長測定回路３１はデータ信号ＤＡＴＡのデータ長を測定して期待値と比較し、データ長が期待値以上のときに制御信号Ｓ１を出力し、入力電圧制御回路は制御信号Ｓ１に応じた制御電流をループフィルタ４０に出力する。 （もっと読む）