位相同期回路および無線受信装置
【課題】サブサンプリングPLLの利点を保持したまま、フラクショナル分周を実現する。
【解決手段】電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。サブサンプリング位相比較器は、基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成する。電流生成回路は、供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有する。セレクト制御手段は、前記第1および第2標本化電圧を前記第2および第1チャージポンプにまたはこれと反対に供給する第1、第２供給モードを選択的に実行する。ループフィルタは、前記第1、第２の電流信号の合成電流信号を平滑化して、前記電圧制御発振器に与える前記制御電圧を生成する。
【解決手段】電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。サブサンプリング位相比較器は、基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成する。電流生成回路は、供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有する。セレクト制御手段は、前記第1および第2標本化電圧を前記第2および第1チャージポンプにまたはこれと反対に供給する第1、第２供給モードを選択的に実行する。ループフィルタは、前記第1、第２の電流信号の合成電流信号を平滑化して、前記電圧制御発振器に与える前記制御電圧を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、位相同期回路および無線受信装置に関し、たとえばPLL（Phase-Locked Loop）方式による信号生成技術に関する。
【背景技術】
【０００２】
近年、電圧制御発振器（VCO：Voltage-Controlled Oscillator）の出力信号を基準信号で直接、サンプリングすることで位相比較を行うサブサンプリングPLLが、注目を集めている。サブサンプリングPLLでは、通常の位相比較器で生じるデッドゾーンがなく、ループ利得を非常に高く出来る利点がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】B. Nauta, et al., ”A 2.2GHz 7.6mW Sub-Sampling PLL with -126dBc/Hz In-Band Phase Noise and 0.15psrms Jitter in 0.18um CMOS”, ISSCC 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のサブサンプリングPLLでは、整数分周でのみ位相同期が可能であり、フラクショナル（小数）分周での位相同期は実現できなかった。
【０００５】
本発明は、サブサンプリングPLLの利点を保持したまま、フラクショナル分周を実現した位相同期回路および無線受信装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様としての位相同期回路は、基準信号源と、電圧制御発振器と、サブサンプリング位相比較器と、電流生成回路と、セレクト制御手段と、ループフィルタと、を備える。
【０００７】
前記基準信号源は、基準信号を生成する。
【０００８】
前記電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。
【０００９】
前記サブサンプリング位相比較器は、前記基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成する。
【００１０】
前記電流生成回路は、供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有し、前記第1電流信号および前記第2電流信号の合成電流信号を生成する。
【００１１】
前記セレクト制御手段は、前記第1および第2標本化電圧を前記第2および第1チャージポンプに供給する第1供給モード、および前記第1および第2標本化電圧を前記第1および第2チャージポンプに供給する第2供給モードを選択的に実行する。
【００１２】
前記ループフィルタは、前記合成電流信号を平滑化することにより、前記電圧制御発振器に与える前記制御電圧を生成する。
【図面の簡単な説明】
【００１３】
【図１】第1実施形態に係る位相同期回路の構成を示す。
【図２】第1実施形態に係るセレクト信号生成部の詳細構成を示す。
【図３】第1実施形態に係るPLLの位相同期前後のタイムチャートを示す。
【図４】第2実施形態に係るPLLの構成を示す。
【図５】第3実施形態に係るPLLの構成を示す。
【図６】DEM信号生成部，DEMセレクタおよびセレクト信号生成器の構成を示す。
【図７】第4実施形態に係るPLLの構成を示す。
【図８】第4実施形態に係るセレクト信号生成部の構成を示す。
【図９】第4実施形態に係るPLLのタイムチャートを示す。
【図１０】第5実施形態に係るPLLの構成を示す。
【図１１】第6実施形態に係るPLLの構成を示す。
【図１２】第6実施形態に係るPLLのタイムチャートを示す。
【図１３】第6実施形態に係るセレクト信号生成部の構成を示す。
【図１４】ΔΣ変調器の動作を説明するための図である。
【図１５】第7実施形態に係る受信機の構成を示す。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら実施形態について詳細に説明する。
【００１５】
（第1実施形態）
図1に第1実施形態に係る位相同期回路（Phase-Locked Loop）の構成を示す。
【００１６】
図1のPLLは、基準信号源110、電圧制御発振器（VCO：Voltage-Controlled Oscillator）120、サブサンプリング位相比較器130、チャージポンプ回路140、セレクト信号生成部150、スイッチ回路151、152、ループフィルタ160を備える。セレクト信号生成部150、スイッチ回路151、152は、セレクト制御手段を成す。
【００１７】
基準信号源110は、所定の周波数を有する基準信号を生成する。基準信号源110は、生成した基準信号をサブサンプリング位相比較器130に出力する。
【００１８】
電圧制御発振器120は、与えられる制御電圧に応じて周波数が制御される2×N個の多相信号を生成および出力する。制御電圧はループフィルタ160から与えられる。Nは1以上の任意の整数である。
【００１９】
本実施形態ではN=2とし、電圧制御発振器120は、4相の信号を生成する。4相の信号をそれぞれ、VCO[0],VCO[1],VCO[2],VCO[3]と表す。
【００２０】
VCO[2]信号は、VCO[0] 信号より位相がπ遅れている。VCO[1] 信号は、VCO[0] 信号から位相が＋π/2遅れた信号である。VCO[3] 信号は、VCO[2] 信号から位相が＋π/2遅れている。したがって、VCO[2]は、VCO[0]信号の差動信号であり、VCO[3]はVCO[1]の差動信号である。
【００２１】
要するにVCO［0］信号の位相を0（0°）とすると、VCO［1］信号の位相はπ／2（90°）、VCO［2］信号の位相はπ（180°）、VCO［3］信号の位相は3／2π（270°）となる。
【００２２】
VCO［0］〜VCO[3]の各信号は、方形波の形態を有してもよいし、正弦波状の形態を有してもよい。
【００２３】
VCO［0］は第1信号、VCO[2]は第2信号、VCO[1]は第3信号、VCO[3]は第4信号に対応する。
【００２４】
VCO120の構成は多相信号を取り出せるものならば何でもよく、例えばLCタンクで構成されたQ-VCOでもよい。
【００２５】
VCO120は、生成した4相信号を、サブサンプリング位相比較器130に出力する。
【００２６】
サブサンプリング位相比較器130は、サンプリング回路130［0］、130［1］、130［2］、130［3］を備える。
【００２７】
各サンプリング回路は、スイッチと容量のみを用いた単純なトラックホールド回路で構成されているが、標本化できる回路ならば、どのような回路でも良い。
【００２８】
サンプリング回路130［0］は、基準信号の周期毎に、VCO[0]信号を標本化し、標本化電圧を取得する。
【００２９】
同様に、サンプリング回路130［1］、130［2］、130［3］は、基準信号の周期毎に、VCO[1]、VCO［2］、VCO[3]信号を標本化し、それぞれ標本化電圧を取得する。
【００３０】
標本化は、たとえば基準信号の立ち上がりエッジで、各サンプリング回路でそれぞれ同時に行う。
【００３１】
VCO［0］信号の標本化電圧は第1標本化電圧、VCO［1］信号の標本化電圧は第3標本化電圧、VCO［2］信号の標本化電圧は第2標本化電圧、VCO［3］信号の標本化電圧は第4標本化電圧、に対応する。
【００３２】
VCO[0]信号の標本化電圧は、UPチャージポンプP1と、DNチャージポンプP2に与えられる。
【００３３】
VCO[1]信号の標本化電圧は、UPチャージポンプP5と、DNチャージポンプP6に与えられる。
【００３４】
VCO[2]信号の標本化電圧は、UPチャージポンプP3と、DNチャージポンプP4に与えられる。
【００３５】
VCO[3]信号の標本化電圧は、UPチャージポンプP7と、DNチャージポンプP8に与えられる。
【００３６】
チャージポンプ回路140は、上側のUPチャージポンプP1,P5，P3,P7と、下側のDNチャージポンプP2,P6,P4,P8を備える。各チャージポンプは、それぞれ電流源として構成される。
【００３７】
UPチャージポンプP1,P5，P3,P7は、それぞれ供給電圧に応じて、基準に対して正の電流信号を生成する。供給電圧が大きいほど、大きな正の電流信号を生成する。
【００３８】
DNチャージポンプP2,P6,P4,P8は、それぞれ供給電圧に応じて、基準に対して負の電流信号を生成する。供給電圧が大きいほど、大きな負の電流信号を生成する。
【００３９】
チャージポンプP1,P2,P3,P4,P5,P6,P7,P8により生成される電流信号は第1、第2、第3、第4、第5、第6、第7、第8電流信号に対応する。
【００４０】
本例では、チャージポンプ回路140は、UP/DNの2つの電流源の対を４つ備えて構成されているが、これらの各対を、テイル電流によって構成される差動対でそれぞれ構成することも可能である。
【００４１】
スイッチ回路151は、チャージポンプP1,P5、P3、P7のオン・オフを切り換えるスイッチUS0、US1、US2、US3を有する。
【００４２】
スイッチ回路152は、チャージポンプP2,P6,P4,P8のオン・オフを切り換えるスイッチDS0、DS1、DS2、DS3を備える。
【００４３】
スイッチUS0〜US3がオンのときは、それぞれ対応するUPチャージポンプが選択される。選択されたUPチャージポンプは、対応するサンプリング回路から与えられた標本化電圧に応じた電流信号を生成する。対応するスイッチがオフであるときは、UPチャージポンプは、対応するサンプリング回路から標本化電圧が与えられても、動作しない。
【００４４】
スイッチDS0〜DS3がオンのときは、それぞれ対応するDPチャージポンプが選択される。選択されたDPチャージポンプは、対応するサンプリング回路から与えられた標本化電圧に応じて電流信号を生成する。対応するスイッチがオフであるときは、DNチャージポンプは、対応するサンプリング回路から標本化電圧が与えられても、動作しない。
【００４５】
セレクト信号生成部150は、スイッチUS0〜US3と、スイッチDS0〜DS3のオンおよびオフを制御することにより、UPチャージポンプおよびDNチャージポンプの選択をそれぞれ1つ行う。選択は、基準信号の周期毎に行う。たとえば、基準信号の立ち上がりエッジで、選択を行う。
【００４６】
セレクト信号生成部150は、
（1）UPチャージポンプP3およびDNチャージポンプP2の組への電圧供給（つまり、VCO[0]の標本化電圧がDNのチャージポンプ、VCO［2］の標本化電圧がUPのチャージポンプに入力）、
（2）UPチャージポンプP1およびDNチャージポンプP4の組への電圧供給（つまり、VCO[2]の標本化電圧がDNのチャージポンプ、VCO［0］の標本化電圧がUPのチャージポンプに入力）
（3）UPチャージポンプP7およびDNチャージポンプP6の組への電圧供給（つまり、VCO[1]の標本化電圧がDNのチャージポンプ、VCO［3］の標本化電圧がUPのチャージポンプに入力）
(4)UPチャージポンプP5およびDNチャージポンプP8の組への電圧供給（つまり、VCO[3]の標本化電圧がDNのチャージポンプ、VCO［1］の標本化電圧がUPのチャージポンプに入力）
のうちの4つまたは2つを、目標とする小数分周比に応じた順番で選択的に実行する。
【００４７】
(1)〜(4)に示した各組はいずれも、互いに逆相関係にある2つのVCO信号の標本化電圧が入力されるチャージポンプ組であり、したがって、差動動作するチャージポンプ組である。
【００４８】
（1）の実行は、第1供給モードの実行に対応する。
【００４９】
（2）の実行は、第2供給モードの実行に対応する。
【００５０】
（3）の実行は、第3供給モードの実行に対応する。
【００５１】
（4）の実行は、第4供給モードの実行に対応する。
【００５２】
選択する順番、および選択する個数は、目標とする小数分周比に応じて決まる。
【００５３】
たとえば小数分周0．25の場合は、（1）、（3）、（2）、(4)、（1）、（3）、（2）、(4)、（1）・・・・のように、（1）、（3）、（2）、(4)、の順番で、繰り返し実行する。なお、この規則で繰り返されればよく、最初が(1)で開始されなくてもよい（以下同様）。
【００５４】
小数分周0．75の場合は、（2）、（3）、（1）、(4)、（2）、（3）、（1）、(4)、（2）・・・・のように、（2）、（3）、（1）、(4)、の順番で、繰り返し実行する。
【００５５】
小数分周0．5の場合は、(4)、（3）、(4)、（3）、(4)・・・のように、2つの組を繰り返し実行する。あるいは（1）、（2）、（2）、（3）・・・も可能である（ただしこの場合、ロックの基準となるVCO信号が、前者の選択の場合と変わる）。
【００５６】
チャージポンプ回路140では、セレクト信号生成部150により選択されたUPチャージポンプおよびDNチャージポンプにより生成された電流信号を合成し、合成電流信号をループフィルタ160に出力する。
【００５７】
ループフィルタ160は、チャージポンプ回路140から与えられる電流信号を平滑化して制御電圧を生成する。ループフィルタ160は、生成した制御電圧を、電圧制御発振器120に与える。
【００５８】
電圧制御発振器120は、ループフィルタ160から与えられる制御電圧に応じて発振周波数を制御し、4個の多相信号（VCO[0]〜VCO[3]信号）を生成および出力する。
【００５９】
図2にセレクト信号生成部150の詳細構成を示す。
【００６０】
セレクト信号生成部150は、パラメータKと、N（多相信号の個数）によって、複数の小数分周を実現可能に構成される。KはNより小さな値であり、整数でも、小数でもかまわない。
【００６１】
小数分周比は、K/Nによって表される。たとえば、K=1、N=4の場合は、K/N=1/4=0.25分周である。K=3、N=4の場合は、K/N=3/4=0.75分周である。K=2、N=4の場合は、K/N=2/4=0.5分周である。
【００６２】
セレクト信号生成部150は、カウンタ153と、デコーダ154とを備える。
【００６３】
カウンタ153は、パラメータKの値と、基準信号を入力とする。パラメータKの値は図示しない記憶手段に記憶されており、当該記憶手段から読み出す。本例ではK=1であるとする。Nの値は、前述の通り4である。
【００６４】
カウンタ153は、基準信号の周期毎（ここでは立ち上がりエッジ毎）に、パラメータKの値をカウントし、カウント値を出力する。ここでは、カウンタのビットを2ビットで表現し、カウント値が0〜3を循環するように構成する。換言すればK／N＝0.25をバイナリ表現するには2桁（0．5の桁、0．25の桁）のビットが、必要である。
【００６５】
カウント値が0〜3を循環することは、カウント毎にパラメータKの値を合計し、合計値の整数部分をNで除算したときの剰余（mod(カウント値の整数部分／N)）を出力することに等しい。modはモジュロ演算を示す。
【００６６】
本例ではK=1であるため、カウンタ値は、00,01,10,11,00,01,10,11,00,・・・、すなわち、0，1，2，3，0，1，2，3となる。
【００６７】
これをモジュロ演算で考えると、カウントするパラメータKの値の合計値は、初回のカウント値を0として、0，1，2，3，4，5，6，7，8・・・となる。したがって、モジュロ演算を行うと、0，1，2，3，0，1，2，3となる。
【００６８】
また、K=3のときは、カウンタ値は、00, 11, 10, 01, 00, 11, 10, 01, 00,・・・、すなわち、0，3，2，1，0，3，2，1，0・・・となる。
【００６９】
デコーダ154は、カウンタ153の出力値と、コード（第1〜第4セレクト信号）との対応を保持する。
【００７０】
第1セレクト信号は、上記（1）のチャージポンプ組を選択するか、選択しないかを示す信号である。
【００７１】
第2セレクト信号は、上記（3）のチャージポンプ組を選択するか、選択しないかを示す信号である。
【００７２】
第3セレクト信号は、上記（2）のチャージポンプ組を選択するか、選択しないかを示す信号である。
【００７３】
第4セレクト信号は、上記(4)のチャージポンプ組を選択するか、選択しないかを示す信号である。
【００７４】
第1〜第4セレクト信号のいずれも、“1”または“0”の値を取る。“1”は選択、“0”は非選択を示す。
【００７５】
デコーダ154は、カウンタの出力値が0のときは、第1〜第4選択信号として、1、0、0、0を出力する。すなわち（1）のチャージポンプ組（P3、P2）を選択する。
【００７６】
デコーダ154は、カウンタの出力値が1のときは、第1〜第4選択信号として、0、1、0、0を出力する。すなわち（3）のチャージポンプ組（P7、P6）を選択する。
【００７７】
デコーダ154は、カウンタの出力値が2のときは、第1〜第4選択信号として、0、0、1、0を出力する。すなわち（2）のチャージポンプ組（P1、P4）を選択する。
【００７８】
デコーダ154は、カウンタの出力値が3のときは、第1〜第4選択信号として、0、0、0、1を出力する。すなわち(4)のチャージポンプ組（P5、P8）を選択する。
【００７９】
図2に示される例では、コード（第1〜第4セレクト信号）が、「1、0，0，0」、「0，1，0，0」、「0，0，1，0」、・・・の順で出力されている。
【００８０】
第1〜第4セレクト信号はそれぞれ該当するスイッチの制御信号として配分される。
【００８１】
具体的に、第1セレクト信号は、スイッチDS0およびスイッチUS2に入力される。
【００８２】
第2セレクト信号は、スイッチDS1およびスイッチUS3に入力される。
【００８３】
第3セレクト信号は、スイッチDS2およびスイッチUS0に入力される。
【００８４】
第4セレクト信号は、スイッチDS3およびスイッチUS1に入力される。
【００８５】
値1のセレクト信号が入力されたスイッチは、オンにされ、値0のセレクト信号が入力されたスイッチはオフにされる。
【００８６】
デコーダ154およびカウンタ153は、基準信号の周期毎に動作するため、スイッチのオンおよびオフの切り替えも、基準信号の周期毎に行われる。
【００８７】
図3に、K=1の場合のPLLの位相同期前後のタイムチャートを示す。
【００８８】
ロックの対象となる信号の立ち上がりエッジが破線の丸で囲まれている。
【００８９】
図3（A）では基準信号の周期区間A1では、ロックの対象となるVCO[0]信号と基準信号とが同期している。すなわち基準信号の立ち上がりエッジが、VCO[0] 信号の立ち上がりエッジに一致する。
【００９０】
このとき、選択されているチャージポンプ組は、VCO[0] 信号がDNのチャージポンプに入力される組、すなわち（1）の組である。第1〜第4選択信号は1，0，0，0である。セレクタ信号生成部150では、ロックの対象となるVCO信号の電圧がDNのチャージポンプに入力される組を、逐次選択していく。
【００９１】
（1）の組ではVCO[0]の標本化電圧がDNチャージポンプP2、VCO[2]の標本化電圧がUPチャージポンプP3に入力される。これらの電圧は等しい。
【００９２】
図ではVCO信号の形状が理想的な矩形になっているが、実際には台形状になる（立ち上がりエッジ、立ち下がりエッジが斜めになる）。したがって、位相が一致している時は、VCO[0]およびVCO[2]の標本化電圧はいずれも、ローレベルとハイレベルの中間電圧となり、等しくなる（互いの斜めエッジが中間で交差する）。
【００９３】
図の周期区間A1におけるCP電流（チャージポンプ電流）のUPおよびDNの横線は同じ高さにあるが、この高さは中間電圧を示している。
【００９４】
両標本化電圧が等しいため、各チャージポンプP2,P3の電流が打ち消し合う。したがって合成電流値は、ゼロ（基準値）になる。
【００９５】
基準信号の周期区間A2では、ロックの対象となるVCO[1]と基準信号とが同期していない。周期区間A2では、（3）の組が選択される。第1〜第4選択信号は0，1，0，0である。
【００９６】
VCO[1]の標本化電圧は、基準信号の立ち上がりエッジでローレベルであり、VCO[3]の標本化電圧は、基準信号の立ち上がりエッジでハイレベルである。
【００９７】
したがって、VCO[3]のハイレベル標本化電圧がUPチャージポンプP7に入力されて、正の電流信号が増大し、VCO[1]のローレベル標本化電圧がDNのチャージポンプP6に入力され、負の電流信号が減少する。
【００９８】
これにより、合成電流信号はゼロ（基準値）から上昇する。増大した電流の大きさは同じであり、したがって当該大きさをΔI1とすると、2×ΔI1だけ合成電流信号の値が、ゼロ（基準値）に対して強められる。
【００９９】
合成電流信号はループフィルタ160を介して、制御電圧としてVCO120に入力される。VCO120の発振周波数が高められる。
【０１００】
次の周期区間A3でも、ロックの対象となるVCO[2]と基準信号とが同期していない。周期区間A3では、（2）の組が選択される。第1〜第4選択信号は0，0，1，0である。
【０１０１】
VCO[2]の標本化電圧は、基準信号の立ち上がりエッジでローレベルであり、VCO[0]の標本化電圧は、基準信号の立ち上がりエッジでハイレベルである。
【０１０２】
したがって、VCO[0]のハイレベル標本化電圧がUPチャージポンプP1に入力されて、正の電流信号が増大し、VCO[2]のローレベル標本化電圧がDNのチャージポンプP4に入力され、負の電流信号が減少する。
【０１０３】
これにより、合成電流信号はゼロ（基準値）から上昇する。増大した電流の大きさは同じであり、当該大きさをΔI2とすると、2×ΔI2だけ合成電流信号の値が、ゼロ（基準値）より強められる。
【０１０４】
なお、上述の通り、図では理想的な信号形状を示しているため、周期区間A2で上昇した2×ΔI1と、周期区間A3で上昇した2×ΔI2とは同じだが、信号が実際の台形状の場合は、周期区間A3の方が大きくなり、さらに、周期区間が進むにつれて、一定値に達するまで、順次、ループフィルタへの電流は増加する。
【０１０５】
図3（B）では、図3（A）に示した処理を継続していった後に位相同期が達成された様子を示す。
【０１０６】
周期区間B1,B2、B3・・・でそれぞれ、VCO[0]、VCO[1]、VCO[2]の立ち上がりエッジが基準信号と合致しており、位相同期されていることが理解される。結果として、小数分周比K/N=1/4＝0．25が実現できる。
【０１０７】
以上、本実施形態によれば、通常の位相比較器で生じるデッドゾーンがなく、ループ利得を非常に高く出来るというサブサンプリングPLLの利点を保持したまま、小数分周を実現できる。
【０１０８】
また、本実施形態ではセレクタ信号生成部が新たに追加されたものの、セレクタ信号生成部は基準信号毎にスイッチの選択動作を行えばよく、大きな消費電力も必要としない。消費電力の観点からも本実施形態は優れているといえる。
【０１０９】
（第2実施形態）
第1実施形態では複数の小数分周比を実現する構成を示したが、本実施形態では、1つの小数分周0．5を実現する構成に特化した実施形態を示す。
【０１１０】
図4は第2実施形態に係るPLLの構成を示す。図1と同一機能の要素には同一の符号を付して、重複する説明を省略する。
【０１１１】
第1実施形態と異なり、VCO120Aは、VCO[0]信号とVCO[2]信号の2相の信号を生成する。VCO[0]信号の位相を0とすると、VCO[2]信号の位相はπである。
【０１１２】
サンプリング位相比較器130Aは、図1と比較して分かるように、図1のサンプリング位相比較器130から、VCO［1］信号とVCO[3]信号に対応するサンプリング回路130［1］、130［3］を除去した構成を有する。
【０１１３】
同様に、チャージポンプ回路140Aも、図1のチャージポンプ回路140から、VCO［1］信号とVCO[3]信号に対応する、チャージポンプP5,P6,P7，P8を除去した構成を有する。
【０１１４】
これに対応して、スイッチ回路151Aも、図1のスイッチ回路151からスイッチUS1,US3を除去し、スイッチ152Aも、図1のスイッチ回路152からスイッチDS1,DS3を除去した構成を有する。
【０１１５】
セレクト信号生成部150Aは、基準信号の周期毎に、
（1）UPチャージポンプP3およびDNチャージポンプP2の組
（2）UPチャージポンプP1およびDNチャージポンプP4の組
を交互に選択する。
【０１１６】
すなわち、スイッチUS2,DS0をオンにし、スイッチUS0,DS2をオフにする制御信号の出力（第1供給モード）と、スイッチUS2,DS0をオフにし、スイッチUS0,DS2をオンにする制御信号の出力（第2供給モード）とを、基準信号の周期毎に交互に行う。
【０１１７】
これにより小数分周0．5を達成できる。これは第1実施形態においてK=2、N=4の場合に相当する。
【０１１８】
以上本実施形態によれば、サブサンプリングPLLの利点を保持したまま、小数分周比0．5を、第1実施形態よりも簡易な構成で実現することができる。
【０１１９】
（第3実施形態）
図5は第3実施形態に係るPLLの構成を示す。
【０１２０】
図5のPLLでは、チャージポンプP1〜P8がそれぞれm（mは2以上の整数）個設けられている。すなわちチャージポンプ回路240は、チャージポンプ群P1(P11〜P1m)、P2（P21〜P2m)、P3（P31〜P3m)、P4（P41〜P4m)、P5（P51〜P5m)、P6（P61〜P6m)、P7（P71〜P7m)、P7（P81〜P8m)、を備える。
【０１２１】
これに応じて、スイッチUS0〜US3、DS0〜DS3も、それぞれm個設けられている。
【０１２２】
すなわち、スイッチ回路251は、スイッチ群US0(US01〜US0m)、US1 (US11〜US1m) 、US2 (US21〜US2m) 、US3 (US31〜US3m)からなる。
【０１２３】
スイッチ回路252はDS0 (DS01〜DS0m)、DS1 (DS11〜DS1m) 、DS2 (DS21〜DS2m) 、DS3 (DS31〜DS3m)からなる。
【０１２４】
図5のPPLは、DEM信号生成部255と、DEMセレクタ256とからなるDEM手段を備える。DEMは、ダイナミック・エレメント・マッチング（Dynamic Element Matching）のことである。
【０１２５】
図5のPPLは、チャージポンプ群P1〜P8毎に、それぞれに属するチャージポンプをすべて均等に使用することにより、複数のチャージポンプ間のミスマッチによるPLL出力でのスプリアスの影響を軽減する。
【０１２６】
なお、図5の基準信号源210、VCO220、サブサンプリング位相比較器230、ループフィルタ260は、図1の基準信号源110、VCO120、サブサンプリング位相比較器130、ループフィルタ160と同一の機能を有するため、説明を省略する。
【０１２７】
DEMセレクタ256は、セレクト信号生成部250から、第1実施形態で説明したコード（第1〜第4セレクト信号）を受ける。第1〜第4セレクト信号は、上述したように、“1”または“0”の値を有し、第1〜第4セレクト信号のうちの1つが“1”であり、残りの3つが“0”である。
【０１２８】
DEMセレクタ256は、値が“1”のセレクト信号に対応するUPチャージポンプ群およびDNチャージポンプ群のうちから、それぞれ1つのUPチャージポンプおよびDNチャージポンプを選択する。
【０１２９】
たとえば第1セレクト信号が1のときは、DNチャージポンプ群P2およびUPチャージポンプ群P3からそれぞれ1つのチャージポンプを選択する。
【０１３０】
チャージポンプの選択方法は、DEM信号生成部255からのDEM信号に応じて、決定する。
【０１３１】
図6に、DEM信号生成部255，DEMセレクタ256およびセレクト信号生成器250の構成を示す。
【０１３２】
セレクト信号生成器250は、カウンタ253およびデコーダ254を有する。
【０１３３】
カウンタ253は、第1実施形態と同様にカウントを行う。ただし第1実施形態と異なり、カウンタのビットを上位側に1桁増やし、増やしたビット（最上位ビット）をDEM信号生成部255に出力し、最上位以外の下位のビットを、第1実施形態と同様に、デコーダ254に出力する。この様子を符号255に示す。
【０１３４】
すなわち、最初はカウンタ253の値は000であるため、DEM信号生成部255には最上位の0を、デコーダ254には下位2つのビットの00（すなわち0）を出力する。次は、カウンタの値は001であるため、DEM信号生成部255には0を、デコーダには01（すなわち）を出力する。
【０１３５】
したがって、DEM信号生成部には0,0,0,0,1,1,1,1,0,0,0,0,1,1,1,1・・・のように4個ごと（すなわち基準信号の4周期ごと）に、0と1が交代するように、値が入力される。デコーダ254への入力は第1実施形態と同一となる。
【０１３６】
DEM信号生成部255は、シフトレジスタとして構成される。シフトレジスタ255は、m個のフリップフロップを含む。各フリップフロップはそれぞれ1ビットを記憶する。よってシフトレジスタ255は、m個のビットを記憶する。
【０１３７】
シフトレジスタ255はm個のビットのうち1つを1に、残りを0として記憶する。図における「ID」は各ビットの識別子である。図における「値」は各ビットの値の例を示す。
【０１３８】
シフトレジスタ255は、セレクト信号生成器250から前回と同じ値が入力されると、現在記憶しているビット列（m個のビット）を、DEMセレクタ256に出力する。
【０１３９】
シフトレジスタ255は、セレクト信号生成器250から前回と異なる値が入力されると、1のビットを、図示のように、1つシフトし、シフト後のビット列をDEMセレクタ256に出力する。
【０１４０】
DEMセレクタ256は、チャージポンプ群P3,P2の組（1’）,チャージポンプ群P1,P4の組（2’）、チャージポンプ群P7,P6の組（3’）、チャージポンプ群P5,P8の組（4’）のそれぞれに対応するm個のANDゲートを備える。
【０１４１】
組（1’）に対応するm個のANDゲートには、それぞれ第1セレクト信号が入力される。また1〜m番目のANDゲートには、シフトレジスタ255から出力されたビット列の1〜m番目のビットが入力される。ANDゲートは、第1セレクト信号の値が1で、シフトレジスタ255からのビット値が1のときは1を出力し、それ以外のときは0を出力する。
【０１４２】
各ANDゲートから出力された値は、それぞれ対応するチャージポンプのスイッチに入力される。すなわち1番目のANDゲートは、1番目のチャージポンプP31、P21に対応するスイッチUS21、DS01に入力される。m番目のANDゲートの出力は、m番目のチャージポンプP3m、P2mに対応するスイッチUS2m、DS0mに入力される。0が入力されたスイッチはオフにされ、1が入力されたスイッチはオンされる。
【０１４３】
組（3’）に対応するm個のANDゲートも、第2セレクト信号の入力と、シフトレジスタ255から入力されるビット列に応じて、組（1’）と同様にして動作する。
【０１４４】
組、（2’）に対応するm個のANDゲートも、第3セレクト信号の入力と、シフトレジスタ255から入力されるビット列に応じて、組（1’）と同様にして動作する。
【０１４５】
組（4’）に対応するm個のANDゲートも、第4セレクト信号の入力と、シフトレジスタ255から入力されるビット列に応じて、組（1’）と同様にして動作する。
【０１４６】
以上により、DEMセレクタ256は、チャージポンプ群P1〜P8のそれぞれにおいて、m個のチャージポンプを、1〜mの順に、循環的に選択する。すなわちチャージポンプ群P1〜P8のそれぞれにおいて、毎回異なるチャージポンプを選択する。
【０１４７】
本実施形態は、第2実施形態（図4）のように4つのチャージポンプP1〜P4を用いるPLLの場合も、同様にして適用可能である。
【０１４８】
以上、本実施形態によれば、第1実施形態の効果に併せて、複数のチャージポンプ間のミスマッチによるPLL出力でのスプリアスの影響を軽減できる。
【０１４９】
（第4実施形態）
図7に第4実施形態に係るPLLの構成を示す。
【０１５０】
図7のPLLは、基準信号源310、VCO320、サブサンプリング位相比較器330、チャージポンプ回路340、セレクト信号生成部350、セレクタ351、およびループフィルタ360を備える。
【０１５１】
基準信号源310、VCO320、サブサンプリング位相比較器330、およびループフィルタ360は、第1実施形態の基準信号源110、VCO120、サブサンプリング位相比較器130、およびループフィルタ160と同一の機能を有する。
【０１５２】
チャージポンプ回路340は、UPチャージポンプP1と、DNチャージポンプP2を備える。UPチャージポンプP1およびDNチャージポンプP2は、第1実施形態において図1に示したものと同一の機能を有する。
【０１５３】
チャージポンプ回路340は、UPチャージポンプP1により生成された電流信号（第1電流信号）と、DNチャージポンプP2により生成された電流信号（第2電流信号）とを合成し、合成した電流信号をループフィルタ360に与える。
【０１５４】
セレクタ351が、サブサンプリング位相比較器330とチャージポンプ回路340の間に接続されている。
【０１５５】
セレクタ351は、サブサンプリング回路330［0］、330［1］、330［2］、330［3］による、VCO［0］〜VCO［3］信号の標本化電圧を受ける。
【０１５６】
セレクタ351は、VCO［0］〜VCO［3］信号の標本化電圧のうちの2つを選択し、選択した2つのうち1つをUPチャージポンプP1に、残りの1つをDNチャージポンプP2に供給する。
【０１５７】
セレクト信号生成部350は、第1実施形態と同様にして、パラメータKの値に基づき、基準信号の周期毎に、第1〜第4セレクト信号を生成する。
【０１５８】
第1実施形態での第1〜第4セレクト信号は、選択すべきチャージポンプ組を示すものであったが、本実施形態の第1〜第4セレクト信号は、VCO［0］〜VCO［3］信号の標本化電圧のうち、UPチャージポンプP1およびDNチャージポンプP2にそれぞれ供給する標本化電圧を示す。
【０１５９】
具体的に、第1セレクト信号が1で、第2〜第4選択信号が0のとき、VCO［0］信号の標本化電圧を、DNチャージポンプP2に、VCO[2]信号の標本化電圧を、UPチャージポンプP1に供給する。
【０１６０】
第2セレクト信号が1で、第1，第3、第4選択信号が0のときは、VCO［1］信号の標本化電圧を、DNチャージポンプP2に、VCO[3]信号の標本化電圧を、UPチャージポンプP1に供給する。
【０１６１】
第3セレクト信号が1で、第1，第2、第4選択信号が0のときは、VCO［2］信号の標本化電圧を、DNチャージポンプP2に、VCO[0]信号の標本化電圧を、UPチャージポンプP1に供給する。
【０１６２】
第4セレクト信号が1で、第1〜第3選択信号が0のとき、これは、VCO［3］信号の標本化電圧を、DNチャージポンプP2に、VCO[1]信号の標本化電圧を、UPチャージポンプP1に供給する。
【０１６３】
セレクタ351は、セレクト信号生成部350からの第1〜第4選択信号に基づき、内部のスイッチを制御することで、2つのVCO信号を選択し、それぞれ該当するチャージポンプP1,P2に供給する。
【０１６４】
これにより、チャージポンプ回路340を1組のチャージポンプP1,P2のみで構成することができ、チャージポンプ間のミスマッチを、完全に無くすことができる。
【０１６５】
ここで、第1実施形態ではKの値が整数の場合のセレクト信号生成部の動作例を示したが、以下、Kの値が小数の場合のセレクト信号生成部350の動作例を示す。
【０１６６】
図8にセレクト信号生成部350の構成を示す。
【０１６７】
セレクト信号生成部350は、カウンタ353およびデコーダ354を備える。カウンタ353は図2のカウンタ153，デコーダ354は図2のデコーダ154と同様の機能を有する。
【０１６８】
K＝0．5およびN=4の場合の動作を示す。この場合、小数分周比：K／N＝0．5／4＝0．125である。0.125をバイナリ表現するには、小数ビットとして3ビット必要である。カウンタは3ビットを使って、カウントを行う。カウンタは、上位の2ビットをデコーダ354に出力する。
【０１６９】
カウンタ353は、K＝0．5を、基準信号の周期毎にカウントする。カウント値は、000,001,010,011,100,101,110,111,000・・・となる。カウンタ353は、カウント値の上位2桁を出力する。したがて、出力は、00,00,01,01,10,10,11,11,00・・・、すなわち十進数表現で、0，0，1，1，2，2，3，3，0，・・・となる。
【０１７０】
デコーダ354は、第1実施形態と同様、入力された値に対応するセレクト信号が1、それ以外のセレクト信号が0となるように、コード（第1〜第4セレクト信号）を生成する。
【０１７１】
本例の場合、図8のように、第1セレクト信号が1で、第2〜4セレクト信号が0のコードが2回繰り返される。
【０１７２】
次に第2セレクト信号が1、第1、第3、第4セレクト信号が0のコードが2回繰り返される。
【０１７３】
次に第3セレクト信号が1、第1、第2、第4セレクト信号が0のコードが2回繰り返される。
【０１７４】
次に第4セレクト信号が1、第1、第2、第3セレクト信号が0のコードが2回繰り返される。
【０１７５】
以降、同様にして、第1セレクト信号が1のコードから、繰り返される。
【０１７６】
デコーダ354で生成された第1〜第4セレクト信号は、セレクタ351に入力され、上述したセレクタ351の動作が行われる。
【０１７７】
図9に、K=0．5の場合のPLLのタイムチャートを示す。
【０１７８】
多少の誤差はあるが、分周比2．125でほぼ位相同期できているといえる。
【０１７９】
たとえば一番左の最初の区間では、基準信号の立ち上がりエッジとVCO[0]信号の立ち上がりエッジがほぼ同期している。
【０１８０】
また2番目の区間では、VCO[0]の立ち上がりエッジと、VCO[1]の立ち上がりエッジの中間で、基準信号の立ち上がりエッジがほぼ同期している。
【０１８１】
また3番目の区間では、VCO[1]の立ち上がりエッジと、基準信号の立ち上がりエッジがほぼ同期している。
【０１８２】
また4番目の区間では、VCO[1]の立ち上がりエッジと、VCO[2]の立ち上がりエッジの中間で、基準信号の立ち上がりほぼエッジが同期している。
【０１８３】
VCO320の多相数N（＝4）で実現できる小数分周比0．25よりも細かい分周を行っているため、図9から理解できるように、基準信号の1／2の周波数（すなわち基準信号の周期の2倍周期）で、フラクショナルスプリアスが発生しまっていることが理解される。すなわちUPとDNの電流が、基準信号の1／2の周波数で、同じパターンで周期的に繰り返されている。
【０１８４】
(第5実施形態)
第4実施形態では、VCOが4相である例を示したが、第2実施形態のようにVCOが2相の場合に特化した構成（小数分周比0．5）も可能である。この場合のPLLの構成を図10に示す。
【０１８５】
ループフィルタ360、チャージポンプ回路340、基準信号源310の動作は、第4実施形態と同様である。
【０１８６】
VCO320Aは、VCO[0]信号と、VCO[2]信号を生成する。
【０１８７】
サブサンプリング位相比較器320Aは、サンプリング回路330［0］、330［2］を備える。
【０１８８】
セレクト信号生成部350Aは、VCO[0]、VCO[2]信号の標本化電圧を、チャージポンプP2、P1に供給すること（第1供給モード）を指示する制御信号（セレクト信号）と、VCO[2] 、VCO[0]信号の標本化電圧を、チャージポンプP2、P1に供給すること（第２供給モード）を指示する制御信号（セレクト信号）とを、基準信号の周期毎に、交互に出力する。
【０１８９】
セレクタ351Aは、セレクト信号生成部350Aからの制御信号に応じて内部のスイッチを制御することにより、VCO[0]信号およびVCO[2]信号を、それぞれ該当するチャージポンプに供給する。
【０１９０】
以上、本実施形態によれば、これにより、チャージポンプ回路340を1組のチャージポンプP1,P2のみで構成することができ、チャージポンプ間のミスマッチを、完全に無くすことができる。
【０１９１】
（第6実施形態）
図11は第6実施形態に係るPLLの構成を示す図である。
【０１９２】
このPLLでは、第4実施形態に係る図7のPLLにM分周器470が追加され、またセレクト信号生成部の機能が拡張されている。図7と同一の部分には同一の符号を付して、重複する説明を省略する。
【０１９３】
第4実施形態では、図9を用いた説明で、フラクショナルスプリアスが発生することを述べたが、本実施形態のPLLは、このフラクショナルスプリアスを消滅もしくは低減させつつ、さらに細かい小数分周比の設定も、低誤差で可能にするものである。
【０１９４】
M分周器470は、VCO320で生成されたVCO信号［0］〜VCO信号［3］のうちの1つをM分周して、基準信号の4倍または略4倍の周波数の信号（M分周信号）を生成する。M分周信号は、セレクト信号生成部450の動作クロックとして用いられる。
【０１９５】
Mの値は、基準信号の何倍（X倍）の周波数をVCOで生成するかの情報に基づいて、基準信号の4倍または略4倍の周波数が得られるように、決定する。
【０１９６】
なお本明細書では、簡単のため、分周比の整数部が2の場合を示しているが（図3，図9、後述の図12等参照）、実装では整数部は、数十、もしくは100以上の場合がほとんどである。整数部が数十、もしくは100以上の場合は、M分周器470で周波数を、基準周波数の4倍以上まで上昇させる構成を採用することも可能である。
【０１９７】
図13に、図11のセレクト信号生成部450の構成を示す。
【０１９８】
セレクト信号生成部450は、カウンタ453、ΔΣ変調器455、デコーダ454、シフトレジスタ456を備える。
【０１９９】
カウンタ453は、基準信号の周期毎（ここでは立ち上がりエッジ毎）に、パラメータKの値をカウントし、カウント値を出力する。本例ではK＝0．25であるとする。したがって、分周比小数部K／N＝0．25／4＝0．0625である。カウント値は4ビットで表現される。
【０２００】
すなわち、カウント値は、0000(0)，0001(0.0625)，0010(0.125)，0011(0.1875)，0100(0.25)，0101(0.3125)，0110(0.375)，0111(0.4375)，1000(0.5)，1001(0.5625)，1010(0.625)，1011(0.6875)、1100(0.75)、1101(0.8125)、1110(0.875)、1111(0.9375)、0000(0)・・・となる。
【０２０１】
4ビットのうち上位2ビットは小数部上位2ビット、下位2ビットは小数部下位2ビットと称されることもある。すなわち0．0625をバイナリ表現するには、小数を表現するビット数として、4ビット（0．5，0．25，0，125，0，0625の各桁を表す）必要である。
【０２０２】
カウンタ453の出力（4ビット）のうち上位2ビットは、シフトレジスタ456に入力され、下位2ビットはΔΣ変調器455に入力される。
【０２０３】
ΔΣ変調器455は、入力された下位2ビットの値を、M分周後信号（M分周後VCO出力）を動作クロックとして、ΔΣ変調する。すなわち、基準信号の1周期長の中で、計4回のΔΣ変調を行う。ΔΣ変調器455は、カウンタの出力を４倍にオーバーサンプリングするためのものである。
【０２０４】
なお、M分周後信号は、基準信号と同期していなくとも、本実施形態は適正に動作する。本実施形態では簡単のため、M分周後信号は基準信号の正確に4倍の周波数であり、かつ基準信号と同期しているとする。
【０２０５】
4回の各ΔΣ変調では、あらかじめ与えられた4つの値の中から値をそれぞれ1つランダムに選択する。
【０２０６】
あらかじめ与えられた4つの値は、図14（A）に示す4つ、0，1，2，−1である。選択の方法は、入力された下位2ビットの値によって決まる。
【０２０７】
入力された下位2ビットの値が00（0）のときは、選択した値の合計値が0になるように選択を行う。これは、合計したときの位相が、VCO［0］信号の位相に一致するように、VCO［0］〜VCO［3］信号から計4回のVCO信号の選択を行うことを意味する。本選択は、第1選択処理に対応する。
【０２０８】
なお、VCO［0］信号の位相を0とすれば、VCO［1］信号はπ／2、VCO［2］信号はπ、VCO［3］信号は−π／2（3π／2）である。
【０２０９】
後述するように、選択した4つのVCO信号は、それぞれの対応する逆相のVCO信号とともに、M分周後信号の周期で（基準信号の4分の1の周期で）、チャージポンプP2、P1に入力される。すなわちチャージポンプ切り替え（4回）を、M分周後信号の周期ごとに行う。このことは、下位の2ビットの値が、01,10,11の場合も同様である。
【０２１０】
上記第1選択処理は、チャージポンプP2に標本化電圧が入力される信号の位相の合計がVCO[0]信号（第1信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しい。
【０２１１】
換言して、チャージポンプP1に標本化電圧が入力される信号の位相の合計がVCO[2]信号（第2信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しいとも言える。
【０２１２】
入力された下位2ビットの値が01（0．25）のときは、選択した値の合計値が1になるように選択を行う。これは、合計したときの位相が、VCO［1］の位相に一致するように、VCO［0］〜VCO［3］信号から計4回のVCO信号の選択を行うことを意味する。本選択は、第3選択処理に対応する。
【０２１３】
上記第3選択処理は、チャージポンプP2に標本化電圧が入力される信号の位相の合計がVCO[1]（第3信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しい。
【０２１４】
換言して、チャージポンプP1に標本化電圧が入力される信号の位相の合計がVCO[3]（第4信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しいとも言える。
【０２１５】
入力された下位2ビットの値が10（0．5）のときは、選択した値の合計値が2になるように選択を行う。これは、合計したときの位相が、VCO［2］信号の位相に一致するように、VCO［0］〜VCO［3］信号から計4回のVCO信号の選択を行うことを意味する。本選択は、第2選択処理に対応する。
【０２１６】
上記第2選択処理は、チャージポンプP2に標本化電圧が入力される信号の位相の合計がVCO[1]（第2信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しい。
【０２１７】
換言して、チャージポンプP1に標本化電圧が入力される信号の位相の合計がVCO[0]信号（第1信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しいとも言える。
【０２１８】
入力された下位2ビットの値が11（0．75）のときは、選択した値の合計値が−1になるように選択を行う。これは、合計したときの位相が、VCO［3］信号の位相に一致するように、VCO［0］〜VCO［3］信号から計4回のVCO信号の選択を行うことを意味する。本選択は、第4選択処理に対応する。
【０２１９】
この第4選択処理は、チャージポンプP2に標本化電圧が入力される信号の位相の合計がVCO[3]信号（第4信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しい。
【０２２０】
換言して、チャージポンプP1に標本化電圧が入力される信号の位相の合計がVCO[1]信号（第3信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しいとも言える。
【０２２１】
図14（B）に、下位2ビットの値と、ΔΣ変調器の対応する出力例を示す。
【０２２２】
この例では、下位2ビットの値が00（0）のときは、0，−1，2，−1の4つをランダムに選択している。0＋（−1）＋2＋（−1）＝0である。別の値の組合せを選択することも当然に可能である。たとえば、1，−1，1，−1の4つでもよい。2種類以上の異なる値を含むことが好ましい。
【０２２３】
下位2ビットの値が、01（0．25）のときは、2，−1，0，0を選択している。2＋（−1）＋0＋0＝1である。
【０２２４】
下位2ビットの値が、10（0．5）のときは、1，1，0，0を選択している。1＋1＋0＋0＝2である。
【０２２５】
下位2ビットの値が、11（0．75）のときは、0，1，−1，−1を選択している。1＋（−1）＋（−1）＋0＝−1である。
【０２２６】
デコーダ454は、図14（A）に示した4つの値（0，1，2，−1）と、チャージポンプP1，P2に標本化電圧を与えるVCO信号の組との対応を保持する。
【０２２７】
値“0”に対応して、1，0，0，0のコード（第1、第2、第3、第4セレクト信号）を保持する。
【０２２８】
値“1”に対応して、0，1，0，0のコードを保持する。
【０２２９】
値“2”に対応して、0，0，1，0のコードを保持する。
【０２３０】
値“-1”に対応して、0，0，0，1のコードを保持する。
【０２３１】
第1〜第4セレクト信号の技術的な意味は、これまでの実施形態と同様である。
【０２３２】
デコーダ454は、M分周後信号（M分周後VCO出力）を動作クロックとする。デコーダ454は、ΔΣ変調器455から入力された値に応じたコード（第1〜第4セレクト信号）を出力する。
【０２３３】
デコーダ454は、たとえば図14（B）の一番上の0，−1，2，−1が入力されたときは、各値に対応して、「1，0，0，0」、「0，0，0，1」、「0，0，1，0」、「0，0，0，1」を出力する。
【０２３４】
シフトレジスタ456は、カウンタ453から入力される、カウンタ値の上位2ビットに応じて、デコーダ454から入力されたコードをシフト処理する。以下、シフト処理の詳細を(a)-(d)として、示す。
【０２３５】
（a）入力される上位2ビットが00（0）のときは、シフトを行わず、デコーダ454から入力されたコードを、変更を加えずに、出力する。
【０２３６】
(b）入力される上位2ビットが01（1）のときは、デコーダ454から入力されたコードを以下のようにシフトする。
第1セレクト信号→第2セレクト信号
第2セレクト信号→第3セレクト信号
第3セレクト信号→第4セレクト信号
第4セレクト信号→第1セレクト信号
【０２３７】
図14（A）で示した各VCO信号に対する値の割り当ては、VCO[0]信号を基準としたものである。上位2ビットが01（1）のときは、VCO[1]信号を基準にする必要があるため、これをセレクト信号のシフトにより、実現している。
【０２３８】
別の手法としては、VCO[0]：−1、VCO[1]：0、VCO[2]：1、VCO[3]：2とし、デコーダ454で、値と、コードとの対応関係を、変更すれば、シフトレジスタを用いない構成も可能である。この場合、対応関係を、-1と「1、0、0、0」が対応し、0と「0、1、0、0」が対応し、1と「0、0、1、0」が対応し、2と「0、0、0、1」が対応する、とすればよい。
【０２３９】
(c)入力される上位2ビットが10（2）のときは、デコーダ454から入力されたコードを以下のようにシフトする。
第1セレクト信号→第3セレクト信号
第2セレクト信号→第4セレクト信号
第3セレクト信号→第1セレクト信号
第4セレクト信号→第2セレクト信号
【０２４０】
すなわち、上位2ビットが10（2）のときは、VCO[2]信号を基準にする必要があるため、これをセレクト信号のシフトにより、実現している。
【０２４１】
別の手法としては、VCO[0]：2、VCO[1]：-1、VCO[2]：0、VCO[3]：1とし、デコーダ454で、値と、コードとの対応関係を、変更すれば、シフトレジスタを用いない構成も可能である。この場合、対応関係を、2と「1、0、0、0」が対応し、-1と「0、1、0、0」が対応し、0と「0、0、1、0」が対応し、1と「0、0、0、1」が対応する、とすればよい。
【０２４２】
(d)入力される上位2ビットが11（3）のときは、デコーダ454から入力されたコードを以下のようにシフトする。
第1セレクト信号→第4セレクト信号
第2セレクト信号→第1セレクト信号
第3セレクト信号→第2セレクト信号
第4セレクト信号→第3セレクト信号
【０２４３】
すなわち、上位2ビットが11（3）のときは、VCO[3]信号を基準にする必要があるため、これをセレクト信号のシフトにより、実現している。
【０２４４】
別の手法としては、VCO[0]：1、VCO[1]：2、VCO[2]：-1、VCO[3]：0とし、デコーダ454で、値と、コードとの対応関係を、変更すれば、シフトレジスタを用いない構成も可能である。この場合、対応関係を、1と「1、0、0、0」が対応し、2と「0、1、0、0」が対応し、-1と「0、0、1、0」が対応し、0と「0、0、0、1」が対応する、とすればよい。
【０２４５】
図13に示す例では、デコーダの出力コード（第1〜第4セレクト信号）が「1，0，0，0」で、上位2ビットが00（0）のとき、シフトレジスタ456は、上記のシフトルールにより、シフトを行わず、当該出力コードと同じ値「1，0，0、0」を出力していることが理解される。
【０２４６】
一方、デコーダの出力コード（第1〜第4セレクト信号）が「0，0，1，0」で、上位2ビットが01（1）のとき、シフトレジスタ456は、上記のシフトルールにより各セレクト信号をシフトした「0，0，0、1」を出力していることが理解される。
【０２４７】
図12は、本実施形態に係るPLLのタイムチャートを示す。
【０２４８】
これまでの実施形態と比較して、カウンタ453の出力を4倍でオーバーサンプリングしているため、これまでの実施形態のコード1つ分が、本実施形態の4つ分のコードに対応する。基準信号の1周期期間の中で4回のチャージ切り替え動作が行われている。第4実施形態で説明した図9に比べて周期的に発生する誤差、つまりスプリアスがランダム化されていることが分かる。
【０２４９】
図12の例では、簡単のため、M分周後信号が、基準信号の4倍の周波数に正確になっているが、これらの信号の周波数が多少ずれていても問題なく本実施形態の効果を得ることができる。
【０２５０】
ランダム化された誤差は、ΔΣ変調器の次数に応じて周波数軸上で高域にシフトし、さらに、PLLの伝達関数であるLPFが作用するため、第4実施形態に比べて大幅に誤差を抑制できる。
【０２５１】
さらにΔΣ変調器ではランダムに選択を行っているため、4相信号間に位相のミスマッチがあったとしても（4相信号が正確に0，π／2、π、3π／2（−π／2）の関係になくても）、その誤差は周期的にはならずにランダム化される効果もある。
【０２５２】
以下、セレクト信号生成部450の補足説明を行う。上述した例において、カウンタ値の下位2ビットが00→01→10→11と変化する間、当該カウンタ値の上位2ビットは同じ値である。
【０２５３】
（A）上位2ビットが00のとき（第1供給モードが選択されたとき）、カウンタ値の下位2ビットが00→01→10→11と変化するのに応じて、第1〜第4選択処理が、第1、第3、第2、第4の順で、順番に行われる。このことは既に述べた通りである。
【０２５４】
このとき第1選択処理は、VCO[0]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２５５】
第3選択処理は、VCO[0]の立ち上がりエッジと、VCO[1]の立ち上がりエッジ間の4分の1だけ、VCO[0]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２５６】
第2選択処理は、VCO[0]の立ち上がりエッジと、VCO[1]の立ち上がりエッジ間の4分の2だけ、VCO[0]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２５７】
第4選択処理は、VCO[0]の立ち上がりエッジと、VCO[1]の立ち上がりエッジ間の4分の3だけ、VCO[0]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２５８】
（B）同様に、上位2ビットが01のとき（第3供給モードが選択されたとき）も、第1〜第4選択処理が、第1、第3、第2、第4の順で、順番に行われるが、実際にはシフトレジスタでのセレクト信号のシフトが行われるため、第3、第2、第4、第1選択処理がこの順で行われるのと同様となる。
【０２５９】
このとき第3選択処理は、VCO[1]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２６０】
第2選択処理は、VCO[1]の立ち上がりエッジと、VCO[2]の立ち上がりエッジ間の4分の1だけ、VCO[1]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６１】
第4選択処理は、VCO[1]の立ち上がりエッジと、VCO[2]の立ち上がりエッジ間の4分の2だけ、VCO[1]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６２】
第1選択処理は、VCO[1]の立ち上がりエッジと、VCO[2]の立ち上がりエッジ間の4分の3だけ、VCO[1]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６３】
（C）上位2ビットが10のとき（第2供給モードが選択されたとき）も、第1〜第4選択処理が、第1、第3，第2、第4の順で、順番に行われるが、実際にはシフトレジスタでのセレクト信号のシフトが行われるため、第2、第4、第1、第3選択処理がこの順で行われるのと同様となる。
【０２６４】
このとき第2選択処理は、VCO[2]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２６５】
第4選択処理は、VCO[2]の立ち上がりエッジと、VCO[3]の立ち上がりエッジ間の4分の1だけ、VCO[2]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６６】
第1選択処理は、VCO[2]の立ち上がりエッジと、VCO[3]の立ち上がりエッジ間の4分の2だけ、VCO[2]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６７】
第3選択処理は、VCO[2]の立ち上がりエッジと、VCO[3]の立ち上がりエッジ間の4分の3だけ、VCO[2]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６８】
（D）上位2ビットが11のとき（第4供給モードが選択されたとき）も、第1〜第4選択処理が、第1、第3，第2、第4の順で、順番に行われるが、実際にはシフトレジスタでのセレクト信号のシフトが行われるため、第4、第1、第3、第2選択処理がこの順で行われるのと同様となる。
【０２６９】
このとき第4選択処理は、VCO[3]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２７０】
第1選択処理は、VCO[3]の立ち上がりエッジと、VCO[0]の立ち上がりエッジ間の4分の1だけ、VCO[3]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２７１】
第3選択処理は、VCO[3]の立ち上がりエッジと、VCO[0]の立ち上がりエッジ間の4分の2だけ、VCO[3]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２７２】
第2選択処理は、VCO[3]の立ち上がりエッジと、VCO[0]の立ち上がりエッジ間の4分の3だけ、VCO[3]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２７３】
本実施形態では基準信号の4倍の周波数（1／4の周期）で、オーバーサンプリングした場合を示したが、2以上の整数Lを用いて、略L倍の周波数（1／Lの周期）で、オーバーサンプリングし、基準信号の略1／Lの周期で、各サンプルされた動作を行ってもよい。この場合、ΔΣ変調器は、基準信号の略L倍の分周信号を動作クロックとする。
【０２７４】
また本実施形態ではK=0.25（小数分周比0.25/4=0.0625）の例を示したが、Kが整数の場合、たとえばK=1（小数分周値1/4=0.25）の場合も可能である。
【０２７５】
この場合は、カウンタ値の下位2ビットは常に00であり、上位2ビットが00,01,10,11と変化する場合に相当するため、ΔΣ変調器では常に第1選択処理を行う。
【０２７６】
シフトレジスタ456でのシフト処理を考慮すれば、上位2ビットの00,01,10,11のそれぞれに対応して、第1選択処理、第3選択処理、第2選択処理、第4選択処理を行っているのと同様となる。
【０２７７】
このとき第1選択処理は、VCO[0]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２７８】
第3選択処理は、VCO[1]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２７９】
第2選択処理は、VCO[2]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２８０】
第4選択処理は、VCO[3]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２８１】
本実施形態は、2個のチャージポンプを用いるPLL構成以外にも、図1のような、より多数のチャージポンプを用いるPLL構成にも適用可能である。
【０２８２】
以上、本実施形態によれば、複数のチャージポンプ間のミスマッチによるPLL出力でのスプリアスの影響を完全またはほぼ完全に無くすことができるとともに、さらに細かい小数分周比の設定も低誤差で可能となる。加えて、VCOの多相信号間に位相ミスマッチがあっても、誤差が周期的にならず、PLL出力でのスプリアスの影響を大幅に抑制できる。
【０２８３】
（第7実施形態）
図15に、第7実施形態に係る受信機の構成を示す。
【０２８４】
この受信機は、アンテナ501、デュプレクサ（DUP：Duplexer）502、低雑音増幅器（LNA:Low Noise Amplifier）503、ローカル発振器(local oscillator)506、π／2（90度）移相器505、ディジタル信号処理部511、ミキサ504、ローパスフィルタ (LPF：Low Pass Filter)507、自動利得制御（AGC;automatic gain control）回路508、アナログ−ディジタル変換器（ADC：Analog-Digital Converter）509、ミキサ512、LPF513、AGC514、ADC515及びクロック生成回路510を備える。ミキサ504、512は、直交振幅変調器（Quadrature Demodulator）である。
【０２８５】
アンテナ501は、無線（RF：Radio Frequency）信号を受信し、当該RF信号をデュプレクサ502に入力する。
【０２８６】
デュプレクサ502は、上記RF信号から不要波を除去し、LNA503に渡す。
【０２８７】
LNA503は、デュプレクサ502からのRF信号を増幅し、ミキサ504及びミキサ512に入力する。
【０２８８】
ローカル発振器506は、RF信号をダウンコンバートするためのローカル信号を生成し、ローカル信号を、ミキサ504及び90度移相器505に入力する。
【０２８９】
90度移相器505は、ローカル発振器506からのローカル信号を90度位相シフトさせて、ミキサ512に入力する。
【０２９０】
ミキサ504は、LNA503からのRF信号と、ローカル発振器506からのローカル信号との乗算を行って、I信号を生成する。
【０２９１】
ミキサ512は、上記RF信号と、90度移相器505において位相シフトされたローカル信号との乗算を行って、Q信号を生成する。
【０２９２】
ミキサ504，512，90度移相器505およびローカル発振器506は、RFユニットをなす。
【０２９３】
ミキサ504によって生成されたI信号、およびミキサ512によって生成されたQ信号は、LPF507、513によって高周波成分がそれぞれ除去される。
【０２９４】
AGC508、514は、LPF507、513を通過した信号のレベルをそれぞれ調整する。
【０２９５】
クロック生成回路510は、前述した第1〜第4実施形態のいずれかに係る位相同期回路で構成されている。
【０２９６】
クロック生成回路510は、ADC509,515で用いるサンプリングクロックを生成する。
【０２９７】
サンプリングクロックは、第1〜第6実施形態のいずれかに係る位相同期回路の電圧制御発振器で生成されるVCO[0]〜VCO[3]信号のうちの1つである。たとえば、サンプリングクロックは、VCO[0]信号である。
【０２９８】
ADC509、515は、クロック生成回路510によって生成されるサンプリングクロックに応じて、上記I信号およびQ信号をサンプリングして、ディジタルデータに変換し、ディジタルデータをディジタル信号処理部511に入力する。
【０２９９】
ディジタル信号処理部511は、例えばDSP（ディジタル・シグナル・プロセッサ）で構成される。ディジタル信号処理部511は、上記ADC509及び515からのディジタルI信号およびQ信号を処理し、データの復号・再生を行う。
【０３００】
以上、本実施形態によれば、I信号およびQ信号を変換するADCのサンプリングクロックを生成するクロック生成回路を、前述した第1〜第4実施形態のいずれかの位相同期回路を用いて構成する。従って、従来に比べて小面積かつ低消費電力なクロック生成回路にとすることができるとともに、高精度かつ低ジッタ(jitter)なサンプリングクロックを生成できる。
【０３０１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【技術分野】
【０００１】
本発明の実施形態は、位相同期回路および無線受信装置に関し、たとえばPLL（Phase-Locked Loop）方式による信号生成技術に関する。
【背景技術】
【０００２】
近年、電圧制御発振器（VCO：Voltage-Controlled Oscillator）の出力信号を基準信号で直接、サンプリングすることで位相比較を行うサブサンプリングPLLが、注目を集めている。サブサンプリングPLLでは、通常の位相比較器で生じるデッドゾーンがなく、ループ利得を非常に高く出来る利点がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】B. Nauta, et al., ”A 2.2GHz 7.6mW Sub-Sampling PLL with -126dBc/Hz In-Band Phase Noise and 0.15psrms Jitter in 0.18um CMOS”, ISSCC 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のサブサンプリングPLLでは、整数分周でのみ位相同期が可能であり、フラクショナル（小数）分周での位相同期は実現できなかった。
【０００５】
本発明は、サブサンプリングPLLの利点を保持したまま、フラクショナル分周を実現した位相同期回路および無線受信装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様としての位相同期回路は、基準信号源と、電圧制御発振器と、サブサンプリング位相比較器と、電流生成回路と、セレクト制御手段と、ループフィルタと、を備える。
【０００７】
前記基準信号源は、基準信号を生成する。
【０００８】
前記電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。
【０００９】
前記サブサンプリング位相比較器は、前記基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成する。
【００１０】
前記電流生成回路は、供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有し、前記第1電流信号および前記第2電流信号の合成電流信号を生成する。
【００１１】
前記セレクト制御手段は、前記第1および第2標本化電圧を前記第2および第1チャージポンプに供給する第1供給モード、および前記第1および第2標本化電圧を前記第1および第2チャージポンプに供給する第2供給モードを選択的に実行する。
【００１２】
前記ループフィルタは、前記合成電流信号を平滑化することにより、前記電圧制御発振器に与える前記制御電圧を生成する。
【図面の簡単な説明】
【００１３】
【図１】第1実施形態に係る位相同期回路の構成を示す。
【図２】第1実施形態に係るセレクト信号生成部の詳細構成を示す。
【図３】第1実施形態に係るPLLの位相同期前後のタイムチャートを示す。
【図４】第2実施形態に係るPLLの構成を示す。
【図５】第3実施形態に係るPLLの構成を示す。
【図６】DEM信号生成部，DEMセレクタおよびセレクト信号生成器の構成を示す。
【図７】第4実施形態に係るPLLの構成を示す。
【図８】第4実施形態に係るセレクト信号生成部の構成を示す。
【図９】第4実施形態に係るPLLのタイムチャートを示す。
【図１０】第5実施形態に係るPLLの構成を示す。
【図１１】第6実施形態に係るPLLの構成を示す。
【図１２】第6実施形態に係るPLLのタイムチャートを示す。
【図１３】第6実施形態に係るセレクト信号生成部の構成を示す。
【図１４】ΔΣ変調器の動作を説明するための図である。
【図１５】第7実施形態に係る受信機の構成を示す。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら実施形態について詳細に説明する。
【００１５】
（第1実施形態）
図1に第1実施形態に係る位相同期回路（Phase-Locked Loop）の構成を示す。
【００１６】
図1のPLLは、基準信号源110、電圧制御発振器（VCO：Voltage-Controlled Oscillator）120、サブサンプリング位相比較器130、チャージポンプ回路140、セレクト信号生成部150、スイッチ回路151、152、ループフィルタ160を備える。セレクト信号生成部150、スイッチ回路151、152は、セレクト制御手段を成す。
【００１７】
基準信号源110は、所定の周波数を有する基準信号を生成する。基準信号源110は、生成した基準信号をサブサンプリング位相比較器130に出力する。
【００１８】
電圧制御発振器120は、与えられる制御電圧に応じて周波数が制御される2×N個の多相信号を生成および出力する。制御電圧はループフィルタ160から与えられる。Nは1以上の任意の整数である。
【００１９】
本実施形態ではN=2とし、電圧制御発振器120は、4相の信号を生成する。4相の信号をそれぞれ、VCO[0],VCO[1],VCO[2],VCO[3]と表す。
【００２０】
VCO[2]信号は、VCO[0] 信号より位相がπ遅れている。VCO[1] 信号は、VCO[0] 信号から位相が＋π/2遅れた信号である。VCO[3] 信号は、VCO[2] 信号から位相が＋π/2遅れている。したがって、VCO[2]は、VCO[0]信号の差動信号であり、VCO[3]はVCO[1]の差動信号である。
【００２１】
要するにVCO［0］信号の位相を0（0°）とすると、VCO［1］信号の位相はπ／2（90°）、VCO［2］信号の位相はπ（180°）、VCO［3］信号の位相は3／2π（270°）となる。
【００２２】
VCO［0］〜VCO[3]の各信号は、方形波の形態を有してもよいし、正弦波状の形態を有してもよい。
【００２３】
VCO［0］は第1信号、VCO[2]は第2信号、VCO[1]は第3信号、VCO[3]は第4信号に対応する。
【００２４】
VCO120の構成は多相信号を取り出せるものならば何でもよく、例えばLCタンクで構成されたQ-VCOでもよい。
【００２５】
VCO120は、生成した4相信号を、サブサンプリング位相比較器130に出力する。
【００２６】
サブサンプリング位相比較器130は、サンプリング回路130［0］、130［1］、130［2］、130［3］を備える。
【００２７】
各サンプリング回路は、スイッチと容量のみを用いた単純なトラックホールド回路で構成されているが、標本化できる回路ならば、どのような回路でも良い。
【００２８】
サンプリング回路130［0］は、基準信号の周期毎に、VCO[0]信号を標本化し、標本化電圧を取得する。
【００２９】
同様に、サンプリング回路130［1］、130［2］、130［3］は、基準信号の周期毎に、VCO[1]、VCO［2］、VCO[3]信号を標本化し、それぞれ標本化電圧を取得する。
【００３０】
標本化は、たとえば基準信号の立ち上がりエッジで、各サンプリング回路でそれぞれ同時に行う。
【００３１】
VCO［0］信号の標本化電圧は第1標本化電圧、VCO［1］信号の標本化電圧は第3標本化電圧、VCO［2］信号の標本化電圧は第2標本化電圧、VCO［3］信号の標本化電圧は第4標本化電圧、に対応する。
【００３２】
VCO[0]信号の標本化電圧は、UPチャージポンプP1と、DNチャージポンプP2に与えられる。
【００３３】
VCO[1]信号の標本化電圧は、UPチャージポンプP5と、DNチャージポンプP6に与えられる。
【００３４】
VCO[2]信号の標本化電圧は、UPチャージポンプP3と、DNチャージポンプP4に与えられる。
【００３５】
VCO[3]信号の標本化電圧は、UPチャージポンプP7と、DNチャージポンプP8に与えられる。
【００３６】
チャージポンプ回路140は、上側のUPチャージポンプP1,P5，P3,P7と、下側のDNチャージポンプP2,P6,P4,P8を備える。各チャージポンプは、それぞれ電流源として構成される。
【００３７】
UPチャージポンプP1,P5，P3,P7は、それぞれ供給電圧に応じて、基準に対して正の電流信号を生成する。供給電圧が大きいほど、大きな正の電流信号を生成する。
【００３８】
DNチャージポンプP2,P6,P4,P8は、それぞれ供給電圧に応じて、基準に対して負の電流信号を生成する。供給電圧が大きいほど、大きな負の電流信号を生成する。
【００３９】
チャージポンプP1,P2,P3,P4,P5,P6,P7,P8により生成される電流信号は第1、第2、第3、第4、第5、第6、第7、第8電流信号に対応する。
【００４０】
本例では、チャージポンプ回路140は、UP/DNの2つの電流源の対を４つ備えて構成されているが、これらの各対を、テイル電流によって構成される差動対でそれぞれ構成することも可能である。
【００４１】
スイッチ回路151は、チャージポンプP1,P5、P3、P7のオン・オフを切り換えるスイッチUS0、US1、US2、US3を有する。
【００４２】
スイッチ回路152は、チャージポンプP2,P6,P4,P8のオン・オフを切り換えるスイッチDS0、DS1、DS2、DS3を備える。
【００４３】
スイッチUS0〜US3がオンのときは、それぞれ対応するUPチャージポンプが選択される。選択されたUPチャージポンプは、対応するサンプリング回路から与えられた標本化電圧に応じた電流信号を生成する。対応するスイッチがオフであるときは、UPチャージポンプは、対応するサンプリング回路から標本化電圧が与えられても、動作しない。
【００４４】
スイッチDS0〜DS3がオンのときは、それぞれ対応するDPチャージポンプが選択される。選択されたDPチャージポンプは、対応するサンプリング回路から与えられた標本化電圧に応じて電流信号を生成する。対応するスイッチがオフであるときは、DNチャージポンプは、対応するサンプリング回路から標本化電圧が与えられても、動作しない。
【００４５】
セレクト信号生成部150は、スイッチUS0〜US3と、スイッチDS0〜DS3のオンおよびオフを制御することにより、UPチャージポンプおよびDNチャージポンプの選択をそれぞれ1つ行う。選択は、基準信号の周期毎に行う。たとえば、基準信号の立ち上がりエッジで、選択を行う。
【００４６】
セレクト信号生成部150は、
（1）UPチャージポンプP3およびDNチャージポンプP2の組への電圧供給（つまり、VCO[0]の標本化電圧がDNのチャージポンプ、VCO［2］の標本化電圧がUPのチャージポンプに入力）、
（2）UPチャージポンプP1およびDNチャージポンプP4の組への電圧供給（つまり、VCO[2]の標本化電圧がDNのチャージポンプ、VCO［0］の標本化電圧がUPのチャージポンプに入力）
（3）UPチャージポンプP7およびDNチャージポンプP6の組への電圧供給（つまり、VCO[1]の標本化電圧がDNのチャージポンプ、VCO［3］の標本化電圧がUPのチャージポンプに入力）
(4)UPチャージポンプP5およびDNチャージポンプP8の組への電圧供給（つまり、VCO[3]の標本化電圧がDNのチャージポンプ、VCO［1］の標本化電圧がUPのチャージポンプに入力）
のうちの4つまたは2つを、目標とする小数分周比に応じた順番で選択的に実行する。
【００４７】
(1)〜(4)に示した各組はいずれも、互いに逆相関係にある2つのVCO信号の標本化電圧が入力されるチャージポンプ組であり、したがって、差動動作するチャージポンプ組である。
【００４８】
（1）の実行は、第1供給モードの実行に対応する。
【００４９】
（2）の実行は、第2供給モードの実行に対応する。
【００５０】
（3）の実行は、第3供給モードの実行に対応する。
【００５１】
（4）の実行は、第4供給モードの実行に対応する。
【００５２】
選択する順番、および選択する個数は、目標とする小数分周比に応じて決まる。
【００５３】
たとえば小数分周0．25の場合は、（1）、（3）、（2）、(4)、（1）、（3）、（2）、(4)、（1）・・・・のように、（1）、（3）、（2）、(4)、の順番で、繰り返し実行する。なお、この規則で繰り返されればよく、最初が(1)で開始されなくてもよい（以下同様）。
【００５４】
小数分周0．75の場合は、（2）、（3）、（1）、(4)、（2）、（3）、（1）、(4)、（2）・・・・のように、（2）、（3）、（1）、(4)、の順番で、繰り返し実行する。
【００５５】
小数分周0．5の場合は、(4)、（3）、(4)、（3）、(4)・・・のように、2つの組を繰り返し実行する。あるいは（1）、（2）、（2）、（3）・・・も可能である（ただしこの場合、ロックの基準となるVCO信号が、前者の選択の場合と変わる）。
【００５６】
チャージポンプ回路140では、セレクト信号生成部150により選択されたUPチャージポンプおよびDNチャージポンプにより生成された電流信号を合成し、合成電流信号をループフィルタ160に出力する。
【００５７】
ループフィルタ160は、チャージポンプ回路140から与えられる電流信号を平滑化して制御電圧を生成する。ループフィルタ160は、生成した制御電圧を、電圧制御発振器120に与える。
【００５８】
電圧制御発振器120は、ループフィルタ160から与えられる制御電圧に応じて発振周波数を制御し、4個の多相信号（VCO[0]〜VCO[3]信号）を生成および出力する。
【００５９】
図2にセレクト信号生成部150の詳細構成を示す。
【００６０】
セレクト信号生成部150は、パラメータKと、N（多相信号の個数）によって、複数の小数分周を実現可能に構成される。KはNより小さな値であり、整数でも、小数でもかまわない。
【００６１】
小数分周比は、K/Nによって表される。たとえば、K=1、N=4の場合は、K/N=1/4=0.25分周である。K=3、N=4の場合は、K/N=3/4=0.75分周である。K=2、N=4の場合は、K/N=2/4=0.5分周である。
【００６２】
セレクト信号生成部150は、カウンタ153と、デコーダ154とを備える。
【００６３】
カウンタ153は、パラメータKの値と、基準信号を入力とする。パラメータKの値は図示しない記憶手段に記憶されており、当該記憶手段から読み出す。本例ではK=1であるとする。Nの値は、前述の通り4である。
【００６４】
カウンタ153は、基準信号の周期毎（ここでは立ち上がりエッジ毎）に、パラメータKの値をカウントし、カウント値を出力する。ここでは、カウンタのビットを2ビットで表現し、カウント値が0〜3を循環するように構成する。換言すればK／N＝0.25をバイナリ表現するには2桁（0．5の桁、0．25の桁）のビットが、必要である。
【００６５】
カウント値が0〜3を循環することは、カウント毎にパラメータKの値を合計し、合計値の整数部分をNで除算したときの剰余（mod(カウント値の整数部分／N)）を出力することに等しい。modはモジュロ演算を示す。
【００６６】
本例ではK=1であるため、カウンタ値は、00,01,10,11,00,01,10,11,00,・・・、すなわち、0，1，2，3，0，1，2，3となる。
【００６７】
これをモジュロ演算で考えると、カウントするパラメータKの値の合計値は、初回のカウント値を0として、0，1，2，3，4，5，6，7，8・・・となる。したがって、モジュロ演算を行うと、0，1，2，3，0，1，2，3となる。
【００６８】
また、K=3のときは、カウンタ値は、00, 11, 10, 01, 00, 11, 10, 01, 00,・・・、すなわち、0，3，2，1，0，3，2，1，0・・・となる。
【００６９】
デコーダ154は、カウンタ153の出力値と、コード（第1〜第4セレクト信号）との対応を保持する。
【００７０】
第1セレクト信号は、上記（1）のチャージポンプ組を選択するか、選択しないかを示す信号である。
【００７１】
第2セレクト信号は、上記（3）のチャージポンプ組を選択するか、選択しないかを示す信号である。
【００７２】
第3セレクト信号は、上記（2）のチャージポンプ組を選択するか、選択しないかを示す信号である。
【００７３】
第4セレクト信号は、上記(4)のチャージポンプ組を選択するか、選択しないかを示す信号である。
【００７４】
第1〜第4セレクト信号のいずれも、“1”または“0”の値を取る。“1”は選択、“0”は非選択を示す。
【００７５】
デコーダ154は、カウンタの出力値が0のときは、第1〜第4選択信号として、1、0、0、0を出力する。すなわち（1）のチャージポンプ組（P3、P2）を選択する。
【００７６】
デコーダ154は、カウンタの出力値が1のときは、第1〜第4選択信号として、0、1、0、0を出力する。すなわち（3）のチャージポンプ組（P7、P6）を選択する。
【００７７】
デコーダ154は、カウンタの出力値が2のときは、第1〜第4選択信号として、0、0、1、0を出力する。すなわち（2）のチャージポンプ組（P1、P4）を選択する。
【００７８】
デコーダ154は、カウンタの出力値が3のときは、第1〜第4選択信号として、0、0、0、1を出力する。すなわち(4)のチャージポンプ組（P5、P8）を選択する。
【００７９】
図2に示される例では、コード（第1〜第4セレクト信号）が、「1、0，0，0」、「0，1，0，0」、「0，0，1，0」、・・・の順で出力されている。
【００８０】
第1〜第4セレクト信号はそれぞれ該当するスイッチの制御信号として配分される。
【００８１】
具体的に、第1セレクト信号は、スイッチDS0およびスイッチUS2に入力される。
【００８２】
第2セレクト信号は、スイッチDS1およびスイッチUS3に入力される。
【００８３】
第3セレクト信号は、スイッチDS2およびスイッチUS0に入力される。
【００８４】
第4セレクト信号は、スイッチDS3およびスイッチUS1に入力される。
【００８５】
値1のセレクト信号が入力されたスイッチは、オンにされ、値0のセレクト信号が入力されたスイッチはオフにされる。
【００８６】
デコーダ154およびカウンタ153は、基準信号の周期毎に動作するため、スイッチのオンおよびオフの切り替えも、基準信号の周期毎に行われる。
【００８７】
図3に、K=1の場合のPLLの位相同期前後のタイムチャートを示す。
【００８８】
ロックの対象となる信号の立ち上がりエッジが破線の丸で囲まれている。
【００８９】
図3（A）では基準信号の周期区間A1では、ロックの対象となるVCO[0]信号と基準信号とが同期している。すなわち基準信号の立ち上がりエッジが、VCO[0] 信号の立ち上がりエッジに一致する。
【００９０】
このとき、選択されているチャージポンプ組は、VCO[0] 信号がDNのチャージポンプに入力される組、すなわち（1）の組である。第1〜第4選択信号は1，0，0，0である。セレクタ信号生成部150では、ロックの対象となるVCO信号の電圧がDNのチャージポンプに入力される組を、逐次選択していく。
【００９１】
（1）の組ではVCO[0]の標本化電圧がDNチャージポンプP2、VCO[2]の標本化電圧がUPチャージポンプP3に入力される。これらの電圧は等しい。
【００９２】
図ではVCO信号の形状が理想的な矩形になっているが、実際には台形状になる（立ち上がりエッジ、立ち下がりエッジが斜めになる）。したがって、位相が一致している時は、VCO[0]およびVCO[2]の標本化電圧はいずれも、ローレベルとハイレベルの中間電圧となり、等しくなる（互いの斜めエッジが中間で交差する）。
【００９３】
図の周期区間A1におけるCP電流（チャージポンプ電流）のUPおよびDNの横線は同じ高さにあるが、この高さは中間電圧を示している。
【００９４】
両標本化電圧が等しいため、各チャージポンプP2,P3の電流が打ち消し合う。したがって合成電流値は、ゼロ（基準値）になる。
【００９５】
基準信号の周期区間A2では、ロックの対象となるVCO[1]と基準信号とが同期していない。周期区間A2では、（3）の組が選択される。第1〜第4選択信号は0，1，0，0である。
【００９６】
VCO[1]の標本化電圧は、基準信号の立ち上がりエッジでローレベルであり、VCO[3]の標本化電圧は、基準信号の立ち上がりエッジでハイレベルである。
【００９７】
したがって、VCO[3]のハイレベル標本化電圧がUPチャージポンプP7に入力されて、正の電流信号が増大し、VCO[1]のローレベル標本化電圧がDNのチャージポンプP6に入力され、負の電流信号が減少する。
【００９８】
これにより、合成電流信号はゼロ（基準値）から上昇する。増大した電流の大きさは同じであり、したがって当該大きさをΔI1とすると、2×ΔI1だけ合成電流信号の値が、ゼロ（基準値）に対して強められる。
【００９９】
合成電流信号はループフィルタ160を介して、制御電圧としてVCO120に入力される。VCO120の発振周波数が高められる。
【０１００】
次の周期区間A3でも、ロックの対象となるVCO[2]と基準信号とが同期していない。周期区間A3では、（2）の組が選択される。第1〜第4選択信号は0，0，1，0である。
【０１０１】
VCO[2]の標本化電圧は、基準信号の立ち上がりエッジでローレベルであり、VCO[0]の標本化電圧は、基準信号の立ち上がりエッジでハイレベルである。
【０１０２】
したがって、VCO[0]のハイレベル標本化電圧がUPチャージポンプP1に入力されて、正の電流信号が増大し、VCO[2]のローレベル標本化電圧がDNのチャージポンプP4に入力され、負の電流信号が減少する。
【０１０３】
これにより、合成電流信号はゼロ（基準値）から上昇する。増大した電流の大きさは同じであり、当該大きさをΔI2とすると、2×ΔI2だけ合成電流信号の値が、ゼロ（基準値）より強められる。
【０１０４】
なお、上述の通り、図では理想的な信号形状を示しているため、周期区間A2で上昇した2×ΔI1と、周期区間A3で上昇した2×ΔI2とは同じだが、信号が実際の台形状の場合は、周期区間A3の方が大きくなり、さらに、周期区間が進むにつれて、一定値に達するまで、順次、ループフィルタへの電流は増加する。
【０１０５】
図3（B）では、図3（A）に示した処理を継続していった後に位相同期が達成された様子を示す。
【０１０６】
周期区間B1,B2、B3・・・でそれぞれ、VCO[0]、VCO[1]、VCO[2]の立ち上がりエッジが基準信号と合致しており、位相同期されていることが理解される。結果として、小数分周比K/N=1/4＝0．25が実現できる。
【０１０７】
以上、本実施形態によれば、通常の位相比較器で生じるデッドゾーンがなく、ループ利得を非常に高く出来るというサブサンプリングPLLの利点を保持したまま、小数分周を実現できる。
【０１０８】
また、本実施形態ではセレクタ信号生成部が新たに追加されたものの、セレクタ信号生成部は基準信号毎にスイッチの選択動作を行えばよく、大きな消費電力も必要としない。消費電力の観点からも本実施形態は優れているといえる。
【０１０９】
（第2実施形態）
第1実施形態では複数の小数分周比を実現する構成を示したが、本実施形態では、1つの小数分周0．5を実現する構成に特化した実施形態を示す。
【０１１０】
図4は第2実施形態に係るPLLの構成を示す。図1と同一機能の要素には同一の符号を付して、重複する説明を省略する。
【０１１１】
第1実施形態と異なり、VCO120Aは、VCO[0]信号とVCO[2]信号の2相の信号を生成する。VCO[0]信号の位相を0とすると、VCO[2]信号の位相はπである。
【０１１２】
サンプリング位相比較器130Aは、図1と比較して分かるように、図1のサンプリング位相比較器130から、VCO［1］信号とVCO[3]信号に対応するサンプリング回路130［1］、130［3］を除去した構成を有する。
【０１１３】
同様に、チャージポンプ回路140Aも、図1のチャージポンプ回路140から、VCO［1］信号とVCO[3]信号に対応する、チャージポンプP5,P6,P7，P8を除去した構成を有する。
【０１１４】
これに対応して、スイッチ回路151Aも、図1のスイッチ回路151からスイッチUS1,US3を除去し、スイッチ152Aも、図1のスイッチ回路152からスイッチDS1,DS3を除去した構成を有する。
【０１１５】
セレクト信号生成部150Aは、基準信号の周期毎に、
（1）UPチャージポンプP3およびDNチャージポンプP2の組
（2）UPチャージポンプP1およびDNチャージポンプP4の組
を交互に選択する。
【０１１６】
すなわち、スイッチUS2,DS0をオンにし、スイッチUS0,DS2をオフにする制御信号の出力（第1供給モード）と、スイッチUS2,DS0をオフにし、スイッチUS0,DS2をオンにする制御信号の出力（第2供給モード）とを、基準信号の周期毎に交互に行う。
【０１１７】
これにより小数分周0．5を達成できる。これは第1実施形態においてK=2、N=4の場合に相当する。
【０１１８】
以上本実施形態によれば、サブサンプリングPLLの利点を保持したまま、小数分周比0．5を、第1実施形態よりも簡易な構成で実現することができる。
【０１１９】
（第3実施形態）
図5は第3実施形態に係るPLLの構成を示す。
【０１２０】
図5のPLLでは、チャージポンプP1〜P8がそれぞれm（mは2以上の整数）個設けられている。すなわちチャージポンプ回路240は、チャージポンプ群P1(P11〜P1m)、P2（P21〜P2m)、P3（P31〜P3m)、P4（P41〜P4m)、P5（P51〜P5m)、P6（P61〜P6m)、P7（P71〜P7m)、P7（P81〜P8m)、を備える。
【０１２１】
これに応じて、スイッチUS0〜US3、DS0〜DS3も、それぞれm個設けられている。
【０１２２】
すなわち、スイッチ回路251は、スイッチ群US0(US01〜US0m)、US1 (US11〜US1m) 、US2 (US21〜US2m) 、US3 (US31〜US3m)からなる。
【０１２３】
スイッチ回路252はDS0 (DS01〜DS0m)、DS1 (DS11〜DS1m) 、DS2 (DS21〜DS2m) 、DS3 (DS31〜DS3m)からなる。
【０１２４】
図5のPPLは、DEM信号生成部255と、DEMセレクタ256とからなるDEM手段を備える。DEMは、ダイナミック・エレメント・マッチング（Dynamic Element Matching）のことである。
【０１２５】
図5のPPLは、チャージポンプ群P1〜P8毎に、それぞれに属するチャージポンプをすべて均等に使用することにより、複数のチャージポンプ間のミスマッチによるPLL出力でのスプリアスの影響を軽減する。
【０１２６】
なお、図5の基準信号源210、VCO220、サブサンプリング位相比較器230、ループフィルタ260は、図1の基準信号源110、VCO120、サブサンプリング位相比較器130、ループフィルタ160と同一の機能を有するため、説明を省略する。
【０１２７】
DEMセレクタ256は、セレクト信号生成部250から、第1実施形態で説明したコード（第1〜第4セレクト信号）を受ける。第1〜第4セレクト信号は、上述したように、“1”または“0”の値を有し、第1〜第4セレクト信号のうちの1つが“1”であり、残りの3つが“0”である。
【０１２８】
DEMセレクタ256は、値が“1”のセレクト信号に対応するUPチャージポンプ群およびDNチャージポンプ群のうちから、それぞれ1つのUPチャージポンプおよびDNチャージポンプを選択する。
【０１２９】
たとえば第1セレクト信号が1のときは、DNチャージポンプ群P2およびUPチャージポンプ群P3からそれぞれ1つのチャージポンプを選択する。
【０１３０】
チャージポンプの選択方法は、DEM信号生成部255からのDEM信号に応じて、決定する。
【０１３１】
図6に、DEM信号生成部255，DEMセレクタ256およびセレクト信号生成器250の構成を示す。
【０１３２】
セレクト信号生成器250は、カウンタ253およびデコーダ254を有する。
【０１３３】
カウンタ253は、第1実施形態と同様にカウントを行う。ただし第1実施形態と異なり、カウンタのビットを上位側に1桁増やし、増やしたビット（最上位ビット）をDEM信号生成部255に出力し、最上位以外の下位のビットを、第1実施形態と同様に、デコーダ254に出力する。この様子を符号255に示す。
【０１３４】
すなわち、最初はカウンタ253の値は000であるため、DEM信号生成部255には最上位の0を、デコーダ254には下位2つのビットの00（すなわち0）を出力する。次は、カウンタの値は001であるため、DEM信号生成部255には0を、デコーダには01（すなわち）を出力する。
【０１３５】
したがって、DEM信号生成部には0,0,0,0,1,1,1,1,0,0,0,0,1,1,1,1・・・のように4個ごと（すなわち基準信号の4周期ごと）に、0と1が交代するように、値が入力される。デコーダ254への入力は第1実施形態と同一となる。
【０１３６】
DEM信号生成部255は、シフトレジスタとして構成される。シフトレジスタ255は、m個のフリップフロップを含む。各フリップフロップはそれぞれ1ビットを記憶する。よってシフトレジスタ255は、m個のビットを記憶する。
【０１３７】
シフトレジスタ255はm個のビットのうち1つを1に、残りを0として記憶する。図における「ID」は各ビットの識別子である。図における「値」は各ビットの値の例を示す。
【０１３８】
シフトレジスタ255は、セレクト信号生成器250から前回と同じ値が入力されると、現在記憶しているビット列（m個のビット）を、DEMセレクタ256に出力する。
【０１３９】
シフトレジスタ255は、セレクト信号生成器250から前回と異なる値が入力されると、1のビットを、図示のように、1つシフトし、シフト後のビット列をDEMセレクタ256に出力する。
【０１４０】
DEMセレクタ256は、チャージポンプ群P3,P2の組（1’）,チャージポンプ群P1,P4の組（2’）、チャージポンプ群P7,P6の組（3’）、チャージポンプ群P5,P8の組（4’）のそれぞれに対応するm個のANDゲートを備える。
【０１４１】
組（1’）に対応するm個のANDゲートには、それぞれ第1セレクト信号が入力される。また1〜m番目のANDゲートには、シフトレジスタ255から出力されたビット列の1〜m番目のビットが入力される。ANDゲートは、第1セレクト信号の値が1で、シフトレジスタ255からのビット値が1のときは1を出力し、それ以外のときは0を出力する。
【０１４２】
各ANDゲートから出力された値は、それぞれ対応するチャージポンプのスイッチに入力される。すなわち1番目のANDゲートは、1番目のチャージポンプP31、P21に対応するスイッチUS21、DS01に入力される。m番目のANDゲートの出力は、m番目のチャージポンプP3m、P2mに対応するスイッチUS2m、DS0mに入力される。0が入力されたスイッチはオフにされ、1が入力されたスイッチはオンされる。
【０１４３】
組（3’）に対応するm個のANDゲートも、第2セレクト信号の入力と、シフトレジスタ255から入力されるビット列に応じて、組（1’）と同様にして動作する。
【０１４４】
組、（2’）に対応するm個のANDゲートも、第3セレクト信号の入力と、シフトレジスタ255から入力されるビット列に応じて、組（1’）と同様にして動作する。
【０１４５】
組（4’）に対応するm個のANDゲートも、第4セレクト信号の入力と、シフトレジスタ255から入力されるビット列に応じて、組（1’）と同様にして動作する。
【０１４６】
以上により、DEMセレクタ256は、チャージポンプ群P1〜P8のそれぞれにおいて、m個のチャージポンプを、1〜mの順に、循環的に選択する。すなわちチャージポンプ群P1〜P8のそれぞれにおいて、毎回異なるチャージポンプを選択する。
【０１４７】
本実施形態は、第2実施形態（図4）のように4つのチャージポンプP1〜P4を用いるPLLの場合も、同様にして適用可能である。
【０１４８】
以上、本実施形態によれば、第1実施形態の効果に併せて、複数のチャージポンプ間のミスマッチによるPLL出力でのスプリアスの影響を軽減できる。
【０１４９】
（第4実施形態）
図7に第4実施形態に係るPLLの構成を示す。
【０１５０】
図7のPLLは、基準信号源310、VCO320、サブサンプリング位相比較器330、チャージポンプ回路340、セレクト信号生成部350、セレクタ351、およびループフィルタ360を備える。
【０１５１】
基準信号源310、VCO320、サブサンプリング位相比較器330、およびループフィルタ360は、第1実施形態の基準信号源110、VCO120、サブサンプリング位相比較器130、およびループフィルタ160と同一の機能を有する。
【０１５２】
チャージポンプ回路340は、UPチャージポンプP1と、DNチャージポンプP2を備える。UPチャージポンプP1およびDNチャージポンプP2は、第1実施形態において図1に示したものと同一の機能を有する。
【０１５３】
チャージポンプ回路340は、UPチャージポンプP1により生成された電流信号（第1電流信号）と、DNチャージポンプP2により生成された電流信号（第2電流信号）とを合成し、合成した電流信号をループフィルタ360に与える。
【０１５４】
セレクタ351が、サブサンプリング位相比較器330とチャージポンプ回路340の間に接続されている。
【０１５５】
セレクタ351は、サブサンプリング回路330［0］、330［1］、330［2］、330［3］による、VCO［0］〜VCO［3］信号の標本化電圧を受ける。
【０１５６】
セレクタ351は、VCO［0］〜VCO［3］信号の標本化電圧のうちの2つを選択し、選択した2つのうち1つをUPチャージポンプP1に、残りの1つをDNチャージポンプP2に供給する。
【０１５７】
セレクト信号生成部350は、第1実施形態と同様にして、パラメータKの値に基づき、基準信号の周期毎に、第1〜第4セレクト信号を生成する。
【０１５８】
第1実施形態での第1〜第4セレクト信号は、選択すべきチャージポンプ組を示すものであったが、本実施形態の第1〜第4セレクト信号は、VCO［0］〜VCO［3］信号の標本化電圧のうち、UPチャージポンプP1およびDNチャージポンプP2にそれぞれ供給する標本化電圧を示す。
【０１５９】
具体的に、第1セレクト信号が1で、第2〜第4選択信号が0のとき、VCO［0］信号の標本化電圧を、DNチャージポンプP2に、VCO[2]信号の標本化電圧を、UPチャージポンプP1に供給する。
【０１６０】
第2セレクト信号が1で、第1，第3、第4選択信号が0のときは、VCO［1］信号の標本化電圧を、DNチャージポンプP2に、VCO[3]信号の標本化電圧を、UPチャージポンプP1に供給する。
【０１６１】
第3セレクト信号が1で、第1，第2、第4選択信号が0のときは、VCO［2］信号の標本化電圧を、DNチャージポンプP2に、VCO[0]信号の標本化電圧を、UPチャージポンプP1に供給する。
【０１６２】
第4セレクト信号が1で、第1〜第3選択信号が0のとき、これは、VCO［3］信号の標本化電圧を、DNチャージポンプP2に、VCO[1]信号の標本化電圧を、UPチャージポンプP1に供給する。
【０１６３】
セレクタ351は、セレクト信号生成部350からの第1〜第4選択信号に基づき、内部のスイッチを制御することで、2つのVCO信号を選択し、それぞれ該当するチャージポンプP1,P2に供給する。
【０１６４】
これにより、チャージポンプ回路340を1組のチャージポンプP1,P2のみで構成することができ、チャージポンプ間のミスマッチを、完全に無くすことができる。
【０１６５】
ここで、第1実施形態ではKの値が整数の場合のセレクト信号生成部の動作例を示したが、以下、Kの値が小数の場合のセレクト信号生成部350の動作例を示す。
【０１６６】
図8にセレクト信号生成部350の構成を示す。
【０１６７】
セレクト信号生成部350は、カウンタ353およびデコーダ354を備える。カウンタ353は図2のカウンタ153，デコーダ354は図2のデコーダ154と同様の機能を有する。
【０１６８】
K＝0．5およびN=4の場合の動作を示す。この場合、小数分周比：K／N＝0．5／4＝0．125である。0.125をバイナリ表現するには、小数ビットとして3ビット必要である。カウンタは3ビットを使って、カウントを行う。カウンタは、上位の2ビットをデコーダ354に出力する。
【０１６９】
カウンタ353は、K＝0．5を、基準信号の周期毎にカウントする。カウント値は、000,001,010,011,100,101,110,111,000・・・となる。カウンタ353は、カウント値の上位2桁を出力する。したがて、出力は、00,00,01,01,10,10,11,11,00・・・、すなわち十進数表現で、0，0，1，1，2，2，3，3，0，・・・となる。
【０１７０】
デコーダ354は、第1実施形態と同様、入力された値に対応するセレクト信号が1、それ以外のセレクト信号が0となるように、コード（第1〜第4セレクト信号）を生成する。
【０１７１】
本例の場合、図8のように、第1セレクト信号が1で、第2〜4セレクト信号が0のコードが2回繰り返される。
【０１７２】
次に第2セレクト信号が1、第1、第3、第4セレクト信号が0のコードが2回繰り返される。
【０１７３】
次に第3セレクト信号が1、第1、第2、第4セレクト信号が0のコードが2回繰り返される。
【０１７４】
次に第4セレクト信号が1、第1、第2、第3セレクト信号が0のコードが2回繰り返される。
【０１７５】
以降、同様にして、第1セレクト信号が1のコードから、繰り返される。
【０１７６】
デコーダ354で生成された第1〜第4セレクト信号は、セレクタ351に入力され、上述したセレクタ351の動作が行われる。
【０１７７】
図9に、K=0．5の場合のPLLのタイムチャートを示す。
【０１７８】
多少の誤差はあるが、分周比2．125でほぼ位相同期できているといえる。
【０１７９】
たとえば一番左の最初の区間では、基準信号の立ち上がりエッジとVCO[0]信号の立ち上がりエッジがほぼ同期している。
【０１８０】
また2番目の区間では、VCO[0]の立ち上がりエッジと、VCO[1]の立ち上がりエッジの中間で、基準信号の立ち上がりエッジがほぼ同期している。
【０１８１】
また3番目の区間では、VCO[1]の立ち上がりエッジと、基準信号の立ち上がりエッジがほぼ同期している。
【０１８２】
また4番目の区間では、VCO[1]の立ち上がりエッジと、VCO[2]の立ち上がりエッジの中間で、基準信号の立ち上がりほぼエッジが同期している。
【０１８３】
VCO320の多相数N（＝4）で実現できる小数分周比0．25よりも細かい分周を行っているため、図9から理解できるように、基準信号の1／2の周波数（すなわち基準信号の周期の2倍周期）で、フラクショナルスプリアスが発生しまっていることが理解される。すなわちUPとDNの電流が、基準信号の1／2の周波数で、同じパターンで周期的に繰り返されている。
【０１８４】
(第5実施形態)
第4実施形態では、VCOが4相である例を示したが、第2実施形態のようにVCOが2相の場合に特化した構成（小数分周比0．5）も可能である。この場合のPLLの構成を図10に示す。
【０１８５】
ループフィルタ360、チャージポンプ回路340、基準信号源310の動作は、第4実施形態と同様である。
【０１８６】
VCO320Aは、VCO[0]信号と、VCO[2]信号を生成する。
【０１８７】
サブサンプリング位相比較器320Aは、サンプリング回路330［0］、330［2］を備える。
【０１８８】
セレクト信号生成部350Aは、VCO[0]、VCO[2]信号の標本化電圧を、チャージポンプP2、P1に供給すること（第1供給モード）を指示する制御信号（セレクト信号）と、VCO[2] 、VCO[0]信号の標本化電圧を、チャージポンプP2、P1に供給すること（第２供給モード）を指示する制御信号（セレクト信号）とを、基準信号の周期毎に、交互に出力する。
【０１８９】
セレクタ351Aは、セレクト信号生成部350Aからの制御信号に応じて内部のスイッチを制御することにより、VCO[0]信号およびVCO[2]信号を、それぞれ該当するチャージポンプに供給する。
【０１９０】
以上、本実施形態によれば、これにより、チャージポンプ回路340を1組のチャージポンプP1,P2のみで構成することができ、チャージポンプ間のミスマッチを、完全に無くすことができる。
【０１９１】
（第6実施形態）
図11は第6実施形態に係るPLLの構成を示す図である。
【０１９２】
このPLLでは、第4実施形態に係る図7のPLLにM分周器470が追加され、またセレクト信号生成部の機能が拡張されている。図7と同一の部分には同一の符号を付して、重複する説明を省略する。
【０１９３】
第4実施形態では、図9を用いた説明で、フラクショナルスプリアスが発生することを述べたが、本実施形態のPLLは、このフラクショナルスプリアスを消滅もしくは低減させつつ、さらに細かい小数分周比の設定も、低誤差で可能にするものである。
【０１９４】
M分周器470は、VCO320で生成されたVCO信号［0］〜VCO信号［3］のうちの1つをM分周して、基準信号の4倍または略4倍の周波数の信号（M分周信号）を生成する。M分周信号は、セレクト信号生成部450の動作クロックとして用いられる。
【０１９５】
Mの値は、基準信号の何倍（X倍）の周波数をVCOで生成するかの情報に基づいて、基準信号の4倍または略4倍の周波数が得られるように、決定する。
【０１９６】
なお本明細書では、簡単のため、分周比の整数部が2の場合を示しているが（図3，図9、後述の図12等参照）、実装では整数部は、数十、もしくは100以上の場合がほとんどである。整数部が数十、もしくは100以上の場合は、M分周器470で周波数を、基準周波数の4倍以上まで上昇させる構成を採用することも可能である。
【０１９７】
図13に、図11のセレクト信号生成部450の構成を示す。
【０１９８】
セレクト信号生成部450は、カウンタ453、ΔΣ変調器455、デコーダ454、シフトレジスタ456を備える。
【０１９９】
カウンタ453は、基準信号の周期毎（ここでは立ち上がりエッジ毎）に、パラメータKの値をカウントし、カウント値を出力する。本例ではK＝0．25であるとする。したがって、分周比小数部K／N＝0．25／4＝0．0625である。カウント値は4ビットで表現される。
【０２００】
すなわち、カウント値は、0000(0)，0001(0.0625)，0010(0.125)，0011(0.1875)，0100(0.25)，0101(0.3125)，0110(0.375)，0111(0.4375)，1000(0.5)，1001(0.5625)，1010(0.625)，1011(0.6875)、1100(0.75)、1101(0.8125)、1110(0.875)、1111(0.9375)、0000(0)・・・となる。
【０２０１】
4ビットのうち上位2ビットは小数部上位2ビット、下位2ビットは小数部下位2ビットと称されることもある。すなわち0．0625をバイナリ表現するには、小数を表現するビット数として、4ビット（0．5，0．25，0，125，0，0625の各桁を表す）必要である。
【０２０２】
カウンタ453の出力（4ビット）のうち上位2ビットは、シフトレジスタ456に入力され、下位2ビットはΔΣ変調器455に入力される。
【０２０３】
ΔΣ変調器455は、入力された下位2ビットの値を、M分周後信号（M分周後VCO出力）を動作クロックとして、ΔΣ変調する。すなわち、基準信号の1周期長の中で、計4回のΔΣ変調を行う。ΔΣ変調器455は、カウンタの出力を４倍にオーバーサンプリングするためのものである。
【０２０４】
なお、M分周後信号は、基準信号と同期していなくとも、本実施形態は適正に動作する。本実施形態では簡単のため、M分周後信号は基準信号の正確に4倍の周波数であり、かつ基準信号と同期しているとする。
【０２０５】
4回の各ΔΣ変調では、あらかじめ与えられた4つの値の中から値をそれぞれ1つランダムに選択する。
【０２０６】
あらかじめ与えられた4つの値は、図14（A）に示す4つ、0，1，2，−1である。選択の方法は、入力された下位2ビットの値によって決まる。
【０２０７】
入力された下位2ビットの値が00（0）のときは、選択した値の合計値が0になるように選択を行う。これは、合計したときの位相が、VCO［0］信号の位相に一致するように、VCO［0］〜VCO［3］信号から計4回のVCO信号の選択を行うことを意味する。本選択は、第1選択処理に対応する。
【０２０８】
なお、VCO［0］信号の位相を0とすれば、VCO［1］信号はπ／2、VCO［2］信号はπ、VCO［3］信号は−π／2（3π／2）である。
【０２０９】
後述するように、選択した4つのVCO信号は、それぞれの対応する逆相のVCO信号とともに、M分周後信号の周期で（基準信号の4分の1の周期で）、チャージポンプP2、P1に入力される。すなわちチャージポンプ切り替え（4回）を、M分周後信号の周期ごとに行う。このことは、下位の2ビットの値が、01,10,11の場合も同様である。
【０２１０】
上記第1選択処理は、チャージポンプP2に標本化電圧が入力される信号の位相の合計がVCO[0]信号（第1信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しい。
【０２１１】
換言して、チャージポンプP1に標本化電圧が入力される信号の位相の合計がVCO[2]信号（第2信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しいとも言える。
【０２１２】
入力された下位2ビットの値が01（0．25）のときは、選択した値の合計値が1になるように選択を行う。これは、合計したときの位相が、VCO［1］の位相に一致するように、VCO［0］〜VCO［3］信号から計4回のVCO信号の選択を行うことを意味する。本選択は、第3選択処理に対応する。
【０２１３】
上記第3選択処理は、チャージポンプP2に標本化電圧が入力される信号の位相の合計がVCO[1]（第3信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しい。
【０２１４】
換言して、チャージポンプP1に標本化電圧が入力される信号の位相の合計がVCO[3]（第4信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しいとも言える。
【０２１５】
入力された下位2ビットの値が10（0．5）のときは、選択した値の合計値が2になるように選択を行う。これは、合計したときの位相が、VCO［2］信号の位相に一致するように、VCO［0］〜VCO［3］信号から計4回のVCO信号の選択を行うことを意味する。本選択は、第2選択処理に対応する。
【０２１６】
上記第2選択処理は、チャージポンプP2に標本化電圧が入力される信号の位相の合計がVCO[1]（第2信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しい。
【０２１７】
換言して、チャージポンプP1に標本化電圧が入力される信号の位相の合計がVCO[0]信号（第1信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しいとも言える。
【０２１８】
入力された下位2ビットの値が11（0．75）のときは、選択した値の合計値が−1になるように選択を行う。これは、合計したときの位相が、VCO［3］信号の位相に一致するように、VCO［0］〜VCO［3］信号から計4回のVCO信号の選択を行うことを意味する。本選択は、第4選択処理に対応する。
【０２１９】
この第4選択処理は、チャージポンプP2に標本化電圧が入力される信号の位相の合計がVCO[3]信号（第4信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しい。
【０２２０】
換言して、チャージポンプP1に標本化電圧が入力される信号の位相の合計がVCO[1]信号（第3信号）の位相に一致するように、第1〜第4供給モードを含む複数の供給モードから、供給モードを4回ランダムに選択することに等しいとも言える。
【０２２１】
図14（B）に、下位2ビットの値と、ΔΣ変調器の対応する出力例を示す。
【０２２２】
この例では、下位2ビットの値が00（0）のときは、0，−1，2，−1の4つをランダムに選択している。0＋（−1）＋2＋（−1）＝0である。別の値の組合せを選択することも当然に可能である。たとえば、1，−1，1，−1の4つでもよい。2種類以上の異なる値を含むことが好ましい。
【０２２３】
下位2ビットの値が、01（0．25）のときは、2，−1，0，0を選択している。2＋（−1）＋0＋0＝1である。
【０２２４】
下位2ビットの値が、10（0．5）のときは、1，1，0，0を選択している。1＋1＋0＋0＝2である。
【０２２５】
下位2ビットの値が、11（0．75）のときは、0，1，−1，−1を選択している。1＋（−1）＋（−1）＋0＝−1である。
【０２２６】
デコーダ454は、図14（A）に示した4つの値（0，1，2，−1）と、チャージポンプP1，P2に標本化電圧を与えるVCO信号の組との対応を保持する。
【０２２７】
値“0”に対応して、1，0，0，0のコード（第1、第2、第3、第4セレクト信号）を保持する。
【０２２８】
値“1”に対応して、0，1，0，0のコードを保持する。
【０２２９】
値“2”に対応して、0，0，1，0のコードを保持する。
【０２３０】
値“-1”に対応して、0，0，0，1のコードを保持する。
【０２３１】
第1〜第4セレクト信号の技術的な意味は、これまでの実施形態と同様である。
【０２３２】
デコーダ454は、M分周後信号（M分周後VCO出力）を動作クロックとする。デコーダ454は、ΔΣ変調器455から入力された値に応じたコード（第1〜第4セレクト信号）を出力する。
【０２３３】
デコーダ454は、たとえば図14（B）の一番上の0，−1，2，−1が入力されたときは、各値に対応して、「1，0，0，0」、「0，0，0，1」、「0，0，1，0」、「0，0，0，1」を出力する。
【０２３４】
シフトレジスタ456は、カウンタ453から入力される、カウンタ値の上位2ビットに応じて、デコーダ454から入力されたコードをシフト処理する。以下、シフト処理の詳細を(a)-(d)として、示す。
【０２３５】
（a）入力される上位2ビットが00（0）のときは、シフトを行わず、デコーダ454から入力されたコードを、変更を加えずに、出力する。
【０２３６】
(b）入力される上位2ビットが01（1）のときは、デコーダ454から入力されたコードを以下のようにシフトする。
第1セレクト信号→第2セレクト信号
第2セレクト信号→第3セレクト信号
第3セレクト信号→第4セレクト信号
第4セレクト信号→第1セレクト信号
【０２３７】
図14（A）で示した各VCO信号に対する値の割り当ては、VCO[0]信号を基準としたものである。上位2ビットが01（1）のときは、VCO[1]信号を基準にする必要があるため、これをセレクト信号のシフトにより、実現している。
【０２３８】
別の手法としては、VCO[0]：−1、VCO[1]：0、VCO[2]：1、VCO[3]：2とし、デコーダ454で、値と、コードとの対応関係を、変更すれば、シフトレジスタを用いない構成も可能である。この場合、対応関係を、-1と「1、0、0、0」が対応し、0と「0、1、0、0」が対応し、1と「0、0、1、0」が対応し、2と「0、0、0、1」が対応する、とすればよい。
【０２３９】
(c)入力される上位2ビットが10（2）のときは、デコーダ454から入力されたコードを以下のようにシフトする。
第1セレクト信号→第3セレクト信号
第2セレクト信号→第4セレクト信号
第3セレクト信号→第1セレクト信号
第4セレクト信号→第2セレクト信号
【０２４０】
すなわち、上位2ビットが10（2）のときは、VCO[2]信号を基準にする必要があるため、これをセレクト信号のシフトにより、実現している。
【０２４１】
別の手法としては、VCO[0]：2、VCO[1]：-1、VCO[2]：0、VCO[3]：1とし、デコーダ454で、値と、コードとの対応関係を、変更すれば、シフトレジスタを用いない構成も可能である。この場合、対応関係を、2と「1、0、0、0」が対応し、-1と「0、1、0、0」が対応し、0と「0、0、1、0」が対応し、1と「0、0、0、1」が対応する、とすればよい。
【０２４２】
(d)入力される上位2ビットが11（3）のときは、デコーダ454から入力されたコードを以下のようにシフトする。
第1セレクト信号→第4セレクト信号
第2セレクト信号→第1セレクト信号
第3セレクト信号→第2セレクト信号
第4セレクト信号→第3セレクト信号
【０２４３】
すなわち、上位2ビットが11（3）のときは、VCO[3]信号を基準にする必要があるため、これをセレクト信号のシフトにより、実現している。
【０２４４】
別の手法としては、VCO[0]：1、VCO[1]：2、VCO[2]：-1、VCO[3]：0とし、デコーダ454で、値と、コードとの対応関係を、変更すれば、シフトレジスタを用いない構成も可能である。この場合、対応関係を、1と「1、0、0、0」が対応し、2と「0、1、0、0」が対応し、-1と「0、0、1、0」が対応し、0と「0、0、0、1」が対応する、とすればよい。
【０２４５】
図13に示す例では、デコーダの出力コード（第1〜第4セレクト信号）が「1，0，0，0」で、上位2ビットが00（0）のとき、シフトレジスタ456は、上記のシフトルールにより、シフトを行わず、当該出力コードと同じ値「1，0，0、0」を出力していることが理解される。
【０２４６】
一方、デコーダの出力コード（第1〜第4セレクト信号）が「0，0，1，0」で、上位2ビットが01（1）のとき、シフトレジスタ456は、上記のシフトルールにより各セレクト信号をシフトした「0，0，0、1」を出力していることが理解される。
【０２４７】
図12は、本実施形態に係るPLLのタイムチャートを示す。
【０２４８】
これまでの実施形態と比較して、カウンタ453の出力を4倍でオーバーサンプリングしているため、これまでの実施形態のコード1つ分が、本実施形態の4つ分のコードに対応する。基準信号の1周期期間の中で4回のチャージ切り替え動作が行われている。第4実施形態で説明した図9に比べて周期的に発生する誤差、つまりスプリアスがランダム化されていることが分かる。
【０２４９】
図12の例では、簡単のため、M分周後信号が、基準信号の4倍の周波数に正確になっているが、これらの信号の周波数が多少ずれていても問題なく本実施形態の効果を得ることができる。
【０２５０】
ランダム化された誤差は、ΔΣ変調器の次数に応じて周波数軸上で高域にシフトし、さらに、PLLの伝達関数であるLPFが作用するため、第4実施形態に比べて大幅に誤差を抑制できる。
【０２５１】
さらにΔΣ変調器ではランダムに選択を行っているため、4相信号間に位相のミスマッチがあったとしても（4相信号が正確に0，π／2、π、3π／2（−π／2）の関係になくても）、その誤差は周期的にはならずにランダム化される効果もある。
【０２５２】
以下、セレクト信号生成部450の補足説明を行う。上述した例において、カウンタ値の下位2ビットが00→01→10→11と変化する間、当該カウンタ値の上位2ビットは同じ値である。
【０２５３】
（A）上位2ビットが00のとき（第1供給モードが選択されたとき）、カウンタ値の下位2ビットが00→01→10→11と変化するのに応じて、第1〜第4選択処理が、第1、第3、第2、第4の順で、順番に行われる。このことは既に述べた通りである。
【０２５４】
このとき第1選択処理は、VCO[0]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２５５】
第3選択処理は、VCO[0]の立ち上がりエッジと、VCO[1]の立ち上がりエッジ間の4分の1だけ、VCO[0]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２５６】
第2選択処理は、VCO[0]の立ち上がりエッジと、VCO[1]の立ち上がりエッジ間の4分の2だけ、VCO[0]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２５７】
第4選択処理は、VCO[0]の立ち上がりエッジと、VCO[1]の立ち上がりエッジ間の4分の3だけ、VCO[0]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２５８】
（B）同様に、上位2ビットが01のとき（第3供給モードが選択されたとき）も、第1〜第4選択処理が、第1、第3、第2、第4の順で、順番に行われるが、実際にはシフトレジスタでのセレクト信号のシフトが行われるため、第3、第2、第4、第1選択処理がこの順で行われるのと同様となる。
【０２５９】
このとき第3選択処理は、VCO[1]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２６０】
第2選択処理は、VCO[1]の立ち上がりエッジと、VCO[2]の立ち上がりエッジ間の4分の1だけ、VCO[1]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６１】
第4選択処理は、VCO[1]の立ち上がりエッジと、VCO[2]の立ち上がりエッジ間の4分の2だけ、VCO[1]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６２】
第1選択処理は、VCO[1]の立ち上がりエッジと、VCO[2]の立ち上がりエッジ間の4分の3だけ、VCO[1]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６３】
（C）上位2ビットが10のとき（第2供給モードが選択されたとき）も、第1〜第4選択処理が、第1、第3，第2、第4の順で、順番に行われるが、実際にはシフトレジスタでのセレクト信号のシフトが行われるため、第2、第4、第1、第3選択処理がこの順で行われるのと同様となる。
【０２６４】
このとき第2選択処理は、VCO[2]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２６５】
第4選択処理は、VCO[2]の立ち上がりエッジと、VCO[3]の立ち上がりエッジ間の4分の1だけ、VCO[2]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６６】
第1選択処理は、VCO[2]の立ち上がりエッジと、VCO[3]の立ち上がりエッジ間の4分の2だけ、VCO[2]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６７】
第3選択処理は、VCO[2]の立ち上がりエッジと、VCO[3]の立ち上がりエッジ間の4分の3だけ、VCO[2]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２６８】
（D）上位2ビットが11のとき（第4供給モードが選択されたとき）も、第1〜第4選択処理が、第1、第3，第2、第4の順で、順番に行われるが、実際にはシフトレジスタでのセレクト信号のシフトが行われるため、第4、第1、第3、第2選択処理がこの順で行われるのと同様となる。
【０２６９】
このとき第4選択処理は、VCO[3]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２７０】
第1選択処理は、VCO[3]の立ち上がりエッジと、VCO[0]の立ち上がりエッジ間の4分の1だけ、VCO[3]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２７１】
第3選択処理は、VCO[3]の立ち上がりエッジと、VCO[0]の立ち上がりエッジ間の4分の2だけ、VCO[3]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２７２】
第2選択処理は、VCO[3]の立ち上がりエッジと、VCO[0]の立ち上がりエッジ間の4分の3だけ、VCO[3]の立ち上がりエッジから進んだ位置で、基準信号の立ち上がりエッジと位相を合わせる処理に相当する。
【０２７３】
本実施形態では基準信号の4倍の周波数（1／4の周期）で、オーバーサンプリングした場合を示したが、2以上の整数Lを用いて、略L倍の周波数（1／Lの周期）で、オーバーサンプリングし、基準信号の略1／Lの周期で、各サンプルされた動作を行ってもよい。この場合、ΔΣ変調器は、基準信号の略L倍の分周信号を動作クロックとする。
【０２７４】
また本実施形態ではK=0.25（小数分周比0.25/4=0.0625）の例を示したが、Kが整数の場合、たとえばK=1（小数分周値1/4=0.25）の場合も可能である。
【０２７５】
この場合は、カウンタ値の下位2ビットは常に00であり、上位2ビットが00,01,10,11と変化する場合に相当するため、ΔΣ変調器では常に第1選択処理を行う。
【０２７６】
シフトレジスタ456でのシフト処理を考慮すれば、上位2ビットの00,01,10,11のそれぞれに対応して、第1選択処理、第3選択処理、第2選択処理、第4選択処理を行っているのと同様となる。
【０２７７】
このとき第1選択処理は、VCO[0]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２７８】
第3選択処理は、VCO[1]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２７９】
第2選択処理は、VCO[2]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２８０】
第4選択処理は、VCO[3]の立ち上がりエッジと、基準信号の立ち上がりエッジで位相を合わせる処理に相当する。
【０２８１】
本実施形態は、2個のチャージポンプを用いるPLL構成以外にも、図1のような、より多数のチャージポンプを用いるPLL構成にも適用可能である。
【０２８２】
以上、本実施形態によれば、複数のチャージポンプ間のミスマッチによるPLL出力でのスプリアスの影響を完全またはほぼ完全に無くすことができるとともに、さらに細かい小数分周比の設定も低誤差で可能となる。加えて、VCOの多相信号間に位相ミスマッチがあっても、誤差が周期的にならず、PLL出力でのスプリアスの影響を大幅に抑制できる。
【０２８３】
（第7実施形態）
図15に、第7実施形態に係る受信機の構成を示す。
【０２８４】
この受信機は、アンテナ501、デュプレクサ（DUP：Duplexer）502、低雑音増幅器（LNA:Low Noise Amplifier）503、ローカル発振器(local oscillator)506、π／2（90度）移相器505、ディジタル信号処理部511、ミキサ504、ローパスフィルタ (LPF：Low Pass Filter)507、自動利得制御（AGC;automatic gain control）回路508、アナログ−ディジタル変換器（ADC：Analog-Digital Converter）509、ミキサ512、LPF513、AGC514、ADC515及びクロック生成回路510を備える。ミキサ504、512は、直交振幅変調器（Quadrature Demodulator）である。
【０２８５】
アンテナ501は、無線（RF：Radio Frequency）信号を受信し、当該RF信号をデュプレクサ502に入力する。
【０２８６】
デュプレクサ502は、上記RF信号から不要波を除去し、LNA503に渡す。
【０２８７】
LNA503は、デュプレクサ502からのRF信号を増幅し、ミキサ504及びミキサ512に入力する。
【０２８８】
ローカル発振器506は、RF信号をダウンコンバートするためのローカル信号を生成し、ローカル信号を、ミキサ504及び90度移相器505に入力する。
【０２８９】
90度移相器505は、ローカル発振器506からのローカル信号を90度位相シフトさせて、ミキサ512に入力する。
【０２９０】
ミキサ504は、LNA503からのRF信号と、ローカル発振器506からのローカル信号との乗算を行って、I信号を生成する。
【０２９１】
ミキサ512は、上記RF信号と、90度移相器505において位相シフトされたローカル信号との乗算を行って、Q信号を生成する。
【０２９２】
ミキサ504，512，90度移相器505およびローカル発振器506は、RFユニットをなす。
【０２９３】
ミキサ504によって生成されたI信号、およびミキサ512によって生成されたQ信号は、LPF507、513によって高周波成分がそれぞれ除去される。
【０２９４】
AGC508、514は、LPF507、513を通過した信号のレベルをそれぞれ調整する。
【０２９５】
クロック生成回路510は、前述した第1〜第4実施形態のいずれかに係る位相同期回路で構成されている。
【０２９６】
クロック生成回路510は、ADC509,515で用いるサンプリングクロックを生成する。
【０２９７】
サンプリングクロックは、第1〜第6実施形態のいずれかに係る位相同期回路の電圧制御発振器で生成されるVCO[0]〜VCO[3]信号のうちの1つである。たとえば、サンプリングクロックは、VCO[0]信号である。
【０２９８】
ADC509、515は、クロック生成回路510によって生成されるサンプリングクロックに応じて、上記I信号およびQ信号をサンプリングして、ディジタルデータに変換し、ディジタルデータをディジタル信号処理部511に入力する。
【０２９９】
ディジタル信号処理部511は、例えばDSP（ディジタル・シグナル・プロセッサ）で構成される。ディジタル信号処理部511は、上記ADC509及び515からのディジタルI信号およびQ信号を処理し、データの復号・再生を行う。
【０３００】
以上、本実施形態によれば、I信号およびQ信号を変換するADCのサンプリングクロックを生成するクロック生成回路を、前述した第1〜第4実施形態のいずれかの位相同期回路を用いて構成する。従って、従来に比べて小面積かつ低消費電力なクロック生成回路にとすることができるとともに、高精度かつ低ジッタ(jitter)なサンプリングクロックを生成できる。
【０３０１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【特許請求の範囲】
【請求項１】
基準信号を生成する基準信号源と、
制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する電圧制御発振器と、
前記基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成するサブサンプリング位相比較器と、
供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、
供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有し、
前記第1電流信号および前記第2電流信号の合成電流信号を生成する
電流生成回路と、
前記第1および第2標本化電圧を前記第2および第1チャージポンプに供給する第1供給モード、および前記第1および第2標本化電圧を前記第1および第2チャージポンプに供給する第2供給モードを選択的に実行する、セレクト制御手段と、
前記合成電流信号を平滑化することにより、前記電圧制御発振器に与える前記制御電圧を生成するループフィルタと、
を備えた位相同期回路。
【請求項２】
前記電圧制御発振器は、前記第1信号にπ／2だけ位相が遅れた第3信号、第2信号にπ／2だけ位相が遅れた第4信号をさらに生成し、
前記サブサンプリング位相比較器は、前記基準信号の周期毎に、前記第1〜4信号の電圧を標本化して、第1〜第4の標本化電圧を生成し、
前記セレクト制御手段は、
前記第1供給モード、
前記第2供給モード、
前記第3および第4標本化電圧を前記第2および第1チャージポンプに供給する第3供給モード、および
前記第3および第4標本化電圧を前記第1および第2チャージポンプに供給する第4供給モード
を選択的に実行することを特徴とする請求項1に記載の位相同期回路。
【請求項３】
前記セレクト制御手段は、前記第1〜第4供給モードを、前記第1供給モード、前記第3供給モード、前記第2供給モード、前記第4供給モードの順番で、繰り返し実行することを特徴とする請求項2に記載の位相同期回路。
【請求項４】
前記セレクト制御手段は、前記第1〜第4供給モードを、前記第4供給モード、前記第2供給モード、前記第3供給モード、前記第1供給モードの順番で、繰り返し実行することを特徴とする請求項2に記載の位相同期回路。
【請求項５】
供給電圧に応じて前記第1電流信号と同一符号の第3電流信号を生成する第3チャージポンプと、
供給電圧に応じて前記第3電流信号と反対符号の第4の電流信号を生成する第4チャージポンプと、
供給電圧に応じて前記第1電流信号と同一符号の第5電流信号を生成する第5チャージポンプと、
供給電圧に応じて前記第5電流信号と反対符号の第6の電流信号を生成する第6チャージポンプと、
供給電圧に応じて前記第1電流信号と同一符号の第7電流信号を生成する第7チャージポンプと、
供給電圧に応じて前記第7電流信号と反対符号の第8の電流信号を生成する第8チャージポンプと、を備え、
前記第1供給モードは、前記第1および第2標本化電圧を前記第2および第3チャージポンプに供給し、
前記第2供給モードは、前記第1および第2標本化電圧を前記第1および第4チャージポンプに供給し、
前記第3供給モードは、前記第3および第4標本化電圧を、前記第6および第7チャージポンプに供給し、
前記第4供給モードは、前記第3および第4標本化電圧を、前記第5および第8チャージポンプに供給し、
前記電流生成回路は、
前記第2および第3電流信号の合成電流信号と、前記第6および第7電流信号の合成電流信号と、前記第1および第4電流信号の合成電流信号と、前記第5および第8電流信号の合成電流信号と、を生成する、
ことを特徴とする請求項2に記載の位相同期回路。
【請求項６】
前記第1〜第8チャージポンプはそれぞれ複数設けられ、
前記セレクト制御手段は、前記第1〜第8チャージポンプ毎に、すべてのチャージポンプがそれぞれ均等に使用されるように、使用するチャージポンプを切り換えるDEM（Dynamic Element Matching）手段を含む
ことを特徴とする請求項5に記載の位相同期回路。
【請求項７】
前記1供給モードを選択したとき、前記第2チャージポンプに標本化電圧が入力される信号の位相の合計が前記第1信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL（Lは2以上の整数）回ランダムに選択する第1選択処理を行い、前記第1選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記2供給モードを選択したとき、前記第2チャージポンプに標本化電圧が入力される信号の位相の合計が前記第2信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第2選択処理を行い、、前記第2選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記3供給モードを選択したとき、前記第2チャージポンプに標本化電圧が入力される信号の位相の合計が前記第3信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第3選択処理を行い、前記第3選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記4供給モードを選択したとき、前記第2チャージポンプに標本化電圧が入力される信号の位相の合計が前記第4信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第4選択処理を行い、前記第4選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行する、
ことを特徴とする請求項2に記載の位相同期回路。
【請求項８】
前記1供給モードを選択したとき、前記第1チャージポンプに標本化電圧が入力される信号の位相の合計が前記第2信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第1選択処理を行い、前記第1選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記2供給モードを選択したとき、前記第1チャージポンプに標本化電圧が入力される信号の位相の合計が前記第1信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第2選択処理を行い、前記第2選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記3供給モードを選択したとき、前記第1チャージポンプに標本化電圧が入力される信号の位相の合計が前記第4信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第3選択処理を行い、前記第3選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記4供給モードを選択したとき、前記第1チャージポンプに標本化電圧が入力される信号の位相の合計が前記第3信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第4選択処理を行い、前記第4選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行する、
ことを特徴とする請求項2に記載の位相同期回路。
【請求項９】
前記セレクト制御手段は、前記第1〜第4供給モードをそれぞれ、複数回連続して選択し、
前記第1供給モードを選択するごとに、前記第1、3、2、4選択処理をこの順で順番に実行し、
前記第2供給モードを選択するごとに、前記第3、2、4、1選択処理をこの順で順番に実行し、
前記第3供給モードを選択するごとに、前記第2、4、1、3選択処理をこの順で順番に実行し、
前記第4供給モードを選択するごとに、前記第4、1、3、2選択処理をこの順で順番に実行する、
ことを特徴とする請求項7に記載の位相同期回路。
【請求項１０】
前記セレクト制御手段は、前記第1〜第4供給モードのうち前記第1供給モードと前記第2供給モードのみを交互に行う、または、前記第3供給モードと前記第4供給モードのみを交互に行うことを特徴とする請求項2に記載の位相同期回路。
【請求項１１】
前記セレクタ制御手段は、前記第1供給モードと前記第2供給モードを交互に実行することを特徴とする請求項1に記載の位相同期回路。
【請求項１２】
前記電流生成回路は、
供給電圧に応じて前記第1電流信号と同一符号の第3電流信号を生成する第3チャージポンプと、
供給電圧に応じて前記第3電流信号と反対符号の第4の電流信号を生成する第4チャージポンプをさらに含み、
前記第1供給モードは、前記第1および第2標本化電圧を前記第2および第3チャージポンプに供給し、
前記第2供給モードは、前記第1および第2標本化電圧を、前記第1および第4チャージポンプに供給し、
前記電流生成回路は、
前記第2および第3電流信号の合成電流信号と、前記第1および第4電流信号の合成電流信号を生成する、
ことを特徴とする請求項1に記載の位相同期回路。
【請求項１３】
前記第1〜第4チャージポンプはそれぞれ複数設けられ、
前記セレクト制御手段は、前記第1〜第4チャージポンプ毎に、すべてのチャージポンプがそれぞれ均等に使用されるように、使用するチャージポンプを切り換えるDEM手段を含む
ことを特徴とする請求項12に記載の位相同期回路。
【請求項１４】
高周波信号を受信してアナログ受信信号を生成するアンテナと、
前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するRFユニットと、
クロックを生成するクロック生成回路と、
前記クロック生成回路により生成されるクロックを用いて、前記ベースバンド信号をディジタル信号に変換するディジタル・アナログ変換処理を行う、アナログ・デジタル変換器と、
前記ディジタル信号に対してディジタル信号処理を施してデータを再生するデータ信号処理部と、を備え、
前記クロック生成回路は、請求項1の位相同期回路である、
ことを特徴とする無線受信装置。
【請求項１】
基準信号を生成する基準信号源と、
制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する電圧制御発振器と、
前記基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成するサブサンプリング位相比較器と、
供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、
供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有し、
前記第1電流信号および前記第2電流信号の合成電流信号を生成する
電流生成回路と、
前記第1および第2標本化電圧を前記第2および第1チャージポンプに供給する第1供給モード、および前記第1および第2標本化電圧を前記第1および第2チャージポンプに供給する第2供給モードを選択的に実行する、セレクト制御手段と、
前記合成電流信号を平滑化することにより、前記電圧制御発振器に与える前記制御電圧を生成するループフィルタと、
を備えた位相同期回路。
【請求項２】
前記電圧制御発振器は、前記第1信号にπ／2だけ位相が遅れた第3信号、第2信号にπ／2だけ位相が遅れた第4信号をさらに生成し、
前記サブサンプリング位相比較器は、前記基準信号の周期毎に、前記第1〜4信号の電圧を標本化して、第1〜第4の標本化電圧を生成し、
前記セレクト制御手段は、
前記第1供給モード、
前記第2供給モード、
前記第3および第4標本化電圧を前記第2および第1チャージポンプに供給する第3供給モード、および
前記第3および第4標本化電圧を前記第1および第2チャージポンプに供給する第4供給モード
を選択的に実行することを特徴とする請求項1に記載の位相同期回路。
【請求項３】
前記セレクト制御手段は、前記第1〜第4供給モードを、前記第1供給モード、前記第3供給モード、前記第2供給モード、前記第4供給モードの順番で、繰り返し実行することを特徴とする請求項2に記載の位相同期回路。
【請求項４】
前記セレクト制御手段は、前記第1〜第4供給モードを、前記第4供給モード、前記第2供給モード、前記第3供給モード、前記第1供給モードの順番で、繰り返し実行することを特徴とする請求項2に記載の位相同期回路。
【請求項５】
供給電圧に応じて前記第1電流信号と同一符号の第3電流信号を生成する第3チャージポンプと、
供給電圧に応じて前記第3電流信号と反対符号の第4の電流信号を生成する第4チャージポンプと、
供給電圧に応じて前記第1電流信号と同一符号の第5電流信号を生成する第5チャージポンプと、
供給電圧に応じて前記第5電流信号と反対符号の第6の電流信号を生成する第6チャージポンプと、
供給電圧に応じて前記第1電流信号と同一符号の第7電流信号を生成する第7チャージポンプと、
供給電圧に応じて前記第7電流信号と反対符号の第8の電流信号を生成する第8チャージポンプと、を備え、
前記第1供給モードは、前記第1および第2標本化電圧を前記第2および第3チャージポンプに供給し、
前記第2供給モードは、前記第1および第2標本化電圧を前記第1および第4チャージポンプに供給し、
前記第3供給モードは、前記第3および第4標本化電圧を、前記第6および第7チャージポンプに供給し、
前記第4供給モードは、前記第3および第4標本化電圧を、前記第5および第8チャージポンプに供給し、
前記電流生成回路は、
前記第2および第3電流信号の合成電流信号と、前記第6および第7電流信号の合成電流信号と、前記第1および第4電流信号の合成電流信号と、前記第5および第8電流信号の合成電流信号と、を生成する、
ことを特徴とする請求項2に記載の位相同期回路。
【請求項６】
前記第1〜第8チャージポンプはそれぞれ複数設けられ、
前記セレクト制御手段は、前記第1〜第8チャージポンプ毎に、すべてのチャージポンプがそれぞれ均等に使用されるように、使用するチャージポンプを切り換えるDEM（Dynamic Element Matching）手段を含む
ことを特徴とする請求項5に記載の位相同期回路。
【請求項７】
前記1供給モードを選択したとき、前記第2チャージポンプに標本化電圧が入力される信号の位相の合計が前記第1信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL（Lは2以上の整数）回ランダムに選択する第1選択処理を行い、前記第1選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記2供給モードを選択したとき、前記第2チャージポンプに標本化電圧が入力される信号の位相の合計が前記第2信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第2選択処理を行い、、前記第2選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記3供給モードを選択したとき、前記第2チャージポンプに標本化電圧が入力される信号の位相の合計が前記第3信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第3選択処理を行い、前記第3選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記4供給モードを選択したとき、前記第2チャージポンプに標本化電圧が入力される信号の位相の合計が前記第4信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第4選択処理を行い、前記第4選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行する、
ことを特徴とする請求項2に記載の位相同期回路。
【請求項８】
前記1供給モードを選択したとき、前記第1チャージポンプに標本化電圧が入力される信号の位相の合計が前記第2信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第1選択処理を行い、前記第1選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記2供給モードを選択したとき、前記第1チャージポンプに標本化電圧が入力される信号の位相の合計が前記第1信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第2選択処理を行い、前記第2選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記3供給モードを選択したとき、前記第1チャージポンプに標本化電圧が入力される信号の位相の合計が前記第4信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第3選択処理を行い、前記第3選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行し、
前記4供給モードを選択したとき、前記第1チャージポンプに標本化電圧が入力される信号の位相の合計が前記第3信号の位相に一致するように、前記第1〜第4供給モードを含む複数の供給モードから、供給モードをL回ランダムに選択する第4選択処理を行い、前記第4選択処理で選択されたL個の供給モードを、前記基準信号のL分の1の周期で順次実行する、
ことを特徴とする請求項2に記載の位相同期回路。
【請求項９】
前記セレクト制御手段は、前記第1〜第4供給モードをそれぞれ、複数回連続して選択し、
前記第1供給モードを選択するごとに、前記第1、3、2、4選択処理をこの順で順番に実行し、
前記第2供給モードを選択するごとに、前記第3、2、4、1選択処理をこの順で順番に実行し、
前記第3供給モードを選択するごとに、前記第2、4、1、3選択処理をこの順で順番に実行し、
前記第4供給モードを選択するごとに、前記第4、1、3、2選択処理をこの順で順番に実行する、
ことを特徴とする請求項7に記載の位相同期回路。
【請求項１０】
前記セレクト制御手段は、前記第1〜第4供給モードのうち前記第1供給モードと前記第2供給モードのみを交互に行う、または、前記第3供給モードと前記第4供給モードのみを交互に行うことを特徴とする請求項2に記載の位相同期回路。
【請求項１１】
前記セレクタ制御手段は、前記第1供給モードと前記第2供給モードを交互に実行することを特徴とする請求項1に記載の位相同期回路。
【請求項１２】
前記電流生成回路は、
供給電圧に応じて前記第1電流信号と同一符号の第3電流信号を生成する第3チャージポンプと、
供給電圧に応じて前記第3電流信号と反対符号の第4の電流信号を生成する第4チャージポンプをさらに含み、
前記第1供給モードは、前記第1および第2標本化電圧を前記第2および第3チャージポンプに供給し、
前記第2供給モードは、前記第1および第2標本化電圧を、前記第1および第4チャージポンプに供給し、
前記電流生成回路は、
前記第2および第3電流信号の合成電流信号と、前記第1および第4電流信号の合成電流信号を生成する、
ことを特徴とする請求項1に記載の位相同期回路。
【請求項１３】
前記第1〜第4チャージポンプはそれぞれ複数設けられ、
前記セレクト制御手段は、前記第1〜第4チャージポンプ毎に、すべてのチャージポンプがそれぞれ均等に使用されるように、使用するチャージポンプを切り換えるDEM手段を含む
ことを特徴とする請求項12に記載の位相同期回路。
【請求項１４】
高周波信号を受信してアナログ受信信号を生成するアンテナと、
前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するRFユニットと、
クロックを生成するクロック生成回路と、
前記クロック生成回路により生成されるクロックを用いて、前記ベースバンド信号をディジタル信号に変換するディジタル・アナログ変換処理を行う、アナログ・デジタル変換器と、
前記ディジタル信号に対してディジタル信号処理を施してデータを再生するデータ信号処理部と、を備え、
前記クロック生成回路は、請求項1の位相同期回路である、
ことを特徴とする無線受信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−６０５８１（Ｐ２０１２−６０５８１Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０４４９０（Ｐ２０１０−２０４４９０）
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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