通信用半導体集積回路
【課題】送受信動作に使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を含むＲＦ通信用半導体集積回路において、ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響を軽減する一方、ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくして補償回路の制御も単純化すること。
【解決手段】受信動作と送信動作とに使用する周波数シンサセイザＦｒｃｔ＿ＳｙｎｔｈとしてフラクショナルＮ ＰＬＬ回路のクローズドループ帯域を、数十ＫＨｚのオーダーの狭帯域とする。チャージポンプ回路ＣＰＣの２つのトランジスタのミスマッチに起因する非線型性の影響の軽減を最も段純な方法であるオフセット回路ＭＮ２、ＭＮ３によるループフィルタＬＦＣへのｄｃ直流電流Ｉｏｆｆｓｅｔの注入もしくはＬＦＣからのＩｏｆｆｓｅｔの放出によって実現する。
【解決手段】受信動作と送信動作とに使用する周波数シンサセイザＦｒｃｔ＿ＳｙｎｔｈとしてフラクショナルＮ ＰＬＬ回路のクローズドループ帯域を、数十ＫＨｚのオーダーの狭帯域とする。チャージポンプ回路ＣＰＣの２つのトランジスタのミスマッチに起因する非線型性の影響の軽減を最も段純な方法であるオフセット回路ＭＮ２、ＭＮ３によるループフィルタＬＦＣへのｄｃ直流電流Ｉｏｆｆｓｅｔの注入もしくはＬＦＣからのＩｏｆｆｓｅｔの放出によって実現する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周比Ｎが整数だけでなく分数（小数）を含むフラクショナルＮ ＰＬＬ（Phase Locked Loop）回路を具備するＲＦ通信用半導体集積回路に関し、特に、受信動作と送信動作とに使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を具備したＲＦ通信用半導体集積回路において、フラクショナルＮ ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響を軽減する一方、フラクショナルＮ ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくするとともに補償回路の制御も単純化するのに有益な技術に関する。
【背景技術】
【０００２】
分周比が整数のみの一般的なＰＬＬ回路ではロックド・ループの周波数解像度は基準周波数ｆＲＥＦとなるので、精密な周波数解像度が必要な場合は小さな基準周波数ｆＲＥＦを必要とし、従って小さな（狭い）ループ周波数帯域となる。狭いループ周波数帯域はＰＬＬ回路のロック周波数決定に長いスイッチング時間を要するので望ましくなく、また、ＰＬＬ回路の電圧制御発振器（ＶＣＯ）の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。
【０００３】
フラクショナルシンセサイザは基準周波数ｆＲＥＦよりも精密な周波数解像度を持つために開発され、フラクショナルＮ分周器では分周比は周期的にＮからＮ＋１に変更され、結果的に平均分周比はＮよりも（Ｎ＋１）分周のデューティー比分だけ増加する。累積加算器（アキュムレータ）からのオーバーフローは、瞬時の分周比を変調するために使用される。
【０００４】
このようにフラクショナルＰＬＬ回路は、ＰＬＬ回路の負帰還ループ中の分周器の分周比Ｎが整数だけでなく分数（小数）を含む有理数である。このフラクショナルＮ分周によって、与えられたチャンネルスペーシングに対する広いループ帯域は高速・セットリングタイムを可能とし、電圧制御発振器に要求される位相ノイズ要求も低くなる。また、下記非特許文献１には、１次ΔΣ変調器（ΣΔ変調器とも呼ばれる）の累積加算器（アキュムレータ）に関係した分周比がｎ／ｎ＋１の二重係数分周器（Ｄｕａｌ Ｍｏｄｕｌｕｓ Ｄｉｖｉｄｅｒ）が記載されている。累積加算器のオーバーフローの条件がｎ＋１への分周へのシフトに使用されている。さらに、下記非特許文献２には、フラクショナルＮ分周に高次ΔΣ変調による高次ノイズシェービング技術によりフラクショナルＮ周波数合成でのスプリアス出力周波数も低減すると報告されている。
【０００５】
さらに、下記非特許文献３には、１次ΣΔ変調器を複数多段としたＭＡＳＨ(Multistage noise Shaping Technique)を用いたフラクショナルＮ周波数シンサセイザが報告されている。
【０００６】
また、下記非特許文献４には、ＷＣＤＭＡ（Wide Band Channel-Division Multiple Access）用途のＲＦ半導体集積回路に採用するためのスプリアス雑音補償と線型化技術とを採用した７００ＫＨｚの周波数帯域のフラクショナルＮ周波数シンサセイザが、記載されている。このＲＦ半導体集積回路は、広帯域において直接変調の送信方式を採用している。また、フラクショナルＰＬＬ回路のクローズドループ帯域幅は７００ＫＨｚと、極めて広い帯域となっている。さらに、このフラクショナルＮ周波数シンサセイザの位相比較器は、データ入力端子に電源電圧ＶＤＤが供給されてクロック入力端子に基準周波数信号が供給されたアップ用のフリップフロップと、データ入力端子に電源電圧ＶＤＤが供給されてクロック入力端子に分周器からの分周出力信号が供給されたダウン用のフリップフロップと、アップ用のフリップフロップの出力信号とダウン用のフリップフロップの出力信号とが２つの入力端子に供給されたＡＮＤ回路と、ＡＮＤ回路の出力信号が供給された遅延回路とを含んでいる。遅延回路の出力信号は、アップ用のフリップフロップのリセット入力端子とダウン用のフリップフロップのリセット入力端子とに供給される。電圧制御発振器の発振周波数を制御する位相制御電圧を生成するローパス・フィルターにソース電流を供給するチャージポンプ回路のＰチャンネルＭＯＳトランジスタのゲート入力端子はアップ用のフリップフロップの出力信号により駆動され、ローパス・フィルターからスィンク電流を流すＮチャンネルＭＯＳトランジスタのゲート入力端子はダウン用のフリップフロップの出力信号により駆動される。この非特許文献４には、ＰＬＬビルディングブロックでの非線型性は、主として位相比較器とチャージポンプ回路の入出力特性であり、特にフラクショナルＰＬＬ回路の帯域内スプリアス雑音を増加すると記載している。またこの非特許文献４は、位相比較器とチャージポンプ回路との典型的な非線型性は、チャージポンプ回路のＰ−ＭＯＳとＮ−ＭＯＳとのミスマッチに起因すると記載している。さらに非特許文献４は、他の非線型性は、特に位相差が小さい場合での位相差ΔΦ対注入電荷Ｑで示されると記載している。また、非特許文献４は、この非線型性の影響を完全に回避するためには、位相比較器とチャージポンプ回路とをそれらのより線型な部分で動作させることであると記載している。さらに非特許文献４は、これを達成する最も単純な方法は、ループフィルタにｄｃ直流電流を注入することであるが、参照スプリアス雑音を強調すると言う欠点があると記載している。また、非特許文献４は、より良い解決は、位相比較器とチャージポンプ回路をその非線型部分の外部で動作するように長いパルス幅とされて位相比較器入力の比較エッジに同期した周期電流パルスをループフィルタに注入することであると記載している。
【０００７】
さらに、下記非特許文献５には、前記非特許文献４に記載の周期電流パルスのループフィルタへの注入と類似した追加パルスソース電流と追加パルススィンク電流とをループフィルタに流すチャージポンプ線型化技術と位相ノイズキャンセル技術が紹介されている。これにより、ブルートース準拠無線ＬＡＮ（Local Area Network）送信機として構成したＣＭＯＳΔΣフラクショナル−Ｎ ＰＬＬとダイレクトコンバージョン・ブルートース準拠受信機のための局部発振器において、必要とされた１−Ｍｂ／ｓの転送信号のループ内の変調を可能とする十分に広い４６０ＫＨｚの帯域幅で必要とされる位相ノイズとスプリアス特性との仕様を達成したと報告している。
【０００８】
【非特許文献１】Ｂｒｉａｎ Ｍｉｌｌｅｒ ａｎｄ Ｒｏｂｅｒｔ Ｊ． Ｃｏｎｌｅｙ ”Ａ Ｍｕｌｔｉｐｌｅ Ｍｏｄｕｌａｔｏｒ Ｆｒａｃｔｉｏｎａｌ Ｄｉｖｉｄｅｒ”， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＡＮＤ ＭＥＡＳＵＲＥＭＥＮＴ， ＶＯＬ．４０．ＮＯ．３．ＪＵＮＥ １９９１．ＰＰ．５７８−５８３．
【非特許文献２】Ｔｏｍ Ａ．Ｄ．Ｒｉｌｅｙ ｅｔ ａｌ“Ｄｅｌｔａ−Ｓｉｇｍａ Ｍｏｄｕｌａｔｉｏｎ ｉｎ Ｆｒａｃｔｉｏｎａｌ−Ｎ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ”， ＩＥＥＥ ＪＯＵＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．２８．ＮＯ．５．ＭＡＹ １９９３．ＰＰ．５５３−５５９．
【非特許文献３】Ａ．Ｅ．Ｈｕｓｓｅｉｎ ａｎｄ Ｍ．Ｉ．Ｅｌｍａｓｒｙ “Ａ ＦＲＡＣＴＩＯＮＡＬ−Ｎ ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＳＩＺＥＲ ＦＯＲ ＷＩＲＥＬＥＳＳ ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ”， ２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，ＰＰ．ＩＶ−５１３−ＩＶ−５１６．
【非特許文献４】Ｅｎｒｉｃｏ Ｔｅｍｐｏｒｉｔｉ ｅｔ ａｌ，“Ａ ７００−ｋＨｚ Ｂａｎｄｗｉｄｔｈ ΣΔ Ｆｒａｃｔｉｎａｌ Ｓｙｎｔｈｅｓｉｚｅｒ Ｗｉｔｈ Ｓｐｕｒ Ｃｏｍｐｅｎｓａｔｉｏｎ ａｎｄ Ｌｉｎｅａｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ＷＣＤＭＡ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＥＥ ＪＯＵＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９．ＮＯ．９．ＳＥＰＴＥＭＢＥＲ ２００４．ＰＰ．１４４６−１４５４．
【非特許文献５】Ｓｕｄｈａｋａｒ Ｐａｍａｒｔｉ ｅｔ ａｌ，”Ａ Ｗｉｄｅｂａｎｄ ２．４−ＧＨｚ Ｄｅｌｔａ−Ｓｉｇｍａ Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ Ｗｉｔｈ １−Ｍｂ／ｓ Ｉｎ−Ｌｏｏｐ Ｍｏｄｕｌａｔｉｏｎ“， ＩＥＥＥ ＪＯＵＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９．ＮＯ．１．ＪＡＮＵＡＲＹ ２００４．ＰＰ．４９−６２．
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明に先立って、本発明者等は、ＧＳＭ方式の通信に対応するＲＦ ＩＣの開発に従事した。
【００１０】
ＧＳＭ方式(Global System for Mobile Communication)は、ＴＤＭＡ方式のひとつとして、位相変調のみを使用するＧＭＳＫ(Gaussian minimum Shift Keying)変調を行う通信方式である。尚、ＴＤＭＡは、Time-Division Multiple Accessの略称である。このＴＤＭＡ方式では、携帯電話端末機器の複数のタイムスロットのそれぞれのタイムスロットを、アイドル状態と、基地局からの受信動作と、前記基地局への送信動作とのいずれかに設定可能である。このＧＳＭ方式と比較して、通信データ転送レートを改善する方式も知られている。この改善方式として、位相変調とともに振幅変調を使用するＥＤＧＥ（Enhanced Data for GSM Evolution; Enhanced Data for GPRS）方式も最近注目されている。尚、ＧＰＲＳはＧｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅの略称である。
【００１１】
このＲＦ ＩＣのフラクショナルＰＬＬ回路では、水晶振動子とベースバンドＬＳＩからの自動周波数制御（ＡＦＣ）信号とにより安定で正確な基準信号を生成する基準周波数発振器ＤＣＸＯの基準発振周波数ｆＲＥＦをベースにＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯを生成する。最近のＧＳＭ通信方式に対応するＲＦ ＩＣは、ＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚの４つの周波数帯に対応するように構成されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯも、この４つの周波数バンドに対応しなければならない。ＲＦ ＩＣの基準周波数発振器ＤＣＸＯの基準発振周波数ｆＲＥＦは数十ＭＨｚのオーダーの周波数であるのに対して、複数の周波数バンドに対応するＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯは数ＧＨｚのオーダーの周波数となる。すなわち、基準周波数発振器ＤＣＸＯの基準発振周波数ｆＲＥＦと比較すると、ＲＦ送信用電圧制御発振器ＴＸＶＣＯからの発振周波数ｆＴＸＶＣＯは遥かに高い周波数となる。このように、ＲＦ ＩＣのフラクショナルＰＬＬ回路は、基準周波数発振器ＤＣＸＯの数十ＭＨｚのオーダーの基準発振周波数ｆＲＥＦをフラクショナルＮ分周比の逆数である周波数逓倍比による周波数逓倍を行うことにより、数ＧＨｚのオーダーのＲＦ送信用電圧制御発振器ＴＸＶＣＯの基準発振周波数ｆＴＸＶＣＯを生成する。
【００１２】
図１は、本発明に先立って本発明者等によって検討された通信用半導体集積回路ＲＦ ＩＣのチップ上に形成されたフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの構成を示す図である。
【００１３】
同図に示すように、フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈは、水晶振動子Ｘｔａｌと図示しないベースバンドＬＳＩからの自動周波数制御（ＡＦＣ）信号とによって安定でかつ正確な基準発振周波数ｆＲＥＦに設定された基準周波数発振器ＤＣＸＯを含む。この基準発振周波数ｆＲＥＦは、例えば２６ＭＨｚの周波数に設定されている。基準周波数発振器ＤＣＸＯからの基準発振周波数ｆＲＥＦの基準周波数信号は、フラクショナルＰＬＬ回路の位相比較器ＰＤＣの一方の入力端子に供給されている。位相比較器ＰＤＣの出力は、チャージポンプ回路ＣＰＣとローパスフィルターＬＦＣとを介してＲＦ電圧制御発振器ＲＦＶＣＯに供給される。このＲＦ電圧制御発振器ＲＦＶＣＯの出力は分周器ＤＩＶの入力に供給され、分周器ＤＩＶの分周出力信号は位相比較器ＰＤＣの他方の入力端子に供給される。分周器ＤＩＶの分周比を制御する制御入力端子には、分周比設定ロジックＤＲＳＬに接続され、分周比設定ロジックＤＲＳＬには図示しないベースバンドＬＳＩからのＲＦ通信のためのチャンネル選択情報Ｃｈａｎｎｅｌ＿ｉｎｆが供給される。尚、分周器ＤＩＶはカウンタで構成され、例えばＲＦ電圧制御発振器ＲＦＶＣＯの出力のローレベルからハイレベルへの変化をゼロからカウントアップして、分周比を制御する制御入力端子に設定された値から１を引いた値の頻度で、分周器ＤＩＶの分周出力信号をローレベルからハイレベルに変化させる。分周器ＤＩＶの分周出力信号がハイレベルとなったら、次のＲＦ電圧制御発振器ＲＦＶＣＯの出力のローレベルからハイレベルへの変化により、カウンタのカウント値をゼロとし、分周器ＤＩＶの分周出力信号をローレベルに戻して、次の分周動作を実行する。分周比設定ロジックＤＲＳＬは、分周比演算器ＤＲＡＬＵとΣΔ変調器ΣΔＭｏｄと加算器ＡＤＤとから構成されている。まず、分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔと分数ユニットＦｒａとは、入力されたチャンネル選択情報Ｃｈａｎｎｅｌ＿ｉｎｆに基づいて整数値情報Ｉと分数値情報Ｆとを計算する。分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉは加算器ＡＤＤの一方の入力端子に供給され、分周比演算器ＤＲＡＬＵの分数ユニットＦｒａからの分数値情報ＦはΣΔ変調器ΣΔＭｏｄに供給され、ΣΔ変調器ΣΔＭｏｄには基準周波数発振器ＤＣＸＯからの基準周波数信号はｆＲＥＦが動作クロック信号として更に供給される。一方、ΣΔ変調器ΣΔＭｏｄは内部情報として分周比を設定する分母情報Ｇを保持している。一例として、分母情報Ｇは、１６２５に設定されている。ΣΔ変調器ΣΔＭｏｄは、分数値情報Ｆと分母情報Ｇとから、分数値情報Ｆ÷分母情報Ｇ、一例として４０３／１６２５の分数（フラクション）の情報を持つ出力信号Ｆ／Ｇを生成して、加算器ＡＤＤの他方の入力端子に供給する。加算器ＡＤＤは整数値情報Ｉ（一例として、Ｉ＝１３７）と出力信号Ｆ／ＧとからＩ＋Ｆ／Ｇ、一例として１３７＋（４０３／１６２５）＝１３７．２４８の出力情報を平均分周比Ｎとして分周器ＤＩＶに供給する。その結果、分周器ＤＩＶの平均分周比が１３７．２４８と整数と分数（小数）とを含む値に設定される。従って、フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈは、基準周波数発振器ＤＣＸＯからの基準発振周波数ｆＲＥＦの２６ＭＨｚと平均分周比Ｎ（１３７．２４８）とを乗算した３５６８．４４８ＭＨｚの発振周波数ｆＲＦＶＣＯのＲＦ発振出力信号を生成する。また、平均分周比Ｎについて詳しく述べると、分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉ（Ｉ＝１３７）と、ΣΔ変調器ΣΔＭｏｄからの出力信号Ｆ／Ｇに応じた頻度（４０３／１６２５）で発生するオーバーフロー・１ビット出力とに応答して、分周器ＤＩＶの分周比ｎはｎ（＝Ｉ＝１３７）からｎ＋１（=Ｉ＋１＝１３８）に変更される。従って、分周器ＤＩＶの分周比がｎ（＝Ｉ＝１３７）となる頻度は１２２２／１６２５＝７５．２％で、分周器ＤＩＶの分周比がｎ＋１（=Ｉ＋１＝１３８）となる頻度は４０３／１６２５＝２４．８％である。従って、平均分周比Ｎは、１３７×０．７５２＋１３８×０．２４８＝１３７．２４８となる。
【００１４】
図２は、図１に示したフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのΣΔ変調器ΣΔＭｏｄの構成を示す図である。
【００１５】
同図に示すように、分周比演算器ＤＲＡＬＵの分数ユニットＦｒａからの分数値情報Ｆは第１加算器Ｓｕｍ１の一方の入力端子に入力信号（Ａ）として供給される一方、第１加算器Ｓｕｍ１の他方の入力端子には後に説明する第２加算器Ｓｕｍ２の出力信号（Ｃ）が供給される。第１加算器Ｓｕｍ１の出力信号は積分器Ｉｎｔｇｒｔｒとしての遅延回路に供給され、積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）は１ビット出力の量子化器ｑｎｔｚｒの入力に供給される。量子化器ｑｎｔｚｒの出力信号（Ｄ）は、所定のゲイン１／Ｇを持つ帰還回路ｆｂｃの入力に供給される。このゲイン１／Ｇの逆数Ｇは、ΣΔ変調器ΣΔＭｏｄは内部情報として分周比を設定する分母情報Ｇ（一例として、Ｇ＝１６２５）に対応する。従って、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“０”の非オーバーフロー状態では帰還回路ｆｂｃの出力はゼロとなり、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“１”のオーバーフロー状態では帰還回路ｆｂｃの出力は１６２５となる。従って、帰還回路ｆｂｃは、１ビットのＤ／Ａ変換器として動作する。従って、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“１”のオーバーフロー状態が生じると、第２加算器Ｓｕｍ２では積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）の累積加算から帰還回路ｆｂｃの出力１６２５の減算が実行される。さらに、第２加算器Ｓｕｍ２の出力信号（Ｃ）は、第１加算器Ｓｕｍ１の他方の入力端子に供給される。また、非オーバーフロー状態・オーバーフロー状態を示す量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）は、ΣΔ変調器ΣΔＭｏｄの出力信号Ｆ／Ｇとして加算器ＡＤＤに供給される。
【００１６】
図３は、図２に示したフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのΣΔ変調器ΣΔＭｏｄの動作を示す図である。尚、図３のラベル（Ａ）から（Ｄ）は、図２の信号（Ａ）から（Ｄ）に対応している。
【００１７】
図１に示したようにΣΔ変調器ΣΔＭｏｄには、基準周波数発振器ＤＣＸＯからの基準周波数ｆＲＥＦを持つ基準周波数信号が動作クロック信号として供給される。また、図３の（Ａ）に示すように、ΣΔ変調器ΣΔＭｏｄの第１加算器Ｓｕｍ１の一方の入力端子には、入力信号（Ａ）として分数値情報Ｆが定常的に供給されている。従って、動作クロック信号の１サイクルで、積分器Ｉｎｔｇｒｔｒの出力から１回の累積加算結果が得られる。図３の（Ｂ）に示すように、動作クロック信号の５サイクル目で、積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）から５回目の累積加算結果が得られる。また、図３の（Ｄ）に示すように、動作クロック信号の５サイクル目では、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）に“１”のオーバーフロー状態が現れる。すると、図３の（Ｃ）に示すように、第２加算器Ｓｕｍ２では積分器Ｉｎｔｇｒｔｒの出力の累積加算から帰還回路ｆｂｃの出力１６２５の減算が実行されて、出力信号（Ｃ）が生成される。尚、量子化器ｑｎｔｚｒは、入力信号が０〜１６２４の場合には”０”の非オーバーフロー状態の１ビット出力信号を出力する一方、入力信号が１６２５もしくはそれよりも大きな値の場合には“１”のオーバーフロー状態の１ビット出力信号を出力する。以上のような動作が動作クロック信号ｆＲＥＦに応答して繰り返され、ΣΔ変調器ΣΔＭｏｄからの分数情報Ｆ／Ｇ（４０３／１６２５）の頻度で“１”のオーバーフロー状態の１ビット出力信号が量子化器ｑｎｔｚｒから生成される。
【００１８】
図２に示した量子化器ｑｎｔｚｒの出力信号（Ｄ）、すなわちΣΔ変調器ΣΔＭｏｄの１ビット出力信号Ｆ／Ｇは、図１の分周比設定ロジックＤＲＳＬの加算器ＡＤＤに供給され、この加算器ＡＤＤで分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔより供給される整数値情報Ｉと加算される。ΣΔ変調器ΣΔＭｏｄの１ビット出力信号が“０”の非オーバーフロー状態ではフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの分周器ＤＩＶの分周比ｎは整数値情報Ｉ（Ｉ＝１３７）に設定され、ΣΔ変調器ΣΔＭｏｄの１ビット出力信号が“１”のオーバーフロー状態ではフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの分周器ＤＩＶの分周比は（ｎ＋１）（＝（Ｉ＋１）＝１３８）に設定されて、その結果、平均分周比Ｎは１３７．２４８となる。
【００１９】
図４は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈで使用されるＭＡＳＨ（Multistage noise Shaping Technique）により構成されたＭＡＳＨ方式のΣΔ変調器ΣΔＭｏｄを示す図である。ＭＡＳＨ方式のΣΔ変調器は、１次ΣΔ変調器を多段接続したもので、ｎ次ΣΔ変調ノイズ・シェービング特性が得られるものである。
【００２０】
同図に示すように、１段目のΣΔ変調器は、図２に示したΣΔ変調器ΣΔＭｏｄと同様に加算器Ｓｕｍ１１、積分器Ｉｎｔｇｒｔｒ１１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ１、ゲイン１／Ｇを持つ帰還回路ｆｂｃ１、加算器Ｓｕｍ１２を含むとともに、量子化器ｑｎｔｚｒ１の出力は積分器Ｉｎｔｇｒｔｒ１２を介して出力Ｆ／Ｇの加算器Ｓｕｍ１３に伝達される。１段目のΣΔ変調器の加算器Ｓｕｍ１２の出力は、２段目のΣΔ変調器へ伝達される。１段目のΣΔ変調器と同様に、２段目のΣΔ変調器は、加算器Ｓｕｍ２１、積分器Ｉｎｔｇｒｔｒ２１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ２、ゲイン１／Ｇを持つ帰還回路ｆｂｃ２、加算器Ｓｕｍ２２、積分器Ｉｎｔｇｒｔｒ２２、加算器Ｓｕｍ２３を含むとともに、加算器Ｓｕｍ２３の出力と加算器Ｓｕｍ１３の入力との間に接続されたディジタル微分器ｄｉｆ１１を含む。２段目のΣΔ変調器の加算器Ｓｕｍ２２の出力は、３段目のΣΔ変調器へ伝達される。３段目のΣΔ変調器は、加算器Ｓｕｍ３１、積分器Ｉｎｔｇｒｔｒ３１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ３、ゲイン１／Ｇを持つ帰還回路ｆｂｃ３、加算器Ｓｕｍ３２を含み、量子化器ｑｎｔｚｒ３の出力はディジタル微分器ｄｉｆ２１を介して加算器Ｓｕｍ２３に伝達される。
【００２１】
この図４に示したΣΔ変調器ΣΔＭｏｄは、３次のΣΔ変調器であり、上記の非特許文献３で報告された高次のΣΔ変調器ΣΔＭｏｄと原理的に同一のものであり、ノイズ・シェービング特性を改善することができる。この高次のΣΔ変調器ΣΔＭｏｄは３次のΣΔ変調器に限定されるものではなく、３次から５次のΣΔ変調器を使用することができる。
【００２２】
尚、図４に示すように、分数値情報Ｆが供給される入力端子と１段目のΣΔ変調器の加算器Ｓｕｍ１１の入力との間には、別の加算部Ｓｕｍ０が接続されている。加算部Ｓｕｍ０の一方の入力端子には分数値情報Ｆが供給され、加算部Ｓｕｍ０の他方の入力端子にディザーｄｉｔｈｅｒの出力からの擬似ランダム雑音がディジタル微分器ｄｉｆｆ３１とゲイン１に設定されたアンプ（１）を介して伝達される。
【００２３】
図５は、図４のディザーｄｉｔｈｅｒの回路構成を示す図である。同図に示すように、ディザーｄｉｔｈｅｒは、５段の遅延回路Ｄ１〜Ｄ５と排他的ＯＲ回路ＥＸＯＲ１、３段の遅延回路Ｄ６〜Ｄ８と排他的ＯＲ回路ＥＸＯＲ２、４段の遅延回路Ｄ９〜Ｄ１２と排他的ＯＲ回路ＥＸＯＲ３、２段の遅延回路Ｄ１３、Ｄ１４で構成されている。初段の遅延回路Ｄ１に初期値が入力されることにより、最終段の遅延回路Ｄ１４の出力が初段の遅延回路Ｄ１の入力に帰還される。このディザーｄｉｔｈｅｒの出力は２１５−１通りの組み合わせを持つ”０”と”１”の１ビットのストリームの擬似ランダム雑音である。その結果、ディザーｄｉｔｈｅｒの出力に接続されたディジタル微分器ｄｉｆｆ３１の出力は＋１、０、−１のいずれかとなるが、＋１は連続して出力されず、−１も連続して出力されない。図４に示した高次のΣΔ変調器ΣΔＭｏｄ（例えば、３次のΣΔ変調器）では、ディザーｄｉｔｈｅｒとディジタル微分器ｄｉｆｆ３１とが省略されると、分数値情報Ｆに依存した高次のΣΔ変調器ΣΔＭｏｄの回路の周期的な分周比変化によるスプリアス信号が発生する。このスプリアス信号を低減するため、図４の加算部Ｓｕｍ０の他方の入力端子に接続されたディザーｄｉｔｈｅｒからのディザー振幅を適切な値に設定する。その結果、擬似ランダム雑音によって高次のΣΔ変調器ΣΔＭｏｄの回路の周期的な分周比変化によるノイズ（フラクショナルノイズ）を乱し、ディザーに際して周波数変換されるスプリアス信号を更に高域に周波数変換する。その結果、ＧＭＳＫ(Gaussian minimum Shift Keying)の規格で定められた送信変調スペクトラムの規格で厳しい４００ＫＨｚの周波数帯域でのスプリアス信号のレベルを低減することができる。
【００２４】
図６は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの位相比較器ＰＤＣとチャージポンプ回路ＣＰＣとローパスフィルタＬＦＣの回路構成を示す図である。尚、ローパスフィルタＬＦＣからの制御出力電圧ＶＣＮＴが大きくなると、ＲＦ電圧制御発振器ＲＦＶＣＯの出力信号の周波数は高くなる。
【００２５】
同図に示すように、位相比較器ＰＤＣは、データ入力端子に電源電圧ＶＤＤが供給されてクロック入力端子に基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦが供給されたアップ用のフリップフロップＦＦ＿Ｕｐと、データ入力端子に電源電圧ＶＤＤが供給されてクロック入力端子に分周器ＤＩＶからの分周出力信号ＶＤＩＶが供給されたダウン用のフリップフロップＦＦ＿Ｄｎと、アップ用のフリップフロップＦＦ＿Ｕｐの出力信号Ｑとダウン用のフリップフロップＦＦ＿Ｄｎの出力信号Ｑとが２つの入力端子に供給されたＮＡＮＤ回路と、ＮＡＮＤ回路の出力信号が供給された遅延回路Ｄｌｙ＿Ｃｉｒとを含んでいる。遅延回路Ｄｌｙ＿Ｃｉｒの出力信号ＶＲは、アップ用のフリップフロップＦＦ＿Ｕｐのリセット入力端子／Ｒとダウン用のフリップフロップＦＦ＿Ｄｎのリセット入力端子／Ｒとに供給される。電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを制御する位相制御電圧を生成するローパスフィルタＬＦＣにソース電流Ｉｓｏｕｒｃｅを供給するチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のゲート入力端子はアップ用のフリップフロップＦＦ＿Ｕｐの出力信号Ｑ（ＶＱＲＥＦ）により駆動されたスイッチにより制御され、ローパスフィルタＬＦＣからスィンク電流Ｉｓｉｎｋを流すＮチャンネルＭＯＳトランジスタＭＮ１のゲート入力端子はダウン用のフリップフロップＦＦ＿Ｄｎの出力信号Ｑ（ＶＱＤＩＶ）により駆動されたスイッチにより制御される。ローパスフィルタＬＦＣは、複数の抵抗Ｒ１、Ｒ２と複数の容量Ｃ１、Ｃ２、Ｃ３とを含む高次（３次）のループフィルタによって構成されている。チャージポンプ回路ＣＰＣのソース電流Ｉｓｏｕｒｃｅとスィンク電流Ｉｓｉｎｋとは、容量Ｃ１の一端、抵抗Ｒ１の一端、抵抗Ｒ２の一端を駆動する。抵抗Ｒ２の他端と容量Ｃ３の一端の接続ノードから電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを制御するための制御出力電圧ＶＣＮＴが生成される。
【００２６】
図７は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値とＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値とが等しい理想的な状態で、基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦの位相よりも分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相が進んでいる場合のアンロック状態での位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。尚、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定する。
【００２７】
図７に示すように、分周出力信号ＶＤＩＶのローレベルからハイレベルへの立ち上がりにほぼ同期してダウン用のフリップフロップＦＦ＿Ｄｎの出力信号ＶＱＤＩＶがローレベルからハイレベルへ変化して、アップ用のフリップフロップＦＦ＿Ｕｐがセット状態に制御される。その後基準周波数信号ＶＲＥＦのローレベルからハイレベルへの立ち上がりにほぼ同期してアップ用のフリップフロップＦＦ＿Ｕｐの出力信号ＶＱＲＥＦがローレベルからハイレベルへ変化してダウン用のフリップフロップＦＦ＿Ｄｎがセット状態に制御される。出力信号ＶＱＤＩＶと出力信号ＶＱＲＥＦとがともにハイレベルになって遅延回路Ｄｌｙ＿Ｃｉｒの遅延時間Ｔ＿Ｄｌｙの経過の後、ローレベルのリセット信号ＶＲが遅延回路Ｄｌｙ＿Ｃｉｒから生成される。すると、ローレベルのリセット信号ＶＲにより、アップ用のフリップフロップＦＦ＿Ｕｐとダウン用のフリップフロップＦＦ＿Ｄｎとがリセット状態に制御される。アップ用のフリップフロップＦＦ＿Ｕｐのセット状態の期間に、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１に接続されたスイッチＳＷがオフ状態となってＰチャンネルＭＯＳトランジスタＭＰ１からのソース電流ＩｓｏｕｒｃｅがローパスフィルタＬＦＣに流れる。ダウン用のフリップフロップＦＦ＿Ｄｎのセット状態の期間に、チャージポンプ回路ＣＰＣのＮチャンネルＭＯＳトランジスタＭＮ１に接続されたスイッチＳＷがオフ状態となって、ローパスフィルタＬＦＣからＮチャンネルＭＯＳトランジスタＭＮ１にスィンク電流Ｉｓｉｎｋが流れる。基準周波数信号ＶＲＥＦの位相よりも分周出力信号ＶＤＩＶの位相が進んでいる場合には、ソース電流Ｉｓｏｕｒｃｅが流れる期間よりもスィンク電流Ｉｓｉｎｋが流れる期間が長くなり、トータルのチャージポンプ電流ＩＣＰはＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋによって負の電流となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが低下して電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯが低下して、分周出力信号ＶＤＩＶの位相が遅れ始める。最終的には、基準周波数信号ＶＲＥＦの位相に分周出力信号ＶＤＩＶの位相が合致して、ロック状態に移行する。
【００２８】
図８は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値とＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値とが等しい理想的な状態で、基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦの位相と分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相とが合致しているロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。尚、ここでも、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定している。
【００２９】
図８に示すように、ソース電流Ｉｓｏｕｒｃｅが流れる期間とスィンク電流Ｉｓｉｎｋが流れる期間が等しくなり、トータルのチャージポンプ電流ＩＣＰはゼロとなる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが維持される。最終的には、基準周波数信号ＶＲＥＦの位相と分周出力信号ＶＤＩＶの位相とが合致した状態が維持される。
【００３０】
図９は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態で、基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦの位相よりも分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相が進んでいる位相差オフセット付きロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。尚、ここでも、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定している。ＲＦ ＩＣにおいて、ＮチャンネルＭＯＳトランジスタのドレイン・ソース電圧ＶＤＳ−ドレイン電流ＩＤの特性での定電流特性よりも、ＰチャンネルＭＯＳトランジスタのドレイン・ソース電圧ＶＤＳ−ドレイン電流ＩＤの特性での定電流特性の方が劣っている。すなわち、ＮチャンネルＭＯＳトランジスタでは、ドレイン・ソース電圧ＶＤＳの変動ΔＶＤＳに対するドレイン電流ＩＤのΔ変動ＩＤが小さいのに対して、ＰチャンネルＭＯＳトランジスタでは、ドレイン・ソース電圧ＶＤＳの変動ΔＶＤＳに対するドレイン電流ＩＤのΔ変動ＩＤが大きい。その結果、ＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値よりも、ＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値が大きくなる。
【００３１】
図９に示すように、図８のロック状態と比較すると、ＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋが小さい分、ソース電流Ｉｓｏｕｒｃｅが流れる期間よりもスィンク電流Ｉｓｉｎｋが流れる期間が長くなる。図９において、スィンク電流Ｉｓｉｎｋの理想電流値からの不足分Ａの面積と、スィンク電流Ｉｓｉｎｋが流れる期間の延長分の面積Ｂとが等しくなっている。従って、ソース電流Ｉｓｏｕｒｃｅの時間積分値とスィンク電流Ｉｓｉｎｋの時間積分値とは等しくなって、トータルのチャージポンプ電流ＩＣＰはゼロとなる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが維持される。最終的には、基準周波数信号ＶＲＥＦの位相よりも周出力信号ＶＤＩＶの位相が進んでいる位相差オフセット付きロック状態が維持される。
【００３２】
図１０は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態で、分周器ＤＩＶの分周比が高い分周比から低い分周比に変更された場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。フラクショナルＰＬＬに図４に示したような高次のＭＡＳＨ方式のΣΔ変調器を使用すると高次のΣΔ変調ノイズシェーピング特性が得られるだけではなく、量子化器ｑｎｔｚｒ１、ｑｎｔｚｒ２、ｑｎｔｚｒ３から伝達される分周比変更値も高い値となる。すなわち、図４に示したようなＭＡＳＨ方式のΣΔ変調器の次数がＮであれば、分周比変更値は２Ｎとなる。Ｎ＝３であれば、分周比変更値は８と大きな値となる。フラクショナル分周器ＤＩＶの分周比が高い分周比Ｎ＋８から低い分周比Ｎに変更された場合を想定する。尚、フラクショナルＰＬＬでは以下に説明するように、位相差オフセット付きロック状態から、電圧制御発振器ＲＦＶＣＯの発振出力信号の周波数を長くしたり短くしたりする制御を常時行うことにより平均して所望の分数（小数）を含む分周比と発振周期とを得るものである。
【００３３】
図１０に示すように、分周比が低い分周比Ｎに変更されたことにより、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて分周器ＤＩＶのカウントアップの終了のタイミングが早くなるので、図９と比較すると、分周器ＤＩＶからの分周出力信号ＶＤＩＶがローレベルからハイレベルに変化するタイミングがΔＴだけ早まる。図１０において、アップ用のフリップフロップＦＦ＿Ｕｐとダウン用のフリップフロップＦＦ＿Ｄｎとがリセット状態に制御されるローレベルのリセット信号ＶＲの生成タイミングは遅延回路Ｄｌｙ＿Ｃｉｒによる遅延時間Ｔ＿Ｄｌｙで決定されるので、図９でのローレベルのリセット信号ＶＲの生成タイミングと同一である。従って、ソース電流Ｉｓｏｕｒｃｅが流れる期間よりもスィンク電流Ｉｓｉｎｋが流れる期間が長くなり、トータルのチャージポンプ電流ＩＣＰはＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋによって負の電流となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが低下して電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯが低下して、電圧制御発振器ＲＦＶＣＯの発振出力信号の発振周期が長くなるように制御される。
【００３４】
図１１は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態で、分周器ＤＩＶの分周比が低い分周比から比較的高い分周比に変更された場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。その結果、基準周波数信号ＶＲＥＦの位相に分周出力信号ＶＤＩＶの位相が偶然的に合致させられ、図１０に示した延長期間ΔＴは、分周周期の短縮に対応して図１１では消失している。尚、図１１のこのロック状態は、図９に示したトータルのチャージポンプ電流ＩＣＰがゼロの位相差オフセット付きロック状態とは異なり、トータルのチャージポンプ電流ＩＣＰがチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅによって正の電流となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが上昇して電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯが上昇して、電圧制御発振器ＲＦＶＣＯの発振出力信号の発振周期が短くなるように制御される。
【００３５】
図１２は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態で、分周器ＤＩＶの分周比が低い分周比Ｎから相当高い分周比Ｎ＋８に変更された場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。
【００３６】
分周比が相当高い分周比Ｎ＋８に変更されたことにより、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて分周器ＤＩＶのカウントアップの終了のタイミングが相当遅延されようとする。しかし、分周器ＤＩＶからの分周出力信号ＶＤＩＶがローレベルからハイレベルに変化するタイミングは、遅延回路Ｄｌｙ＿Ｃｉｒによる遅延時間Ｔ＿Ｄｌｙに侵入することはできない。アップ用のフリップフロップＦＦ＿Ｕｐとダウン用のフリップフロップＦＦ＿Ｄｎとがともにセット状態に制御され、遅延回路Ｄｌｙ＿Ｃｉｒの遅延時間Ｔ＿Ｄｌｙの経過の後、ローレベルのリセット信号ＶＲが遅延回路Ｄｌｙ＿Ｃｉｒから生成されるためには、遅延回路Ｄｌｙ＿Ｃｉｒによる遅延時間Ｔ＿Ｄｌｙが確保されなければならない。
【００３７】
従って、図１２に示すように、図９と比較すると、分周器ＤＩＶからの分周出力信号ＶＤＩＶがローレベルからハイレベルに変化するタイミングが遅延されるとともに、アップ用のフリップフロップＦＦ＿Ｕｐとダウン用のフリップフロップＦＦ＿Ｄｎとがともにセット状態に制御され、ローレベルのリセット信号ＶＲが生成される遅延回路Ｄｌｙ＿Ｃｉｒの遅延時間がＴ＿ＤｌｙからＴ＿Ｄｌｙ‘に延長されている。このように、分周出力信号ＶＤＩＶの分周周期の期間２ΔＴの短縮は、分周出力信号ＶＤＩＶがローレベルからハイレベルに変化するタイミングの遅延とローレベルのリセット信号ＶＲが生成される生成タイミングの遅延とにより達成される。従って、スィンク電流Ｉｓｉｎｋが流れる期間よりもソース電流Ｉｓｏｕｒｃｅが流れる期間が長くなり、トータルのチャージポンプ電流ＩＣＰはＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅによって正の電流となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが上昇して、電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯが上昇して、電圧制御発振器ＲＦＶＣＯの発振出力信号の発振周期が短くなるように制御される。
【００３８】
ところで、本発明者等は、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態では、図１０に示すように分周比が高い分周比から低い分周比Ｎに変更された場合には、電圧制御発振器ＲＦＶＣＯはＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋによるトータルの負のチャージポンプ電流ＩＣＰによるローパスフィルタＬＦＣの制御出力電圧ＶＣＮＴによって決定され、図１２に示すように分周比が低い分周比から相当高い分周比Ｎに変更された場合には、電圧制御発振器ＲＦＶＣＯはＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅによるトータルの正のチャージポンプ電流ＩＣＰによるローパスフィルタＬＦＣの制御出力電圧ＶＣＮＴによって決定されることを見出した。特に、フラクショナルＰＬＬに図４に示したような高次のＭＡＳＨ方式のΣΔ変調器を使用すると、フラクショナル分周器ＤＩＶの分周比は高い分周比Ｎ＋８から低い分周比Ｎへ、また逆に低い分周比Ｎから高い分周比Ｎ＋８へ、大きな変化幅にて頻繁に変更される。このような大きな変化幅の分周比変更の都度、電圧制御発振器ＲＦＶＣＯの発振動作は、ＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅによるトータルの正のチャージポンプ電流ＩＣＰで決定される状態とＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋによるトータルの負のチャージポンプ電流ＩＣＰで決定される状態との間で切り換えられる。
【００３９】
また、本発明者等は、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態では、図１１に示すように基準周波数信号ＶＲＥＦの位相に対して分周出力信号ＶＤＩＶの位相が合致している状態を境界として図９と図１０とに示すように基準周波数信号ＶＲＥＦの位相に対して分周出力信号ＶＤＩＶの位相が進んでおりチャージポンプ電流ＩＣＰが負から正に変化する状態と図１２に示すように基準周波数信号ＶＲＥＦの位相に対して分周出力信号ＶＤＩＶの位相が遅れておりチャージポンプ電流ＩＣＰが負となることはなく正のみで変化する状態とが存在して、この両極端の２つの状態でチャージポンプ回路ＣＰＣの動作も大きく相違することも見出した。
【００４０】
特に、本発明者等は、本発明に先立ってチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとの特性のミスマッチにより、２つの状態でのチャージポンプ電流ＩＣＰの電流値が相違して、フラクショナルＰＬＬ回路の位相ノイズ特性に大きな影響を与えることを見出した。
【００４１】
図１３は、チャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとの特性がマッチして、チャージポンプ回路ＣＰＣのＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流ＩｓｉｎｋとＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値が等しい場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【００４２】
図１３で、縦軸は位相ノイズレベルであり、横軸は中心周波数からのオフセット周波数である。スィンク電流Ｉｓｉｎｋとソース電流Ｉｓｏｕｒｃｅの電流値が等しい場合には、最大位相ノイズは約−７８ｄＢｃ／Ｈｚ以下に抑圧されている。
【００４３】
図１４は、チャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとの特性がミスマッチして、チャージポンプ回路ＣＰＣのＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値よりもＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値が大きい場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。スィンク電流Ｉｓｉｎｋよりもソース電流Ｉｓｏｕｒｃｅの電流値が大きい場合には、最大位相ノイズは約−７５ｄＢｃ／Ｈｚにまで増加している。
【００４４】
この図１４の結果は、フラクショナルＰＬＬ回路の帯域内スプリアス雑音の増加は、チャージポンプ回路のＰ−ＭＯＳとＮ−ＭＯＳとのミスマッチに起因するとの前記非特許文献４の記載とも一致している。
【００４５】
前記非特許文献４では、フラクショナルＰＬＬ回路のクローズドループ帯域幅は７００ＫＨｚと、極めて広い帯域となっている。また、このＲＦ ＩＣの送信方式は、７００ＫＨｚの広帯域での直接変調の送信方式を採用している。直接変調の送信方式とは、ベースバンドＬＳＩのようなベースバンド信号処理ユニットからの送信ベースバンド信号Ｉと送信ベースバンド信号Ｑとをベクトル合成して形成したベースバンド送信信号をベースバンド周波数帯域からＲＦ送信周波数帯域に直接変調する方式である。このようなアーキテクチャーのＲＦ ＩＣでは、前記非特許文献４は、非線型性の影響を完全に回避するための最も単純な方法はループフィルタにｄｃ直流電流を注入することであるが、参照スプリアス雑音を強調すると言う欠点があると記載している。
【００４６】
しかし、前記非特許文献４でより良い解決として記載された長いパルス幅とされ位相比較器入力の比較エッジに同期した周期電流パルスをループフィルタに注入する方法や前記非特許文献５に記載された追加パルスソース電流と追加パルススィンク電流とをループフィルタに流す方法は、本発明者等の検討によって回路規模も大きいだけではなく、周期電流パルスや追加パルスのタイミング制御も煩雑であるとの問題を有することが明らかとされた。
【００４７】
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、受信動作と送信動作とに使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を具備したＲＦ通信用半導体集積回路において、フラクショナルＮ ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響を軽減する一方、フラクショナルＮ ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくするとともに補償回路の制御も単純化することにある。
【００４８】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４９】
上記の目的を解決するための本発明の基本的な技術思想は、受信動作と送信動作とに使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路のクローズドループ帯域を数十ＫＨｚのオーダーの狭帯域とし、フラクショナルＮ ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響の軽減を最も段純な方法であるループフィルタへのｄｃ直流電流の注入によって実現することである。前記非特許文献４で参照スプリアス雑音を強調するとの理由によって否定されたループフィルタへのｄｃ直流電流の注入は、本発明においてはフラクショナルＮ ＰＬＬ回路のクローズドループ帯域を数十ＫＨｚのオーダーの狭帯域に設定することによって、大きなスプリアス雑音や位相ノイズの発生を回避することが可能となる。
【００５０】
本発明の前記基本的な技術思想を実現する本発明のより具体的な技術思想は、ＲＦ通信用半導体集積回路の送信動作をオフセットＰＬＬ回路で実現することである。
【００５１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００５２】
すなわち、本発明のひとつの形態による通信用半導体集積回路は、基準発振周波数（ｆＲＥＦ）の基準周波数信号を生成する基準周波数発振器（ＤＣＸＯ）と、前記基準周波数発振器（ＤＣＸＯ）から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器（ＰＤＣ）と、前記位相比較器（ＰＤＣ）のアップ出力信号とダウン出力信号とに応答するチャージポンプ回路（ＣＰＣ）と、前記チャージポンプ回路（ＣＰＣ）のチャージポンプ電流（ＩＣＰ）に応答するローパスフィルタ（ＬＦＣ）と、前記ローパスフィルタ（ＬＦＣ）の制御出力電圧（ＶＣＮＴ）に応答するＲＦ電圧制御発振器（ＲＦＶＣＯ）と、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）の出力端子と前記位相比較器（ＰＤＣ）の他方の入力端子との間に接続された分周器（ＤＩＶ）とを含むことにより周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成するＰＬＬ回路と、前記ＰＬＬ回路の前記ＲＦ電圧制御発振器の前記出力端子のＲＦ発振出力信号（ｆＲＦＶＣＯ）を利用してＲＦ通信のＲＦ送信信号のためのＲＦ送信周波数信号を生成するＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）とを具備する。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記分周器（ＤＩＶ）の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路であり、そのクローズドループ帯域は数十ＫＨｚのオーダーの狭帯域に設定されている（図１５参照）。
【００５３】
前記チャージポンプ回路（ＣＰＣ）は、前記位相比較器（ＰＤＣ）の前記アップ出力信号（ＶＱＲＥＦ）に応答して前記ローパスフィルタ（ＬＦＣ）にソース電流（Ｉｓｏｕｒｃｅ）を注入するソース電流供給トランジスタ（ＭＰ１）と、前記位相比較器（ＰＤＣ）の前記ダウン出力信号（ＶＱＤＩＶ）に応答して前記ローパスフィルタ（ＬＦＣ）からスィンク電流（Ｉｓｉｎｋ）を放出するスィンク電流放出トランジスタ（ＭＮ１）と、前記ローパスフィルタ（ＬＦＣ）からｄｃ直流電流を放出するかまたは前記ローパスフィルタ（ＬＦＣ）にｄｃ直流電流を注入するオフセット電流回路（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）とを含む（図１６、図１７参照）。
【００５４】
上記オフセット電流回路（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）は前記ｄｃ直流電流を所定値（Ｉｏｆｆｓｅｔ）に設定するように意図的なデバイスサイズに設定されたデバイス（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）を含んでいる（図１８、図１９参照）。
【００５５】
本発明の前記ひとつの形態の手段によれば、本発明の前記基本的な技術思想で説明したメカニズムにより、当初の目的を解決することができる。
【００５６】
本発明の前記より具体的な形態の手段によれば、ＧＭＳＫ(Gaussian minimum Shift Keying)の規格で定められた送信変調スペクトラムの４００ＫＨｚの近傍周波数帯域でのスプリアス信号のレベルを低減することができる。
【００５７】
本発明のより具体的な形態による半導体集積回路では、前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成された前記ＲＦ発振出力信号（ｆＲＦＶＣＯ）を分周することにより中間周波数信号（ｆＩＦ ＤＩＶ）を生成する中間周波数分周器（ＩＦ ＤＩＶ）を含む。前記半導体集積回路は、前記中間周波数分周器（ＩＦ ＤＩＶ）から生成される前記中間周波数信号（ｆＩＦ ＤＩＶ）と送信ベースバンド信号（ＴｘＡＢＩ、ＴＸＡＢＱ）とから中間周波送信信号を形成する送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）と、送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）と、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成された前記ＲＦ発振出力信号（ｆＲＦＶＣＯ）を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器（ＲＦ ＤＩＶ）とを含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）から生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路（ＰＣ）と、前記位相比較回路（ＰＣ）の出力に応答する前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と、前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）から生成される前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）が一方の入力端子に供給され前記ＲＦ分周器（ＲＦ ＤＩＶ）から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とを含む。前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の出力信号は、前記位相比較回路（ＰＣ）の他方の入力端子に供給される（図１５参照）。
【００５８】
本発明のより具体的な形態による半導体集積回路は、ＲＦ受信信号アナログ信号処理回路（ＲＸ ＳＰＵ）を含む。前記ＲＦ受信信号アナログ信号処理回路（ＲＸ ＳＰＵ）は、ＲＦ受信信号を増幅するローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）と、前記ローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）によって生成されたＲＦ増幅受信出力信号が供給されることによって受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）を生成する受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）とを含む。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成される前記発振周波数（ｆＲＦＶＣＯ）の前記ＲＦ発振出力信号を分周することにより前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ供給するＲＦキャリア信号を形成する第１分周器（ＤＩＶ１）と、前記第１分周器（ＤＩＶ１）の出力信号を分周する第２分周器（ＤＩＶ４）とを含む。
【００５９】
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記第１分周器（ＤＩＶ１）から生成された分周出力信号が前記ＲＦキャリア信号として前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ伝達されることにより、前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）から前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）が生成される。
【００６０】
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成される前記発振周波数（ｆＲＦＶＣＯ）の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ伝達されることにより、前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）が生成される。
【００６１】
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）により前記中間周波数信号と送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）とから前記中間周波送信信号が形成され、前記ＲＦ分周器（ＲＦ ＤＩＶ）として前記第１分周器（ＤＩＶ１）と前記第２分周器（ＤＩＶ４）とが動作することにより、前記第２分周器（ＤＩＶ４）の分周出力信号が前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）にて前記中間周波送信信号が前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）へ周波数変換される。
【００６２】
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）により前記中間周波数信号と送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）とから前記中間周波送信信号が形成され、前記ＲＦ分周器（ＲＦ ＤＩＶ）として前記第１分周器（ＤＩＶ１）が動作することにより、前記第１分周器（ＤＩＶ１）の分周出力信号が前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）にて前記中間周波送信信号が前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）へ周波数変換される（図２４参照）。
【００６３】
本発明の前記より具体的な形態の手段によれば、ＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚの４つの周波数帯域の受信・送信が可能となる。
【００６４】
本発明のより具体的な形態による半導体集積回路は、ＥＤＧＥ（Enhanced Data for GSM Evolution; Enhanced Data for GPRS）方式に対応するためのポーラループ方式で構成され、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は前記ポーラループ方式の位相変調のための位相ループ（ＰＭ ＬＰ）と前記ポーラループ方式の振幅ループ（ＡＭ ＬＰ）とを含み、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相比較回路（ＰＣ）と前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とは前記位相ループ（ＰＭ ＬＰ）を構成する（図２５参照）。
【００６５】
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのＥＤＧＥ方式に対応することができる。
【００６６】
本発明のより具体的な形態による半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成され、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は前記ポーラモジュレータ方式の位相変調のための位相ループ（ＰＭ ＬＰ）と前記ポーラモジュレータ方式の振幅ループ（ＡＭ ＬＰ）とを含み、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相比較回路（ＰＣ）と前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とは前記位相ループ（ＰＭ ＬＰ）を構成する（図２６参照）。
【００６７】
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのＥＤＧＥ方式に対応することができる。
【００６８】
本発明のより具体的な形態による半導体集積回路は、前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器（ΣΔＭｏｄ）を含み、前記ΣΔ変調器（ΣΔＭｏｄ）は１次ΣΔ変調器を複数多段としたＭＡＳＨ型である（図４参照）。
【００６９】
本発明のより具体的な形態による半導体集積回路は、前記ＭＡＳＨ型の前記ΣΔ変調器（ΣΔＭｏｄ）にはディジタル微分器（ｄｉｆｆ３１）を介してディザー回路（ｄｉｔｈｅｒ）からの擬似ランダム雑音が供給される（図４参照）。
【００７０】
本発明の他のひとつの形態による通信用半導体集積回路は、ＲＦ受信信号アナログ信号処理回路（ＲＸ ＳＰＵ）と、ＲＦ送信信号アナログ信号処理回路（ＴＸ ＳＰＵ）と、周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）とを含む。前記ＲＦ受信信号アナログ信号処理回路（ＲＸ ＳＰＵ）は、ＲＦ受信信号を増幅するローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）と、前記ローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）によって生成されたＲＦ増幅受信出力信号と前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）によって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）を生成する受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）とを含む。前記ＲＦ送信信号アナログ信号処理回路（ＴＸ ＳＰＵ）はベースバンド信号処理ユニット（ＢＢ＿ＬＳＩ）から送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）が供給される送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）を含み、前記ＲＦ送信信号アナログ信号処理回路（ＴＸ ＳＰＵ）に前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）によって生成された送信キャリア信号とが供給されることによって、前記ＲＦ送信信号アナログ信号処理回路（ＴＸ ＳＰＵ）は、ＲＦ送信信号（Ｔｘ＿ＧＳＭ８５０、Ｔｘ＿ＧＳＭ９００、Ｔｘ＿ＤＣＳ１８００、Ｔｘ＿ＰＣＳ１９００）を生成する（図２４参照）。
【００７１】
前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）は、基準発振周波数（ｆＲＥＦ）の基準周波数信号を生成する基準周波数発振器（ＤＣＸＯ）と、前記基準周波数発振器（ＤＣＸＯ）から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器（ＰＤＣ）と、前記位相比較器（ＰＤＣ）のアップ出力信号とダウン出力信号とに応答するチャージポンプ回路（ＣＰＣ）と、前記チャージポンプ回路（ＣＰＣ）のチャージポンプ電流（ＩＣＰ）に応答するローパスフィルタ（ＬＦＣ）と、前記ローパスフィルタ（ＬＦＣ）の制御出力電圧（ＶＣＮＴ）に応答するＲＦ電圧制御発振器（ＲＦＶＣＯ）と、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）の出力端子と前記位相比較器（ＰＤＣ）の他方の入力端子との間に接続された分周器（ＤＩＶ）とを含むＰＬＬ回路により構成されている。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記分周器（ＤＩＶ）の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路であり、そのクローズドループ帯域は数十ＫＨｚのオーダーの狭帯域に設定されている（図１５参照）。
【００７２】
前記チャージポンプ回路（ＣＰＣ）は、前記位相比較器（ＰＤＣ）の前記アップ出力信号（ＶＱＲＥＦ）に応答して前記ローパスフィルタ（ＬＦＣ）にソース電流（Ｉｓｏｕｒｃｅ）を注入するソース電流供給トランジスタ（ＭＰ１）と、前記位相比較器（ＰＤＣ）の前記ダウン出力信号（ＶＱＤＩＶ）に応答して前記ローパスフィルタ（ＬＦＣ）からスィンク電流（Ｉｓｉｎｋ）を放出するスィンク電流放出トランジスタ（ＭＮ１）と、前記ローパスフィルタ（ＬＦＣ）からｄｃ直流電流を放出するかまたは前記ローパスフィルタ（ＬＦＣ）にｄｃ直流電流を注入するオフセット電流回路（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）とを含む（図１６、図１７参照）。
【００７３】
上記オフセット電流回路（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）は前記ｄｃ直流電流を所定値（Ｉｏｆｆｓｅｔ）に設定するように意図的なデバイスサイズに設定されたデバイス（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）を含んでいる（図１８、図１９参照）。
【発明の効果】
【００７４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００７５】
すなわち、本発明によれば、受信動作と送信動作とに使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を具備した通信用半導体集積回路において、フラクショナルＮ ＰＬＬ回路のチャージポンプ回路ＣＰＣのＰ−ＭＯＳとＮ−ＭＯＳとのミスマッチに起因する非線型性の影響を軽減するとともに、フラクショナルＮ ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくするとともに補償回路の制御も単純化することができる。
【発明を実施するための最良の形態】
【００７６】
≪フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの構成≫
図１５は、本発明のひとつの実施形態に従った通信用半導体集積回路ＲＦ ＩＣのチップ上に形成されたフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの構成を示す図である。
【００７７】
これは、基準周波数発振器ＤＣＸＯを含むフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを用いて通信用半導体集積回路ＲＦ ＩＣの送信系信号処理サブユニットの周波数制御を行う実施形態を説明するものである。また、フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのΣΔ変調器ΣΔＭｏｄは図４に示した３次のＭＡＳＨ型ΣΔ変調器で構成されるとともに、図５に示したディザー回路を含んでいる。さらに、このフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを構成するフラクショナルＮ ＰＬＬ回路のクローズドループ帯域は、１００ＫＨｚよりも遥かに低い数十ＫＨｚのオーダーに設定されている。このクローズドループ帯域の具体的な一例は、３０ＫＨｚである。この送信系信号処理サブユニットは、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬを含んでいる。フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのＲＦ電圧制御発振器ＲＦＶＣＯの出力である発振周波数ｆＲＦＶＣＯ（３５６８．４４８ＭＨｚ）のＲＦ発振出力信号が分周比２６に設定された中間周波数分周器ＩＦ ＤＩＶに供給されることにより、中間周波数分周器ＩＦ ＤＩＶの出力から２倍中間周波数信号（１３７．２４８ＭＨｚ）が形成される。この２倍中間周波数信号（１３７．２４８ＭＨｚ）が９０°位相シフター９０ｄｅｇＳｈｉｆｔの入力に供給されることにより９０°位相の異なる２つの中間周波数信号（６８．６２４ＭＨｚ）が形成される。送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑにはベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱと９０°位相の異なる２つの中間周波数信号（６８．６２４ＭＨｚ）とが供給されることにより、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号（６８．６２４ＭＨｚ）が形成される。この中間周波送信信号（６８．６２４ＭＨｚ）は、位相比較器ＰＣの一方の入力端子に供給される。位相比較器ＰＣの出力はローパスフィルターＬＦ１を介してＲＦ送信用電圧制御発振器ＴＸＶＣＯに供給されることにより、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの周波数が略１７１５．６ＭＨｚに制御される。ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号はバッファアンプＢＦを介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子には分周比２に設定されたＲＦ分周器ＲＦ ＤＩＶからのダウンミキサー用ＲＦ信号（１７８４．２２４ＭＨｚ）が供給される。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭではＲＦ送信用電圧制御発振器ＴＸＶＣＯからの発振信号（略１７１５．６ＭＨｚ）とＲＦ分周器ＲＦ ＤＩＶからのダウンミキサー用ＲＦ信号（１７８４．２２４ＭＨｚ）とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、差の周波数である１７８４．２２４ＭＨｚ−１７１５．６ＭＨｚ＝６８．６２４ＭＨｚの帰還信号が形成されて、位相比較器ＰＣの他方の入力端子に供給される。位相比較器ＰＣの二つの入力信号の位相と周波数とが一致するように送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬが負帰還制御を行い、その結果、ＲＦ送信用電圧制御発振器ＴＸＶＣＯからの正確な１７１５．６ＭＨｚのＲＦ送信周波数ｆＴＸＶＣＯの信号が得られるようになる。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力でベクトル合成された中間周波送信信号ｆＩＦ（６８．６２４ＭＨｚ）が供給されている。更に、位相比較器ＰＣの他方の入力端子には、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを分周比２により分周した分周ＲＦ発振周波数ｆＲＦＶＣＯ／２からＲＦ送信用電圧制御発振器ＴＸＶＣＯのＲＦ送信周波数信号の周波数ｆＴＸＶＣＯを減算した差周波数信号（ｆＲＦＶＣＯ／２−ｆＴＸＶＣＯ）が供給されている。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【００７８】
ｆＩＦ＝ｆＲＦＶＣＯ／２−ｆＴＸＶＣＯ …（１式）
上記の式を、変形すると下記の式が得られる。
【００７９】
ｆＴＸＶＣＯ＝ｆＲＦＶＣＯ／２−ｆＩＦ …（２式）
＝（３５６８．４４８ＭＨｚ／２）−６８．６２４ＭＨｚ
＝１７８４．２２４ＭＨｚ−６８．６２４ＭＨｚ
＝１７１５．６ＭＨｚ
従って、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信周波数ｆＴＸＶＣＯは、フラクショナルシンセサイザＦｒｃｔ＿Ｓｙｎｔｈ内部のＲＦ電圧制御発振器ＲＦＶＣＯから生成されるＲＦ発振出力信号の発振周波数ｆＲＦＶＣＯと送信ミキサーの出力に接続された加算器の出力の中間周波送信信号ｆＩＦとに応答して正確に設定される。また、この中間周波送信信号ｆＩＦも、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信周波数ｆＴＸＶＣＯにより正確に設定される。フラクショナルＰＬＬに図４に示した高次のＭＡＳＨ方式のΣΔ変調器を使用すると、分周比の変更値は８と大きな値となって、分周比の変更値が１のような単純な繰り返しパターンよりも、スプリアスノイズを低減することができる。
【００８０】
一方、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信信号は、ＲＦ電力増幅器とアンテナスイッチとを介してアンテナから基地局へ送信される。このＲＦ送信信号に含まれる位相ノイズ成分やスプリアスノイズ成分は、下記に説明するループフィルタＬＦＣへのｄｃ直流電流の注入とフラクショナルシンセサイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＰＬＬ回路のクローズドループ帯域を数十ＫＨｚのオーダーの狭帯域に設定することにより、十分低いレベルまで低減することが可能となる。
【００８１】
≪位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成≫
図１６は、図１５に示した本発明のひとつの実施形態に従った通信用半導体集積回路ＲＦ ＩＣのチップ上に形成されたフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成を示す回路図である。
【００８２】
図１６が図６に示した本発明に先立ったＲＦ ＩＣの開発の途中で本発明者等により検討されたチャージポンプ回路と基本的に相違するのは、ローパスフィルタＬＦＣからｄｃ直流電流Ｉｏｆｆｓｅｔを放出するオフセット電流回路ＭＮ２、ＭＮ３が追加されたことである。ローパスフィルタＬＦＣにソース電流Ｉｓｏｕｒｃｅを供給するＰチャンネルＭＯＳトランジスタ（以下、Ｐ−ＭＯＳと略す）ＭＰ１とＰ−ＭＯＳ ＭＰ０はカレントミラーを構成する。ダイオード接続のＰ−ＭＯＳ ＭＰ０には、１００μＡに設定された定電流Ｉｏ＿Ｕｐが供給される。ローパスフィルタＬＦＣからスィンク電流Ｉｓｉｎｋを流すＮチャンネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと略す）ＭＮ１とＮ−ＭＯＳ ＭＮ０もカレントミラーを構成する。ダイオード接続のＮ−ＭＯＳ ＭＮ０にも、１００μＡに設定された定電流Ｉｏ＿Ｄｎが供給される。また、ローパスフィルタＬＦＣからｄｃ直流電流Ｉｏｆｆｓｅｔを流すＮ−ＭＯＳ ＭＮ３とＮ−ＭＯＳ ＭＮ２もカレントミラーを構成する。ダイオード接続のＮ−ＭＯＳ ＭＮ２にも、１００μＡに設定された定電流Ｉｏ＿Ｄｎが供給される。カレントミラーを構成するＮ−ＭＯＳ ＭＮ２とＮ−ＭＯＳ ＭＮ３とはｄｃ直流電流Ｉｏｆｆｓｅｔを所定値に設定するように意図的なデバイスサイズに設定されいる。
【００８３】
図１８は、図１６に示したチャージポンプ回路ＣＰＣのＰ−ＭＯＳ ＭＰ０、ＭＰ１、Ｎ−ＭＯＳ ＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３のデバイスサイズを示す図である。
【００８４】
同図で、Ｓ、Ｇ、Ｄ、Ｌｇ、ＷｇはＭＯＳトランジスタのソース、ゲート、ドレイン、ゲート長、ゲート幅をそれぞれ示している。６個のＭＯＳトランジスタのゲート長Ｌｇは全て等しく設定されている。しかし、Ｐ−ＭＯＳ ＭＰ０のゲート幅ＷｇＭＰ０とＰ−ＭＯＳ ＭＰ１のゲート幅ＷｇＭＰ１とは、５対１の比で設定されている。その結果、定電流Ｉｏ＿Ｕｐの１００μＡの５分の１である２０μＡのソース電流ＩｓｏｕｒｃｅがＰ−ＭＯＳ ＭＰ１のドレインからローパスフィルタＬＦＣに供給される。また、Ｎ−ＭＯＳ ＭＮ０のゲート幅ＷｇＭＮ０とN−ＭＯＳ ＭＮ１のゲート幅ＷｇＭＮ１とは、５対１の比で設定されている。その結果、定電流Ｉｏ＿Ｄｎの１００μＡの５分の１である２０μＡのスィンク電流ＩｓｉｎｋがローパスフィルタＬＦＣからＮ−ＭＯＳ ＭＮ１のドレインに流れる。更に、Ｎ−ＭＯＳ ＭＮ２のゲート幅ＷｇＭＮ２とN−ＭＯＳ ＭＮ３のゲート幅ＷｇＭＮ３とは、５対０．１５の比で設定されている。定電流Ｉｏ＿Ｄｎの１００μＡの５分の０．１５である３μＡのｄｃ直流電流ＩｏｆｆｓｅｔがローパスフィルタＬＦＣからＮ−ＭＯＳ ＭＮ３のドレインに流れる。
【００８５】
また、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路は、Ｎ−ＭＯＳによるカレントミラーに限定されるものではない。図１７は、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を、抵抗Ｒｏｆｆｓｅｔで構成することを示す図である。抵抗Ｒｏｆｆｓｅｔによって、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すために、抵抗Ｒｏｆｆｓｅｔの抵抗値は、下記のように設計される。
【００８６】
図１７において、電源電圧ＶＤＤが２．８ボルトとする。Ｐ−ＭＯＳ ＭＰ１のドレインから流れるソース電流ＩｓｏｕｒｃｅとＮ−ＭＯＳ ＭＮ１のドレインに流れるスィンク電流Ｉｓｉｎｋとがともに２０μＡと等しい時には、抵抗Ｒｏｆｆｓｅｔの両端間には電源電圧ＶＤＤ２．８ボルトの約半分である１．４ボルトが印加される。従って、抵抗Ｒｏｆｆｓｅｔの抵抗値は、下記のように求められる。
【００８７】
Ｒｏｆｆｓｅｔ＝ＶＤＤ／（２×Ｉｏｆｆｓｅｔ）=４６６．７ＫΩ
図１９に示すように、図１７のローパスフィルタＬＦＣからｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を構成する抵抗Ｒｏｆｆｓｅｔも、所定の抵抗値となるように意図的なデバイスサイズに設定されている。同図に示すように、抵抗Ｒｏｆｆｓｅｔは蛇行平面形状を持ち、両端の四角の部分において、低抵抗配線層と電気的に接続されている。抵抗Ｒｏｆｆｓｅｔが、高抵抗ポリシリコン抵抗や拡散抵抗で構成されているとすれば、シート抵抗ρｓ、抵抗幅Ｗｒ、抵抗の蛇行の総距離Ｌｒから、抵抗Ｒｏｆｆｓｅｔの抵抗値は、下記のように求められる。
【００８８】
Ｒｏｆｆｓｅｔ＝ρｓ・（Ｌｒ／Ｗｒ）
≪位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの動作≫
図２０は、図１６に示した本発明のひとつの実施形態に従ったフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成からローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を除去した場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。ここでも、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態となっている。図２０は、基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦの位相と分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相とが合致しているロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。ここでも、図１５のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定している。
【００８９】
同図に示すように、ソース電流Ｉｓｏｕｒｃｅが流れる期間とスィンク電流Ｉｓｉｎｋが流れる期間が等しいが、スィンク電流Ｉｓｉｎｋ＜ソース電流Ｉｓｏｕｒｃｅの電流差により、トータルのチャージポンプ電流ＩＣＰは正となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが上昇し、分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相が進み始める。最終的には、基準周波数信号ＶＲＥＦの位相に対する分周出力信号ＶＤＩＶの位相の進みが制御され、位相差オフセット付きロック状態に移行する。
【００９０】
図２１は、図１６の本発明のひとつの実施形態に従ったフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成に示すように、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を追加した場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。ここでも、図１５のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定している。更にここでも、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態となっている。図１６のチャージポンプ回路ＣＰＣでは、ローパスフィルタＬＦＣから接地電位ＧＮＤにスィンク電流Ｉｓｉｎｋとｄｃ直流電流Ｉｏｆｆｓｅｔとによる負のチャージポンプ電流ＩＣＰが流され、電源電圧ＶｄｄからローパスフィルタＬＦＣへソース電流Ｉｓｏｕｒｃｅによる正のチャージポンプ電流ＩＣＰが流される。負のチャージポンプ電流ＩＣＰ（−Ｉｏｆｆｓｅｔ）の時間積分量と正のチャージポンプ電流ＩＣＰ（Ｉｓｏｕｒｃｅ−（Ｉｏｆｆｓｅｔ＋Ｉｓｉｎｋ））の時間積分量とが互いに等しくなるようにＰＬＬ回路は動作するので、図２１に示すようにチャージポンプ電流ＩＣＰが負のｄｃ直流電流−Ｉｏｆｆｓｅｔとなる期間に先行してチャージポンプ電流ＩＣＰがトータルで正のＩｓｏｕｒｃｅ−（Ｉｏｆｆｓｅｔ＋Ｉｓｉｎｋ）となる期間が必然的に存在する。これは、オフセット回路ＭＮ２、ＭＮ３による負のｄｃ直流電流−Ｉｏｆｆｓｅｔによって、基準周波数信号ＶＲＥＦの位相よりも分周出力信号ＶＤＩＶの位相が必然的に遅れることを意味する。これによって、図１２に示すように基準周波数信号ＶＲＥＦの位相に対して分周出力信号ＶＤＩＶの位相が遅れておりチャージポンプ電流ＩＣＰが負となることはなく正のみで変化する状態の発生を回避することができる。
【００９１】
図２２は、図１６に示した本発明のひとつの実施形態に従ったフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成からローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を除去した場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。図２２の４本のラインＬ１、Ｌ２、Ｌ３、Ｌ４に示した位相ノイズ特性は、チャージポンプ電流ＩＣＰの電流値に依存している。このチャージポンプ電流ＩＣＰの電流値は、スィンク電流Ｉｓｉｎｋとソース電流Ｉｓｏｕｒｃｅとの電流値である。チャージポンプ電流ＩＣＰが２０μＡの時の最大位相ノイズは約−７６ｄＢｃ／Ｈｚにまで増加している。このラインＬ１の最大位相ノイズ約−７６ｄＢｃ／Ｈｚの特性は、図１４の位相ノイズ特性と良く一致している。
【００９２】
図２３は、図１６の本発明のひとつの実施形態に従ったフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成に示すように、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を追加した場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。図２３の４本のラインＬ１、Ｌ２、Ｌ３、Ｌ４に示した位相ノイズ特性も、同様にチャージポンプ電流ＩＣＰの電流値に依存している。チャージポンプ電流ＩＣＰが２０μＡの最大位相ノイズは、約−８０ｄＢｃ／Ｈｚ以下に抑圧されている。このラインＬ１の最大位相ノイズ約−８０ｄＢｃ／Ｈｚの特性は、図１３の位相ノイズ特性と良く類似している。尚、ラインＬ１の特性で、最大位相ノイズ約−８０ｄＢｃ／Ｈｚよりも３ｄＢｃ低いクローズドループ帯域は、既に説明したように約３０ＫＨｚとなっている。
【００９３】
また、図２３の４本のラインＬ１、Ｌ２、Ｌ３、Ｌ４から、フラクショナルＮ ＰＬＬ回路のクローズドループ帯域はチャージポンプ電流ＩＣＰを１２０μＡ、８０μＡ、４０μＡ、２０μＡと減少することにより狭帯域化できることが理解される。
【００９４】
その結果、図１６に示したチャージポンプ回路ＣＰＣの線形性を改善でき、図１５に示したフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを構成するフラクショナルＮ ＰＬＬ回路のクローズドループ帯域の低い数十ＫＨｚのオーダーの狭帯域化（具体的一例は３０ＫＨｚ）による効果と相乗して、フラクショナルＮ ＰＬＬ回路の位相ノイズとスプリアスノイズとを低減することが可能となった。更に、図１５のフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路が、図４に示した３次のＭＡＳＨ型ΣΔ変調器と図５に示したディザー回路とを使用したノイズ低減の効果も相乗されている。これらによって、本発明はＲＦ通信用半導体集積回路のＲＦ送信信号の周波数スペクトラムの特性の改善に寄与することとなった。
【００９５】
正規のＲＦ送信信号の周波数スペクトラムの外への漏洩スプリアス信号成分は、最終的にはＲＦ ＩＣの送信系信号処理サブユニットの出力に接続されたＲＦ電力増幅器によって電力増幅された後、携帯電話端末機器のアンテナから隣接妨害信号として送信されることなる。ＲＦ送信用電圧制御発振器ＴＸＶＣＯの出力信号である１７１５．６ＭＨｚのＲＦ送信周波数ｆＴＸＶＣＯの近傍±４００ＫＨｚの漏洩スプリアス信号成分は、ＧＭＳＫ(Gaussian minimum Shift Keying)の規格によって所定値（−６０ｄＢｍ）以下に厳しく定められている。図２７は、ＧＭＳＫの規格により規定された携帯電話端末機器のＲＦ送信信号の周波数スペクトラムを示し、太い実線ＰＳＤがＧＭＳＫの規格によって規定されたレベルである。中心周波数（ＲＦ送信周波数）の近傍±２００ＫＨｚでの減衰量は−３０ｄＢｍ以下とされ、中心周波数（ＲＦ送信周波数）の近傍±４００ＫＨｚでの減衰量は−６０ｄＢｍ以下とされている。細い実線は、この規格を満足する例を示している。
【００９６】
尚、本発明の変形実施形態として、オフセット回路としては電源電圧ＶＤＤからローパスフィルタＬＦＣへｄｃ直流電流＋Ｉｏｆｆｓｅｔを注入するようにＰ−ＭＯＳでオフセット回路のカレントミラーを構成しても良い。この場合には、逆に、チャージポンプ電流ＩＣＰが正のｄｃ直流電流＋Ｉｏｆｆｓｅｔとなる期間に先行してチャージポンプ電流ＩＣＰがトータルで負の−Ｉｓｉｎｋ＋（Ｉｏｆｆｓｅｔ＋ｓｏｕｒｃｅ）となる期間が必然的に存在する。これは、Ｐ−ＭＯＳのカレントミラーで構成されたオフセット回路による正のｄｃ直流電流＋Ｉｏｆｆｓｅｔによって、基準周波数信号ＶＲＥＦの位相よりも分周出力信号ＶＤＩＶの位相が必然的に進むことを意味することは言うまでもないであろう。
【００９７】
≪本発明のより具体的な実施形態≫
図２４は、本発明のより具体的な実施形態による通信用半導体集積回路ＲＦ ＩＣの構成を示す図である。図２４に示したＲＦ ＩＣは、基地局からの受信動作と基地局への送信動作の両方でＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚのクワッドバンドの４つのバンドに対応するように構成されている。尚、ＤＣＳはＤｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍの略称、ＰＣＳはＰｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍの略称である。尚、図２４において、Ｆｒｃｔ＿Ｓｙｎｔｈは、図１５を用いて説明したフラクショナルＰＬＬ回路もしくはフラクショナルシンサセイザで構成されたＲＦキャリア同期サブユニットである。
【００９８】
尚、クワッドバンドのバンドに対応するこのＲＦ ＩＣは、図１５で説明したフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈと、ＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵと、ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵとから構成されている。携帯電話端末機器のアンテナＡＮＴで受信されたＲＦ受信信号はアンテナスイッチＡＮＴＳＷと表面弾性波フィルターＳＡＷとを介してＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵに供給される。ＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵは入力されたＲＦ受信信号を復調することによって受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱを生成して、受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱをベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）へ供給する。ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵには、ベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）から送信ベースバンド信号ＴｘＡＢＩ、ＴｘＡＢＱが供給される。ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵは入力された送信ベースバンド信号を変調することによりＲＦ送信信号を形成して、ＲＦ電力増幅器ＲＦ＿ＰＡ１、ＲＤ＿ＰＡ２とアンテナスイッチＡＮＴＳＷとを介して携帯電話端末機器のアンテナＡＮＴに供給する。
【００９９】
まず、ＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵの受信動作を、説明する。携帯電話端末機器のアンテナで受信されたＲＦ受信信号はアンテナスイッチＡＮＴＳＷと表面弾性波フィルターＳＡＷとを介して、４つのローノイズアンプに供給される。ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の周波数帯域は８６９ＭＨｚ〜８９４ＭＨｚで、第１ローノイズアンプＬＮＡ１によって増幅される。ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の周波数帯域は９２５ＭＨｚ〜９６０ＭＨｚで、第２ローノイズアンプＬＮＡ２によって増幅される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚで、第３ローノイズアンプＬＮＡ３によって増幅される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚで、第４ローノイズアンプＬＮＡ４によって増幅される。４つのローノイズアンプＬＮＡ１〜ＬＮＡ４のＲＦ増幅受信出力信号は、受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの一方の入力端子に供給される。二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの他方の入力端子には、９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）で形成された９０°位相を有する２つのＲＦキャリア信号が供給される。ＧＳＭ８５０ＭＨｚまたはＧＳＭ９００ＭＨｚの受信モードでは、ＲＦ電圧制御発振器ＲＦＶＣＯの出力が分周比２の１／２分周器ＤＩＶ１を介して９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に供給される。ＤＣＳ１８００ＭＨｚまたはＰＣＳ１９００ＭＨｚの受信モードでは、ＲＦ電圧制御発振器ＲＦＶＣＯの出力が直接に９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）へ供給される。混合回路ＲＸ−ＭＩＸ＿Ｉの出力と混合回路ＲＸ−ＭＩＸ＿Ｑの出力とから、それぞれ受信ベースバンド信号ＲｘＡＢＩと受信ベースバンド信号ＲｘＡＢＱとが生成される。受信ベースバンド信号ＲｘＡＢＩと受信ベースバンド信号ＲｘＡＢＱとは、それぞれ可変利得増幅器ＰＧＡＩ１、ＰＧＡＩ２、ＰＧＡＩ３、フィルター回路ＦＣＩ１、ＦＣＩ２、ＦＣＩ３バッファ増幅器ＢＡＩと可変利得増幅器ＰＧＡＱ１、ＰＧＡＱ２、ＰＧＡＱ３、フィルター回路ＦＣＱ１、ＦＣＱ２、ＦＣＱ３バッファ増幅器ＢＡＱとを介してベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）へ供給される。
【０１００】
ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の周波数帯域の８６９ＭＨｚ〜８９４ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３４７６ＭＨｚ〜３５７６ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された分周器ＤＩＶ１（１／２）と９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）とにより１／４分周されて、８６９ＭＨｚ〜８９４ＭＨｚに１／４分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の周波数帯域の９２５ＭＨｚ〜９６０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３７００ＭＨｚ〜３８４０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された分周器ＤＩＶ１（１／２）と９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）とにより１／４分周されて、９２５ＭＨｚ〜９６０ＭＨｚに１／４分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３６１０ＭＨｚ〜３７６０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）により１／２分周されて、１８０５ＭＨｚ〜１８８０ＭＨｚに１／２分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８６０ＭＨｚ〜３９８０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）により１／２分周されて、１９３０ＭＨｚ〜１９９０ＭＨｚに１／２分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。
【０１０１】
次に、ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵの送信動作を、説明する。フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのＲＦ電圧制御発振器ＲＦＶＣＯの出力のＲＦ発振出力信号が所定の分周比に設定された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）に供給されることにより、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の出力から２倍中間周波数信号が形成される。この２倍中間周波数信号が９０°位相シフター９０ｄｅｇＳｈｉｆｔの入力に供給されることにより９０°位相の異なる６８．６２４ＭＨｚの２つの中間周波数信号が形成される。送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿ＱにはベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）からのベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱと９０°位相の異なる６８．６２４ＭＨｚの２つの中間周波数信号とが供給されることにより、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された６８．６２４ＭＨｚの中間周波送信信号が形成される。この６８．６２４ＭＨｚの中間周波送信信号は、位相比較器ＰＣの一方の入力端子に供給される。位相比較器ＰＣの出力はローパスフィルターＬＰＦ１を介してＲＦ送信用電圧制御発振器ＴＸＶＣＯに供給されることによって、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数が略３４３１．２ＭＨｚに制御される。ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域は８２４ＭＨｚ〜８４９ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３２９６ＭＨｚ〜３３９６ＭＨｚが分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して第１ＲＦ電力増幅器ＲＦ＿ＰＡ１の入力に供給される。ＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域は８８０ＭＨｚ〜９１５ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３５２０ＭＨｚ〜３６６０ＭＨｚが分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して第１ＲＦ電力増幅器ＲＦ＿ＰＡ１の入力に供給される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域は１７１０ＭＨｚ〜１７８５ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３４２０ＭＨｚ〜３５７０ＭＨｚが分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して第２ＲＦ電力増幅器ＲＦ＿ＰＡ２の入力に供給される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域は１８５０ＭＨｚ〜１９１０ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３７００ＭＨｚ〜３８２０ＭＨｚが分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して第２ＲＦ電力増幅器ＲＦ＿ＰＡ２の入力に供給される。
【０１０２】
ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４８ＭＨｚとＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚとの送信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された２個の分周器ＤＩＶ１（１／２）、ＤＩＶ４（１／２）を介して送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの送信ミキサーを構成する二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに接続された９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に接続された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦは２６に設定されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号が分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子にはＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯの１／４分周信号が２個の分周器ＤＩＶ１（１／２）、ＤＩＶ４（１／２）を介して供給されている。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭでは、発振周波数ｆＲＦＶＣＯの１／４分周信号とＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号の１／４分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、（１／４）×ｆＲＦＶＣＯ−（１／４）ｆＴＸＶＣＯの差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号ｆＩＦが供給されている。この中間周波送信信号ｆＩＦは、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦである２６と９０°位相シフター９０ｄｅｇＳｈｉｆｔでの１／２分周機能により、ｆＲＦＶＣＯ／５２となる。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１０３】
ｆＲＦＶＣＯ／５２＝（１／４）×ｆＲＦＶＣＯ−（１／４）×ｆＴＸＶＣＯ
（１／４）×ｆＴＸＶＣＯ＝（１／４）×ｆＲＦＶＣＯ−ｆＲＦＶＣＯ／５２
＝（（１３−１）／５２）×ｆＲＦＶＣＯ
＝（１２／５２）×ｆＲＦＶＣＯ
∴ｆＲＦＶＣＯ＝４．３３３３３×（１／４）×ｆＴＸＶＣＯ
従って、ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４８ＭＨｚとＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚとの送信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯをＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの１／４分周信号（（１／４）×ｆＴＸＶＣＯ）の４．３３３３３倍に設定すれば良い。従って、ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４９ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３５７０．６６３９ＭＨｚ〜３６７８．９９７１ＭＨｚに設定すれば良く、ＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８１３．３３０４ＭＨｚ〜３９７４．９９７ＭＨｚに設定すれば良い。
【０１０４】
ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚとＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚとの送信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された１個の分周器ＤＩＶ１（１／２）を介して送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの送信ミキサーを構成する二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに接続された９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に接続された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦは２６に設定されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号が分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子にはＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯの１／２分周信号が１個の分周器ＤＩＶ１（１／２）を介して供給されている。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭでは発振周波数ｆＲＦＶＣＯの１／２分周信号とＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号の１／２分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、（１／２）×ｆＲＦＶＣＯ−（１／２）×ｆＴＸＶＣＯの差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力でベクトル合成された中間周波送信信号ｆＩＦが供給されている。この中間周波送信信号ｆＩＦは、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦである２６と９０°位相シフター９０ｄｅｇＳｈｉｆｔでの１／２分周機能により、ｆＲＦＶＣＯ／５２となる。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１０５】
ｆＲＦＶＣＯ／５２＝（１／２）×ｆＲＦＶＣＯ−（１／２）×ｆＴＸＶＣＯ
（１／２）×ｆＴＸＶＣＯ＝（１／２）×ｆＲＦＶＣＯ−ｆＲＦＶＣＯ／５２
＝（（２６−１）／５２）×ｆＲＦＶＣＯ＝（２５／５２）×ｆＲＦＶＣＯ
∴ｆＲＦＶＣＯ＝２．０８×（１／２）×ｆＴＸＶＣＯ
従って、ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚとＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚとの送信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯをＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの１／２分周信号（（１／２）×ｆＴＸＶＣＯ）の２．０８倍に設定すれば良い。従って、ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３５５６．８ＭＨｚ〜３７１２．８ＭＨｚに設定すれば良く、ＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８４８ＭＨｚ〜３９７２．８ＭＨｚに設定すれば良い。
【０１０６】
図２５は、本発明の更に具体的な実施形態による通信用半導体集積回路ＲＦ ＩＣの構成を示す図である。
【０１０７】
このＲＦ ＩＣは、基地局と通信端末機器との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するためのポーラループ方式の送信方式を採用している。
【０１０８】
ＲＦ ＩＣのひとつの半導体チップは、３つのサブユニットＦｒｃｔ＿Ｓｙｎｔｈ、ＲＸ ＳＰＵ、ＴＸ ＳＰＵを含んでいる。図２５には、ＲＦ ＩＣ以外にも、携帯電話端末機器の送受信用のアンテナＡＮＴと、フロントエンドモジュールＦＥＭも示されている。フロントエンドモジュールＦＥＭは、アンテナスイッチＡＮＴ＿ＳＷと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡからの送信電力を検出するためのパワーカップラーＣＰＬとを含んでいる。
【０１０９】
図２５において、Ｆｒｃｔ＿Ｓｙｎｔｈは、図１５を用いて説明したフラクショナルＰＬＬ回路もしくはフラクショナルシンサセイザで構成されたＲＦキャリア同期サブユニットである。ＲＦキャリア同期サブユニットＦｒｃｔ＿Ｓｙｎｔｈでは、集積回路ＲＦ ＩＣの外部の水晶振動子Ｘｔａｌによって発振周波数周波数ｆＲＥＦが安定に維持されたシステム基準クロック発振器ＤＣＸＯからのシステム基準クロック信号が印加されたフラクショナル周波数シンセサイザは、ＲＦ発振器ＲＦＶＣＯのＲＦ発振周波数ｆＲＦＶＣＯも安定に維持する。ＲＦ発振器ＲＦＶＣＯのＲＦ出力が分周器ＤＩＶ１（ＤＩＶ４）（１／２ ｏｒ １／４）に供給されることにより、分周器ＤＩＶ１（ＤＩＶ４）（１／２ ｏｒ １／４）の出力からＲＦ信号ΦＲＦが得られる。このＲＦ信号ΦＲＦは、通信用ＲＦアナログ信号処理集積回路ＲＦ ＩＣ内部のＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵとＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵとに供給される。すなわち、ＲＦ送信信号アナログ信号処理サブユニット３０２ＴＸ ＳＰＵが、ＥＤＧＥ方式に対応するためのポーラループ方式で構成されている。
【０１１０】
受信状態に設定されたタイムスロットでは、フロントエンドモジュールＦＥＭのアンテナスイッチＡＮＴ＿ＳＷは上側に接続される。従って、アンテナＡＮＴで受信されたＲＦ受信信号は、例えば表面弾性波デバイスにより構成された受信フィルタＳＡＷを介してＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵのローノイズアンプＬＮＡの入力に供給される。このローノイズアンプＬＮＡのＲＦ増幅出力信号は、受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの一方の入力に供給される。二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの他方の入力には、分周器ＤＩＶ１（ＤＩＶ４）（１／２ ｏｒ １／４）からのＲＦ信号ΦＲＦに基づいて９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）で形成された９０°位相を有する２つのＲＦキャリア信号が供給される。その結果、受信ミキサーの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿ＱではＲＦ受信信号周波数からベースバンド信号周波数へのダイレクトダウン周波数コンバージョンが実行されて、出力から受信アナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱが得られる。この受信アナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱは受信タイムスロット設定で利得が調整された可変利得アンプＰＧＡＩ１、ＰＧＡＩ２、ＰＧＡＩ３、ＰＧＡＱ１、ＰＧＡＱ２、ＰＧＡＱ３で増幅された後、ＲＦ ＩＣのチップ内のＡ／Ｄ変換器によりディジタル信号に変換される。このディジタル受信信号は、図示されていないベースバンド信号処理ＬＳＩへ供給される。
【０１１１】
送信状態に設定されたタイムスロットでは、図示されていないベースバンド信号処理ＬＳＩからディジタル送信ベースバンド信号がＲＦ ＩＣに供給される。その結果、ＲＦ ＩＣ内部の図示されていないＤ／Ａ変換器の出力から、アナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱがＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵの送信ミキサーの二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの一方の入力に供給される。ＲＦ発振器ＲＦＶＣＯのＲＦ発振周波数ｆＲＦＶＣＯが中間周波数分周器ＤＩＶ２（１／ＮＩＦ）で分周されることによって、中間周波数ｆＩＦの信号ΦＩＦが得られる。このＩＦ信号ΦＩＦに基づき９０°位相シフター９０ｄｅｇＳｈｉｆｔで形成された９０°位相を有する２つのＩＦ送信キャリア信号が二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの他方の入力に供給される。その結果、送信ミキサーの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑでは、アナログベースバンド送信信号の周波数からＩＦ送信信号への周波数アップコンバージョンが実行されて、加算器からベクトル合成されたひとつのＩＦ送信変調信号が得られる。加算器からのＩＦ送信変調信号はＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵの位相変調成分の送信のためのＰＭループ回路ＰＭ ＬＰを構成する位相比較器ＰＣの一方の入力に供給されている。ＰＭループ回路ＰＭ ＬＰでは、位相比較器ＰＣの出力はチャージポンプＣＰとローパスフィルタＬＦ１を介して送信用発振器ＴＸＶＣＯの制御入力に伝達される。
【０１１２】
送信用発振器ＴＸＶＣＯの出力に入力が接続されたバッファアンプＢＦには、電圧レギュレータＶｒｅｇからの動作電圧が供給されている。送信用電圧制御発振器ＴＸＶＣＯの出力は分周器ＤＩＶ１（ＤＩＶ４）（１／２ ｏｒ １／４）からＲＦ信号ΦＲＦが供給されたＰＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの入力に供給されることによって、ＤＷＮ＿ＭＩＸ＿ＰＭの出力から第１ＩＦ送信帰還信号が得られる。送信タイムスロットがＧＳＭ方式の場合の位相変調情報は、この第１ＩＦ送信帰還信号がスイッチＳＷ＿１を介してＰＭループ回路ＰＭ ＬＰを構成する位相比較器ＰＣの他方の入力に供給される。この結果、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力である送信信号はＧＳＭ方式の正確な位相変調情報を含むようになる。また、送信タイムスロットがＧＳＭ方式の場合の送信電力情報（送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲイン）は、ＲＦ ＩＣ内部のランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣのランプ出力電圧Ｖｒａｍｐで指定される。このランプ出力電圧Ｖｒａｍｐが、スイッチＳＷ２を介して１０ＭＨｚフィルタ（１０ＭＨｚＦｉｌｔｅｒ）に供給される。このフィルタからのランプ出力電圧Ｖｒａｍｐと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を検出するパワーカップラーＣＰＬと電力検出回路ＰＤＥＴとからの送信電力検出信号Ｖｄｅｔとが、誤差増幅器Ｅｒｒ＿Ａｍｐに供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力からの自動パワー制御電圧Ｖａｐｃによる電源電圧制御もしくはバイアス電圧制御により、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定される。尚、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣにベースバンドＬＳＩのようなベースバンド信号処理ユニットから供給されるディジタルランプ入力信号は、送信電力のレベルを示す送信電力レベル指示信号であり、基地局と通信端末機器との距離に比例して送信電力レベルを高く制御するものである。このランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣの出力から、アナログのランプ出力電圧Ｖｒａｍｐが生成される。
【０１１３】
一方、送信タイムスロットがＥＤＧＥ方式の場合は、加算器からのＩＦ送信変調信号は、位相変調情報だけではなく振幅変調情報も含むことになる。従って、加算器からＩＦ送信変調信号はＰＭループ回路ＰＭ ＬＰを構成する位相比較器ＰＣの一方の入力に供給されるだけではなく、ＡＭループ回路ＡＭ ＬＰを構成する振幅比較器ＡＣの一方の入力に供給される。この時には、位相比較器ＰＣの他方の入力には、送信用発振器ＴＸＶＣＯの出力がＰＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭを介して供給されるのではない。むしろ、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）が、パワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して位相比較器ＰＣの他方の入力に供給されることとなる。また、ＡＭループ回路ＡＭ ＬＰを構成する振幅比較器ＡＣの他方の入力にも、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）がパワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して供給されることとなる。ＡＭループ回路ＡＭ ＬＰでは、振幅比較器ＡＣの出力はローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰ、スイッチＷＳ２を介して１０ＭＨｚフィルタ（１０ＭＨｚＦｉｌｔｅｒ）に供給される。この結果、まずＰＭループ回路ＰＭ ＬＰによって、送信用発振器ＴＸＶＣＯのＲＦ発振出力信号を増幅する送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力の送信電力信号はＥＤＧＥ方式の正確な位相変調情報を含むようになる。さらに、ＡＭループ回路ＡＭ ＬＰによって、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力の送信電力信号はＥＤＧＥ方式の正確な振幅変調情報を含むようになる。
【０１１４】
尚、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を検出するパワーカップラーＣＰＬとしては、ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を電磁気的もしくは容量的に検出するカップラーを採用することができる。このパワーカップラーＣＰＬとしては、それ以外に、カレントセンス形カップラーも採用することができる。このカレントセンス形カップラーでは、ＲＦ電力増幅器ＲＦ＿ＰＡの最終段パワー増幅素子のＤＣ・ＡＣ動作電流に比例する小さな検出ＤＣ・ＡＣ動作電流を検出増幅素子に流すものである。
【０１１５】
図２５のＲＦ ＩＣでは、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣのランプ電圧Ｖｒａｍｐに応答するＡＭループ回路ＡＭ ＬＰの二つの可変利得回路ＭＶＧＡ、ＩＶＧＡの利得は逆方向となるように、制御回路ＣＮＴＬが１０ビットのディジタルランプ信号に応答して８ビットの２つの制御信号を生成する。すなわち、ランプ電圧Ｖｒａｍｐに応答して可変利得回路ＭＶＧＡの利得が減少する時には、可変利得回路ＩＶＧＡの利得が増加することで、二つの可変利得回路ＭＶＧＡ、ＩＶＧＡの利得の和がほぼ一定となる。この結果、ＡＭループ回路ＡＭ ＬＰのオープンループ周波数特性の位相余裕がランプ電圧Ｖｒａｍｐに応答して著しく小さくなることを軽減している。
【０１１６】
図２６は、基地局との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するため図２３に示したポーラループ方式の送信方式を採用したＲＦ ＩＣとは、異なるＲＦ ＩＣである。すなわち、図２４に示したＲＦ ＩＣは、基地局との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するために、ポーラモジュレータ方式の送信方式を採用しており、ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵがＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成されている。
【０１１７】
すなわち、送信用変調回路ＴＸ＿ＭＩＸ＿Ｉ、ＴＸ＿ＭＩＸ＿Ｑにより形成された送信用中間周波数信号に基づいて送信用ＲＦ電力増幅器ＲＦ＿ＰＡからのＲＦ送信出力信号の振幅を制御する振幅変調ループ制御回路ＡＭ＿ＬＰは、下記のように構成されている。
【０１１８】
このＡＭループ回路ＡＭ ＬＰでは、振幅比較器ＡＣの出力はローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰを介してバッファアンプＢＦの出力と送信用電圧制御発振器ＴＸＶＣＯの入力との間に挿入された振幅変調用可変利得増幅器ＶＧＡに供給される。ＡＭループ回路ＡＭ ＬＰの位相比較器ＡＣの一方の入力端子には、送信用変調回路（ＴＸ＿ＭＩＸ＿Ｉ、ＴＸ＿ＭＩＸ＿Ｑ）で形成された送信用中間周波数信号が供給されている。この位相比較器ＡＣの他方の入力端子には、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）がパワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して供給されている。その結果、振幅比較器ＡＣの一方の入力端子のＩＦ信号振幅に他方の入力端子のＩＦ信号振幅が一致するように、バッファアンプＢＦの出力と送信用電圧制御発振器ＴＸＶＣＯの入力との間に挿入された振幅変調用可変利得増幅器ＶＧＡの利得がローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰを介して振幅比較器ＡＣの出力により制御される。その結果、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力は、ＥＤＧＥ方式の正確な振幅変調情報を含むことになる。
【０１１９】
尚、ＧＳＭ方式の場合もＥＤＧＥ方式の場合も、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣのランプ出力電圧Ｖｒａｍｐと、送信用ＲＦ電力増幅器２０３の送信電力を検出するパワーカップラーＣＰＬと電力検出回路ＰＤＥＴとからの送信電力検出信号Ｖｄｅｔとが、誤差増幅器Ｅｒｒ＿Ａｍｐに供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力からの自動パワー制御電圧Ｖａｐｃによる電源電圧制御もしくはバイアス電圧制御により、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定され、ＡＰＣ制御が行われる。
【０１２０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２１】
例えば、図１６や図１７に示したチャージポンプ回路ＣＰＣで、カレントミラーを構成するＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとは、ＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタとにそれぞれ置換することができる。
【図面の簡単な説明】
【０１２２】
【図１】図１は、本発明に先立って本発明者等によって検討された通信用半導体集積回路ＲＦ ＩＣのチップ上に形成されたフラクショナルシンサセイザの構成を示す図である。
【図２】図２は、図１に示したフラクショナルシンサセイザのΣΔ変調器の構成を示す図である。
【図３】図３は、図２に示したフラクショナルシンサセイザのΣΔ変調器の動作を示す図である。
【図４】図４は、図１のフラクショナルシンサセイザで使用されるＭＡＳＨ方式のΣΔ変調器を示す図である。
【図５】図５は、図４のディザーの回路構成を示す図である。
【図６】図６は、図１のフラクショナルシンサセイザの位相比較器とチャージポンプ回路とローパスフィルタの回路構成を示す図である。
【図７】図７は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値とＮチャンネルＭＯＳトランジスタのスィンク電流の電流値とが等しい理想的な状態で、基準周波数発振器からの基準周波数信号の位相よりも分周器からの分周出力信号の位相が進んでいる場合のアンロック状態での位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図８】図８は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値とＮチャンネルＭＯＳトランジスタのスィンク電流の電流値とが等しい理想的な状態で、基準周波数発振器からの基準周波数信号の位相と分周器からの分周出力信号の位相とが合致しているロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。
【図９】図９は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値よりもＮチャンネルＭＯＳトランジスタのスィンク電流の電流値が小さな現実的な状態で、基準周波数発振器からの基準周波数信号の位相よりも分周器からの分周出力信号の位相が進んでいる位相差オフセット付きロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。
【図１０】図１０は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値よりもＮチャンネルＭＯＳトランジスタのスィンク電流の電流値が小さな現実的な状態で、分周器の分周比が高い分周比から低い分周比に変更された場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図１１】図１１は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値よりもＮチャンネルＭＯＳトランジスタのスィンク電流の電流値が小さな現実的な状態で、分周器の分周比が低い分周比から比較的高い分周比に変更された場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図１２】図１２は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値よりもＮチャンネルＭＯＳトランジスタのスィンク電流の電流値が小さな現実的な状態で、分周器の分周比が低い分周比から相当高い分周比に変更された場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図１３】図１３は、図６のチャージポンプ回路のスィンク電流Ｉｓｉｎｋとソース電流Ｉｓｏｕｒｃｅの電流値が等しい場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【図１４】図１４は、図６のチャージポンプ回路のスィンク電流Ｉｓｉｎｋの電流値よりもソース電流Ｉｓｏｕｒｃｅの電流値が大きい場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【図１５】図１５は、本発明のひとつの実施形態に従った通信用半導体集積回路のチップ上に形成されたフラクショナルシンサセイザの構成を示す図である。
【図１６】図１６は、図１５に示した本発明のひとつの実施形態に従った通信用半導体集積回路のチップ上に形成されたフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成を示す回路図である。
【図１７】図１７は、ローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を、抵抗Ｒｏｆｆｓｅｔで構成することを示す図である。
【図１８】図１８は、図１６に示したチャージポンプ回路ＣＰＣのＭＯＳトランジスタのデバイス・サイズを示す図である。
【図１９】図１９は、図１７に示した抵抗Ｒｏｆｆｓｅｔのデバイス・サイズを示す図である。
【図２０】図２０は、図１６に示した本発明のひとつの実施形態に従ったフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成からローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を除去した場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図２１】図２１は、図１６の本発明のひとつの実施形態に従ったフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成に示すように、ローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を追加した場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図２２】図２２は、図１６に示した本発明のひとつの実施形態に従ったフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成からローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を除去した場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【図２３】図２３は、図１６の本発明のひとつの実施形態に従ったフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成に示すように、ローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を追加した場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【図２４】図２４は、本発明のより具体的な実施形態による通信用半導体集積回路ＲＦ ＩＣの構成を示す図である。
【図２５】図２５は、本発明の更に具体的な実施形態による通信用半導体集積回路の構成を示す図である。
【図２６】図２６は、本発明の更に具体的な実施形態による通信用半導体集積回路の構成を示す図である。
【図２７】図２７は、ＧＭＳＫの規格により規定された携帯電話端末機器のＲＦ送信信号の周波数スペクトラムを示す図である。
【符号の説明】
【０１２３】
ＲＦ ＩＣ 通信用半導体集積回路
ＤＣＸＯ 基準周波数発振器
ＰＤＣ 位相比較器
ＣＰＣ チャージポンプ回路
ＭＰ１ ソース電流注入トランジスタ
ＭＮ１ スィンク電流放出トランジスタ
Ｉｓｏｕｒｃｅ ソース電流
Ｉｓｉｎｋ スィンク電流
ＭＮ２、ＭＮ３ オフセット回路
Ｉｏｆｆｓｅｔ オフセット電流
ＬＦＣ ループフィルタ
【技術分野】
【０００１】
本発明は、分周比Ｎが整数だけでなく分数（小数）を含むフラクショナルＮ ＰＬＬ（Phase Locked Loop）回路を具備するＲＦ通信用半導体集積回路に関し、特に、受信動作と送信動作とに使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を具備したＲＦ通信用半導体集積回路において、フラクショナルＮ ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響を軽減する一方、フラクショナルＮ ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくするとともに補償回路の制御も単純化するのに有益な技術に関する。
【背景技術】
【０００２】
分周比が整数のみの一般的なＰＬＬ回路ではロックド・ループの周波数解像度は基準周波数ｆＲＥＦとなるので、精密な周波数解像度が必要な場合は小さな基準周波数ｆＲＥＦを必要とし、従って小さな（狭い）ループ周波数帯域となる。狭いループ周波数帯域はＰＬＬ回路のロック周波数決定に長いスイッチング時間を要するので望ましくなく、また、ＰＬＬ回路の電圧制御発振器（ＶＣＯ）の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。
【０００３】
フラクショナルシンセサイザは基準周波数ｆＲＥＦよりも精密な周波数解像度を持つために開発され、フラクショナルＮ分周器では分周比は周期的にＮからＮ＋１に変更され、結果的に平均分周比はＮよりも（Ｎ＋１）分周のデューティー比分だけ増加する。累積加算器（アキュムレータ）からのオーバーフローは、瞬時の分周比を変調するために使用される。
【０００４】
このようにフラクショナルＰＬＬ回路は、ＰＬＬ回路の負帰還ループ中の分周器の分周比Ｎが整数だけでなく分数（小数）を含む有理数である。このフラクショナルＮ分周によって、与えられたチャンネルスペーシングに対する広いループ帯域は高速・セットリングタイムを可能とし、電圧制御発振器に要求される位相ノイズ要求も低くなる。また、下記非特許文献１には、１次ΔΣ変調器（ΣΔ変調器とも呼ばれる）の累積加算器（アキュムレータ）に関係した分周比がｎ／ｎ＋１の二重係数分周器（Ｄｕａｌ Ｍｏｄｕｌｕｓ Ｄｉｖｉｄｅｒ）が記載されている。累積加算器のオーバーフローの条件がｎ＋１への分周へのシフトに使用されている。さらに、下記非特許文献２には、フラクショナルＮ分周に高次ΔΣ変調による高次ノイズシェービング技術によりフラクショナルＮ周波数合成でのスプリアス出力周波数も低減すると報告されている。
【０００５】
さらに、下記非特許文献３には、１次ΣΔ変調器を複数多段としたＭＡＳＨ(Multistage noise Shaping Technique)を用いたフラクショナルＮ周波数シンサセイザが報告されている。
【０００６】
また、下記非特許文献４には、ＷＣＤＭＡ（Wide Band Channel-Division Multiple Access）用途のＲＦ半導体集積回路に採用するためのスプリアス雑音補償と線型化技術とを採用した７００ＫＨｚの周波数帯域のフラクショナルＮ周波数シンサセイザが、記載されている。このＲＦ半導体集積回路は、広帯域において直接変調の送信方式を採用している。また、フラクショナルＰＬＬ回路のクローズドループ帯域幅は７００ＫＨｚと、極めて広い帯域となっている。さらに、このフラクショナルＮ周波数シンサセイザの位相比較器は、データ入力端子に電源電圧ＶＤＤが供給されてクロック入力端子に基準周波数信号が供給されたアップ用のフリップフロップと、データ入力端子に電源電圧ＶＤＤが供給されてクロック入力端子に分周器からの分周出力信号が供給されたダウン用のフリップフロップと、アップ用のフリップフロップの出力信号とダウン用のフリップフロップの出力信号とが２つの入力端子に供給されたＡＮＤ回路と、ＡＮＤ回路の出力信号が供給された遅延回路とを含んでいる。遅延回路の出力信号は、アップ用のフリップフロップのリセット入力端子とダウン用のフリップフロップのリセット入力端子とに供給される。電圧制御発振器の発振周波数を制御する位相制御電圧を生成するローパス・フィルターにソース電流を供給するチャージポンプ回路のＰチャンネルＭＯＳトランジスタのゲート入力端子はアップ用のフリップフロップの出力信号により駆動され、ローパス・フィルターからスィンク電流を流すＮチャンネルＭＯＳトランジスタのゲート入力端子はダウン用のフリップフロップの出力信号により駆動される。この非特許文献４には、ＰＬＬビルディングブロックでの非線型性は、主として位相比較器とチャージポンプ回路の入出力特性であり、特にフラクショナルＰＬＬ回路の帯域内スプリアス雑音を増加すると記載している。またこの非特許文献４は、位相比較器とチャージポンプ回路との典型的な非線型性は、チャージポンプ回路のＰ−ＭＯＳとＮ−ＭＯＳとのミスマッチに起因すると記載している。さらに非特許文献４は、他の非線型性は、特に位相差が小さい場合での位相差ΔΦ対注入電荷Ｑで示されると記載している。また、非特許文献４は、この非線型性の影響を完全に回避するためには、位相比較器とチャージポンプ回路とをそれらのより線型な部分で動作させることであると記載している。さらに非特許文献４は、これを達成する最も単純な方法は、ループフィルタにｄｃ直流電流を注入することであるが、参照スプリアス雑音を強調すると言う欠点があると記載している。また、非特許文献４は、より良い解決は、位相比較器とチャージポンプ回路をその非線型部分の外部で動作するように長いパルス幅とされて位相比較器入力の比較エッジに同期した周期電流パルスをループフィルタに注入することであると記載している。
【０００７】
さらに、下記非特許文献５には、前記非特許文献４に記載の周期電流パルスのループフィルタへの注入と類似した追加パルスソース電流と追加パルススィンク電流とをループフィルタに流すチャージポンプ線型化技術と位相ノイズキャンセル技術が紹介されている。これにより、ブルートース準拠無線ＬＡＮ（Local Area Network）送信機として構成したＣＭＯＳΔΣフラクショナル−Ｎ ＰＬＬとダイレクトコンバージョン・ブルートース準拠受信機のための局部発振器において、必要とされた１−Ｍｂ／ｓの転送信号のループ内の変調を可能とする十分に広い４６０ＫＨｚの帯域幅で必要とされる位相ノイズとスプリアス特性との仕様を達成したと報告している。
【０００８】
【非特許文献１】Ｂｒｉａｎ Ｍｉｌｌｅｒ ａｎｄ Ｒｏｂｅｒｔ Ｊ． Ｃｏｎｌｅｙ ”Ａ Ｍｕｌｔｉｐｌｅ Ｍｏｄｕｌａｔｏｒ Ｆｒａｃｔｉｏｎａｌ Ｄｉｖｉｄｅｒ”， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＡＮＤ ＭＥＡＳＵＲＥＭＥＮＴ， ＶＯＬ．４０．ＮＯ．３．ＪＵＮＥ １９９１．ＰＰ．５７８−５８３．
【非特許文献２】Ｔｏｍ Ａ．Ｄ．Ｒｉｌｅｙ ｅｔ ａｌ“Ｄｅｌｔａ−Ｓｉｇｍａ Ｍｏｄｕｌａｔｉｏｎ ｉｎ Ｆｒａｃｔｉｏｎａｌ−Ｎ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ”， ＩＥＥＥ ＪＯＵＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．２８．ＮＯ．５．ＭＡＹ １９９３．ＰＰ．５５３−５５９．
【非特許文献３】Ａ．Ｅ．Ｈｕｓｓｅｉｎ ａｎｄ Ｍ．Ｉ．Ｅｌｍａｓｒｙ “Ａ ＦＲＡＣＴＩＯＮＡＬ−Ｎ ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＳＩＺＥＲ ＦＯＲ ＷＩＲＥＬＥＳＳ ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ”， ２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，ＰＰ．ＩＶ−５１３−ＩＶ−５１６．
【非特許文献４】Ｅｎｒｉｃｏ Ｔｅｍｐｏｒｉｔｉ ｅｔ ａｌ，“Ａ ７００−ｋＨｚ Ｂａｎｄｗｉｄｔｈ ΣΔ Ｆｒａｃｔｉｎａｌ Ｓｙｎｔｈｅｓｉｚｅｒ Ｗｉｔｈ Ｓｐｕｒ Ｃｏｍｐｅｎｓａｔｉｏｎ ａｎｄ Ｌｉｎｅａｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ＷＣＤＭＡ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＥＥ ＪＯＵＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９．ＮＯ．９．ＳＥＰＴＥＭＢＥＲ ２００４．ＰＰ．１４４６−１４５４．
【非特許文献５】Ｓｕｄｈａｋａｒ Ｐａｍａｒｔｉ ｅｔ ａｌ，”Ａ Ｗｉｄｅｂａｎｄ ２．４−ＧＨｚ Ｄｅｌｔａ−Ｓｉｇｍａ Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ Ｗｉｔｈ １−Ｍｂ／ｓ Ｉｎ−Ｌｏｏｐ Ｍｏｄｕｌａｔｉｏｎ“， ＩＥＥＥ ＪＯＵＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９．ＮＯ．１．ＪＡＮＵＡＲＹ ２００４．ＰＰ．４９−６２．
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明に先立って、本発明者等は、ＧＳＭ方式の通信に対応するＲＦ ＩＣの開発に従事した。
【００１０】
ＧＳＭ方式(Global System for Mobile Communication)は、ＴＤＭＡ方式のひとつとして、位相変調のみを使用するＧＭＳＫ(Gaussian minimum Shift Keying)変調を行う通信方式である。尚、ＴＤＭＡは、Time-Division Multiple Accessの略称である。このＴＤＭＡ方式では、携帯電話端末機器の複数のタイムスロットのそれぞれのタイムスロットを、アイドル状態と、基地局からの受信動作と、前記基地局への送信動作とのいずれかに設定可能である。このＧＳＭ方式と比較して、通信データ転送レートを改善する方式も知られている。この改善方式として、位相変調とともに振幅変調を使用するＥＤＧＥ（Enhanced Data for GSM Evolution; Enhanced Data for GPRS）方式も最近注目されている。尚、ＧＰＲＳはＧｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅの略称である。
【００１１】
このＲＦ ＩＣのフラクショナルＰＬＬ回路では、水晶振動子とベースバンドＬＳＩからの自動周波数制御（ＡＦＣ）信号とにより安定で正確な基準信号を生成する基準周波数発振器ＤＣＸＯの基準発振周波数ｆＲＥＦをベースにＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯを生成する。最近のＧＳＭ通信方式に対応するＲＦ ＩＣは、ＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚの４つの周波数帯に対応するように構成されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯも、この４つの周波数バンドに対応しなければならない。ＲＦ ＩＣの基準周波数発振器ＤＣＸＯの基準発振周波数ｆＲＥＦは数十ＭＨｚのオーダーの周波数であるのに対して、複数の周波数バンドに対応するＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯは数ＧＨｚのオーダーの周波数となる。すなわち、基準周波数発振器ＤＣＸＯの基準発振周波数ｆＲＥＦと比較すると、ＲＦ送信用電圧制御発振器ＴＸＶＣＯからの発振周波数ｆＴＸＶＣＯは遥かに高い周波数となる。このように、ＲＦ ＩＣのフラクショナルＰＬＬ回路は、基準周波数発振器ＤＣＸＯの数十ＭＨｚのオーダーの基準発振周波数ｆＲＥＦをフラクショナルＮ分周比の逆数である周波数逓倍比による周波数逓倍を行うことにより、数ＧＨｚのオーダーのＲＦ送信用電圧制御発振器ＴＸＶＣＯの基準発振周波数ｆＴＸＶＣＯを生成する。
【００１２】
図１は、本発明に先立って本発明者等によって検討された通信用半導体集積回路ＲＦ ＩＣのチップ上に形成されたフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの構成を示す図である。
【００１３】
同図に示すように、フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈは、水晶振動子Ｘｔａｌと図示しないベースバンドＬＳＩからの自動周波数制御（ＡＦＣ）信号とによって安定でかつ正確な基準発振周波数ｆＲＥＦに設定された基準周波数発振器ＤＣＸＯを含む。この基準発振周波数ｆＲＥＦは、例えば２６ＭＨｚの周波数に設定されている。基準周波数発振器ＤＣＸＯからの基準発振周波数ｆＲＥＦの基準周波数信号は、フラクショナルＰＬＬ回路の位相比較器ＰＤＣの一方の入力端子に供給されている。位相比較器ＰＤＣの出力は、チャージポンプ回路ＣＰＣとローパスフィルターＬＦＣとを介してＲＦ電圧制御発振器ＲＦＶＣＯに供給される。このＲＦ電圧制御発振器ＲＦＶＣＯの出力は分周器ＤＩＶの入力に供給され、分周器ＤＩＶの分周出力信号は位相比較器ＰＤＣの他方の入力端子に供給される。分周器ＤＩＶの分周比を制御する制御入力端子には、分周比設定ロジックＤＲＳＬに接続され、分周比設定ロジックＤＲＳＬには図示しないベースバンドＬＳＩからのＲＦ通信のためのチャンネル選択情報Ｃｈａｎｎｅｌ＿ｉｎｆが供給される。尚、分周器ＤＩＶはカウンタで構成され、例えばＲＦ電圧制御発振器ＲＦＶＣＯの出力のローレベルからハイレベルへの変化をゼロからカウントアップして、分周比を制御する制御入力端子に設定された値から１を引いた値の頻度で、分周器ＤＩＶの分周出力信号をローレベルからハイレベルに変化させる。分周器ＤＩＶの分周出力信号がハイレベルとなったら、次のＲＦ電圧制御発振器ＲＦＶＣＯの出力のローレベルからハイレベルへの変化により、カウンタのカウント値をゼロとし、分周器ＤＩＶの分周出力信号をローレベルに戻して、次の分周動作を実行する。分周比設定ロジックＤＲＳＬは、分周比演算器ＤＲＡＬＵとΣΔ変調器ΣΔＭｏｄと加算器ＡＤＤとから構成されている。まず、分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔと分数ユニットＦｒａとは、入力されたチャンネル選択情報Ｃｈａｎｎｅｌ＿ｉｎｆに基づいて整数値情報Ｉと分数値情報Ｆとを計算する。分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉは加算器ＡＤＤの一方の入力端子に供給され、分周比演算器ＤＲＡＬＵの分数ユニットＦｒａからの分数値情報ＦはΣΔ変調器ΣΔＭｏｄに供給され、ΣΔ変調器ΣΔＭｏｄには基準周波数発振器ＤＣＸＯからの基準周波数信号はｆＲＥＦが動作クロック信号として更に供給される。一方、ΣΔ変調器ΣΔＭｏｄは内部情報として分周比を設定する分母情報Ｇを保持している。一例として、分母情報Ｇは、１６２５に設定されている。ΣΔ変調器ΣΔＭｏｄは、分数値情報Ｆと分母情報Ｇとから、分数値情報Ｆ÷分母情報Ｇ、一例として４０３／１６２５の分数（フラクション）の情報を持つ出力信号Ｆ／Ｇを生成して、加算器ＡＤＤの他方の入力端子に供給する。加算器ＡＤＤは整数値情報Ｉ（一例として、Ｉ＝１３７）と出力信号Ｆ／ＧとからＩ＋Ｆ／Ｇ、一例として１３７＋（４０３／１６２５）＝１３７．２４８の出力情報を平均分周比Ｎとして分周器ＤＩＶに供給する。その結果、分周器ＤＩＶの平均分周比が１３７．２４８と整数と分数（小数）とを含む値に設定される。従って、フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈは、基準周波数発振器ＤＣＸＯからの基準発振周波数ｆＲＥＦの２６ＭＨｚと平均分周比Ｎ（１３７．２４８）とを乗算した３５６８．４４８ＭＨｚの発振周波数ｆＲＦＶＣＯのＲＦ発振出力信号を生成する。また、平均分周比Ｎについて詳しく述べると、分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉ（Ｉ＝１３７）と、ΣΔ変調器ΣΔＭｏｄからの出力信号Ｆ／Ｇに応じた頻度（４０３／１６２５）で発生するオーバーフロー・１ビット出力とに応答して、分周器ＤＩＶの分周比ｎはｎ（＝Ｉ＝１３７）からｎ＋１（=Ｉ＋１＝１３８）に変更される。従って、分周器ＤＩＶの分周比がｎ（＝Ｉ＝１３７）となる頻度は１２２２／１６２５＝７５．２％で、分周器ＤＩＶの分周比がｎ＋１（=Ｉ＋１＝１３８）となる頻度は４０３／１６２５＝２４．８％である。従って、平均分周比Ｎは、１３７×０．７５２＋１３８×０．２４８＝１３７．２４８となる。
【００１４】
図２は、図１に示したフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのΣΔ変調器ΣΔＭｏｄの構成を示す図である。
【００１５】
同図に示すように、分周比演算器ＤＲＡＬＵの分数ユニットＦｒａからの分数値情報Ｆは第１加算器Ｓｕｍ１の一方の入力端子に入力信号（Ａ）として供給される一方、第１加算器Ｓｕｍ１の他方の入力端子には後に説明する第２加算器Ｓｕｍ２の出力信号（Ｃ）が供給される。第１加算器Ｓｕｍ１の出力信号は積分器Ｉｎｔｇｒｔｒとしての遅延回路に供給され、積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）は１ビット出力の量子化器ｑｎｔｚｒの入力に供給される。量子化器ｑｎｔｚｒの出力信号（Ｄ）は、所定のゲイン１／Ｇを持つ帰還回路ｆｂｃの入力に供給される。このゲイン１／Ｇの逆数Ｇは、ΣΔ変調器ΣΔＭｏｄは内部情報として分周比を設定する分母情報Ｇ（一例として、Ｇ＝１６２５）に対応する。従って、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“０”の非オーバーフロー状態では帰還回路ｆｂｃの出力はゼロとなり、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“１”のオーバーフロー状態では帰還回路ｆｂｃの出力は１６２５となる。従って、帰還回路ｆｂｃは、１ビットのＤ／Ａ変換器として動作する。従って、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“１”のオーバーフロー状態が生じると、第２加算器Ｓｕｍ２では積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）の累積加算から帰還回路ｆｂｃの出力１６２５の減算が実行される。さらに、第２加算器Ｓｕｍ２の出力信号（Ｃ）は、第１加算器Ｓｕｍ１の他方の入力端子に供給される。また、非オーバーフロー状態・オーバーフロー状態を示す量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）は、ΣΔ変調器ΣΔＭｏｄの出力信号Ｆ／Ｇとして加算器ＡＤＤに供給される。
【００１６】
図３は、図２に示したフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのΣΔ変調器ΣΔＭｏｄの動作を示す図である。尚、図３のラベル（Ａ）から（Ｄ）は、図２の信号（Ａ）から（Ｄ）に対応している。
【００１７】
図１に示したようにΣΔ変調器ΣΔＭｏｄには、基準周波数発振器ＤＣＸＯからの基準周波数ｆＲＥＦを持つ基準周波数信号が動作クロック信号として供給される。また、図３の（Ａ）に示すように、ΣΔ変調器ΣΔＭｏｄの第１加算器Ｓｕｍ１の一方の入力端子には、入力信号（Ａ）として分数値情報Ｆが定常的に供給されている。従って、動作クロック信号の１サイクルで、積分器Ｉｎｔｇｒｔｒの出力から１回の累積加算結果が得られる。図３の（Ｂ）に示すように、動作クロック信号の５サイクル目で、積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）から５回目の累積加算結果が得られる。また、図３の（Ｄ）に示すように、動作クロック信号の５サイクル目では、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）に“１”のオーバーフロー状態が現れる。すると、図３の（Ｃ）に示すように、第２加算器Ｓｕｍ２では積分器Ｉｎｔｇｒｔｒの出力の累積加算から帰還回路ｆｂｃの出力１６２５の減算が実行されて、出力信号（Ｃ）が生成される。尚、量子化器ｑｎｔｚｒは、入力信号が０〜１６２４の場合には”０”の非オーバーフロー状態の１ビット出力信号を出力する一方、入力信号が１６２５もしくはそれよりも大きな値の場合には“１”のオーバーフロー状態の１ビット出力信号を出力する。以上のような動作が動作クロック信号ｆＲＥＦに応答して繰り返され、ΣΔ変調器ΣΔＭｏｄからの分数情報Ｆ／Ｇ（４０３／１６２５）の頻度で“１”のオーバーフロー状態の１ビット出力信号が量子化器ｑｎｔｚｒから生成される。
【００１８】
図２に示した量子化器ｑｎｔｚｒの出力信号（Ｄ）、すなわちΣΔ変調器ΣΔＭｏｄの１ビット出力信号Ｆ／Ｇは、図１の分周比設定ロジックＤＲＳＬの加算器ＡＤＤに供給され、この加算器ＡＤＤで分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔより供給される整数値情報Ｉと加算される。ΣΔ変調器ΣΔＭｏｄの１ビット出力信号が“０”の非オーバーフロー状態ではフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの分周器ＤＩＶの分周比ｎは整数値情報Ｉ（Ｉ＝１３７）に設定され、ΣΔ変調器ΣΔＭｏｄの１ビット出力信号が“１”のオーバーフロー状態ではフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの分周器ＤＩＶの分周比は（ｎ＋１）（＝（Ｉ＋１）＝１３８）に設定されて、その結果、平均分周比Ｎは１３７．２４８となる。
【００１９】
図４は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈで使用されるＭＡＳＨ（Multistage noise Shaping Technique）により構成されたＭＡＳＨ方式のΣΔ変調器ΣΔＭｏｄを示す図である。ＭＡＳＨ方式のΣΔ変調器は、１次ΣΔ変調器を多段接続したもので、ｎ次ΣΔ変調ノイズ・シェービング特性が得られるものである。
【００２０】
同図に示すように、１段目のΣΔ変調器は、図２に示したΣΔ変調器ΣΔＭｏｄと同様に加算器Ｓｕｍ１１、積分器Ｉｎｔｇｒｔｒ１１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ１、ゲイン１／Ｇを持つ帰還回路ｆｂｃ１、加算器Ｓｕｍ１２を含むとともに、量子化器ｑｎｔｚｒ１の出力は積分器Ｉｎｔｇｒｔｒ１２を介して出力Ｆ／Ｇの加算器Ｓｕｍ１３に伝達される。１段目のΣΔ変調器の加算器Ｓｕｍ１２の出力は、２段目のΣΔ変調器へ伝達される。１段目のΣΔ変調器と同様に、２段目のΣΔ変調器は、加算器Ｓｕｍ２１、積分器Ｉｎｔｇｒｔｒ２１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ２、ゲイン１／Ｇを持つ帰還回路ｆｂｃ２、加算器Ｓｕｍ２２、積分器Ｉｎｔｇｒｔｒ２２、加算器Ｓｕｍ２３を含むとともに、加算器Ｓｕｍ２３の出力と加算器Ｓｕｍ１３の入力との間に接続されたディジタル微分器ｄｉｆ１１を含む。２段目のΣΔ変調器の加算器Ｓｕｍ２２の出力は、３段目のΣΔ変調器へ伝達される。３段目のΣΔ変調器は、加算器Ｓｕｍ３１、積分器Ｉｎｔｇｒｔｒ３１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ３、ゲイン１／Ｇを持つ帰還回路ｆｂｃ３、加算器Ｓｕｍ３２を含み、量子化器ｑｎｔｚｒ３の出力はディジタル微分器ｄｉｆ２１を介して加算器Ｓｕｍ２３に伝達される。
【００２１】
この図４に示したΣΔ変調器ΣΔＭｏｄは、３次のΣΔ変調器であり、上記の非特許文献３で報告された高次のΣΔ変調器ΣΔＭｏｄと原理的に同一のものであり、ノイズ・シェービング特性を改善することができる。この高次のΣΔ変調器ΣΔＭｏｄは３次のΣΔ変調器に限定されるものではなく、３次から５次のΣΔ変調器を使用することができる。
【００２２】
尚、図４に示すように、分数値情報Ｆが供給される入力端子と１段目のΣΔ変調器の加算器Ｓｕｍ１１の入力との間には、別の加算部Ｓｕｍ０が接続されている。加算部Ｓｕｍ０の一方の入力端子には分数値情報Ｆが供給され、加算部Ｓｕｍ０の他方の入力端子にディザーｄｉｔｈｅｒの出力からの擬似ランダム雑音がディジタル微分器ｄｉｆｆ３１とゲイン１に設定されたアンプ（１）を介して伝達される。
【００２３】
図５は、図４のディザーｄｉｔｈｅｒの回路構成を示す図である。同図に示すように、ディザーｄｉｔｈｅｒは、５段の遅延回路Ｄ１〜Ｄ５と排他的ＯＲ回路ＥＸＯＲ１、３段の遅延回路Ｄ６〜Ｄ８と排他的ＯＲ回路ＥＸＯＲ２、４段の遅延回路Ｄ９〜Ｄ１２と排他的ＯＲ回路ＥＸＯＲ３、２段の遅延回路Ｄ１３、Ｄ１４で構成されている。初段の遅延回路Ｄ１に初期値が入力されることにより、最終段の遅延回路Ｄ１４の出力が初段の遅延回路Ｄ１の入力に帰還される。このディザーｄｉｔｈｅｒの出力は２１５−１通りの組み合わせを持つ”０”と”１”の１ビットのストリームの擬似ランダム雑音である。その結果、ディザーｄｉｔｈｅｒの出力に接続されたディジタル微分器ｄｉｆｆ３１の出力は＋１、０、−１のいずれかとなるが、＋１は連続して出力されず、−１も連続して出力されない。図４に示した高次のΣΔ変調器ΣΔＭｏｄ（例えば、３次のΣΔ変調器）では、ディザーｄｉｔｈｅｒとディジタル微分器ｄｉｆｆ３１とが省略されると、分数値情報Ｆに依存した高次のΣΔ変調器ΣΔＭｏｄの回路の周期的な分周比変化によるスプリアス信号が発生する。このスプリアス信号を低減するため、図４の加算部Ｓｕｍ０の他方の入力端子に接続されたディザーｄｉｔｈｅｒからのディザー振幅を適切な値に設定する。その結果、擬似ランダム雑音によって高次のΣΔ変調器ΣΔＭｏｄの回路の周期的な分周比変化によるノイズ（フラクショナルノイズ）を乱し、ディザーに際して周波数変換されるスプリアス信号を更に高域に周波数変換する。その結果、ＧＭＳＫ(Gaussian minimum Shift Keying)の規格で定められた送信変調スペクトラムの規格で厳しい４００ＫＨｚの周波数帯域でのスプリアス信号のレベルを低減することができる。
【００２４】
図６は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの位相比較器ＰＤＣとチャージポンプ回路ＣＰＣとローパスフィルタＬＦＣの回路構成を示す図である。尚、ローパスフィルタＬＦＣからの制御出力電圧ＶＣＮＴが大きくなると、ＲＦ電圧制御発振器ＲＦＶＣＯの出力信号の周波数は高くなる。
【００２５】
同図に示すように、位相比較器ＰＤＣは、データ入力端子に電源電圧ＶＤＤが供給されてクロック入力端子に基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦが供給されたアップ用のフリップフロップＦＦ＿Ｕｐと、データ入力端子に電源電圧ＶＤＤが供給されてクロック入力端子に分周器ＤＩＶからの分周出力信号ＶＤＩＶが供給されたダウン用のフリップフロップＦＦ＿Ｄｎと、アップ用のフリップフロップＦＦ＿Ｕｐの出力信号Ｑとダウン用のフリップフロップＦＦ＿Ｄｎの出力信号Ｑとが２つの入力端子に供給されたＮＡＮＤ回路と、ＮＡＮＤ回路の出力信号が供給された遅延回路Ｄｌｙ＿Ｃｉｒとを含んでいる。遅延回路Ｄｌｙ＿Ｃｉｒの出力信号ＶＲは、アップ用のフリップフロップＦＦ＿Ｕｐのリセット入力端子／Ｒとダウン用のフリップフロップＦＦ＿Ｄｎのリセット入力端子／Ｒとに供給される。電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを制御する位相制御電圧を生成するローパスフィルタＬＦＣにソース電流Ｉｓｏｕｒｃｅを供給するチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のゲート入力端子はアップ用のフリップフロップＦＦ＿Ｕｐの出力信号Ｑ（ＶＱＲＥＦ）により駆動されたスイッチにより制御され、ローパスフィルタＬＦＣからスィンク電流Ｉｓｉｎｋを流すＮチャンネルＭＯＳトランジスタＭＮ１のゲート入力端子はダウン用のフリップフロップＦＦ＿Ｄｎの出力信号Ｑ（ＶＱＤＩＶ）により駆動されたスイッチにより制御される。ローパスフィルタＬＦＣは、複数の抵抗Ｒ１、Ｒ２と複数の容量Ｃ１、Ｃ２、Ｃ３とを含む高次（３次）のループフィルタによって構成されている。チャージポンプ回路ＣＰＣのソース電流Ｉｓｏｕｒｃｅとスィンク電流Ｉｓｉｎｋとは、容量Ｃ１の一端、抵抗Ｒ１の一端、抵抗Ｒ２の一端を駆動する。抵抗Ｒ２の他端と容量Ｃ３の一端の接続ノードから電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを制御するための制御出力電圧ＶＣＮＴが生成される。
【００２６】
図７は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値とＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値とが等しい理想的な状態で、基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦの位相よりも分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相が進んでいる場合のアンロック状態での位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。尚、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定する。
【００２７】
図７に示すように、分周出力信号ＶＤＩＶのローレベルからハイレベルへの立ち上がりにほぼ同期してダウン用のフリップフロップＦＦ＿Ｄｎの出力信号ＶＱＤＩＶがローレベルからハイレベルへ変化して、アップ用のフリップフロップＦＦ＿Ｕｐがセット状態に制御される。その後基準周波数信号ＶＲＥＦのローレベルからハイレベルへの立ち上がりにほぼ同期してアップ用のフリップフロップＦＦ＿Ｕｐの出力信号ＶＱＲＥＦがローレベルからハイレベルへ変化してダウン用のフリップフロップＦＦ＿Ｄｎがセット状態に制御される。出力信号ＶＱＤＩＶと出力信号ＶＱＲＥＦとがともにハイレベルになって遅延回路Ｄｌｙ＿Ｃｉｒの遅延時間Ｔ＿Ｄｌｙの経過の後、ローレベルのリセット信号ＶＲが遅延回路Ｄｌｙ＿Ｃｉｒから生成される。すると、ローレベルのリセット信号ＶＲにより、アップ用のフリップフロップＦＦ＿Ｕｐとダウン用のフリップフロップＦＦ＿Ｄｎとがリセット状態に制御される。アップ用のフリップフロップＦＦ＿Ｕｐのセット状態の期間に、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１に接続されたスイッチＳＷがオフ状態となってＰチャンネルＭＯＳトランジスタＭＰ１からのソース電流ＩｓｏｕｒｃｅがローパスフィルタＬＦＣに流れる。ダウン用のフリップフロップＦＦ＿Ｄｎのセット状態の期間に、チャージポンプ回路ＣＰＣのＮチャンネルＭＯＳトランジスタＭＮ１に接続されたスイッチＳＷがオフ状態となって、ローパスフィルタＬＦＣからＮチャンネルＭＯＳトランジスタＭＮ１にスィンク電流Ｉｓｉｎｋが流れる。基準周波数信号ＶＲＥＦの位相よりも分周出力信号ＶＤＩＶの位相が進んでいる場合には、ソース電流Ｉｓｏｕｒｃｅが流れる期間よりもスィンク電流Ｉｓｉｎｋが流れる期間が長くなり、トータルのチャージポンプ電流ＩＣＰはＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋによって負の電流となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが低下して電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯが低下して、分周出力信号ＶＤＩＶの位相が遅れ始める。最終的には、基準周波数信号ＶＲＥＦの位相に分周出力信号ＶＤＩＶの位相が合致して、ロック状態に移行する。
【００２８】
図８は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値とＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値とが等しい理想的な状態で、基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦの位相と分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相とが合致しているロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。尚、ここでも、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定している。
【００２９】
図８に示すように、ソース電流Ｉｓｏｕｒｃｅが流れる期間とスィンク電流Ｉｓｉｎｋが流れる期間が等しくなり、トータルのチャージポンプ電流ＩＣＰはゼロとなる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが維持される。最終的には、基準周波数信号ＶＲＥＦの位相と分周出力信号ＶＤＩＶの位相とが合致した状態が維持される。
【００３０】
図９は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態で、基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦの位相よりも分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相が進んでいる位相差オフセット付きロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。尚、ここでも、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定している。ＲＦ ＩＣにおいて、ＮチャンネルＭＯＳトランジスタのドレイン・ソース電圧ＶＤＳ−ドレイン電流ＩＤの特性での定電流特性よりも、ＰチャンネルＭＯＳトランジスタのドレイン・ソース電圧ＶＤＳ−ドレイン電流ＩＤの特性での定電流特性の方が劣っている。すなわち、ＮチャンネルＭＯＳトランジスタでは、ドレイン・ソース電圧ＶＤＳの変動ΔＶＤＳに対するドレイン電流ＩＤのΔ変動ＩＤが小さいのに対して、ＰチャンネルＭＯＳトランジスタでは、ドレイン・ソース電圧ＶＤＳの変動ΔＶＤＳに対するドレイン電流ＩＤのΔ変動ＩＤが大きい。その結果、ＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値よりも、ＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値が大きくなる。
【００３１】
図９に示すように、図８のロック状態と比較すると、ＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋが小さい分、ソース電流Ｉｓｏｕｒｃｅが流れる期間よりもスィンク電流Ｉｓｉｎｋが流れる期間が長くなる。図９において、スィンク電流Ｉｓｉｎｋの理想電流値からの不足分Ａの面積と、スィンク電流Ｉｓｉｎｋが流れる期間の延長分の面積Ｂとが等しくなっている。従って、ソース電流Ｉｓｏｕｒｃｅの時間積分値とスィンク電流Ｉｓｉｎｋの時間積分値とは等しくなって、トータルのチャージポンプ電流ＩＣＰはゼロとなる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが維持される。最終的には、基準周波数信号ＶＲＥＦの位相よりも周出力信号ＶＤＩＶの位相が進んでいる位相差オフセット付きロック状態が維持される。
【００３２】
図１０は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態で、分周器ＤＩＶの分周比が高い分周比から低い分周比に変更された場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。フラクショナルＰＬＬに図４に示したような高次のＭＡＳＨ方式のΣΔ変調器を使用すると高次のΣΔ変調ノイズシェーピング特性が得られるだけではなく、量子化器ｑｎｔｚｒ１、ｑｎｔｚｒ２、ｑｎｔｚｒ３から伝達される分周比変更値も高い値となる。すなわち、図４に示したようなＭＡＳＨ方式のΣΔ変調器の次数がＮであれば、分周比変更値は２Ｎとなる。Ｎ＝３であれば、分周比変更値は８と大きな値となる。フラクショナル分周器ＤＩＶの分周比が高い分周比Ｎ＋８から低い分周比Ｎに変更された場合を想定する。尚、フラクショナルＰＬＬでは以下に説明するように、位相差オフセット付きロック状態から、電圧制御発振器ＲＦＶＣＯの発振出力信号の周波数を長くしたり短くしたりする制御を常時行うことにより平均して所望の分数（小数）を含む分周比と発振周期とを得るものである。
【００３３】
図１０に示すように、分周比が低い分周比Ｎに変更されたことにより、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて分周器ＤＩＶのカウントアップの終了のタイミングが早くなるので、図９と比較すると、分周器ＤＩＶからの分周出力信号ＶＤＩＶがローレベルからハイレベルに変化するタイミングがΔＴだけ早まる。図１０において、アップ用のフリップフロップＦＦ＿Ｕｐとダウン用のフリップフロップＦＦ＿Ｄｎとがリセット状態に制御されるローレベルのリセット信号ＶＲの生成タイミングは遅延回路Ｄｌｙ＿Ｃｉｒによる遅延時間Ｔ＿Ｄｌｙで決定されるので、図９でのローレベルのリセット信号ＶＲの生成タイミングと同一である。従って、ソース電流Ｉｓｏｕｒｃｅが流れる期間よりもスィンク電流Ｉｓｉｎｋが流れる期間が長くなり、トータルのチャージポンプ電流ＩＣＰはＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋによって負の電流となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが低下して電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯが低下して、電圧制御発振器ＲＦＶＣＯの発振出力信号の発振周期が長くなるように制御される。
【００３４】
図１１は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態で、分周器ＤＩＶの分周比が低い分周比から比較的高い分周比に変更された場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。その結果、基準周波数信号ＶＲＥＦの位相に分周出力信号ＶＤＩＶの位相が偶然的に合致させられ、図１０に示した延長期間ΔＴは、分周周期の短縮に対応して図１１では消失している。尚、図１１のこのロック状態は、図９に示したトータルのチャージポンプ電流ＩＣＰがゼロの位相差オフセット付きロック状態とは異なり、トータルのチャージポンプ電流ＩＣＰがチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅによって正の電流となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが上昇して電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯが上昇して、電圧制御発振器ＲＦＶＣＯの発振出力信号の発振周期が短くなるように制御される。
【００３５】
図１２は、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいてチャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態で、分周器ＤＩＶの分周比が低い分周比Ｎから相当高い分周比Ｎ＋８に変更された場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。
【００３６】
分周比が相当高い分周比Ｎ＋８に変更されたことにより、図１のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて分周器ＤＩＶのカウントアップの終了のタイミングが相当遅延されようとする。しかし、分周器ＤＩＶからの分周出力信号ＶＤＩＶがローレベルからハイレベルに変化するタイミングは、遅延回路Ｄｌｙ＿Ｃｉｒによる遅延時間Ｔ＿Ｄｌｙに侵入することはできない。アップ用のフリップフロップＦＦ＿Ｕｐとダウン用のフリップフロップＦＦ＿Ｄｎとがともにセット状態に制御され、遅延回路Ｄｌｙ＿Ｃｉｒの遅延時間Ｔ＿Ｄｌｙの経過の後、ローレベルのリセット信号ＶＲが遅延回路Ｄｌｙ＿Ｃｉｒから生成されるためには、遅延回路Ｄｌｙ＿Ｃｉｒによる遅延時間Ｔ＿Ｄｌｙが確保されなければならない。
【００３７】
従って、図１２に示すように、図９と比較すると、分周器ＤＩＶからの分周出力信号ＶＤＩＶがローレベルからハイレベルに変化するタイミングが遅延されるとともに、アップ用のフリップフロップＦＦ＿Ｕｐとダウン用のフリップフロップＦＦ＿Ｄｎとがともにセット状態に制御され、ローレベルのリセット信号ＶＲが生成される遅延回路Ｄｌｙ＿Ｃｉｒの遅延時間がＴ＿ＤｌｙからＴ＿Ｄｌｙ‘に延長されている。このように、分周出力信号ＶＤＩＶの分周周期の期間２ΔＴの短縮は、分周出力信号ＶＤＩＶがローレベルからハイレベルに変化するタイミングの遅延とローレベルのリセット信号ＶＲが生成される生成タイミングの遅延とにより達成される。従って、スィンク電流Ｉｓｉｎｋが流れる期間よりもソース電流Ｉｓｏｕｒｃｅが流れる期間が長くなり、トータルのチャージポンプ電流ＩＣＰはＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅによって正の電流となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが上昇して、電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯが上昇して、電圧制御発振器ＲＦＶＣＯの発振出力信号の発振周期が短くなるように制御される。
【００３８】
ところで、本発明者等は、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態では、図１０に示すように分周比が高い分周比から低い分周比Ｎに変更された場合には、電圧制御発振器ＲＦＶＣＯはＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋによるトータルの負のチャージポンプ電流ＩＣＰによるローパスフィルタＬＦＣの制御出力電圧ＶＣＮＴによって決定され、図１２に示すように分周比が低い分周比から相当高い分周比Ｎに変更された場合には、電圧制御発振器ＲＦＶＣＯはＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅによるトータルの正のチャージポンプ電流ＩＣＰによるローパスフィルタＬＦＣの制御出力電圧ＶＣＮＴによって決定されることを見出した。特に、フラクショナルＰＬＬに図４に示したような高次のＭＡＳＨ方式のΣΔ変調器を使用すると、フラクショナル分周器ＤＩＶの分周比は高い分周比Ｎ＋８から低い分周比Ｎへ、また逆に低い分周比Ｎから高い分周比Ｎ＋８へ、大きな変化幅にて頻繁に変更される。このような大きな変化幅の分周比変更の都度、電圧制御発振器ＲＦＶＣＯの発振動作は、ＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅによるトータルの正のチャージポンプ電流ＩＣＰで決定される状態とＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋによるトータルの負のチャージポンプ電流ＩＣＰで決定される状態との間で切り換えられる。
【００３９】
また、本発明者等は、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態では、図１１に示すように基準周波数信号ＶＲＥＦの位相に対して分周出力信号ＶＤＩＶの位相が合致している状態を境界として図９と図１０とに示すように基準周波数信号ＶＲＥＦの位相に対して分周出力信号ＶＤＩＶの位相が進んでおりチャージポンプ電流ＩＣＰが負から正に変化する状態と図１２に示すように基準周波数信号ＶＲＥＦの位相に対して分周出力信号ＶＤＩＶの位相が遅れておりチャージポンプ電流ＩＣＰが負となることはなく正のみで変化する状態とが存在して、この両極端の２つの状態でチャージポンプ回路ＣＰＣの動作も大きく相違することも見出した。
【００４０】
特に、本発明者等は、本発明に先立ってチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとの特性のミスマッチにより、２つの状態でのチャージポンプ電流ＩＣＰの電流値が相違して、フラクショナルＰＬＬ回路の位相ノイズ特性に大きな影響を与えることを見出した。
【００４１】
図１３は、チャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとの特性がマッチして、チャージポンプ回路ＣＰＣのＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流ＩｓｉｎｋとＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値が等しい場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【００４２】
図１３で、縦軸は位相ノイズレベルであり、横軸は中心周波数からのオフセット周波数である。スィンク電流Ｉｓｉｎｋとソース電流Ｉｓｏｕｒｃｅの電流値が等しい場合には、最大位相ノイズは約−７８ｄＢｃ／Ｈｚ以下に抑圧されている。
【００４３】
図１４は、チャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとの特性がミスマッチして、チャージポンプ回路ＣＰＣのＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値よりもＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値が大きい場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。スィンク電流Ｉｓｉｎｋよりもソース電流Ｉｓｏｕｒｃｅの電流値が大きい場合には、最大位相ノイズは約−７５ｄＢｃ／Ｈｚにまで増加している。
【００４４】
この図１４の結果は、フラクショナルＰＬＬ回路の帯域内スプリアス雑音の増加は、チャージポンプ回路のＰ−ＭＯＳとＮ−ＭＯＳとのミスマッチに起因するとの前記非特許文献４の記載とも一致している。
【００４５】
前記非特許文献４では、フラクショナルＰＬＬ回路のクローズドループ帯域幅は７００ＫＨｚと、極めて広い帯域となっている。また、このＲＦ ＩＣの送信方式は、７００ＫＨｚの広帯域での直接変調の送信方式を採用している。直接変調の送信方式とは、ベースバンドＬＳＩのようなベースバンド信号処理ユニットからの送信ベースバンド信号Ｉと送信ベースバンド信号Ｑとをベクトル合成して形成したベースバンド送信信号をベースバンド周波数帯域からＲＦ送信周波数帯域に直接変調する方式である。このようなアーキテクチャーのＲＦ ＩＣでは、前記非特許文献４は、非線型性の影響を完全に回避するための最も単純な方法はループフィルタにｄｃ直流電流を注入することであるが、参照スプリアス雑音を強調すると言う欠点があると記載している。
【００４６】
しかし、前記非特許文献４でより良い解決として記載された長いパルス幅とされ位相比較器入力の比較エッジに同期した周期電流パルスをループフィルタに注入する方法や前記非特許文献５に記載された追加パルスソース電流と追加パルススィンク電流とをループフィルタに流す方法は、本発明者等の検討によって回路規模も大きいだけではなく、周期電流パルスや追加パルスのタイミング制御も煩雑であるとの問題を有することが明らかとされた。
【００４７】
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、受信動作と送信動作とに使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を具備したＲＦ通信用半導体集積回路において、フラクショナルＮ ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響を軽減する一方、フラクショナルＮ ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくするとともに補償回路の制御も単純化することにある。
【００４８】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４９】
上記の目的を解決するための本発明の基本的な技術思想は、受信動作と送信動作とに使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路のクローズドループ帯域を数十ＫＨｚのオーダーの狭帯域とし、フラクショナルＮ ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響の軽減を最も段純な方法であるループフィルタへのｄｃ直流電流の注入によって実現することである。前記非特許文献４で参照スプリアス雑音を強調するとの理由によって否定されたループフィルタへのｄｃ直流電流の注入は、本発明においてはフラクショナルＮ ＰＬＬ回路のクローズドループ帯域を数十ＫＨｚのオーダーの狭帯域に設定することによって、大きなスプリアス雑音や位相ノイズの発生を回避することが可能となる。
【００５０】
本発明の前記基本的な技術思想を実現する本発明のより具体的な技術思想は、ＲＦ通信用半導体集積回路の送信動作をオフセットＰＬＬ回路で実現することである。
【００５１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００５２】
すなわち、本発明のひとつの形態による通信用半導体集積回路は、基準発振周波数（ｆＲＥＦ）の基準周波数信号を生成する基準周波数発振器（ＤＣＸＯ）と、前記基準周波数発振器（ＤＣＸＯ）から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器（ＰＤＣ）と、前記位相比較器（ＰＤＣ）のアップ出力信号とダウン出力信号とに応答するチャージポンプ回路（ＣＰＣ）と、前記チャージポンプ回路（ＣＰＣ）のチャージポンプ電流（ＩＣＰ）に応答するローパスフィルタ（ＬＦＣ）と、前記ローパスフィルタ（ＬＦＣ）の制御出力電圧（ＶＣＮＴ）に応答するＲＦ電圧制御発振器（ＲＦＶＣＯ）と、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）の出力端子と前記位相比較器（ＰＤＣ）の他方の入力端子との間に接続された分周器（ＤＩＶ）とを含むことにより周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成するＰＬＬ回路と、前記ＰＬＬ回路の前記ＲＦ電圧制御発振器の前記出力端子のＲＦ発振出力信号（ｆＲＦＶＣＯ）を利用してＲＦ通信のＲＦ送信信号のためのＲＦ送信周波数信号を生成するＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）とを具備する。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記分周器（ＤＩＶ）の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路であり、そのクローズドループ帯域は数十ＫＨｚのオーダーの狭帯域に設定されている（図１５参照）。
【００５３】
前記チャージポンプ回路（ＣＰＣ）は、前記位相比較器（ＰＤＣ）の前記アップ出力信号（ＶＱＲＥＦ）に応答して前記ローパスフィルタ（ＬＦＣ）にソース電流（Ｉｓｏｕｒｃｅ）を注入するソース電流供給トランジスタ（ＭＰ１）と、前記位相比較器（ＰＤＣ）の前記ダウン出力信号（ＶＱＤＩＶ）に応答して前記ローパスフィルタ（ＬＦＣ）からスィンク電流（Ｉｓｉｎｋ）を放出するスィンク電流放出トランジスタ（ＭＮ１）と、前記ローパスフィルタ（ＬＦＣ）からｄｃ直流電流を放出するかまたは前記ローパスフィルタ（ＬＦＣ）にｄｃ直流電流を注入するオフセット電流回路（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）とを含む（図１６、図１７参照）。
【００５４】
上記オフセット電流回路（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）は前記ｄｃ直流電流を所定値（Ｉｏｆｆｓｅｔ）に設定するように意図的なデバイスサイズに設定されたデバイス（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）を含んでいる（図１８、図１９参照）。
【００５５】
本発明の前記ひとつの形態の手段によれば、本発明の前記基本的な技術思想で説明したメカニズムにより、当初の目的を解決することができる。
【００５６】
本発明の前記より具体的な形態の手段によれば、ＧＭＳＫ(Gaussian minimum Shift Keying)の規格で定められた送信変調スペクトラムの４００ＫＨｚの近傍周波数帯域でのスプリアス信号のレベルを低減することができる。
【００５７】
本発明のより具体的な形態による半導体集積回路では、前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成された前記ＲＦ発振出力信号（ｆＲＦＶＣＯ）を分周することにより中間周波数信号（ｆＩＦ ＤＩＶ）を生成する中間周波数分周器（ＩＦ ＤＩＶ）を含む。前記半導体集積回路は、前記中間周波数分周器（ＩＦ ＤＩＶ）から生成される前記中間周波数信号（ｆＩＦ ＤＩＶ）と送信ベースバンド信号（ＴｘＡＢＩ、ＴＸＡＢＱ）とから中間周波送信信号を形成する送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）と、送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）と、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成された前記ＲＦ発振出力信号（ｆＲＦＶＣＯ）を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器（ＲＦ ＤＩＶ）とを含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）から生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路（ＰＣ）と、前記位相比較回路（ＰＣ）の出力に応答する前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と、前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）から生成される前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）が一方の入力端子に供給され前記ＲＦ分周器（ＲＦ ＤＩＶ）から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とを含む。前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の出力信号は、前記位相比較回路（ＰＣ）の他方の入力端子に供給される（図１５参照）。
【００５８】
本発明のより具体的な形態による半導体集積回路は、ＲＦ受信信号アナログ信号処理回路（ＲＸ ＳＰＵ）を含む。前記ＲＦ受信信号アナログ信号処理回路（ＲＸ ＳＰＵ）は、ＲＦ受信信号を増幅するローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）と、前記ローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）によって生成されたＲＦ増幅受信出力信号が供給されることによって受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）を生成する受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）とを含む。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成される前記発振周波数（ｆＲＦＶＣＯ）の前記ＲＦ発振出力信号を分周することにより前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ供給するＲＦキャリア信号を形成する第１分周器（ＤＩＶ１）と、前記第１分周器（ＤＩＶ１）の出力信号を分周する第２分周器（ＤＩＶ４）とを含む。
【００５９】
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記第１分周器（ＤＩＶ１）から生成された分周出力信号が前記ＲＦキャリア信号として前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ伝達されることにより、前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）から前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）が生成される。
【００６０】
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成される前記発振周波数（ｆＲＦＶＣＯ）の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ伝達されることにより、前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）が生成される。
【００６１】
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）により前記中間周波数信号と送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）とから前記中間周波送信信号が形成され、前記ＲＦ分周器（ＲＦ ＤＩＶ）として前記第１分周器（ＤＩＶ１）と前記第２分周器（ＤＩＶ４）とが動作することにより、前記第２分周器（ＤＩＶ４）の分周出力信号が前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）にて前記中間周波送信信号が前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）へ周波数変換される。
【００６２】
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）により前記中間周波数信号と送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）とから前記中間周波送信信号が形成され、前記ＲＦ分周器（ＲＦ ＤＩＶ）として前記第１分周器（ＤＩＶ１）が動作することにより、前記第１分周器（ＤＩＶ１）の分周出力信号が前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）にて前記中間周波送信信号が前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）へ周波数変換される（図２４参照）。
【００６３】
本発明の前記より具体的な形態の手段によれば、ＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚの４つの周波数帯域の受信・送信が可能となる。
【００６４】
本発明のより具体的な形態による半導体集積回路は、ＥＤＧＥ（Enhanced Data for GSM Evolution; Enhanced Data for GPRS）方式に対応するためのポーラループ方式で構成され、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は前記ポーラループ方式の位相変調のための位相ループ（ＰＭ ＬＰ）と前記ポーラループ方式の振幅ループ（ＡＭ ＬＰ）とを含み、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相比較回路（ＰＣ）と前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とは前記位相ループ（ＰＭ ＬＰ）を構成する（図２５参照）。
【００６５】
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのＥＤＧＥ方式に対応することができる。
【００６６】
本発明のより具体的な形態による半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成され、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は前記ポーラモジュレータ方式の位相変調のための位相ループ（ＰＭ ＬＰ）と前記ポーラモジュレータ方式の振幅ループ（ＡＭ ＬＰ）とを含み、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相比較回路（ＰＣ）と前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とは前記位相ループ（ＰＭ ＬＰ）を構成する（図２６参照）。
【００６７】
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのＥＤＧＥ方式に対応することができる。
【００６８】
本発明のより具体的な形態による半導体集積回路は、前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器（ΣΔＭｏｄ）を含み、前記ΣΔ変調器（ΣΔＭｏｄ）は１次ΣΔ変調器を複数多段としたＭＡＳＨ型である（図４参照）。
【００６９】
本発明のより具体的な形態による半導体集積回路は、前記ＭＡＳＨ型の前記ΣΔ変調器（ΣΔＭｏｄ）にはディジタル微分器（ｄｉｆｆ３１）を介してディザー回路（ｄｉｔｈｅｒ）からの擬似ランダム雑音が供給される（図４参照）。
【００７０】
本発明の他のひとつの形態による通信用半導体集積回路は、ＲＦ受信信号アナログ信号処理回路（ＲＸ ＳＰＵ）と、ＲＦ送信信号アナログ信号処理回路（ＴＸ ＳＰＵ）と、周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）とを含む。前記ＲＦ受信信号アナログ信号処理回路（ＲＸ ＳＰＵ）は、ＲＦ受信信号を増幅するローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）と、前記ローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）によって生成されたＲＦ増幅受信出力信号と前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）によって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）を生成する受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）とを含む。前記ＲＦ送信信号アナログ信号処理回路（ＴＸ ＳＰＵ）はベースバンド信号処理ユニット（ＢＢ＿ＬＳＩ）から送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）が供給される送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）を含み、前記ＲＦ送信信号アナログ信号処理回路（ＴＸ ＳＰＵ）に前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）によって生成された送信キャリア信号とが供給されることによって、前記ＲＦ送信信号アナログ信号処理回路（ＴＸ ＳＰＵ）は、ＲＦ送信信号（Ｔｘ＿ＧＳＭ８５０、Ｔｘ＿ＧＳＭ９００、Ｔｘ＿ＤＣＳ１８００、Ｔｘ＿ＰＣＳ１９００）を生成する（図２４参照）。
【００７１】
前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）は、基準発振周波数（ｆＲＥＦ）の基準周波数信号を生成する基準周波数発振器（ＤＣＸＯ）と、前記基準周波数発振器（ＤＣＸＯ）から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器（ＰＤＣ）と、前記位相比較器（ＰＤＣ）のアップ出力信号とダウン出力信号とに応答するチャージポンプ回路（ＣＰＣ）と、前記チャージポンプ回路（ＣＰＣ）のチャージポンプ電流（ＩＣＰ）に応答するローパスフィルタ（ＬＦＣ）と、前記ローパスフィルタ（ＬＦＣ）の制御出力電圧（ＶＣＮＴ）に応答するＲＦ電圧制御発振器（ＲＦＶＣＯ）と、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）の出力端子と前記位相比較器（ＰＤＣ）の他方の入力端子との間に接続された分周器（ＤＩＶ）とを含むＰＬＬ回路により構成されている。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記分周器（ＤＩＶ）の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路であり、そのクローズドループ帯域は数十ＫＨｚのオーダーの狭帯域に設定されている（図１５参照）。
【００７２】
前記チャージポンプ回路（ＣＰＣ）は、前記位相比較器（ＰＤＣ）の前記アップ出力信号（ＶＱＲＥＦ）に応答して前記ローパスフィルタ（ＬＦＣ）にソース電流（Ｉｓｏｕｒｃｅ）を注入するソース電流供給トランジスタ（ＭＰ１）と、前記位相比較器（ＰＤＣ）の前記ダウン出力信号（ＶＱＤＩＶ）に応答して前記ローパスフィルタ（ＬＦＣ）からスィンク電流（Ｉｓｉｎｋ）を放出するスィンク電流放出トランジスタ（ＭＮ１）と、前記ローパスフィルタ（ＬＦＣ）からｄｃ直流電流を放出するかまたは前記ローパスフィルタ（ＬＦＣ）にｄｃ直流電流を注入するオフセット電流回路（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）とを含む（図１６、図１７参照）。
【００７３】
上記オフセット電流回路（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）は前記ｄｃ直流電流を所定値（Ｉｏｆｆｓｅｔ）に設定するように意図的なデバイスサイズに設定されたデバイス（ＭＮ２、ＭＮ３、Ｒｏｆｆｓｅｔ）を含んでいる（図１８、図１９参照）。
【発明の効果】
【００７４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００７５】
すなわち、本発明によれば、受信動作と送信動作とに使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を具備した通信用半導体集積回路において、フラクショナルＮ ＰＬＬ回路のチャージポンプ回路ＣＰＣのＰ−ＭＯＳとＮ−ＭＯＳとのミスマッチに起因する非線型性の影響を軽減するとともに、フラクショナルＮ ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくするとともに補償回路の制御も単純化することができる。
【発明を実施するための最良の形態】
【００７６】
≪フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの構成≫
図１５は、本発明のひとつの実施形態に従った通信用半導体集積回路ＲＦ ＩＣのチップ上に形成されたフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの構成を示す図である。
【００７７】
これは、基準周波数発振器ＤＣＸＯを含むフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを用いて通信用半導体集積回路ＲＦ ＩＣの送信系信号処理サブユニットの周波数制御を行う実施形態を説明するものである。また、フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのΣΔ変調器ΣΔＭｏｄは図４に示した３次のＭＡＳＨ型ΣΔ変調器で構成されるとともに、図５に示したディザー回路を含んでいる。さらに、このフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを構成するフラクショナルＮ ＰＬＬ回路のクローズドループ帯域は、１００ＫＨｚよりも遥かに低い数十ＫＨｚのオーダーに設定されている。このクローズドループ帯域の具体的な一例は、３０ＫＨｚである。この送信系信号処理サブユニットは、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬを含んでいる。フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのＲＦ電圧制御発振器ＲＦＶＣＯの出力である発振周波数ｆＲＦＶＣＯ（３５６８．４４８ＭＨｚ）のＲＦ発振出力信号が分周比２６に設定された中間周波数分周器ＩＦ ＤＩＶに供給されることにより、中間周波数分周器ＩＦ ＤＩＶの出力から２倍中間周波数信号（１３７．２４８ＭＨｚ）が形成される。この２倍中間周波数信号（１３７．２４８ＭＨｚ）が９０°位相シフター９０ｄｅｇＳｈｉｆｔの入力に供給されることにより９０°位相の異なる２つの中間周波数信号（６８．６２４ＭＨｚ）が形成される。送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑにはベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱと９０°位相の異なる２つの中間周波数信号（６８．６２４ＭＨｚ）とが供給されることにより、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号（６８．６２４ＭＨｚ）が形成される。この中間周波送信信号（６８．６２４ＭＨｚ）は、位相比較器ＰＣの一方の入力端子に供給される。位相比較器ＰＣの出力はローパスフィルターＬＦ１を介してＲＦ送信用電圧制御発振器ＴＸＶＣＯに供給されることにより、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの周波数が略１７１５．６ＭＨｚに制御される。ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号はバッファアンプＢＦを介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子には分周比２に設定されたＲＦ分周器ＲＦ ＤＩＶからのダウンミキサー用ＲＦ信号（１７８４．２２４ＭＨｚ）が供給される。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭではＲＦ送信用電圧制御発振器ＴＸＶＣＯからの発振信号（略１７１５．６ＭＨｚ）とＲＦ分周器ＲＦ ＤＩＶからのダウンミキサー用ＲＦ信号（１７８４．２２４ＭＨｚ）とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、差の周波数である１７８４．２２４ＭＨｚ−１７１５．６ＭＨｚ＝６８．６２４ＭＨｚの帰還信号が形成されて、位相比較器ＰＣの他方の入力端子に供給される。位相比較器ＰＣの二つの入力信号の位相と周波数とが一致するように送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬが負帰還制御を行い、その結果、ＲＦ送信用電圧制御発振器ＴＸＶＣＯからの正確な１７１５．６ＭＨｚのＲＦ送信周波数ｆＴＸＶＣＯの信号が得られるようになる。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力でベクトル合成された中間周波送信信号ｆＩＦ（６８．６２４ＭＨｚ）が供給されている。更に、位相比較器ＰＣの他方の入力端子には、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを分周比２により分周した分周ＲＦ発振周波数ｆＲＦＶＣＯ／２からＲＦ送信用電圧制御発振器ＴＸＶＣＯのＲＦ送信周波数信号の周波数ｆＴＸＶＣＯを減算した差周波数信号（ｆＲＦＶＣＯ／２−ｆＴＸＶＣＯ）が供給されている。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【００７８】
ｆＩＦ＝ｆＲＦＶＣＯ／２−ｆＴＸＶＣＯ …（１式）
上記の式を、変形すると下記の式が得られる。
【００７９】
ｆＴＸＶＣＯ＝ｆＲＦＶＣＯ／２−ｆＩＦ …（２式）
＝（３５６８．４４８ＭＨｚ／２）−６８．６２４ＭＨｚ
＝１７８４．２２４ＭＨｚ−６８．６２４ＭＨｚ
＝１７１５．６ＭＨｚ
従って、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信周波数ｆＴＸＶＣＯは、フラクショナルシンセサイザＦｒｃｔ＿Ｓｙｎｔｈ内部のＲＦ電圧制御発振器ＲＦＶＣＯから生成されるＲＦ発振出力信号の発振周波数ｆＲＦＶＣＯと送信ミキサーの出力に接続された加算器の出力の中間周波送信信号ｆＩＦとに応答して正確に設定される。また、この中間周波送信信号ｆＩＦも、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信周波数ｆＴＸＶＣＯにより正確に設定される。フラクショナルＰＬＬに図４に示した高次のＭＡＳＨ方式のΣΔ変調器を使用すると、分周比の変更値は８と大きな値となって、分周比の変更値が１のような単純な繰り返しパターンよりも、スプリアスノイズを低減することができる。
【００８０】
一方、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信信号は、ＲＦ電力増幅器とアンテナスイッチとを介してアンテナから基地局へ送信される。このＲＦ送信信号に含まれる位相ノイズ成分やスプリアスノイズ成分は、下記に説明するループフィルタＬＦＣへのｄｃ直流電流の注入とフラクショナルシンセサイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＰＬＬ回路のクローズドループ帯域を数十ＫＨｚのオーダーの狭帯域に設定することにより、十分低いレベルまで低減することが可能となる。
【００８１】
≪位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成≫
図１６は、図１５に示した本発明のひとつの実施形態に従った通信用半導体集積回路ＲＦ ＩＣのチップ上に形成されたフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成を示す回路図である。
【００８２】
図１６が図６に示した本発明に先立ったＲＦ ＩＣの開発の途中で本発明者等により検討されたチャージポンプ回路と基本的に相違するのは、ローパスフィルタＬＦＣからｄｃ直流電流Ｉｏｆｆｓｅｔを放出するオフセット電流回路ＭＮ２、ＭＮ３が追加されたことである。ローパスフィルタＬＦＣにソース電流Ｉｓｏｕｒｃｅを供給するＰチャンネルＭＯＳトランジスタ（以下、Ｐ−ＭＯＳと略す）ＭＰ１とＰ−ＭＯＳ ＭＰ０はカレントミラーを構成する。ダイオード接続のＰ−ＭＯＳ ＭＰ０には、１００μＡに設定された定電流Ｉｏ＿Ｕｐが供給される。ローパスフィルタＬＦＣからスィンク電流Ｉｓｉｎｋを流すＮチャンネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと略す）ＭＮ１とＮ−ＭＯＳ ＭＮ０もカレントミラーを構成する。ダイオード接続のＮ−ＭＯＳ ＭＮ０にも、１００μＡに設定された定電流Ｉｏ＿Ｄｎが供給される。また、ローパスフィルタＬＦＣからｄｃ直流電流Ｉｏｆｆｓｅｔを流すＮ−ＭＯＳ ＭＮ３とＮ−ＭＯＳ ＭＮ２もカレントミラーを構成する。ダイオード接続のＮ−ＭＯＳ ＭＮ２にも、１００μＡに設定された定電流Ｉｏ＿Ｄｎが供給される。カレントミラーを構成するＮ−ＭＯＳ ＭＮ２とＮ−ＭＯＳ ＭＮ３とはｄｃ直流電流Ｉｏｆｆｓｅｔを所定値に設定するように意図的なデバイスサイズに設定されいる。
【００８３】
図１８は、図１６に示したチャージポンプ回路ＣＰＣのＰ−ＭＯＳ ＭＰ０、ＭＰ１、Ｎ−ＭＯＳ ＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３のデバイスサイズを示す図である。
【００８４】
同図で、Ｓ、Ｇ、Ｄ、Ｌｇ、ＷｇはＭＯＳトランジスタのソース、ゲート、ドレイン、ゲート長、ゲート幅をそれぞれ示している。６個のＭＯＳトランジスタのゲート長Ｌｇは全て等しく設定されている。しかし、Ｐ−ＭＯＳ ＭＰ０のゲート幅ＷｇＭＰ０とＰ−ＭＯＳ ＭＰ１のゲート幅ＷｇＭＰ１とは、５対１の比で設定されている。その結果、定電流Ｉｏ＿Ｕｐの１００μＡの５分の１である２０μＡのソース電流ＩｓｏｕｒｃｅがＰ−ＭＯＳ ＭＰ１のドレインからローパスフィルタＬＦＣに供給される。また、Ｎ−ＭＯＳ ＭＮ０のゲート幅ＷｇＭＮ０とN−ＭＯＳ ＭＮ１のゲート幅ＷｇＭＮ１とは、５対１の比で設定されている。その結果、定電流Ｉｏ＿Ｄｎの１００μＡの５分の１である２０μＡのスィンク電流ＩｓｉｎｋがローパスフィルタＬＦＣからＮ−ＭＯＳ ＭＮ１のドレインに流れる。更に、Ｎ−ＭＯＳ ＭＮ２のゲート幅ＷｇＭＮ２とN−ＭＯＳ ＭＮ３のゲート幅ＷｇＭＮ３とは、５対０．１５の比で設定されている。定電流Ｉｏ＿Ｄｎの１００μＡの５分の０．１５である３μＡのｄｃ直流電流ＩｏｆｆｓｅｔがローパスフィルタＬＦＣからＮ−ＭＯＳ ＭＮ３のドレインに流れる。
【００８５】
また、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路は、Ｎ−ＭＯＳによるカレントミラーに限定されるものではない。図１７は、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を、抵抗Ｒｏｆｆｓｅｔで構成することを示す図である。抵抗Ｒｏｆｆｓｅｔによって、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すために、抵抗Ｒｏｆｆｓｅｔの抵抗値は、下記のように設計される。
【００８６】
図１７において、電源電圧ＶＤＤが２．８ボルトとする。Ｐ−ＭＯＳ ＭＰ１のドレインから流れるソース電流ＩｓｏｕｒｃｅとＮ−ＭＯＳ ＭＮ１のドレインに流れるスィンク電流Ｉｓｉｎｋとがともに２０μＡと等しい時には、抵抗Ｒｏｆｆｓｅｔの両端間には電源電圧ＶＤＤ２．８ボルトの約半分である１．４ボルトが印加される。従って、抵抗Ｒｏｆｆｓｅｔの抵抗値は、下記のように求められる。
【００８７】
Ｒｏｆｆｓｅｔ＝ＶＤＤ／（２×Ｉｏｆｆｓｅｔ）=４６６．７ＫΩ
図１９に示すように、図１７のローパスフィルタＬＦＣからｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を構成する抵抗Ｒｏｆｆｓｅｔも、所定の抵抗値となるように意図的なデバイスサイズに設定されている。同図に示すように、抵抗Ｒｏｆｆｓｅｔは蛇行平面形状を持ち、両端の四角の部分において、低抵抗配線層と電気的に接続されている。抵抗Ｒｏｆｆｓｅｔが、高抵抗ポリシリコン抵抗や拡散抵抗で構成されているとすれば、シート抵抗ρｓ、抵抗幅Ｗｒ、抵抗の蛇行の総距離Ｌｒから、抵抗Ｒｏｆｆｓｅｔの抵抗値は、下記のように求められる。
【００８８】
Ｒｏｆｆｓｅｔ＝ρｓ・（Ｌｒ／Ｗｒ）
≪位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの動作≫
図２０は、図１６に示した本発明のひとつの実施形態に従ったフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成からローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を除去した場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。ここでも、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態となっている。図２０は、基準周波数発振器ＤＣＸＯからの基準周波数信号ＶＲＥＦの位相と分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相とが合致しているロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。ここでも、図１５のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定している。
【００８９】
同図に示すように、ソース電流Ｉｓｏｕｒｃｅが流れる期間とスィンク電流Ｉｓｉｎｋが流れる期間が等しいが、スィンク電流Ｉｓｉｎｋ＜ソース電流Ｉｓｏｕｒｃｅの電流差により、トータルのチャージポンプ電流ＩＣＰは正となる。従って、ローパスフィルタＬＦＣから生成される制御出力電圧ＶＣＮＴのレベルが上昇し、分周器ＤＩＶからの分周出力信号ＶＤＩＶの位相が進み始める。最終的には、基準周波数信号ＶＲＥＦの位相に対する分周出力信号ＶＤＩＶの位相の進みが制御され、位相差オフセット付きロック状態に移行する。
【００９０】
図２１は、図１６の本発明のひとつの実施形態に従ったフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成に示すように、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を追加した場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。ここでも、図１５のフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈにおいて、分周器ＤＩＶの分周比を制御する制御入力端子には固定値が供給されているものと仮定している。更にここでも、チャージポンプ回路ＣＰＣのＰチャンネルＭＯＳトランジスタＭＰ１のソース電流Ｉｓｏｕｒｃｅの電流値よりもＮチャンネルＭＯＳトランジスタＭＮ１のスィンク電流Ｉｓｉｎｋの電流値が小さな現実的な状態となっている。図１６のチャージポンプ回路ＣＰＣでは、ローパスフィルタＬＦＣから接地電位ＧＮＤにスィンク電流Ｉｓｉｎｋとｄｃ直流電流Ｉｏｆｆｓｅｔとによる負のチャージポンプ電流ＩＣＰが流され、電源電圧ＶｄｄからローパスフィルタＬＦＣへソース電流Ｉｓｏｕｒｃｅによる正のチャージポンプ電流ＩＣＰが流される。負のチャージポンプ電流ＩＣＰ（−Ｉｏｆｆｓｅｔ）の時間積分量と正のチャージポンプ電流ＩＣＰ（Ｉｓｏｕｒｃｅ−（Ｉｏｆｆｓｅｔ＋Ｉｓｉｎｋ））の時間積分量とが互いに等しくなるようにＰＬＬ回路は動作するので、図２１に示すようにチャージポンプ電流ＩＣＰが負のｄｃ直流電流−Ｉｏｆｆｓｅｔとなる期間に先行してチャージポンプ電流ＩＣＰがトータルで正のＩｓｏｕｒｃｅ−（Ｉｏｆｆｓｅｔ＋Ｉｓｉｎｋ）となる期間が必然的に存在する。これは、オフセット回路ＭＮ２、ＭＮ３による負のｄｃ直流電流−Ｉｏｆｆｓｅｔによって、基準周波数信号ＶＲＥＦの位相よりも分周出力信号ＶＤＩＶの位相が必然的に遅れることを意味する。これによって、図１２に示すように基準周波数信号ＶＲＥＦの位相に対して分周出力信号ＶＤＩＶの位相が遅れておりチャージポンプ電流ＩＣＰが負となることはなく正のみで変化する状態の発生を回避することができる。
【００９１】
図２２は、図１６に示した本発明のひとつの実施形態に従ったフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成からローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を除去した場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。図２２の４本のラインＬ１、Ｌ２、Ｌ３、Ｌ４に示した位相ノイズ特性は、チャージポンプ電流ＩＣＰの電流値に依存している。このチャージポンプ電流ＩＣＰの電流値は、スィンク電流Ｉｓｉｎｋとソース電流Ｉｓｏｕｒｃｅとの電流値である。チャージポンプ電流ＩＣＰが２０μＡの時の最大位相ノイズは約−７６ｄＢｃ／Ｈｚにまで増加している。このラインＬ１の最大位相ノイズ約−７６ｄＢｃ／Ｈｚの特性は、図１４の位相ノイズ特性と良く一致している。
【００９２】
図２３は、図１６の本発明のひとつの実施形態に従ったフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路を構成する位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの構成に示すように、ローパスフィルタＬＦＣから接地電位ＧＮＤにｄｃ直流電流Ｉｏｆｆｓｅｔを流すオフセット回路を追加した場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。図２３の４本のラインＬ１、Ｌ２、Ｌ３、Ｌ４に示した位相ノイズ特性も、同様にチャージポンプ電流ＩＣＰの電流値に依存している。チャージポンプ電流ＩＣＰが２０μＡの最大位相ノイズは、約−８０ｄＢｃ／Ｈｚ以下に抑圧されている。このラインＬ１の最大位相ノイズ約−８０ｄＢｃ／Ｈｚの特性は、図１３の位相ノイズ特性と良く類似している。尚、ラインＬ１の特性で、最大位相ノイズ約−８０ｄＢｃ／Ｈｚよりも３ｄＢｃ低いクローズドループ帯域は、既に説明したように約３０ＫＨｚとなっている。
【００９３】
また、図２３の４本のラインＬ１、Ｌ２、Ｌ３、Ｌ４から、フラクショナルＮ ＰＬＬ回路のクローズドループ帯域はチャージポンプ電流ＩＣＰを１２０μＡ、８０μＡ、４０μＡ、２０μＡと減少することにより狭帯域化できることが理解される。
【００９４】
その結果、図１６に示したチャージポンプ回路ＣＰＣの線形性を改善でき、図１５に示したフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを構成するフラクショナルＮ ＰＬＬ回路のクローズドループ帯域の低い数十ＫＨｚのオーダーの狭帯域化（具体的一例は３０ＫＨｚ）による効果と相乗して、フラクショナルＮ ＰＬＬ回路の位相ノイズとスプリアスノイズとを低減することが可能となった。更に、図１５のフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ ＰＬＬ回路が、図４に示した３次のＭＡＳＨ型ΣΔ変調器と図５に示したディザー回路とを使用したノイズ低減の効果も相乗されている。これらによって、本発明はＲＦ通信用半導体集積回路のＲＦ送信信号の周波数スペクトラムの特性の改善に寄与することとなった。
【００９５】
正規のＲＦ送信信号の周波数スペクトラムの外への漏洩スプリアス信号成分は、最終的にはＲＦ ＩＣの送信系信号処理サブユニットの出力に接続されたＲＦ電力増幅器によって電力増幅された後、携帯電話端末機器のアンテナから隣接妨害信号として送信されることなる。ＲＦ送信用電圧制御発振器ＴＸＶＣＯの出力信号である１７１５．６ＭＨｚのＲＦ送信周波数ｆＴＸＶＣＯの近傍±４００ＫＨｚの漏洩スプリアス信号成分は、ＧＭＳＫ(Gaussian minimum Shift Keying)の規格によって所定値（−６０ｄＢｍ）以下に厳しく定められている。図２７は、ＧＭＳＫの規格により規定された携帯電話端末機器のＲＦ送信信号の周波数スペクトラムを示し、太い実線ＰＳＤがＧＭＳＫの規格によって規定されたレベルである。中心周波数（ＲＦ送信周波数）の近傍±２００ＫＨｚでの減衰量は−３０ｄＢｍ以下とされ、中心周波数（ＲＦ送信周波数）の近傍±４００ＫＨｚでの減衰量は−６０ｄＢｍ以下とされている。細い実線は、この規格を満足する例を示している。
【００９６】
尚、本発明の変形実施形態として、オフセット回路としては電源電圧ＶＤＤからローパスフィルタＬＦＣへｄｃ直流電流＋Ｉｏｆｆｓｅｔを注入するようにＰ−ＭＯＳでオフセット回路のカレントミラーを構成しても良い。この場合には、逆に、チャージポンプ電流ＩＣＰが正のｄｃ直流電流＋Ｉｏｆｆｓｅｔとなる期間に先行してチャージポンプ電流ＩＣＰがトータルで負の−Ｉｓｉｎｋ＋（Ｉｏｆｆｓｅｔ＋ｓｏｕｒｃｅ）となる期間が必然的に存在する。これは、Ｐ−ＭＯＳのカレントミラーで構成されたオフセット回路による正のｄｃ直流電流＋Ｉｏｆｆｓｅｔによって、基準周波数信号ＶＲＥＦの位相よりも分周出力信号ＶＤＩＶの位相が必然的に進むことを意味することは言うまでもないであろう。
【００９７】
≪本発明のより具体的な実施形態≫
図２４は、本発明のより具体的な実施形態による通信用半導体集積回路ＲＦ ＩＣの構成を示す図である。図２４に示したＲＦ ＩＣは、基地局からの受信動作と基地局への送信動作の両方でＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚのクワッドバンドの４つのバンドに対応するように構成されている。尚、ＤＣＳはＤｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍの略称、ＰＣＳはＰｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍの略称である。尚、図２４において、Ｆｒｃｔ＿Ｓｙｎｔｈは、図１５を用いて説明したフラクショナルＰＬＬ回路もしくはフラクショナルシンサセイザで構成されたＲＦキャリア同期サブユニットである。
【００９８】
尚、クワッドバンドのバンドに対応するこのＲＦ ＩＣは、図１５で説明したフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈと、ＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵと、ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵとから構成されている。携帯電話端末機器のアンテナＡＮＴで受信されたＲＦ受信信号はアンテナスイッチＡＮＴＳＷと表面弾性波フィルターＳＡＷとを介してＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵに供給される。ＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵは入力されたＲＦ受信信号を復調することによって受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱを生成して、受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱをベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）へ供給する。ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵには、ベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）から送信ベースバンド信号ＴｘＡＢＩ、ＴｘＡＢＱが供給される。ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵは入力された送信ベースバンド信号を変調することによりＲＦ送信信号を形成して、ＲＦ電力増幅器ＲＦ＿ＰＡ１、ＲＤ＿ＰＡ２とアンテナスイッチＡＮＴＳＷとを介して携帯電話端末機器のアンテナＡＮＴに供給する。
【００９９】
まず、ＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵの受信動作を、説明する。携帯電話端末機器のアンテナで受信されたＲＦ受信信号はアンテナスイッチＡＮＴＳＷと表面弾性波フィルターＳＡＷとを介して、４つのローノイズアンプに供給される。ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の周波数帯域は８６９ＭＨｚ〜８９４ＭＨｚで、第１ローノイズアンプＬＮＡ１によって増幅される。ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の周波数帯域は９２５ＭＨｚ〜９６０ＭＨｚで、第２ローノイズアンプＬＮＡ２によって増幅される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚで、第３ローノイズアンプＬＮＡ３によって増幅される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚで、第４ローノイズアンプＬＮＡ４によって増幅される。４つのローノイズアンプＬＮＡ１〜ＬＮＡ４のＲＦ増幅受信出力信号は、受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの一方の入力端子に供給される。二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの他方の入力端子には、９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）で形成された９０°位相を有する２つのＲＦキャリア信号が供給される。ＧＳＭ８５０ＭＨｚまたはＧＳＭ９００ＭＨｚの受信モードでは、ＲＦ電圧制御発振器ＲＦＶＣＯの出力が分周比２の１／２分周器ＤＩＶ１を介して９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に供給される。ＤＣＳ１８００ＭＨｚまたはＰＣＳ１９００ＭＨｚの受信モードでは、ＲＦ電圧制御発振器ＲＦＶＣＯの出力が直接に９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）へ供給される。混合回路ＲＸ−ＭＩＸ＿Ｉの出力と混合回路ＲＸ−ＭＩＸ＿Ｑの出力とから、それぞれ受信ベースバンド信号ＲｘＡＢＩと受信ベースバンド信号ＲｘＡＢＱとが生成される。受信ベースバンド信号ＲｘＡＢＩと受信ベースバンド信号ＲｘＡＢＱとは、それぞれ可変利得増幅器ＰＧＡＩ１、ＰＧＡＩ２、ＰＧＡＩ３、フィルター回路ＦＣＩ１、ＦＣＩ２、ＦＣＩ３バッファ増幅器ＢＡＩと可変利得増幅器ＰＧＡＱ１、ＰＧＡＱ２、ＰＧＡＱ３、フィルター回路ＦＣＱ１、ＦＣＱ２、ＦＣＱ３バッファ増幅器ＢＡＱとを介してベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）へ供給される。
【０１００】
ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の周波数帯域の８６９ＭＨｚ〜８９４ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３４７６ＭＨｚ〜３５７６ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された分周器ＤＩＶ１（１／２）と９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）とにより１／４分周されて、８６９ＭＨｚ〜８９４ＭＨｚに１／４分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の周波数帯域の９２５ＭＨｚ〜９６０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３７００ＭＨｚ〜３８４０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された分周器ＤＩＶ１（１／２）と９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）とにより１／４分周されて、９２５ＭＨｚ〜９６０ＭＨｚに１／４分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３６１０ＭＨｚ〜３７６０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）により１／２分周されて、１８０５ＭＨｚ〜１８８０ＭＨｚに１／２分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８６０ＭＨｚ〜３９８０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）により１／２分周されて、１９３０ＭＨｚ〜１９９０ＭＨｚに１／２分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。
【０１０１】
次に、ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵの送信動作を、説明する。フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのＲＦ電圧制御発振器ＲＦＶＣＯの出力のＲＦ発振出力信号が所定の分周比に設定された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）に供給されることにより、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の出力から２倍中間周波数信号が形成される。この２倍中間周波数信号が９０°位相シフター９０ｄｅｇＳｈｉｆｔの入力に供給されることにより９０°位相の異なる６８．６２４ＭＨｚの２つの中間周波数信号が形成される。送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿ＱにはベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）からのベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱと９０°位相の異なる６８．６２４ＭＨｚの２つの中間周波数信号とが供給されることにより、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された６８．６２４ＭＨｚの中間周波送信信号が形成される。この６８．６２４ＭＨｚの中間周波送信信号は、位相比較器ＰＣの一方の入力端子に供給される。位相比較器ＰＣの出力はローパスフィルターＬＰＦ１を介してＲＦ送信用電圧制御発振器ＴＸＶＣＯに供給されることによって、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数が略３４３１．２ＭＨｚに制御される。ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域は８２４ＭＨｚ〜８４９ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３２９６ＭＨｚ〜３３９６ＭＨｚが分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して第１ＲＦ電力増幅器ＲＦ＿ＰＡ１の入力に供給される。ＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域は８８０ＭＨｚ〜９１５ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３５２０ＭＨｚ〜３６６０ＭＨｚが分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して第１ＲＦ電力増幅器ＲＦ＿ＰＡ１の入力に供給される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域は１７１０ＭＨｚ〜１７８５ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３４２０ＭＨｚ〜３５７０ＭＨｚが分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して第２ＲＦ電力増幅器ＲＦ＿ＰＡ２の入力に供給される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域は１８５０ＭＨｚ〜１９１０ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３７００ＭＨｚ〜３８２０ＭＨｚが分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して第２ＲＦ電力増幅器ＲＦ＿ＰＡ２の入力に供給される。
【０１０２】
ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４８ＭＨｚとＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚとの送信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された２個の分周器ＤＩＶ１（１／２）、ＤＩＶ４（１／２）を介して送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの送信ミキサーを構成する二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに接続された９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に接続された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦは２６に設定されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号が分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子にはＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯの１／４分周信号が２個の分周器ＤＩＶ１（１／２）、ＤＩＶ４（１／２）を介して供給されている。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭでは、発振周波数ｆＲＦＶＣＯの１／４分周信号とＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号の１／４分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、（１／４）×ｆＲＦＶＣＯ−（１／４）ｆＴＸＶＣＯの差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号ｆＩＦが供給されている。この中間周波送信信号ｆＩＦは、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦである２６と９０°位相シフター９０ｄｅｇＳｈｉｆｔでの１／２分周機能により、ｆＲＦＶＣＯ／５２となる。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１０３】
ｆＲＦＶＣＯ／５２＝（１／４）×ｆＲＦＶＣＯ−（１／４）×ｆＴＸＶＣＯ
（１／４）×ｆＴＸＶＣＯ＝（１／４）×ｆＲＦＶＣＯ−ｆＲＦＶＣＯ／５２
＝（（１３−１）／５２）×ｆＲＦＶＣＯ
＝（１２／５２）×ｆＲＦＶＣＯ
∴ｆＲＦＶＣＯ＝４．３３３３３×（１／４）×ｆＴＸＶＣＯ
従って、ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４８ＭＨｚとＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚとの送信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯをＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの１／４分周信号（（１／４）×ｆＴＸＶＣＯ）の４．３３３３３倍に設定すれば良い。従って、ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４９ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３５７０．６６３９ＭＨｚ〜３６７８．９９７１ＭＨｚに設定すれば良く、ＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８１３．３３０４ＭＨｚ〜３９７４．９９７ＭＨｚに設定すれば良い。
【０１０４】
ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚとＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚとの送信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された１個の分周器ＤＩＶ１（１／２）を介して送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの送信ミキサーを構成する二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに接続された９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に接続された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦは２６に設定されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号が分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子にはＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯの１／２分周信号が１個の分周器ＤＩＶ１（１／２）を介して供給されている。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭでは発振周波数ｆＲＦＶＣＯの１／２分周信号とＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号の１／２分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、（１／２）×ｆＲＦＶＣＯ−（１／２）×ｆＴＸＶＣＯの差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力でベクトル合成された中間周波送信信号ｆＩＦが供給されている。この中間周波送信信号ｆＩＦは、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦである２６と９０°位相シフター９０ｄｅｇＳｈｉｆｔでの１／２分周機能により、ｆＲＦＶＣＯ／５２となる。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１０５】
ｆＲＦＶＣＯ／５２＝（１／２）×ｆＲＦＶＣＯ−（１／２）×ｆＴＸＶＣＯ
（１／２）×ｆＴＸＶＣＯ＝（１／２）×ｆＲＦＶＣＯ−ｆＲＦＶＣＯ／５２
＝（（２６−１）／５２）×ｆＲＦＶＣＯ＝（２５／５２）×ｆＲＦＶＣＯ
∴ｆＲＦＶＣＯ＝２．０８×（１／２）×ｆＴＸＶＣＯ
従って、ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚとＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚとの送信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯをＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの１／２分周信号（（１／２）×ｆＴＸＶＣＯ）の２．０８倍に設定すれば良い。従って、ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３５５６．８ＭＨｚ〜３７１２．８ＭＨｚに設定すれば良く、ＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８４８ＭＨｚ〜３９７２．８ＭＨｚに設定すれば良い。
【０１０６】
図２５は、本発明の更に具体的な実施形態による通信用半導体集積回路ＲＦ ＩＣの構成を示す図である。
【０１０７】
このＲＦ ＩＣは、基地局と通信端末機器との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するためのポーラループ方式の送信方式を採用している。
【０１０８】
ＲＦ ＩＣのひとつの半導体チップは、３つのサブユニットＦｒｃｔ＿Ｓｙｎｔｈ、ＲＸ ＳＰＵ、ＴＸ ＳＰＵを含んでいる。図２５には、ＲＦ ＩＣ以外にも、携帯電話端末機器の送受信用のアンテナＡＮＴと、フロントエンドモジュールＦＥＭも示されている。フロントエンドモジュールＦＥＭは、アンテナスイッチＡＮＴ＿ＳＷと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡからの送信電力を検出するためのパワーカップラーＣＰＬとを含んでいる。
【０１０９】
図２５において、Ｆｒｃｔ＿Ｓｙｎｔｈは、図１５を用いて説明したフラクショナルＰＬＬ回路もしくはフラクショナルシンサセイザで構成されたＲＦキャリア同期サブユニットである。ＲＦキャリア同期サブユニットＦｒｃｔ＿Ｓｙｎｔｈでは、集積回路ＲＦ ＩＣの外部の水晶振動子Ｘｔａｌによって発振周波数周波数ｆＲＥＦが安定に維持されたシステム基準クロック発振器ＤＣＸＯからのシステム基準クロック信号が印加されたフラクショナル周波数シンセサイザは、ＲＦ発振器ＲＦＶＣＯのＲＦ発振周波数ｆＲＦＶＣＯも安定に維持する。ＲＦ発振器ＲＦＶＣＯのＲＦ出力が分周器ＤＩＶ１（ＤＩＶ４）（１／２ ｏｒ １／４）に供給されることにより、分周器ＤＩＶ１（ＤＩＶ４）（１／２ ｏｒ １／４）の出力からＲＦ信号ΦＲＦが得られる。このＲＦ信号ΦＲＦは、通信用ＲＦアナログ信号処理集積回路ＲＦ ＩＣ内部のＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵとＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵとに供給される。すなわち、ＲＦ送信信号アナログ信号処理サブユニット３０２ＴＸ ＳＰＵが、ＥＤＧＥ方式に対応するためのポーラループ方式で構成されている。
【０１１０】
受信状態に設定されたタイムスロットでは、フロントエンドモジュールＦＥＭのアンテナスイッチＡＮＴ＿ＳＷは上側に接続される。従って、アンテナＡＮＴで受信されたＲＦ受信信号は、例えば表面弾性波デバイスにより構成された受信フィルタＳＡＷを介してＲＦ受信信号アナログ信号処理サブユニットＲＸ ＳＰＵのローノイズアンプＬＮＡの入力に供給される。このローノイズアンプＬＮＡのＲＦ増幅出力信号は、受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの一方の入力に供給される。二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの他方の入力には、分周器ＤＩＶ１（ＤＩＶ４）（１／２ ｏｒ １／４）からのＲＦ信号ΦＲＦに基づいて９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）で形成された９０°位相を有する２つのＲＦキャリア信号が供給される。その結果、受信ミキサーの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿ＱではＲＦ受信信号周波数からベースバンド信号周波数へのダイレクトダウン周波数コンバージョンが実行されて、出力から受信アナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱが得られる。この受信アナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱは受信タイムスロット設定で利得が調整された可変利得アンプＰＧＡＩ１、ＰＧＡＩ２、ＰＧＡＩ３、ＰＧＡＱ１、ＰＧＡＱ２、ＰＧＡＱ３で増幅された後、ＲＦ ＩＣのチップ内のＡ／Ｄ変換器によりディジタル信号に変換される。このディジタル受信信号は、図示されていないベースバンド信号処理ＬＳＩへ供給される。
【０１１１】
送信状態に設定されたタイムスロットでは、図示されていないベースバンド信号処理ＬＳＩからディジタル送信ベースバンド信号がＲＦ ＩＣに供給される。その結果、ＲＦ ＩＣ内部の図示されていないＤ／Ａ変換器の出力から、アナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱがＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵの送信ミキサーの二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの一方の入力に供給される。ＲＦ発振器ＲＦＶＣＯのＲＦ発振周波数ｆＲＦＶＣＯが中間周波数分周器ＤＩＶ２（１／ＮＩＦ）で分周されることによって、中間周波数ｆＩＦの信号ΦＩＦが得られる。このＩＦ信号ΦＩＦに基づき９０°位相シフター９０ｄｅｇＳｈｉｆｔで形成された９０°位相を有する２つのＩＦ送信キャリア信号が二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの他方の入力に供給される。その結果、送信ミキサーの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑでは、アナログベースバンド送信信号の周波数からＩＦ送信信号への周波数アップコンバージョンが実行されて、加算器からベクトル合成されたひとつのＩＦ送信変調信号が得られる。加算器からのＩＦ送信変調信号はＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵの位相変調成分の送信のためのＰＭループ回路ＰＭ ＬＰを構成する位相比較器ＰＣの一方の入力に供給されている。ＰＭループ回路ＰＭ ＬＰでは、位相比較器ＰＣの出力はチャージポンプＣＰとローパスフィルタＬＦ１を介して送信用発振器ＴＸＶＣＯの制御入力に伝達される。
【０１１２】
送信用発振器ＴＸＶＣＯの出力に入力が接続されたバッファアンプＢＦには、電圧レギュレータＶｒｅｇからの動作電圧が供給されている。送信用電圧制御発振器ＴＸＶＣＯの出力は分周器ＤＩＶ１（ＤＩＶ４）（１／２ ｏｒ １／４）からＲＦ信号ΦＲＦが供給されたＰＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの入力に供給されることによって、ＤＷＮ＿ＭＩＸ＿ＰＭの出力から第１ＩＦ送信帰還信号が得られる。送信タイムスロットがＧＳＭ方式の場合の位相変調情報は、この第１ＩＦ送信帰還信号がスイッチＳＷ＿１を介してＰＭループ回路ＰＭ ＬＰを構成する位相比較器ＰＣの他方の入力に供給される。この結果、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力である送信信号はＧＳＭ方式の正確な位相変調情報を含むようになる。また、送信タイムスロットがＧＳＭ方式の場合の送信電力情報（送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲイン）は、ＲＦ ＩＣ内部のランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣのランプ出力電圧Ｖｒａｍｐで指定される。このランプ出力電圧Ｖｒａｍｐが、スイッチＳＷ２を介して１０ＭＨｚフィルタ（１０ＭＨｚＦｉｌｔｅｒ）に供給される。このフィルタからのランプ出力電圧Ｖｒａｍｐと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を検出するパワーカップラーＣＰＬと電力検出回路ＰＤＥＴとからの送信電力検出信号Ｖｄｅｔとが、誤差増幅器Ｅｒｒ＿Ａｍｐに供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力からの自動パワー制御電圧Ｖａｐｃによる電源電圧制御もしくはバイアス電圧制御により、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定される。尚、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣにベースバンドＬＳＩのようなベースバンド信号処理ユニットから供給されるディジタルランプ入力信号は、送信電力のレベルを示す送信電力レベル指示信号であり、基地局と通信端末機器との距離に比例して送信電力レベルを高く制御するものである。このランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣの出力から、アナログのランプ出力電圧Ｖｒａｍｐが生成される。
【０１１３】
一方、送信タイムスロットがＥＤＧＥ方式の場合は、加算器からのＩＦ送信変調信号は、位相変調情報だけではなく振幅変調情報も含むことになる。従って、加算器からＩＦ送信変調信号はＰＭループ回路ＰＭ ＬＰを構成する位相比較器ＰＣの一方の入力に供給されるだけではなく、ＡＭループ回路ＡＭ ＬＰを構成する振幅比較器ＡＣの一方の入力に供給される。この時には、位相比較器ＰＣの他方の入力には、送信用発振器ＴＸＶＣＯの出力がＰＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭを介して供給されるのではない。むしろ、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）が、パワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して位相比較器ＰＣの他方の入力に供給されることとなる。また、ＡＭループ回路ＡＭ ＬＰを構成する振幅比較器ＡＣの他方の入力にも、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）がパワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して供給されることとなる。ＡＭループ回路ＡＭ ＬＰでは、振幅比較器ＡＣの出力はローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰ、スイッチＷＳ２を介して１０ＭＨｚフィルタ（１０ＭＨｚＦｉｌｔｅｒ）に供給される。この結果、まずＰＭループ回路ＰＭ ＬＰによって、送信用発振器ＴＸＶＣＯのＲＦ発振出力信号を増幅する送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力の送信電力信号はＥＤＧＥ方式の正確な位相変調情報を含むようになる。さらに、ＡＭループ回路ＡＭ ＬＰによって、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力の送信電力信号はＥＤＧＥ方式の正確な振幅変調情報を含むようになる。
【０１１４】
尚、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を検出するパワーカップラーＣＰＬとしては、ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を電磁気的もしくは容量的に検出するカップラーを採用することができる。このパワーカップラーＣＰＬとしては、それ以外に、カレントセンス形カップラーも採用することができる。このカレントセンス形カップラーでは、ＲＦ電力増幅器ＲＦ＿ＰＡの最終段パワー増幅素子のＤＣ・ＡＣ動作電流に比例する小さな検出ＤＣ・ＡＣ動作電流を検出増幅素子に流すものである。
【０１１５】
図２５のＲＦ ＩＣでは、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣのランプ電圧Ｖｒａｍｐに応答するＡＭループ回路ＡＭ ＬＰの二つの可変利得回路ＭＶＧＡ、ＩＶＧＡの利得は逆方向となるように、制御回路ＣＮＴＬが１０ビットのディジタルランプ信号に応答して８ビットの２つの制御信号を生成する。すなわち、ランプ電圧Ｖｒａｍｐに応答して可変利得回路ＭＶＧＡの利得が減少する時には、可変利得回路ＩＶＧＡの利得が増加することで、二つの可変利得回路ＭＶＧＡ、ＩＶＧＡの利得の和がほぼ一定となる。この結果、ＡＭループ回路ＡＭ ＬＰのオープンループ周波数特性の位相余裕がランプ電圧Ｖｒａｍｐに応答して著しく小さくなることを軽減している。
【０１１６】
図２６は、基地局との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するため図２３に示したポーラループ方式の送信方式を採用したＲＦ ＩＣとは、異なるＲＦ ＩＣである。すなわち、図２４に示したＲＦ ＩＣは、基地局との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するために、ポーラモジュレータ方式の送信方式を採用しており、ＲＦ送信信号アナログ信号処理サブユニットＴＸ ＳＰＵがＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成されている。
【０１１７】
すなわち、送信用変調回路ＴＸ＿ＭＩＸ＿Ｉ、ＴＸ＿ＭＩＸ＿Ｑにより形成された送信用中間周波数信号に基づいて送信用ＲＦ電力増幅器ＲＦ＿ＰＡからのＲＦ送信出力信号の振幅を制御する振幅変調ループ制御回路ＡＭ＿ＬＰは、下記のように構成されている。
【０１１８】
このＡＭループ回路ＡＭ ＬＰでは、振幅比較器ＡＣの出力はローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰを介してバッファアンプＢＦの出力と送信用電圧制御発振器ＴＸＶＣＯの入力との間に挿入された振幅変調用可変利得増幅器ＶＧＡに供給される。ＡＭループ回路ＡＭ ＬＰの位相比較器ＡＣの一方の入力端子には、送信用変調回路（ＴＸ＿ＭＩＸ＿Ｉ、ＴＸ＿ＭＩＸ＿Ｑ）で形成された送信用中間周波数信号が供給されている。この位相比較器ＡＣの他方の入力端子には、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）がパワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して供給されている。その結果、振幅比較器ＡＣの一方の入力端子のＩＦ信号振幅に他方の入力端子のＩＦ信号振幅が一致するように、バッファアンプＢＦの出力と送信用電圧制御発振器ＴＸＶＣＯの入力との間に挿入された振幅変調用可変利得増幅器ＶＧＡの利得がローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰを介して振幅比較器ＡＣの出力により制御される。その結果、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力は、ＥＤＧＥ方式の正確な振幅変調情報を含むことになる。
【０１１９】
尚、ＧＳＭ方式の場合もＥＤＧＥ方式の場合も、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ ＤＡＣのランプ出力電圧Ｖｒａｍｐと、送信用ＲＦ電力増幅器２０３の送信電力を検出するパワーカップラーＣＰＬと電力検出回路ＰＤＥＴとからの送信電力検出信号Ｖｄｅｔとが、誤差増幅器Ｅｒｒ＿Ａｍｐに供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力からの自動パワー制御電圧Ｖａｐｃによる電源電圧制御もしくはバイアス電圧制御により、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定され、ＡＰＣ制御が行われる。
【０１２０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２１】
例えば、図１６や図１７に示したチャージポンプ回路ＣＰＣで、カレントミラーを構成するＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとは、ＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタとにそれぞれ置換することができる。
【図面の簡単な説明】
【０１２２】
【図１】図１は、本発明に先立って本発明者等によって検討された通信用半導体集積回路ＲＦ ＩＣのチップ上に形成されたフラクショナルシンサセイザの構成を示す図である。
【図２】図２は、図１に示したフラクショナルシンサセイザのΣΔ変調器の構成を示す図である。
【図３】図３は、図２に示したフラクショナルシンサセイザのΣΔ変調器の動作を示す図である。
【図４】図４は、図１のフラクショナルシンサセイザで使用されるＭＡＳＨ方式のΣΔ変調器を示す図である。
【図５】図５は、図４のディザーの回路構成を示す図である。
【図６】図６は、図１のフラクショナルシンサセイザの位相比較器とチャージポンプ回路とローパスフィルタの回路構成を示す図である。
【図７】図７は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値とＮチャンネルＭＯＳトランジスタのスィンク電流の電流値とが等しい理想的な状態で、基準周波数発振器からの基準周波数信号の位相よりも分周器からの分周出力信号の位相が進んでいる場合のアンロック状態での位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図８】図８は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値とＮチャンネルＭＯＳトランジスタのスィンク電流の電流値とが等しい理想的な状態で、基準周波数発振器からの基準周波数信号の位相と分周器からの分周出力信号の位相とが合致しているロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。
【図９】図９は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値よりもＮチャンネルＭＯＳトランジスタのスィンク電流の電流値が小さな現実的な状態で、基準周波数発振器からの基準周波数信号の位相よりも分周器からの分周出力信号の位相が進んでいる位相差オフセット付きロック状態の場合の位相比較器ＰＤＣとチャージポンプ回路ＣＰＣの各部の波形を示す図である。
【図１０】図１０は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値よりもＮチャンネルＭＯＳトランジスタのスィンク電流の電流値が小さな現実的な状態で、分周器の分周比が高い分周比から低い分周比に変更された場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図１１】図１１は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値よりもＮチャンネルＭＯＳトランジスタのスィンク電流の電流値が小さな現実的な状態で、分周器の分周比が低い分周比から比較的高い分周比に変更された場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図１２】図１２は、図１のフラクショナルシンサセイザにおいてチャージポンプ回路のＰチャンネルＭＯＳトランジスタのソース電流の電流値よりもＮチャンネルＭＯＳトランジスタのスィンク電流の電流値が小さな現実的な状態で、分周器の分周比が低い分周比から相当高い分周比に変更された場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図１３】図１３は、図６のチャージポンプ回路のスィンク電流Ｉｓｉｎｋとソース電流Ｉｓｏｕｒｃｅの電流値が等しい場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【図１４】図１４は、図６のチャージポンプ回路のスィンク電流Ｉｓｉｎｋの電流値よりもソース電流Ｉｓｏｕｒｃｅの電流値が大きい場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【図１５】図１５は、本発明のひとつの実施形態に従った通信用半導体集積回路のチップ上に形成されたフラクショナルシンサセイザの構成を示す図である。
【図１６】図１６は、図１５に示した本発明のひとつの実施形態に従った通信用半導体集積回路のチップ上に形成されたフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成を示す回路図である。
【図１７】図１７は、ローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を、抵抗Ｒｏｆｆｓｅｔで構成することを示す図である。
【図１８】図１８は、図１６に示したチャージポンプ回路ＣＰＣのＭＯＳトランジスタのデバイス・サイズを示す図である。
【図１９】図１９は、図１７に示した抵抗Ｒｏｆｆｓｅｔのデバイス・サイズを示す図である。
【図２０】図２０は、図１６に示した本発明のひとつの実施形態に従ったフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成からローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を除去した場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図２１】図２１は、図１６の本発明のひとつの実施形態に従ったフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成に示すように、ローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を追加した場合の位相比較器とチャージポンプ回路の各部の波形を示す図である。
【図２２】図２２は、図１６に示した本発明のひとつの実施形態に従ったフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成からローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を除去した場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【図２３】図２３は、図１６の本発明のひとつの実施形態に従ったフラクショナルシンサセイザのフラクショナルＮ ＰＬＬ回路を構成する位相比較器とチャージポンプ回路の構成に示すように、ローパスフィルタから接地電位にｄｃ直流電流を流すオフセット回路を追加した場合のフラクショナルＰＬＬ回路の位相ノイズ特性を示す図である。
【図２４】図２４は、本発明のより具体的な実施形態による通信用半導体集積回路ＲＦ ＩＣの構成を示す図である。
【図２５】図２５は、本発明の更に具体的な実施形態による通信用半導体集積回路の構成を示す図である。
【図２６】図２６は、本発明の更に具体的な実施形態による通信用半導体集積回路の構成を示す図である。
【図２７】図２７は、ＧＭＳＫの規格により規定された携帯電話端末機器のＲＦ送信信号の周波数スペクトラムを示す図である。
【符号の説明】
【０１２３】
ＲＦ ＩＣ 通信用半導体集積回路
ＤＣＸＯ 基準周波数発振器
ＰＤＣ 位相比較器
ＣＰＣ チャージポンプ回路
ＭＰ１ ソース電流注入トランジスタ
ＭＮ１ スィンク電流放出トランジスタ
Ｉｓｏｕｒｃｅ ソース電流
Ｉｓｉｎｋ スィンク電流
ＭＮ２、ＭＮ３ オフセット回路
Ｉｏｆｆｓｅｔ オフセット電流
ＬＦＣ ループフィルタ
【特許請求の範囲】
【請求項１】
基準発振周波数の基準周波数信号を生成する基準周波数発振器と、前記基準周波数発振器から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器と、前記位相比較器のアップ出力信号とダウン出力信号とに応答するチャージポンプ回路と、前記チャージポンプ回路のチャージポンプ電流に応答するローパスフィルタと、前記ローパスフィルタの制御出力電圧に応答するＲＦ電圧制御発振器と、前記ＲＦ電圧制御発振器の出力端子と前記位相比較器の他方の入力端子との間に接続された分周器とを含むことにより周波数シンセサイザを構成するＰＬＬ回路と、
前記ＰＬＬ回路の前記ＲＦ電圧制御発振器の前記出力端子のＲＦ発振出力信号を利用してＲＦ通信のＲＦ送信信号のためのＲＦ送信周波数信号を生成するＲＦ送信用電圧制御発振器とを具備しており、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記分周器の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路であり、そのクローズドループ帯域は数十ＫＨｚのオーダーの狭帯域に設定され、
前記チャージポンプ回路は、前記位相比較器の前記アップ出力信号に応答して前記ローパスフィルタにソース電流を注入するソース電流供給トランジスタと、前記位相比較器の前記ダウン出力信号に応答して前記ローパスフィルタからスィンク電流を放出するスィンク電流放出トランジスタと、前記ローパスフィルタからｄｃ直流電流を放出するかまたは前記ローパスフィルタにｄｃ直流電流を注入するオフセット電流回路とを含み、
上記オフセット電流回路は前記ｄｃ直流電流を所定値に設定するように意図的なデバイスサイズに設定されたデバイスを含んでいる通信用半導体集積回路。
【請求項２】
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより中間周波数信号を生成する中間周波数分周器を含み、
前記半導体集積回路は、前記中間周波数分周器から生成される前記中間周波数信号と送信ベースバンド信号とから中間周波送信信号を形成する送信ミキサーと、送信系オフセットＰＬＬ回路と、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器とを含み、
前記送信系オフセットＰＬＬ回路は、前記送信ミキサーから生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路と、前記位相比較回路の出力に応答する前記ＲＦ送信用電圧制御発振器と、前記ＲＦ送信用電圧制御発振器から生成される前記ＲＦ送信周波数信号が一方の入力端子に供給され前記ＲＦ分周器から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサーとを含み、前記位相制御帰還用周波数ダウンミキサーの出力信号は、前記位相比較回路の他方の入力端子に供給される請求項１に記載の通信用半導体集積回路。
【請求項３】
ＲＦ受信信号アナログ信号処理回路を含み、
前記ＲＦ受信信号アナログ信号処理回路は、ＲＦ受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたＲＦ増幅受信出力信号が供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号を分周することにより前記受信ミキサーへ供給するＲＦキャリア信号を形成する第１分周器と、前記第１分周器の出力信号を分周する第２分周器とを含み、
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記第１分周器から生成された分周出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記受信ミキサーから前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器と前記第２分周器とが動作することにより、前記第２分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換され、
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器が動作することにより、前記第１分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換される請求項２に記載の通信用半導体集積回路。
【請求項４】
前記通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラループ方式で構成され、前記送信系オフセットＰＬＬ回路は前記ポーラループ方式の位相変調のための位相ループと前記ポーラループ方式の振幅ループとを含み、前記送信系オフセットＰＬＬ回路の前記位相比較器と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項２に記載の通信用半導体集積回路。
【請求項５】
前記通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成され、前記送信系オフセットＰＬＬ回路は前記ポーラモジュレータ方式の位相変調のための位相ループと前記ポーラモジュレータ方式の振幅ループとを含み、前記送信系オフセットＰＬＬ回路の前記位相比較器と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項２に記載の通信用半導体集積回路。
【請求項６】
前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器を含み、前記ΣΔ変調器は１次ΣΔ変調器を複数多段としたＭＡＳＨ型である請求項１から請求項５のいずれかに記載の通信用半導体集積回路。
【請求項７】
前記ＭＡＳＨ型の前記ΣΔ変調器にはディジタル微分器を介してディザー回路からの擬似ランダム雑音が供給される請求項６に記載の通信用半導体集積回路。
【請求項８】
ＲＦ受信信号アナログ信号処理回路と、ＲＦ送信信号アナログ信号処理回路と、周波数シンセサイザとを含み、
前記ＲＦ受信信号アナログ信号処理回路は、ＲＦ受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたＲＦ増幅受信出力信号と前記周波数シンセサイザによって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記ＲＦ送信信号アナログ信号処理回路はベースバンド信号処理ユニットから送信ベースバンド信号が供給される送信ミキサーを含み、前記ＲＦ送信信号アナログ信号処理回路に前記周波数シンセサイザによって生成された送信キャリア信号とが供給されることによって、前記ＲＦ送信信号アナログ信号処理回路は、ＲＦ送信信号を生成して、
前記周波数シンセサイザは、基準発振周波数の基準周波数信号を生成する基準周波数発振器と、前記基準周波数発振器から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器と、前記位相比較器のアップ出力信号とダウン出力信号とに応答するチャージポンプ回路と、前記チャージポンプ回路のチャージポンプ電流に応答するローパスフィルタと、前記ローパスフィルタの制御出力電圧に応答するＲＦ電圧制御発振器と、前記ＲＦ電圧制御発振器の出力端子と前記位相比較器の他方の入力端子との間に接続された分周器とを含むＰＬＬ回路により構成され、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記分周器の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路であり、そのクローズドループ帯域は数十ＫＨｚのオーダーの狭帯域に設定され、
前記チャージポンプ回路は、前記位相比較器の前記アップ出力信号に応答して前記ローパスフィルタにソース電流を注入するソース電流供給トランジスタと、前記位相比較器の前記ダウン出力信号に応答して前記ローパスフィルタからスィンク電流を放出するスィンク電流放出トランジスタと、前記ローパスフィルタからｄｃ直流電流を放出するかまたは前記ローパスフィルタにｄｃ直流電流を注入するオフセット電流回路とを含み、
上記オフセット電流回路は前記ｄｃ直流電流を所定値に設定するように意図的なデバイスサイズに設定されたデバイスを含んでいる通信用半導体集積回路。
【請求項９】
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより中間周波数信号を生成する中間周波数分周器を含み、
前記半導体集積回路の前記ＲＦ送信信号アナログ信号処理回路は、前記中間周波数分周器から生成される前記中間周波数信号と送信ベースバンド信号とから中間周波送信信号を形成する前記送信ミキサーと、送信系オフセットＰＬＬ回路と、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器とを含み、
前記送信系オフセットＰＬＬ回路は、前記送信ミキサーから生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路と、前記位相比較回路の出力に応答する前記ＲＦ送信用電圧制御発振器と、前記ＲＦ送信用電圧制御発振器から生成される前記ＲＦ送信周波数信号が一方の入力端子に供給され前記ＲＦ分周器から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサーとを含み、前記位相制御帰還用周波数ダウンミキサーの出力信号は、前記位相比較回路の他方の入力端子に供給される請求項８に記載の通信用半導体集積回路。
【請求項１０】
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号を分周することにより前記受信ミキサーへ供給するＲＦキャリア信号を形成する第１分周器と、前記第１分周器の出力信号を分周する第２分周器とを含み、
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記第１分周器から生成された分周出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記受信ミキサーから前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器と前記第２分周器とが動作することにより、前記第２分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換され、
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器が動作することにより、前記第１分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換される請求項９に記載の通信用半導体集積回路。
【請求項１１】
前記通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラループ方式で構成され、前記送信系オフセットＰＬＬ回路は前記ポーラループ方式の位相変調のための位相ループと前記ポーラループ方式の振幅ループとを含み、前記送信系オフセットＰＬＬ回路の前記位相比較器と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項９に記載の通信用半導体集積回路。
【請求項１２】
前記通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成され、前記送信系オフセットＰＬＬ回路は前記ポーラモジュレータ方式の位相変調のための位相ループと前記ポーラモジュレータ方式の振幅ループとを含み、前記送信系オフセットＰＬＬ回路の前記位相比較器と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項９に記載の通信用半導体集積回路。
【請求項１３】
前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器を含み、前記ΣΔ変調器は１次ΣΔ変調器を複数多段としたＭＡＳＨ型である請求項８から請求項１２のいずれかに記載の通信用半導体集積回路。
【請求項１４】
前記ＭＡＳＨ型の前記ΣΔ変調器にはディジタル微分器を介してディザー回路からの擬似ランダム雑音が供給される請求項１３に記載の通信用半導体集積回路。
【請求項１】
基準発振周波数の基準周波数信号を生成する基準周波数発振器と、前記基準周波数発振器から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器と、前記位相比較器のアップ出力信号とダウン出力信号とに応答するチャージポンプ回路と、前記チャージポンプ回路のチャージポンプ電流に応答するローパスフィルタと、前記ローパスフィルタの制御出力電圧に応答するＲＦ電圧制御発振器と、前記ＲＦ電圧制御発振器の出力端子と前記位相比較器の他方の入力端子との間に接続された分周器とを含むことにより周波数シンセサイザを構成するＰＬＬ回路と、
前記ＰＬＬ回路の前記ＲＦ電圧制御発振器の前記出力端子のＲＦ発振出力信号を利用してＲＦ通信のＲＦ送信信号のためのＲＦ送信周波数信号を生成するＲＦ送信用電圧制御発振器とを具備しており、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記分周器の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路であり、そのクローズドループ帯域は数十ＫＨｚのオーダーの狭帯域に設定され、
前記チャージポンプ回路は、前記位相比較器の前記アップ出力信号に応答して前記ローパスフィルタにソース電流を注入するソース電流供給トランジスタと、前記位相比較器の前記ダウン出力信号に応答して前記ローパスフィルタからスィンク電流を放出するスィンク電流放出トランジスタと、前記ローパスフィルタからｄｃ直流電流を放出するかまたは前記ローパスフィルタにｄｃ直流電流を注入するオフセット電流回路とを含み、
上記オフセット電流回路は前記ｄｃ直流電流を所定値に設定するように意図的なデバイスサイズに設定されたデバイスを含んでいる通信用半導体集積回路。
【請求項２】
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより中間周波数信号を生成する中間周波数分周器を含み、
前記半導体集積回路は、前記中間周波数分周器から生成される前記中間周波数信号と送信ベースバンド信号とから中間周波送信信号を形成する送信ミキサーと、送信系オフセットＰＬＬ回路と、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器とを含み、
前記送信系オフセットＰＬＬ回路は、前記送信ミキサーから生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路と、前記位相比較回路の出力に応答する前記ＲＦ送信用電圧制御発振器と、前記ＲＦ送信用電圧制御発振器から生成される前記ＲＦ送信周波数信号が一方の入力端子に供給され前記ＲＦ分周器から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサーとを含み、前記位相制御帰還用周波数ダウンミキサーの出力信号は、前記位相比較回路の他方の入力端子に供給される請求項１に記載の通信用半導体集積回路。
【請求項３】
ＲＦ受信信号アナログ信号処理回路を含み、
前記ＲＦ受信信号アナログ信号処理回路は、ＲＦ受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたＲＦ増幅受信出力信号が供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号を分周することにより前記受信ミキサーへ供給するＲＦキャリア信号を形成する第１分周器と、前記第１分周器の出力信号を分周する第２分周器とを含み、
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記第１分周器から生成された分周出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記受信ミキサーから前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器と前記第２分周器とが動作することにより、前記第２分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換され、
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器が動作することにより、前記第１分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換される請求項２に記載の通信用半導体集積回路。
【請求項４】
前記通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラループ方式で構成され、前記送信系オフセットＰＬＬ回路は前記ポーラループ方式の位相変調のための位相ループと前記ポーラループ方式の振幅ループとを含み、前記送信系オフセットＰＬＬ回路の前記位相比較器と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項２に記載の通信用半導体集積回路。
【請求項５】
前記通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成され、前記送信系オフセットＰＬＬ回路は前記ポーラモジュレータ方式の位相変調のための位相ループと前記ポーラモジュレータ方式の振幅ループとを含み、前記送信系オフセットＰＬＬ回路の前記位相比較器と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項２に記載の通信用半導体集積回路。
【請求項６】
前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器を含み、前記ΣΔ変調器は１次ΣΔ変調器を複数多段としたＭＡＳＨ型である請求項１から請求項５のいずれかに記載の通信用半導体集積回路。
【請求項７】
前記ＭＡＳＨ型の前記ΣΔ変調器にはディジタル微分器を介してディザー回路からの擬似ランダム雑音が供給される請求項６に記載の通信用半導体集積回路。
【請求項８】
ＲＦ受信信号アナログ信号処理回路と、ＲＦ送信信号アナログ信号処理回路と、周波数シンセサイザとを含み、
前記ＲＦ受信信号アナログ信号処理回路は、ＲＦ受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたＲＦ増幅受信出力信号と前記周波数シンセサイザによって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記ＲＦ送信信号アナログ信号処理回路はベースバンド信号処理ユニットから送信ベースバンド信号が供給される送信ミキサーを含み、前記ＲＦ送信信号アナログ信号処理回路に前記周波数シンセサイザによって生成された送信キャリア信号とが供給されることによって、前記ＲＦ送信信号アナログ信号処理回路は、ＲＦ送信信号を生成して、
前記周波数シンセサイザは、基準発振周波数の基準周波数信号を生成する基準周波数発振器と、前記基準周波数発振器から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器と、前記位相比較器のアップ出力信号とダウン出力信号とに応答するチャージポンプ回路と、前記チャージポンプ回路のチャージポンプ電流に応答するローパスフィルタと、前記ローパスフィルタの制御出力電圧に応答するＲＦ電圧制御発振器と、前記ＲＦ電圧制御発振器の出力端子と前記位相比較器の他方の入力端子との間に接続された分周器とを含むＰＬＬ回路により構成され、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記分周器の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路であり、そのクローズドループ帯域は数十ＫＨｚのオーダーの狭帯域に設定され、
前記チャージポンプ回路は、前記位相比較器の前記アップ出力信号に応答して前記ローパスフィルタにソース電流を注入するソース電流供給トランジスタと、前記位相比較器の前記ダウン出力信号に応答して前記ローパスフィルタからスィンク電流を放出するスィンク電流放出トランジスタと、前記ローパスフィルタからｄｃ直流電流を放出するかまたは前記ローパスフィルタにｄｃ直流電流を注入するオフセット電流回路とを含み、
上記オフセット電流回路は前記ｄｃ直流電流を所定値に設定するように意図的なデバイスサイズに設定されたデバイスを含んでいる通信用半導体集積回路。
【請求項９】
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより中間周波数信号を生成する中間周波数分周器を含み、
前記半導体集積回路の前記ＲＦ送信信号アナログ信号処理回路は、前記中間周波数分周器から生成される前記中間周波数信号と送信ベースバンド信号とから中間周波送信信号を形成する前記送信ミキサーと、送信系オフセットＰＬＬ回路と、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器とを含み、
前記送信系オフセットＰＬＬ回路は、前記送信ミキサーから生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路と、前記位相比較回路の出力に応答する前記ＲＦ送信用電圧制御発振器と、前記ＲＦ送信用電圧制御発振器から生成される前記ＲＦ送信周波数信号が一方の入力端子に供給され前記ＲＦ分周器から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサーとを含み、前記位相制御帰還用周波数ダウンミキサーの出力信号は、前記位相比較回路の他方の入力端子に供給される請求項８に記載の通信用半導体集積回路。
【請求項１０】
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号を分周することにより前記受信ミキサーへ供給するＲＦキャリア信号を形成する第１分周器と、前記第１分周器の出力信号を分周する第２分周器とを含み、
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記第１分周器から生成された分周出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記受信ミキサーから前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器と前記第２分周器とが動作することにより、前記第２分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換され、
前記半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器が動作することにより、前記第１分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換される請求項９に記載の通信用半導体集積回路。
【請求項１１】
前記通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラループ方式で構成され、前記送信系オフセットＰＬＬ回路は前記ポーラループ方式の位相変調のための位相ループと前記ポーラループ方式の振幅ループとを含み、前記送信系オフセットＰＬＬ回路の前記位相比較器と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項９に記載の通信用半導体集積回路。
【請求項１２】
前記通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成され、前記送信系オフセットＰＬＬ回路は前記ポーラモジュレータ方式の位相変調のための位相ループと前記ポーラモジュレータ方式の振幅ループとを含み、前記送信系オフセットＰＬＬ回路の前記位相比較器と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項９に記載の通信用半導体集積回路。
【請求項１３】
前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器を含み、前記ΣΔ変調器は１次ΣΔ変調器を複数多段としたＭＡＳＨ型である請求項８から請求項１２のいずれかに記載の通信用半導体集積回路。
【請求項１４】
前記ＭＡＳＨ型の前記ΣΔ変調器にはディジタル微分器を介してディザー回路からの擬似ランダム雑音が供給される請求項１３に記載の通信用半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２００７−３１８２９０（Ｐ２００７−３１８２９０Ａ）
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願番号】特願２００６−１４３８１８（Ｐ２００６−１４３８１８）
【出願日】平成１８年５月２４日（２００６．５．２４）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願日】平成１８年５月２４日（２００６．５．２４）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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