ディジタル位相同期装置
【課題】入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力する装置を提供する。
【解決手段】位相差検出回路１は、外部から入力された第一の正弦波と正弦波生成回路５より出力する第二の正弦波との位相差を、ディジタル信号処理により算出する。その算出値に基づいて第二の正弦波の位相と周波数を調整するので、正弦波生成回路５は入力された第一の正弦波に周波数が等しく、かつ位相が同期した第二の正弦波を簡易に正確に出力することができる。
【解決手段】位相差検出回路１は、外部から入力された第一の正弦波と正弦波生成回路５より出力する第二の正弦波との位相差を、ディジタル信号処理により算出する。その算出値に基づいて第二の正弦波の位相と周波数を調整するので、正弦波生成回路５は入力された第一の正弦波に周波数が等しく、かつ位相が同期した第二の正弦波を簡易に正確に出力することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を出力するディジタル位相同期装置に関する。
【背景技術】
【０００２】
従来、アナログ回路において内部発振器にフィードバック制御をかけて、入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を出力する位相同期回路（Phase Locked Loop：以後「ＰＬＬ」という）が知られている。
【０００３】
図７は、従来のＰＬＬのブロック図である。従来のＰＬＬは図７で示すように、位相比較器１０１、ローパスフィルタ１０２、電圧制御発振器（Voltage Controlled Oscillator 、以後「ＶＣＯ」という）１０３で構成されている。
【０００４】
位相比較器１０１は、ＶＣＯ１０３の出力である正弦波と入力された正弦波との位相を比較して、位相差信号を出力する。
【０００５】
ローパスフィルタ１０２は、前記位相比較器１０１が出力した位相差信号を入力し、含まれる高周波成分及び雑音を除去してＶＣＯの電圧制御信号として出力する。
【０００６】
ＶＣＯ１０３は、入力された電圧制御信号により発振周波数を制御する電圧制御発振器であり、ローパスフィルタ１０２から出力される電圧制御信号によって発振周波数を変化させ正弦波を出力する。その出力は同時に位相比較器１０１の一方の入力となる。
【０００７】
ＶＣＯ１０３の出力である正弦波の位相が、入力された正弦波の位相より進んでいれば発振周波数を下げて位相を遅らせ、遅れていれば発振周波数を上げて位相を進める。このように入力された正弦波との位相差をなくすようにＶＣＯ１０３を制御することで、入力された正弦波の位相と同期した正弦波を出力することができる。周波数を変更して位相を同期させているので、位相が常に同期している場合、周波数も一致している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来のＰＬＬはアナログ方式で、出力する正弦波の位相を入力正弦波の位相に同期させているため、出力した正弦波の振幅が一定にならないという不具合があった。なぜなら、入力される電圧によりＶＣＯ１０３が発振周波数を変化させることで、ＰＬＬはその出力する正弦波の位相を入力された正弦波の位相に同期させているが、このＶＣＯ１０３の出力には振幅に影響を与えるノイズが含まれていて、ＰＬＬの出力する正弦波の振幅にも影響を与えるからである。この不具合を解決するためには、回路が複雑化することと、量産時の再現性を保障できないという問題があった。
【０００９】
本願発明は、上記した事情のもとで考え出されたものであって、入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力する装置を提供することをその目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本願発明では、次の技術的手段を講じている。
【００１１】
本願発明によって提供されるディジタル位相同期装置は、外部から第一の正弦波を入力する正弦波入力手段と、第二の正弦波を生成する正弦波生成手段と、前記第一、第二の正弦波をそれぞれ第一、第二の正弦波信号データにＡ／Ｄ変換する変換手段と、前記第一、第二の正弦波信号データの位相差を演算する位相差演算手段と、前記位相差演算手段により演算された位相差に基づいて位相オフセット調整を行い、前記第二の正弦波の位相を、前記第一の正弦波の位相に同期させる位相調整手段と、前記第二の正弦波の位相角速度を変化させることにより、前記第二の正弦波の周波数を前記第一の正弦波の周波数に一致させる周波数調整手段と、前記位相調整手段および周波数調整手段により調整された前記第二の正弦波を出力する出力手段とを備えることを特徴とする（請求項１）。
【００１２】
この構成によれば、外部から入力された第一の正弦波と正弦波生成手段で生成された第二の正弦波の位相差を、ディジタル信号処理により算出して、その算出値に基づいて第二の正弦波の位相と周波数を調整するので、第一の正弦波と周波数が等しく、かつ位相が同期した第二の正弦波を、簡易で正確に、出力することができる。
【００１３】
好ましい実施形態によれば、請求項１に記載のディジタル位相同期装置において、前記位相差演算手段は、前記第一の正弦波信号データｘ[ｋ]と第二の正弦波信号データｙ[ｋ]の位相差を式（１）〜（７）により算出する（請求項２）。
【００１４】
【数３】
ここで、「ｘ’[ｋ]」，「ｙ’[ｋ]」はそれぞれｘ[ｋ] ，ｙ[ｋ]を微分した信号データ、「Ａ1」，「Ａ2」はそれぞれｘ[ｋ] ，ｙ[ｋ]の振幅値を示す。また、「ω」は位相角速度を示し、「ｋ＋１」は、サンプリングデータの時間軸上の位置ｋに対して１つ後の時間軸上の位置を示し、「ｋ−１」は、上記ｋに対して１つ前の時間軸上の位置を示す。
【００１５】
【数４】
【００１６】
この構成によれば、変換手段から出力される２つの信号データｘ[ｋ]，ｙ[ｋ]と、これらを微分して得られる２つの信号データｘ’ [ｋ]，ｙ’ [ｋ]とを用いて、位相差演算手段により、入力される２つの交流信号の位相差を正確に求めることができる。
【００１７】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００１８】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１９】
図１は、本願発明に係るディジタル位相同期装置のブロック図である。
【００２０】
ディジタル位相同期装置は、図１で示すように、位相差検出回路１、位相オフセット調整回路２、位相角速度調整回路３、内部発振回路４、正弦波生成回路５により構成されている。
【００２１】
位相差検出回路１は、外部から入力された信号と正弦波生成回路５より出力され当該位相差検出回路１に帰還される信号との位相差を検出し、検出した位相差データを位相オフセット調整回路２および位相角速度調整回路３に出力する。外部から入力された信号を基準として、位相を同期させた信号を正弦波生成回路５で生成するので、以後、外部から入力された信号を「基準波」、正弦波生成回路５より出力され当該位相差検出回路１に帰還される信号を「内部生成波」という。
【００２２】
図２は、位相差検出回路１の内部構成を示すブロック図である。
【００２３】
位相差検出回路１は、２つのＡ／D変換回路１１，１２、２つの微分演算回路１３，１４、算出演算回路１５、数式演算回路１６により構成されている。
【００２４】
Ａ／Ｄ変換回路１１は外部から入力されたアナログ信号である基準波をディジタル信号に変換して、所望の周波数の信号データである基準波信号データｘ[ｋ]を抽出して出力するものである。Ａ／Ｄ変換回路１２は正弦波生成回路５から入力されたアナログ信号である内部生成波をディジタル信号に変換して、所望の周波数の信号データである内部生成波信号データｙ[ｋ]を抽出して出力するものである。
【００２５】
微分演算回路１３は、Ａ／Ｄ変換回路１１から入力された基準波信号データｘ[ｋ]を微分して微分基準波信号データｘ′[ｋ]を出力するものである。微分演算回路１４は、Ａ／Ｄ変換回路１２から入力された内部生成波信号データｙ[ｋ]を微分して微分内部生成波信号データｙ′[ｋ]を出力するものである。算出演算回路１５は、外部から与えられた周波数情報に基づいて１／[２sin(ω) ]を演算により求め、その値を各微分演算回路１３，１４に出力するものである。数式演算回路１６は、Ａ／Ｄ変換回路１１，１２から入力された基準波信号データｘ[ｋ]と内部生成波信号データｙ[ｋ]、微分演算回路１３，１４から入力された微分基準波信号データｘ′[ｋ]と微分内部生成波信号データｙ′[ｋ]に基づいて、下記に示す(１２)〜(１４)式を演算するものである。
【００２６】
まず、微分演算回路１３，１４には、式（８）、（９）に示す基準波信号データｘ[ｋ]及び内部生成波信号データｙ[ｋ]が入力される。
【００２７】
【数５】
【００２８】
ここで、Ａ1は基準波信号の振幅値であり、Ａ2は内部生成波信号の振幅値である。また、「ω」は位相角速度であり、「ｋ」はＡ／Ｄ変換回路１１、１２によるサンプリングデータの時間軸上の位置を示す。
【００２９】
次いで、微分演算回路１３，１４では、基準波信号データｘ[ｋ]及び内部生成波信号データｙ[ｋ]に基づいて各信号データにおける直交成分ｘ′[ｋ]，ｙ′[ｋ]が以下の演算式(１０)、(１１)により求められる。
【００３０】
【数６】
【００３１】
そして、各信号データｘ[ｋ]，ｙ[ｋ]および、これらにおける直交成分ｘ′[ｋ]，ｙ′[ｋ]は、数式演算回路１６に入力され、下記に示す演算式(１２)、(１３)に基づく演算が行われることにより、cos(φ)，sin(φ)が求められ、演算式（１４）により位相差φが求められる。
【００３２】
【数７】
【００３３】
なお、cos(φ)，sin(φ)は、以下のようにして求められる。ここでは、アナログ信号として正弦波ｘ(θ)，ｙ(θ)を考えると、ｘ(θ)，ｙ (θ)は以下の(１５)、(１６)式で表される。
【００３４】
【数８】
【００３５】
ここで、ｘ(θ)，ｙ(θ)を微分した値ｘ′(θ)，ｙ′(θ)は、は、それぞれ以下の(１７)、(１８)式で表される。
【００３６】
【数９】
【００３７】
また、α＝θ、β＝θ−φとすると、α−β＝φとなる。そのため、sin(φ) ，cos(φ) は、それぞれ以下の(１９)、(２０)式で表される。
【００３８】
【数１０】
【００３９】
そして、（１５）〜（１８）式を変形してそれぞれ（１９）式、（２０）式に代入すると、sin(φ) ，cos(φ) は、それぞれ以下の(２１)、(２２)式で表される。
【００４０】
【数１１】
【００４１】
このように、位相差検出回路１では、入力される基準波信号データ、内部生成波信号データおよび周波数情報から、ディジタル信号処理により、上記した演算式（８）〜（１４）を用いて基準波と内部生成波との位相差φを求めるので、正確にかつ高速に位相差を求めることができる。
【００４２】
なお、実際には内部生成波信号データは（９）式において位相角速度ωも異なってくるので、上記により求めた位相差ｐｈ０により位相オフセット調整を行い、更に求めた位相差ｐｈ１に基づき位相角速度ω’を増減してωに近づける。これを繰り返すことで内部生成波の位相が基準波に同期され、内部生成波の周波数が基準波の周波数と一致する。具体的には以下のように行われる。
【００４３】
内部生成波の位相角速度をω’（＝ω−Δω：Δω＞０）とすると、内部生成波信号デ
ータｙ［ｋ］は（２３）式となり、この式を変形すると（２４）式となる。ｋ＝ｋ１のとき、（２４）式の内部生成波信号データｙ［ｋ］と（８）式の基準波信号データｘ［ｋ］との位相差を検出すると、ｐｈ０＝φ＋Δω・ｋ１となるので、この位相差ｐｈ０（内部
生成波が基準波より遅れている位相差）を内部生成波の位相に加えることで位相オフセット調整を行うと、（２５）式となり、この式を変形すると（２６）式となる。次に、ｋ＝ｋ２（ｋ２＞ｋ１）のとき、（２４）式の内部生成波信号データｙ［ｋ］と（８）式の基準波信号データｘ［ｋ］との位相差を検出すると、ｐｈ１＝Δω（ｋ２−ｋ１）となる。
Δω＞０、ｋ２＞ｋ１なのでｐｈ１＞０となり、ω’を増加させる。ω’がωと一致する
までこれを繰り返すことで、内部生成波の位相が基準波に同期され、内部生成波の周波数が基準波の周波数と一致する。
【００４４】
【数１２】
【００４５】
図１に戻って、位相オフセット調整回路２は、位相差検出回路１が出力する位相差データを位相オフセット調整データに変換して出力する。このデータ変換は、０〜２πの値となる位相差データを、図３（ａ）に示す位相情報アドレスのビット数ｎに対応した０〜２n−１の値に変換する。例えば、１／２πは２n-2−１，πは２n-1−１となる。実際は２進数となるので１／２π、πは上位２ビットがそれぞれ０１，１０でそれ以外が０となる。また、位相差検出回路１が出力する位相差データφは、内部生成波が基準波より遅れている位相差であり、逆に内部生成波が基準波より進んでいる場合はマイナスとなるので、２π＋φを位相差データとすることで、内部生成波が基準波より遅れている位相差とすることができる。
【００４６】
位相角速度調整回路３は、位相差検出回路１が出力する位相差データがプラス、すなわち、内部生成波の方が基準波より位相が遅れている場合は１、位相差データがマイナス、すなわち、内部生成波の方が基準波より位相が進んでいる場合は−１を位相角速度調整データとして出力する。
【００４７】
内部発振回路４は、正弦波生成回路５の同期を取るための基準クロックを発生させる発振源である。
【００４８】
正弦波生成回路５はいわゆるダイレクトディジタルシンセサイザ（以下、「ＤＤＳ」という）であり、位相オフセット調整回路２と位相角速度調整回路３からの入力により、正弦波を生成し内部生成波として出力する。また、正弦波生成回路５の出力である内部生成波は基準波との位相差を検出するために、位相差検出回路１に入力される。
【００４９】
ＤＤＳは１周期分の波形の振幅データを波形メモリに記憶してあり、波形メモリのアドレスを指す位相情報アドレスを変化させることで、出力する波形の周波数と位相を調整する。本願の正弦波生成回路５は、波形メモリに正弦波の振幅データを記憶している。位相情報アドレスの増加量がＮの場合、位相情報アドレスは基準クロックごとに０、Ｎ，２Ｎ，３Ｎ，…と増加していく。また、ｎビットで構成されている位相情報アドレスは２n−１、すなわちｎビットを超えると、オーバーフロー分は無視して下位ｎビットだけを用いるので、２n−１の次に０に戻る。よって、図４（ａ）のように位相情報アドレスの増加量が常にＮの場合、その入力に対して、波形メモリへの出力である位相情報アドレスは基準クロックごとにＮ増加し、図４（ｂ１）のようなのこぎり波となる。また、図３（ｂ）に示すように、波形メモリはｎビットで構成される各アドレスに正弦波の振幅を、１周期分、位相の順に格納している。よって、位相情報アドレスであるのこぎり波入力による波形メモリの出力は、正弦波の振幅に相当するディジタル値となる（図４（ｂ２)参照）。この出力をアナログ変換して、正弦波を出力する。
【００５０】
ここで、位相情報アドレスの増加量が大きい場合、位相情報アドレスが２n−１に達する間隔が短くなる。つまり出力正弦波の周期は短くなり、周波数が大きくなる（図４（ｃ１），(ｃ２)参照）。また、初めの位相情報アドレスをＮ’にすると、出力正弦波の位相はその分進むことになる（図４（ｄ１），（ｄ２)参照）。
【００５１】
図５は正弦波生成回路５の内部構成を示すブロック図である。正弦波生成回路５は、位相演算回路５１、波形メモリ５２、Ｄ／Ａ変換回路５３、フィルタ５４により構成されている。
【００５２】
位相演算回路５１は、位相角速度調整回路３より入力した位相角速度調整データと、位相オフセット調整回路２より入力した位相オフセット調整データとから、内部発振回路４による基準クロックに同期して、位相情報アドレスを決定し出力する。
【００５３】
位相演算回路５１は、位相角速度データレジスタ５１１、位相累算回路５１２、位相オフセット加算回路５１３により構成されている。
【００５４】
位相角速度データレジスタ５１１は、位相角速度調整回路３より入力された位相角速度調整データを、設定している位相角速度データに加算したうえで出力する。位相角速度データレジスタ５１１には、初期設定の周波数に応じた値を初期値として設定してあり、入力された位相角速度調整データの値により位相角速度データを１ずつ増減する。この位相角速度データが、先述の位相情報アドレスの増加量に該当し、位相角速度調整データにより正弦波生成回路の出力正弦波の周波数を微調整することになる。ここで、位相情報アドレスがｎビットで構成されていて、位相情報アドレスの増加量がＮの場合、位相情報アドレスは２n/Ｎ回の基準クロックを１回の周期としてオーバーフローする（図４（ｂ１）参照）。すなわち、基準クロックの周波数をｆclk［Ｈｚ］とすると、正弦波生成回路の出力正弦波の周波数はｆclk＊Ｎ／２n［Ｈｚ］となり、Ｎが１増加すると、ｆclk／２n［Ｈｚ］増加する。
【００５５】
例えば、位相情報アドレスが３２ビットで構成されていて、内部発振回路４の周波数が５０ＭＨｚの場合、１単位が約０．０１２Ｈｚとなる。位相情報アドレスのビット数により１単位の周波数が変わり、ビット数を大きくすることで精度の高い周波数調整ができる。また、初期設定周波数が１０ＭＨｚの場合、位相角速度データは１０ＭＨｚ／０．０１２Ｈｚで約８６９５６５２１７となり、この整数値が位相角速度データレジスタ５１１の初期値として設定されている。
【００５６】
位相累算回路５１２は、内部発振回路４からの基準クロックに同期して、位相角速度データレジスタ５１１が出力する位相角速度データを累積加算し、位相情報アドレスとして出力する。例えば、位相角速度データがＮの状態が続いている場合、基準クロックごとにＮ，２Ｎ，３Ｎ，…を出力し、２n−１の次に０に戻るのこぎり波出力となる（図４（ｂ１）参照）。
【００５７】
位相オフセット加算回路５１３は、位相累算回路５１２が出力する位相情報アドレスに位相オフセット調整回路２が出力する位相オフセット調整データを加算して出力する。内部生成波が基準波より遅れている位相を加えることで、内部生成波の位相を基準波に合わせる。例えば、位相オフセット調整データがＮ’＝２n-2−１（１／２πに相当）の場合、通常０から始まる位相情報アドレスがＮ’から始まって、図４（ｄ１）のようになり、この入力による後述の波形メモリ５３の出力は、図４（ｄ２）のように、位相が１／２π進むことになる。
【００５８】
波形メモリ５２は、位相演算回路５１が出力した位相情報アドレスに基づき、該当するアドレスに格納されていた正弦波の振幅データを波形データとして出力する。
【００５９】
Ｄ／Ａ変換回路５３は、内部発振回路４からの基準クロックに同期して、波形メモリ５２が出力する波形データをＤ／Ａ変換して、正弦波を出力する。
【００６０】
フィルタ５４は、Ｄ／Ａ変換回路５３が出力した正弦波から不要波（スプリアス）を除去して出力する。
【００６１】
こうして、正弦波生成回路５の出力である内部生成波と外部から入力された基準波との位相差を、位相差検出回路１で検出し、その位相差をなくすように正弦波生成回路５をフィードバック制御して内部生成波を生成することで、基準波と周波数が等しく、かつ位相が同期した正弦波を出力することができる。
【００６２】
次に、検出した位相差により位相と周波数を同期させる制御の処理手順について、図６に示すフローチャートを参照して説明する。
【００６３】
位相差検出回路１からの出力である位相差ｐｈ０（内部生成波と基準波の位相差、内部生成波のほうが遅れている場合プラスになる）を検出し（Ｓ１）、ｐｈ０が０かどうか判別する（Ｓ２）。ｐｈ０＝０（ステップＳ２：ＹＥＳ）の場合、すなわち内部生成波と基準波の位相があっている場合、位相を同期する必要がないので、ステップＳ４に進む。ｐｈ０≠０（ステップＳ２：ＮＯ）の場合、内部生成波と基準波の位相を同期するために、正弦波生成回路から出力する内部生成波の位相をｐｈ０進める（Ｓ３）。
【００６４】
ステップＳ３で位相を合わせても、周波数の違いによる位相差は残る。次に、この位相差ｐｈ１を検出し（Ｓ４）、ｐｈ１が０より大きいか否かを判別する（Ｓ５）。ｐｈ１＞０（ステップＳ５：ＹＥＳ）の場合、すなわち内部生成波の位相が基準波の位相より遅れている場合、内部生成波の位相角速度が小さいので、正弦波生成回路の位相角速度を増加させ（Ｓ６）、ステップＳ１に戻る。ｐｈ１＜＝０（ステップＳ５：ＮＯ）の場合、更にｐｈ１が０より小さいか否かを判別する（Ｓ７）。ｐｈ１＜０（ステップＳ７：ＹＥＳ）の場合、すなわち内部生成波の位相が基準波の位相より進んでいる場合、内部生成波の位相角速度が大きいので、正弦波生成回路の位相角を減少させ（Ｓ８）、ステップＳ１に戻る。ｐｈ１＝０（ステップ７：ＮＯ）の場合、内部生成波の位相が基準波の位相と同期しているので、そのまま位相角速度を変えずに、ステップＳ１に戻る。
【００６５】
これを繰り返すことで、位相が基準波に同期され、内部生成波の周波数が基準波の周波数と一致する。
【００６６】
上記のように、本実施形態によれば、入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力することができる。
【図面の簡単な説明】
【００６７】
【図１】本願発明に係るディジタル位相同期装置のブロック図である。
【図２】位相差検出回路１の内部構成を示すブロック図である。
【図３】位相情報アドレスと波形メモリを説明するための図である。
【図４】ＤＤＳの動作を説明するための図である。
【図５】正弦波生成回路５の内部構成を示すブロック図である。
【図６】検出した位相差により、位相と周波数を同期させる制御の処理手順を示すフローチャートである。
【図７】従来のＰＬＬ（位相同期回路）のブロック図である。
【符号の説明】
【００６８】
１ 位相差検出回路
１１，１２ Ａ／Ｄ変換回路
２ 位相オフセット調整回路
３ 位相角速度調整回路
４ 内部発振回路
５ 正弦波生成回路
【技術分野】
【０００１】
本願発明は、入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を出力するディジタル位相同期装置に関する。
【背景技術】
【０００２】
従来、アナログ回路において内部発振器にフィードバック制御をかけて、入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を出力する位相同期回路（Phase Locked Loop：以後「ＰＬＬ」という）が知られている。
【０００３】
図７は、従来のＰＬＬのブロック図である。従来のＰＬＬは図７で示すように、位相比較器１０１、ローパスフィルタ１０２、電圧制御発振器（Voltage Controlled Oscillator 、以後「ＶＣＯ」という）１０３で構成されている。
【０００４】
位相比較器１０１は、ＶＣＯ１０３の出力である正弦波と入力された正弦波との位相を比較して、位相差信号を出力する。
【０００５】
ローパスフィルタ１０２は、前記位相比較器１０１が出力した位相差信号を入力し、含まれる高周波成分及び雑音を除去してＶＣＯの電圧制御信号として出力する。
【０００６】
ＶＣＯ１０３は、入力された電圧制御信号により発振周波数を制御する電圧制御発振器であり、ローパスフィルタ１０２から出力される電圧制御信号によって発振周波数を変化させ正弦波を出力する。その出力は同時に位相比較器１０１の一方の入力となる。
【０００７】
ＶＣＯ１０３の出力である正弦波の位相が、入力された正弦波の位相より進んでいれば発振周波数を下げて位相を遅らせ、遅れていれば発振周波数を上げて位相を進める。このように入力された正弦波との位相差をなくすようにＶＣＯ１０３を制御することで、入力された正弦波の位相と同期した正弦波を出力することができる。周波数を変更して位相を同期させているので、位相が常に同期している場合、周波数も一致している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来のＰＬＬはアナログ方式で、出力する正弦波の位相を入力正弦波の位相に同期させているため、出力した正弦波の振幅が一定にならないという不具合があった。なぜなら、入力される電圧によりＶＣＯ１０３が発振周波数を変化させることで、ＰＬＬはその出力する正弦波の位相を入力された正弦波の位相に同期させているが、このＶＣＯ１０３の出力には振幅に影響を与えるノイズが含まれていて、ＰＬＬの出力する正弦波の振幅にも影響を与えるからである。この不具合を解決するためには、回路が複雑化することと、量産時の再現性を保障できないという問題があった。
【０００９】
本願発明は、上記した事情のもとで考え出されたものであって、入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力する装置を提供することをその目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本願発明では、次の技術的手段を講じている。
【００１１】
本願発明によって提供されるディジタル位相同期装置は、外部から第一の正弦波を入力する正弦波入力手段と、第二の正弦波を生成する正弦波生成手段と、前記第一、第二の正弦波をそれぞれ第一、第二の正弦波信号データにＡ／Ｄ変換する変換手段と、前記第一、第二の正弦波信号データの位相差を演算する位相差演算手段と、前記位相差演算手段により演算された位相差に基づいて位相オフセット調整を行い、前記第二の正弦波の位相を、前記第一の正弦波の位相に同期させる位相調整手段と、前記第二の正弦波の位相角速度を変化させることにより、前記第二の正弦波の周波数を前記第一の正弦波の周波数に一致させる周波数調整手段と、前記位相調整手段および周波数調整手段により調整された前記第二の正弦波を出力する出力手段とを備えることを特徴とする（請求項１）。
【００１２】
この構成によれば、外部から入力された第一の正弦波と正弦波生成手段で生成された第二の正弦波の位相差を、ディジタル信号処理により算出して、その算出値に基づいて第二の正弦波の位相と周波数を調整するので、第一の正弦波と周波数が等しく、かつ位相が同期した第二の正弦波を、簡易で正確に、出力することができる。
【００１３】
好ましい実施形態によれば、請求項１に記載のディジタル位相同期装置において、前記位相差演算手段は、前記第一の正弦波信号データｘ[ｋ]と第二の正弦波信号データｙ[ｋ]の位相差を式（１）〜（７）により算出する（請求項２）。
【００１４】
【数３】
ここで、「ｘ’[ｋ]」，「ｙ’[ｋ]」はそれぞれｘ[ｋ] ，ｙ[ｋ]を微分した信号データ、「Ａ1」，「Ａ2」はそれぞれｘ[ｋ] ，ｙ[ｋ]の振幅値を示す。また、「ω」は位相角速度を示し、「ｋ＋１」は、サンプリングデータの時間軸上の位置ｋに対して１つ後の時間軸上の位置を示し、「ｋ−１」は、上記ｋに対して１つ前の時間軸上の位置を示す。
【００１５】
【数４】
【００１６】
この構成によれば、変換手段から出力される２つの信号データｘ[ｋ]，ｙ[ｋ]と、これらを微分して得られる２つの信号データｘ’ [ｋ]，ｙ’ [ｋ]とを用いて、位相差演算手段により、入力される２つの交流信号の位相差を正確に求めることができる。
【００１７】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００１８】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１９】
図１は、本願発明に係るディジタル位相同期装置のブロック図である。
【００２０】
ディジタル位相同期装置は、図１で示すように、位相差検出回路１、位相オフセット調整回路２、位相角速度調整回路３、内部発振回路４、正弦波生成回路５により構成されている。
【００２１】
位相差検出回路１は、外部から入力された信号と正弦波生成回路５より出力され当該位相差検出回路１に帰還される信号との位相差を検出し、検出した位相差データを位相オフセット調整回路２および位相角速度調整回路３に出力する。外部から入力された信号を基準として、位相を同期させた信号を正弦波生成回路５で生成するので、以後、外部から入力された信号を「基準波」、正弦波生成回路５より出力され当該位相差検出回路１に帰還される信号を「内部生成波」という。
【００２２】
図２は、位相差検出回路１の内部構成を示すブロック図である。
【００２３】
位相差検出回路１は、２つのＡ／D変換回路１１，１２、２つの微分演算回路１３，１４、算出演算回路１５、数式演算回路１６により構成されている。
【００２４】
Ａ／Ｄ変換回路１１は外部から入力されたアナログ信号である基準波をディジタル信号に変換して、所望の周波数の信号データである基準波信号データｘ[ｋ]を抽出して出力するものである。Ａ／Ｄ変換回路１２は正弦波生成回路５から入力されたアナログ信号である内部生成波をディジタル信号に変換して、所望の周波数の信号データである内部生成波信号データｙ[ｋ]を抽出して出力するものである。
【００２５】
微分演算回路１３は、Ａ／Ｄ変換回路１１から入力された基準波信号データｘ[ｋ]を微分して微分基準波信号データｘ′[ｋ]を出力するものである。微分演算回路１４は、Ａ／Ｄ変換回路１２から入力された内部生成波信号データｙ[ｋ]を微分して微分内部生成波信号データｙ′[ｋ]を出力するものである。算出演算回路１５は、外部から与えられた周波数情報に基づいて１／[２sin(ω) ]を演算により求め、その値を各微分演算回路１３，１４に出力するものである。数式演算回路１６は、Ａ／Ｄ変換回路１１，１２から入力された基準波信号データｘ[ｋ]と内部生成波信号データｙ[ｋ]、微分演算回路１３，１４から入力された微分基準波信号データｘ′[ｋ]と微分内部生成波信号データｙ′[ｋ]に基づいて、下記に示す(１２)〜(１４)式を演算するものである。
【００２６】
まず、微分演算回路１３，１４には、式（８）、（９）に示す基準波信号データｘ[ｋ]及び内部生成波信号データｙ[ｋ]が入力される。
【００２７】
【数５】
【００２８】
ここで、Ａ1は基準波信号の振幅値であり、Ａ2は内部生成波信号の振幅値である。また、「ω」は位相角速度であり、「ｋ」はＡ／Ｄ変換回路１１、１２によるサンプリングデータの時間軸上の位置を示す。
【００２９】
次いで、微分演算回路１３，１４では、基準波信号データｘ[ｋ]及び内部生成波信号データｙ[ｋ]に基づいて各信号データにおける直交成分ｘ′[ｋ]，ｙ′[ｋ]が以下の演算式(１０)、(１１)により求められる。
【００３０】
【数６】
【００３１】
そして、各信号データｘ[ｋ]，ｙ[ｋ]および、これらにおける直交成分ｘ′[ｋ]，ｙ′[ｋ]は、数式演算回路１６に入力され、下記に示す演算式(１２)、(１３)に基づく演算が行われることにより、cos(φ)，sin(φ)が求められ、演算式（１４）により位相差φが求められる。
【００３２】
【数７】
【００３３】
なお、cos(φ)，sin(φ)は、以下のようにして求められる。ここでは、アナログ信号として正弦波ｘ(θ)，ｙ(θ)を考えると、ｘ(θ)，ｙ (θ)は以下の(１５)、(１６)式で表される。
【００３４】
【数８】
【００３５】
ここで、ｘ(θ)，ｙ(θ)を微分した値ｘ′(θ)，ｙ′(θ)は、は、それぞれ以下の(１７)、(１８)式で表される。
【００３６】
【数９】
【００３７】
また、α＝θ、β＝θ−φとすると、α−β＝φとなる。そのため、sin(φ) ，cos(φ) は、それぞれ以下の(１９)、(２０)式で表される。
【００３８】
【数１０】
【００３９】
そして、（１５）〜（１８）式を変形してそれぞれ（１９）式、（２０）式に代入すると、sin(φ) ，cos(φ) は、それぞれ以下の(２１)、(２２)式で表される。
【００４０】
【数１１】
【００４１】
このように、位相差検出回路１では、入力される基準波信号データ、内部生成波信号データおよび周波数情報から、ディジタル信号処理により、上記した演算式（８）〜（１４）を用いて基準波と内部生成波との位相差φを求めるので、正確にかつ高速に位相差を求めることができる。
【００４２】
なお、実際には内部生成波信号データは（９）式において位相角速度ωも異なってくるので、上記により求めた位相差ｐｈ０により位相オフセット調整を行い、更に求めた位相差ｐｈ１に基づき位相角速度ω’を増減してωに近づける。これを繰り返すことで内部生成波の位相が基準波に同期され、内部生成波の周波数が基準波の周波数と一致する。具体的には以下のように行われる。
【００４３】
内部生成波の位相角速度をω’（＝ω−Δω：Δω＞０）とすると、内部生成波信号デ
ータｙ［ｋ］は（２３）式となり、この式を変形すると（２４）式となる。ｋ＝ｋ１のとき、（２４）式の内部生成波信号データｙ［ｋ］と（８）式の基準波信号データｘ［ｋ］との位相差を検出すると、ｐｈ０＝φ＋Δω・ｋ１となるので、この位相差ｐｈ０（内部
生成波が基準波より遅れている位相差）を内部生成波の位相に加えることで位相オフセット調整を行うと、（２５）式となり、この式を変形すると（２６）式となる。次に、ｋ＝ｋ２（ｋ２＞ｋ１）のとき、（２４）式の内部生成波信号データｙ［ｋ］と（８）式の基準波信号データｘ［ｋ］との位相差を検出すると、ｐｈ１＝Δω（ｋ２−ｋ１）となる。
Δω＞０、ｋ２＞ｋ１なのでｐｈ１＞０となり、ω’を増加させる。ω’がωと一致する
までこれを繰り返すことで、内部生成波の位相が基準波に同期され、内部生成波の周波数が基準波の周波数と一致する。
【００４４】
【数１２】
【００４５】
図１に戻って、位相オフセット調整回路２は、位相差検出回路１が出力する位相差データを位相オフセット調整データに変換して出力する。このデータ変換は、０〜２πの値となる位相差データを、図３（ａ）に示す位相情報アドレスのビット数ｎに対応した０〜２n−１の値に変換する。例えば、１／２πは２n-2−１，πは２n-1−１となる。実際は２進数となるので１／２π、πは上位２ビットがそれぞれ０１，１０でそれ以外が０となる。また、位相差検出回路１が出力する位相差データφは、内部生成波が基準波より遅れている位相差であり、逆に内部生成波が基準波より進んでいる場合はマイナスとなるので、２π＋φを位相差データとすることで、内部生成波が基準波より遅れている位相差とすることができる。
【００４６】
位相角速度調整回路３は、位相差検出回路１が出力する位相差データがプラス、すなわち、内部生成波の方が基準波より位相が遅れている場合は１、位相差データがマイナス、すなわち、内部生成波の方が基準波より位相が進んでいる場合は−１を位相角速度調整データとして出力する。
【００４７】
内部発振回路４は、正弦波生成回路５の同期を取るための基準クロックを発生させる発振源である。
【００４８】
正弦波生成回路５はいわゆるダイレクトディジタルシンセサイザ（以下、「ＤＤＳ」という）であり、位相オフセット調整回路２と位相角速度調整回路３からの入力により、正弦波を生成し内部生成波として出力する。また、正弦波生成回路５の出力である内部生成波は基準波との位相差を検出するために、位相差検出回路１に入力される。
【００４９】
ＤＤＳは１周期分の波形の振幅データを波形メモリに記憶してあり、波形メモリのアドレスを指す位相情報アドレスを変化させることで、出力する波形の周波数と位相を調整する。本願の正弦波生成回路５は、波形メモリに正弦波の振幅データを記憶している。位相情報アドレスの増加量がＮの場合、位相情報アドレスは基準クロックごとに０、Ｎ，２Ｎ，３Ｎ，…と増加していく。また、ｎビットで構成されている位相情報アドレスは２n−１、すなわちｎビットを超えると、オーバーフロー分は無視して下位ｎビットだけを用いるので、２n−１の次に０に戻る。よって、図４（ａ）のように位相情報アドレスの増加量が常にＮの場合、その入力に対して、波形メモリへの出力である位相情報アドレスは基準クロックごとにＮ増加し、図４（ｂ１）のようなのこぎり波となる。また、図３（ｂ）に示すように、波形メモリはｎビットで構成される各アドレスに正弦波の振幅を、１周期分、位相の順に格納している。よって、位相情報アドレスであるのこぎり波入力による波形メモリの出力は、正弦波の振幅に相当するディジタル値となる（図４（ｂ２)参照）。この出力をアナログ変換して、正弦波を出力する。
【００５０】
ここで、位相情報アドレスの増加量が大きい場合、位相情報アドレスが２n−１に達する間隔が短くなる。つまり出力正弦波の周期は短くなり、周波数が大きくなる（図４（ｃ１），(ｃ２)参照）。また、初めの位相情報アドレスをＮ’にすると、出力正弦波の位相はその分進むことになる（図４（ｄ１），（ｄ２)参照）。
【００５１】
図５は正弦波生成回路５の内部構成を示すブロック図である。正弦波生成回路５は、位相演算回路５１、波形メモリ５２、Ｄ／Ａ変換回路５３、フィルタ５４により構成されている。
【００５２】
位相演算回路５１は、位相角速度調整回路３より入力した位相角速度調整データと、位相オフセット調整回路２より入力した位相オフセット調整データとから、内部発振回路４による基準クロックに同期して、位相情報アドレスを決定し出力する。
【００５３】
位相演算回路５１は、位相角速度データレジスタ５１１、位相累算回路５１２、位相オフセット加算回路５１３により構成されている。
【００５４】
位相角速度データレジスタ５１１は、位相角速度調整回路３より入力された位相角速度調整データを、設定している位相角速度データに加算したうえで出力する。位相角速度データレジスタ５１１には、初期設定の周波数に応じた値を初期値として設定してあり、入力された位相角速度調整データの値により位相角速度データを１ずつ増減する。この位相角速度データが、先述の位相情報アドレスの増加量に該当し、位相角速度調整データにより正弦波生成回路の出力正弦波の周波数を微調整することになる。ここで、位相情報アドレスがｎビットで構成されていて、位相情報アドレスの増加量がＮの場合、位相情報アドレスは２n/Ｎ回の基準クロックを１回の周期としてオーバーフローする（図４（ｂ１）参照）。すなわち、基準クロックの周波数をｆclk［Ｈｚ］とすると、正弦波生成回路の出力正弦波の周波数はｆclk＊Ｎ／２n［Ｈｚ］となり、Ｎが１増加すると、ｆclk／２n［Ｈｚ］増加する。
【００５５】
例えば、位相情報アドレスが３２ビットで構成されていて、内部発振回路４の周波数が５０ＭＨｚの場合、１単位が約０．０１２Ｈｚとなる。位相情報アドレスのビット数により１単位の周波数が変わり、ビット数を大きくすることで精度の高い周波数調整ができる。また、初期設定周波数が１０ＭＨｚの場合、位相角速度データは１０ＭＨｚ／０．０１２Ｈｚで約８６９５６５２１７となり、この整数値が位相角速度データレジスタ５１１の初期値として設定されている。
【００５６】
位相累算回路５１２は、内部発振回路４からの基準クロックに同期して、位相角速度データレジスタ５１１が出力する位相角速度データを累積加算し、位相情報アドレスとして出力する。例えば、位相角速度データがＮの状態が続いている場合、基準クロックごとにＮ，２Ｎ，３Ｎ，…を出力し、２n−１の次に０に戻るのこぎり波出力となる（図４（ｂ１）参照）。
【００５７】
位相オフセット加算回路５１３は、位相累算回路５１２が出力する位相情報アドレスに位相オフセット調整回路２が出力する位相オフセット調整データを加算して出力する。内部生成波が基準波より遅れている位相を加えることで、内部生成波の位相を基準波に合わせる。例えば、位相オフセット調整データがＮ’＝２n-2−１（１／２πに相当）の場合、通常０から始まる位相情報アドレスがＮ’から始まって、図４（ｄ１）のようになり、この入力による後述の波形メモリ５３の出力は、図４（ｄ２）のように、位相が１／２π進むことになる。
【００５８】
波形メモリ５２は、位相演算回路５１が出力した位相情報アドレスに基づき、該当するアドレスに格納されていた正弦波の振幅データを波形データとして出力する。
【００５９】
Ｄ／Ａ変換回路５３は、内部発振回路４からの基準クロックに同期して、波形メモリ５２が出力する波形データをＤ／Ａ変換して、正弦波を出力する。
【００６０】
フィルタ５４は、Ｄ／Ａ変換回路５３が出力した正弦波から不要波（スプリアス）を除去して出力する。
【００６１】
こうして、正弦波生成回路５の出力である内部生成波と外部から入力された基準波との位相差を、位相差検出回路１で検出し、その位相差をなくすように正弦波生成回路５をフィードバック制御して内部生成波を生成することで、基準波と周波数が等しく、かつ位相が同期した正弦波を出力することができる。
【００６２】
次に、検出した位相差により位相と周波数を同期させる制御の処理手順について、図６に示すフローチャートを参照して説明する。
【００６３】
位相差検出回路１からの出力である位相差ｐｈ０（内部生成波と基準波の位相差、内部生成波のほうが遅れている場合プラスになる）を検出し（Ｓ１）、ｐｈ０が０かどうか判別する（Ｓ２）。ｐｈ０＝０（ステップＳ２：ＹＥＳ）の場合、すなわち内部生成波と基準波の位相があっている場合、位相を同期する必要がないので、ステップＳ４に進む。ｐｈ０≠０（ステップＳ２：ＮＯ）の場合、内部生成波と基準波の位相を同期するために、正弦波生成回路から出力する内部生成波の位相をｐｈ０進める（Ｓ３）。
【００６４】
ステップＳ３で位相を合わせても、周波数の違いによる位相差は残る。次に、この位相差ｐｈ１を検出し（Ｓ４）、ｐｈ１が０より大きいか否かを判別する（Ｓ５）。ｐｈ１＞０（ステップＳ５：ＹＥＳ）の場合、すなわち内部生成波の位相が基準波の位相より遅れている場合、内部生成波の位相角速度が小さいので、正弦波生成回路の位相角速度を増加させ（Ｓ６）、ステップＳ１に戻る。ｐｈ１＜＝０（ステップＳ５：ＮＯ）の場合、更にｐｈ１が０より小さいか否かを判別する（Ｓ７）。ｐｈ１＜０（ステップＳ７：ＹＥＳ）の場合、すなわち内部生成波の位相が基準波の位相より進んでいる場合、内部生成波の位相角速度が大きいので、正弦波生成回路の位相角を減少させ（Ｓ８）、ステップＳ１に戻る。ｐｈ１＝０（ステップ７：ＮＯ）の場合、内部生成波の位相が基準波の位相と同期しているので、そのまま位相角速度を変えずに、ステップＳ１に戻る。
【００６５】
これを繰り返すことで、位相が基準波に同期され、内部生成波の周波数が基準波の周波数と一致する。
【００６６】
上記のように、本実施形態によれば、入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力することができる。
【図面の簡単な説明】
【００６７】
【図１】本願発明に係るディジタル位相同期装置のブロック図である。
【図２】位相差検出回路１の内部構成を示すブロック図である。
【図３】位相情報アドレスと波形メモリを説明するための図である。
【図４】ＤＤＳの動作を説明するための図である。
【図５】正弦波生成回路５の内部構成を示すブロック図である。
【図６】検出した位相差により、位相と周波数を同期させる制御の処理手順を示すフローチャートである。
【図７】従来のＰＬＬ（位相同期回路）のブロック図である。
【符号の説明】
【００６８】
１ 位相差検出回路
１１，１２ Ａ／Ｄ変換回路
２ 位相オフセット調整回路
３ 位相角速度調整回路
４ 内部発振回路
５ 正弦波生成回路
【特許請求の範囲】
【請求項１】
外部から第一の正弦波を入力する正弦波入力手段と、
第二の正弦波を生成する正弦波生成手段と、
前記第一、第二の正弦波をそれぞれ第一、第二の正弦波信号データにＡ／Ｄ変換する変換手段と、
前記第一、第二の正弦波信号データの位相差を演算する位相差演算手段と、
前記位相差演算手段により演算された位相差に基づいて位相オフセット調整を行い、前記第二の正弦波の位相を、前記第一の正弦波の位相に同期させる位相調整手段と、
前記第二の正弦波の位相角速度を変化させることにより、前記第二の正弦波の周波数を前記第一の正弦波の周波数に一致させる周波数調整手段と、
前記位相調整手段および周波数調整手段により調整された前記第二の正弦波を出力する出力手段と
を備えることを特徴とする、ディジタル位相同期装置。
【請求項２】
前記位相差演算手段は、前記第一の正弦波信号データｘ[ｋ]と第二の正弦波信号データｙ[ｋ]の位相差を式（１）〜（７）により算出することを特徴とする請求項１に記載のディジタル位相同期装置。
【数１】
ここで、「ｘ’[ｋ]」，「ｙ’[ｋ]」はそれぞれｘ[ｋ] ，ｙ[ｋ]を微分した信号データ、「Ａ1」，「Ａ2」はそれぞれｘ[ｋ] ，ｙ[ｋ]の振幅値を示す。また、「ω」は位相角速度を示し、「ｋ＋１」は、サンプリングデータの時間軸上の位置ｋに対して１つ後の時間軸上の位置を示し、「ｋ−１」は、上記ｋに対して１つ前の時間軸上の位置を示す
【数２】
【請求項１】
外部から第一の正弦波を入力する正弦波入力手段と、
第二の正弦波を生成する正弦波生成手段と、
前記第一、第二の正弦波をそれぞれ第一、第二の正弦波信号データにＡ／Ｄ変換する変換手段と、
前記第一、第二の正弦波信号データの位相差を演算する位相差演算手段と、
前記位相差演算手段により演算された位相差に基づいて位相オフセット調整を行い、前記第二の正弦波の位相を、前記第一の正弦波の位相に同期させる位相調整手段と、
前記第二の正弦波の位相角速度を変化させることにより、前記第二の正弦波の周波数を前記第一の正弦波の周波数に一致させる周波数調整手段と、
前記位相調整手段および周波数調整手段により調整された前記第二の正弦波を出力する出力手段と
を備えることを特徴とする、ディジタル位相同期装置。
【請求項２】
前記位相差演算手段は、前記第一の正弦波信号データｘ[ｋ]と第二の正弦波信号データｙ[ｋ]の位相差を式（１）〜（７）により算出することを特徴とする請求項１に記載のディジタル位相同期装置。
【数１】
ここで、「ｘ’[ｋ]」，「ｙ’[ｋ]」はそれぞれｘ[ｋ] ，ｙ[ｋ]を微分した信号データ、「Ａ1」，「Ａ2」はそれぞれｘ[ｋ] ，ｙ[ｋ]の振幅値を示す。また、「ω」は位相角速度を示し、「ｋ＋１」は、サンプリングデータの時間軸上の位置ｋに対して１つ後の時間軸上の位置を示し、「ｋ−１」は、上記ｋに対して１つ前の時間軸上の位置を示す
【数２】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−２２１５４８（Ｐ２００７−２２１５４８Ａ）
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００６−４０８４５（Ｐ２００６−４０８４５）
【出願日】平成１８年２月１７日（２００６．２．１７）
【出願人】（００００００２６２）株式会社ダイヘン (990)
【Ｆターム（参考）】
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１８年２月１７日（２００６．２．１７）
【出願人】（００００００２６２）株式会社ダイヘン (990)
【Ｆターム（参考）】
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