分数分周ＰＬＬ装置、およびその制御方法
【課題】設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供すること
【解決手段】第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３は（Ｍ＋１）分周値となる。引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせて、負値の場合に（Ｍ−１）分周値、正値の場合に（Ｍ＋１）分周値となる。その後は、Ｍ分周となる。比較分周器４では、擬似乱数値Ｂｘを含む（ＭＮ＋Ａ＋Ｂｘ）の分周値が得られる。負値を含む擬似乱数をそのまま使用してΣΔ変調による分数分周を実現できる。
【解決手段】第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３は（Ｍ＋１）分周値となる。引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせて、負値の場合に（Ｍ−１）分周値、正値の場合に（Ｍ＋１）分周値となる。その後は、Ｍ分周となる。比較分周器４では、擬似乱数値Ｂｘを含む（ＭＮ＋Ａ＋Ｂｘ）の分周値が得られる。負値を含む擬似乱数をそのまま使用してΣΔ変調による分数分周を実現できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΣΔ変調を利用した分数分周ＰＬＬ装置に関するものであり、特に、1ΣΔ変調器からの出力信号に応じた分周値の設定に関するものである。
【背景技術】
【０００２】
特許文献１に開示されているＰＬＬ回路を図８に示す。ＰＬＬループを構成する比較分周器の分周値を分数とするＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ（分数分周ＰＬＬ装置）である。
【０００３】
ΣΔ変調器８０には比較信号ｆｐが入力される。そして、ΣΔ変調器８０は比較信号ｆｐをクロック信号として動作して、擬似乱数のＢｉｔ Ｓｔｒｅａｍを出力信号ｐｒｓとして加算器９０に出力する。例えば、ΣΔ変調器８０が３次の回路構成を有している場合、出力信号ｐｒｓは、−３〜＋４の間で変化する乱数となる。
【０００４】
また、加算器９０には固定分周値Ｎが入力される。そして、出力信号ｐｒｓと固定分周値Ｎとを加算して、比較分周器４０に出力する。比較分周器４０ではＮ−３〜Ｎ＋４の間で変化する分周値で分周動作が行われる。
【０００５】
ここで、ΣΔ変調器８０から出力される出力信号ｐｒｓは、０値を挟んで正負の値を含む乱数である。この乱数に応じて比較分周器４０の分周値が演算される。この場合、出力信号ｐｒｓが正負両極性の乱数であると演算処理が複雑にならざるを得ない。乱数値に応じて加算処理および減算処理の双方の演算処理が必要となるからである。そこで、加算器９０を備えて出力信号ｐｒｓに固定分周値Ｎを加算する。これにより、比較分周器４０には正値のみを入力することが可能となり、演算処理の簡略化を図ることができる。加算器９０では、固定分周値Ｎをオフセット値として、正負にまたがる出力信号ｐｒｓの乱数値を非負の乱数値にシフトする役割を有している。
【０００６】
【特許文献１】特開２００４−８０４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術では、出力信号ｐｒｓが有する本来の乱数値に対して、固定分数値Ｎ大きなオフセット値が比較分周器４０に入力されることになり、意図された分周値より大きな分周値が出力されてしまうおそれがある。このオフセット値を解消するためには、比較分周器４０に備えられているカウンタのカウント設定値をオフセット値分小さく調整する必要がある。ΣΔ変調器８０の変調次数に応じて調整すべきオフセット値が異なるため、比較分周器４０を構成するカウンタのカウント値を、その都度調整しなければならず、煩雑である。
【０００８】
また、出力信号ｐｒｓの乱数値をシフトするために、加算器９０や変換回路などの回路を追加しなければならず、回路構成の簡略化や消費電流の観点から問題がある。
【０００９】
本発明は前記背景技術に鑑みなされたものであり、設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明に係る分数分周ＰＬＬ装置は、０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調器を備えた分数分周ＰＬＬ装置であって、設定分周値、および該設定分周値に対して±Ｎで増減される−Ｎ分周値、＋Ｎ分周値を有する３モジュラスプリスケーラと、３モジュラスプリスケーラの出力信号が擬似乱数の絶対数値のサイクル数出力される間、３モジュラスプリスケーラに対して、擬似乱数が負値の場合には−Ｎ分周値を指令し、正値の場合には＋Ｎ分周値を指令する分数分周制御部とを備えることを特徴とする。
【００１１】
本発明の分数分周ＰＬＬ装置では、ΣΔ変調器を備えて、０値、正の整数値、または負の整数値であって平均値が所定分数値である擬似乱数を出力することにより分数分周が行われる。この場合、分数分周制御部により、設定分周値、設定分周値に対して−Ｎで減ぜられる−Ｎ分周値、および設定分周値に対して＋Ｎで加えられる＋Ｎ分周値の間で切り替えられる３モジュラスプリスケーラに対して、擬似乱数の絶対数値のサイクル数について３モジュラスプリスケーラの出力信号を選択し、擬似乱数が負値の場合には−Ｎ分周値を指令し、正値の場合には＋Ｎ分周値を指令する。
【００１２】
また、本発明に係る分数分周ＰＬＬ装置の制御方法では、０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調を利用した分数分周ＰＬＬ装置の制御方法であって、３モジュラスプリスケーラの出力信号が擬似乱数の絶対数値のサイクル数出力される間、擬似乱数が負値の場合に、３モジュラスプリスケーラの分周値を設定分周値からＮ分周を減じた分周値に設定するステップと、３モジュラスプリスケーラの出力信号が擬似乱数の絶対数値のサイクル数出力される間、擬似乱数が正値の場合に、３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定するステップとを有することを特徴とする。
【００１３】
本発明の分数分周ＰＬＬ装置の制御方法では、ΣΔ変調により出力される、０値、正の整数値、または負の整数値であって平均値が所定分数値である擬似乱数を利用して分数分周が行われる。この場合、３モジュラスプリスケーラの出力信号が擬似乱数の絶対数値のサイクル数出力される間、擬似乱数が負値の場合には３モジュラスプリスケーラの分周値を設定分周値からＮ分周を減じた分周値に設定し、擬似乱数が正値の場合には３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定する。
【００１４】
これにより、ΣΔ変調によって出力される擬似乱数の大きさおよび符号に応じて、３モジュラスプリスケーラの分周値を、設定分周値に対して−Ｎ分周値または＋Ｎ分周値に切り替える。ここで、擬似乱数の平均値は所定分数値に設定されているので、擬似乱数に応じて分周値が切り替えられる３モジュラスプリスケーラにおける平均化された分周値は、所定分数値にＮを乗じた値となる。擬似乱数をそのまま使用して所定分数値に応じた分周値を得ることができる。
【発明の効果】
【００１５】
本発明によれば、擬似乱数をそのまま使用することができるので、オフセット値を付与した場合に必要となるオフセット値の相殺のための追加パラメータの調整などが不要となると共に、回路構成を簡略化することができる分数分周ＰＬＬ装置、およびその制御方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の分数分周ＰＬＬ装置、およびその制御方法について具体化した実施形態を図１乃至図７に基づき図面を参照しつつ詳細に説明する。
【００１７】
近年、移動体通信等の無線通信分野を中心に様々な分野にＰＬＬ装置が利用されている。特に、携帯電話等の移動体通信の分野においては、キャリア周波数の有効利用が重要な課題であり高速な周波数の切替が要求される場合がある。周波数の切替時間であるロックアップタイムを短縮することが要求されている。また、通信品質を確保するために良好なＣ／Ｎ特性が要求されており、スプリアスの発生を抑制する必要がある。
【００１８】
これらの要求に有効なＰＬＬ装置として、ΣΔ変調を利用した分数分周ＰＬＬ装置が提案されている。分数分周動作により高速なロックアップタイム特性を確保しながら、ΣΔ変調により分周値をランダムに変化させることによりスプリアス特性の改善を図るものである。
【００１９】
図１に、本願のΣΔ変調を利用した分数分周ＰＬＬ装置についての実施形態を例示する。発振器１は、水晶振動子等を利用した基準クロック信号の出力回路である。発振器１から出力された基準クロック信号は基準分周器２に入力される。基準分周器２は、カウンタ回路で構成され、予め設定された分周値に応じて基準クロック信号を分周する。基準分周器２において分周された基準クロック信号は基準信号ｆｒとして出力され、位相比較器３に入力される。
【００２０】
位相比較器３には、比較分周器４から出力される比較信号ｆｐが更に入力される。位相比較器３では、基準信号ｆｒと比較信号ｆｐとの周波数差および位相差に応じたパルス信号を出力し、チャージポンプ回路５に入力される。
【００２１】
チャージポンプ回路５は、入力されるパルス信号に基づいた電圧信号を出力し、出力された電圧信号はローパスフィルタ（ＬＰＦ）６に入力される。ここで、チャージポンプ回路６から出力される電圧信号は、直流成分にパルス成分が重畳された信号である。直流成分はパルス信号の周波数変動に伴って変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【００２２】
ローパスフィルタ（ＬＰＦ）６は、入力される電圧信号を平滑し高周波数成分を除去した信号を出力し、電圧制御発振器（ＶＣＯ）７に出力する。電圧制御発振器（ＶＣＯ）７では、入力された信号を信号電圧に応じた周波数を有する信号に変換し、出力信号ｆｏｕｔとして出力する。出力信号ｆｏｕｔは外部回路に出力されると共に、比較分周器４に対して出力する。
【００２３】
比較分周器４は、図５において後述するとおりの回路構成を有している。ΣΔ変調器８から擬似乱数として出力される出力信号ｐｒｓに応じて分周値が調整される。比較分周器４では、調整された分周値に応じて、入力される出力信号ｆｏｕｔを分周して比較信号ｆｐが出力される。
【００２４】
ΣΔ変調器８は、比較信号ｆｐが入力されており、比較信号ｆｐをクロック信号としてΣΔ変調動作を行う。ΣΔ変調器８から出力される出力信号ｐｒｓは符号を含んだ擬似乱数を示す信号である。ΣΔ変調器８を構成する回路次数に応じたビット幅で構成されている。例えば、ΣΔ変調器８が３次の回路構成である場合、出力される擬似乱数は−３〜＋４の幅を有して出力される。出力信号ｐｒｓは、１ビットの符号ビットＳと２ビットの数値ビット列Ｄ１、Ｄ２とで構成される。
【００２５】
実施形態の分数分周ＰＬＬ装置（図１）では、ΣΔ変調器８から符号を含んで出力される出力信号ｐｒｓが、直接、比較分周器４に入力されて、分周値が調整される。比較分周器４に入力される乱数値についてオフセット値を付与することにより負値を含まない乱数値とする必要はない。
【００２６】
図２は、ΣΔ変調器８の具体例である。３次の回路構成について例示したものである。３個の積分器９ａ〜９ｃ、６個の微分器１０ａ〜１０ｆ、および加算器１１を備えて構成されている。
【００２７】
積分器９ａにはΣΔ変調器８の分子値Ｆが不図示の外部装置から入力される。積分器９ａはクロック信号ｆｐに基づいて入力値Ｆを累算し、その累算値が分母値（モジュロ値）Ｑより大きくなると、オーバーフロー信号ＯＶＦａを出力する。オーバーフロー後は、積分器９ａは累算値から分母値Ｑを除算し、さらに入力値Ｆの累算を継続する。
【００２８】
分母値（モジュロ値）Ｑは積分器９ａを構成するｎビットのビット列で表現される数値であり２ｎで設定される。分子値Ｆは分母値Ｑの累乗数ｎに対し（ｎ−１）ビットのデジタル信号で入力される。積分器９ａ〜９ｃの分母値Ｑは同一値である。例えば、積分器９ａ〜９ｃが２３ビット（ｎ＝２３）で構成されている場合には、Ｑ＝２２３＝８３８８６０８であり、分子値Ｆは２２ビットで構成されることとなる。
【００２９】
積分器９ａのオーバーフロー信号ＯＶＦａは、微分器１０ａ、１０ｂを介して入力信号ａとして加算器１１に供給される。また、積分器９ａの累算値Ｘ１は積分器９ｂに供給される。
【００３０】
積分器９ｂは、累算値Ｘ１を入力信号として累算動作を行い、その累算値Ｘ２を積分器９ｃに供給する。また、積分器９ｂから出力されるオーバーフロー信号ＯＶＦｂは、微分器１０ｃを介して入力信号ｂとして加算器１１に供給され、微分器１０ｃ、１０ｄを介して入力信号ｃとして加算器１１に供給される。
【００３１】
積分器９ｃは、累算値Ｘ２を入力信号として累算動作を行い、オーバーフロー信号ＯＶＦｃを出力する。オーバーフロー信号ＯＶＦｃは、入力信号ｄとして加算器１１に供給され、微分器１０ｅを介して入力信号ｅとして加算器１１に供給され、微分器１０ｅ、１０ｆを介して入力信号ｆとして加算器１１に供給される。
【００３２】
微分器１０ａ、１０ｂ、１０ｃは、クロック信号ｆｐに従う微分器１０ｄ、１０ｅ、１０ｆの動作による各入力信号ａ〜ｆのタイミングのずれを補正するために挿入されている。
【００３３】
加算器１１は、入力信号ａ〜ｆに基づいて、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−２）ｅ＋（＋１）ｆ
の演算を行う。これが擬似乱数として出力される。各入力信号ａ〜ｆに乗算される係数は、図３のパスカルの三角形に基づいて設定される係数である。上記の演算では、−３〜＋４の範囲の整数値が演算される。この擬似乱数の平均値Ｆ／Ｑが分数値となる。いわゆるＭＡＳＨ型の乱数である。
【００３４】
加算器１１から出力される出力信号ｐｒｓは、１ビットの符号ビットＳと２ビットの数値ビット列Ｄ１、Ｄ２とで構成されている。上式に基づいて演算された擬似乱数のうち、正負の符号は符号ビットＳとして出力され、数値部分については数値ビット列Ｄ１、Ｄ２によりデジタル値として出力される。
【００３５】
ここで、図４に、擬似乱数値と出力信号ｐｒｓとの対応表を示す。負値に対してＳ＝０が出力され、正値に対してＳ＝１が出力される。また、数値０〜３に対して（Ｄ２、Ｄ１）＝（０、０）、（０、１）、（１、０）、（１、１）が割り当てられる。尚、数値４に対しては（Ｄ２、Ｄ１）＝（０、０）が割り当てられる。
【００３６】
図５には比較分周器４の具体例を示す。電圧制御発振器（ＶＣＯ）７から出力される出力信号ｆｏｕｔは、３モジュラスプリスケーラ１３の入力端子（Ｉ）に入力される。３モジュラスプリスケーラ１３では、Ｍ分周を基本の設定分周値として、Ｍ分周から±１分周された（Ｍ±１）分周値を合わせた３つの分周値の何れかが選択される。選択された分周値により入力された出力信号ｆｏｕｔが分周され、出力端子（Ｏ）から第１分周信号ｆｐｒが出力される。
【００３７】
３モジュラスプリスケーラ１３において選択される分周値は、分周値設定端子（Ｔ１）、（Ｔ２）に入力される信号に応じて設定される。すなわち、図６に示すように、分周値設定端子（Ｔ１）、（Ｔ２）に入力される信号が、（０、０）の場合はＭ分周値が選択され、（１、０）の場合は（Ｍ−１）分周値が選択され、（０、１）または（１、１）の場合は（Ｍ＋１）分周値が選択される。
【００３８】
分周値設定端子（Ｔ１）には、後述する第３分周信号ｆＢが入力される。分周値設定端子（Ｔ２）には、論理和ゲート１７の出力信号が入力される。ここで、論理和ゲート１７には、論理積ゲート１８の出力信号と後述する第２分周信号ｆＡとが入力される。また、論理積ゲート１８には、ΣΔ変調器８から出力される出力信号ｐｒｓのうち符号ビットＳと後述する第３分周信号ｆＢとが入力される。
【００３９】
３モジュラスプリスケーラ１３から出力された第１分周信号ｆｐｒは、メインカウンタ１４、サブカウンタ１５、および制御カウンタ１６のそれぞれの入力端子（Ｉ）に入力される。
【００４０】
メインカウンタ１４は、第１分周信号ｆｐｒをＮカウントし、出力端子（Ｏ）からローレベル信号の比較信号ｆｐを出力する。これにより、第１分周信号ｆｐｒがＮ分周される。
【００４１】
サブカウンタ１５は、比較信号ｆｐが初期化端子（Ｒ）に入力される。ここで、初期化端子（Ｒ）は正論理入力とされる。メインカウンタ１４によるカウント動作の開始に伴いハイレベルの比較信号ｆｐが出力されることに応じて、カウント動作を開始する。第１分周信号ｆｐｒをＡカウントし、出力端子（Ｏ）からローレベルの第２分周信号ｆＡを出力する。これにより、第１分周信号ｆｐｒがＡ分周される。Ａカウント後は、メインカウンタ１４が第１分周信号ｆｐｒをＮカウントするまで、第２分周信号ｆＡはローレベルに維持される。
【００４２】
制御カウンタ１６は、第２分周信号ｆＡが初期化端子（Ｒ）に入力される。ここで、初期化端子（Ｒ）は負論理入力とされる。サブカウンタ１５による第１分周信号ｆｐｒのＡカウント動作の完了に伴いローレベルの第２分周信号ｆＡが出力されることに応じて、カウント動作を開始する。第１分周信号ｆｐｒをＢカウントし、出力端子（Ｏ）からローレベルの第３分周信号ｆＢを出力する。これにより、第１分周信号ｆｐｒがＢ分周される。Ｂカウント後は、サブカウンタ１５が第１分周信号ｆｐｒをＡカウントしカウント動作を完了するまで、第３分周信号ｆＢはローレベルに維持される。
【００４３】
制御カウンタ１６は、設定端子（Ｔ１）、（Ｔ２）を備えており、設定端子（Ｔ１）、（Ｔ２）に入力される２ビットのデジタル値をカウント値のＢとして設定される。ここで、制御カウンタ１６のビット構成は少なくともＢビットである。設定端子（Ｔ１）、（Ｔ２）に入力される２ビットのデジタル値（Ｔ２、Ｔ１）＝（０、１）、（１、０）、（１、１）の各々に対して、Ｂ＝１、２、３が設定される。ここで、設定端子（Ｔ１）、（Ｔ２）には、ΣΔ変調器８から出力される出力信号ｐｒｓのうち数値ビット列Ｄ１、Ｄ２が入力される。
【００４４】
図５に示す比較分周器４の動作タイミングチャートを図７に示す。図５の比較分周器４はメインカウンタ１４による第１分周信号ｆｐｒのＮカウントを基本時間とし、これを繰り返すことにより分周動作が行われる。図７は、基本時間のタイミングチャートを示している。
【００４５】
メインカウンタ１４による第１分周信号ｆｐｒのカウント動作の開始に伴い、比較信号ｆｐがハイレベルに遷移する。また、比較信号ｆｐのハイレベル遷移に応じて第２分周信号ｆＡもハイレベルに遷移する。メインカウンタ１４では、カウント動作が第１分周信号ｆｐｒのＮカウントまで継続し、ローレベルの比較信号ｆｐを出力する。サブカウンタ１５では、カウント動作が第１分周信号ｆｐｒのＡカウントまで継続する。この間、第２分周信号ｆＡはハイレベルが維持され、Ａカウントに応じてローレベルに遷移する。第２分周信号ｆＡのローレベル状態は、メインカウンタ１４により第１分周信号ｆｐｒがＮカウントされ比較信号ｆｐがハイレベルに遷移するまで、ローレベルに維持される。ここで、ＡカウントはＮカウントより小さなカウント数である。
【００４６】
制御カウンタ１６では、サブカウンタ１５による第１分周信号ｆｐｒのＡカウント動作に応じて出力される第２分周信号ｆＡのローレベル遷移を受けて、カウント動作が開始される。カウント動作の開始に伴い、第３分周信号ｆＢはハイレベルに遷移し、第１分周信号ｆｐｒのＢカウントまでハイレベルを維持する。Ｂカウントされると、ローレベルに遷移し、以後、第３分周信号ｆＢのローレベル状態は、サブカウンタ１５により第１分周信号ｆｐｒがＡカウントされ第１分周信号ｆＡがローレベルに遷移するまで維持される。ここで、ＢカウントはＮカウントより小さなカウント数であり、更に、ＡカウントとＢカウントとの和も、Ｎカウントより小さなカウント数である。
【００４７】
以上の動作によれば、メインカウンタ１４により第１分周信号ｆｐｒがＮカウントされる基本時間のうち、第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３の分周値設定端子（Ｔ１）は、第３分周信号ｆＢが入力されるためローレベルが入力され、３モジュラスプリスケーラ１３の分周値設定端子（Ｔ２）は、論理和ゲート１７を介して第２分周信号ｆＡのハイレベルによりハイレベルが入力される。これにより図６を参照すれば、３モジュラスプリスケーラ１３は、（Ｍ＋１）分周値が選択される。第１分周信号ｆｐｒの初期のＡサイクルでは、第１分周信号ｆｐｒは出力信号ｆｏｕｔを（Ｍ＋１）分周して出力する。
【００４８】
初期のＡサイクルに引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３の分周値設定端子（Ｔ１）はハイレベルが入力され、３モジュラスプリスケーラ１３の分周値設定端子（Ｔ２）は、論理和ゲート１７によりΣΔ変調器８から出力される符号ビットＳに応じてローレベルまたはハイレベルが入力される。論理積ゲート１８に入力される第３分周信号ｆＢがハイレベルであるため、符号ビットＳの論理レベルと同相の論理レベルが論理和ゲート１７に入力されるからである。ΣΔ変調器８から出力される擬似乱数が負値の場合にはローレベルが入力され、正値の場合はハイレベルが入力される。これにより図６を参照すれば、３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせ、負値の場合に（Ｍ−１）分周値が選択され、正値の場合に（Ｍ＋１）分周値が選択される。また、Ｂサイクルは、ΣΔ変調器８から出力される擬似乱数の絶対数値に合わせたサイクル数である。第１分周信号ｆｐｒの初期のＡサイクルに引き続き、擬似乱数の絶対数値に合わせたＢサイクルの期間、擬似乱数の符号に合わせて、分周値がＭ分周から±１増減されて出力信号ｆｏｕｔが分周され、第１分周信号ｆｐｒが出力される。
【００４９】
Ｂカウントに引き続く残りのサイクルでは、第２分周信号ｆＡおよび第３分周信号ｆＢは共にローレベルである。また、このとき、３モジュラスプリスケーラ１３の分周値設定端子（Ｔ１）にはローレベルが入力され、３モジュラスプリスケーラ１３の分周値設定端子（Ｔ２）には、論理積ゲート１８の出力信号はローレベルに固定され論理和ゲート１７には共にローレベルが入力されるため、ローレベルが入力される。これにより図６を参照すれば、３モジュラスプリスケーラ１３は、Ｍ分周値が選択される。第１分周信号ｆｐｒのＡおよびＢサイクルの後は、第１分周信号ｆｐｒは出力信号ｆｏｕｔをＭ分周して出力する。
【００５０】
以上より、比較分周器４における分周値は、
Ａ（Ｍ＋１）＋Ｂ（Ｍ＋ｘ）＋Ｍ（Ｎ−Ａ−Ｂ）＝ＭＮ＋Ａ＋Ｂｘ
となる。ここで、ｘは、−１または＋１を示す。符号ビットＳに応じて何れか一方が設定される擬似乱数の符号である。また、Ｂは数値ビット列Ｄ１、Ｄ２により設定される擬似乱数の絶対数値である。すなわち、Ｂｘは、擬似乱数そのものである。よって、比較分周器４による分周値は、メインカウンタ１４により設定されるＮ分周とサブカウンタ１５で設定されるＡ分周とを乗じた分周値に、ΣΔ変調器８から出力される擬似乱数の平均値である所定分数値（Ｆ／Ｑ）を加えた分周値となり、分数分周される。個々の基本時間では、分数分周を設定するＢｘが擬似乱数として与えられるので、スプリアスが抑制された特性を実現することができる。
【００５１】
以上説明したように本発明の実施形態によれば、ΣΔ変調器８による擬似乱数を使用して分数分周を実現する際、ΣΔ変調器８から出力される負値の擬似乱数をそのまま扱うことができるので、負値にオフセット値を加算して非負値に変換した上で分周値の演算処理を行う場合に比して簡略に分数分周を行うことができる。具体的には、オフセット値を加算するための加算器等の回路構成が不要であると共に、擬似乱数に加算されたオフセット値を相殺するために、サブカウンタ１５のカウント値（Ａカウント）を調整するなどの煩雑な回路定数の調整は不要である。回路構成の簡略化を図ることができると共に、回路定数の調整等の煩雑な作業を不要とすることができる。
【００５２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、比較分周器４において、サブカウンタ１５によるＡカウントに引き続いて制御カウンタ１６でＢカウントを行なう場合について例示したが、本発明はこれに限定されるものではない。サブカウンタ１５によるカウント動作と制御カウンタ１６によるカウント動作とは、第１分周信号ｆｐｒの動作サイクルにおいて重ならなければ良い。すなわち、Ａカウント動作とＢカウント動作とは、第１分周信号ｆｐｒの動作サイクルに関して、隣接する動作サイクルでカウント動作を行なう場合のほか、互いに離間した動作サイクルでカウント動作を行っても良い。
【００５３】
また、ΣΔ変調器８の回路構成について、３次の回路構成を例示して説明したが、本発明はこれに限定されるものではない。２次あるいは４次以上の回路構成においても同様に構成することができる。この場合、次数に応じて数値ビット列が増減するので、制御カウンタは、数値ビット列のビット数をカウントできるビット構成とするように、ΣΔ変調器８の次数にビット幅を合わせることが必要である。
【００５４】
また、本実施形態ではサブカウンタ１５を備えて構成される場合を例示したが、本発明はこれに限定されるものではない。サブカウンタ１５を備えていなくても構成することができる。この場合、出力される分周値は、（ＭＮ＋Ｂｘ）である。
【００５５】
また、３モジュラスプリスケーラ１３について、基本となる設定分周値であるＭ分周値に加えて、（Ｍ±１）分周値を備える場合について説明したが、本発明はこれに限定されるものではない。（Ｍ±Ｎ）分周値（Ｎは２以上の整数）を備えていても良い。
【００５６】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） ０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調器を備えた分数分周ＰＬＬ装置であって、
設定分周値、および該設定分周値に対して±Ｎで増減される−Ｎ分周値、＋Ｎ分周値を有する３モジュラスプリスケーラと、
前記３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記３モジュラスプリスケーラに対して、前記擬似乱数が負値の場合には前記−Ｎ分周値を指令し、正値の場合には前記＋Ｎ分周値を指令する分数分周制御部とを備えることを特徴とする分数分周ＰＬＬ装置。
（付記２） 前記分数分周制御部は、
前記ΣΔ変調器の出力信号のうち前記擬似乱数の絶対数値が特定される数値ビット列を目標値とし、前記３モジュラスプリスケーラの出力信号のサイクル数をカウントする制御カウンタを備え、
前記制御カウンタでのカウントが前記目標値に至るまでの間、前記ΣΔ変調器の出力信号のうち前記擬似乱数の符号が特定される符号ビットに応じて、前記３モジュラスプリスケーラの分周値が、前記−Ｎ分周値または前記＋Ｎ分周値に設定されることを特徴とする付記１に記載の分数分周ＰＬＬ装置。
（付記３） 前記制御カウンタは、前記数値ビット列を構成するビット数のカウンタであることを特徴とする付記２に記載の分数分周ＰＬＬ装置。
（付記４） 前記３モジュラスプリスケーラの出力信号について、第１所定サイクル数をカウントするメインカウンタと、
前記メインカウンタによる前記第１所定サイクル数のカウント動作期間ごとに動作し、前記３モジュラスプリスケーラの出力信号について、前記第１所定サイクル数より小さい第２所定サイクル数をカウントするサブカウンタとを備え、
前記制御カウンタは、前記サブカウンタの非カウント動作期間にカウント動作を行うことを特徴とする付記２に記載の分数分周ＰＬＬ装置。
（付記５） 前記制御カウンタは、前記サブカウンタによるカウント動作完了に応じて、カウント動作を開始することを特徴とする付記４に記載の分数分周ＰＬＬ装置。
（付記６） 前記サブカウンタによる前記第２所定サイクル数のカウント動作期間、前記３モジュラスプリスケーラの分周値は、前記＋Ｎ分周値に設定されることを特徴とする付記４に記載の分数分周ＰＬＬ装置。
（付記７） 前記３モジュラスプリスケーラは、Ｎ＝１であることを特徴とする付記６に記載の分数分周ＰＬＬ装置。
（付記８） 前記擬似乱数は、ＭＡＳＨ型の乱数であることを特徴とする付記１に記載の分数分周ＰＬＬ装置。
（付記９） ０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調を利用した分数分周ＰＬＬ装置の制御方法であって、
３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が負値の場合に、前記３モジュラスプリスケーラの分周値を設定分周値からＮ分周を減じた分周値に設定するステップと、
前記３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が正値の場合に、前記３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定するステップとを有することを特徴とする分数分周ＰＬＬ装置の制御方法。
（付記１０） 前記３モジュラスプリスケーラの出力信号について、第１所定サイクル数をカウントするステップと、
前記第１所定サイクル数をカウントするステップにおいて、前記３モジュラスプリスケーラの出力信号について、前記第１所定サイクル数より小さい第２所定サイクル数をカウントするステップとを有し、
前記第２所定サイクル数をカウントするステップは、前記擬似乱数の符号に応じて分周値を設定するステップとは異なるタイミングで行われることを特徴とする付記９に記載の分数分周ＰＬＬ装置の制御方法。
（付記１１） 前記擬似乱数の符号に応じて分周値を設定するステップは、前記第２所定サイクル数をカウントするステップの完了に応じて、開始されることを特徴とする付記１０に記載の分数分周ＰＬＬ装置の制御方法。
（付記１２） 前記第２所定サイクル数をカウントするステップでは、前記３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定することを特徴とする付記１０に記載の分数分周ＰＬＬ装置の制御方法。
（付記１３） 前記３モジュラスプリスケーラは、Ｎ＝１であることを特徴とする付記１２に記載の分数分周ＰＬＬ装置の制御方法。
（付記１４） 前記擬似乱数は、ＭＡＳＨ型の乱数であることを特徴とする付記９に記載の分数分周ＰＬＬ装置の制御方法。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態を示す回路ブロック図である。
【図２】ΣΔ変調器の具体例を示す回路ブロック図である。
【図３】パスカルの三角形を示す図である。
【図４】ΣΔ変調器の出力信号を示す図である。
【図５】比較分周器の具体例を示す図である。
【図６】３モジュラスプリスケーラの分周値の設定を示す図である。
【図７】比較分周器の動作タイミングチャートを示す図である。
【図８】背景技術の回路ブロック図である。
【符号の説明】
【００５８】
１ 発振器
２ 基準分周器
３ 位相比較器
５ チャージポンプ回路
６ ローパスフィルタ（ＬＰＦ）
７ 電圧制御発振器（ＶＣＯ）
８ ΣΔ変調器
９ａ〜９ｃ 積分器
１０ａ〜１０ｆ 微分器
１１ 加算器
１３ ３モジュラスプリスケーラ
１４ メインカウンタ
１５ サブカウンタ
１６ および制御カウンタ
１７ 論理和ゲート
１８ 論理積ゲート
ｆｐｒ 第１分周信号
ｆｐ 比較信号
ｆｒ 基準信号
ｆｏｕｔ 出力信号
ｆＡ 第２分周信号
ｆＢ 第３分周信号
ｐｒｓ 出力信号ｐｒｓ
Ｄ１、Ｄ２ 数値ビット列
Ｓ 符号ビットＳ
【技術分野】
【０００１】
本発明は、ΣΔ変調を利用した分数分周ＰＬＬ装置に関するものであり、特に、1ΣΔ変調器からの出力信号に応じた分周値の設定に関するものである。
【背景技術】
【０００２】
特許文献１に開示されているＰＬＬ回路を図８に示す。ＰＬＬループを構成する比較分周器の分周値を分数とするＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ（分数分周ＰＬＬ装置）である。
【０００３】
ΣΔ変調器８０には比較信号ｆｐが入力される。そして、ΣΔ変調器８０は比較信号ｆｐをクロック信号として動作して、擬似乱数のＢｉｔ Ｓｔｒｅａｍを出力信号ｐｒｓとして加算器９０に出力する。例えば、ΣΔ変調器８０が３次の回路構成を有している場合、出力信号ｐｒｓは、−３〜＋４の間で変化する乱数となる。
【０００４】
また、加算器９０には固定分周値Ｎが入力される。そして、出力信号ｐｒｓと固定分周値Ｎとを加算して、比較分周器４０に出力する。比較分周器４０ではＮ−３〜Ｎ＋４の間で変化する分周値で分周動作が行われる。
【０００５】
ここで、ΣΔ変調器８０から出力される出力信号ｐｒｓは、０値を挟んで正負の値を含む乱数である。この乱数に応じて比較分周器４０の分周値が演算される。この場合、出力信号ｐｒｓが正負両極性の乱数であると演算処理が複雑にならざるを得ない。乱数値に応じて加算処理および減算処理の双方の演算処理が必要となるからである。そこで、加算器９０を備えて出力信号ｐｒｓに固定分周値Ｎを加算する。これにより、比較分周器４０には正値のみを入力することが可能となり、演算処理の簡略化を図ることができる。加算器９０では、固定分周値Ｎをオフセット値として、正負にまたがる出力信号ｐｒｓの乱数値を非負の乱数値にシフトする役割を有している。
【０００６】
【特許文献１】特開２００４−８０４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術では、出力信号ｐｒｓが有する本来の乱数値に対して、固定分数値Ｎ大きなオフセット値が比較分周器４０に入力されることになり、意図された分周値より大きな分周値が出力されてしまうおそれがある。このオフセット値を解消するためには、比較分周器４０に備えられているカウンタのカウント設定値をオフセット値分小さく調整する必要がある。ΣΔ変調器８０の変調次数に応じて調整すべきオフセット値が異なるため、比較分周器４０を構成するカウンタのカウント値を、その都度調整しなければならず、煩雑である。
【０００８】
また、出力信号ｐｒｓの乱数値をシフトするために、加算器９０や変換回路などの回路を追加しなければならず、回路構成の簡略化や消費電流の観点から問題がある。
【０００９】
本発明は前記背景技術に鑑みなされたものであり、設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明に係る分数分周ＰＬＬ装置は、０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調器を備えた分数分周ＰＬＬ装置であって、設定分周値、および該設定分周値に対して±Ｎで増減される−Ｎ分周値、＋Ｎ分周値を有する３モジュラスプリスケーラと、３モジュラスプリスケーラの出力信号が擬似乱数の絶対数値のサイクル数出力される間、３モジュラスプリスケーラに対して、擬似乱数が負値の場合には−Ｎ分周値を指令し、正値の場合には＋Ｎ分周値を指令する分数分周制御部とを備えることを特徴とする。
【００１１】
本発明の分数分周ＰＬＬ装置では、ΣΔ変調器を備えて、０値、正の整数値、または負の整数値であって平均値が所定分数値である擬似乱数を出力することにより分数分周が行われる。この場合、分数分周制御部により、設定分周値、設定分周値に対して−Ｎで減ぜられる−Ｎ分周値、および設定分周値に対して＋Ｎで加えられる＋Ｎ分周値の間で切り替えられる３モジュラスプリスケーラに対して、擬似乱数の絶対数値のサイクル数について３モジュラスプリスケーラの出力信号を選択し、擬似乱数が負値の場合には−Ｎ分周値を指令し、正値の場合には＋Ｎ分周値を指令する。
【００１２】
また、本発明に係る分数分周ＰＬＬ装置の制御方法では、０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調を利用した分数分周ＰＬＬ装置の制御方法であって、３モジュラスプリスケーラの出力信号が擬似乱数の絶対数値のサイクル数出力される間、擬似乱数が負値の場合に、３モジュラスプリスケーラの分周値を設定分周値からＮ分周を減じた分周値に設定するステップと、３モジュラスプリスケーラの出力信号が擬似乱数の絶対数値のサイクル数出力される間、擬似乱数が正値の場合に、３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定するステップとを有することを特徴とする。
【００１３】
本発明の分数分周ＰＬＬ装置の制御方法では、ΣΔ変調により出力される、０値、正の整数値、または負の整数値であって平均値が所定分数値である擬似乱数を利用して分数分周が行われる。この場合、３モジュラスプリスケーラの出力信号が擬似乱数の絶対数値のサイクル数出力される間、擬似乱数が負値の場合には３モジュラスプリスケーラの分周値を設定分周値からＮ分周を減じた分周値に設定し、擬似乱数が正値の場合には３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定する。
【００１４】
これにより、ΣΔ変調によって出力される擬似乱数の大きさおよび符号に応じて、３モジュラスプリスケーラの分周値を、設定分周値に対して−Ｎ分周値または＋Ｎ分周値に切り替える。ここで、擬似乱数の平均値は所定分数値に設定されているので、擬似乱数に応じて分周値が切り替えられる３モジュラスプリスケーラにおける平均化された分周値は、所定分数値にＮを乗じた値となる。擬似乱数をそのまま使用して所定分数値に応じた分周値を得ることができる。
【発明の効果】
【００１５】
本発明によれば、擬似乱数をそのまま使用することができるので、オフセット値を付与した場合に必要となるオフセット値の相殺のための追加パラメータの調整などが不要となると共に、回路構成を簡略化することができる分数分周ＰＬＬ装置、およびその制御方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の分数分周ＰＬＬ装置、およびその制御方法について具体化した実施形態を図１乃至図７に基づき図面を参照しつつ詳細に説明する。
【００１７】
近年、移動体通信等の無線通信分野を中心に様々な分野にＰＬＬ装置が利用されている。特に、携帯電話等の移動体通信の分野においては、キャリア周波数の有効利用が重要な課題であり高速な周波数の切替が要求される場合がある。周波数の切替時間であるロックアップタイムを短縮することが要求されている。また、通信品質を確保するために良好なＣ／Ｎ特性が要求されており、スプリアスの発生を抑制する必要がある。
【００１８】
これらの要求に有効なＰＬＬ装置として、ΣΔ変調を利用した分数分周ＰＬＬ装置が提案されている。分数分周動作により高速なロックアップタイム特性を確保しながら、ΣΔ変調により分周値をランダムに変化させることによりスプリアス特性の改善を図るものである。
【００１９】
図１に、本願のΣΔ変調を利用した分数分周ＰＬＬ装置についての実施形態を例示する。発振器１は、水晶振動子等を利用した基準クロック信号の出力回路である。発振器１から出力された基準クロック信号は基準分周器２に入力される。基準分周器２は、カウンタ回路で構成され、予め設定された分周値に応じて基準クロック信号を分周する。基準分周器２において分周された基準クロック信号は基準信号ｆｒとして出力され、位相比較器３に入力される。
【００２０】
位相比較器３には、比較分周器４から出力される比較信号ｆｐが更に入力される。位相比較器３では、基準信号ｆｒと比較信号ｆｐとの周波数差および位相差に応じたパルス信号を出力し、チャージポンプ回路５に入力される。
【００２１】
チャージポンプ回路５は、入力されるパルス信号に基づいた電圧信号を出力し、出力された電圧信号はローパスフィルタ（ＬＰＦ）６に入力される。ここで、チャージポンプ回路６から出力される電圧信号は、直流成分にパルス成分が重畳された信号である。直流成分はパルス信号の周波数変動に伴って変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【００２２】
ローパスフィルタ（ＬＰＦ）６は、入力される電圧信号を平滑し高周波数成分を除去した信号を出力し、電圧制御発振器（ＶＣＯ）７に出力する。電圧制御発振器（ＶＣＯ）７では、入力された信号を信号電圧に応じた周波数を有する信号に変換し、出力信号ｆｏｕｔとして出力する。出力信号ｆｏｕｔは外部回路に出力されると共に、比較分周器４に対して出力する。
【００２３】
比較分周器４は、図５において後述するとおりの回路構成を有している。ΣΔ変調器８から擬似乱数として出力される出力信号ｐｒｓに応じて分周値が調整される。比較分周器４では、調整された分周値に応じて、入力される出力信号ｆｏｕｔを分周して比較信号ｆｐが出力される。
【００２４】
ΣΔ変調器８は、比較信号ｆｐが入力されており、比較信号ｆｐをクロック信号としてΣΔ変調動作を行う。ΣΔ変調器８から出力される出力信号ｐｒｓは符号を含んだ擬似乱数を示す信号である。ΣΔ変調器８を構成する回路次数に応じたビット幅で構成されている。例えば、ΣΔ変調器８が３次の回路構成である場合、出力される擬似乱数は−３〜＋４の幅を有して出力される。出力信号ｐｒｓは、１ビットの符号ビットＳと２ビットの数値ビット列Ｄ１、Ｄ２とで構成される。
【００２５】
実施形態の分数分周ＰＬＬ装置（図１）では、ΣΔ変調器８から符号を含んで出力される出力信号ｐｒｓが、直接、比較分周器４に入力されて、分周値が調整される。比較分周器４に入力される乱数値についてオフセット値を付与することにより負値を含まない乱数値とする必要はない。
【００２６】
図２は、ΣΔ変調器８の具体例である。３次の回路構成について例示したものである。３個の積分器９ａ〜９ｃ、６個の微分器１０ａ〜１０ｆ、および加算器１１を備えて構成されている。
【００２７】
積分器９ａにはΣΔ変調器８の分子値Ｆが不図示の外部装置から入力される。積分器９ａはクロック信号ｆｐに基づいて入力値Ｆを累算し、その累算値が分母値（モジュロ値）Ｑより大きくなると、オーバーフロー信号ＯＶＦａを出力する。オーバーフロー後は、積分器９ａは累算値から分母値Ｑを除算し、さらに入力値Ｆの累算を継続する。
【００２８】
分母値（モジュロ値）Ｑは積分器９ａを構成するｎビットのビット列で表現される数値であり２ｎで設定される。分子値Ｆは分母値Ｑの累乗数ｎに対し（ｎ−１）ビットのデジタル信号で入力される。積分器９ａ〜９ｃの分母値Ｑは同一値である。例えば、積分器９ａ〜９ｃが２３ビット（ｎ＝２３）で構成されている場合には、Ｑ＝２２３＝８３８８６０８であり、分子値Ｆは２２ビットで構成されることとなる。
【００２９】
積分器９ａのオーバーフロー信号ＯＶＦａは、微分器１０ａ、１０ｂを介して入力信号ａとして加算器１１に供給される。また、積分器９ａの累算値Ｘ１は積分器９ｂに供給される。
【００３０】
積分器９ｂは、累算値Ｘ１を入力信号として累算動作を行い、その累算値Ｘ２を積分器９ｃに供給する。また、積分器９ｂから出力されるオーバーフロー信号ＯＶＦｂは、微分器１０ｃを介して入力信号ｂとして加算器１１に供給され、微分器１０ｃ、１０ｄを介して入力信号ｃとして加算器１１に供給される。
【００３１】
積分器９ｃは、累算値Ｘ２を入力信号として累算動作を行い、オーバーフロー信号ＯＶＦｃを出力する。オーバーフロー信号ＯＶＦｃは、入力信号ｄとして加算器１１に供給され、微分器１０ｅを介して入力信号ｅとして加算器１１に供給され、微分器１０ｅ、１０ｆを介して入力信号ｆとして加算器１１に供給される。
【００３２】
微分器１０ａ、１０ｂ、１０ｃは、クロック信号ｆｐに従う微分器１０ｄ、１０ｅ、１０ｆの動作による各入力信号ａ〜ｆのタイミングのずれを補正するために挿入されている。
【００３３】
加算器１１は、入力信号ａ〜ｆに基づいて、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−２）ｅ＋（＋１）ｆ
の演算を行う。これが擬似乱数として出力される。各入力信号ａ〜ｆに乗算される係数は、図３のパスカルの三角形に基づいて設定される係数である。上記の演算では、−３〜＋４の範囲の整数値が演算される。この擬似乱数の平均値Ｆ／Ｑが分数値となる。いわゆるＭＡＳＨ型の乱数である。
【００３４】
加算器１１から出力される出力信号ｐｒｓは、１ビットの符号ビットＳと２ビットの数値ビット列Ｄ１、Ｄ２とで構成されている。上式に基づいて演算された擬似乱数のうち、正負の符号は符号ビットＳとして出力され、数値部分については数値ビット列Ｄ１、Ｄ２によりデジタル値として出力される。
【００３５】
ここで、図４に、擬似乱数値と出力信号ｐｒｓとの対応表を示す。負値に対してＳ＝０が出力され、正値に対してＳ＝１が出力される。また、数値０〜３に対して（Ｄ２、Ｄ１）＝（０、０）、（０、１）、（１、０）、（１、１）が割り当てられる。尚、数値４に対しては（Ｄ２、Ｄ１）＝（０、０）が割り当てられる。
【００３６】
図５には比較分周器４の具体例を示す。電圧制御発振器（ＶＣＯ）７から出力される出力信号ｆｏｕｔは、３モジュラスプリスケーラ１３の入力端子（Ｉ）に入力される。３モジュラスプリスケーラ１３では、Ｍ分周を基本の設定分周値として、Ｍ分周から±１分周された（Ｍ±１）分周値を合わせた３つの分周値の何れかが選択される。選択された分周値により入力された出力信号ｆｏｕｔが分周され、出力端子（Ｏ）から第１分周信号ｆｐｒが出力される。
【００３７】
３モジュラスプリスケーラ１３において選択される分周値は、分周値設定端子（Ｔ１）、（Ｔ２）に入力される信号に応じて設定される。すなわち、図６に示すように、分周値設定端子（Ｔ１）、（Ｔ２）に入力される信号が、（０、０）の場合はＭ分周値が選択され、（１、０）の場合は（Ｍ−１）分周値が選択され、（０、１）または（１、１）の場合は（Ｍ＋１）分周値が選択される。
【００３８】
分周値設定端子（Ｔ１）には、後述する第３分周信号ｆＢが入力される。分周値設定端子（Ｔ２）には、論理和ゲート１７の出力信号が入力される。ここで、論理和ゲート１７には、論理積ゲート１８の出力信号と後述する第２分周信号ｆＡとが入力される。また、論理積ゲート１８には、ΣΔ変調器８から出力される出力信号ｐｒｓのうち符号ビットＳと後述する第３分周信号ｆＢとが入力される。
【００３９】
３モジュラスプリスケーラ１３から出力された第１分周信号ｆｐｒは、メインカウンタ１４、サブカウンタ１５、および制御カウンタ１６のそれぞれの入力端子（Ｉ）に入力される。
【００４０】
メインカウンタ１４は、第１分周信号ｆｐｒをＮカウントし、出力端子（Ｏ）からローレベル信号の比較信号ｆｐを出力する。これにより、第１分周信号ｆｐｒがＮ分周される。
【００４１】
サブカウンタ１５は、比較信号ｆｐが初期化端子（Ｒ）に入力される。ここで、初期化端子（Ｒ）は正論理入力とされる。メインカウンタ１４によるカウント動作の開始に伴いハイレベルの比較信号ｆｐが出力されることに応じて、カウント動作を開始する。第１分周信号ｆｐｒをＡカウントし、出力端子（Ｏ）からローレベルの第２分周信号ｆＡを出力する。これにより、第１分周信号ｆｐｒがＡ分周される。Ａカウント後は、メインカウンタ１４が第１分周信号ｆｐｒをＮカウントするまで、第２分周信号ｆＡはローレベルに維持される。
【００４２】
制御カウンタ１６は、第２分周信号ｆＡが初期化端子（Ｒ）に入力される。ここで、初期化端子（Ｒ）は負論理入力とされる。サブカウンタ１５による第１分周信号ｆｐｒのＡカウント動作の完了に伴いローレベルの第２分周信号ｆＡが出力されることに応じて、カウント動作を開始する。第１分周信号ｆｐｒをＢカウントし、出力端子（Ｏ）からローレベルの第３分周信号ｆＢを出力する。これにより、第１分周信号ｆｐｒがＢ分周される。Ｂカウント後は、サブカウンタ１５が第１分周信号ｆｐｒをＡカウントしカウント動作を完了するまで、第３分周信号ｆＢはローレベルに維持される。
【００４３】
制御カウンタ１６は、設定端子（Ｔ１）、（Ｔ２）を備えており、設定端子（Ｔ１）、（Ｔ２）に入力される２ビットのデジタル値をカウント値のＢとして設定される。ここで、制御カウンタ１６のビット構成は少なくともＢビットである。設定端子（Ｔ１）、（Ｔ２）に入力される２ビットのデジタル値（Ｔ２、Ｔ１）＝（０、１）、（１、０）、（１、１）の各々に対して、Ｂ＝１、２、３が設定される。ここで、設定端子（Ｔ１）、（Ｔ２）には、ΣΔ変調器８から出力される出力信号ｐｒｓのうち数値ビット列Ｄ１、Ｄ２が入力される。
【００４４】
図５に示す比較分周器４の動作タイミングチャートを図７に示す。図５の比較分周器４はメインカウンタ１４による第１分周信号ｆｐｒのＮカウントを基本時間とし、これを繰り返すことにより分周動作が行われる。図７は、基本時間のタイミングチャートを示している。
【００４５】
メインカウンタ１４による第１分周信号ｆｐｒのカウント動作の開始に伴い、比較信号ｆｐがハイレベルに遷移する。また、比較信号ｆｐのハイレベル遷移に応じて第２分周信号ｆＡもハイレベルに遷移する。メインカウンタ１４では、カウント動作が第１分周信号ｆｐｒのＮカウントまで継続し、ローレベルの比較信号ｆｐを出力する。サブカウンタ１５では、カウント動作が第１分周信号ｆｐｒのＡカウントまで継続する。この間、第２分周信号ｆＡはハイレベルが維持され、Ａカウントに応じてローレベルに遷移する。第２分周信号ｆＡのローレベル状態は、メインカウンタ１４により第１分周信号ｆｐｒがＮカウントされ比較信号ｆｐがハイレベルに遷移するまで、ローレベルに維持される。ここで、ＡカウントはＮカウントより小さなカウント数である。
【００４６】
制御カウンタ１６では、サブカウンタ１５による第１分周信号ｆｐｒのＡカウント動作に応じて出力される第２分周信号ｆＡのローレベル遷移を受けて、カウント動作が開始される。カウント動作の開始に伴い、第３分周信号ｆＢはハイレベルに遷移し、第１分周信号ｆｐｒのＢカウントまでハイレベルを維持する。Ｂカウントされると、ローレベルに遷移し、以後、第３分周信号ｆＢのローレベル状態は、サブカウンタ１５により第１分周信号ｆｐｒがＡカウントされ第１分周信号ｆＡがローレベルに遷移するまで維持される。ここで、ＢカウントはＮカウントより小さなカウント数であり、更に、ＡカウントとＢカウントとの和も、Ｎカウントより小さなカウント数である。
【００４７】
以上の動作によれば、メインカウンタ１４により第１分周信号ｆｐｒがＮカウントされる基本時間のうち、第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３の分周値設定端子（Ｔ１）は、第３分周信号ｆＢが入力されるためローレベルが入力され、３モジュラスプリスケーラ１３の分周値設定端子（Ｔ２）は、論理和ゲート１７を介して第２分周信号ｆＡのハイレベルによりハイレベルが入力される。これにより図６を参照すれば、３モジュラスプリスケーラ１３は、（Ｍ＋１）分周値が選択される。第１分周信号ｆｐｒの初期のＡサイクルでは、第１分周信号ｆｐｒは出力信号ｆｏｕｔを（Ｍ＋１）分周して出力する。
【００４８】
初期のＡサイクルに引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３の分周値設定端子（Ｔ１）はハイレベルが入力され、３モジュラスプリスケーラ１３の分周値設定端子（Ｔ２）は、論理和ゲート１７によりΣΔ変調器８から出力される符号ビットＳに応じてローレベルまたはハイレベルが入力される。論理積ゲート１８に入力される第３分周信号ｆＢがハイレベルであるため、符号ビットＳの論理レベルと同相の論理レベルが論理和ゲート１７に入力されるからである。ΣΔ変調器８から出力される擬似乱数が負値の場合にはローレベルが入力され、正値の場合はハイレベルが入力される。これにより図６を参照すれば、３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせ、負値の場合に（Ｍ−１）分周値が選択され、正値の場合に（Ｍ＋１）分周値が選択される。また、Ｂサイクルは、ΣΔ変調器８から出力される擬似乱数の絶対数値に合わせたサイクル数である。第１分周信号ｆｐｒの初期のＡサイクルに引き続き、擬似乱数の絶対数値に合わせたＢサイクルの期間、擬似乱数の符号に合わせて、分周値がＭ分周から±１増減されて出力信号ｆｏｕｔが分周され、第１分周信号ｆｐｒが出力される。
【００４９】
Ｂカウントに引き続く残りのサイクルでは、第２分周信号ｆＡおよび第３分周信号ｆＢは共にローレベルである。また、このとき、３モジュラスプリスケーラ１３の分周値設定端子（Ｔ１）にはローレベルが入力され、３モジュラスプリスケーラ１３の分周値設定端子（Ｔ２）には、論理積ゲート１８の出力信号はローレベルに固定され論理和ゲート１７には共にローレベルが入力されるため、ローレベルが入力される。これにより図６を参照すれば、３モジュラスプリスケーラ１３は、Ｍ分周値が選択される。第１分周信号ｆｐｒのＡおよびＢサイクルの後は、第１分周信号ｆｐｒは出力信号ｆｏｕｔをＭ分周して出力する。
【００５０】
以上より、比較分周器４における分周値は、
Ａ（Ｍ＋１）＋Ｂ（Ｍ＋ｘ）＋Ｍ（Ｎ−Ａ−Ｂ）＝ＭＮ＋Ａ＋Ｂｘ
となる。ここで、ｘは、−１または＋１を示す。符号ビットＳに応じて何れか一方が設定される擬似乱数の符号である。また、Ｂは数値ビット列Ｄ１、Ｄ２により設定される擬似乱数の絶対数値である。すなわち、Ｂｘは、擬似乱数そのものである。よって、比較分周器４による分周値は、メインカウンタ１４により設定されるＮ分周とサブカウンタ１５で設定されるＡ分周とを乗じた分周値に、ΣΔ変調器８から出力される擬似乱数の平均値である所定分数値（Ｆ／Ｑ）を加えた分周値となり、分数分周される。個々の基本時間では、分数分周を設定するＢｘが擬似乱数として与えられるので、スプリアスが抑制された特性を実現することができる。
【００５１】
以上説明したように本発明の実施形態によれば、ΣΔ変調器８による擬似乱数を使用して分数分周を実現する際、ΣΔ変調器８から出力される負値の擬似乱数をそのまま扱うことができるので、負値にオフセット値を加算して非負値に変換した上で分周値の演算処理を行う場合に比して簡略に分数分周を行うことができる。具体的には、オフセット値を加算するための加算器等の回路構成が不要であると共に、擬似乱数に加算されたオフセット値を相殺するために、サブカウンタ１５のカウント値（Ａカウント）を調整するなどの煩雑な回路定数の調整は不要である。回路構成の簡略化を図ることができると共に、回路定数の調整等の煩雑な作業を不要とすることができる。
【００５２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、比較分周器４において、サブカウンタ１５によるＡカウントに引き続いて制御カウンタ１６でＢカウントを行なう場合について例示したが、本発明はこれに限定されるものではない。サブカウンタ１５によるカウント動作と制御カウンタ１６によるカウント動作とは、第１分周信号ｆｐｒの動作サイクルにおいて重ならなければ良い。すなわち、Ａカウント動作とＢカウント動作とは、第１分周信号ｆｐｒの動作サイクルに関して、隣接する動作サイクルでカウント動作を行なう場合のほか、互いに離間した動作サイクルでカウント動作を行っても良い。
【００５３】
また、ΣΔ変調器８の回路構成について、３次の回路構成を例示して説明したが、本発明はこれに限定されるものではない。２次あるいは４次以上の回路構成においても同様に構成することができる。この場合、次数に応じて数値ビット列が増減するので、制御カウンタは、数値ビット列のビット数をカウントできるビット構成とするように、ΣΔ変調器８の次数にビット幅を合わせることが必要である。
【００５４】
また、本実施形態ではサブカウンタ１５を備えて構成される場合を例示したが、本発明はこれに限定されるものではない。サブカウンタ１５を備えていなくても構成することができる。この場合、出力される分周値は、（ＭＮ＋Ｂｘ）である。
【００５５】
また、３モジュラスプリスケーラ１３について、基本となる設定分周値であるＭ分周値に加えて、（Ｍ±１）分周値を備える場合について説明したが、本発明はこれに限定されるものではない。（Ｍ±Ｎ）分周値（Ｎは２以上の整数）を備えていても良い。
【００５６】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） ０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調器を備えた分数分周ＰＬＬ装置であって、
設定分周値、および該設定分周値に対して±Ｎで増減される−Ｎ分周値、＋Ｎ分周値を有する３モジュラスプリスケーラと、
前記３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記３モジュラスプリスケーラに対して、前記擬似乱数が負値の場合には前記−Ｎ分周値を指令し、正値の場合には前記＋Ｎ分周値を指令する分数分周制御部とを備えることを特徴とする分数分周ＰＬＬ装置。
（付記２） 前記分数分周制御部は、
前記ΣΔ変調器の出力信号のうち前記擬似乱数の絶対数値が特定される数値ビット列を目標値とし、前記３モジュラスプリスケーラの出力信号のサイクル数をカウントする制御カウンタを備え、
前記制御カウンタでのカウントが前記目標値に至るまでの間、前記ΣΔ変調器の出力信号のうち前記擬似乱数の符号が特定される符号ビットに応じて、前記３モジュラスプリスケーラの分周値が、前記−Ｎ分周値または前記＋Ｎ分周値に設定されることを特徴とする付記１に記載の分数分周ＰＬＬ装置。
（付記３） 前記制御カウンタは、前記数値ビット列を構成するビット数のカウンタであることを特徴とする付記２に記載の分数分周ＰＬＬ装置。
（付記４） 前記３モジュラスプリスケーラの出力信号について、第１所定サイクル数をカウントするメインカウンタと、
前記メインカウンタによる前記第１所定サイクル数のカウント動作期間ごとに動作し、前記３モジュラスプリスケーラの出力信号について、前記第１所定サイクル数より小さい第２所定サイクル数をカウントするサブカウンタとを備え、
前記制御カウンタは、前記サブカウンタの非カウント動作期間にカウント動作を行うことを特徴とする付記２に記載の分数分周ＰＬＬ装置。
（付記５） 前記制御カウンタは、前記サブカウンタによるカウント動作完了に応じて、カウント動作を開始することを特徴とする付記４に記載の分数分周ＰＬＬ装置。
（付記６） 前記サブカウンタによる前記第２所定サイクル数のカウント動作期間、前記３モジュラスプリスケーラの分周値は、前記＋Ｎ分周値に設定されることを特徴とする付記４に記載の分数分周ＰＬＬ装置。
（付記７） 前記３モジュラスプリスケーラは、Ｎ＝１であることを特徴とする付記６に記載の分数分周ＰＬＬ装置。
（付記８） 前記擬似乱数は、ＭＡＳＨ型の乱数であることを特徴とする付記１に記載の分数分周ＰＬＬ装置。
（付記９） ０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調を利用した分数分周ＰＬＬ装置の制御方法であって、
３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が負値の場合に、前記３モジュラスプリスケーラの分周値を設定分周値からＮ分周を減じた分周値に設定するステップと、
前記３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が正値の場合に、前記３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定するステップとを有することを特徴とする分数分周ＰＬＬ装置の制御方法。
（付記１０） 前記３モジュラスプリスケーラの出力信号について、第１所定サイクル数をカウントするステップと、
前記第１所定サイクル数をカウントするステップにおいて、前記３モジュラスプリスケーラの出力信号について、前記第１所定サイクル数より小さい第２所定サイクル数をカウントするステップとを有し、
前記第２所定サイクル数をカウントするステップは、前記擬似乱数の符号に応じて分周値を設定するステップとは異なるタイミングで行われることを特徴とする付記９に記載の分数分周ＰＬＬ装置の制御方法。
（付記１１） 前記擬似乱数の符号に応じて分周値を設定するステップは、前記第２所定サイクル数をカウントするステップの完了に応じて、開始されることを特徴とする付記１０に記載の分数分周ＰＬＬ装置の制御方法。
（付記１２） 前記第２所定サイクル数をカウントするステップでは、前記３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定することを特徴とする付記１０に記載の分数分周ＰＬＬ装置の制御方法。
（付記１３） 前記３モジュラスプリスケーラは、Ｎ＝１であることを特徴とする付記１２に記載の分数分周ＰＬＬ装置の制御方法。
（付記１４） 前記擬似乱数は、ＭＡＳＨ型の乱数であることを特徴とする付記９に記載の分数分周ＰＬＬ装置の制御方法。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態を示す回路ブロック図である。
【図２】ΣΔ変調器の具体例を示す回路ブロック図である。
【図３】パスカルの三角形を示す図である。
【図４】ΣΔ変調器の出力信号を示す図である。
【図５】比較分周器の具体例を示す図である。
【図６】３モジュラスプリスケーラの分周値の設定を示す図である。
【図７】比較分周器の動作タイミングチャートを示す図である。
【図８】背景技術の回路ブロック図である。
【符号の説明】
【００５８】
１ 発振器
２ 基準分周器
３ 位相比較器
５ チャージポンプ回路
６ ローパスフィルタ（ＬＰＦ）
７ 電圧制御発振器（ＶＣＯ）
８ ΣΔ変調器
９ａ〜９ｃ 積分器
１０ａ〜１０ｆ 微分器
１１ 加算器
１３ ３モジュラスプリスケーラ
１４ メインカウンタ
１５ サブカウンタ
１６ および制御カウンタ
１７ 論理和ゲート
１８ 論理積ゲート
ｆｐｒ 第１分周信号
ｆｐ 比較信号
ｆｒ 基準信号
ｆｏｕｔ 出力信号
ｆＡ 第２分周信号
ｆＢ 第３分周信号
ｐｒｓ 出力信号ｐｒｓ
Ｄ１、Ｄ２ 数値ビット列
Ｓ 符号ビットＳ
【特許請求の範囲】
【請求項１】
０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調器を備えた分数分周ＰＬＬ装置であって、
設定分周値、および該設定分周値に対して±Ｎで増減される−Ｎ分周値、＋Ｎ分周値を有する３モジュラスプリスケーラと、
前記３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記３モジュラスプリスケーラに対して、前記擬似乱数が負値の場合には前記−Ｎ分周値を指令し、正値の場合には前記＋Ｎ分周値を指令する分数分周制御部とを備えることを特徴とする分数分周ＰＬＬ装置。
【請求項２】
前記分数分周制御部は、
前記ΣΔ変調器の出力信号のうち前記擬似乱数の絶対数値が特定される数値ビット列を目標値とし、前記３モジュラスプリスケーラの出力信号のサイクル数をカウントする制御カウンタを備え、
前記制御カウンタでのカウントが前記目標値に至るまでの間、前記ΣΔ変調器の出力信号のうち前記擬似乱数の符号が特定される符号ビットに応じて、前記３モジュラスプリスケーラの分周値が、前記−Ｎ分周値または前記＋Ｎ分周値に設定されることを特徴とする請求項１に記載の分数分周ＰＬＬ装置。
【請求項３】
前記３モジュラスプリスケーラの出力信号について、第１所定サイクル数をカウントするメインカウンタと、
前記メインカウンタによる前記第１所定サイクル数のカウント動作期間ごとに動作し、前記３モジュラスプリスケーラの出力信号について、前記第１所定サイクル数より小さい第２所定サイクル数をカウントするサブカウンタとを備え、
前記制御カウンタは、前記サブカウンタの非カウント動作期間にカウント動作を行うことを特徴とする請求項２に記載の分数分周ＰＬＬ装置。
【請求項４】
前記制御カウンタは、前記サブカウンタによるカウント動作完了に応じて、カウント動作を開始することを特徴とする請求項３に記載の分数分周ＰＬＬ装置。
【請求項５】
前記サブカウンタによる前記第２所定サイクル数のカウント動作期間、前記３モジュラスプリスケーラの分周値は、前記＋Ｎ分周値に設定されることを特徴とする請求項３に記載の分数分周ＰＬＬ装置。
【請求項６】
前記３モジュラスプリスケーラは、Ｎ＝１であることを特徴とする請求項５に記載の分数分周ＰＬＬ装置。
【請求項７】
前記擬似乱数は、ＭＡＳＨ型の乱数であることを特徴とする請求項１に記載の分数分周ＰＬＬ装置。
【請求項８】
０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調を利用した分数分周ＰＬＬ装置の制御方法であって、
３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が負値の場合に、前記３モジュラスプリスケーラの分周値を設定分周値からＮ分周を減じた分周値に設定するステップと、
前記３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が正値の場合に、前記３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定するステップとを有することを特徴とする分数分周ＰＬＬ装置の制御方法。
【請求項９】
前記３モジュラスプリスケーラの出力信号について、第１所定サイクル数をカウントするステップと、
前記第１所定サイクル数をカウントするステップにおいて、前記３モジュラスプリスケーラの出力信号について、前記第１所定サイクル数より小さい第２所定サイクル数をカウントするステップとを有し、
前記第２所定サイクル数をカウントするステップは、前記擬似乱数の符号に応じて分周値を設定するステップとは異なるタイミングで行われることを特徴とする請求項８に記載の分数分周ＰＬＬ装置の制御方法。
【請求項１０】
前記擬似乱数の符号に応じて分周値を設定するステップは、前記第２所定サイクル数をカウントするステップの完了に応じて、開始されることを特徴とする請求項９に記載の分数分周ＰＬＬ装置の制御方法。
【請求項１】
０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調器を備えた分数分周ＰＬＬ装置であって、
設定分周値、および該設定分周値に対して±Ｎで増減される−Ｎ分周値、＋Ｎ分周値を有する３モジュラスプリスケーラと、
前記３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記３モジュラスプリスケーラに対して、前記擬似乱数が負値の場合には前記−Ｎ分周値を指令し、正値の場合には前記＋Ｎ分周値を指令する分数分周制御部とを備えることを特徴とする分数分周ＰＬＬ装置。
【請求項２】
前記分数分周制御部は、
前記ΣΔ変調器の出力信号のうち前記擬似乱数の絶対数値が特定される数値ビット列を目標値とし、前記３モジュラスプリスケーラの出力信号のサイクル数をカウントする制御カウンタを備え、
前記制御カウンタでのカウントが前記目標値に至るまでの間、前記ΣΔ変調器の出力信号のうち前記擬似乱数の符号が特定される符号ビットに応じて、前記３モジュラスプリスケーラの分周値が、前記−Ｎ分周値または前記＋Ｎ分周値に設定されることを特徴とする請求項１に記載の分数分周ＰＬＬ装置。
【請求項３】
前記３モジュラスプリスケーラの出力信号について、第１所定サイクル数をカウントするメインカウンタと、
前記メインカウンタによる前記第１所定サイクル数のカウント動作期間ごとに動作し、前記３モジュラスプリスケーラの出力信号について、前記第１所定サイクル数より小さい第２所定サイクル数をカウントするサブカウンタとを備え、
前記制御カウンタは、前記サブカウンタの非カウント動作期間にカウント動作を行うことを特徴とする請求項２に記載の分数分周ＰＬＬ装置。
【請求項４】
前記制御カウンタは、前記サブカウンタによるカウント動作完了に応じて、カウント動作を開始することを特徴とする請求項３に記載の分数分周ＰＬＬ装置。
【請求項５】
前記サブカウンタによる前記第２所定サイクル数のカウント動作期間、前記３モジュラスプリスケーラの分周値は、前記＋Ｎ分周値に設定されることを特徴とする請求項３に記載の分数分周ＰＬＬ装置。
【請求項６】
前記３モジュラスプリスケーラは、Ｎ＝１であることを特徴とする請求項５に記載の分数分周ＰＬＬ装置。
【請求項７】
前記擬似乱数は、ＭＡＳＨ型の乱数であることを特徴とする請求項１に記載の分数分周ＰＬＬ装置。
【請求項８】
０値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調を利用した分数分周ＰＬＬ装置の制御方法であって、
３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が負値の場合に、前記３モジュラスプリスケーラの分周値を設定分周値からＮ分周を減じた分周値に設定するステップと、
前記３モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が正値の場合に、前記３モジュラスプリスケーラの分周値を設定分周値にＮ分周を加えた分周値に設定するステップとを有することを特徴とする分数分周ＰＬＬ装置の制御方法。
【請求項９】
前記３モジュラスプリスケーラの出力信号について、第１所定サイクル数をカウントするステップと、
前記第１所定サイクル数をカウントするステップにおいて、前記３モジュラスプリスケーラの出力信号について、前記第１所定サイクル数より小さい第２所定サイクル数をカウントするステップとを有し、
前記第２所定サイクル数をカウントするステップは、前記擬似乱数の符号に応じて分周値を設定するステップとは異なるタイミングで行われることを特徴とする請求項８に記載の分数分周ＰＬＬ装置の制御方法。
【請求項１０】
前記擬似乱数の符号に応じて分周値を設定するステップは、前記第２所定サイクル数をカウントするステップの完了に応じて、開始されることを特徴とする請求項９に記載の分数分周ＰＬＬ装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−２０５７６０（Ｐ２００８−２０５７６０Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３８８３０（Ｐ２００７−３８８３０）
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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