【課題】本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないＴＤＣを提供することを目的とする。
【解決手段】基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、基準信号についての出力信号の整数分周及び小数分周の和並びに当該所望倍数について差分を計算し、発振部に当該差分を０にするように出力信号を出力させる位相比較部と、を備えるＰＬＬ回路において、ＴＤＣ２は、小数分周の初期値を設定し、初期値を計測値として出力するデジタルコード発生器２３と、初期値に基づく位相比較部及び発振部の動作後に、当該差分を０にする方向に、小数分周の分解能を１ステップとして段階的に、小数分周を初期値から最適値へと更新し、最適値を計測値として出力するデジタルコード発生器２３及び加減算器２４と、を備える。 （もっと読む）

【課題】局部発振器の位相雑音性能の改善により、送信信号に含まれる隣接チャネル漏洩信号を大幅に低減することができる無線送信機を提供する。
【解決手段】ディジタルデータ信号を出力するデータ信号生成回路と、ディジタルデータ信号をディジタル／アナログ変換し、中間周波数のＩＦ信号を出力するディジタル／アナログ変換回路と、ＩＦ信号と局部発振器から出力されるローカル信号とをミキシングし、無線周波数のＲＦ送信信号を出力する直交ミキサ回路とを備えた無線送信機において、データ信号生成回路は、ディジタル／アナログ変換回路から出力されるＩＦ信号の周波数が送信チャネルに応じて切り替わるディジタルデータ信号を出力する構成であり、局部発振器は、ＲＦ送信信号のチャネル周波数間隔のｎ倍（ｎは３以上の整数）の周波数間隔のローカル信号を切り替えて出力する構成である。 （もっと読む）

【課題】スペクトルのピークを抑制する。
【解決手段】発振回路２は、基準クロック信号ＣＫ_ＲＥＦを受け、出力クロック信号ＣＫ_ＯＵＴを生成する。プログラマブル分周器１８は、その分周比が少なくとも２値で切りかえ可能に構成され、出力クロック信号ＣＫ_ＯＵＴを設定された分周比で分周し、分周クロック信号ＣＫ_ＤＩＶを生成する。位相比較器１０は、基準クロック信号ＣＫ_ＲＥＦと分周クロック信号ＣＫ_ＤＩＶの位相差に応じた位相差信号Ｓ１を生成する。ループフィルタ１２は、位相差信号Ｓ１を平滑化する。ＶＣＯ（電圧制御発振器）１４は、ループフィルタ１２から出力される位相差信号Ｓ２に応じた周波数で発振し、出力クロック信号ＣＫ_ＯＵＴを生成する。制御部２０は、プログラマブル分周器１８の分周比を、時分割的に切りかえることにより出力クロック信号ＣＫ_ＯＵＴのスペクトルを拡散させる。 （もっと読む）

【課題】クロック信号が高速化した場合でも対応することのできる可変分周装置を得る。
【解決手段】可変分周回路１０１は、クロック信号Clk_aを入力し、クロック信号Clk_aに対するＰ（Ｐは２以上の整数）またはＰ＋１の分周した信号Do1を出力する。可変分周回路１０２は、クロック信号Clk_aと逆相になるクロック信号Clk_bを入力し、クロック信号Clk_bに対するＰまたはＰ＋１の分周した信号Do2を出力する。経路切り替え回路１０３は、信号Do1，Do2を入力し、経路選択信号MuxContにより信号Do1，Do2のうちいずれか一方を選択し出力する。 （もっと読む）

【課題】改善された性能、低電力消費、低コストのディジタル送信機を提供する。
【解決手段】デカルト座標−極座標変換器２３０で、受信したデカルト座標から極座標への変換を行う。ＦＩＲフィルタ２３４（または、デルタ−シグマ変調器）により、前記極座標の振幅情報からエンベロープ信号を生成し、位相変調ＰＬＬ２５０、ＶＣＯにより、前記極座標の位相情報から位相変調された信号を生成する。複数状態増幅器２７４（または、排他的論理和ゲート）により、前記のエンベロープ信号および位相変調された信号に基づいて、ディジタル変調された信号を生成する。電力増幅器２８０は、前記のディジタル変調された信号を増幅して、ＲＦ出力信号を生成する。 （もっと読む）

【課題】マルチモジュラス・デバイダ（ＭＭＤ）において、ロージッタを実現し、且つ、電力消費を低くする。
【解決手段】ＭＭＤはＭＤＳのチェーンを持つ。各ＭＤＳ（ＤＩＶ２３）は入力信号を２又は３で割り、結果を出力信号として出力する。各ＭＤＳ（ＤＩＶ２３）は、モジュラス制御信号に応じて、２で割るか又は３で割るかを制御する。リタイミング回路１４９がＳＯＵＴを出力する。チェーンの最初のＭＤＳ（ＤＩＶ２３）のモジュラス制御信号（ＭＣ１Ｂ）が、リタイミング回路１４９を第１の状態にし、前記チェーンの５番目のＭＤＳ（ＤＩＶ２３）の出力信号Ｏ５が、リタイミング回路１４９を第２の状態にする。 （もっと読む）

【課題】ＦＳＫ変調用のダイレクトコンバージョン方式無線周波数信号受信機を提供する。
【解決手段】受信機は低速ＦＳＫ無線周波数信号を捕捉する。ＦＳＫ無線周波数信号を受信するアンテナと、低雑音増幅器と、局部発振器と、移相回路とを含む。移相回路は同相及び直角位相発振信号、又は同相及び直角位相着信ＦＳＫ無線周波数信号を交互かつ逐次的に生成する。発振信号を着信ＦＳＫ無線周波数信号と逐次的に混合して、中間同相及び直角位相ベースバンド信号を移相回路の関数として交互に生成するための低域通過フィルタ、濾波信号からデータを復調するための復調段とを含む。ＦＳＫ無線周波数信号における被変調データの周波数偏移よりも低く、かつデータ転送速度周波数よりも高い位相選択信号によって移相回路が切り換えられるように配置される。復調段の中のマジック回路が、復調器における連続的な復調のために、各切換動作中に中間信号を復元する。 （もっと読む）

【課題】所望且つ安定した搬送波信号を生成する無線通信システムの使用のための位相ロックループ周波数シンセサイザのためのディバイダ回路を得る。
【解決手段】位相ロックループ周波数シンセサイザ用のディバイダ回路であって、位相ロックループ周波数シンセサイザのフィードバック経路から受信した入力信号を、デュアルモジュラス選択信号に従ってデュアルモジュラス分周比のペアから選択された分周比によって分周するように構成されたメインディバイダと、メインディバイダの出力信号によってクロッキングされ、１つのサイクル当たりに１つのパルスを生成して位相検出器に出力するシフトレジスタを有する補助ディバイダであって、シフトレジスタは、サイクルの開始時点において分数選択信号の形態においてパラレル入力データを受信するように構成されたパラレル入力と、メインディバイダの制御入力に接続されたシリアル出力とを有する。 （もっと読む）

【課題】位相ロックループ周波数シンセサイザ設計における、大きな電圧制御発振器範囲（例えば、４８７ＭＨｚ）、（例えば）１．２Ｖ電力供給電圧、および低い電力消費の要求を達成する。
【解決手段】位相検出回路は、参照信号を受信するように構成された参照入力と、フィードバック経路においてディバイダ回路からの分周信号を受信するように構成されたフィードバック入力と、参照信号と分周信号の間の周波数及び位相関係に従って位相ロックループ内のチャージポンプを制御するための制御パルスを生成するように構成されたパルス生成回路と、を有し、分周信号は、分周信号の周期の半分よりも短い長さを具備するパルスを有し、且つ、パルス生成回路は、分周信号のエッジ及び参照信号のエッジから制御パルスのエッジを定義するように、分周信号のパルスをマスクとして使用して参照信号をマスキングすることにより、制御パルスを生成するように構成されている。 （もっと読む）

【課題】ロックアップタイムの短縮により、連続する通信スロット間のわずかな時間内で過渡応答を完了させるとともに、ＶＣＯのＣ／Ｎ比の向上が可能なＰＬＬ過渡応答制御システムを提供する。
【解決手段】２系統のＰＬＬ１０、２０は、構成要素の周波数特性、直流ゲインがそれぞれ互いに同一であり、ＰＬＬ１０の伝達関数とＰＬＬ２０の伝達関数とが実質的に同一になっている。ミキサー２から出力される周波数を切替える際には、ＰＬＬ１０、２０のプログラマブルカウンタ１４、２４の分周値を、現在設定されている値から一方は増加、他方は減少させるように設定変更する。この場合、ＰＬＬ１０、２０の過渡応答は逆向きになるため、ＰＬＬ１０、２０の出力信号の周波数合成により得られるミキサー２からの出力信号の過渡応答を短時間で完了させることができる。 （もっと読む）

【課題】広帯域の信号を発生させる場合において、消費電力を低減することが可能な信号発生回路を提供することを目的とする。
【解決手段】基準信号ａを出力する基準信号源５１と、基準信号ａと出力信号ｃとの位相差に対応する電圧を出力する位相比較器５３と、位相比較器５３から出力される電圧に基づく発振信号ｂを出力する電圧制御発振器５５と、発振信号ｂを分周して出力信号ｃを出力する分周回路３と、ロック検出器５６と、基準信号ａと出力信号ｃとの位相差がゼロであることを示すフラグ信号ｆがロック検出器５６から出力されている間、分周回路３に流れる電流を所定量ずつ下げ続け、その後、ロック検出器５６からフラグ信号ｆが出力されなくなると、分周回路３に流れる電流を少なくとも上記所定量上げて再度上記位相差をゼロにさせる制御回路２とを備えて信号発生回路１を構成する。 （もっと読む）

【課題】本発明は、分周回路に関し、小数分周の設定の自由度を向上することを目的とする。
【解決手段】クロック入力端子と、クロック入力端子からのクロックが入力される第１及び第２のフリップフロップ回路と、一対のプログラム入力端子と、第１及び第２のフリップフロップ回路の間に接続され一対のプログラム入力端子からの信号が入力される組み合わせ回路と、第２のフリップフロップ回路の出力を出力するクロック出力端子とを備え、第１のフリップフロップ回路の出力は組み合わせ回路を介して第２のフリップフロップ回路に入力され、第２のフリップフロップ回路の反転出力は第１のフリップフロップ回路に入力されるように構成する。 （もっと読む）

【課題】設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供すること
【解決手段】第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３は（Ｍ＋１）分周値となる。引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせて、負値の場合に（Ｍ−１）分周値、正値の場合に（Ｍ＋１）分周値となる。その後は、Ｍ分周となる。比較分周器４では、擬似乱数値Ｂｘを含む（ＭＮ＋Ａ＋Ｂｘ）の分周値が得られる。負値を含む擬似乱数をそのまま使用してΣΔ変調による分数分周を実現できる。 （もっと読む）

移動通信装置（例えば、携帯電話）内部には、局部発振器がある。局部発振器は、新規な構成可能なマルチモジュラスディバイダ（ＣＭＭＤ）を含む新規な分周器、を含む。分周器は、同期および非同期回路の異なる組み合わせを伴う複数の構成のうちの選択可能な１つ、に構成可能である。各構成において、分周器は、ある雑音量を発生させ、ある電力量を消費する。電力消費が最大のモードは最小の雑音量を生じさせ、その逆も同様であるというように、電力消費は、発生される雑音に対してゆるく逆に関連付けられる。移動通信装置は、複数の異なる通信規格（例えば、ＧＳＭ、ＣＤＭＡ１Ｘ、およびＷＣＤＭＡ）のうちの１つで動作可能である。異なる通信規格は、分周器に対して異なる雑音要件を課す。使用される規格の雑音要件を満たす最も低電力な構成を使用することによって、携帯電話の電力消費が軽減される。
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【課題】 水晶振動子などの発振周波数を、小数部を含む数値で分周したい。
【解決手段】 小数部を含む複数ビットのデジタルデータで規定された分周比のうち、プログラマブルカウンタ１４には整数部のビットデータが設定され、プログラマブルカウンタ１４は、設定されたビットデータを、入力されるクロックに対応してカウントダウンする。積算回路１６は、小数部のビットデータを、プログラマブルカウンタ１４へのロードサイクルに応じて積算していく。参照レジスタ２０は、参照値として１を保持する。積算回路１６は、小数部のビット数に対応した積算レジスタ１７を含み、小数部のビットデータの積算値が積算レジスタ１７をオーバーフローしたとき、参照レジスタ２０の参照値を一時的に０に設定する。 （もっと読む）

【課題】 消費電力を低減することが可能な、動作の安定性が高いＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置を提供する。
【解決手段】 可変分周器は、複数段のＤ−ＦＦ２１，２２，２３，・・・で構成される。Ｄ−ＦＦ２１において、スイッチ回路ＳＷ１〜ＳＷ５がオフ状態のとき、トランジスタＴｒ１，Ｔｒ３によってバイアス電流Ｉ１，Ｉ３が流れる。スイッチ回路ＳＷ１〜ＳＷ５がオン状態のとき、トランジスタＴｒ１〜Ｔｒ４によってバイアス電流Ｉ１〜Ｉ４が流れる。また、Ｑ端子３６およびＱＸ端子３７から出力される信号の電圧振幅は、常に（Ｉbias×ＲＬ）／２となる。したがって、可変分周器の消費電力を低減することが可能になる。 （もっと読む）

【課題】 チャネル番号と周波数設定値の規則性を利用してＰＬＬ周波数設定回路の規模を縮小する。
【解決手段】 ＲＯＭを用いたテーブル２０には、チャネル番号ＣＨに対応するアドレスに、そのチャネル番号ＣＨから１を引いて３で割ったときの商と余りが、それぞれビットｂ７〜ｂ３と、ビットｂ１〜ｂ０に格納されている。チャネル設定部１０からチャネル番号ＣＨが指定されると、テーブル２０から読み出されたビットｂ１〜ｂ０の値がデコーダ３０で解読され、セレクタ４０に選択信号として与えられる。これにより、セレクタ４０から下位４桁の１２ビットの周波数設定値が選択されて出力される。一方、テーブル２０から読み出されたビットｂ７〜ｂ３の値は、加算器５０によって中位２桁の初期値と加算され、加算結果が中位２桁の８ビットの周波数設定値として出力される。 （もっと読む）

【課題】低消費電力で高周波動作可能な、分周器を実現する。
【解決手段】図１に示すように、分周器の単位要素となるラッチ回路を、負荷としてインダクタンスＬ１、Ｌ２が設けられたＥＣＬロジック回路で構成し、前記ラッチ回路の出力を、前記インダクタンスＬ１、Ｌ２との組み合わせで、使用周波数において回路出力のインピーダンス整合が最適となるように値を選択した、キャパシタＣ１、Ｃ２を介して次段回路に接続して分周器を構成する。分周器を構成する各ラッチ回路の段間インピーダンス整合をとることができるので、トランジスタの持っている性能が最大限に引き出され、従来のＥＣＬロジック分周器よりも少ない消費電流で高速分周動作をさせることが可能となる。 （もっと読む）

位相周波数検出器（ＰＦＤ）と、チャージポンプと、電圧制御発振器とを含むシグマデルタベースのフェーズロックループ・デバイスが提供される。ＰＤＦは、基準信号とフィードバック信号とを受信し、基準信号とフィードバック信号との比較に基づく信号を出力する。チャージポンプは、ＰＦＤからの出力信号に基づくチャージを出力する。チャージポンプは、固定量の電流を流す第１の電流源と、可変量の電流を流す第２の電流源とを含む。電源制御発振器は、チャージポンプからの受け取ったチャージに基づくクロック信号を出力する。
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【課題】 使用周波数帯を決定するまでに要する時間が長くならないとともに回路の占有面積を小さくすることができ、また、リセット信号等の遅延により誤った周波数帯が選択されない自動バンド選択回路を備えたＰＬＬ回路を内蔵した高周波ＩＣを提供する。
【解決手段】 ＶＣＯ１１の発振周波数を制御するＰＬＬループにおいて、所定の周波数の基準信号に対する可変分周回路１２の出力の位相の進みまたは遅れを判別する判別回路２２と、該判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド選択回路２０と、信号の遅延に基づく位相判別におけるずれを測定しそれを補償するような遅延を固定分周回路１４で分周された信号に与える遅延補償回路２５とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけて使用周波数帯を決定するようにした。 （もっと読む）