【課題】少数点逓倍の精度を向上させ、累積ジッタを低減した周波数シンセサイザを提供する。
【解決手段】位相比較器１と、チャージポンプ２と、ローパスフィルタ３と、電圧制御発振器４と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備える。帰還回路は、電圧制御発振器４の出力クロック信号を分周する可変分周器５と、電圧制御発振器４の８相のクロック信号から１つの位相のクロック信号を選択するマルチプレクサ７と、マルチプレクサ７で選択した特定の位相のクロック信号により可変分周器５のクロック信号をリタイミングするリタイミング回路（ＤＦＦ回路８，９とアンド回路１０）とを備える。 （もっと読む）

【課題】 基準発振器、ＶＣＯ、位相比較器の純度が低くても位相雑音特性を良好にする。
【解決手段】 基準発振器２８ａが発振する基準周波数ｆ_refをＢＳ放送波のチャンネル間隔とされる３８．３６ＭＨｚに設定する。そして、中間周波数を２８２．２８（＝７×３８．３６+１３．７６）ＭＨｚとした場合は、１０４９．４８ＭＨｚのチャンネル周波数とされるＢＳ−１チャンネルがアサインされるＢＳ−ＩＦレベル調整ユニット１０では、局部発振器２８の出力周波数ｆ_outが７６７．２ＭＨｚになり、分周器２８ｅの分周数Ｎを２０とすればよい。基準周波数ｆ_refを３８．３６ＭＨｚと高くすることができるため、局部発振器２８の位相雑音特性が良好になる。 （もっと読む）

【課題】温度変化により電圧制御発振器を制御する制御電圧に変動が発生しても位相同期回路のロックが外れることを最小限の電圧制御発振器により防止する位相同期回路を提供する。
【解決手段】発振周波数帯域の異なる複数の電圧制御発振器を備えるＰＬＬ回路であって、ループフィルタから出力される電圧制御発振器制御電圧の温度特性と正の相関関係にある基準電圧を出力する基準電圧源回路と、電圧制御発振器制御電圧と基準電圧とを比較して判定する判定回路と、判定回路の出力信号により複数の電圧制御発振器から１つの電圧制御発振器を選択する選択回路と、を備えるＰＬＬ回路である。 （もっと読む）

【課題】ＰＬＬ回路のロックアップ時間を短縮することである。
【解決手段】ＶＣＯ・電流切替回路１５は、外部から与えられる分周データに基づいて、複数のＶＣＯ２２ａ〜２２ｎの内の１つを選択するＶＣＯ選択信号を出力する。また、ＶＣＯを切り替える際に、可変チャージポンプ２０の出力電流を通常（ロック時）より大きな値に変更する切替信号を出力する。ＶＣＯ・電流切替回路１５は、ＶＣＯの切り替えが終了したなら、可変チャージポンプ２０の出力電流を通常時の小さい値に切り替える切替信号を出力する。 （もっと読む）

【課題】出力周波数レンジの広いＰＬＬ回路を提供すること。
【解決手段】本発明の一態様は、入力パルス信号と出力側からフィードバックされたフィードバックパルス信号との位相差に基づいて生成された電圧を、制御電流Ｉｃへ変換する電圧電流変換回路１０４と、制御電流Ｉｃに応じた周波数のパルス信号を生成する電流制御発振器１０５と、制御電流Ｉｃを検出する電流検出部１０８と、検出された前記制御電流に基づいて、電流制御発振器１０５から発振される出力パルス信号の周波数レンジを切り替える周波数レンジ切替回路１０６と、を備えた位相同期ループ回路である。 （もっと読む）

【課題】 位相比較器の位相差に対する検波電圧特性の非線形性によって、Ｆ−Ｎ方式ＰＬＬ周波数シンセサイザ出力に発生するスプリアスの抑圧を実現することを目的とする。
【解決手段】 高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する２つの基準信号を生成する基準信号生成手段と、前記それぞれの基準信号と前記同期信号を入力とし、第１と第２の位相比較信号を出力する第１の位相比較器と、第３と第４の位相比較信号を出力する第２の位相比較器と、前記第１と第２の位相比較信号を差分した差分結果と、前記第３と第４の位相比較信号を差分した差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて電圧制御発振器を制御することにより前記高周波信号を生成する。 （もっと読む）

【課題】広帯域の信号を発生させる場合において、消費電力を低減することが可能な信号発生回路を提供することを目的とする。
【解決手段】基準信号ａを出力する基準信号源５１と、基準信号ａと出力信号ｃとの位相差に対応する電圧を出力する位相比較器５３と、位相比較器５３から出力される電圧に基づく発振信号ｂを出力する電圧制御発振器５５と、発振信号ｂを分周して出力信号ｃを出力する分周回路３と、ロック検出器５６と、基準信号ａと出力信号ｃとの位相差がゼロであることを示すフラグ信号ｆがロック検出器５６から出力されている間、分周回路３に流れる電流を所定量ずつ下げ続け、その後、ロック検出器５６からフラグ信号ｆが出力されなくなると、分周回路３に流れる電流を少なくとも上記所定量上げて再度上記位相差をゼロにさせる制御回路２とを備えて信号発生回路１を構成する。 （もっと読む）

複数のクロック信号を生成するための方法。前記方法は、位相ロックループ（ＰＬＬ）を使用して基準クロック信号を生成するステップを有する。前記基準クロックが、複数のクロック分周器ユニットのそれぞれに供給され、前記複数のクロック分周器ユニットのそれぞれが、前記受信基準クロック信号を分周して、対応する分周クロック信号を生成する。前記方法は、前記対応する受信分周クロック信号の周波数と、除去するサイクル数とに基づいて、それぞれが有効周波数を有する複数のドメインクロック信号を生成するために、（所定の数のサイクルにつき）１以上のクロックサイクルを除去する。
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【課題】エクステンダ部の動作遅延時間を短縮して、分周比切り替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供する。
【解決手段】プリスケーラ２１ｂは、分周比切り替え信号に基づいて、分周比を切り替えながら入力信号ｆvcoを分周する分周切り替え部Ｃと、分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部Ｅとを備える。分周切り替え部Ｃは複数段のフリップフロップＦＦ１〜ＦＦ３を有し、エクステンダ部Ｅの少なくとも一部を同期型カウンタで構成するとともに、少なくとも一部を非同期型カウンタで構成する。 （もっと読む）

【課題】インダクタの使用による面積増大や、製造ばらつきによる歩留まり低下を防ぎつつ、動作周波数範囲を拡大する。
【解決手段】制御電圧によって制御される周波数で発振して発振信号を出力する電圧制御発振器１０６と；発振信号を分周して第１の分周信号を出力する、自走周波数が制御可能なプリスケーラ１０７と；第１の分周信号を分周して第２の分周信号を出力するプログラマブル・ディバイダ１０２と；第２の分周信号の位相と基準クロック信号の位相を比較して位相差に対応する信号を出力する位相比較器１０８を含み、位相差に対応して制御電圧を生成する制御電圧生成部と；第２の分周信号の周波数と基準クロック信号の周波数を比較して周波数差に対応した信号を出力する周波数比較器１０３と；周波数差に対応した信号に従って周波数差を最小化するように自走周波数を制御する制御部１０９と；を具備する。 （もっと読む）

【課題】設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供すること
【解決手段】第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３は（Ｍ＋１）分周値となる。引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせて、負値の場合に（Ｍ−１）分周値、正値の場合に（Ｍ＋１）分周値となる。その後は、Ｍ分周となる。比較分周器４では、擬似乱数値Ｂｘを含む（ＭＮ＋Ａ＋Ｂｘ）の分周値が得られる。負値を含む擬似乱数をそのまま使用してΣΔ変調による分数分周を実現できる。 （もっと読む）

【課題】広帯域の周波数範囲に対応可能で、量子化ノイズ成分を増大させることなく低消費電力化を図る。
【解決手段】時間デジタル変換器１０４は、発振周波数を制御する周波数制御信号１６を用いて、入力周波数に応じて動作する遅延回路１０−１〜１０−ｎの段数を切り替えるスイッチング素子１２−１〜１２−ｎを備えている。入力周波数の周期に応じて必要な段数の遅延回路だけが動作することとなるため、広帯域の周波数範囲に対応しながらも系全体の低消費電力化を図ることが可能となり、特に高い入力周波数において低消費電力化を図ることができる。 （もっと読む）

【課題】出力信号の増加および減少の振幅を小さくする。
【解決手段】入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器であって、直列に接続された複数の累算器と、それぞれの累算器が出力する比較結果信号に基づいて、出力信号を生成する出力信号生成部とを備え、それぞれの累算器は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の比較結果信号を出力すると共に、積分値から比較結果信号の値を減算し、初段の累算器には、入力信号の値が入力され、他の累算器には、前段の累算器の積分値が入力され、少なくとも一つの累算器は、積分値の波形の所定の高周波成分を除去するローパスフィルタを有するシグマデルタ変調器を提供する。 （もっと読む）

【課題】フラクショナル−Ｎ ＰＬＬ回路のサイクルトゥサイクルジッターを低減すること。
【解決手段】フラクショナル−Ｎ ＰＬＬ回路は、位相周波数比較器ＰＦＤ、チャージポンプ回路Ｃｈ＿Ｐｍｐ、ループフィルタＬｐ＿Ｆｌｔ、電圧制御発振器ＶＣＯ、フラクショナル分周器ＤＩＶ、ΣΔ変調器ΣΔＭｏｄを含む。基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとの位相差の検出動作に基づくループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの電圧生成動作が時間差を有する複数の動作により実行されるように位相周波数比較器とチャージポンプ回路との一方が構成されている。 （もっと読む）

移動通信装置（例えば、携帯電話）内部には、局部発振器がある。局部発振器は、新規な構成可能なマルチモジュラスディバイダ（ＣＭＭＤ）を含む新規な分周器、を含む。分周器は、同期および非同期回路の異なる組み合わせを伴う複数の構成のうちの選択可能な１つ、に構成可能である。各構成において、分周器は、ある雑音量を発生させ、ある電力量を消費する。電力消費が最大のモードは最小の雑音量を生じさせ、その逆も同様であるというように、電力消費は、発生される雑音に対してゆるく逆に関連付けられる。移動通信装置は、複数の異なる通信規格（例えば、ＧＳＭ、ＣＤＭＡ１Ｘ、およびＷＣＤＭＡ）のうちの１つで動作可能である。異なる通信規格は、分周器に対して異なる雑音要件を課す。使用される規格の雑音要件を満たす最も低電力な構成を使用することによって、携帯電話の電力消費が軽減される。
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【課題】 消費電力を低減することが可能な、動作の安定性が高いＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置を提供する。
【解決手段】 可変分周器は、複数段のＤ−ＦＦ２１，２２，２３，・・・で構成される。Ｄ−ＦＦ２１において、スイッチ回路ＳＷ１〜ＳＷ５がオフ状態のとき、トランジスタＴｒ１，Ｔｒ３によってバイアス電流Ｉ１，Ｉ３が流れる。スイッチ回路ＳＷ１〜ＳＷ５がオン状態のとき、トランジスタＴｒ１〜Ｔｒ４によってバイアス電流Ｉ１〜Ｉ４が流れる。また、Ｑ端子３６およびＱＸ端子３７から出力される信号の電圧振幅は、常に（Ｉbias×ＲＬ）／２となる。したがって、可変分周器の消費電力を低減することが可能になる。 （もっと読む）

【課題】低消費電力で高周波動作可能な、分周器を実現する。
【解決手段】図１に示すように、分周器の単位要素となるラッチ回路を、負荷としてインダクタンスＬ１、Ｌ２が設けられたＥＣＬロジック回路で構成し、前記ラッチ回路の出力を、前記インダクタンスＬ１、Ｌ２との組み合わせで、使用周波数において回路出力のインピーダンス整合が最適となるように値を選択した、キャパシタＣ１、Ｃ２を介して次段回路に接続して分周器を構成する。分周器を構成する各ラッチ回路の段間インピーダンス整合をとることができるので、トランジスタの持っている性能が最大限に引き出され、従来のＥＣＬロジック分周器よりも少ない消費電流で高速分周動作をさせることが可能となる。 （もっと読む）

【課題】 互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループを提供する。
【解決手段】 クロック信号とフィードバッククロック信号との位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出器１２と、前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器１８と、前記複数個の遅延制御信号に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器２２と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器２４とを含む。 （もっと読む）

位相周波数検出器（ＰＦＤ）と、チャージポンプと、電圧制御発振器とを含むシグマデルタベースのフェーズロックループ・デバイスが提供される。ＰＤＦは、基準信号とフィードバック信号とを受信し、基準信号とフィードバック信号との比較に基づく信号を出力する。チャージポンプは、ＰＦＤからの出力信号に基づくチャージを出力する。チャージポンプは、固定量の電流を流す第１の電流源と、可変量の電流を流す第２の電流源とを含む。電源制御発振器は、チャージポンプからの受け取ったチャージに基づくクロック信号を出力する。
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【課題】 使用周波数帯を決定するまでに要する時間が長くならないとともに回路の占有面積を小さくすることができ、また、リセット信号等の遅延により誤った周波数帯が選択されない自動バンド選択回路を備えたＰＬＬ回路を内蔵した高周波ＩＣを提供する。
【解決手段】 ＶＣＯ１１の発振周波数を制御するＰＬＬループにおいて、所定の周波数の基準信号に対する可変分周回路１２の出力の位相の進みまたは遅れを判別する判別回路２２と、該判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド選択回路２０と、信号の遅延に基づく位相判別におけるずれを測定しそれを補償するような遅延を固定分周回路１４で分周された信号に与える遅延補償回路２５とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけて使用周波数帯を決定するようにした。 （もっと読む）