シグマデルタ変調器およびフラクショナル周波数シンセサイザ
【課題】出力信号の増加および減少の振幅を小さくする。
【解決手段】入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器であって、直列に接続された複数の累算器と、それぞれの累算器が出力する比較結果信号に基づいて、出力信号を生成する出力信号生成部とを備え、それぞれの累算器は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の比較結果信号を出力すると共に、積分値から比較結果信号の値を減算し、初段の累算器には、入力信号の値が入力され、他の累算器には、前段の累算器の積分値が入力され、少なくとも一つの累算器は、積分値の波形の所定の高周波成分を除去するローパスフィルタを有するシグマデルタ変調器を提供する。
【解決手段】入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器であって、直列に接続された複数の累算器と、それぞれの累算器が出力する比較結果信号に基づいて、出力信号を生成する出力信号生成部とを備え、それぞれの累算器は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の比較結果信号を出力すると共に、積分値から比較結果信号の値を減算し、初段の累算器には、入力信号の値が入力され、他の累算器には、前段の累算器の積分値が入力され、少なくとも一つの累算器は、積分値の波形の所定の高周波成分を除去するローパスフィルタを有するシグマデルタ変調器を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シグマデルタ変調器およびフラクショナル周波数シンセサイザに関する。特に本発明は、入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器およびフラクショナル周波数シンセサイザに関する。
【背景技術】
【０００２】
電圧制御発振器、分周器、位相比較器およびローパスフィルタを備え、設定された周波数の発振信号を出力する周波数シンセサイザが知られている。さらに、分周器における分周比を、複数の累積器を有するシグマデルタ変調器の出力信号により切り替えるフラクショナル周波数シンセサイザが知られている（例えば特許文献１、２、３参照。）。フラクショナル周波数シンセサイザは、基準クロック周波数の小数点以下の精度の倍数で表された周波数の発振信号を出力することができる。
【０００３】
【特許文献１】特開２００４−２６０７９１号公報
【特許文献２】特開２００１−２９８３６３号公報
【特許文献３】米国特許第６８４４８３６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、シグマデルタ変調器は、累算器の段数を増加すると、ノイズシェーピング特性の傾きを大きくするが、出力信号の振幅が大きくなる。従って、累積器の段数の多いシグマデルタ変調器を用いたフラクショナル周波数シンセサイザは、分周比の変化範囲が大きくなり、分周信号と基準クロックとの位相誤差が大きくなる。
【０００５】
位相誤差が大きくなる結果、累算器の段数が多いシグマデルタ変調器を備えるフラクショナル周波数シンセサイザは、位相比較器のリニアリティの影響を受け、かえって発振信号の周波数の近傍のノイズが大きくなってしまっていた。
【０００６】
そこで本発明は、上記の課題を解決することのできるシグマデルタ変調器およびフラクショナル周波数シンセサイザを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１形態においては、入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器であって、直列に接続された複数の累算器と、それぞれの校正値累算器が出力する比較結果信号に基づいて、校正値出力信号を生成する出力信号生成部とを備え、それぞれの校正値累算器は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の校正値比較結果信号を出力すると共に、校正値積分値から校正値比較結果信号の値を減算し、初段の校正値累算器には、校正値入力信号の値が入力され、他の校正値累算器には、前段の校正値累算器の校正値積分値が入力され、少なくとも一つの校正値累算器は、校正値積分値の波形の所定の高周波成分を除去するローパスフィルタを有するシグマデルタ変調器を提供する。
【０００８】
本発明の第２形態においては、与えられる制御電圧のレベルに応じた周波数の発振信号を出力する電圧制御発振器と、校正値発振信号を、設定される分周比で分周する分周器と、校正値分周器に設定すべき校正値分周比の小数部分を示す入力信号に基づいて、校正値分周器における分周比を切り替えるシグマデルタ変調器と、校正値分周器が分周した校正値発振信号と、与えられる基準信号との位相差に応じたレベルの校正値制御信号を生成する位相比較器とを備え、校正値シグマデルタ変調器は、直列に接続された複数の累算器と、それぞれの校正値累算器が出力する比較結果信号に基づいて、校正値出力信号を生成する出力信号生成部とを有し、それぞれの校正値累算器は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の校正値比較結果信号を出力すると共に、校正値積分値から校正値比較結果信号の値を減算し、初段の校正値累算器には、校正値入力信号の値が入力され、他の校正値累算器には、前段の校正値累算器の校正値積分値が入力され、少なくとも一つの校正値累算器は、校正値積分値の波形の所定の高周波成分を除去するローパスフィルタを有するフラクショナル周波数シンセサイザを提供する。
を提供する。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本実施形態に係るフラクショナル周波数シンセサイザ１０の構成を示す。フラクショナル周波数シンセサイザ１０は、例えば基準発振器から出力された基準周波数ｆｒｅｆの基準信号が入力されるとともに、小数点以下の精度で表された設定値Ｑがユーザまたは外部機器等により設定される。そして、フラクショナル周波数シンセサイザ１０は、基準周波数ｆｒｅｆを設定値Ｑ倍した周波数の発振信号を出力する。
【００１２】
フラクショナル周波数シンセサイザ１０は、電圧制御発振器１２と、分周器１４と、整数部分設定部１６と、小数部分設定部１８と、シグマデルタ変調器２０と、位相比較器２２と、ＬＰＦ２４とを備える。電圧制御発振器１２は、制御電圧を入力する。そして、電圧制御発振器１２は、与えられる制御電圧のレベルに応じた周波数の発振信号を出力する。分周器１４は、電圧制御発振器１２により出力される発振信号が入力され、当該発振信号を、設定される設定分周比Ｐで分周する。
【００１３】
整数部分設定部１６は、設定値Ｑにおける整数部分を抽出して記憶する。そして、整数部分設定部１６は、抽出した整数部分を、分周器１４に設定すべき分周比の整数部分を示す入力信号Ｉとしてシグマデルタ変調器２０に対して出力する。小数部分設定部１８は、設定値Ｑにおける小数部分を抽出して記憶する。そして、小数部分設定部１８は、抽出した小数部分を、分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘとしてシグマデルタ変調器２０に対して出力する。
【００１４】
シグマデルタ変調器２０は、分周器１４に設定すべき分周比の整数部分を示す入力信号Ｉおよび分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘに基づいて、分周器１４における分周比を切り替える。より詳しくは、シグマデルタ変調器２０は、分周比の小数部分を示す入力信号Ｘをシグマデルタ変調することにより、整数値で表される出力信号を生成する。さらに、シグマデルタ変調器２０は、シグマデルタ変調された出力信号と分周比の整数部分を示す入力信号Ｉとを加算することにより、設定分周比Ｐを生成する。そして、シグマデルタ変調器２０は、設定分周比Ｐに応じて分周器１４の分周比を切り替える。
【００１５】
位相比較器２２は、分周器１４が分周した発振信号と、与えられる基準信号との位相差に応じたレベルの制御信号を生成する。すなわち、位相比較器２２は、発振信号を設定分周比Ｐにより分周した分周信号と基準信号との位相誤差を算出し、算出した位相誤差に応じたレベルの制御信号を出力する。ＬＰＦ２４は、位相比較器２２から出力された制御信号を所定の時定数でローパスフィルタリングして、高域が除去された制御信号を電圧制御発振器１２に対して出力する。すなわち、ＬＰＦ２４は、平均化された位相誤差に応じた制御信号を電圧制御発振器１２に対して出力する。
【００１６】
このようなフラクショナル周波数シンセサイザ１０は、小数点以下の精度で表された設定値Ｑをシグマデルタ変調した設定分周比Ｐにより、分周器１４における分周比を切り替える。従って、フラクショナル周波数シンセサイザ１０によれば、基準周波数ｆｒｅｆの小数点以下の精度の倍数で表された周波数の発振信号を出力することができる。
【００１７】
図２は、本実施形態に係るシグマデルタ変調器２０の構成を示す。シグマデルタ変調器２０は、入力信号をシグマデルタ変調した出力信号を出力する。シグマデルタ変調器２０は、分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘおよび分周器１４に設定すべき分周比の整数部分を示す入力信号Ｉを入力して、シグマデルタ変調した設定分周比Ｐを出力する。
【００１８】
シグマデルタ変調器２０は、複数の累算器（アキュムレータ）３０と、出力信号生成部３２と、整数部分加算器３４とを有する。複数の累算器３０は、それぞれが直列に接続される。図２には、一例として、３個の累算器３０を有するシグマデルタ変調器２０を示すが、本実施形態におけるシグマデルタ変調器２０は、２個または４個以上の累算器３０を有してよい。それぞれの累算器３０は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の比較結果信号を出力すると共に、積分値から比較結果信号の値を減算する。
【００１９】
また、複数の累算器３０のうち初段の累算器３０には、分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘの値が入力される。また、複数の累算器３０のうち初段以外の他の累算器３０には、前段の累算器３０の積分値が入力される。他の累算器３０は、一例として、前段の累算器３０における積分値が基準値以上となった場合には、比較結果信号の値を減算した後の積分値を前段の累算器３０から入力し、前段の累算器３０における積分値が基準値より小さい場合には、基準値より小さい当該積分値を前段の累算器３０から入力してよい。一例として、前段の累算器３０が例えば比較結果信号として桁あふれ信号を出力する場合、他の累算器３０には、桁あふれ信号を出力した場合における、桁あふれした値を入力してよい。すなわち、他の累算器３０には、一例として、前段の累算器３０における積分値と比較結果信号との誤差（量子化誤差）を入力してよい。
【００２０】
それぞれの累算器３０は、一例として、０以上１未満の値の信号を入力し、入力した値をクロック毎に順次に累算して積分値を生成してよい。さらに、それぞれの累算器３０は、一例として、積分値が１以上となった場合に、値が１の比較結果信号を出力し、積分値が０未満の場合に、値が０の比較結果信号を出力してよい。そして、それぞれの累算器３０は、一例として、順次出力される積分値が１以上となった場合には、比較結果信号の値である１を積分値から減算してよい。
【００２１】
より具体的な構成の一例として、それぞれの累算器３０は、累算レジスタ４２と、加算部４４と、比較部４６と、減算部４８とを含んでよい。累算レジスタ４２は、入力した値を１クロック分遅延して出力する。累算レジスタ４２は、一例として、例えば分周器１４により出力された分周信号がクロックとして供給されてよい。加算部４４は、入力される信号の値に、累算レジスタ４２に格納された値に応じた値を加算して、積分値を出力する。
【００２２】
比較部４６は、加算部４４から出力された積分値と、基準値とを比較し、加算部４４から出力された積分値が基準値以上となった場合に、所定の値の比較結果信号を出力する。比較部４６は、一例として、加算部４４から出力された積分値と１とを比較し、加算部４４から出力された積分値が１以上となった場合に値が１の比較結果信号を出力し、加算部４４から出力された積分値が１未満の場合に値が０の比較結果信号を出力してよい。減算部４８は、比較部４６に入力された積分値から、比較部４６が出力した比較結果信号の値を減じ、累算レジスタ４２に格納する。
【００２３】
このような構成における初段の累算器３０の加算部４４には、分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘの値が入力される。また、初段以外の他の累算器３０の加算部４４には、前段の累算器３０における減算部４８から出力された積分値が入力される。
【００２４】
以上のような複数の累算器３０のうちの初段の累算器３０は、整数値で値が表されるとともに時間平均した場合に入力信号Ｘの値に略一致する比較結果信号を出力することができる。さらに、初段以外の累算器３０は、時間平均した場合に前段の累算器３０における量子化誤差の積分値に略一致する比較結果信号を出力する。これにより、初段以外の累算器３０のそれぞれによれば、前段の累算器３０における量子化誤差の累積速度に応じた周期で所定の値（例えば１）となる比較結果信号を出力することができる。さらに、初段以外の累算器３０は、前段の累算器３０における量子化誤差を積分して比較結果信号を生成するので、前段における累算器３０の比較結果信号が基準値（例えば１）となる周期以下の周期で比較結果信号を出力する。従って、初段以外の累算器３０は、後段になるに従って、基準値（例えば１）となる周期が短くなる比較結果信号を出力することができる。
【００２５】
また、それぞれの累算器３０のうち、少なくとも一つの累算器３０は、積分値の波形の所定の高周波成分を除去するローパスフィルタ３６を含む。一例として、それぞれの累算器３０のうち最終段の累算器３０は、ローパスフィルタ３６を有し、他の累算器３０は、ローパスフィルタ３６を有さなくてよい。このようなローパスフィルタ３６を含む累算器３０によれば、前段の累算器３０において生じた量子化誤差の累積速度に対する出力する比較結果信号の応答速度を、遅くすることができる。
【００２６】
より具体的な構成の一例として、ローパスフィルタ３６は、第１乗算部５２と、第２乗算部５４と、フィルタ内加算部５６とを含んでよい。第１乗算部５２は、当該ローパスフィルタ３６を含んだ累算器３０が有する累算レジスタ４２が格納した値に、第１の係数を乗算して加算部４４に入力する。第２乗算部５４は、当該ローパスフィルタ３６を含んだ累算器３０が有する累算レジスタ４２が格納した値に第２の係数を乗算して出力する。ここで、第２の係数は、０より大きく１未満の値αであり、第１の係数は、１から第２の係数αを減算した値（１−α）であってよい。例えば、第１の係数および第２の係数は、当該ローパスフィルタ３６を含むループ経路において信号が発振をせず安定する値であることが好ましく、例えばともに０．５であってよく、また、一方が０．７５、他方が０．２５であってもよい。
【００２７】
フィルタ内加算部５６は、当該ローパスフィルタ３６を含んだ累算器３０が有する減算部４８が出力する値に、第２乗算部５４が出力する値を加算して、累算レジスタ４２に格納する。以上の構成のローパスフィルタ３６によれば、累算レジスタ４２と協働して１次のＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタによるローパスフィルタを形成することができる。
【００２８】
なお、ローパスフィルタ３６は、２次以上のＩＩＲフィルタであってもよい。また、ローパスフィルタ３６は、ＩＩＲフィルタに代えて、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）であってもよい。また、ローパスフィルタ３６は、第１乗算部５２および第２乗算部５４に代えて、累算レジスタ４２が格納した値から予め定められた定数を減算して加算部４４に入力する第１減算部と、累算レジスタ４２が格納した値から予め定められた定数を減算してフィルタ内加算部５６に入力する第２減算部とを含んでよい。さらに、シグマデルタ変調器２０において、複数の累算器３０がローパスフィルタ３６を含んでよい。この場合において、複数の累算器３０は、例えば当該累算器３０の段数に応じて、それぞれ異なるフィルタ構成のローパスフィルタ３６を含んでよい。
【００２９】
出力信号生成部３２は、それぞれの累算器３０が出力する比較結果信号に基づいて、出力信号を生成する。出力信号生成部３２は、一例として、初段以外の累算器３０から出力された比較結果信号をそれぞれ微分した微分信号を、初段の累算器３０から出力された比較結果信号に加算することにより、出力信号を生成してよい。
【００３０】
この場合において、出力信号生成部３２は、一例として、初段以外の累算器３０から出力されたそれぞれの比較結果信号に対して、対応する累算器３０における段数が大きいほどより微分回数を多くして微分してよい。出力信号生成部３２は、一例として、初段以外の累算器３０から出力されたそれぞれの比較結果信号に対して、対応する累算器３０における段数から１を引いた回数分の微分をしてよい。すなわち、出力信号生成部３２は、２段目の累算器３０に対しては比較結果信号に対して１回（２−１回）微分をした１回微分信号を生成し、３段目の累算器３０に対しては比較結果信号に対して２回（３−１回）微分をした２回微分信号を生成し、４段目の累算器３０に対しては比較結果信号に対して３回（３−１回）微分をした３回微分信号を生成してよい。そして、出力信号生成部３２は、これらの複数の微分信号を、初段の累算器３０から出力された比較結果信号に加算した出力信号を生成してよい。
【００３１】
より具体的な構成の一例として、出力信号生成部３２は、最終段以外の累算器３０のそれぞれに対応して設けられた出力信号生成部内加算器６０と、初段以外の累算器３０のそれぞれに対応して設けられた微分回路６２とを含んでよい。出力信号生成部内加算器６０のそれぞれは、対応する累算器３０から出力された比較結果信号と、１つ後段の累算器３０に対応する微分回路６２から出力された微分信号とを加算した加算信号を出力する。
【００３２】
最終段の微分回路６２は、対応する最終段の累算器３０から出力された比較結果信号を微分した微分信号を出力する。すなわち、最終段の微分回路６２は、対応する最終段の累算器３０から出力された比較結果信号の変化量を示す微分信号を出力する。最終段以外の微分回路６２は、対応する出力信号生成部内加算器６０から出力された加算信号を微分した微分信号を出力する。すなわち、最終段以外の微分回路６２は、対応する出力信号生成部内加算器６０から出力された加算信号の変化量を示す微分信号を出力する。
【００３３】
微分回路６２は、一例として、微分回路内レジスタ６４と、微分回路内減算器６６とを含んでよい。微分回路６２は、入力した信号を１クロック分遅延する。微分回路内レジスタ６４は、入力した信号から、微分回路内レジスタ６４により１クロック分遅延した信号を減算する。これにより微分回路６２によれば、最終段以外の場合には対応する出力信号生成部内加算器６０から出力された加算信号微分し、最終段の場合には対応する累算器３０から出力された比較結果信号を微分することできる。
【００３４】
そして、初段の出力信号生成部内加算器６０は、加算信号を当該出力信号生成部３２の出力信号として出力する。これにより出力信号生成部３２によれば、累算器３０のそれぞれから出力された比較結果信号のそれぞれを、当該比較結果信号を出力した累算器３０の段数に応じた回数分微分して、初段の累算器３０から出力された比較結果信号に加算することができる。
【００３５】
整数部分加算器３４は、出力信号生成部３２から出力された出力信号と、分周器１４に設定すべき分周比の整数部分を示す入力信号Ｉとを加算する。そして、整数部分加算器３４は、加算結果を設定分周比Ｐとして分周器１４に対して出力する。
【００３６】
以上のようなシグマデルタ変調器２０によれば、平均化した場合にユーザ等により設定された小数点以下の精度の設定値Ｑと略一致する設定分周比Ｐを出力することができる。従って、このようなシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０によれば、基準周波数ｆｒｅｆを設定値Ｑ倍した周波数の発振信号を出力することができる。
【００３７】
さらに、シグマデルタ変調器２０によれば、２段目以降の累算器３０から出力された比較結果信号を微分した微分信号を出力信号に加算する。これにより、シグマデルタ変調器２０によれば、初段から最終段の１つ前までのそれぞれの累算器３０における量子化誤差の累積速度に応じた周期で設定分周比Ｐを増減させることができる。また、２段目以降の累算器３０は、後段になるに従って短い周期の比較結果信号を出力する。これにより、シグマデルタ変調器２０によれば、内部に有する累算器３０の段数が増えるほど、より高周波数で設定分周比Ｐを増減させことができる。
【００３８】
さらに、また、出力信号生成部３２は、２段目以降の累算器３０から出力された比較結果信号を、当該比較結果信号を出力した累算器３０の段数に応じた回数分微分して微分信号を生成する。これにより、出力信号生成部３２は、より後段の累算器３０から出力された比較結果信号を微分した微分信号の振幅を、より大きくすることができる。以上により、シグマデルタ変調器２０によれば、低周波数領域における位相ノイズを小さくし、高周波数領域に位相ノイズを移すというノイズシェーピングの効果を発揮することができる。
【００３９】
これに加えて、シグマデルタ変調器２０は、２段目以降の少なくとも一つの累算器３０（例えば最終段の累算器３０）がローパスフィルタ３６を有するので、対応する累算器３０から出力される比較結果信号の応答速度を遅くすることができる。これにより、シグマデルタ変調器２０によれば、２段目以降の対応する累算器３０（例えば最終段の累算器３０）の影響により、大きくなった設定分周比Ｐ（すなわち、出力信号）の増加および減少の振幅を小さくすることができる。
【００４０】
このような設定分周比Ｐの振幅の小さいシグマデルタ変調器２０を備えることにより、フラクショナル周波数シンセサイザ１０によれば、分周器１４から出力される分周信号の変動を抑えることができるので、位相比較器２２における位相誤差を小さくすることができる。この結果、フラクショナル周波数シンセサイザ１０によれば、ＬＰＦ２４のループ帯域を低くすることなく高次のシグマデルタ変調を用いて分周比を切り替えることができる。
【００４１】
図３は、累算器３０の量子化ノイズがホワイトノイズであると仮定した場合における、シグマデルタ変調器２０によって発生する位相ノイズに対する周波数特性の一例を示す。なお、図３において、Ａはいずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器の特性、Ｂはいずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器の特性、Ｃは最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の特性を示す。
【００４２】
ここで、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器におけるＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、（１−Ｚ−１）３となる。いずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器におけるＮＴＦは、（１−Ｚ−１）４となる。さらに、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０におけるＮＴＦは、（１−Ｚ−１）４／（１−α×Ｚ−１）となる。図３は、このようなＮＴＦに応じた位相ノイズの周波数特性を示す。
【００４３】
図３のＡおよびＣを比較すると、３ＭＨｚ以下の周波数における位相ノイズは、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器よりも、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の方が小さい。すなわち、３ＭＨｚ以下の周波数においては、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０は、特性が良い。
【００４４】
また、図３のＢおよびＣを比較すると、４ＭＨｚより大きい周波数における位相ノイズは、いずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器よりも、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の方が小さい。すなわち、４ＭＨｚより大きい周波数においては、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０は、特性が良い。
【００４５】
図４は、電圧制御発振器１２から出力された発振信号に含まれる位相ノイズの周波数特性の測定結果の一例を示す。なお、図４に示すＡ、ＢおよびＣは、図３のＡ、Ｂ、Ｃと同様のシグマデルタ変調器を有するフラクショナル周波数シンセサイザの特性を示す。
【００４６】
Ａ、ＢおよびＣを比較すると、発信信号に含まれる３００ｋＨｚ以下の周波数における位相ノイズは、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザが最も小さい。これは、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの振幅が最も小さいことによる影響であると考えられる。
【００４７】
これに対して、発信信号に含まれる３００ｋＨｚから１．５ＭＨｚまでの周波数における位相ノイズは、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０が最も小さい。すなわち、３００ｋＨｚから１．５ＭＨｚまでにおいては、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０は、特性が良い。さらに、３００ｋＨｚ以下の周波数における位相ノイズも、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０は、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザとほぼ同等である。
【００４８】
３００ｋＨｚから１．５ＭＨｚまでのシグマデルタ変調器の特性は、図３に示すように、いずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器の位相ノイズが最も小さい。これに反して、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の発振信号に含まれる位相ノイズが小さいのは、設定分周比Ｐの振幅が小さいことによる影響であると考えられる。以上のようにフラクショナル周波数シンセサイザ１０によれば、発振信号の周波数の近傍の位相ノイズを小さくするように特性を改善することができる。
【００４９】
図５は、ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの一例を示す。図６は、ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザの位相誤差の一例を示す。図７は、最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの一例を示す。図８は、最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の位相誤差の一例を示す。
【００５０】
図５を参照すると、ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器から出力される設定分周比Ｐの増減の振幅は、一例として、３０±３であった。また、図７を参照すると、最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの増減の振幅は、一例として、３０±２であった。このように、シグマデルタ変調器２０によれば、設定分周比Ｐの増減の振幅が小さくなった。
【００５１】
また、図６および図８を比較すると、位相誤差の振幅は、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザよりも、最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の方が小さい。このように、フラクショナル周波数シンセサイザ１０によれば、位相誤差を小さくすることができる。
【００５２】
図９は、ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの一例を示す。図１０は、ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザの位相誤差の一例を示す。図１１は、最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの一例を示す。図１２は、最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の位相誤差の一例を示す。
【００５３】
図９を参照すると、ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器から出力される設定分周比Ｐの増減の振幅は、一例として、３０±７であった。また、図１１を参照すると、最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの増減の振幅は、一例として、３０±４であった。このように、シグマデルタ変調器２０によれば、設定分周比Ｐの増減の振幅を小さくすることができる。
【００５４】
また、図１０および図１２を比較すると、位相誤差の振幅は、いずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザよりも、最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の方が小さい。このように、フラクショナル周波数シンセサイザ１０によれば、位相誤差を小さくすることができる。
【００５５】
図１３は、本実施形態の変形例に係るシグマデルタ変調器２０の構成を示す。本変形例に係るシグマデルタ変調器２０は、図２に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
【００５６】
本変形例において、初段以外の他の累算器３０の加算部４４には、前段の累算器３０における累算レジスタ４２から積分値が入力される。すなわち、初段以外の他の累算器３０のそれぞれは、前段の累算器３０に信号が入力した時刻から１クロック分遅延した時刻に対応する積分値を入力する。また、最終段以外の累算器３０のそれぞれは、更に、遅延部７０を含む。遅延部７０のそれぞれは、比較部４６から出力された比較結果信号を遅延して後段の出力信号生成部３２に対して出力する。
【００５７】
ここで、最終段以外の累算器３０のそれぞれに含まれる遅延部７０は、当該シグマデルタ変調器２０が備える複数の累算器３０の数から、対応する累算器３０の段数を減算したクロック数分、比較結果信号を減算する。一例として、シグマデルタ変調器２０が３個の累算器３０を有する場合であれば、初段の累算器３０に含まれる遅延部７０は、２クロック（＝３−１クロック）分比較結果信号を遅延し、２段目の累算器３０に含まれる遅延部７０は、１クロック（＝３−２クロック）分比較結果信号を遅延する。これにより、複数の累算器３０のそれぞれは、他の累算器３０とタイミングを同期した比較結果信号を出力信号生成部３２に対して出力することができる。
【００５８】
以上のようなシグマデルタ変調器２０も、図２に示した回路と同様の効果を得ることができる。従って、図１３のシグマデルタ変調器２０を備えることにより、フラクショナル周波数シンセサイザ１０によれば、ノイズシェーピングの傾きを大きくするとともに、発振信号の周波数の近傍の位相ノイズを小さくすることができる。
【００５９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係るフラクショナル周波数シンセサイザ１０の構成を示す。
【図２】本発明の実施形態に係るシグマデルタ変調器２０の構成を示す。
【図３】累算器３０の量子化ノイズがホワイトノイズであると仮定した場合における、シグマデルタ変調器２０により発生する位相ノイズに対する周波数特性を示す。
【図４】電圧制御発振器１２から出力された発振信号に含まれる位相ノイズの周波数特性の測定結果を示す。
【図５】ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの一例を示す。
【図６】ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザの位相誤差の一例を示す。
【図７】最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの一例を示す。
【図８】最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の位相誤差の一例を示す。
【図９】ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの一例を示す。
【図１０】ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザの位相誤差の一例を示す。
【図１１】最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの一例を示す。
【図１２】最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の位相誤差の一例を示す。
【図１３】本実施形態の変形例に係るシグマデルタ変調器２０の構成を示す。
【符号の説明】
【００６１】
１０ フラクショナル周波数シンセサイザ
１２ 電圧制御発振器
１４ 分周器
２０ シグマデルタ変調器
１６ 整数部分設定部
１８ 小数部分設定部
２２ 位相比較器
２４ ＬＰＦ
３０ 累算器
３２ 出力信号生成部
３４ 整数部分加算器
３６ ローパスフィルタ
４２ 累算レジスタ
４４ 加算部
４６ 比較部
４８ 減算部
５２ 第１乗算部
５４ 第２乗算部
５６ フィルタ内加算部
６０ 出力信号生成部内加算器
６２ 微分回路
６４ 微分回路内レジスタ
６６ 微分回路内減算器
７０ 遅延部
【技術分野】
【０００１】
本発明は、シグマデルタ変調器およびフラクショナル周波数シンセサイザに関する。特に本発明は、入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器およびフラクショナル周波数シンセサイザに関する。
【背景技術】
【０００２】
電圧制御発振器、分周器、位相比較器およびローパスフィルタを備え、設定された周波数の発振信号を出力する周波数シンセサイザが知られている。さらに、分周器における分周比を、複数の累積器を有するシグマデルタ変調器の出力信号により切り替えるフラクショナル周波数シンセサイザが知られている（例えば特許文献１、２、３参照。）。フラクショナル周波数シンセサイザは、基準クロック周波数の小数点以下の精度の倍数で表された周波数の発振信号を出力することができる。
【０００３】
【特許文献１】特開２００４−２６０７９１号公報
【特許文献２】特開２００１−２９８３６３号公報
【特許文献３】米国特許第６８４４８３６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、シグマデルタ変調器は、累算器の段数を増加すると、ノイズシェーピング特性の傾きを大きくするが、出力信号の振幅が大きくなる。従って、累積器の段数の多いシグマデルタ変調器を用いたフラクショナル周波数シンセサイザは、分周比の変化範囲が大きくなり、分周信号と基準クロックとの位相誤差が大きくなる。
【０００５】
位相誤差が大きくなる結果、累算器の段数が多いシグマデルタ変調器を備えるフラクショナル周波数シンセサイザは、位相比較器のリニアリティの影響を受け、かえって発振信号の周波数の近傍のノイズが大きくなってしまっていた。
【０００６】
そこで本発明は、上記の課題を解決することのできるシグマデルタ変調器およびフラクショナル周波数シンセサイザを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１形態においては、入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器であって、直列に接続された複数の累算器と、それぞれの校正値累算器が出力する比較結果信号に基づいて、校正値出力信号を生成する出力信号生成部とを備え、それぞれの校正値累算器は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の校正値比較結果信号を出力すると共に、校正値積分値から校正値比較結果信号の値を減算し、初段の校正値累算器には、校正値入力信号の値が入力され、他の校正値累算器には、前段の校正値累算器の校正値積分値が入力され、少なくとも一つの校正値累算器は、校正値積分値の波形の所定の高周波成分を除去するローパスフィルタを有するシグマデルタ変調器を提供する。
【０００８】
本発明の第２形態においては、与えられる制御電圧のレベルに応じた周波数の発振信号を出力する電圧制御発振器と、校正値発振信号を、設定される分周比で分周する分周器と、校正値分周器に設定すべき校正値分周比の小数部分を示す入力信号に基づいて、校正値分周器における分周比を切り替えるシグマデルタ変調器と、校正値分周器が分周した校正値発振信号と、与えられる基準信号との位相差に応じたレベルの校正値制御信号を生成する位相比較器とを備え、校正値シグマデルタ変調器は、直列に接続された複数の累算器と、それぞれの校正値累算器が出力する比較結果信号に基づいて、校正値出力信号を生成する出力信号生成部とを有し、それぞれの校正値累算器は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の校正値比較結果信号を出力すると共に、校正値積分値から校正値比較結果信号の値を減算し、初段の校正値累算器には、校正値入力信号の値が入力され、他の校正値累算器には、前段の校正値累算器の校正値積分値が入力され、少なくとも一つの校正値累算器は、校正値積分値の波形の所定の高周波成分を除去するローパスフィルタを有するフラクショナル周波数シンセサイザを提供する。
を提供する。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本実施形態に係るフラクショナル周波数シンセサイザ１０の構成を示す。フラクショナル周波数シンセサイザ１０は、例えば基準発振器から出力された基準周波数ｆｒｅｆの基準信号が入力されるとともに、小数点以下の精度で表された設定値Ｑがユーザまたは外部機器等により設定される。そして、フラクショナル周波数シンセサイザ１０は、基準周波数ｆｒｅｆを設定値Ｑ倍した周波数の発振信号を出力する。
【００１２】
フラクショナル周波数シンセサイザ１０は、電圧制御発振器１２と、分周器１４と、整数部分設定部１６と、小数部分設定部１８と、シグマデルタ変調器２０と、位相比較器２２と、ＬＰＦ２４とを備える。電圧制御発振器１２は、制御電圧を入力する。そして、電圧制御発振器１２は、与えられる制御電圧のレベルに応じた周波数の発振信号を出力する。分周器１４は、電圧制御発振器１２により出力される発振信号が入力され、当該発振信号を、設定される設定分周比Ｐで分周する。
【００１３】
整数部分設定部１６は、設定値Ｑにおける整数部分を抽出して記憶する。そして、整数部分設定部１６は、抽出した整数部分を、分周器１４に設定すべき分周比の整数部分を示す入力信号Ｉとしてシグマデルタ変調器２０に対して出力する。小数部分設定部１８は、設定値Ｑにおける小数部分を抽出して記憶する。そして、小数部分設定部１８は、抽出した小数部分を、分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘとしてシグマデルタ変調器２０に対して出力する。
【００１４】
シグマデルタ変調器２０は、分周器１４に設定すべき分周比の整数部分を示す入力信号Ｉおよび分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘに基づいて、分周器１４における分周比を切り替える。より詳しくは、シグマデルタ変調器２０は、分周比の小数部分を示す入力信号Ｘをシグマデルタ変調することにより、整数値で表される出力信号を生成する。さらに、シグマデルタ変調器２０は、シグマデルタ変調された出力信号と分周比の整数部分を示す入力信号Ｉとを加算することにより、設定分周比Ｐを生成する。そして、シグマデルタ変調器２０は、設定分周比Ｐに応じて分周器１４の分周比を切り替える。
【００１５】
位相比較器２２は、分周器１４が分周した発振信号と、与えられる基準信号との位相差に応じたレベルの制御信号を生成する。すなわち、位相比較器２２は、発振信号を設定分周比Ｐにより分周した分周信号と基準信号との位相誤差を算出し、算出した位相誤差に応じたレベルの制御信号を出力する。ＬＰＦ２４は、位相比較器２２から出力された制御信号を所定の時定数でローパスフィルタリングして、高域が除去された制御信号を電圧制御発振器１２に対して出力する。すなわち、ＬＰＦ２４は、平均化された位相誤差に応じた制御信号を電圧制御発振器１２に対して出力する。
【００１６】
このようなフラクショナル周波数シンセサイザ１０は、小数点以下の精度で表された設定値Ｑをシグマデルタ変調した設定分周比Ｐにより、分周器１４における分周比を切り替える。従って、フラクショナル周波数シンセサイザ１０によれば、基準周波数ｆｒｅｆの小数点以下の精度の倍数で表された周波数の発振信号を出力することができる。
【００１７】
図２は、本実施形態に係るシグマデルタ変調器２０の構成を示す。シグマデルタ変調器２０は、入力信号をシグマデルタ変調した出力信号を出力する。シグマデルタ変調器２０は、分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘおよび分周器１４に設定すべき分周比の整数部分を示す入力信号Ｉを入力して、シグマデルタ変調した設定分周比Ｐを出力する。
【００１８】
シグマデルタ変調器２０は、複数の累算器（アキュムレータ）３０と、出力信号生成部３２と、整数部分加算器３４とを有する。複数の累算器３０は、それぞれが直列に接続される。図２には、一例として、３個の累算器３０を有するシグマデルタ変調器２０を示すが、本実施形態におけるシグマデルタ変調器２０は、２個または４個以上の累算器３０を有してよい。それぞれの累算器３０は、入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の比較結果信号を出力すると共に、積分値から比較結果信号の値を減算する。
【００１９】
また、複数の累算器３０のうち初段の累算器３０には、分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘの値が入力される。また、複数の累算器３０のうち初段以外の他の累算器３０には、前段の累算器３０の積分値が入力される。他の累算器３０は、一例として、前段の累算器３０における積分値が基準値以上となった場合には、比較結果信号の値を減算した後の積分値を前段の累算器３０から入力し、前段の累算器３０における積分値が基準値より小さい場合には、基準値より小さい当該積分値を前段の累算器３０から入力してよい。一例として、前段の累算器３０が例えば比較結果信号として桁あふれ信号を出力する場合、他の累算器３０には、桁あふれ信号を出力した場合における、桁あふれした値を入力してよい。すなわち、他の累算器３０には、一例として、前段の累算器３０における積分値と比較結果信号との誤差（量子化誤差）を入力してよい。
【００２０】
それぞれの累算器３０は、一例として、０以上１未満の値の信号を入力し、入力した値をクロック毎に順次に累算して積分値を生成してよい。さらに、それぞれの累算器３０は、一例として、積分値が１以上となった場合に、値が１の比較結果信号を出力し、積分値が０未満の場合に、値が０の比較結果信号を出力してよい。そして、それぞれの累算器３０は、一例として、順次出力される積分値が１以上となった場合には、比較結果信号の値である１を積分値から減算してよい。
【００２１】
より具体的な構成の一例として、それぞれの累算器３０は、累算レジスタ４２と、加算部４４と、比較部４６と、減算部４８とを含んでよい。累算レジスタ４２は、入力した値を１クロック分遅延して出力する。累算レジスタ４２は、一例として、例えば分周器１４により出力された分周信号がクロックとして供給されてよい。加算部４４は、入力される信号の値に、累算レジスタ４２に格納された値に応じた値を加算して、積分値を出力する。
【００２２】
比較部４６は、加算部４４から出力された積分値と、基準値とを比較し、加算部４４から出力された積分値が基準値以上となった場合に、所定の値の比較結果信号を出力する。比較部４６は、一例として、加算部４４から出力された積分値と１とを比較し、加算部４４から出力された積分値が１以上となった場合に値が１の比較結果信号を出力し、加算部４４から出力された積分値が１未満の場合に値が０の比較結果信号を出力してよい。減算部４８は、比較部４６に入力された積分値から、比較部４６が出力した比較結果信号の値を減じ、累算レジスタ４２に格納する。
【００２３】
このような構成における初段の累算器３０の加算部４４には、分周器１４に設定すべき分周比の小数部分を示す入力信号Ｘの値が入力される。また、初段以外の他の累算器３０の加算部４４には、前段の累算器３０における減算部４８から出力された積分値が入力される。
【００２４】
以上のような複数の累算器３０のうちの初段の累算器３０は、整数値で値が表されるとともに時間平均した場合に入力信号Ｘの値に略一致する比較結果信号を出力することができる。さらに、初段以外の累算器３０は、時間平均した場合に前段の累算器３０における量子化誤差の積分値に略一致する比較結果信号を出力する。これにより、初段以外の累算器３０のそれぞれによれば、前段の累算器３０における量子化誤差の累積速度に応じた周期で所定の値（例えば１）となる比較結果信号を出力することができる。さらに、初段以外の累算器３０は、前段の累算器３０における量子化誤差を積分して比較結果信号を生成するので、前段における累算器３０の比較結果信号が基準値（例えば１）となる周期以下の周期で比較結果信号を出力する。従って、初段以外の累算器３０は、後段になるに従って、基準値（例えば１）となる周期が短くなる比較結果信号を出力することができる。
【００２５】
また、それぞれの累算器３０のうち、少なくとも一つの累算器３０は、積分値の波形の所定の高周波成分を除去するローパスフィルタ３６を含む。一例として、それぞれの累算器３０のうち最終段の累算器３０は、ローパスフィルタ３６を有し、他の累算器３０は、ローパスフィルタ３６を有さなくてよい。このようなローパスフィルタ３６を含む累算器３０によれば、前段の累算器３０において生じた量子化誤差の累積速度に対する出力する比較結果信号の応答速度を、遅くすることができる。
【００２６】
より具体的な構成の一例として、ローパスフィルタ３６は、第１乗算部５２と、第２乗算部５４と、フィルタ内加算部５６とを含んでよい。第１乗算部５２は、当該ローパスフィルタ３６を含んだ累算器３０が有する累算レジスタ４２が格納した値に、第１の係数を乗算して加算部４４に入力する。第２乗算部５４は、当該ローパスフィルタ３６を含んだ累算器３０が有する累算レジスタ４２が格納した値に第２の係数を乗算して出力する。ここで、第２の係数は、０より大きく１未満の値αであり、第１の係数は、１から第２の係数αを減算した値（１−α）であってよい。例えば、第１の係数および第２の係数は、当該ローパスフィルタ３６を含むループ経路において信号が発振をせず安定する値であることが好ましく、例えばともに０．５であってよく、また、一方が０．７５、他方が０．２５であってもよい。
【００２７】
フィルタ内加算部５６は、当該ローパスフィルタ３６を含んだ累算器３０が有する減算部４８が出力する値に、第２乗算部５４が出力する値を加算して、累算レジスタ４２に格納する。以上の構成のローパスフィルタ３６によれば、累算レジスタ４２と協働して１次のＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタによるローパスフィルタを形成することができる。
【００２８】
なお、ローパスフィルタ３６は、２次以上のＩＩＲフィルタであってもよい。また、ローパスフィルタ３６は、ＩＩＲフィルタに代えて、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）であってもよい。また、ローパスフィルタ３６は、第１乗算部５２および第２乗算部５４に代えて、累算レジスタ４２が格納した値から予め定められた定数を減算して加算部４４に入力する第１減算部と、累算レジスタ４２が格納した値から予め定められた定数を減算してフィルタ内加算部５６に入力する第２減算部とを含んでよい。さらに、シグマデルタ変調器２０において、複数の累算器３０がローパスフィルタ３６を含んでよい。この場合において、複数の累算器３０は、例えば当該累算器３０の段数に応じて、それぞれ異なるフィルタ構成のローパスフィルタ３６を含んでよい。
【００２９】
出力信号生成部３２は、それぞれの累算器３０が出力する比較結果信号に基づいて、出力信号を生成する。出力信号生成部３２は、一例として、初段以外の累算器３０から出力された比較結果信号をそれぞれ微分した微分信号を、初段の累算器３０から出力された比較結果信号に加算することにより、出力信号を生成してよい。
【００３０】
この場合において、出力信号生成部３２は、一例として、初段以外の累算器３０から出力されたそれぞれの比較結果信号に対して、対応する累算器３０における段数が大きいほどより微分回数を多くして微分してよい。出力信号生成部３２は、一例として、初段以外の累算器３０から出力されたそれぞれの比較結果信号に対して、対応する累算器３０における段数から１を引いた回数分の微分をしてよい。すなわち、出力信号生成部３２は、２段目の累算器３０に対しては比較結果信号に対して１回（２−１回）微分をした１回微分信号を生成し、３段目の累算器３０に対しては比較結果信号に対して２回（３−１回）微分をした２回微分信号を生成し、４段目の累算器３０に対しては比較結果信号に対して３回（３−１回）微分をした３回微分信号を生成してよい。そして、出力信号生成部３２は、これらの複数の微分信号を、初段の累算器３０から出力された比較結果信号に加算した出力信号を生成してよい。
【００３１】
より具体的な構成の一例として、出力信号生成部３２は、最終段以外の累算器３０のそれぞれに対応して設けられた出力信号生成部内加算器６０と、初段以外の累算器３０のそれぞれに対応して設けられた微分回路６２とを含んでよい。出力信号生成部内加算器６０のそれぞれは、対応する累算器３０から出力された比較結果信号と、１つ後段の累算器３０に対応する微分回路６２から出力された微分信号とを加算した加算信号を出力する。
【００３２】
最終段の微分回路６２は、対応する最終段の累算器３０から出力された比較結果信号を微分した微分信号を出力する。すなわち、最終段の微分回路６２は、対応する最終段の累算器３０から出力された比較結果信号の変化量を示す微分信号を出力する。最終段以外の微分回路６２は、対応する出力信号生成部内加算器６０から出力された加算信号を微分した微分信号を出力する。すなわち、最終段以外の微分回路６２は、対応する出力信号生成部内加算器６０から出力された加算信号の変化量を示す微分信号を出力する。
【００３３】
微分回路６２は、一例として、微分回路内レジスタ６４と、微分回路内減算器６６とを含んでよい。微分回路６２は、入力した信号を１クロック分遅延する。微分回路内レジスタ６４は、入力した信号から、微分回路内レジスタ６４により１クロック分遅延した信号を減算する。これにより微分回路６２によれば、最終段以外の場合には対応する出力信号生成部内加算器６０から出力された加算信号微分し、最終段の場合には対応する累算器３０から出力された比較結果信号を微分することできる。
【００３４】
そして、初段の出力信号生成部内加算器６０は、加算信号を当該出力信号生成部３２の出力信号として出力する。これにより出力信号生成部３２によれば、累算器３０のそれぞれから出力された比較結果信号のそれぞれを、当該比較結果信号を出力した累算器３０の段数に応じた回数分微分して、初段の累算器３０から出力された比較結果信号に加算することができる。
【００３５】
整数部分加算器３４は、出力信号生成部３２から出力された出力信号と、分周器１４に設定すべき分周比の整数部分を示す入力信号Ｉとを加算する。そして、整数部分加算器３４は、加算結果を設定分周比Ｐとして分周器１４に対して出力する。
【００３６】
以上のようなシグマデルタ変調器２０によれば、平均化した場合にユーザ等により設定された小数点以下の精度の設定値Ｑと略一致する設定分周比Ｐを出力することができる。従って、このようなシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０によれば、基準周波数ｆｒｅｆを設定値Ｑ倍した周波数の発振信号を出力することができる。
【００３７】
さらに、シグマデルタ変調器２０によれば、２段目以降の累算器３０から出力された比較結果信号を微分した微分信号を出力信号に加算する。これにより、シグマデルタ変調器２０によれば、初段から最終段の１つ前までのそれぞれの累算器３０における量子化誤差の累積速度に応じた周期で設定分周比Ｐを増減させることができる。また、２段目以降の累算器３０は、後段になるに従って短い周期の比較結果信号を出力する。これにより、シグマデルタ変調器２０によれば、内部に有する累算器３０の段数が増えるほど、より高周波数で設定分周比Ｐを増減させことができる。
【００３８】
さらに、また、出力信号生成部３２は、２段目以降の累算器３０から出力された比較結果信号を、当該比較結果信号を出力した累算器３０の段数に応じた回数分微分して微分信号を生成する。これにより、出力信号生成部３２は、より後段の累算器３０から出力された比較結果信号を微分した微分信号の振幅を、より大きくすることができる。以上により、シグマデルタ変調器２０によれば、低周波数領域における位相ノイズを小さくし、高周波数領域に位相ノイズを移すというノイズシェーピングの効果を発揮することができる。
【００３９】
これに加えて、シグマデルタ変調器２０は、２段目以降の少なくとも一つの累算器３０（例えば最終段の累算器３０）がローパスフィルタ３６を有するので、対応する累算器３０から出力される比較結果信号の応答速度を遅くすることができる。これにより、シグマデルタ変調器２０によれば、２段目以降の対応する累算器３０（例えば最終段の累算器３０）の影響により、大きくなった設定分周比Ｐ（すなわち、出力信号）の増加および減少の振幅を小さくすることができる。
【００４０】
このような設定分周比Ｐの振幅の小さいシグマデルタ変調器２０を備えることにより、フラクショナル周波数シンセサイザ１０によれば、分周器１４から出力される分周信号の変動を抑えることができるので、位相比較器２２における位相誤差を小さくすることができる。この結果、フラクショナル周波数シンセサイザ１０によれば、ＬＰＦ２４のループ帯域を低くすることなく高次のシグマデルタ変調を用いて分周比を切り替えることができる。
【００４１】
図３は、累算器３０の量子化ノイズがホワイトノイズであると仮定した場合における、シグマデルタ変調器２０によって発生する位相ノイズに対する周波数特性の一例を示す。なお、図３において、Ａはいずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器の特性、Ｂはいずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器の特性、Ｃは最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の特性を示す。
【００４２】
ここで、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器におけるＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、（１−Ｚ−１）３となる。いずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器におけるＮＴＦは、（１−Ｚ−１）４となる。さらに、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０におけるＮＴＦは、（１−Ｚ−１）４／（１−α×Ｚ−１）となる。図３は、このようなＮＴＦに応じた位相ノイズの周波数特性を示す。
【００４３】
図３のＡおよびＣを比較すると、３ＭＨｚ以下の周波数における位相ノイズは、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器よりも、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の方が小さい。すなわち、３ＭＨｚ以下の周波数においては、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０は、特性が良い。
【００４４】
また、図３のＢおよびＣを比較すると、４ＭＨｚより大きい周波数における位相ノイズは、いずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器よりも、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の方が小さい。すなわち、４ＭＨｚより大きい周波数においては、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０は、特性が良い。
【００４５】
図４は、電圧制御発振器１２から出力された発振信号に含まれる位相ノイズの周波数特性の測定結果の一例を示す。なお、図４に示すＡ、ＢおよびＣは、図３のＡ、Ｂ、Ｃと同様のシグマデルタ変調器を有するフラクショナル周波数シンセサイザの特性を示す。
【００４６】
Ａ、ＢおよびＣを比較すると、発信信号に含まれる３００ｋＨｚ以下の周波数における位相ノイズは、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザが最も小さい。これは、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの振幅が最も小さいことによる影響であると考えられる。
【００４７】
これに対して、発信信号に含まれる３００ｋＨｚから１．５ＭＨｚまでの周波数における位相ノイズは、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０が最も小さい。すなわち、３００ｋＨｚから１．５ＭＨｚまでにおいては、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０は、特性が良い。さらに、３００ｋＨｚ以下の周波数における位相ノイズも、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０は、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザとほぼ同等である。
【００４８】
３００ｋＨｚから１．５ＭＨｚまでのシグマデルタ変調器の特性は、図３に示すように、いずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器の位相ノイズが最も小さい。これに反して、最終段にローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の発振信号に含まれる位相ノイズが小さいのは、設定分周比Ｐの振幅が小さいことによる影響であると考えられる。以上のようにフラクショナル周波数シンセサイザ１０によれば、発振信号の周波数の近傍の位相ノイズを小さくするように特性を改善することができる。
【００４９】
図５は、ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの一例を示す。図６は、ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザの位相誤差の一例を示す。図７は、最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの一例を示す。図８は、最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の位相誤差の一例を示す。
【００５０】
図５を参照すると、ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器から出力される設定分周比Ｐの増減の振幅は、一例として、３０±３であった。また、図７を参照すると、最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの増減の振幅は、一例として、３０±２であった。このように、シグマデルタ変調器２０によれば、設定分周比Ｐの増減の振幅が小さくなった。
【００５１】
また、図６および図８を比較すると、位相誤差の振幅は、いずれもがローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザよりも、最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の方が小さい。このように、フラクショナル周波数シンセサイザ１０によれば、位相誤差を小さくすることができる。
【００５２】
図９は、ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの一例を示す。図１０は、ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザの位相誤差の一例を示す。図１１は、最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの一例を示す。図１２は、最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の位相誤差の一例を示す。
【００５３】
図９を参照すると、ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器から出力される設定分周比Ｐの増減の振幅は、一例として、３０±７であった。また、図１１を参照すると、最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの増減の振幅は、一例として、３０±４であった。このように、シグマデルタ変調器２０によれば、設定分周比Ｐの増減の振幅を小さくすることができる。
【００５４】
また、図１０および図１２を比較すると、位相誤差の振幅は、いずれもがローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザよりも、最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の方が小さい。このように、フラクショナル周波数シンセサイザ１０によれば、位相誤差を小さくすることができる。
【００５５】
図１３は、本実施形態の変形例に係るシグマデルタ変調器２０の構成を示す。本変形例に係るシグマデルタ変調器２０は、図２に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
【００５６】
本変形例において、初段以外の他の累算器３０の加算部４４には、前段の累算器３０における累算レジスタ４２から積分値が入力される。すなわち、初段以外の他の累算器３０のそれぞれは、前段の累算器３０に信号が入力した時刻から１クロック分遅延した時刻に対応する積分値を入力する。また、最終段以外の累算器３０のそれぞれは、更に、遅延部７０を含む。遅延部７０のそれぞれは、比較部４６から出力された比較結果信号を遅延して後段の出力信号生成部３２に対して出力する。
【００５７】
ここで、最終段以外の累算器３０のそれぞれに含まれる遅延部７０は、当該シグマデルタ変調器２０が備える複数の累算器３０の数から、対応する累算器３０の段数を減算したクロック数分、比較結果信号を減算する。一例として、シグマデルタ変調器２０が３個の累算器３０を有する場合であれば、初段の累算器３０に含まれる遅延部７０は、２クロック（＝３−１クロック）分比較結果信号を遅延し、２段目の累算器３０に含まれる遅延部７０は、１クロック（＝３−２クロック）分比較結果信号を遅延する。これにより、複数の累算器３０のそれぞれは、他の累算器３０とタイミングを同期した比較結果信号を出力信号生成部３２に対して出力することができる。
【００５８】
以上のようなシグマデルタ変調器２０も、図２に示した回路と同様の効果を得ることができる。従って、図１３のシグマデルタ変調器２０を備えることにより、フラクショナル周波数シンセサイザ１０によれば、ノイズシェーピングの傾きを大きくするとともに、発振信号の周波数の近傍の位相ノイズを小さくすることができる。
【００５９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係るフラクショナル周波数シンセサイザ１０の構成を示す。
【図２】本発明の実施形態に係るシグマデルタ変調器２０の構成を示す。
【図３】累算器３０の量子化ノイズがホワイトノイズであると仮定した場合における、シグマデルタ変調器２０により発生する位相ノイズに対する周波数特性を示す。
【図４】電圧制御発振器１２から出力された発振信号に含まれる位相ノイズの周波数特性の測定結果を示す。
【図５】ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの一例を示す。
【図６】ローパスフィルタ３６を含まない３段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザの位相誤差の一例を示す。
【図７】最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの一例を示す。
【図８】最終段がローパスフィルタ３６を含む３段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の位相誤差の一例を示す。
【図９】ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器の設定分周比Ｐの一例を示す。
【図１０】ローパスフィルタ３６を含まない４段の累算器３０を有するシグマデルタ変調器を備えるフラクショナル周波数シンセサイザの位相誤差の一例を示す。
【図１１】最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０の設定分周比Ｐの一例を示す。
【図１２】最終段がローパスフィルタ３６を含む４段の累算器３０を有するシグマデルタ変調器２０を備えるフラクショナル周波数シンセサイザ１０の位相誤差の一例を示す。
【図１３】本実施形態の変形例に係るシグマデルタ変調器２０の構成を示す。
【符号の説明】
【００６１】
１０ フラクショナル周波数シンセサイザ
１２ 電圧制御発振器
１４ 分周器
２０ シグマデルタ変調器
１６ 整数部分設定部
１８ 小数部分設定部
２２ 位相比較器
２４ ＬＰＦ
３０ 累算器
３２ 出力信号生成部
３４ 整数部分加算器
３６ ローパスフィルタ
４２ 累算レジスタ
４４ 加算部
４６ 比較部
４８ 減算部
５２ 第１乗算部
５４ 第２乗算部
５６ フィルタ内加算部
６０ 出力信号生成部内加算器
６２ 微分回路
６４ 微分回路内レジスタ
６６ 微分回路内減算器
７０ 遅延部
【特許請求の範囲】
【請求項１】
入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器であって、
直列に接続された複数の累算器と、
それぞれの前記累算器が出力する比較結果信号に基づいて、前記出力信号を生成する出力信号生成部と
を備え、
それぞれの前記累算器は、
入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の前記比較結果信号を出力すると共に、前記積分値から前記比較結果信号の値を減算し、
初段の前記累算器には、前記入力信号の値が入力され、
他の前記累算器には、前段の前記累算器の前記積分値が入力され、
少なくとも一つの前記累算器は、前記積分値の波形の所定の高周波成分を除去するローパスフィルタを有する
シグマデルタ変調器。
【請求項２】
最終段の前記累算器が、前記ローパスフィルタを有し、他の前記累算器は、前記ローパスフィルタを有さない
請求項１に記載のシグマデルタ変調器。
【請求項３】
それぞれの前記累算器は、
累算レジスタと、
前記入力される信号の値に、前記累算レジスタに格納された値に応じた値を加算して、前記積分値を出力する加算部と、
前記積分値と、前記基準値とを比較し、前記積分値が前記基準値以上となった場合に、所定の値の前記比較結果信号を出力する比較部と、
前記比較部に入力された前記積分値から、前記比較部が出力した前記比較結果信号の値を減じ、前記累算レジスタに格納する減算部と
を有し、
前記ローパスフィルタは、
前記累算レジスタが格納した値に第１の係数を乗算して前記加算部に入力する第１の乗算部と、
前記累積レジスタが格納した値に第２の係数を乗算して出力する第２の乗算部と、
前記減算部が出力する値に、前記第２の乗算部が出力する値を加算して、前記累積レジスタに格納するフィルタ内加算部と
を有する請求項２に記載のシグマデルタ変調器。
【請求項４】
与えられる制御電圧のレベルに応じた周波数の発振信号を出力する電圧制御発振器と、
前記発振信号を、設定される分周比で分周する分周器と、
前記分周器に設定すべき前記分周比の小数部分を示す入力信号に基づいて、前記分周器における分周比を切り替えるシグマデルタ変調器と、
前記分周器が分周した前記発振信号と、与えられる基準信号との位相差に応じたレベルの前記制御信号を生成する位相比較器と
を備え、
前記シグマデルタ変調器は、
直列に接続された複数の累算器と、
それぞれの前記累算器が出力する比較結果信号に基づいて、前記出力信号を生成する出力信号生成部と
を有し、
それぞれの前記累算器は、
入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の前記比較結果信号を出力すると共に、前記積分値から前記比較結果信号の値を減算し、
初段の前記累算器には、前記入力信号の値が入力され、
他の前記累算器には、前段の前記累算器の前記積分値が入力され、
少なくとも一つの前記累算器は、前記積分値の波形の所定の高周波成分を除去するローパスフィルタを有する
フラクショナル周波数シンセサイザ。
【請求項１】
入力信号をシグマデルタ変調した出力信号を出力するシグマデルタ変調器であって、
直列に接続された複数の累算器と、
それぞれの前記累算器が出力する比較結果信号に基づいて、前記出力信号を生成する出力信号生成部と
を備え、
それぞれの前記累算器は、
入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の前記比較結果信号を出力すると共に、前記積分値から前記比較結果信号の値を減算し、
初段の前記累算器には、前記入力信号の値が入力され、
他の前記累算器には、前段の前記累算器の前記積分値が入力され、
少なくとも一つの前記累算器は、前記積分値の波形の所定の高周波成分を除去するローパスフィルタを有する
シグマデルタ変調器。
【請求項２】
最終段の前記累算器が、前記ローパスフィルタを有し、他の前記累算器は、前記ローパスフィルタを有さない
請求項１に記載のシグマデルタ変調器。
【請求項３】
それぞれの前記累算器は、
累算レジスタと、
前記入力される信号の値に、前記累算レジスタに格納された値に応じた値を加算して、前記積分値を出力する加算部と、
前記積分値と、前記基準値とを比較し、前記積分値が前記基準値以上となった場合に、所定の値の前記比較結果信号を出力する比較部と、
前記比較部に入力された前記積分値から、前記比較部が出力した前記比較結果信号の値を減じ、前記累算レジスタに格納する減算部と
を有し、
前記ローパスフィルタは、
前記累算レジスタが格納した値に第１の係数を乗算して前記加算部に入力する第１の乗算部と、
前記累積レジスタが格納した値に第２の係数を乗算して出力する第２の乗算部と、
前記減算部が出力する値に、前記第２の乗算部が出力する値を加算して、前記累積レジスタに格納するフィルタ内加算部と
を有する請求項２に記載のシグマデルタ変調器。
【請求項４】
与えられる制御電圧のレベルに応じた周波数の発振信号を出力する電圧制御発振器と、
前記発振信号を、設定される分周比で分周する分周器と、
前記分周器に設定すべき前記分周比の小数部分を示す入力信号に基づいて、前記分周器における分周比を切り替えるシグマデルタ変調器と、
前記分周器が分周した前記発振信号と、与えられる基準信号との位相差に応じたレベルの前記制御信号を生成する位相比較器と
を備え、
前記シグマデルタ変調器は、
直列に接続された複数の累算器と、
それぞれの前記累算器が出力する比較結果信号に基づいて、前記出力信号を生成する出力信号生成部と
を有し、
それぞれの前記累算器は、
入力される信号の値を積分し、積分値が基準値以上となった場合に、所定の値の前記比較結果信号を出力すると共に、前記積分値から前記比較結果信号の値を減算し、
初段の前記累算器には、前記入力信号の値が入力され、
他の前記累算器には、前段の前記累算器の前記積分値が入力され、
少なくとも一つの前記累算器は、前記積分値の波形の所定の高周波成分を除去するローパスフィルタを有する
フラクショナル周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−９８８５９（Ｐ２００８−９８８５９Ａ）
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願番号】特願２００６−２７６８２６（Ｐ２００６−２７６８２６）
【出願日】平成１８年１０月１０日（２００６．１０．１０）
【特許番号】特許第３９１４２５７号（Ｐ３９１４２５７）
【特許公報発行日】平成１９年５月１６日（２００７．５．１６）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願日】平成１８年１０月１０日（２００６．１０．１０）
【特許番号】特許第３９１４２５７号（Ｐ３９１４２５７）
【特許公報発行日】平成１９年５月１６日（２００７．５．１６）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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