周波数シンセサイザ
【課題】少数点逓倍の精度を向上させ、累積ジッタを低減した周波数シンセサイザを提供する。
【解決手段】位相比較器１と、チャージポンプ２と、ローパスフィルタ３と、電圧制御発振器４と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備える。帰還回路は、電圧制御発振器４の出力クロック信号を分周する可変分周器５と、電圧制御発振器４の８相のクロック信号から１つの位相のクロック信号を選択するマルチプレクサ７と、マルチプレクサ７で選択した特定の位相のクロック信号により可変分周器５のクロック信号をリタイミングするリタイミング回路（ＤＦＦ回路８，９とアンド回路１０）とを備える。
【解決手段】位相比較器１と、チャージポンプ２と、ローパスフィルタ３と、電圧制御発振器４と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備える。帰還回路は、電圧制御発振器４の出力クロック信号を分周する可変分周器５と、電圧制御発振器４の８相のクロック信号から１つの位相のクロック信号を選択するマルチプレクサ７と、マルチプレクサ７で選択した特定の位相のクロック信号により可変分周器５のクロック信号をリタイミングするリタイミング回路（ＤＦＦ回路８，９とアンド回路１０）とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、帰還回路で小数点分周を行うことで基準クロック信号の小数点逓倍を行う周波数シンセサイザに関する。
【背景技術】
【０００２】
帰還クロック信号の小数点分周を行うことで基準クロック信号の小数点逓倍を行う周波数シンセサイザとして、図６に示す構成の回路がある。この周波数シンセサイザは、基準クロック信号ＲＥＦＣＬＫと帰還クロック信号ＦＢＣＬＫの位相差を比較検出する位相比較器（ＰＣ）１と、その位相比較器１の比較結果に応じて吸込電流又は吐出電流を生成するチャージポンプ（ＣＰ）２と、そのチャージポンプ２の吸込電流又は吐出電流により充電又は放電が制御されるループフィルタとしてのローパスフィルタ（ＬＰＦ）３と、そのローパスフィルタ３の出力電圧により発振周波数が制御される電圧制御発振器（ＶＣＯ）４と、その電圧制御発振器４の出力クロック信号を分周する可変分周器５と、その可変分周器５の分周数を切り替えるΔΣ変調型の分周数切替器１１とを備える。
【０００３】
電圧制御発振器４は、図７に示すように、ローパスフィルタ３の出力電圧によって遅延時間Δｔが制御される４個の差動バッファ４１〜４４を縦続接続し、最終段の差動バッファ４４の出力を反転して入力段の差動バッファ４１の入力に接続したリングオシレータで構成され、位相差がπ／４の８相のクロック信号Phase０〜Phase７を出力する。そのうちの０相のクロック信号Phase０が可変分周器５に入力している。
【０００４】
この周波数シンセサイザでは、分周数切替器１１によって設定した分周数を逓倍率とするクロック信号が電圧制御発振器４から得られる。ここで、その逓倍率を４．２のように小数点以下の数値を含む小数点逓倍率とするときは、可変分周器５は図８に示すように、分周数切替器１１によって、その分周数が、４→４→４→４→５→４→４→４→４→５→のように５回を１周期としてこれが繰り返して設定される。なお、小数点分周式周波数シンセサイザとしては、特許文献１に記載がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２７０７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、ΔΣ変調型の分周数切替器１１で可変分周器５の分周数を切り替える場合は、そのΔΣ変調の都合上、累積ジッタが多くなる傾向がある。このため、図９の周期特性曲線に示すように、出力クロック信号ＯＵＴＣＬＫの周期が、周期の目標値に対して時間経過によってふらつく。ここでは、時間軸と周期特性曲線とで囲まれた部分の面積が累積ジッタに相当する。よって、例えば、この出力クロック信号ＯＵＴＣＬＫを用いて、プリンタの主走査を制御する場合には、図１０に示すように、印刷の主走査終了位置（Ｅｎｄ）が、印刷ライン毎に大きくばらつきくという問題が発生する。
【０００７】
本発明の目的は、多相クロック信号を利用して少数点逓倍の精度を向上させ、累積ジッタ特性を改善した周波数シンセサイザを提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明の周波数シンセサイザは、基準クロック信号と帰還クロック信号の位相を比較する位相比較器と、該位相比較器の出力信号から高周波成分を除去するローパスフィルタと、該ローパスフィルタから出力する電圧信号に応じた周波数のクロック信号を生成する電圧制御発振器と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備え、前記基準クロック信号と前記帰還クロック信号との位相差が零となるように前記電圧制御発振器の周波数が制御される周波数シンセサイザであって、前記帰還回路は、前記電圧制御発振器の出力クロック信号を分周する可変分周器と、前記電圧制御発振器の出力クロック信号の１周期を等分して位相をずらせた多相クロック信号から１つの位相のクロック信号を選択する選択回路と、該選択回路で選択した特定の位相のクロック信号により前記可変分周器のクロック信号をリタイミングするリタイミング回路とを備え、前記可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に前記選択回路によるクロック信号の選択切替を繰り返すことで、前記帰還回路における前記小数点分周を実施することを特徴とする。
請求項２にかかる発明は、請求項１に記載の周波数シンセサイザにおいて、前記小数点分周の値は、目標とする小数点分周の値のうちの整数数と一致し又は該整数数と隣接する分周数を前記可変分周器に設定し、該可変分周器により設定切替の周期毎に、前記選択回路により選択される特定位相のクロック信号を切り替えることにより、前記リタイミング回路から出力する帰還クロック信号の複数周期の平均値として得られるようにしたことを特徴とする。
請求項３にかかる発明は、請求項２に記載の周波数シンセサイザにおいて、前記可変分周器に設定する前記分周数と前記選択回路による特定位相のクロック信号の選択の組み合わせを、予め設定したテーブルに応じて切り替え、又は目標とする小数点分周の値と前回得られた得られた小数点分周の値との差分に応じて、切り替えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に、選択回路によるクロック信号の選択切替を行うので、各クロック周期の分周数を、目標とする小数点分周に近い値にすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の１つの実施例の周波数シンセサイザのブロック図である。
【図２】図１の周波数シンセサイザの可変分周器の分周数とマルチプレクサの切替の説明図である。
【図３】図２の切替による図１の周波数シンセサイザの動作波形図である。
【図４】図１の周波数シンセサイザの可変分周器の分周数とマルチプレクサの切替の別の例の説明図である。
【図５】本発明の周波数シンセサイザのジッタ特性の説明図である。
【図６】従来の周波数シンセサイザのブロック図である。
【図７】従来の周波数シンセサイザの電圧制御発振器の回路図である。
【図８】従来の周波数シンセサイザの可変分周器の分周数の切替の説明図である。
【図９】従来の周波数シンセサイザのジッタ特性の説明図である。
【図１０】従来の周波数シンセサイザを使用したプリンタの主走査特性の説明図である。
【発明を実施するための形態】
【００１１】
図１に本発明の実施例の周波数シンセサイザの回路を示す。本実施例の周波数シンセサイザは、基準クロック信号ＲＥＦＣＬＫと帰還クロック信号ＦＢＣＬＫの位相差を比較検出する位相比較器１と、その位相比較器１の比較結果に応じて吸込電流又は吐出電流を生成するチャージポンプ２と、そのチャージポンプ２の吸込電流又は吐出電流により充電又は放電が制御されるループフィルタとしてのローパスフィルタ３と、そのローパスフィルタ３の出力電圧により発振周波数が制御される８相クロック出力の電圧制御発振器４と、その電圧制御発振器４から出力する１つのクロック信号を分周する可変分周器５と、その可変分周器５に入力する分周数設定信号を切り替えるΔΣ変調型の分周数切替器６と、電圧制御発振器４から出力する８相のクロック信号から１個のクロック信号を選択するマルチプレクサ７と、そのマルチプレクサ７で選択されたクロック信号のエッジで可変分周器５の出力クロック信号をシフトするシフトレジスタを構成するＤＦＦ回路８，９と、帰還クロック信号ＦＢＣＬＫを生成するアンド回路１０とを備える。
【００１２】
電圧制御発振器４は、図７に示したものと同じであり、位相差がπ／４の８相のクロック信号Phase０〜Phase７を出力する。その０相のクロック信号Phase０が可変分周器５に入力し、合計８相のクロック信号Phase０〜Phase７がマルチプレクサ７に入力する。マルチプレクサ７では、分周数切替器６によって、８相のクロック信号Phase０〜Phase７のうち１つが選択される。分周数切替器６は、「実質的なＦＢ分周数」と分周の目標値との差分Δを検出し、その差分Δの大きさによってマルチプレクサ７を制御して位相の切替制御を行う。「実質的なＦＢ分周数」は、帰還クロックＦＢＣＬＫと値としては同じであるが、本実施例では、分周数切替器６の中で計算して求めて制御に使用しており、帰還クロックＦＢＣＬＫを分周数切替器６に入力させる信号経路はない。
【００１３】
なお、可変分周器５、分周数切替器６、マルチプレクサ７、ＤＦＦ８，９、およびアンド回路１０は、請求項に記載の帰還回路を構成する。また、マルチプレクサ７は選択回路を構成し、ＤＦＦ回路８，９とアンド回路１０は可変分周器５の出力クロック信号をリタイミングするリタイミング回路を構成する。
【００１４】
ここで、逓倍数を４．２とする場合について説明する。このときは、図２に示すように、分周数切替器６によって、１回目（ｎ＝１）のときは可変分周器５のＦＢ分周数を、逓倍数４と同じ数値である４にセットし、マルチプレクサ７でクロック信号Phase０に対してπ／４（＝０．１２５）だけ遅れた第１相目のクロック信号Phase１を選択する。これにより、「実質的なＦＢ分周数」が４．１２５となる。この４．１２５は、目標値の４．２より小さい。目標値４．２に対して「実質的なＦＢ分周数」との差分Δは、−０．０７５となっている。なお、分周数は、ｎ＝１よりも前の同じシーケンスで繰り返され且つローパスフィルタ３によるフィルタリング効果の結果、ｎ＝１〜５間の平均の「実質的なＦＢ分周数」が目標値４．２に一致しているものと仮定して、ｎ＝１での「実質的なＦＢ分周数」を決めている。
【００１５】
２回目（ｎ＝２）のときは、分周数切替器６において、差分Δである−０．０７５を検出し、可変分周器５の分周数を４にセットしたまま、マルチプレクサ７で、前回のリタイミング用として使用したクロック信号Phase１に対して２π／４（＝０．２５）だけ遅れた第３相目のクロック信号Phase３を選択する。これにより、累積値Σ（差分Δの累積値）は−０．０２５となる。よって、「実質的なＦＢ分周数」が４．２５となる。この４．２５は、目標値の４．２より大きい。
【００１６】
そこで、３回目（ｎ＝３）のときは、分周数切替器６において、可変分周器５の分周数を４にセットしたまま、マルチプレクサ７で、前回のリタイミング用として使用したクロック信号Phase３に対してπ／４（＝０．１２５）だけ遅れた第４相目のクロック信号Phase４を選択する。これにより、「実質的なＦＢ分周数」が４．１２５となる。この４．１２５は、目標値の４．２より小さい。ここでは、累積値Σ＝−０．１と大きくなる。
【００１７】
そこで、４回目（ｎ＝４）のときは、分周数切替器６において、可変分周器５の分周数を４にセットしたまま、マルチプレクサ７で、前回のリタイミング用として使用したクロック信号Phase４に対して２π／４（＝０．２５）だけ遅れた第６相目のクロック信号Phase６を選択する。これにより、「実質的なＦＢ分周数」が４．２５となる。この４．２５は、目標値の４．２より大きい。
【００１８】
５回目（ｎ＝５）では、分周数切替器６において、可変分周器５の分周数を新たに５にセットし、マルチプレクサ７で、前回のリタイミング用として使用したクロック信号Phase６に対して２π／４（＝０．２５）だけ遅れた第０相目のクロック信号Phase０を選択する。これにより、「実質的なＦＢ分周数」が４．２５となる。
【００１９】
以下、ｎ＝１〜５を繰り返すことで、分周数切替器６によるΔΣ変調が実施される。これにより、ｎ＝１〜５で得られる分周数を平均すると、４．２となり、目標値を実現することができる。図３にそのときの動作波形を示した。
【００２０】
なお、「実質的なＦＢ分周数」は、次の式によって計算できる。
ただし、
Ｎ(n)：ｎ番目の実質的なＦＢ分周数
N.F：目標逓倍数（図２では、４．２）
ｋ：等差級数のｋ番目
RoundDown：切り捨て（８相の場合は０．１２５刻み）
［ ］内の１項：ＦＢ累積分周数の目標値
［ ］内の２項：ＦＢ累積分周数の実際値
である。
【００２１】
たとえば、図２の例では、［ ］内の１項は、ｎ＝１では４．２、ｎ＝２では８．４、ｎ＝３では１２．６、・・・・である。また、［ ］内の２項は、ｎ＝１では４．１２５、ｎ＝２では８．３７５、ｎ＝３では１２．５、・・・・である。よって、
ｎ＝１では、RoundDown[4.2−0]＝RoundDown[4.2]＝４．１２５
ｎ＝２では、RoundDown[8.4−4.125]＝RoundDown[4.275]＝４．２５
ｎ＝３では、RoundDown[12.6−8.375]＝RoundDown[4.225]＝４．１２５
・
・
となる。
【００２２】
以上では、４．２逓倍を実現するために、マルチプレクサ７で前回選択したクロック信号ＯＵＴＣＬＫの位相と今回選択する出力クロック信号ＯＵＴＣＬＫの位相の位相差として、π／４（＝０．１２５）と、２π／４（＝０．２５）を使用したが、これに限られるものではない。例えば、図４に示すように、π／４（＝０．１２５）と、２π／４（＝０．２５）に加えて、０、３π／４（＝０．３７５）の位相差を利用することもできる。
【００２３】
図４は、図２、図３の場合と異なりｎ＝１〜１０を繰り返す場合であるが、その分周数（＝逓倍数）の平均値は、４．２となる。この図４に示した各回での分周数は、図３に示した分周数よりも、よりランダム的となり、周期性が少なくなるので、ローパスフィルタ３を使用して平滑化し易くなる利点がある。
【００２４】
図５に本実施例による小数点逓倍型の周波数シンセサイザの出力クロック信号ＯＵＴＣＬＫの周期のジッタ特性を示した。実線が本実施例によるもの、波線が従来例である。このように従来例に比べて大幅にジッタが低減している。このため、この周波数シンセサイザで生成したクロック信号ＯＵＴＣＬＫを使用したプリンタでは、印刷ラインの終点位置のばらつきが小さくなる。
【００２５】
なお、上記実施例では、電圧制御発振器４で８相のクロック信号を同時に生成するようにしたが、１相のクロック信号を生成する電圧制御発振器を使用し、その１相のクロック信号をπ／４づつ遅延させる遅延回路を使用することで、８相のクロック信号を生成するようにしても良い。
【００２６】
また、この８相はこれに限られず、電圧制御発振器４の出力クロック信号の１周期を等分して位相をずらせた多相クロック信号であればよい。多相クロックの相数が大きくなるほど、分周分解能が上がり、累積ジッタをより低減できる。
【００２７】
また、上記実施例では、可変分周器５の分周数設定とマルチプレクサ７による多相クロックの選択の制御内容、つまり繰り返しパターンを、目標とする小数点分周数と得られた小数点分周数との差分に応じて生成するΔΣ変調方式を使用したが、予め当該パターンをテーブルに格納して、それを順次読み出して実施してもよい。
【００２８】
また、このパターンは、同一内容を繰り返すことに限らず、例えば、図２に示したｎ＝１〜５を繰り返すパターンから、途中で図４に示したｎ＝１〜１０を繰り返す別のパターンに切り替えても良い。
【００２９】
また、周波数シンセサイザは、位相比較器１から出力する比較信号によっては、チャージポンプ２は必ずしも必要ない。
【符号の説明】
【００３０】
１：位相比較器、２：チャージポンプ、３：ローパスフィルタ、４：電圧制御発振器、５：可変分周器、６：分周数切替器、７：マルチプレクサ、８，９：ＤＦＦ、１０：アンド回路、１１：分周数切替器。
【技術分野】
【０００１】
本発明は、帰還回路で小数点分周を行うことで基準クロック信号の小数点逓倍を行う周波数シンセサイザに関する。
【背景技術】
【０００２】
帰還クロック信号の小数点分周を行うことで基準クロック信号の小数点逓倍を行う周波数シンセサイザとして、図６に示す構成の回路がある。この周波数シンセサイザは、基準クロック信号ＲＥＦＣＬＫと帰還クロック信号ＦＢＣＬＫの位相差を比較検出する位相比較器（ＰＣ）１と、その位相比較器１の比較結果に応じて吸込電流又は吐出電流を生成するチャージポンプ（ＣＰ）２と、そのチャージポンプ２の吸込電流又は吐出電流により充電又は放電が制御されるループフィルタとしてのローパスフィルタ（ＬＰＦ）３と、そのローパスフィルタ３の出力電圧により発振周波数が制御される電圧制御発振器（ＶＣＯ）４と、その電圧制御発振器４の出力クロック信号を分周する可変分周器５と、その可変分周器５の分周数を切り替えるΔΣ変調型の分周数切替器１１とを備える。
【０００３】
電圧制御発振器４は、図７に示すように、ローパスフィルタ３の出力電圧によって遅延時間Δｔが制御される４個の差動バッファ４１〜４４を縦続接続し、最終段の差動バッファ４４の出力を反転して入力段の差動バッファ４１の入力に接続したリングオシレータで構成され、位相差がπ／４の８相のクロック信号Phase０〜Phase７を出力する。そのうちの０相のクロック信号Phase０が可変分周器５に入力している。
【０００４】
この周波数シンセサイザでは、分周数切替器１１によって設定した分周数を逓倍率とするクロック信号が電圧制御発振器４から得られる。ここで、その逓倍率を４．２のように小数点以下の数値を含む小数点逓倍率とするときは、可変分周器５は図８に示すように、分周数切替器１１によって、その分周数が、４→４→４→４→５→４→４→４→４→５→のように５回を１周期としてこれが繰り返して設定される。なお、小数点分周式周波数シンセサイザとしては、特許文献１に記載がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２７０７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、ΔΣ変調型の分周数切替器１１で可変分周器５の分周数を切り替える場合は、そのΔΣ変調の都合上、累積ジッタが多くなる傾向がある。このため、図９の周期特性曲線に示すように、出力クロック信号ＯＵＴＣＬＫの周期が、周期の目標値に対して時間経過によってふらつく。ここでは、時間軸と周期特性曲線とで囲まれた部分の面積が累積ジッタに相当する。よって、例えば、この出力クロック信号ＯＵＴＣＬＫを用いて、プリンタの主走査を制御する場合には、図１０に示すように、印刷の主走査終了位置（Ｅｎｄ）が、印刷ライン毎に大きくばらつきくという問題が発生する。
【０００７】
本発明の目的は、多相クロック信号を利用して少数点逓倍の精度を向上させ、累積ジッタ特性を改善した周波数シンセサイザを提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明の周波数シンセサイザは、基準クロック信号と帰還クロック信号の位相を比較する位相比較器と、該位相比較器の出力信号から高周波成分を除去するローパスフィルタと、該ローパスフィルタから出力する電圧信号に応じた周波数のクロック信号を生成する電圧制御発振器と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備え、前記基準クロック信号と前記帰還クロック信号との位相差が零となるように前記電圧制御発振器の周波数が制御される周波数シンセサイザであって、前記帰還回路は、前記電圧制御発振器の出力クロック信号を分周する可変分周器と、前記電圧制御発振器の出力クロック信号の１周期を等分して位相をずらせた多相クロック信号から１つの位相のクロック信号を選択する選択回路と、該選択回路で選択した特定の位相のクロック信号により前記可変分周器のクロック信号をリタイミングするリタイミング回路とを備え、前記可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に前記選択回路によるクロック信号の選択切替を繰り返すことで、前記帰還回路における前記小数点分周を実施することを特徴とする。
請求項２にかかる発明は、請求項１に記載の周波数シンセサイザにおいて、前記小数点分周の値は、目標とする小数点分周の値のうちの整数数と一致し又は該整数数と隣接する分周数を前記可変分周器に設定し、該可変分周器により設定切替の周期毎に、前記選択回路により選択される特定位相のクロック信号を切り替えることにより、前記リタイミング回路から出力する帰還クロック信号の複数周期の平均値として得られるようにしたことを特徴とする。
請求項３にかかる発明は、請求項２に記載の周波数シンセサイザにおいて、前記可変分周器に設定する前記分周数と前記選択回路による特定位相のクロック信号の選択の組み合わせを、予め設定したテーブルに応じて切り替え、又は目標とする小数点分周の値と前回得られた得られた小数点分周の値との差分に応じて、切り替えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に、選択回路によるクロック信号の選択切替を行うので、各クロック周期の分周数を、目標とする小数点分周に近い値にすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の１つの実施例の周波数シンセサイザのブロック図である。
【図２】図１の周波数シンセサイザの可変分周器の分周数とマルチプレクサの切替の説明図である。
【図３】図２の切替による図１の周波数シンセサイザの動作波形図である。
【図４】図１の周波数シンセサイザの可変分周器の分周数とマルチプレクサの切替の別の例の説明図である。
【図５】本発明の周波数シンセサイザのジッタ特性の説明図である。
【図６】従来の周波数シンセサイザのブロック図である。
【図７】従来の周波数シンセサイザの電圧制御発振器の回路図である。
【図８】従来の周波数シンセサイザの可変分周器の分周数の切替の説明図である。
【図９】従来の周波数シンセサイザのジッタ特性の説明図である。
【図１０】従来の周波数シンセサイザを使用したプリンタの主走査特性の説明図である。
【発明を実施するための形態】
【００１１】
図１に本発明の実施例の周波数シンセサイザの回路を示す。本実施例の周波数シンセサイザは、基準クロック信号ＲＥＦＣＬＫと帰還クロック信号ＦＢＣＬＫの位相差を比較検出する位相比較器１と、その位相比較器１の比較結果に応じて吸込電流又は吐出電流を生成するチャージポンプ２と、そのチャージポンプ２の吸込電流又は吐出電流により充電又は放電が制御されるループフィルタとしてのローパスフィルタ３と、そのローパスフィルタ３の出力電圧により発振周波数が制御される８相クロック出力の電圧制御発振器４と、その電圧制御発振器４から出力する１つのクロック信号を分周する可変分周器５と、その可変分周器５に入力する分周数設定信号を切り替えるΔΣ変調型の分周数切替器６と、電圧制御発振器４から出力する８相のクロック信号から１個のクロック信号を選択するマルチプレクサ７と、そのマルチプレクサ７で選択されたクロック信号のエッジで可変分周器５の出力クロック信号をシフトするシフトレジスタを構成するＤＦＦ回路８，９と、帰還クロック信号ＦＢＣＬＫを生成するアンド回路１０とを備える。
【００１２】
電圧制御発振器４は、図７に示したものと同じであり、位相差がπ／４の８相のクロック信号Phase０〜Phase７を出力する。その０相のクロック信号Phase０が可変分周器５に入力し、合計８相のクロック信号Phase０〜Phase７がマルチプレクサ７に入力する。マルチプレクサ７では、分周数切替器６によって、８相のクロック信号Phase０〜Phase７のうち１つが選択される。分周数切替器６は、「実質的なＦＢ分周数」と分周の目標値との差分Δを検出し、その差分Δの大きさによってマルチプレクサ７を制御して位相の切替制御を行う。「実質的なＦＢ分周数」は、帰還クロックＦＢＣＬＫと値としては同じであるが、本実施例では、分周数切替器６の中で計算して求めて制御に使用しており、帰還クロックＦＢＣＬＫを分周数切替器６に入力させる信号経路はない。
【００１３】
なお、可変分周器５、分周数切替器６、マルチプレクサ７、ＤＦＦ８，９、およびアンド回路１０は、請求項に記載の帰還回路を構成する。また、マルチプレクサ７は選択回路を構成し、ＤＦＦ回路８，９とアンド回路１０は可変分周器５の出力クロック信号をリタイミングするリタイミング回路を構成する。
【００１４】
ここで、逓倍数を４．２とする場合について説明する。このときは、図２に示すように、分周数切替器６によって、１回目（ｎ＝１）のときは可変分周器５のＦＢ分周数を、逓倍数４と同じ数値である４にセットし、マルチプレクサ７でクロック信号Phase０に対してπ／４（＝０．１２５）だけ遅れた第１相目のクロック信号Phase１を選択する。これにより、「実質的なＦＢ分周数」が４．１２５となる。この４．１２５は、目標値の４．２より小さい。目標値４．２に対して「実質的なＦＢ分周数」との差分Δは、−０．０７５となっている。なお、分周数は、ｎ＝１よりも前の同じシーケンスで繰り返され且つローパスフィルタ３によるフィルタリング効果の結果、ｎ＝１〜５間の平均の「実質的なＦＢ分周数」が目標値４．２に一致しているものと仮定して、ｎ＝１での「実質的なＦＢ分周数」を決めている。
【００１５】
２回目（ｎ＝２）のときは、分周数切替器６において、差分Δである−０．０７５を検出し、可変分周器５の分周数を４にセットしたまま、マルチプレクサ７で、前回のリタイミング用として使用したクロック信号Phase１に対して２π／４（＝０．２５）だけ遅れた第３相目のクロック信号Phase３を選択する。これにより、累積値Σ（差分Δの累積値）は−０．０２５となる。よって、「実質的なＦＢ分周数」が４．２５となる。この４．２５は、目標値の４．２より大きい。
【００１６】
そこで、３回目（ｎ＝３）のときは、分周数切替器６において、可変分周器５の分周数を４にセットしたまま、マルチプレクサ７で、前回のリタイミング用として使用したクロック信号Phase３に対してπ／４（＝０．１２５）だけ遅れた第４相目のクロック信号Phase４を選択する。これにより、「実質的なＦＢ分周数」が４．１２５となる。この４．１２５は、目標値の４．２より小さい。ここでは、累積値Σ＝−０．１と大きくなる。
【００１７】
そこで、４回目（ｎ＝４）のときは、分周数切替器６において、可変分周器５の分周数を４にセットしたまま、マルチプレクサ７で、前回のリタイミング用として使用したクロック信号Phase４に対して２π／４（＝０．２５）だけ遅れた第６相目のクロック信号Phase６を選択する。これにより、「実質的なＦＢ分周数」が４．２５となる。この４．２５は、目標値の４．２より大きい。
【００１８】
５回目（ｎ＝５）では、分周数切替器６において、可変分周器５の分周数を新たに５にセットし、マルチプレクサ７で、前回のリタイミング用として使用したクロック信号Phase６に対して２π／４（＝０．２５）だけ遅れた第０相目のクロック信号Phase０を選択する。これにより、「実質的なＦＢ分周数」が４．２５となる。
【００１９】
以下、ｎ＝１〜５を繰り返すことで、分周数切替器６によるΔΣ変調が実施される。これにより、ｎ＝１〜５で得られる分周数を平均すると、４．２となり、目標値を実現することができる。図３にそのときの動作波形を示した。
【００２０】
なお、「実質的なＦＢ分周数」は、次の式によって計算できる。
ただし、
Ｎ(n)：ｎ番目の実質的なＦＢ分周数
N.F：目標逓倍数（図２では、４．２）
ｋ：等差級数のｋ番目
RoundDown：切り捨て（８相の場合は０．１２５刻み）
［ ］内の１項：ＦＢ累積分周数の目標値
［ ］内の２項：ＦＢ累積分周数の実際値
である。
【００２１】
たとえば、図２の例では、［ ］内の１項は、ｎ＝１では４．２、ｎ＝２では８．４、ｎ＝３では１２．６、・・・・である。また、［ ］内の２項は、ｎ＝１では４．１２５、ｎ＝２では８．３７５、ｎ＝３では１２．５、・・・・である。よって、
ｎ＝１では、RoundDown[4.2−0]＝RoundDown[4.2]＝４．１２５
ｎ＝２では、RoundDown[8.4−4.125]＝RoundDown[4.275]＝４．２５
ｎ＝３では、RoundDown[12.6−8.375]＝RoundDown[4.225]＝４．１２５
・
・
となる。
【００２２】
以上では、４．２逓倍を実現するために、マルチプレクサ７で前回選択したクロック信号ＯＵＴＣＬＫの位相と今回選択する出力クロック信号ＯＵＴＣＬＫの位相の位相差として、π／４（＝０．１２５）と、２π／４（＝０．２５）を使用したが、これに限られるものではない。例えば、図４に示すように、π／４（＝０．１２５）と、２π／４（＝０．２５）に加えて、０、３π／４（＝０．３７５）の位相差を利用することもできる。
【００２３】
図４は、図２、図３の場合と異なりｎ＝１〜１０を繰り返す場合であるが、その分周数（＝逓倍数）の平均値は、４．２となる。この図４に示した各回での分周数は、図３に示した分周数よりも、よりランダム的となり、周期性が少なくなるので、ローパスフィルタ３を使用して平滑化し易くなる利点がある。
【００２４】
図５に本実施例による小数点逓倍型の周波数シンセサイザの出力クロック信号ＯＵＴＣＬＫの周期のジッタ特性を示した。実線が本実施例によるもの、波線が従来例である。このように従来例に比べて大幅にジッタが低減している。このため、この周波数シンセサイザで生成したクロック信号ＯＵＴＣＬＫを使用したプリンタでは、印刷ラインの終点位置のばらつきが小さくなる。
【００２５】
なお、上記実施例では、電圧制御発振器４で８相のクロック信号を同時に生成するようにしたが、１相のクロック信号を生成する電圧制御発振器を使用し、その１相のクロック信号をπ／４づつ遅延させる遅延回路を使用することで、８相のクロック信号を生成するようにしても良い。
【００２６】
また、この８相はこれに限られず、電圧制御発振器４の出力クロック信号の１周期を等分して位相をずらせた多相クロック信号であればよい。多相クロックの相数が大きくなるほど、分周分解能が上がり、累積ジッタをより低減できる。
【００２７】
また、上記実施例では、可変分周器５の分周数設定とマルチプレクサ７による多相クロックの選択の制御内容、つまり繰り返しパターンを、目標とする小数点分周数と得られた小数点分周数との差分に応じて生成するΔΣ変調方式を使用したが、予め当該パターンをテーブルに格納して、それを順次読み出して実施してもよい。
【００２８】
また、このパターンは、同一内容を繰り返すことに限らず、例えば、図２に示したｎ＝１〜５を繰り返すパターンから、途中で図４に示したｎ＝１〜１０を繰り返す別のパターンに切り替えても良い。
【００２９】
また、周波数シンセサイザは、位相比較器１から出力する比較信号によっては、チャージポンプ２は必ずしも必要ない。
【符号の説明】
【００３０】
１：位相比較器、２：チャージポンプ、３：ローパスフィルタ、４：電圧制御発振器、５：可変分周器、６：分周数切替器、７：マルチプレクサ、８，９：ＤＦＦ、１０：アンド回路、１１：分周数切替器。
【特許請求の範囲】
【請求項１】
基準クロック信号と帰還クロック信号の位相を比較する位相比較器と、該位相比較器の出力信号から高周波成分を除去するローパスフィルタと、該ローパスフィルタから出力する電圧信号に応じた周波数のクロック信号を生成する電圧制御発振器と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備え、前記基準クロック信号と前記帰還クロック信号との位相差が零となるように前記電圧制御発振器の周波数が制御される周波数シンセサイザであって、
前記帰還回路は、前記電圧制御発振器の出力クロック信号を分周する可変分周器と、前記電圧制御発振器の出力クロック信号の１周期を等分して位相をずらせた多相クロック信号から１つの位相のクロック信号を選択する選択回路と、該選択回路で選択した特定の位相のクロック信号により前記可変分周器のクロック信号をリタイミングするリタイミング回路とを備え、
前記可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に前記選択回路によるクロック信号の選択切替を繰り返すことで、前記帰還回路における前記小数点分周を実施することを特徴とする周波数シンセサイザ。
【請求項２】
請求項１に記載の周波数シンセサイザにおいて、
前記小数点分周の値は、目標とする小数点分周の値のうちの整数数と一致し又は該整数数と隣接する分周数を前記可変分周器に設定し、該可変分周器により設定切替の周期毎に、前記選択回路により選択される特定位相のクロック信号を切り替えることにより、前記リタイミング回路から出力する帰還クロック信号の複数周期の平均値として得られるようにしたことを特徴とする周波数シンセサイザ。
【請求項３】
請求項２に記載の周波数シンセサイザにおいて、
前記可変分周器に設定する前記分周数と前記選択回路による特定位相のクロック信号の選択の組み合わせを、予め設定したテーブルに応じて切り替え、又は目標とする小数点分周の値と前回得られた得られた小数点分周の値との差分に応じて、切り替えることを特徴とする周波数シンセサイザ。
【請求項１】
基準クロック信号と帰還クロック信号の位相を比較する位相比較器と、該位相比較器の出力信号から高周波成分を除去するローパスフィルタと、該ローパスフィルタから出力する電圧信号に応じた周波数のクロック信号を生成する電圧制御発振器と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備え、前記基準クロック信号と前記帰還クロック信号との位相差が零となるように前記電圧制御発振器の周波数が制御される周波数シンセサイザであって、
前記帰還回路は、前記電圧制御発振器の出力クロック信号を分周する可変分周器と、前記電圧制御発振器の出力クロック信号の１周期を等分して位相をずらせた多相クロック信号から１つの位相のクロック信号を選択する選択回路と、該選択回路で選択した特定の位相のクロック信号により前記可変分周器のクロック信号をリタイミングするリタイミング回路とを備え、
前記可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に前記選択回路によるクロック信号の選択切替を繰り返すことで、前記帰還回路における前記小数点分周を実施することを特徴とする周波数シンセサイザ。
【請求項２】
請求項１に記載の周波数シンセサイザにおいて、
前記小数点分周の値は、目標とする小数点分周の値のうちの整数数と一致し又は該整数数と隣接する分周数を前記可変分周器に設定し、該可変分周器により設定切替の周期毎に、前記選択回路により選択される特定位相のクロック信号を切り替えることにより、前記リタイミング回路から出力する帰還クロック信号の複数周期の平均値として得られるようにしたことを特徴とする周波数シンセサイザ。
【請求項３】
請求項２に記載の周波数シンセサイザにおいて、
前記可変分周器に設定する前記分周数と前記選択回路による特定位相のクロック信号の選択の組み合わせを、予め設定したテーブルに応じて切り替え、又は目標とする小数点分周の値と前回得られた得られた小数点分周の値との差分に応じて、切り替えることを特徴とする周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−４２３５８（Ｐ２０１３−４２３５８Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７８３４（Ｐ２０１１−１７７８３４）
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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