【課題】フィン高さの改良を図れるフィンの形成方法を提供すること。
【解決手段】実施形態のフィン形成の方法は、まず、半導体基板上に多層構造を形成する。前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備する。次に、前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去する。次に、前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化する。次に、前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填する。そして、フィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にする。 （もっと読む）

【解決手段】
ゲート型横型サイリスタベースメモリデバイス（ｇｌｔｒａｍ）を製造するための方法が提供される。半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を含む半導体層（４０６）が設けられる。第１のゲート構造（４６５／４０８）は第１のウエル領域（４６３）上にあり、第２のゲート構造（４７５／４０８）は第２のウエル領域（４７１）上にあり、第３のゲート構造（４８５／４０８）は第３のウエル領域（４８６）上にあり且つ第２のゲート構造（４７５／４０８）と一体であり、第４のゲート構造（４９５／４０８）は第４のウエル領域（４９３）上に配置される。第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接して側壁スペーサ（４６９）が形成される。また、第１のウエル領域（４６３）の部分（４６８）及び第１のゲート構造（４６５／４０８）の部分を覆う絶縁スペーサブロック（４６７）が形成される。絶縁スペーサブロック（４６７）は第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する。第１のゲート構造（４６５／４０８）に隣接して第１のソース領域（４７２）が形成され、第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間に共通ドレイン／カソード領域（４７４／４６４）が形成され、第３のゲート構造（４８５／４０８）に隣接して第２のソース領域（４８２）が形成され、第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間に共通ドレイン／ソース領域（４８４／４９２）が形成され、第４のゲート構造（４９５／４０８）に隣接してドレイン領域（４９４）が形成される。第１のゲート構造（４６５／４０８）に隣接する絶縁スペーサブロック（４６７）の下で第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）が形成され、第１のベース領域（４６８）に隣接する第１のウエル領域（４６３）内に延在するアノード領域（４６６）が第１のウエル領域（４６３）内に形成される。 （もっと読む）

プロセッサコア（１００）は、複数の整数実行ユニット（１５４ａ，１５４ｂ）に同じ整数命令ストリームをディスパッチし、浮動小数点ユニット（１６０）に同じ浮動小数点命令ストリームを連続的にディスパッチしうる命令デコードユニット（１４０）を有する。前記整数実行ユニットは、各クロックサイクル中に、各整数実行ユニットが同じ整数命令を実行するように、ロックステップ方式で動作しうる。前記浮動小数点ユニットは、前記同じ浮動小数点命令ストリームを２回実行しうる。比較ロジック（１５８ａ，１５８ｂ，１６３）は、前記整数命令がリタイヤする前に、前記整数実行ユニットのそれぞれからの実行結果間の不一致を検出しうる。また、前記比較ロジックは、前記浮動小数点命令ストリームの前記実行の結果を前記浮動小数点ユニットから転送する前に、各連続する浮動小数点命令ストリームの実行の結果間の不一致を検出しうる。更に、前記比較ロジックは、不一致を検出すると、前記不一致を発生させた命令を再実行させうる。
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１つ以上のプロセッサコア（１５）を有するプロセッサ（１２）は、１つ以上のプロセス（Ｐ１，Ｐ２）を含む命令を実行する実行ロジックを有する。各プロセスは１つ以上の実行スレッド（Ｔ１，Ｔ２）を含んでもよい。また、前記プロセッサは、モニタロジック（１８）とモニタプロセス（モニタコード）とを有するプロファイリングメカニズムを有する。前記モニタロジックは、前記１つ以上のプロセスをモニタし、モニタされている前記１つ以上のプロセスの制御のフローに割り込むことなく、前記１つ以上のプロセスに関連するパフォーマンスデータへのアクセスを提供する。前記モニタプロセスは、前記パフォーマンスデータを収集しうる。また、前記モニタプロセスは、ユーザモードで動作中に、前記１つ以上のプロセッサコアによって実行可能なプログラム命令を含んでもよい。
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１つ以上の制御ユニットと、複数の第１の実行ユニットと、１つ以上の第２の実行ユニットとを備えるプロセッサである。プロセッサ命令セットに適合するフェッチされた命令が、第１の実行ユニットに送られる。第２の命令セット（プロセッサ命令セットとは異なる）に適合するフェッチされた命令が、第２の実行ユニットに送られる。第２の実行ユニットは、グラフィックス演算を実行するように構成され、またはＪａｖａバイトコード、マネージドコード、ビデオ／オーディオ処理演算、暗号化／復号化演算などの実行のような他の特殊な機能を実行するように構成されてもよい。第２の実行ユニットは、コプロセッサのように動作するように構成されてもよい。単一の制御ユニットが、すべての実行ユニットに対するフェッチ、デコード、およびスケジューリングを処理してもよい。他の形態として、マルチ制御ユニットが、実行ユニットの異なるサブセットを処理してもよい。 （もっと読む）

複数のサイズのチップパッケージ基板（４０，３３５）（５０，３３７）用の各種ソケット（２０，３２０）が開示される。一態様では、第１の半導体チップパッケージ基板（４０，３３５）または第２の半導体チップパッケージ基板（５０，３３７）を収容するために適合された内部空間（１４０，３５０）を画定する周縁壁（１２０，３４０）を有するソケット（２０，３２０）を備える装置が提供される。前記第１の半導体チップパッケージ基板（４０，３３５）は第１のサイズおよび第１の複数の構造的特徴（１６０ａ，４２０ａ）を有し、前記第２の半導体チップパッケージ基板（５０，３３７）は前記第１のサイズとは異なる第２のサイズおよび第２の複数の構造的特徴（１８０ａ，４９０ａ）を有する。前記ソケット（２０，３２０）は前記第１の半導体チップパッケージ基板（４０，３３５）を前記内部空間（１４０，３５０）内の第１の予め選択された位置に配置させるか、前記第２の半導体チップパッケージ基板（５０，３３７）を前記内部空間（１４０，３５０）内の第２の予め選択された位置に配置させるかを選択的に可能とするために、いずれかの半導体チップパッケージ基板の前記特徴と係合するように動作可能な第３の複数の構造的特徴（１３０ａ，１３０ｂ，３９０ａ）を有する。
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高エネルギー注入プロセス（２０３）中に、高度な半導体デバイス（２００）のゲート電極構造（２５２）上に注入ブロック材料（２５８）を設けることによって、トランジスタ（２５０Ａ，２５０Ｂ）のチャネル領域（２５５）に対する必要な遮蔽効果を得ることができる。後の製造段階において、層間絶縁材料（２１０）の堆積時のプロセス条件を向上させるために、注入ブロック部分（２５８）が除去されてゲート電極高さ（２５３Ｈ）が所望の高さに低減され、これにより、高密度のデバイス領域であっても、層間絶縁材料（２１０）内にボイドなどの不規則性が形成されるリスクを大幅に低減することができる。
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半導体構造（３００）は、半導体基板（３０１）を有する。前記半導体基板（３０１）の上に電気絶縁材料の層（３０４）が形成されている。前記電気絶縁材料の層（３０４）に導電性の特徴（３１２）が形成されている。前記導電性の特徴（３１２）と前記電気絶縁材料の層（３０４）の間に第１の半導体材料の層（３２０）が形成されている。
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複数のクロック信号を生成するための方法。前記方法は、位相ロックループ（ＰＬＬ）を使用して基準クロック信号を生成するステップを有する。前記基準クロックが、複数のクロック分周器ユニットのそれぞれに供給され、前記複数のクロック分周器ユニットのそれぞれが、前記受信基準クロック信号を分周して、対応する分周クロック信号を生成する。前記方法は、前記対応する受信分周クロック信号の周波数と、除去するサイクル数とに基づいて、それぞれが有効周波数を有する複数のドメインクロック信号を生成するために、（所定の数のサイクルにつき）１以上のクロックサイクルを除去する。
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ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。
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