フィンを含む半導体構造およびその形成方法
【課題】フィン高さの改良を図れるフィンの形成方法を提供すること。
【解決手段】実施形態のフィン形成の方法は、まず、半導体基板上に多層構造を形成する。前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備する。次に、前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去する。次に、前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化する。次に、前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填する。そして、フィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にする。
【解決手段】実施形態のフィン形成の方法は、まず、半導体基板上に多層構造を形成する。前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備する。次に、前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去する。次に、前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化する。次に、前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填する。そして、フィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にする。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の記載は、一般に、フィン（fin）を含む半導体構造およびその形成方法に関する。
【背景技術】
【０００２】
トランジスタ設計は改良され発達し、多くの異なるタイプのトランジスタが増え続けている。マルチ-ゲートフィン電界効果トランジスタ（例えば、フィンＦＥＴ）は、プレーナ−ＦＥＴよりも勝る高駆動電流および低ショートチャネル効果を有する微細デバイスの実現に向けて開発されている。フィンＦＥＴの一つの特徴は、シリコン基板表面に対して垂直に形成された薄いシリコンの“フィン”を上から挟み込むようにゲート電極が配置されていることである。フィンの寸法とデバイスの実効チャネル長とは相関関係があり、たとえばフィンの幅が細いほどより短いチャネルをもつトランジスタの形成が可能である。用語“フィンＦＥＴ”は、ゲートの数にかかわらず、任意のフィンベースのマルチ-ゲートトランジスタアーキテクチャを述べるために包括的に用いられる。マルチ-ゲートフィン電界効果トランジスタの例には、ダブルゲートフィンＦＥＴおよびトリゲートフィンＦＥＴがある。
【０００３】
ダブルゲートフィンＦＥＴは、薄い半導体フィンにチャネル領域が形成されるＦＥＴである。ソースおよびドレイン領域は、チャネル領域の両側のフィンの対向する端部内に形成される。ゲート電極は薄い半導体フィンの各側面上に配置され、場合によっては、チャネル領域に対応する領域の、フィンの上部または下部にも配置される。フィンＦＥＴは、一般に、完全空乏化動作が可能となるようにトランジスタのボディ部となるフィンがとても薄くなっているダブルゲートフィンＦＥＴの一種である。
【０００４】
トリゲートフィンＦＥＴは、ダブルゲートフィンＦＥＴの構造と同様の構造を有する。とはいえ、上面および対向する側壁を含むチャネルの三つの面上に、ゲートが配置されている。トリゲートフィンＦＥＴのフィンの幅および高さはほぼ等しい。高さの幅に対する比は一般には３：２から２：３の範囲内にある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フィン高さの改良を図ったフィンを含む半導体構造およびその形成方法を提供すること。
【課題を解決するための手段】
【０００６】
実施形態のフィンの形成方法は、まず、半導体基板上に多層構造を形成する。前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備する。次に、前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去する。次に、前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化する。次に、前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填する。そして、フィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にする。
【０００７】
実施形態のシャロー・トレンチ・アイソレーション・リセスの形成方法は、まず、三つ以上の層を具備する多層構造を半導体基板上に成長させる。次に、前記半導体基板の複数の上部および前記多層構造の複数の部分を除去して、複数のフィンを形成する。次に、前記複数のフィン間に絶縁材料を形成する。次に、少なくとも前記フィンの一部を選択的に酸化する。そして、下地の層を露出させるために、少なくとも絶縁材料の層を除去するためのエッチングプロセスを行う。
【０００８】
実施形態の半導体構造は、複数のフィンを具備する半導体基板と、前記複数のフィン上に三つ以上の層を具備する多層構造の複数の部分とを具備する。前記多層構造は最下層と最上層との間に一つまたは複数の層を具備する。前記一つまたは複数の層は選択的に酸化されたシリコンゲルマニウムから形成された少なくとも一つの層を有する。実施形態の半導体構造は、さらに、前記複数のフィン間に絶縁材料を具備する。
【図面の簡単な説明】
【０００９】
【図１】図１は、一態様に従う、例示のフィンＦＥＴの複数の層の断面図を示す。
【図２】図２は、一態様に従う、フィンを形成するために、半導体基板の複数の上部および多層構造の複数の部分を除去することを示す。
【図３】図３は、一態様に従う、フィンＦＥＴの選択酸化を示す。
【図４】図４は、一態様に従う、絶縁材料で充填されたフィン間の空隙（gap）を示す。
【図５】図５は、一態様に従う、元々はＳｉＧｅの層であったものがＳｉＧｅ酸化物（ＳＧＯ）の層に変えられているフィンＦＥＴの一部分のイメージを示す。
【図６】図６は、一態様による、フィンが露出するようにリセスされた絶縁材料の少なくとも一部を示す。
【図７】図７は、一態様に従う、フィンを形成する例示のプロセスを示す。
【図８】図８は、一態様に従う、シャロー・トレンチ・アイソレーション・リセス（shallow trench isolation recess）を形成する例示のプロセスを示す。
【図９】図９は、一態様に従う、シャロー・トレンチ・アイソレーション・リセスを形成する別の例示のプロセスを示す。
【発明を実施するための形態】
【００１０】
対象イノベーションは、フィン高さの改良版を有するフィンおよびそのフィンの形成方法を提供する。前記フィンは半導体トランジスタを含む半導体構造に用いることができる。一実施形態において、対象イノベーションは、フィンＦＥＴのためのフィン高さの改良版を有するフィンおよびフィンＦＥＴのためのフィンの形成方法を提供する。ある種のフィンＦＥＴは、フィン、および、フィン間のシャロー・トレンチ・アイソレーシ（ＳＴＩ）を有する。このようなフィンＦＥＴにおいて、ＳＴＩの上面の上方のフィン高さは、部分的には、ＳＴＩの高さ、または、ＳＴＩ領域のリセス量（例えば、ＳＴＩリセス）によって決定される。対象イノベーションは、フィン高さが実質的に均一であるという改良特質を有するフィンＦＥＴを提供することができる選択酸化プロセスを提供でき、ここで、フィン高さは半導体構造の一つまたは複数の層の厚さの関数として定義される。
【００１１】
対象イノベーションは、バルクＳｉ（シリコン）基板を用いて、誘電体材料上のＳｉフィン構造の生成を提供する。ＳｉフィンはＳｉ基板から電気的に絶縁されることができる。さらに、前記構造は、ＳＯＩ（silicon-on insulator）基板によって作成された構造と同様にすることができる。開示された態様は、選択的ＳｉＧｅ（silicon-germanium）酸化を提供する。一つまたは複数の酸化条件を制御することにより、Ｓｉ層をわずかだけ酸化するだけで、ＳｉＧｅ層を選択的に酸化することができる。開示された態様は、酸化を実行するときに、Ｓｉチャネルを覆うためにＳｉＮスペーサを用いるなどの複雑なスキームを必要としない。さらに、開示された態様において、ＳｉＧｅ酸化はＳＴＩ充填の前に行うことができ、これはフィン高さのばらつきを緩和することができる。したがって、フィン高さは、ＳｉＧｅ層上に形成されるＳｉの厚さによって決定することができる。いくつかの態様によれば、ＳｉＧｅ酸化はＳＴＩ充填の後に行うことができる。前記高さの均一性は、一般にフィン高さを決定するＳＴＩリセスプロセスにかかわらず、強固にできる。
【００１２】
開示された態様が従来のバルクＳｉフィンＦＥＴよりも勝る他の利点は、フィン高さの変動軽減が可能であり、ここで、フィン高さは制御可能なプロセスによって決定される。他の利点は、ＳｉＧｅ酸化層の存在に起因する、従来のバルクＳｉフィンＦＥＴのフィン高さよりも低くできることである。さらなる利点は、ＳｉＧｅ酸化層の存在に起因する、ゲートリークパスの緩和を含む。別の利点は、トランジスタ特性を高めることができる、アンドープチャネルの存在を含む。
【００１３】
対象イノベーションは、フィンを形成する方法を含む。その方法は、半導体基板上に多層構造を形成することを具備する。多層構造は、半導体基板上の第１の層、第１の層上の第２の層、および、第２の層上の第３の層を具備する。方法はまた、半導体基板および多層構造からなる複数のフィンを形成するために、半導体基板の複数の上部、および、多層構造の複数の部分を除去することを具備する。さらに、方法は、第１の層を選択的に酸化するとともに、第２の層および第３の層の酸化は第１の層の酸化よりも小さくする。一実施形態によれば、方法は、フィン間の空隙（gap）を絶縁材料で充填すること、および、フィンを露出させるために、絶縁材料の少なくとも一部をリセスすることを含むことができる。フィンの少なくとも一つの側面、または、フィンの上面は、チャネル領域となる。
【００１４】
対象イノベーションはまた、シャロー・トレンチ・アイソレーション・リセスを形成する方法を含む。その方法は、三つ以上の層を具備する多層構造を半導体基板上に成長させること、および、半導体基板の複数の上部と多層構造の複数の部分とを除去することを具備し、これにより、フィンを形成する。方法はまた、フィン間に絶縁材料を形成すること、フィンの少なくとも一部を選択的に酸化すること、および、下地の層を露出させるために少なくとも絶縁材料の層を除去するためのエッチングプロセスを行うことを具備する。また、方法は、フィンの少なくとも一部を選択的に酸化する前に、フィン間に絶縁材料を形成することを具備することができる。
【００１５】
さらに、対象イノベーションは、複数のフィンと、これらフィン上に三つ以上の層を具備する多層構造の複数の部分とを具備する半導体基板を具備してなる半導体構造を含む。多層構造は、最下層と最上層との間に、一つまたは複数の層を具備する。前記一つまたは複数の層は、選択的に酸化されたシリコンゲルマニウムで形成された少なくとも一つの層を有する。半導体構造はまたは、半導体構造上のフィン間に絶縁材料を具備する。
【００１６】
特許請求の範囲の主題について図面を参照して今から述べるが、そこでは同様な参照番号は、全体を通して同様な要素について言及するために使用される。以下の説明においては、説明の目的のために、非常に多くの特定の詳細が、特許請求の範囲の主題についての完全な理解を提供するために述べられる。上記特定の詳細がなくても、特許請求の範囲の主題は実施できることは当業者であれば明らかであろう。他の事例では、周知の構造およびデバイスは、特許請求の範囲の主題の記載を容易にするために、ブロック図の形式で示されている。
【００１７】
図面に戻ると、図１は、一態様に従う、例示のフィンＦＥＴ１００の複数の層の断面図を示す。フィンＦＥＴ１００は、半導体基板１０２、および、半導体基板１０２上の多層構造１０４を含むことができる。一態様によれば、半導体基板はバルクＳｉ基板である。
【００１８】
多層構造１０４の一つまたは複数の層は、プラズマエンハスト化学気相成長（ＰＥＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、高圧化学気相成長（ＨＰＣＶＤ）などの化学気相成長（ＣＶＤ）により形成することができる。
【００１９】
多層構造１０４はＮ層（N layers）を含むことができ、ここで、Ｎは整数であり、３以上である。多層構造１０４は３以上の層を含むことができるが、簡潔さのために、図１では３つの層を含む多層構造を示している。一実施形態において、多層構造は、半導体基板１０２上の第１の層１０６または最下層、第１の層上の第２の層１０８または中間層、および、第２の層上の第３の層１１０または最上層を含む。
【００２０】
多層構造１０４の一つまたは複数の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライド、酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。一実施形態によれば、第１の層１０６はシリコン・ゲルマニウム（ＳｉＧｅ）を含む。いくつかの実施形態によれば、第２の層１０８はシリコンを含む。例えば、ＳｉＧｅ層はシリコン基板上に成長させることができ、そして、シリコン層はＳｉＧｅ層上に成長させることができる。成長プロセスの間、シリコン厚は高い精度で制御でき、そのシリコン厚はフィン高さ（Ｈfin）を決定する。（後で詳細に述べるように）ＳｉＧｅ層は酸化期間のプロセス後半中に絶縁膜に変わる。
【００２１】
多層構造１０４の複数の層の厚さは異なっていても構わなく、そして、複数の層は製造されるフィンＦＥＴの所望の実施（implementation）に依存して独立して適切な厚さを有する。一実施形態において、第２の層の厚さは、約１０ｎｍ以上かつ約１００ｎｍ以下である。別の実施形態において、第２の層の厚さは、約１５ｎｍ以上かつ約８０ｎｍ以下である。さらに別の実施形態において、第２の層の厚さは、約２０ｎｍ以上かつ約６０ｎｍ以下である。さらにまた別の実施形態において、第２の層の厚さは、約３０ｎｍである。
【００２２】
一実施形態において、第３の層の厚さは、約５ｎｍ以上かつ約１００ｎｍ以下である。別の実施形態において、第３の層の厚さは、約７ｎｍ以上かつ約６０ｎｍ以下である。さらに別の実施形態において、第３の層の厚さは、約１０ｎｍ以上かつ約４０ｎｍ以下である。さらにまた別の実施形態において、第２の層の厚さは、約１４ｎｍである。
【００２３】
多層構造のＮ番目の層または最上層はキャップ層になることができる。Ｎ番目の層はその次のプロセスにおいて化学的機械的研磨（ＣＭＰ）ストッパ層として働く。Ｎ番目の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライドおよび酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。Ｎ番目の層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤによって形成することができる。
【００２４】
多層構造は、第１の層（または最下層）とＮ番目の層（または最上層）との間に、一つまたは複数の中間層を有することができる。少なくとも一つの中間層は、半導体基板を横切って実質的に均一な厚さを有することができる。中間層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤによって形成することができる。
【００２５】
図２は、一態様に従う、複数のフィン２０２を形成するために、半導体基板１０２の複数の上部および多層構造１０４の複数の部分を除去することを示す。図２には６つの薄いフィンが示されているが、製造されるフィンＦＥＴのタイプに依存して、フィンＦＥＴ１００は任意の適切な数のフィンを含むことができる。空隙２０４はフィン２０２間に形成される。図示のごとく、フィン２０２はＳｉＧｅ層２０６を具備する。
【００２６】
複数のフィン２０２および多層構造の複数の部分は、半導体基板および多層構造の部分を除去することにより形成することができる。半導体基板および多層構造の複数の部分は、任意の適切な技術、例えば、エッチングによって除去することができる。半導体基板および多層構造の複数の部分は、半導体基板および多層構造を、フィン２０２の他のコンポーネントに実質的にダメージを与えず、および／または、フィン２０２の他のコンポーネントを除去しない、適切なエッチャントに接触させることによって、除去することができる。適切なプロセスおよびエッチングの試薬の選択は、例えば、半導体基板および多層構造の材料、フィンの幅および高さ、製造されるフィンＦＥＴ構造１００の所望の実施などに依存する。
【００２７】
ゲート形成の前に、チャネル領域内にイオンドーピングを導入することができる。イオンドーピングは、その領域内に存在する漏れ電流の量を軽減することができる。一態様によれば、ソースおよびドレイン領域は、ゲート形成後に形成することができる。ソースおよびドレイン領域は、チャネル領域の両側のフィンの対向する端部内に形成することができる。例えば、簡略化したプロセスフローは、フィン形成、その後のＳｉＧｅ酸化を含むことができる。ＳｉＧｅ酸化の後、ＳＴＩ充填が行われ、そして次に、ＳＴＩ充填材料の平坦化が行われる。次に、ＳＴＩ充填材料はリセスされ、そして、フィン中へのイオンドーピングを行っても構わない。ゲート材料の堆積に続いて、ゲート形成、そして次に、スペーサ形成が行われる。最終的なスペーサ形成の前にエクステンションのイオン注入が行われ、そして次にソース／ドレイン形成が行われる。この後にシリサイデーション、そして次に、金属配線形成を含むバックエンドプロセスが続く。
【００２８】
いくつかの態様によれば、ＳｉＧｅ酸化は空隙充填プロセスの後に行われる。例えば、簡易な説明では、複数のフィンが形成され、そして次にＳＴＩが充填され、そして、ＳＴＩ充填材料の平坦化が行われる。次に、ＳＴＩ材料がリセスされ、そして、ＳｉＧｅ酸化が行われる。ＳｉＧｅ酸化の後は、フィン中へのイオンドーピングが行われる。ゲート材料の堆積後に、ゲート形成、そして次にスペーサ形成が続く。エクステンションのイオン注入は最終的なスペーサ形成前に行われ、そして次にソース／ドレイン形成が行われる。この後にシリサイデーション、そして次に、金属配線形成を含むバックエンドプロセスが続く。
【００２９】
空隙充填リセス後にＳｉＧｅ酸化が行われる上記の態様においては、空隙（air gap）はＳｉＧｅ酸化の底（bottom）とリセスされた空隙充填材料との間に形成する。これは、リセスされた空隙充填材料の表面がＳｉＧｅ層の底よりも低く、そして、隣接するフィン内のＳｉＧｅ酸化が併合する時に起こる。
【００３０】
等方性エッチングおよび／または異方性エッチングを含むウエットエッチングおよび／またはドライエッチングを採用することができる。半導体基板のシリコンに対してのウエットエッチントの例は、テトラアルキルアンモニウム水酸化物（tetraalkylammoniumu hydroxides）（例えば、テトラメチルアンモニウム水酸化物（tetramethylammoniumu hydroxide）（TMAH））およびセリウム水酸化物（cerium hydroxide）（CeOH）を含む。ドライエッチングの例は、例えば、ＨＢｒを含む混合ガス（例えば、ＨＢｒおよびＯ2 の混合ガス、ＨＢｒ／ＮＦ3 ／ＨｅおよびＯ2 の混合ガス、ＳＦ6 、ＨＢｒおよびＯ2 の混合ガス）を用いた、反応性イオンエッチング（ＲＩＥ）を含む。混合ガスはさらにＣｌ2 を含んでも構わない。
【００３１】
フィンは、製造されるフィンＦＥＴ構造１００の所望の実施などに依存する、任意の適切な幅を有する。幅は、変更し得り、そして、対象イノベーションにとって決定的なことではない。複数のフィンの全ては同じ幅を有し、または、複数のフィンのいくつかまたは全ては互いに異なる幅を有していても構わない。図２は長方形の断面を有するフィンを示しているが、フィンは一般的には台形の断面またはその他のいくつかの形状を有することができる。
【００３２】
一実施形態において、フィンの幅は約５ｎｍ以上かつ約３０ｎｍ以下である。別の実施形態において、フィンの幅は約１０ｎｍ以上かつ約２０ｎｍ以下である。さらに別の実施形態において、フィンの幅は約１２ｎｍ以上かつ約１８ｎｍ以下である。さらにまた別の実施形態において、フィンの幅は約１５ｎｍである。
【００３３】
フィンのフィンピッチは、製造されるフィンＦＥＴ構造１００の所望の実施などに依存する、任意の適切な長さを有することができる。フィンピッチは、変更し得り、そして、対象イノベーションにとって決定的なことではない。フィンピッチの全ては同じ長さを有し、または、複数のフィンピッチのいくつかまたは全ては互いに異なる長さを有していても構わない。一実施形態において、フィンピッチの長さは約１５ｎｍ以上かつ約７０ｎｍ以下である。別の実施形態において、フィンピッチの長さは約２５ｎｍ以上かつ約５０ｎｍ以下である。さらに別の実施形態において、フィンピッチの長さは約３０ｎｍ以上かつ約４０ｎｍ以下である。さらにまた別の実施形態において、フィンピッチの長さは約３５ｎｍである。
【００３４】
製造されるフィンＦＥＴ構造１００を調整することにより、任意の適切なフィン高さを設計することができる。高さは、制御可能であり、そして、対象イノベーションにとって決定的なことではない。一態様によれば、フィン高さは、多層構造の少なくとも一つの層の厚さによって決定される。例えば、フィン高さは、ＳｉＧｅ層上に形成されたＳｉ層によって決定することができ、ここで、一方または両方の層の厚さは制御される。
【００３５】
複数のフィンの全ては同じ高さを有し、または、複数のフィンのいくつかまたは全ては互いに異なる高さを有していても構わない。一実施形態において、フィンの高さは約５ｎｍ以上かつ約８０ｎｍ以下である。別の実施形態において、フィンの高さは約１０ｎｍ以上かつ約７０ｎｍ以下である。さらに別の実施形態において、フィンの高さは約１５ｎｍ以上かつ約６０ｎｍ以下である。
【００３６】
図３は、一態様に従う、フィンＦＥＴ１００の選択酸化を示す。選択酸化は、第１の層（例えば、ＳｉＧｅ層）を酸化し、そして、多層構造の少なくとも一つの他の層（例えば、Ｓｉ層または他の層）わずかだけ酸化することを含むことができる。一実施形態によれば、選択酸化は塩素を含む雰囲気中で行われる。選択酸化の結果として、ＳｉＧｅ層はＳＧＯ層３０２になることができる。いくつかの実施形態においては、選択酸化は第１の層（例えば、ＳｉＧｅ層）が完全に酸化される前に停止される。一実施形態によれば、酸化は約３０分間行われる。別の実施形態によれば、酸化は約２０分間行われる。さらに別の実施形態によれば、酸化は約５分間行われる。
【００３７】
さらに、酸化はさまざまな温度で行うことができる。一実施形態において、酸化は、摂氏約５００度と約８００度との間の範囲で行われる。他の実施形態において、酸化は、摂氏約５５０度と約７５０度との間の範囲で行われる。他の実施形態において、酸化は、摂氏約６００度で行われる。
【００３８】
図４は、一態様に従う、絶縁材料４０２で充填されたフィン２０２間の空隙２０４を示す。絶縁材料４０２は、酸化物（例えば、シリコン酸化物）および窒化物（例えば、シリコン窒化物）などの任意の適切な絶縁材料を含むことができる。一実施形態によれば、絶縁材料はＳｉＯ2 （二酸化珪素）である。図５は、一態様に従う、元々はＳｉＧｅの層であったものがＳｉＧｅ酸化物（ＳＧＯ）層に変えられ、そして、ＳｉフィンがＳＧＯ膜によってＳｉ基板から電気的に分離されているフィンＦＥＴ５００の一部分のイメージを示す。
【００３９】
絶縁材料は任意の適切な技術によって形成することができる。例えば、絶縁層が半導体基板１０２上に形成され、そして、絶縁層の上部が除去され、これにより、少なくともフィン２０２の一部分の間に絶縁材料４０２は残る。
【００４０】
絶縁層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤを含む任意の適切な技術により形成することができる。絶縁層の上部はＣＭＰおよび／またはエッチング（例えば、ＲＩＥ）により除去することができる。例えば、絶縁層の上部はＣＭＰによって多層構造の最上層の上面（第３の層の部分の上面）まで研磨される。別の例では、絶縁層はＣＭＰによって他の層（例えば、下層）まで研磨される。
【００４１】
図６に示されるように、絶縁材料の少なくとも一部分はフィンを露出させるためにリセスされる。一実施形態において、絶縁層はエッチングプロセスを通じて除去することができる。絶縁層の除去によって一つまたは複数のフィン２０２を露出させることができる。いくつかの態様によれば、絶縁層の除去はＳｉ層の少なくとも一部を露出させる。
【００４２】
図７は、一態様に従う、フィンを形成する例示のプロセス７００を示す。７０２では、多層構造が半導体基板上に形成される。多層構造は、半導体基板上の第１の層、第１の層上の第２の層、および、第２の層上の第３の層を具備する。一実施形態によれば、半導体基板はバルクＳｉ基板である。第１の層はシリコンゲルマニウムを具備することができる。第２の層および第３の層はエピタキシャル成長させることができる。
【００４３】
７０４では、半導体基板および多層構造の複数の複数の部分で形成された複数のフィンを形成するために、半導体基板の複数の上部および多層構造の複数の部分は除去される。一実施形態において、第２の層および／または第３の層は制御でき、ここで、第２の層およびは第３の層の少なくとも一つはフィン高さを制御する。
【００４４】
７０６では、第１の層は選択的に酸化される。第２の層および第３の層の酸化を最小限にして（例えば、第２の層および第３の層の酸化は第１の層の酸化よりも小さい）、第１の層を酸化することができる。第１の層が完全に酸化される前に、酸化は停止できる。一実施形態において、酸化は塩素を含む雰囲気中で行われる。
【００４５】
一実施形態によれば、酸化は約３０分間行われる。別の実施形態によれば、酸化は約２０分間行われる。さらに別の実施形態によれば、酸化は約５分間行われる。
【００４６】
酸化はさまざまな温度で行うことができる。一実施形態において、酸化は、摂氏約５００度と約８００度との間の範囲で行われる。他の実施形態において、酸化は、摂氏約５５０度と約７５０度との間の範囲で行われる。他の実施形態において、酸化は、摂氏約６００度で行われる。
【００４７】
方法７００はまた、７０８で、フィン間の空隙を絶縁材料で充填することを含むこと、および、７１０で、フィンを露出させるために絶縁材料の少なくとも一部をリセスすることができる。空隙を充填することで、Ｓｉフィンチャネルの絶縁および基板の支持を提供することができる。一実施形態において、絶縁材料はシリコン酸化物である。いくつかの実施形態によれば、フィンの側面および／またはフィンの上面をチャネル領域にすることができる。いくつかの実施形態態様によれば、選択酸化は空隙を充填した後に行われる。
【００４８】
図８は、一態様に従う、シャロー・トレンチ・アイソレーション・リセスを形成する例示のプロセス８００を示す。８０２で、三つ以上の層を具備する多層構造は半導体基板上に成長される。当該成長は、シリコンゲルマニウムを具備する少なくとも一つの層を具備する多層構造を成長させることを具備する。８０４で、半導体基板の複数の上部および多層構造の複数の部分が除去され、これにより、複数のフィンが形成される。
【００４９】
８０６で、フィンの少なくとも一部が選択的に酸化される。選択酸化は、多層構造の第１の層が完全に酸化される前に、停止することを具備することができる。８０８で、フィン間に絶縁材料が形成される。絶縁材料はシリコン酸化物を具備することができ、そして、絶縁材料の形成はフィン間にシリコン酸化物を形成することを具備することができる。８１０で、下地の層を露出させるために、少なくとも絶縁材料の層を除去するためにエッチングプロセスが行われる。
【００５０】
図９は、一態様に従う、シャロー・トレンチ・アイソレーション・リセスを形成する別の例示のプロセス９００を示す。このプロセス９００は、空隙充填プロセスの後に行われるＳｉＧｅ酸化を具備する。９０２で、多層構造は半導体基板上に成長される。多層構造は三つ以上の層を含むことができる。上記成長は、シリコンゲルマニウムを具備する少なくとも一つの層を具備する多層構造を成長させることを具備する。９０４で、半導体基板の複数の上部および多層構造の複数の部分が除去される。当該除去プロセスは複数のフィンを形成することができる。
【００５１】
９０６で、フィン間の空隙は絶縁材料で充填される。絶縁材料はシリコン酸化物を具備することができる。９０８で、フィンの一部が選択的に酸化される。選択酸化は、多層構造の第１の層が完全に酸化される前に、停止することを具備することができる。９１０で、下地の層を露出させるために、少なくとも絶縁材料の層が除去される。絶縁材料の除去はエッチングプロセスを具備することができる。
【００５２】
所定の特性に対しての任意の数字または数値範囲に関して、一つの範囲内の数字またはパラメータと、同じ特性に対しての異なる範囲内の他の数字またはパラメータとを組み合わせて、ある数値範囲を生成しても構わない。
【００５３】
実施形態以外さもなければ示唆された以外の、明細書および特許請求の範囲内において用いられる、材料の量、反応条件などに言及した全ての数字、数値及び／又は表現は、全ての場合において、用語“約”によって変更可能であると解するべきである。
【００５４】
以上述べた実施形態の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−１８で表現できる。
【００５５】
［付記１］
フィンの形成方法は、半導体基板上に多層構造を形成すること、前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備すること、前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去すること、前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化すること、前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填すること、およびフィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にすることを具備する。
【００５６】
［付記２］
［付記１］において、前記選択的に酸化することは、約３０分間行われる。
【００５７】
［付記３］
［付記１］において、前記選択的に酸化することは、摂氏約５００度と約８００度との間の温度範囲で行われる。
【００５８】
［付記４］
［付記１］において、前記選択的に酸化することは、塩素を含む雰囲気中で行われる。
【００５９】
［付記５］
［付記１］において、前記半導体基板はバルクＳｉ基板である。
【００６０】
［付記６］
［付記１］において、前記第１の層はシリコンゲルマニウムを具備する。
【００６１】
［付記７］
［付記１］は、前記第２の層および前記第３の層の厚さを制御することをさらに具備する。
【００６２】
［付記８］
［付記１］において、前記絶縁材料の表面は、前記フィンの底（bottom）と前記半導体基板の上面との間にある。
【００６３】
［付記９］
［付記１］において、前記充填は、Ｓｉフィンチャネルの絶縁および基板の支持を提供する。
【００６４】
［付記１０］
［付記１］において、前記絶縁材料はシリコン酸化物である。
【００６５】
［付記１１］
［付記１］において、前記第２の層および前記第３の層はエピタキシャル成長される。
【００６６】
［付記１２］
シャロー・トレンチ・アイソレーション・リセスの形成方法は、三つ以上の層を具備する多層構造を半導体基板上に成長させること、前記半導体基板の複数の上部および前記多層構造の複数の部分を除去して、複数のフィンを形成すること、前記複数のフィン間に絶縁材料を形成すること、少なくとも前記フィンの一部を選択的に酸化すること、および下地の層を露出させるために、少なくとも絶縁材料の層を除去するためのエッチングプロセスを行うことを具備する。
【００６７】
［付記１３］
［付記１２］において、前記成長させることは、少なくとも一つのシリコンゲルマニウムを具備している層を具備する前記多層構造を成長させることを具備する。
【００６８】
［付記１４］
［付記１２］において、前記形成することは、前記フィン間に二酸化珪素を形成することを具備する。
【００６９】
［付記１５］
半導体構造は、複数のフィンを具備する半導体基板、前記複数のフィン上に三つ以上の層を具備する多層構造の複数の部分、前記多層構造は最下層と最上層との間に一つまたは複数の層を具備すること、前記一つまたは複数の層は選択的に酸化されたシリコンゲルマニウムから形成された少なくとも一つの層を有すること、および前記複数のフィン間の絶縁材料を具備する。
【００７０】
［付記１６］
［付記１５］において、前記絶縁材料は前記酸化の後に形成される。
【００７１】
［付記１７］
［付記１５］において、前記絶縁材料は前記酸化の前に形成される。
【００７２】
［付記１８］
［付記１５］において、前記絶縁材料は二酸化珪素である。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【技術分野】
【０００１】
以下の記載は、一般に、フィン（fin）を含む半導体構造およびその形成方法に関する。
【背景技術】
【０００２】
トランジスタ設計は改良され発達し、多くの異なるタイプのトランジスタが増え続けている。マルチ-ゲートフィン電界効果トランジスタ（例えば、フィンＦＥＴ）は、プレーナ−ＦＥＴよりも勝る高駆動電流および低ショートチャネル効果を有する微細デバイスの実現に向けて開発されている。フィンＦＥＴの一つの特徴は、シリコン基板表面に対して垂直に形成された薄いシリコンの“フィン”を上から挟み込むようにゲート電極が配置されていることである。フィンの寸法とデバイスの実効チャネル長とは相関関係があり、たとえばフィンの幅が細いほどより短いチャネルをもつトランジスタの形成が可能である。用語“フィンＦＥＴ”は、ゲートの数にかかわらず、任意のフィンベースのマルチ-ゲートトランジスタアーキテクチャを述べるために包括的に用いられる。マルチ-ゲートフィン電界効果トランジスタの例には、ダブルゲートフィンＦＥＴおよびトリゲートフィンＦＥＴがある。
【０００３】
ダブルゲートフィンＦＥＴは、薄い半導体フィンにチャネル領域が形成されるＦＥＴである。ソースおよびドレイン領域は、チャネル領域の両側のフィンの対向する端部内に形成される。ゲート電極は薄い半導体フィンの各側面上に配置され、場合によっては、チャネル領域に対応する領域の、フィンの上部または下部にも配置される。フィンＦＥＴは、一般に、完全空乏化動作が可能となるようにトランジスタのボディ部となるフィンがとても薄くなっているダブルゲートフィンＦＥＴの一種である。
【０００４】
トリゲートフィンＦＥＴは、ダブルゲートフィンＦＥＴの構造と同様の構造を有する。とはいえ、上面および対向する側壁を含むチャネルの三つの面上に、ゲートが配置されている。トリゲートフィンＦＥＴのフィンの幅および高さはほぼ等しい。高さの幅に対する比は一般には３：２から２：３の範囲内にある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フィン高さの改良を図ったフィンを含む半導体構造およびその形成方法を提供すること。
【課題を解決するための手段】
【０００６】
実施形態のフィンの形成方法は、まず、半導体基板上に多層構造を形成する。前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備する。次に、前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去する。次に、前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化する。次に、前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填する。そして、フィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にする。
【０００７】
実施形態のシャロー・トレンチ・アイソレーション・リセスの形成方法は、まず、三つ以上の層を具備する多層構造を半導体基板上に成長させる。次に、前記半導体基板の複数の上部および前記多層構造の複数の部分を除去して、複数のフィンを形成する。次に、前記複数のフィン間に絶縁材料を形成する。次に、少なくとも前記フィンの一部を選択的に酸化する。そして、下地の層を露出させるために、少なくとも絶縁材料の層を除去するためのエッチングプロセスを行う。
【０００８】
実施形態の半導体構造は、複数のフィンを具備する半導体基板と、前記複数のフィン上に三つ以上の層を具備する多層構造の複数の部分とを具備する。前記多層構造は最下層と最上層との間に一つまたは複数の層を具備する。前記一つまたは複数の層は選択的に酸化されたシリコンゲルマニウムから形成された少なくとも一つの層を有する。実施形態の半導体構造は、さらに、前記複数のフィン間に絶縁材料を具備する。
【図面の簡単な説明】
【０００９】
【図１】図１は、一態様に従う、例示のフィンＦＥＴの複数の層の断面図を示す。
【図２】図２は、一態様に従う、フィンを形成するために、半導体基板の複数の上部および多層構造の複数の部分を除去することを示す。
【図３】図３は、一態様に従う、フィンＦＥＴの選択酸化を示す。
【図４】図４は、一態様に従う、絶縁材料で充填されたフィン間の空隙（gap）を示す。
【図５】図５は、一態様に従う、元々はＳｉＧｅの層であったものがＳｉＧｅ酸化物（ＳＧＯ）の層に変えられているフィンＦＥＴの一部分のイメージを示す。
【図６】図６は、一態様による、フィンが露出するようにリセスされた絶縁材料の少なくとも一部を示す。
【図７】図７は、一態様に従う、フィンを形成する例示のプロセスを示す。
【図８】図８は、一態様に従う、シャロー・トレンチ・アイソレーション・リセス（shallow trench isolation recess）を形成する例示のプロセスを示す。
【図９】図９は、一態様に従う、シャロー・トレンチ・アイソレーション・リセスを形成する別の例示のプロセスを示す。
【発明を実施するための形態】
【００１０】
対象イノベーションは、フィン高さの改良版を有するフィンおよびそのフィンの形成方法を提供する。前記フィンは半導体トランジスタを含む半導体構造に用いることができる。一実施形態において、対象イノベーションは、フィンＦＥＴのためのフィン高さの改良版を有するフィンおよびフィンＦＥＴのためのフィンの形成方法を提供する。ある種のフィンＦＥＴは、フィン、および、フィン間のシャロー・トレンチ・アイソレーシ（ＳＴＩ）を有する。このようなフィンＦＥＴにおいて、ＳＴＩの上面の上方のフィン高さは、部分的には、ＳＴＩの高さ、または、ＳＴＩ領域のリセス量（例えば、ＳＴＩリセス）によって決定される。対象イノベーションは、フィン高さが実質的に均一であるという改良特質を有するフィンＦＥＴを提供することができる選択酸化プロセスを提供でき、ここで、フィン高さは半導体構造の一つまたは複数の層の厚さの関数として定義される。
【００１１】
対象イノベーションは、バルクＳｉ（シリコン）基板を用いて、誘電体材料上のＳｉフィン構造の生成を提供する。ＳｉフィンはＳｉ基板から電気的に絶縁されることができる。さらに、前記構造は、ＳＯＩ（silicon-on insulator）基板によって作成された構造と同様にすることができる。開示された態様は、選択的ＳｉＧｅ（silicon-germanium）酸化を提供する。一つまたは複数の酸化条件を制御することにより、Ｓｉ層をわずかだけ酸化するだけで、ＳｉＧｅ層を選択的に酸化することができる。開示された態様は、酸化を実行するときに、Ｓｉチャネルを覆うためにＳｉＮスペーサを用いるなどの複雑なスキームを必要としない。さらに、開示された態様において、ＳｉＧｅ酸化はＳＴＩ充填の前に行うことができ、これはフィン高さのばらつきを緩和することができる。したがって、フィン高さは、ＳｉＧｅ層上に形成されるＳｉの厚さによって決定することができる。いくつかの態様によれば、ＳｉＧｅ酸化はＳＴＩ充填の後に行うことができる。前記高さの均一性は、一般にフィン高さを決定するＳＴＩリセスプロセスにかかわらず、強固にできる。
【００１２】
開示された態様が従来のバルクＳｉフィンＦＥＴよりも勝る他の利点は、フィン高さの変動軽減が可能であり、ここで、フィン高さは制御可能なプロセスによって決定される。他の利点は、ＳｉＧｅ酸化層の存在に起因する、従来のバルクＳｉフィンＦＥＴのフィン高さよりも低くできることである。さらなる利点は、ＳｉＧｅ酸化層の存在に起因する、ゲートリークパスの緩和を含む。別の利点は、トランジスタ特性を高めることができる、アンドープチャネルの存在を含む。
【００１３】
対象イノベーションは、フィンを形成する方法を含む。その方法は、半導体基板上に多層構造を形成することを具備する。多層構造は、半導体基板上の第１の層、第１の層上の第２の層、および、第２の層上の第３の層を具備する。方法はまた、半導体基板および多層構造からなる複数のフィンを形成するために、半導体基板の複数の上部、および、多層構造の複数の部分を除去することを具備する。さらに、方法は、第１の層を選択的に酸化するとともに、第２の層および第３の層の酸化は第１の層の酸化よりも小さくする。一実施形態によれば、方法は、フィン間の空隙（gap）を絶縁材料で充填すること、および、フィンを露出させるために、絶縁材料の少なくとも一部をリセスすることを含むことができる。フィンの少なくとも一つの側面、または、フィンの上面は、チャネル領域となる。
【００１４】
対象イノベーションはまた、シャロー・トレンチ・アイソレーション・リセスを形成する方法を含む。その方法は、三つ以上の層を具備する多層構造を半導体基板上に成長させること、および、半導体基板の複数の上部と多層構造の複数の部分とを除去することを具備し、これにより、フィンを形成する。方法はまた、フィン間に絶縁材料を形成すること、フィンの少なくとも一部を選択的に酸化すること、および、下地の層を露出させるために少なくとも絶縁材料の層を除去するためのエッチングプロセスを行うことを具備する。また、方法は、フィンの少なくとも一部を選択的に酸化する前に、フィン間に絶縁材料を形成することを具備することができる。
【００１５】
さらに、対象イノベーションは、複数のフィンと、これらフィン上に三つ以上の層を具備する多層構造の複数の部分とを具備する半導体基板を具備してなる半導体構造を含む。多層構造は、最下層と最上層との間に、一つまたは複数の層を具備する。前記一つまたは複数の層は、選択的に酸化されたシリコンゲルマニウムで形成された少なくとも一つの層を有する。半導体構造はまたは、半導体構造上のフィン間に絶縁材料を具備する。
【００１６】
特許請求の範囲の主題について図面を参照して今から述べるが、そこでは同様な参照番号は、全体を通して同様な要素について言及するために使用される。以下の説明においては、説明の目的のために、非常に多くの特定の詳細が、特許請求の範囲の主題についての完全な理解を提供するために述べられる。上記特定の詳細がなくても、特許請求の範囲の主題は実施できることは当業者であれば明らかであろう。他の事例では、周知の構造およびデバイスは、特許請求の範囲の主題の記載を容易にするために、ブロック図の形式で示されている。
【００１７】
図面に戻ると、図１は、一態様に従う、例示のフィンＦＥＴ１００の複数の層の断面図を示す。フィンＦＥＴ１００は、半導体基板１０２、および、半導体基板１０２上の多層構造１０４を含むことができる。一態様によれば、半導体基板はバルクＳｉ基板である。
【００１８】
多層構造１０４の一つまたは複数の層は、プラズマエンハスト化学気相成長（ＰＥＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、高圧化学気相成長（ＨＰＣＶＤ）などの化学気相成長（ＣＶＤ）により形成することができる。
【００１９】
多層構造１０４はＮ層（N layers）を含むことができ、ここで、Ｎは整数であり、３以上である。多層構造１０４は３以上の層を含むことができるが、簡潔さのために、図１では３つの層を含む多層構造を示している。一実施形態において、多層構造は、半導体基板１０２上の第１の層１０６または最下層、第１の層上の第２の層１０８または中間層、および、第２の層上の第３の層１１０または最上層を含む。
【００２０】
多層構造１０４の一つまたは複数の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライド、酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。一実施形態によれば、第１の層１０６はシリコン・ゲルマニウム（ＳｉＧｅ）を含む。いくつかの実施形態によれば、第２の層１０８はシリコンを含む。例えば、ＳｉＧｅ層はシリコン基板上に成長させることができ、そして、シリコン層はＳｉＧｅ層上に成長させることができる。成長プロセスの間、シリコン厚は高い精度で制御でき、そのシリコン厚はフィン高さ（Ｈfin）を決定する。（後で詳細に述べるように）ＳｉＧｅ層は酸化期間のプロセス後半中に絶縁膜に変わる。
【００２１】
多層構造１０４の複数の層の厚さは異なっていても構わなく、そして、複数の層は製造されるフィンＦＥＴの所望の実施（implementation）に依存して独立して適切な厚さを有する。一実施形態において、第２の層の厚さは、約１０ｎｍ以上かつ約１００ｎｍ以下である。別の実施形態において、第２の層の厚さは、約１５ｎｍ以上かつ約８０ｎｍ以下である。さらに別の実施形態において、第２の層の厚さは、約２０ｎｍ以上かつ約６０ｎｍ以下である。さらにまた別の実施形態において、第２の層の厚さは、約３０ｎｍである。
【００２２】
一実施形態において、第３の層の厚さは、約５ｎｍ以上かつ約１００ｎｍ以下である。別の実施形態において、第３の層の厚さは、約７ｎｍ以上かつ約６０ｎｍ以下である。さらに別の実施形態において、第３の層の厚さは、約１０ｎｍ以上かつ約４０ｎｍ以下である。さらにまた別の実施形態において、第２の層の厚さは、約１４ｎｍである。
【００２３】
多層構造のＮ番目の層または最上層はキャップ層になることができる。Ｎ番目の層はその次のプロセスにおいて化学的機械的研磨（ＣＭＰ）ストッパ層として働く。Ｎ番目の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライドおよび酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。Ｎ番目の層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤによって形成することができる。
【００２４】
多層構造は、第１の層（または最下層）とＮ番目の層（または最上層）との間に、一つまたは複数の中間層を有することができる。少なくとも一つの中間層は、半導体基板を横切って実質的に均一な厚さを有することができる。中間層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤによって形成することができる。
【００２５】
図２は、一態様に従う、複数のフィン２０２を形成するために、半導体基板１０２の複数の上部および多層構造１０４の複数の部分を除去することを示す。図２には６つの薄いフィンが示されているが、製造されるフィンＦＥＴのタイプに依存して、フィンＦＥＴ１００は任意の適切な数のフィンを含むことができる。空隙２０４はフィン２０２間に形成される。図示のごとく、フィン２０２はＳｉＧｅ層２０６を具備する。
【００２６】
複数のフィン２０２および多層構造の複数の部分は、半導体基板および多層構造の部分を除去することにより形成することができる。半導体基板および多層構造の複数の部分は、任意の適切な技術、例えば、エッチングによって除去することができる。半導体基板および多層構造の複数の部分は、半導体基板および多層構造を、フィン２０２の他のコンポーネントに実質的にダメージを与えず、および／または、フィン２０２の他のコンポーネントを除去しない、適切なエッチャントに接触させることによって、除去することができる。適切なプロセスおよびエッチングの試薬の選択は、例えば、半導体基板および多層構造の材料、フィンの幅および高さ、製造されるフィンＦＥＴ構造１００の所望の実施などに依存する。
【００２７】
ゲート形成の前に、チャネル領域内にイオンドーピングを導入することができる。イオンドーピングは、その領域内に存在する漏れ電流の量を軽減することができる。一態様によれば、ソースおよびドレイン領域は、ゲート形成後に形成することができる。ソースおよびドレイン領域は、チャネル領域の両側のフィンの対向する端部内に形成することができる。例えば、簡略化したプロセスフローは、フィン形成、その後のＳｉＧｅ酸化を含むことができる。ＳｉＧｅ酸化の後、ＳＴＩ充填が行われ、そして次に、ＳＴＩ充填材料の平坦化が行われる。次に、ＳＴＩ充填材料はリセスされ、そして、フィン中へのイオンドーピングを行っても構わない。ゲート材料の堆積に続いて、ゲート形成、そして次に、スペーサ形成が行われる。最終的なスペーサ形成の前にエクステンションのイオン注入が行われ、そして次にソース／ドレイン形成が行われる。この後にシリサイデーション、そして次に、金属配線形成を含むバックエンドプロセスが続く。
【００２８】
いくつかの態様によれば、ＳｉＧｅ酸化は空隙充填プロセスの後に行われる。例えば、簡易な説明では、複数のフィンが形成され、そして次にＳＴＩが充填され、そして、ＳＴＩ充填材料の平坦化が行われる。次に、ＳＴＩ材料がリセスされ、そして、ＳｉＧｅ酸化が行われる。ＳｉＧｅ酸化の後は、フィン中へのイオンドーピングが行われる。ゲート材料の堆積後に、ゲート形成、そして次にスペーサ形成が続く。エクステンションのイオン注入は最終的なスペーサ形成前に行われ、そして次にソース／ドレイン形成が行われる。この後にシリサイデーション、そして次に、金属配線形成を含むバックエンドプロセスが続く。
【００２９】
空隙充填リセス後にＳｉＧｅ酸化が行われる上記の態様においては、空隙（air gap）はＳｉＧｅ酸化の底（bottom）とリセスされた空隙充填材料との間に形成する。これは、リセスされた空隙充填材料の表面がＳｉＧｅ層の底よりも低く、そして、隣接するフィン内のＳｉＧｅ酸化が併合する時に起こる。
【００３０】
等方性エッチングおよび／または異方性エッチングを含むウエットエッチングおよび／またはドライエッチングを採用することができる。半導体基板のシリコンに対してのウエットエッチントの例は、テトラアルキルアンモニウム水酸化物（tetraalkylammoniumu hydroxides）（例えば、テトラメチルアンモニウム水酸化物（tetramethylammoniumu hydroxide）（TMAH））およびセリウム水酸化物（cerium hydroxide）（CeOH）を含む。ドライエッチングの例は、例えば、ＨＢｒを含む混合ガス（例えば、ＨＢｒおよびＯ2 の混合ガス、ＨＢｒ／ＮＦ3 ／ＨｅおよびＯ2 の混合ガス、ＳＦ6 、ＨＢｒおよびＯ2 の混合ガス）を用いた、反応性イオンエッチング（ＲＩＥ）を含む。混合ガスはさらにＣｌ2 を含んでも構わない。
【００３１】
フィンは、製造されるフィンＦＥＴ構造１００の所望の実施などに依存する、任意の適切な幅を有する。幅は、変更し得り、そして、対象イノベーションにとって決定的なことではない。複数のフィンの全ては同じ幅を有し、または、複数のフィンのいくつかまたは全ては互いに異なる幅を有していても構わない。図２は長方形の断面を有するフィンを示しているが、フィンは一般的には台形の断面またはその他のいくつかの形状を有することができる。
【００３２】
一実施形態において、フィンの幅は約５ｎｍ以上かつ約３０ｎｍ以下である。別の実施形態において、フィンの幅は約１０ｎｍ以上かつ約２０ｎｍ以下である。さらに別の実施形態において、フィンの幅は約１２ｎｍ以上かつ約１８ｎｍ以下である。さらにまた別の実施形態において、フィンの幅は約１５ｎｍである。
【００３３】
フィンのフィンピッチは、製造されるフィンＦＥＴ構造１００の所望の実施などに依存する、任意の適切な長さを有することができる。フィンピッチは、変更し得り、そして、対象イノベーションにとって決定的なことではない。フィンピッチの全ては同じ長さを有し、または、複数のフィンピッチのいくつかまたは全ては互いに異なる長さを有していても構わない。一実施形態において、フィンピッチの長さは約１５ｎｍ以上かつ約７０ｎｍ以下である。別の実施形態において、フィンピッチの長さは約２５ｎｍ以上かつ約５０ｎｍ以下である。さらに別の実施形態において、フィンピッチの長さは約３０ｎｍ以上かつ約４０ｎｍ以下である。さらにまた別の実施形態において、フィンピッチの長さは約３５ｎｍである。
【００３４】
製造されるフィンＦＥＴ構造１００を調整することにより、任意の適切なフィン高さを設計することができる。高さは、制御可能であり、そして、対象イノベーションにとって決定的なことではない。一態様によれば、フィン高さは、多層構造の少なくとも一つの層の厚さによって決定される。例えば、フィン高さは、ＳｉＧｅ層上に形成されたＳｉ層によって決定することができ、ここで、一方または両方の層の厚さは制御される。
【００３５】
複数のフィンの全ては同じ高さを有し、または、複数のフィンのいくつかまたは全ては互いに異なる高さを有していても構わない。一実施形態において、フィンの高さは約５ｎｍ以上かつ約８０ｎｍ以下である。別の実施形態において、フィンの高さは約１０ｎｍ以上かつ約７０ｎｍ以下である。さらに別の実施形態において、フィンの高さは約１５ｎｍ以上かつ約６０ｎｍ以下である。
【００３６】
図３は、一態様に従う、フィンＦＥＴ１００の選択酸化を示す。選択酸化は、第１の層（例えば、ＳｉＧｅ層）を酸化し、そして、多層構造の少なくとも一つの他の層（例えば、Ｓｉ層または他の層）わずかだけ酸化することを含むことができる。一実施形態によれば、選択酸化は塩素を含む雰囲気中で行われる。選択酸化の結果として、ＳｉＧｅ層はＳＧＯ層３０２になることができる。いくつかの実施形態においては、選択酸化は第１の層（例えば、ＳｉＧｅ層）が完全に酸化される前に停止される。一実施形態によれば、酸化は約３０分間行われる。別の実施形態によれば、酸化は約２０分間行われる。さらに別の実施形態によれば、酸化は約５分間行われる。
【００３７】
さらに、酸化はさまざまな温度で行うことができる。一実施形態において、酸化は、摂氏約５００度と約８００度との間の範囲で行われる。他の実施形態において、酸化は、摂氏約５５０度と約７５０度との間の範囲で行われる。他の実施形態において、酸化は、摂氏約６００度で行われる。
【００３８】
図４は、一態様に従う、絶縁材料４０２で充填されたフィン２０２間の空隙２０４を示す。絶縁材料４０２は、酸化物（例えば、シリコン酸化物）および窒化物（例えば、シリコン窒化物）などの任意の適切な絶縁材料を含むことができる。一実施形態によれば、絶縁材料はＳｉＯ2 （二酸化珪素）である。図５は、一態様に従う、元々はＳｉＧｅの層であったものがＳｉＧｅ酸化物（ＳＧＯ）層に変えられ、そして、ＳｉフィンがＳＧＯ膜によってＳｉ基板から電気的に分離されているフィンＦＥＴ５００の一部分のイメージを示す。
【００３９】
絶縁材料は任意の適切な技術によって形成することができる。例えば、絶縁層が半導体基板１０２上に形成され、そして、絶縁層の上部が除去され、これにより、少なくともフィン２０２の一部分の間に絶縁材料４０２は残る。
【００４０】
絶縁層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤを含む任意の適切な技術により形成することができる。絶縁層の上部はＣＭＰおよび／またはエッチング（例えば、ＲＩＥ）により除去することができる。例えば、絶縁層の上部はＣＭＰによって多層構造の最上層の上面（第３の層の部分の上面）まで研磨される。別の例では、絶縁層はＣＭＰによって他の層（例えば、下層）まで研磨される。
【００４１】
図６に示されるように、絶縁材料の少なくとも一部分はフィンを露出させるためにリセスされる。一実施形態において、絶縁層はエッチングプロセスを通じて除去することができる。絶縁層の除去によって一つまたは複数のフィン２０２を露出させることができる。いくつかの態様によれば、絶縁層の除去はＳｉ層の少なくとも一部を露出させる。
【００４２】
図７は、一態様に従う、フィンを形成する例示のプロセス７００を示す。７０２では、多層構造が半導体基板上に形成される。多層構造は、半導体基板上の第１の層、第１の層上の第２の層、および、第２の層上の第３の層を具備する。一実施形態によれば、半導体基板はバルクＳｉ基板である。第１の層はシリコンゲルマニウムを具備することができる。第２の層および第３の層はエピタキシャル成長させることができる。
【００４３】
７０４では、半導体基板および多層構造の複数の複数の部分で形成された複数のフィンを形成するために、半導体基板の複数の上部および多層構造の複数の部分は除去される。一実施形態において、第２の層および／または第３の層は制御でき、ここで、第２の層およびは第３の層の少なくとも一つはフィン高さを制御する。
【００４４】
７０６では、第１の層は選択的に酸化される。第２の層および第３の層の酸化を最小限にして（例えば、第２の層および第３の層の酸化は第１の層の酸化よりも小さい）、第１の層を酸化することができる。第１の層が完全に酸化される前に、酸化は停止できる。一実施形態において、酸化は塩素を含む雰囲気中で行われる。
【００４５】
一実施形態によれば、酸化は約３０分間行われる。別の実施形態によれば、酸化は約２０分間行われる。さらに別の実施形態によれば、酸化は約５分間行われる。
【００４６】
酸化はさまざまな温度で行うことができる。一実施形態において、酸化は、摂氏約５００度と約８００度との間の範囲で行われる。他の実施形態において、酸化は、摂氏約５５０度と約７５０度との間の範囲で行われる。他の実施形態において、酸化は、摂氏約６００度で行われる。
【００４７】
方法７００はまた、７０８で、フィン間の空隙を絶縁材料で充填することを含むこと、および、７１０で、フィンを露出させるために絶縁材料の少なくとも一部をリセスすることができる。空隙を充填することで、Ｓｉフィンチャネルの絶縁および基板の支持を提供することができる。一実施形態において、絶縁材料はシリコン酸化物である。いくつかの実施形態によれば、フィンの側面および／またはフィンの上面をチャネル領域にすることができる。いくつかの実施形態態様によれば、選択酸化は空隙を充填した後に行われる。
【００４８】
図８は、一態様に従う、シャロー・トレンチ・アイソレーション・リセスを形成する例示のプロセス８００を示す。８０２で、三つ以上の層を具備する多層構造は半導体基板上に成長される。当該成長は、シリコンゲルマニウムを具備する少なくとも一つの層を具備する多層構造を成長させることを具備する。８０４で、半導体基板の複数の上部および多層構造の複数の部分が除去され、これにより、複数のフィンが形成される。
【００４９】
８０６で、フィンの少なくとも一部が選択的に酸化される。選択酸化は、多層構造の第１の層が完全に酸化される前に、停止することを具備することができる。８０８で、フィン間に絶縁材料が形成される。絶縁材料はシリコン酸化物を具備することができ、そして、絶縁材料の形成はフィン間にシリコン酸化物を形成することを具備することができる。８１０で、下地の層を露出させるために、少なくとも絶縁材料の層を除去するためにエッチングプロセスが行われる。
【００５０】
図９は、一態様に従う、シャロー・トレンチ・アイソレーション・リセスを形成する別の例示のプロセス９００を示す。このプロセス９００は、空隙充填プロセスの後に行われるＳｉＧｅ酸化を具備する。９０２で、多層構造は半導体基板上に成長される。多層構造は三つ以上の層を含むことができる。上記成長は、シリコンゲルマニウムを具備する少なくとも一つの層を具備する多層構造を成長させることを具備する。９０４で、半導体基板の複数の上部および多層構造の複数の部分が除去される。当該除去プロセスは複数のフィンを形成することができる。
【００５１】
９０６で、フィン間の空隙は絶縁材料で充填される。絶縁材料はシリコン酸化物を具備することができる。９０８で、フィンの一部が選択的に酸化される。選択酸化は、多層構造の第１の層が完全に酸化される前に、停止することを具備することができる。９１０で、下地の層を露出させるために、少なくとも絶縁材料の層が除去される。絶縁材料の除去はエッチングプロセスを具備することができる。
【００５２】
所定の特性に対しての任意の数字または数値範囲に関して、一つの範囲内の数字またはパラメータと、同じ特性に対しての異なる範囲内の他の数字またはパラメータとを組み合わせて、ある数値範囲を生成しても構わない。
【００５３】
実施形態以外さもなければ示唆された以外の、明細書および特許請求の範囲内において用いられる、材料の量、反応条件などに言及した全ての数字、数値及び／又は表現は、全ての場合において、用語“約”によって変更可能であると解するべきである。
【００５４】
以上述べた実施形態の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−１８で表現できる。
【００５５】
［付記１］
フィンの形成方法は、半導体基板上に多層構造を形成すること、前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備すること、前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去すること、前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化すること、前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填すること、およびフィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にすることを具備する。
【００５６】
［付記２］
［付記１］において、前記選択的に酸化することは、約３０分間行われる。
【００５７】
［付記３］
［付記１］において、前記選択的に酸化することは、摂氏約５００度と約８００度との間の温度範囲で行われる。
【００５８】
［付記４］
［付記１］において、前記選択的に酸化することは、塩素を含む雰囲気中で行われる。
【００５９】
［付記５］
［付記１］において、前記半導体基板はバルクＳｉ基板である。
【００６０】
［付記６］
［付記１］において、前記第１の層はシリコンゲルマニウムを具備する。
【００６１】
［付記７］
［付記１］は、前記第２の層および前記第３の層の厚さを制御することをさらに具備する。
【００６２】
［付記８］
［付記１］において、前記絶縁材料の表面は、前記フィンの底（bottom）と前記半導体基板の上面との間にある。
【００６３】
［付記９］
［付記１］において、前記充填は、Ｓｉフィンチャネルの絶縁および基板の支持を提供する。
【００６４】
［付記１０］
［付記１］において、前記絶縁材料はシリコン酸化物である。
【００６５】
［付記１１］
［付記１］において、前記第２の層および前記第３の層はエピタキシャル成長される。
【００６６】
［付記１２］
シャロー・トレンチ・アイソレーション・リセスの形成方法は、三つ以上の層を具備する多層構造を半導体基板上に成長させること、前記半導体基板の複数の上部および前記多層構造の複数の部分を除去して、複数のフィンを形成すること、前記複数のフィン間に絶縁材料を形成すること、少なくとも前記フィンの一部を選択的に酸化すること、および下地の層を露出させるために、少なくとも絶縁材料の層を除去するためのエッチングプロセスを行うことを具備する。
【００６７】
［付記１３］
［付記１２］において、前記成長させることは、少なくとも一つのシリコンゲルマニウムを具備している層を具備する前記多層構造を成長させることを具備する。
【００６８】
［付記１４］
［付記１２］において、前記形成することは、前記フィン間に二酸化珪素を形成することを具備する。
【００６９】
［付記１５］
半導体構造は、複数のフィンを具備する半導体基板、前記複数のフィン上に三つ以上の層を具備する多層構造の複数の部分、前記多層構造は最下層と最上層との間に一つまたは複数の層を具備すること、前記一つまたは複数の層は選択的に酸化されたシリコンゲルマニウムから形成された少なくとも一つの層を有すること、および前記複数のフィン間の絶縁材料を具備する。
【００７０】
［付記１６］
［付記１５］において、前記絶縁材料は前記酸化の後に形成される。
【００７１】
［付記１７］
［付記１５］において、前記絶縁材料は前記酸化の前に形成される。
【００７２】
［付記１８］
［付記１５］において、前記絶縁材料は二酸化珪素である。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【特許請求の範囲】
【請求項１】
半導体基板上に多層構造を形成すること、前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備すること、
前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去すること、
前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化すること、
前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填すること、および
フィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にすること
を具備してなることを特徴とするフィンの形成方法。
【請求項２】
前記選択的に酸化することは、前記第１の層が完全に酸化される前に、停止することを具備することを特徴とする請求項１に記載の形成方法。
【請求項３】
三つ以上の層を具備する多層構造を半導体基板上に成長させること、
前記半導体基板の複数の上部および前記多層構造の複数の部分を除去して、複数のフィンを形成すること、
前記複数のフィン間に絶縁材料を形成すること、
少なくとも前記フィンの一部を選択的に酸化すること、および
下地の層を露出させるために、少なくとも絶縁材料の層を除去するためのエッチングプロセスを行うこと
を具備してなることを特徴するシャロー・トレンチ・アイソレーション・リセスの形成方法。
【請求項４】
前記選択的に酸化することは、前記多層構造の前記第１の層が完全に酸化される前に、停止することを具備することを特徴とする請求項３に記載の形成方法。
【請求項５】
複数のフィンを具備する半導体基板、
前記複数のフィン上に三つ以上の層を具備する多層構造の複数の部分、前記多層構造は最下層と最上層との間に一つまたは複数の層を具備すること、前記一つまたは複数の層は選択的に酸化されたシリコンゲルマニウムから形成された少なくとも一つの層を有すること、および
前記複数のフィン間の絶縁材料
を具備してなることを特徴する半導体構造。
【請求項１】
半導体基板上に多層構造を形成すること、前記半導体構造は、前記半導体基板上の第１の層、前記第１の層上の第２の層および前記第２の層上の第３の層を具備すること、
前記半導体基板および前記半導体構造の複数の部分からなる複数のフィンを形成するために、前記半導体基板の複数の上部および前記半導体構造の複数の部分を除去すること、
前記第２の層および前記第３の層の酸化速度を前記第１の層よりも酸化速度よりも小さくしながら、前記第１の層を選択的に酸化すること、
前記選択的な酸化の後に前記複数のフィン間の空隙を絶縁材料で充填すること、および
フィンを露出させるために少なくとも前記絶縁材料の一部をリセスし、前記フィンの少なくとも一つの側面または前記フィンの上面をチャネル領域にすること
を具備してなることを特徴とするフィンの形成方法。
【請求項２】
前記選択的に酸化することは、前記第１の層が完全に酸化される前に、停止することを具備することを特徴とする請求項１に記載の形成方法。
【請求項３】
三つ以上の層を具備する多層構造を半導体基板上に成長させること、
前記半導体基板の複数の上部および前記多層構造の複数の部分を除去して、複数のフィンを形成すること、
前記複数のフィン間に絶縁材料を形成すること、
少なくとも前記フィンの一部を選択的に酸化すること、および
下地の層を露出させるために、少なくとも絶縁材料の層を除去するためのエッチングプロセスを行うこと
を具備してなることを特徴するシャロー・トレンチ・アイソレーション・リセスの形成方法。
【請求項４】
前記選択的に酸化することは、前記多層構造の前記第１の層が完全に酸化される前に、停止することを具備することを特徴とする請求項３に記載の形成方法。
【請求項５】
複数のフィンを具備する半導体基板、
前記複数のフィン上に三つ以上の層を具備する多層構造の複数の部分、前記多層構造は最下層と最上層との間に一つまたは複数の層を具備すること、前記一つまたは複数の層は選択的に酸化されたシリコンゲルマニウムから形成された少なくとも一つの層を有すること、および
前記複数のフィン間の絶縁材料
を具備してなることを特徴する半導体構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１６０７３０（Ｐ２０１２−１６０７３０Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１２−１４１７２（Ｐ２０１２−１４１７２）
【出願日】平成２４年１月２６日（２０１２．１．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５０９３２９１８７）グローバルファウンドリーズ・インコーポレイテッド (18)
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２４年１月２６日（２０１２．１．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５０９３２９１８７）グローバルファウンドリーズ・インコーポレイテッド (18)
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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