【課題】高い精度でクロック信号の緩急を行うことができる。
【解決手段】クロック信号を第１の分周数で分周する第１の分周部１１６２と、第１の分周部１１６２が分周したクロック信号を、第２の分周数で分周する第２の分周部１１６３と、第２の分周部１１６３が分周したクロック信号を用いて、クロック信号の緩急を行う緩急付分周部と、を備える。 （もっと読む）

【課題】入力信号の周波数比が整数でない場合にも、±１８０度の範囲で位相差検出ができる位相比較回路を得る。
【解決手段】ＲＦ信号と基準信号との立ち上がりエッジを比較してアップ信号またはダウン信号を生成する位相比較コア回路１と、ＲＦ信号と基準信号との周波数比をＮ＋Ｋ／Ｍ（但し、Ｎ，Ｋ，Ｍは任意の自然数）とし、ＲＦ信号の周波数をｆｒｆとしたとき、アップ信号の立ち上がりの直前のＲＦ信号の立ち上がりに同期して立ち上がり、パルス幅は基準信号の1周期分とほぼ等しく、周期は（Ｍ×Ｎ＋Ｋ）／ｆｒｆとなるマスク制御信号ＭＳＫ１を生成するマスク信号生成回路２と、位相比較コア回路１により生成されたアップ信号およびダウン信号を、マスク信号生成回路２により生成されたマスク制御信号ＭＳＫ１に従いマスクする信号マスク回路３とを備えた。 （もっと読む）

【課題】クロック信号が高速化した場合でも対応することのできる可変分周装置を得る。
【解決手段】可変分周回路１０１は、クロック信号Clk_aを入力し、クロック信号Clk_aに対するＰ（Ｐは２以上の整数）またはＰ＋１の分周した信号Do1を出力する。可変分周回路１０２は、クロック信号Clk_aと逆相になるクロック信号Clk_bを入力し、クロック信号Clk_bに対するＰまたはＰ＋１の分周した信号Do2を出力する。経路切り替え回路１０３は、信号Do1，Do2を入力し、経路選択信号MuxContにより信号Do1，Do2のうちいずれか一方を選択し出力する。 （もっと読む）

【課題】 信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少な周波数変化した信号を生成するPLL回路を実現する。
【解決手段】 本発明は、所定の電圧を加減することにより出力周波数を制御する相関回路入力される電圧に応じて出力周波数が変化する電圧制御発振器と、電圧制御発振器の出力を分周する第１の分周回路と、外部から入力される基準周波数を分周する第２の分周回路と、第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、位相比較器の出力から低周波成分を抽出し、電圧制御発生器に入力するローパスフィルタとを有する。 （もっと読む）

【課題】出力クロックのデューティ比のばらつきをなくした分周器を提供する。
【解決手段】分周器は，第１の位相差を有する第１および第２のトリガクロックを合成し，前記第１および第２のトリガクロックのパルスエッジに対応するパルスエッジを有する第３のクロックを生成するクロック生成回路と，第３のクロックを１／２周波数に分周して第１の位相差に対応するデューティ比を有する差動の第１および第２の出力クロックを生成する出力分周回路と，第１または第２のトリガクロックのパルスエッジのタイミングで第１または第２の出力クロックの位相を検出し，当該検出した位相が正常位相でない場合に出力分周回路をリセットする位相修正信号を生成する位相修正回路とを有する。 （もっと読む）

【課題】安価に製造できると共に、誤動作が発生することを抑制できる制御装置及び画像形成装置を提供することである。
【解決手段】検知信号Ｓｉｇ１の立ち上がりａ１の発生から時間ｔを遅延させて出力信号Ｓｉｇ２の立ち上がりａ２を発生させる制御装置３０。カウンタ１０８は、０からｎ−１までのカウント値を第１の周期Ｔｃでカウントする。ＣＰＵ１００は、第１の周期Ｔｃよりも長い第２の周期Ｔｒを有するステップで動作し、立ち上がりａ１が発生した際のカウンタ１０８のカウント値に対して時間ｔに相当する該カウンタ１０８のカウント数を加算した値をｎで割った余りＮ１を算出する。出力部１０６は、余りＮ１とカウンタ１０８のカウント値とが一致したタイミングにおいて立ち下がりａ２を発生させる。 （もっと読む）

【課題】クロック分周回路において動作電圧を低下させて消費電力を削減すること。
【解決手段】クロック分周回路は、入力クロック信号をカウントしてＤ進カウント値とするカウンタと、出力クロック信号をカウントしてＮ進カウント値とするカウンタと、出力クロック信号と出力クロックの最小周期と出力クロックの半周期精度差分とＤ進カウント値とＮ進カウント値とから立ち上がり及び立ち下がりトグルイネーブル信号を求めるトグル位置解析部と、入力クロック信号の立ち上がりエッジにおいて立ち上がりトグルイネーブル信号に応じてトグルする第１のフリップフロップと、入力クロック信号の立ち下がりエッジにおいて立ち下がりトグルイネーブル信号に応じてトグルする第２のフリップフロップと、第１及び第２のフリップフロップの出力の間における排他的論理和を求めて出力クロックする排他的論理和回路と、を備えている。 （もっと読む）

【課題】累積加算回路の消費電力を削減すること。
【解決手段】累積加算回路は、加算回路と、カウンタと、クロックゲーティング制御回路とを備える。加算回路は、所定ビットのデータを累積加算し、桁上げが発生した場合に桁上げ信号を活性化する。カウンタは、桁上げ信号が活性化されているときにカウントアップを行い、Ｎビットのカウント値を累積加算結果の上位桁として出力する。カウンタは、カウント値のそれぞれのビットをラッチするＮビットレジスタを備える。桁上げ信号の活性化に応じて値が変化するビットを保持するレジスタは、活性レジスタである。クロックゲーティング制御回路は、加算回路から桁上げ信号を受け取り、且つ、カウンタからカウント値を受け取る。桁上げ信号が活性化された場合、クロックゲーティング制御回路は、カウンタから受け取ったカウント値を参照することによって、活性レジスタへのクロック供給だけを活性化し、それ以外のクロック供給を非活性化する。 （もっと読む）

【課題】本発明は、周期が変化する入力パルス列を分周し、分周したパルス列のジッタをできるだけ抑制することにある。
【解決手段】分周装置１は、第１変数および第２変数が互いに異なる正の整数をとり、第１変数に対する第２変数の比で表わされる分周比で入力パルスを分周可能な分周装置であって、入力パルスの周期にわたって、一定の周波数を持つ基準クロックをカウントするカウンタ回路（１２）と、カウンタ回路によって得られた第１カウント値を第１変数が示す値に分割する演算を行うと共に、基準クロックのカウントを開始し、当該カウントによる第２カウント値が第１カウント値を分割した値に達する度に、一のパルスを出力する演算出力回路（１３、１４）と、演算出力回路の出力パルス列を第２変数が示す値で分周したパルスを出力する分周回路（１５）と、を有する。 （もっと読む）

【課題】有理数分周して得られたクロック信号から、サイクル時間が一定の新たなクロック信号を、大きな回路面積や多くの消費電力を必要とすることなく、容易に生成する。
【解決手段】マスク制御回路２０Ａにより、クロック信号ＳのＭ個のクロック・パルスのうち、クロック信号Ｂから生成される、サイクル時間が一定のクロック信号Ｃにおいて、クロック・パルスが存在するタイミング以外のクロック・パルスを、除去するクロック・パルスとして選択し、選択したクロック・パルスのタイミングを示すマスク信号を生成し、マスク回路１０Ａにより、マスク制御回路２０Ａで生成されたマスク信号２５Ａに応じて、クロック信号Ｓのクロック・パルスを除去することによりクロック信号Ｂを生成する。 （もっと読む）