位相調整回路装置及びタイミング調整回路システム
【課題】 所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する。
【解決手段】 ２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路２と位相差検出信号Ｓｆの電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路３を有する位相同期回路８、位相の異なる複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４、及び、第１入力クロック信号Ｃ１の信号レベルの変化タイミングを参照クロック信号Ｃ３の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路５を備え、位相調整後の第１入力クロック信号Ｃ４と基準クロック信号Ｃ０が外部回路を経由して得られる遅延クロック信号Ｃ２を位相比較回路２に入力する。
【解決手段】 ２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路２と位相差検出信号Ｓｆの電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路３を有する位相同期回路８、位相の異なる複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４、及び、第１入力クロック信号Ｃ１の信号レベルの変化タイミングを参照クロック信号Ｃ３の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路５を備え、位相調整後の第１入力クロック信号Ｃ４と基準クロック信号Ｃ０が外部回路を経由して得られる遅延クロック信号Ｃ２を位相比較回路２に入力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にクロック同期式の回路装置におけるタイミング調整回路に関し、より詳しくは、クロック同期式回路装置で利用するクロック信号とそれに対応した入力信号との位相ずれを補正する位相調整回路装置と、当該位相調整回路装置を用いたタイミング調整回路システムに関する。
【背景技術】
【０００２】
従来、クロック信号に同期して動作する信号処理回路において、入力クロック信号に同期して入力される入力信号との配線経路での遅延差で生じる位相差を打ち消す位相調整のために、図２１に示すようなインバータ回路で構成された遅延回路が用いられている。
【０００３】
当該遅延回路による位相調整では、インバータ回路１０の遅延時間を縦列接続する段数等の調整により位相差が打ち消されるように設定し、基本の入力クロック信号ＩＮ１がインバータ回路１０を伝播することにより所望の遅延クロック信号ＯＵＴ１を出力する。この遅延回路においては、入力クロック信号ＩＮ１と同相の出力クロック信号ＯＵＴ１を得るためには偶数個のインバータ回路を縦列接続し、入力クロック信号ＩＮ１と逆相の出力クロック信号ＯＵＴ１を得るためには奇数個のインバータ回路を縦列接続する。
【０００４】
また、ＰＬＬ回路を用いたタイミング調整回路としては、例えば、下記の特許文献１に開示された位相調整回路を用いたものがある。特許文献１では、図２２に示すとおり、ＰＬＬ回路１１から出力されたクロック信号ＣＸを所定の第１クロックツリー１２ａと、フィードバック側の第２クロックツリー１２ｂとへ伝播する構成をとり、夫々のクロックツリーの後段に異なる所定の遅延時間を持たせた第１タイミング補正回路１３ａ及び第２タイミング補正回路１３ｂを備え、例えば、第１タイミング補正回路１３ａに接続された入力信号ＣＫ０と出力信号ＣＫ１を入力信号または出力信号の制御信号とすることにより、タイミング調整を行う方法が示されている。
【０００５】
【特許文献１】特開２００５−３１６８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
クロック信号に同期して動作する信号処理回路において、動作周波数の高速化に伴い、それに同期して入力される入力信号との配線経路での遅延差で生じる位相差が無視できなくなってきている。
【０００７】
しかしながら、上述のインバータ回路で構成した遅延回路や、特許文献１に示されるように別途のタイミング補正回路にてタイミングを調整する場合、遅延回路を構成する素子の比較的大きなプロセスバラツキによって遅延時間にバラツキが発生し、また、電源電圧や温度変化の影響を受け易くなり、高い精度での信号の位相差を制御することができない。
【０００８】
また、特許文献１に示すようなタイミング調整方法の場合では、本来機能を実現するための回路に加えて、別途、タイミング補正回路を準備するために、回路規模を増大させることとなる。
【０００９】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する点にある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る位相調整回路装置は、入力信号として受け付けた２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路と、前記位相比較回路から出力された前記位相差検出信号の電圧値に応じた周波数で発振する基準クロック信号を出力する電圧制御発振回路を有してなる位相同期回路と、入力信号として受け付けた位相の異なる同一周波数の複数のクロック信号の１つを選択して位相調整用の参照クロック信号として出力する位相選択回路と、外部から入力される第１入力クロック信号の信号レベルの変化タイミングを前記位相選択回路から出力される前記参照クロック信号の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路と、を備えてなり、前記２つの入力クロック信号の一方側として、前記位相調整後の前記第１入力クロック信号を前記位相比較回路に入力可能に構成し、前記２つの入力クロック信号の他方側として、前記電圧制御発振回路から出力される前記基準クロック信号が所定の外部回路を経由して得られる遅延クロック信号を前記位相比較回路にフィードバック可能に構成されていることを第１の特徴とする。
【００１１】
上記第１の特徴を備えた位相調整回路装置によれば、位相調整のためにインバータ回路等の遅延回路を用いず、位相の異なる複数のクロック信号の中から最適な位相調整用の参照クロック信号を選択して生成するため、製造バラツキや、電源電圧、温度変化による遅延変動への影響に対して調整可能で、安定した確実な信号入出力動作を実現することができる。
【００１２】
更に、本発明に係る位相調整回路装置は、上記第１の特徴に加えて、前記位相選択回路に入力される前記複数のクロック信号が、前記電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号、または、前記複数の発振信号に基づいて生成された信号であることを第２の特徴とする。
【００１３】
上記第２の特徴を備えた位相調整回路装置によれば、クロック信号に同期して動作する外部の信号処理回路に対して当該クロック信号の基準となる基準クロック信号を供給する電圧制御発振回路で生成された位相の異なる同一周波数の複数の発振信号を、位相選択回路に入力される位相の異なる複数のクロック信号とすることで、位相調整回路装置の内部または外部において当該位相の異なる複数のクロック信号を生成するための回路を別途設ける必要がない。
【００１４】
更に、本発明に係る位相調整回路装置は、上記第１の特徴に加えて、入力信号として受け付けた２つの入力クロック信号の位相差に応じた電圧の第２位相差検出信号を出力する第２位相比較回路と、前記第２位相比較回路から出力された前記第２位相差検出信号の電圧値に応じた周波数で発振する第２基準クロック信号を出力する第２電圧制御発振回路を有してなる第２位相同期回路を備え、前記位相選択回路に入力される前記複数のクロック信号が、前記第２電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号、または、前記複数の発振信号に基づいて生成された信号であることを第３の特徴とする。
【００１５】
上記第３の特徴を備えた位相調整回路装置によれば、他の信号処理回路用の基準クロック信号を生成するための第２位相同期回路の第２電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号を、位相選択回路に入力される位相の異なる複数のクロック信号とすることで、位相調整回路装置の内部または外部において当該位相の異なる複数のクロック信号を生成するための回路を別途設ける必要がない。
【００１６】
更に、本発明に係る位相調整回路装置は、上記第１乃至第３の何れかの特徴に加えて、前記位相調整前の前記第１入力クロック信号と、前記位相調整後の前記第１入力クロック信号の何れか一方を択一的に選択する入力クロック選択回路を備え、前記入力クロック選択回路で選択された前記位相調整前または前記位相調整後の前記第１入力クロック信号が前記２つの入力クロック信号の一方として前記位相差検出信号に入力可能に構成されていることを第４の特徴とする。
【００１７】
上記第４の特徴の位相調整回路装置によれば、位相調整の必要がない場合は、位相調整前の第１入力クロック信号を選択して、位相比較回路の一方側の入力クロック信号とすることができる。また、位相調整を開始した場合に、位相調整後の第１入力クロック信号を選択して、位相比較回路の一方側の入力クロック信号とすることができる。従って、入力クロック選択回路の入力切り替えによって、位相調整前後の状態を自在に切り替えることができる。
【００１８】
更に、本発明に係る位相調整回路装置は、上記第１乃至第４の何れかの特徴に加えて、前記位相選択回路に入力された前記複数のクロック信号の１つを選択するための選択信号を外部から入力可能に構成されていることを第５の特徴とする。
【００１９】
上記第５の特徴の位相調整回路装置によれば、位相調整のための複数のクロック信号の選択制御を外部から行える。
【００２０】
更に、本発明に係る位相調整回路装置は、上記第１乃至第４の何れかの特徴に加えて、前記電圧制御発振回路から出力される前記基準クロック信号を使用する同期式回路群における所定の同期式回路動作におけるタイミングエラー量を評価するエラー評価信号を入力信号として受け付け、前記エラー評価信号に基づいて、前記位相選択回路に入力された前記複数のクロック信号の１つを選択するための選択信号を生成する選択信号生成回路を備えることを第６の特徴とする。
【００２１】
上記第６の特徴の位相調整回路装置によれば、基準クロック信号を使用する同期式回路群における所定の同期式回路動作におけるタイミングエラー量に応じた最適な位相調整が可能となる。
【００２２】
更に、本発明に係る位相調整回路装置は、上記第１乃至第６の何れかの特徴に加えて、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け可能に構成され、前記起動信号の入力に応じて前記位相調整動作が活性化されることを第７の特徴とする。
【００２３】
上記第７の特徴の位相調整回路装置によれば、位相調整が必要な状況において外部から適時に位相調整動作を起動させることができる。
【００２４】
更に、本発明に係るタイミング調整回路システムは、上記第６の特徴の位相調整回路装置と、前記電圧制御発振回路から出力される前記基準クロック信号を使用する同期式回路群を備えてなり、前記エラー評価信号が、前記同期式回路群において生成され前記選択信号生成回路に入力可能に構成されていることを第１の特徴とする。
【００２５】
上記第１の特徴のタイミング調整回路システムによれば、同期式回路群におけるタイミングエラーを解消するように基準クロック信号が位相調整されるため、自動的にタイミングエラーを解消可能なタイミング調整回路システムが実現できる。
【００２６】
更に、本発明に係るタイミング調整回路システムは、上記第１の特徴のタイミング調整回路システムにおいて、前記タイミング調整回路システム内に備えられた位相調整回路装置が、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け、前記起動信号の入力に応じて前記位相調整動作を起動可能に構成され、前記タイミング調整回路システムに供給される電源電圧の電圧変動を検知して、前記起動信号を生成する回路を備えることを第２の特徴とする。
【００２７】
上記第２の特徴のタイミング調整回路システムによれば、電源電圧が変動したタイミングで、位相調整回路装置が位相調整を行うことが可能となる。
【００２８】
更に、本発明に係るタイミング調整回路システムは、上記第１の特徴のタイミング調整回路システムにおいて、前記タイミング調整回路システム内に備えられた位相調整回路装置が、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け、前記起動信号の入力に応じて前記位相調整動作を起動可能に構成され、前記タイミング調整回路システムを構成する半導体基板の温度変動を検知して、前記起動信号を生成する回路を備えることを第３の特徴とする。
【００２９】
上記第３の特徴のタイミング調整回路システムによれば、温度が変動したタイミングで、位相調整回路装置が位相調整を行うことが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係る位相調整回路装置、及び、タイミング調整回路システム（以下、適宜「本発明装置」及び「本発明システム」と略称する）の実施形態を図面に基づいて説明する。
【００３１】
〈第１実施形態〉
図１は、本発明装置１の基本動作を実現する基本的な回路構成の一例を示すブロック図である。図１に示すように、本発明装置１の基本的な回路構成は、２つの入力クロック信号Ｃ２，Ｃ４の位相差に応じた電圧値の位相差検出信号Ｓｆを出力する位相比較回路（以下、適宜「ＰＦＤ回路」と称す）２と、ＰＦＤ回路２から出力された位相差検出信号Ｓｆの電圧値（信号レベル）に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路（以下、適宜「ＶＣＯ回路」と称す）３を有してなる位相同期回路（以下、適宜「ＰＬＬ回路」と称す）８と、入力信号として受け付けた位相の異なる同一周波数の複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４と、外部から入力される第１入力クロック信号Ｃ１の信号レベルの変化タイミングを位相選択回路４から出力される参照クロック信号Ｃ３の立ち上がりに合わせて第１入力クロック信号Ｃ１の位相調整を行うフリップフロップ回路５を備えて構成される。
【００３２】
ここで、基準クロック信号Ｃ０は、クロック信号に同期して動作する外部の信号処理回路（図示せず）のシステムクロック信号の基準となる信号で、第１入力クロック信号Ｃ１は、その基準クロック信号Ｃ０をＰＬＬ回路８で生成するための基本となる外部クロック信号である。図１に示す基本的な回路構成では、ＰＦＤ回路２の２つの入力クロック信号の一方側が、フリップフロップ回路５で位相調整された後の第１入力クロック信号Ｃ４で、他方側が、ＶＣＯ回路３から出力される基準クロック信号Ｃ０が所定の外部回路（図示せず）を経由して得られる遅延クロック信号Ｃ２である。ここで、所定の外部回路としては、例えば、上記外部の信号処理回路のシステムクロック信号を生成するドライブ回路やその出力信号配線（配線の寄生抵抗と寄生容量等で表現される分布定数回路）等が想定される。
【００３３】
図１に示す基本的な回路構成において、参照クロック信号Ｃ３は、位相選択回路４にて、複数のクロック信号Ｃ６を択一的に選択する選択信号Ｓ１が入力されることにより、入力された位相調整用の複数のクロック信号Ｃ６の中から選択された１つの位相調整用のクロック信号である。フリップフロップ回路５で位相調整動作は、外部から入力される第１入力クロック信号Ｃ１の信号レベルの変化タイミングを、フリップフロップ回路５のクロック入力に入力される参照クロック信号Ｃ３の立ち上がりタイミングで第１入力クロック信号Ｃ１の信号レベル（論理状態）を取り込んで出力することで実行される。
【００３４】
ＰＬＬ回路８は、位相調整後の第１入力クロック信号Ｃ４の位相と、上記外部の信号処理回路からフィードバックされた遅延クロック信号Ｃ２の位相について、ＰＦＤ回路２で夫々の位相を比較してその位相差を電圧値に変換した位相差検出信号Ｓｆを、次段のＶＣＯ回路３に出力する。ＶＣＯ回路３は、出力された位相差検出信号Ｓｆを受けて、その電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する。尚、図１に示す基本的な回路構成では、ＰＬＬ回路８は、ＰＦＤ回路２とＶＣＯ回路３と分周回路７を備えた構成を例示しているが、実際には、一般的なＰＬＬ回路と同様に、チャージポンプ回路や、ローパスフィルタ等を備えたものであるが、ＰＬＬ回路２自体の回路構成は、本発明の趣旨と直接関係ないため、詳細な回路構成の図示及び説明は省略する。
【００３５】
位相選択回路４に入力される選択信号Ｓ１に必要なビット数は、複数のクロック信号Ｃ６の本数により変更される。例えば、図２に示す位相選択回路４の一実施例においては、位相調整用の位相の異なるクロック信号Ｃ６ａ〜Ｃ６ｄの４本が位相選択回路４に入力しており、選択信号Ｓ１は選択信号Ｓ１ａ，Ｓ１ｂの２ビット構成となる。この場合、例えば、図３の真理値表に示すような選択動作が考えられる。また、この真理値表の選択動作を実現する一実施例として、図４に示す論理回路が考えられる。以下、図３の真理値表と図４の論理回路を用いて、当該選択動作を説明する。
【００３６】
図４において、先ず、選択信号Ｓ１ａと選択信号Ｓ１ｂが共に論理“０”のとき、インバータ回路１４により、選択信号Ｓ１ａ、選択信号Ｓ１ｂが反転されて、ＸＳ１ａ、ＸＳ１bが共に論理１となり、論理積回路（以下、適宜「ＡＮＤ回路」と称す）１５ａによって、クロック信号Ｃ６ａが通過可能となる。ＡＮＤ回路１５ｂ、１５ｃ、１５ｄは、入力される選択信号Ｓ１ａ，Ｓ１ｂの少なくとも何れか一方が論理“０”の入力となるため、クロック信号Ｃ６ｂ，Ｃ６ｃ、Ｃ６ｄは通過することができず、ＡＮＤ回路１５ｂ、１５ｃ、１５ｄの出力は、論理“０”となる。これらのＡＮＤ回路１５ａ〜１５ｄの出力結果を受けて、論理和回路（以下、適宜「ＯＲ回路」と称す）１６は、クロック信号Ｃ６ａを選択して出力し、参照クロック信号Ｃ３に伝達されることとなる。
【００３７】
以下同様に、選択信号Ｓ１ａが論理“０”、選択信号Ｓ１ｂが論理“１”のときは、クロック信号Ｃ６ｂが選択され、選択信号Ｓ１ａが論理“１”、選択信号Ｓ１ｂが論理“０”のときは、クロック信号Ｃ６ｃが選択され、選択信号Ｓ１ａと選択信号Ｓ１ｂが共に論理“１”のときは、クロック信号Ｃ６ｄが選択され、図３の真理値表の選択動作を実現できる。
【００３８】
次に、図２において、選択された位相調整用のクロック信号である参照クロック信号Ｃ３が、如何にして、第１入力クロック信号Ｃ１の位相を調整するかを、図５のクロック伝播のタイミング図を用いて説明する。図２において、フリップフロップ５は一般的なＤ型フリップフロップ回路である。
【００３９】
図５において、クロック信号Ｃ６ａが選択された場合を想定して説明すると、フリップフロップ５のデータ入力として入力された第１入力クロック信号Ｃ１を位相調整用クロック信号Ｃ６ａの立ち上りエッヂＰＥｃにて、この時点の第１入力クロック信号Ｃ１の論理状態ＰＤｃを取り込み、フリップフロップ５のデータ出力から出力Ｃ４ａのＯｃエッヂとして出力される。ここでのクロック信号Ｃ６ａと出力Ｃ４ａは、図２における参照クロック信号Ｃ３と位相調整後の第１入力クロック信号Ｃ４に該当する。以下、位相選択回路４により、参照クロック信号Ｃ３としてクロック信号Ｃ６ｂ〜Ｃ６ｄの何れか１つが選択された場合、フリップフロップ５のデータ出力から出力Ｃ３ｂ〜Ｃ３ｄの対応する１つが出力される。この結果、クロック信号Ｃ６ａ〜Ｃ６ｄ間に位相差があれば、位相調整後の第１入力クロック信号Ｃ４は、当該位相差に応じて位相調整されることとなる。
【００４０】
以上、本発明装置１を、位相調整用の位相の異なるクロック信号Ｃ６ａ〜Ｃ６ｄが４本で、選択信号Ｓ１が２ビットで構成される場合を想定した実施例に基づいて説明したが、本発明装置１は、上述の実施例に限定されるものではなく、位相調整の必要性に応じ、特許請求の範囲で特定される本発明の技術的範囲内で様々な変形が可能である。
【００４１】
〈第２実施形態〉
図６は、本発明装置１の第１実施形態に示す基本的な回路構成からの一変形例を示すブロック図である。図６において、図１と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００４２】
図６に示すように、第２実施形態における本発明装置１ａは、図１に示す第１実施形態の基本的な回路構成の本発明装置１に加えて、同一回路装置内に構成されるＰＬＬ回路８の構成ブロックであるＶＣＯ回路３の内部の信号を位相調整用の位相の異なる複数のクロック信号Ｃ６として利用するための位相調整用クロック伝播配線３ａを備える。
【００４３】
図６において、位相調整用クロック伝播配線３ａは、ＶＣＯ回路３の構成により配線本数は異なる。以下、ＶＣＯ回路３の一実施例を示す図７を参照して、ＶＣＯ回路３の動作を説明する。
【００４４】
図７は、ＶＣＯ回路３の一実施例の回路構成を示す図である。図８は、図７で用いられる差動アンプ回路１７のシンボル図の拡大図である。個々の差動アンプ１７は、非反転入力端子ＩＰと反転入力端子ＩＮから入力される１対の差動入力を有し、非反転出力端子ＯＰと反転出力端子ＯＮから出力される１対の差動出力を有する一般的な差動アンプであり、詳細な回路構成及び動作についての説明は省略する。但し、図８の差動アンプ回路シンボルを用いて簡単な動作を説明すると、差動入力対ＩＰ，ＩＮの電圧差（ＶＩＰ−ＶＩＮ）により出力電圧ＶＯＰ，ＶＯＮが制御され、差動入力（ＶＩＰ−ＶＩＮ）と同相の非反転出力信号が、差動アンプ１７の非反転出力端子ＯＰから出力され、差動入力（ＶＩＰ−ＶＩＮ）と逆相の出力信号が、差動アンプ１７の反転出力端子ＯＮから出力されることとなる。
【００４５】
図７において、上述の動作の差動アンプ回路１７を５段縦列に接続し、夫々の非反転出力端子ＯＰを次段の非反転入力端子ＩＰに接続し、反転出力端子ＯＮを次段の反転入力端子ＩＮに接続する。これに加え、最終段の差動アンプ１７の非反転出力端子ＯＰから出力される信号ＶＣＯＯＵＴである帰還信号ＶＰを初段の差動アンプ１７の反転入力端子ＩＮに入力し、最終段の差動アンプ１７の反転出力端子ＯＮから出力される信号ＶＣＯＯＵＴの反転信号ＶＮを初段の差動アンプ１７の非反転入力端子ＩＰに入力する構成となる。また、図７において、初段の差動アンプ１７の非反転出力端子ＯＰから信号ＶＣ１が、２段目の差動アンプ１７の非反転出力端子ＯＰから信号ＶＣ２が、３段目の差動アンプ１７の非反転出力端子ＯＰから信号ＶＣ３が、４段目の差動アンプ１７の非反転出力端子ＯＰから信号ＶＣ４が、夫々出力される。当該信号ＶＣ１〜ＶＣ４は、図６に示す位相調整用クロック伝播配線３ａを介して位相選択回路４に、位相調整用の位相の異なる複数のクロック信号Ｃ６として入力される。
【００４６】
図９は、図７に示すＶＣＯ回路３の動作を示すタイミング図である。ここで、初段の差動アンプ１７の非反転出力端子ＯＰから出力される信号ＶＣ１を２段目の差動アンプ１７の非反転入力端子ＩＰに入力し、信号ＶＣ１の反転信号を２段目の差動アンプ１７の反転入力端子ＩＮに入力し、非反転出力端子ＯＰから信号ＶＣ２が出力される。同様に、信号ＶＣ２を３段目の差動アンプ１７に入力して信号ＶＣ３が出力され、信号ＶＣ３を４段目の差動アンプ１７に入力して信号ＶＣ４が出力され、信号ＶＣ４を５段目の差動アンプ１７に入力して信号ＶＣＯＯＵＴを出力が出力される。各段の差動アンプ１７は夫々特定の遅延値を有するため、図９に示すように、信号ＶＣ１から信号ＶＣ２、信号ＶＣ２から信号ＶＣ３、信号ＶＣ３から信号ＶＣ４、信号ＶＣ４から信号ＶＣＯＯＵＴは、夫々一定分位相がずれたものとなる。
【００４７】
〈第３実施形態〉
図１０は、図６に示す第２実施形態における本発明装置１ａからの一変形例を示すブロック図である。図１０において、図６と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００４８】
図１０に示すように、第３実施形態における本発明装置１ｂは、図６に示す第２実施形態における本発明装置１ａに加えて、位相調整前の第１入力クロック信号Ｃ１と、位相調整後の第１入力クロック信号Ｃ４の何れか一方を択一的に選択する入力クロック選択回路６と、位相調整前と位相調整後の何れの第１入力クロック信号Ｃ１，Ｃ４を選択するか決定するための入力選択信号Ｓ２を備え、入力クロック選択回路６で選択された第１入力クロック信号Ｃ１，Ｃ４の何れか一方を選択入力クロック信号Ｃ５としてＰＦＤ回路２の２つの入力クロック信号の一方側に入力するように構成となっている。
【００４９】
図１０において、入力クロック選択回路６は位相調整前と位相調整後の２つの第１入力クロック信号Ｃ１，Ｃ４の二者択一を行うため、入力選択信号Ｓ２は１ビットの信号でよい。例えば、図１１の真理値表に示すような動作が考えられる。
【００５０】
また、図１１の真理値表の動作を実現する一実施例として、図１２に示す論理回路が考えられる。ここで図１１の真理値表と、図１２の論理回路を用いてこの一実施例の動作を説明する。
【００５１】
図１２において、入力選択信号Ｓ２が論理“０”の場合は、インバータ回路１８により、入力選択信号Ｓ２が反転されて、反転入力選択信号ＸＳ２が論理“１”となる。ＡＮＤ回路１９ａには、位相調整前の第１入力クロック信号Ｃ１と入力選択信号Ｓ２とが入力される。ここで、入力選択信号Ｓ２が論理“０”であるため、第１入力クロック信号Ｃ１はＡＮＤ回路１９ａを通過できないこととなる。ＡＮＤ回路１９ｂには、位相調整後の第１入力クロック信号Ｃ４と反転入力選択信号ＸＳ２とが入力される。ここで、反転入力選択信号ＸＳ２が論理“１”であるため、位相調整後の第１入力クロック信号Ｃ４はＡＮＤ回路１９ｂを通過可能となる。ＯＲ回路２０は、ＡＮＤ回路１９ａ，１９ｂの出力結果を受け、ＡＮＤ回路１９ａの出力が論理“０”であるため、選択入力クロック信号Ｃ５には位相調整後の第１入力クロック信号Ｃ４が出力される。逆に、入力選択信号Ｓ２が論理“１”の場合は、インバータ回路１８により、入力選択信号Ｓ２が反転されて、反転入力選択信号ＸＳ２が論理“０”となる。ＡＮＤ回路１９ａには、位相調整前の第１入力クロック信号Ｃ１と入力選択信号Ｓ２とが入力される。ここで、入力選択信号Ｓ２が論理“１”であるため、第１入力クロック信号Ｃ１はＡＮＤ回路１９ａを通過可能となる。ＡＮＤ回路１９ｂには、位相調整後の第１入力クロック信号Ｃ４と反転入力選択信号ＸＳ２とが入力される。ここで、反転入力選択信号ＸＳ２が論理“０”であるため、位相調整後の第１入力クロック信号Ｃ４はＡＮＤ回路１９ｂを通過できないこととなる。ＯＲ回路２０は、ＡＮＤ回路１９ａ，１９ｂの出力結果を受け、ＡＮＤ回路１９ｂの出力が論理“０”であるため、選択入力クロック信号Ｃ５には位相調整前の第１入力クロック信号Ｃ１が出力される。
【００５２】
〈第４実施形態〉
図１３は、図１０に示す第３実施形態における本発明装置１ｂからの一変形例を示すブロック図である。図１３において、図１０と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００５３】
第４実施形態における本発明装置１ｃは、図１０に示す第３実施形態における本発明装置１ｂに対して以下に示す変更を加えている。図１３に示すように、ＶＣＯ回路３の内部の信号を位相調整用の位相の異なる複数のクロック信号Ｃ６として利用するための位相調整用クロック伝播配線３ａを設けずに、その代わりに、主たるクロック信号生成用のＰＬＬ回路８とは別に、位相調整用の位相の異なる複数のクロック信号Ｃ６を生成するために利用する第２のＰＬＬ回路９（第２位相同期回路に相当）を備え、その第２のＰＬＬ回路９に内蔵される第２のＶＣＯ回路３ｘ（第２電圧制御発振回路に相当）の内部の信号を位相調整用の位相の異なる複数のクロック信号Ｃ６として利用するための位相調整用クロック伝播配線３ｂを備える。尚、ＰＬＬ回路９は、ＰＬＬ回路８と同様に、第２のＰＦＤ回路２ｘ（第２位相比較回路に相当）、第２のＶＣＯ回路３ｘ、第２の分周回路７ｘを備えた構成となっている。ここで、第２のＰＦＤ回路２ｘの２つの入力クロック信号の一方側に第１入力クロック信号Ｃ１が入力し、その他方側に第２の分周回路７ｘの出力信号Ｃ２ｘが入力し、ＰＦＤ回路２で夫々の位相を比較してその位相差を電圧値に変換した位相差検出信号Ｓｆｘを、次段のＶＣＯ回路３ｘに出力する。第２のＶＣＯ回路３ｘは、出力された位相差検出信号Ｓｆｘを受けて、その電圧値に応じた周波数で発振する基準クロック信号Ｃ０ｘ（第２基準クロック信号に相当）を出力する。尚、図１３に示す第２のＰＬＬ回路９は、実際には、一般的なＰＬＬ回路と同様に、チャージポンプ回路や、ローパスフィルタ等を備えたものであるが、ＰＬＬ回路９自体の回路構成は、本発明の趣旨と直接関係ないため、詳細な回路構成の図示及び説明は省略する。
【００５４】
図１３において、内蔵される位相調整用の位相の異なる複数のクロック信号Ｃ６を生成するために利用する第２のＰＬＬ回路９は、ＰＬＬ回路８と同様の動作をするＰＬＬ回路であり、第２のＰＬＬ回路９に内蔵される第２のＶＣＯ回路３ｘは、図７、図８、及び、図９を用いて説明したＶＣＯ回路３と同一の回路構成が可能であるため、第２のＶＣＯ回路３ｘに関する重複する説明は省略する。
【００５５】
〈第５実施形態〉
図１４は、本発明装置１の第１実施形態に示す基本的な回路構成からの他の変形例を示すブロック図である。図１４において、図１及び図２と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００５６】
図１４に示すように、第５実施形態における本発明装置１ｄは、図２に示す第１実施形態の基本的な回路構成の本発明装置１に加えて、位相選択回路４の複数のクロック信号Ｃ６（Ｃ６ａ〜Ｃ６ｄ）の何れか１つを選択するクロック選択動作を制御する選択信号Ｓ１（Ｓ１ａ，Ｓ１ｂ）を生成する選択信号生成回路２４を備える。更に、本発明装置１ｄは、本発明装置１ｄの位相調整動作を起動させる起動信号ＣＨＫを外部から受け付けて選択信号生成回路２４に入力可能に構成されている。
【００５７】
選択信号生成回路２４は、ＶＣＯ回路３から出力される基準クロック信号Ｃ０を使用して生成されるシステムクロック信号に同期して動作する外部の信号処理回路（同期式回路群）における所定の同期式回路動作におけるタイミングエラー量を評価するエラー評価信号Ｓｅｒｒを入力信号として受け付け、当該エラー評価信号Ｓｅｒｒに基づいて、選択信号Ｓ１（Ｓ１ａ，Ｓ１ｂ）を生成する。
【００５８】
本発明装置１ｄは、選択信号生成回路２４が、起動信号ＣＨＫを受け付けて活性化されると、エラー評価信号Ｓｅｒｒの入力に応じて、位相調整用の複数のクロック信号Ｃ６ａ〜Ｃ６ｄと位相調整前の第１入力クロック信号Ｃ１とを用いて、選択信号Ｓ１ａ，Ｓ１ｂを生成する。位相選択回路４は、選択信号生成回路２４で生成された選択信号Ｓ１ａ、Ｓ１ｂが入力されると、選択信号Ｓ１ａ、Ｓ１ｂに応じた複数のクロック信号Ｃ６ａ〜Ｃ６ｄの１つを選択して、参照クロック信号Ｃ３を出力する。フリップフロップ回路５が参照クロック信号Ｃ３の立ち上がりに合わせて第１入力クロック信号Ｃ１の位相調整を行い、位相調整後の第１入力クロック信号Ｃ４がＰＦＤ回路２の２つの入力クロック信号の一方側として入力される点は、第１実施形態と同様である。この結果、第１実施形態で説明したのと同様の位相調整動作が実現される。
【００５９】
図１５は、第５実施形態における本発明装置１ｄで使用する選択信号生成回路２４の一構成例を示すブロック図である。図１５において、選択信号生成回路２４は、クロックチェック回路２５とエッヂカウント回路２６と選択信号出力回路２７を備えて構成される。図１６は、選択信号生成回路２４の動作を説明する各回路２５〜２７の入力信号と出力信号の電圧波形を示すタイミング図であり、図１７は、選択信号出力回路２７の動作を説明する真理値表である。
【００６０】
クロックチェック回路２５は、第１入力クロック信号Ｃ１と位相調整用の複数のクロック信号Ｃ６ａ〜Ｃ６ｄを入力信号として受け付け、第１入力クロック信号Ｃ１と各クロック信号Ｃ６ａ〜Ｃ６ｄの位相差に応じた位相差パルス出力信号Ｘ６ａ〜Ｘ６ｄを出力する。具体的には、図１６に示すように、クロックチェック回路２５が、基準となる第１入力クロック信号Ｃ１とクロック信号Ｃ６ａ〜Ｃ６ｄを入力信号として受け付けると、第１入力クロック信号Ｃ１の立ち上がりエッジとクロック信号Ｃ６ａ〜Ｃ６ｄの各立ち上がりエッジの差（位相差））に相当するパルス幅の位相差パルス出力信号Ｘ６ａ〜Ｘ６ｄを出力する。
【００６１】
エッヂカウント回路２６は、クロックチェック回路２５から出力された位相差パルス出力信号Ｘ６ａ〜Ｘ６ｄと、エラー評価信号Ｓｅｒｒとを受け取り、エラー評価信号Ｓｅｒｒが論理“１”の期間中に出現する位相差パルス出力信号Ｘ６ａ〜Ｘ６ｄの立ち上がり及び立下りエッヂの回数をカウントして、その各エッヂの出現回数のカウント結果により、例えば、出現回数が偶数回数であれば論理“０”となり、出現回数が奇数回数であれば論理“１”となるカウント出力信号ＸＡ〜ＸＤを出力する。
【００６２】
エラー評価信号Ｓｅｒｒは、基準クロック信号Ｃ０を使用して生成されるシステムクロック信号に同期させるべき信号処理回路内での所定の同期式回路動作におけるデータまたは制御信号との間に生じたタイミングエラー量を評価したもので、例えば、同期させるべき当該信号処理回路内でのクロック信号とセットアップ或いはホールドエラー対象の信号との間に生じたタイミングエラー量を評価した信号となる。
【００６３】
選択信号出力回路２７は、エッヂカウント回路２６から出力されたカウント出力信号ＸＡ〜ＸＤを受け付けて選択信号Ｓ１ａ、Ｓ１ｂを出力する。具体的には、エラー評価信号Ｓｅｒｒが非アクティブ状態になった時点にて、エッヂカウント回路２６からのカウント出力信号ＸＡ〜ＸＤの各論理値をチェックして、図１７の真理値表に示す通りに、カウント出力信号ＸＡ〜ＸＤの全てが論理“１”であれば、選択信号Ｓ１ａ、Ｓ１ｂの結果の組み合わせを論理“００”とする。また、カウント出力信号ＸＢ〜ＸＤの３つのカウント出力信号が論理“１”であれば、選択信号Ｓ１ａ、Ｓ１ｂの結果の組み合わせが論理“０１”となり、カウント出力信号ＸＣ、ＸＤの２つのカウント出力信号が論理“１” であれば、選択信号Ｓ１ａ、Ｓ１ｂの結果の組み合わせが論理“１０”となり、カウント出力信号ＸＤのみが論理“１” であれば、選択信号Ｓ１ａ、Ｓ１ｂの結果の組み合わせが論理“１１”となる。
【００６４】
上述の構成により、選択信号生成回路２４では、エラー評価信号Ｓｅｒｒの示すタイミングエラー量に応じて、位相選択回路４が制御され、適正な位相の参照クロック信号Ｃ３を、第１入力クロック信号Ｃ１に対して位相調整動作を行うフリップフロップ５に出力することが可能となる。
【００６５】
尚、上記説明では、エラー評価信号Ｓｅｒｒのアクティブ状態が論理“１”の場合を想定しているが、当該アクティブ状態が逆の論理“０”の場合等種々の別態様が考えられる。また同様に、その他の信号状態についても種々の別態様が可能である。
【００６６】
また、本実施形態では、起動信号ＣＨＫを選択信号生成回路２４に入力して、選択信号生成回路２４を活性化させることで、本発明装置１ｄの位相調整動作を起動させる場合を想定して説明したが、この場合、起動信号ＣＨＫは、例えば、選択信号出力回路２７に入力して、起動前の状態において、選択信号出力回路２７の出力信号である選択信号Ｓ１ａ、Ｓ１ｂの組み合わせを所定のデフォルト値とすることで、位相調整動作の非活性化状態では、常時、選択信号Ｓ１ａ、Ｓ１ｂのデフォルト値で選択される位相のクロック信号Ｃ６と同位相の参照クロック信号Ｃ３によって位相調整された第１入力クロック信号Ｃ４が固定的にＰＦＤ回路２に入力することになる。
【００６７】
〈第６実施形態〉
図１８は、外部の信号処理回路（同期式回路群）における信号取り込みのタイミング調整をその都度可能な本発明に係るタイミング調整回路システム２１（本発明システム）の一実施形態における回路構成を示すブロック図である。尚、図１８において、図１４と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００６８】
図１８に示すように、本発明システム２１は、第５実施形態における本発明装置１ｄを利用したタイミング調整回路システムであり、本発明装置１ｄと、本発明装置１ｄのＶＣＯ回路３から出力される基準クロック信号Ｃ０を使用する信号処理回路２２（同期式回路群に相当）と、クロックツリー回路２３を備えてなる。また、本発明装置１ｄの選択信号生成回路２４に入力すべきエラー評価信号Ｓｅｒｒは、信号処理回路２２において生成される。
【００６９】
本発明装置１ｄは、第１入力クロック信号Ｃ１を受け付けて、信号処理回路２２がクロック同期式の所定の信号処理を行うためのシステムクロック信号Ｃｓｙｓの基となる基準クロック信号Ｃ０を生成するとともに、信号処理回路２２内での所定の同期式回路動作（例えば、内部データや制御信号等のサンプリングホールド動作）におけるタイミングエラーを解消するための基準クロック信号Ｃ０の位相調整を行う。ここで、本発明装置１ｄの基準クロック信号Ｃ０の生成用に用いられるＰＬＬ回路８は、第１実施形態で説明したＰＬＬ回路８と同等の構成を有している。
【００７０】
クロックツリー回路２３は、基準クロック信号Ｃ０のスキューを低減させる目的で挿入されたクロックドライバ回路で、実際に信号処理回路２２内で使用されるシステムクロック信号Ｃｓｙｓを、基準クロック信号Ｃ０を基に生成する。
【００７１】
ここで、システムクロック信号Ｃｓｙｓが、信号処理回路２２内でタイミングエラーを起しているか否かチェックしたいタイミングで、本発明システム２１の外部または内部の別回路より、本発明装置１ｄによる位相調整動作の開始を指示する起動信号ＣＨＫをアクティブ状態にすることで、選択信号生成回路２４が活性化され、エラー評価信号Ｓｅｒｒのアクティブ状態の期間で表されるタイミングエラー量に応じた選択信号Ｓ１ａ、Ｓ１ｂを出力し、位相選択回路４が、その選択信号Ｓ１ａ、Ｓ１ｂに応じた複数のクロック信号Ｃ６ａ〜Ｃ６ｄの１つを選択して、参照クロック信号Ｃ３を出力する。これにより、フリップフロップ回路５が参照クロック信号Ｃ３の立ち上がりに合わせて第１入力クロック信号Ｃ１の位相調整を開始する。ここで、起動信号ＣＨＫは、論理“１”または“０”の状態が、或る一定期間同一状態で固定されている信号である。
【００７２】
図１９は、本発明システム２１の信号処理回路２２内における内部データや制御信号等のサンプリングホールド動作のタイミングをその都度合せ込むための本発明装置１ｄでの基準クロック信号Ｃ０の位相調整動作における動作タイミングを示すタイミング図である。
【００７３】
図１９のタイミング図において、例えば、内部データＤＡｘを取得したい場合に位相調整前の第１入力クロック信号Ｃ１の位相で規定されるシステムクロック信号Ｃｓｙｓの立ち上がりタイミングでは、内部データＤＡｘが確定しておらず、正しいデータ値を取得することができない。ここで、本発明装置１ｄの位相選択回路４のクロック選択動作を示す図３の真理値表から、選択信号Ｓ１ａ，Ｓ１ｂを共に論理“１”に設定し、位相調整用のクロック信号Ｃ６ｄを選択すると、クロック信号Ｃ６ｄの立ち上がりタイミングでラッチされる位相調整後の第１入力クロック信号Ｃ４で規定されるシステムクロック信号Ｃｓｙｓの立ち上がりタイミングによって、内部データＤＡｘのデータが確定した時点ＤＡＯＫにて、正しく内部データＤＡｘを取得可能となる。尚、図１９のタイミング図において、本発明装置１ｄでの位相調整前の状態では、位相調整前の第１入力クロック信号Ｃ１とシステムクロック信号ＣｓｙｓがＰＬＬ回路８で同位相に固定され、本発明装置１ｄでの位相調整後の状態では、位相調整後の第１入力クロック信号Ｃ４とシステムクロック信号ＣｓｙｓがＰＬＬ回路８で同位相に固定される場合を想定している。
【００７４】
〈第７実施形態〉
図２０は、外部の信号処理回路（同期式回路群）における信号取り込みのタイミング調整をその都度可能な本発明に係るタイミング調整回路システム３０（本発明システム）の別の実施形態における回路構成を示すブロック図である。尚、図２０において、図１８に示す第６実施形態と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００７５】
図２０に示すように、第７実施形態の本発明システム３０は、第５実施形態における本発明装置１ｄを同一システム上に複数個（本実施形態では２つ）配置して利用したタイミング調整回路システムであり、第６実施形態の本発明システム２１と、本発明システム２１と同じ構成のタイミング調整回路システム３１を、同一システム内に備えた構成となっている。
【００７６】
図２０において、本発明システム３０は、２つの本発明装置１ｄと、２つの本発明装置１ｄに各別に対応する２つのクロックツリー回路２３，２９と、２つの本発明装置１ｄの夫々のＶＣＯ回路３から出力される基準クロック信号Ｃ０，Ｃ０’を各別に使用する信号処理回路２２，２８を備えてなる。２つの本発明装置１ｄの夫々の位相調整動作は、第６実施形態の本発明システム２１の場合と同様であるので、重複する説明は省略する。
【００７７】
２つの本発明装置１ｄには、夫々別々の第１入力クロック信号Ｃ１，Ｃ１’と起動信号ＣＨＫ，ＣＨＫ’とエラー評価信号Ｓｅｒｒ，Ｓｅｒｒ’が独立して入力し、基準クロック信号Ｃ０，Ｃ０’を各別に独立して出力する。従って、２つの信号処理回路２２，２８では、夫々個別のシステムクロック信号Ｃｓｙｓ，Ｃｓｙｓ’が独立して使用される。尚、位相調整用のクロック信号Ｃ６ａ〜Ｃ６ｄを２つの本発明装置１ｄ間で共通に使用することで、回路規模の増大を抑制できる。以上の構成により、同一システム内の２つの信号処理回路２２，２８のタイミングエラーを個別に分割して調整可能となる。
【００７８】
本実施形態では、２つの本発明装置１ｄを同一システム上に配置した構成であるが、本発明装置１ｄの配置数は、２つに限定されるものではなく、種々の配置構成が可能である。また同様に、複数の本発明装置１ｄ間において、位相調整用のクロック信号Ｃ６ａ〜Ｃ６ｄは必ずしも共通に使用しなくても構わない。
【００７９】
〈第８実施形態〉
図２３は、第６実施形態における本発明に係るタイミング調整回路システム２１の別実施形態を示すブロック図である。第８実施形態の本発明に係るタイミング調整回路システム５０（本発明システム）は、第６実施形態のタイミング調整回路システム２１に含まれる第５実施形態における本発明装置（位相調整回路装置）１ｄに対して位相調整を起動する起動信号を生成する回路である電圧検出回路４０を含む構成となっている。本発明システム２１は、第６実施形態で説明したものと同じであり、重複する説明は省略する。
【００８０】
図２３に示すように、第８実施形態の本発明システム５０は、タイミング調整回路システム２１と電圧検出回路４０を備え、電圧検出回路４０の出力と、本発明装置１ｄの起動信号ＣＨＫの入力端子を接続して構成される。電圧検出回路４０は、タイミング調整回路システム２１に供給される電源電圧ＶＤＤの状態を監視し、特定電圧レベルからの変化量がある一定量を超えたとき、タイミング調整回路システム２１内の本発明装置１ｄに対して位相調整動作を起動させる起動信号ＣＨＫを出力する。
【００８１】
図２４は、図２３に示す電圧検出回路４０の一実施例を示す回路ブロック図である。図２４に示すように、電圧検出回路４０は、２つのコンパレータ４２ａ，４２ｂと、２つのバッファ４３ａ，４３ｂと、電圧検出信号制御回路４４を備えて構成される。
【００８２】
コンパレータ４２ａは、電源電圧ＶＤＤと第１の電圧検出用閾値電圧ＶＴＨ１の電圧差に基づいて、電源電圧ＶＤＤの第１の電圧変動を検出する。コンパレータ４２ｂは、電源電圧ＶＤＤと第２の電圧検出用閾値電圧ＶＴＨ２の電圧差に基づいて、電源電圧ＶＤＤの第２の電圧変動を検出する。２つのバッファ４３ａ，４３ｂは、各コンパレータ４２ａ，４２ｂからの出力信号を夫々そのまま次段に伝播する。電圧検出信号制御回路４４は、各コンパレータ４２ａ，４２ｂからバッファ４３ａ，４３ｂを介して伝播された電源電圧変動判定信号ＶＯ１，ＶＯ２を受けて、起動信号ＣＨＫを活性化し、本発明装置１ｄから出力される位相調整の終了を示す信号Ｃｅｎｄを受けて、起動信号ＣＨＫを非活性化する。尚、本発明装置１ｄは、起動信号ＣＨＫを受け付けて位相調整動作を開始し、位相調整が終了すると、外部に位相調整終了信号Ｃｅｎｄを出力可能な構成となっている。
【００８３】
図２５は、図２４に示す電圧検出回路４０の動作タイミングの一例を示すタイミング図である。以下、図２４及び図２５を参照して、電圧検出回路４０の動作を具体的に説明する。
【００８４】
一方のコンパレータ４２ａ及びバッファ４３は、図２５のタイミング図で電源電圧ＶＤＤが第１の電圧変動を検出するための基準となる第１の電圧検出用閾値電圧ＶＴＨ１より高電圧になったとき、コンパレータ４２ａからバッファ４３ａを経由し伝播される電源電圧変動判定信号ＶＯ１を電源電圧変動判定点ＶＯ１ａで、論理１から論理０に変化させる。同様に、電源電圧ＶＤＤが、一度第１の電圧検出用閾値電圧ＶＴＨ１より高電圧になった後に、再び第１の電圧検出用閾値電圧ＶＴＨ１より低くなったとき、コンパレータ４２ａからバッファ４３ａを経由し伝播される電源電圧変動判定信号ＶＯ１を電源電圧変動判定点ＶＯ１ｂで論理０から論理１に変化させる。
【００８５】
更に、他方のコンパレータ４２ｂ及びバッファ４３ｂは、図２５のタイミング図で電源電圧ＶＤＤが第２の電圧変動を検出するための基準となる第２の電圧検出用閾値電圧ＶＴＨ２より低電圧になったとき、コンパレータ４２ｂからバッファ４３ｂを経由し伝播される電源電圧変動判定信号ＶＯ２を電源電圧変動判定点ＶＯ２ａで、論理０から論理１に変化させる。同様に、電源電圧ＶＤＤが、一度第２の電圧検出用閾値電圧ＶＴＨ２より低電圧になった後に、再び第２の電圧検出用閾値電圧ＶＴＨ２より高くなったとき、コンパレータ４２ｂからバッファ４３を経由し伝播される電源電圧変動判定信号ＶＯ２を電源電圧変動判定点ＶＯ２ｂで論理１から論理０に変化させる。
【００８６】
また、図２５において、電源電圧変動判定信号ＶＯ１及びＶＯ２が論理０と論理１の間で変化する点ＶＯ１ａ，ＶＯ１ｂ，ＶＯ２ａ，ＶＯ２ｂのタイミングにおいて、電圧検出信号制御回路４４は、起動信号ＣＨＫを論理１から論理０に変化させ活性化する。その後、電圧検出信号制御回路４４は、位相調整が終了したことを示す信号Ｃｅｎｄを本発明装置１ｄから受け取り、その信号Ｃｅｎｄのパルスの各立下り点ＶＣｅ１，ＶＣｅ２，ＶＣｅ３，ＶＣｅ４にて、起動信号ＣＨＫを論理０から論理１に変化させ非活性化する。
【００８７】
これにより、本発明システム５０は、図２５に示すように、起動信号ＣＨＫの論理０の期間、即ち、ＶＴｃ１、ＶＴｃ２、ＶＴｃ３、ＶＴｃ４で矢示する期間中に、本発明装置１ｄに対し位相調整を行う時間を提供し、本発明装置１ｄは、電源電圧ＶＤＤが変動したタイミングで、位相調整を行うことが可能となる。
【００８８】
本実施形態では、起動信号ＣＨＫの有効レベル（活性化状態）を論理０としているが、この論理レベルは０に限定されるものではなく、論理１による実現も可能である。また同様に、起動信号ＣＨＫが活性化されるタイミングと電源電圧変動判定信号ＶＯ１，ＶＯ２の論理レベルとの間の関係、または、起動信号ＣＨＫが非活性化されるタイミングと信号Ｃｅｎｄの論理レベルとの間の関係も、本実施形態の例に限定されるものではない。
【００８９】
〈第９実施形態〉
図２６は、第６実施形態における本発明に係るタイミング調整回路システム２１の他の別実施形態を示すブロック図である。第９実施形態の本発明に係るタイミング調整回路システム５１（本発明システム）は、第６実施形態のタイミング調整回路システム２１に含まれる第５実施形態における本発明装置（位相調整回路装置）１ｄに対して位相調整を起動する起動信号を生成する回路である温度検出回路４１を含む構成となっている。本発明システム２１は、第６実施形態で説明したものと同じであり、重複する説明は省略する。
【００９０】
図２６に示すように、第９実施形態の本発明システム５１は、タイミング調整回路システム２１と温度検出回路４１を備え、温度検出回路４１の出力と、本発明装置１ｄの起動信号ＣＨＫの入力端子を接続して構成される。温度検出回路４１は、タイミング調整回路システム２１を含む半導体集積回路の温度の状態を監視し、特定温度レベルからの変化量がある一定量を超えたとき、タイミング調整回路システム２１内の本発明装置１ｄに対して位相調整動作を起動させる起動信号ＣＨＫを出力する。
【００９１】
図２７は、図２６に示す温度検出回路４１の一実施例を示す回路ブロック図である。図２６に示すように、温度検出回路４１は、温度検出用の基準電圧を生成するための抵抗５２，５３の直列回路と、温度変動を検出するための抵抗５４とダイオード５５の直列回路と、コンパレータ４２ｃと、温度検出信号制御回路４５を備えて構成される。
【００９２】
コンパレータ４２ｃは、抵抗５２，５３の直列回路の中点から得られる基準電圧ＶＲＥＦと、抵抗５４とダイオード５５の直列回路の中点から得られる温度上昇判定電圧ＶＴＭＰの各電圧を比較して、その比較結果を出力信号ＴＯ１として出力する。温度検出信号制御回路４５は、コンパレータ４２ｃの比較結果ＴＯ１を受けて、起動信号ＣＨＫを活性化し、本発明装置１ｄから出力される位相調整の終了を示す信号Ｃｅｎｄを受けて、起動信号ＣＨＫを非活性化する。尚、本発明装置１ｄは、起動信号ＣＨＫを受け付けて位相調整動作を開始し、位相調整が終了すると、外部に位相調整終了信号Ｃｅｎｄを出力可能な構成となっている。
【００９３】
図２８は、図２７に示す温度検出回路４１の動作タイミングの一例を示すタイミング図である。以下、図２７及び図２８を参照して、温度検出回路４１の動作を具体的に説明する。
【００９４】
図２７において、温度検出のための基準となる温度検出用基準電圧ＶＲＥＦは、電源電圧ＶＤＤが抵抗５２と抵抗５３により分圧されて生成され、コンパレータ４２ｃの正入力端子（＋）に入力される。温度上昇判定電圧ＶＴＭＰは、電源電圧ＶＤＤが抵抗５４とダイオード５５により分圧されて生成され、コンパレータ４２ｃの負入力端子（−）に入力される。ダイオード５５の立ち上がり電圧は温度上昇とともに低下するので、温度上昇判定電圧ＶＴＭＰは温度上昇とともに低下する。一方、温度検出用基準電圧ＶＲＥＦは、抵抗５２と抵抗５３の温度特性が同じであるので温度上昇が起きても変わらないため、コンパレータ４２ｃの出力ＴＯ１は、温度上昇判定電圧ＶＴＭＰが温度検出用基準電圧ＶＲＥＦを下回るタイミングに合わせて電圧が高くなり、論理０から論理１に変化する。
【００９５】
コンパレータ４２ｃの出力ＴＯ１が論理０から論理１に変化すると、温度検出信号制御回路４５は、コンパレータ４２ｃの出力ＴＯ１を受けてＴＯ１が論理０から論理１に変化する点ＴＯ１ａのタイミングにおいて、起動信号ＣＨＫを論理１から論理０に変化させ活性化する。その後、温度検出信号制御回路４５は、位相調整が終了したことを示す信号Ｃｅｎｄを本発明装置１ｄから受け取り、その信号Ｃｅｎｄのパルスの各立下り点ＴＣｅ１にて、起動信号ＣＨＫを論理０から論理１に変化させ非活性化する。
【００９６】
これにより、本発明システム５１は、図２８に示すように、起動信号ＣＨＫの論理０の期間、即ち、ＴＴｃ１で矢示する期間中に、本発明装置１ｄに対し位相調整を行う時間を提供し、本発明装置１ｄは、温度が変動したタイミングで、位相調整を行うことが可能なる。
【００９７】
本実施形態では、起動信号ＣＨＫの有効レベル（活性化状態）を論理０としているが、この論理レベルは０に限定されるものではなく、論理１による実現も可能である。また同様に、起動信号ＣＨＫが活性化されるタイミングと温度電圧変動判定信号ＴＯ１の論理レベルとの間の関係、または、起動信号ＣＨＫが非活性化されるタイミングと信号Ｃｅｎｄの論理レベルとの間の関係も、本実施形態の例に限定されるものではない。
【００９８】
〈別実施形態〉
以下に、本発明装置及び本発明システムの別実施形態について説明する。
【００９９】
〈１〉本発明装置中のＰＬＬ回路８，９の構成は、上記各実施形態の構成に限定されるものではない。例えば、ＶＣＯ回路３の構成については、一般的に種々の形態のものが使用可能であり、図７に例示した構成に限定されず、例えば、インバータ回路を環状に接続したリングオシレータ等、発振経路途中から位相の異なる複数のクロック信号を取り出せる構成のものであれば利用可能である。
【０１００】
〈２〉上記第５実施形態の選択信号生成回路２４を備えた本発明装置の回路構成を、第２、第３或いは第４実施形態の本発明装置１ａ，１ｂ，１ｃに適用するのも好ましい。従って、第６または第７実施形態における本発明システム２１，３０が、第５実施形態の本発明装置１ｄに代えて、選択信号生成回路２４を備えた第２、第３或いは第４実施形態の本発明装置１ａ，１ｂ，１ｃの変形構成の位相調整回路装置を備えた構成としてもよい。
【０１０１】
〈３〉上記第５乃至第７実施形態において、起動信号ＣＨＫは、選択信号生成回路２４に入力する場合を想定して説明したが、選択信号生成回路２４に入力せずに、位相選択回路４、フリップフロップ回路５、或いは、入力クロック選択回路６に入力して、位相調整動作の活性化及び非活性化を制御するようにしても構わない。同様に、上記第１または第２実施形態において、位相選択回路４またはフリップフロップ回路５に起動信号ＣＨＫを入力して位相調整動作の活性化及び非活性化を制御するようにしても構わない、或いは、上記第１または第２実施形態において、位相選択回路４、フリップフロップ回路５、または、入力クロック選択回路６の何れかに起動信号ＣＨＫを入力して位相調整動作の活性化及び非活性化を制御するようにしても構わない。
【０１０２】
〈４〉上記第８実施形態の本発明システム５０に、第９実施形態の本発明システム５１に用いた温度検出回路４１を追加し、上記第８実施形態と第９実施形態を統合した本発明に係るタイミング調整回路システムを構成するようにしてもよい。この場合、例えば、電圧検出回路４０の出力と温度検出回路４１の出力を夫々論理積ゲートの入力に接続し、本発明装置１ｄの起動信号ＣＨＫの入力端子に当該論理積ゲートの出力を接続することで、電圧検出回路４０の出力と温度検出回路４１の出力が何れか一方が論理０となった場合に、当該論理積ゲートの出力信号である起動信号ＣＨＫが論理０となり、本発明装置１ｄは、電源電圧ＶＤＤまたは温度が変動したタイミングで、位相調整を行うことが可能となる。
【産業上の利用可能性】
【０１０３】
本発明に係る位相調整回路装置及びタイミング調整回路システムは、クロック同期式の回路装置におけるタイミング調整回路に利用可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明に係る位相調整回路装置の第１実施形態における基本的な回路構成の一例を示すブロック図
【図２】図１に示す本発明に係る位相調整回路装置の第１実施形態における回路構成の一実施例を示すブロック図
【図３】本発明に係る位相調整回路装置の第１実施形態における位相選択回路のクロック信号の選択動作を説明する真理値表
【図４】本発明に係る位相調整回路装置の第１実施形態における位相選択回路の一回路構成例を示す論理回路図
【図５】本発明に係る位相調整回路装置の第１実施形態における位相調整動作を説明するタイミング図
【図６】本発明に係る位相調整回路装置の第２実施形態における回路構成の一例を示すブロック図
【図７】本発明に係る位相調整回路装置の第２実施形態における電圧制御発振回路の一回路構成例を示す回路図
【図８】図７に示す電圧制御発振回路で使用される差動アンプ回路を示す回路シンボル図
【図９】図７に示す電圧制御発振回路の回路動作を説明するタイミング図
【図１０】本発明に係る位相調整回路装置の第３実施形態における回路構成の一例を示すブロック図
【図１１】本発明に係る位相調整回路装置の第３実施形態における入力クロック選択回路の選択動作を説明する真理値表
【図１２】図１１に示す入力クロック選択回路の選択動作を実現する回路構成例を示す論理回路図
【図１３】本発明に係る位相調整回路装置の第４実施形態における回路構成の一例を示すブロック図
【図１４】本発明に係る位相調整回路装置の第５実施形態における回路構成の一例を示すブロック図
【図１５】本発明に係る位相調整回路装置の第５実施形態における選択信号生成回路の一回路構成例を示すブロック図
【図１６】図１５に示す選択信号生成回路の回路動作を説明するタイミング図
【図１７】図１５に示す選択信号生成回路の回路動作を説明する真理値表
【図１８】本発明に係るタイミング調整回路システムの一実施形態における回路構成例を示すブロック図
【図１９】図１８に示す本発明に係るタイミング調整回路システムの位相調整回路装置における位相調整動作の一例における動作タイミングを示すタイミング図
【図２０】本発明に係るタイミング調整回路システムの別の実施形態における回路構成例を示すブロック図
【図２１】従来のタイミング調整回路システムで使用されるインバータ回路で構成された遅延回路を示す回路図
【図２２】従来のＰＬＬ回路を用いたタイミング調整回路の一回路構成例を示すブロック図
【図２３】本発明に係るタイミング調整回路システムの別の実施形態における電源電圧レベルにより位相調整を起動する起動信号を生成する回路を含む回路構成例を示すブロック図
【図２４】図２３に示す電圧検出回路の回路構成の一例を示す回路ブロック図
【図２５】図２４に示す電圧検出回路の動作タイミングの一例を示すタイミング図
【図２６】本発明に係るタイミング調整回路システムの別の実施形態における温度変化により位相調整を起動する起動信号を生成する回路を含む回路構成例を示すブロック図
【図２７】図２６に示す温度検出回路の回路構成の一例を示す回路ブロック図
【図２８】図２７に示す温度検出回路の動作タイミングの一例を示すタイミング図
【符号の説明】
【０１０５】
１，１ａ〜１ｄ： 本発明に係る位相調整回路装置
２，２ｘ： 位相比較回路
３，３ｘ： 電圧制御発振回路
３ａ，３ｂ： 位相調整用クロック伝播配線
４： 位相選択回路
５： フリップフロップ回路
６： 入力クロック選択回路
７，７ｘ： 分周回路
８，９，１１： 位相同期回路（ＰＬＬ回路）
１０： インバータ回路
１２ａ： 第１クロックツリー
１２ｂ： 第２クロックツリー
１３ａ： 第１タイミング補正回路
１３ｂ： 第１タイミング補正回路
１４： インバータ回路
１５ａ〜１５ｄ： 論理積回路
１６： 論理和回路
１７： 差動アンプ回路
１８： インバータ回路
１９ａ，１９ｂ： 論理積回路
２０： 論理和回路
２１，３０，３１： 本発明に係るタイミング調整回路システム
２２，２８： 信号処理回路（同期式回路群）
２３，２９： クロックツリー回路
２４： 選択信号生成回路
２５： クロックチェック回路
２６： エッヂカウント回路
２７： 選択信号出力回路
４０： 電圧検出回路
４１： 温度検出回路
４２ａ，４２ｂ，４２ｃ： コンパレータ
４３ａ，４３ｂ： バッファ
４４： 電圧検出信号制御回路
４５： 温度検出信号制御回路
５０，５１： 起動信号生成回路内蔵の本発明に係るタイミング調整回路システム
５２，５３，５４： 抵抗素子
５５： ダイオード
Ｃ０，Ｃ０’： 基準クロック信号
Ｃ０ｘ： 第２基準クロック信号
Ｃ１，Ｃ１’： 位相調整前の第１入力クロック信号
Ｃ２ｘ： 第２の分周回路の出力信号
Ｃ２，Ｃ２’： 遅延クロック信号
Ｃ３，Ｃ３’： 参照クロック信号
Ｃ４，Ｃ４’： 位相調整後の第１入力クロック信号
Ｃ４ａ〜Ｃ４ｄ： クロック信号Ｃ６ａ〜Ｃ６ｄで調整したフリップフロップの出力
Ｃ５： 選択入力クロック信号
Ｃ６，Ｃ６ａ〜Ｃ６ｄ： 位相調整用の複数のクロック信号
ＣＨＫ，ＣＨＫ’： 起動信号
ＣＫ０： 第１タイミング補正回路への入力信号
ＣＫ１： 第１タイミング補正回路からの出力信号
Ｃｅｎｄ： 位相調整終了信号
Ｃｓｙｓ，Ｃｓｙｓ’： システムクロック信号
ＣＸ： クロック信号
ＤＡＯＫ： 内部データのデータ確定時点
ＤＡｘ： 内部データ
ＩＰ： 差動アンプ回路の非反転入力端子
ＩＮ： 差動アンプ回路の反転入力端子
ＩＮ１： インバータ遅延回路の入力信号
Ｏｃ： フリップフロップの出力Ｃ４ａの立ち上りエッヂ
ＯＮ： 差動アンプ回路の反転出力端子
ＯＰ： 差動アンプ回路の非反転出力端子
ＯＵＴ１： インバータ遅延回路の出力信号
ＰＤｃ： 位相調整前の第１入力クロック信号の論理状態
ＰＥｃ： クロック信号Ｃ６ａの立ち上りエッヂ
Ｓ１，Ｓ１ａ，Ｓ１ｂ，Ｓ１ａ’，Ｓ１ｂ’： 選択信号
Ｓ２： 入力選択信号
Ｓｅｒｒ，Ｓｅｒｒ’： エラー評価信号
Ｓｆ，Ｓｆｘ： 位相差検出信号
ＴＣｅ１： 位相調整期間終了判定点
ＴＯ１： 温度変動判定信号
ＴＯ１ａ： 温度変動判定点
ＴＴＣ： 温度変化を起動信号とした位相調整期間
ＶＣ１： 電圧制御発振回路の初段差動アンプ回路の出力信号
ＶＣ２： 電圧制御発振回路の２段目差動アンプ回路の出力信号
ＶＣ３： 電圧制御発振回路の３段目差動アンプ回路の出力信号
ＶＣ４： 電圧制御発振回路の最終段差動アンプ回路の出力信号
ＶＣＯＯＵＴ： 電圧制御発振回路の出力信号
ＶＣｅ１〜ＶＣｅ４： 位相調整期間終了判定点
ＶＤＤ： 電源電圧
ＶＮ： 反転信号
ＶＯ１，ＶＯ２： 電源電圧変動判定信号
ＶＯ１ａ，ＶＯ１ｂ： 電源電圧変動判定点
ＶＯ２ａ，ＶＯ２ｂ： 電源電圧変動判定点
ＶＰ： 帰還信号
ＶＲＥＦ 温度検出用基準電圧
ＶＴｃ１〜ＶＴｃ４： 電圧変化を起動信号とした位相調整期間
ＶＴＭＰ： 温度上昇判定電圧
ＶＴＨ１，ＶＴＨ２： 電圧検出用閾値電圧
Ｘ６ａ〜Ｘ６ｄ： 位相差パルス出力信号
ＸＡ〜ＸＤ： カウント出力信号
ＸＳ１ａ，ＸＳ１ｂ： 反転選択信号
ＸＳ２： 反転入力選択信号
【技術分野】
【０００１】
本発明は、一般にクロック同期式の回路装置におけるタイミング調整回路に関し、より詳しくは、クロック同期式回路装置で利用するクロック信号とそれに対応した入力信号との位相ずれを補正する位相調整回路装置と、当該位相調整回路装置を用いたタイミング調整回路システムに関する。
【背景技術】
【０００２】
従来、クロック信号に同期して動作する信号処理回路において、入力クロック信号に同期して入力される入力信号との配線経路での遅延差で生じる位相差を打ち消す位相調整のために、図２１に示すようなインバータ回路で構成された遅延回路が用いられている。
【０００３】
当該遅延回路による位相調整では、インバータ回路１０の遅延時間を縦列接続する段数等の調整により位相差が打ち消されるように設定し、基本の入力クロック信号ＩＮ１がインバータ回路１０を伝播することにより所望の遅延クロック信号ＯＵＴ１を出力する。この遅延回路においては、入力クロック信号ＩＮ１と同相の出力クロック信号ＯＵＴ１を得るためには偶数個のインバータ回路を縦列接続し、入力クロック信号ＩＮ１と逆相の出力クロック信号ＯＵＴ１を得るためには奇数個のインバータ回路を縦列接続する。
【０００４】
また、ＰＬＬ回路を用いたタイミング調整回路としては、例えば、下記の特許文献１に開示された位相調整回路を用いたものがある。特許文献１では、図２２に示すとおり、ＰＬＬ回路１１から出力されたクロック信号ＣＸを所定の第１クロックツリー１２ａと、フィードバック側の第２クロックツリー１２ｂとへ伝播する構成をとり、夫々のクロックツリーの後段に異なる所定の遅延時間を持たせた第１タイミング補正回路１３ａ及び第２タイミング補正回路１３ｂを備え、例えば、第１タイミング補正回路１３ａに接続された入力信号ＣＫ０と出力信号ＣＫ１を入力信号または出力信号の制御信号とすることにより、タイミング調整を行う方法が示されている。
【０００５】
【特許文献１】特開２００５−３１６８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
クロック信号に同期して動作する信号処理回路において、動作周波数の高速化に伴い、それに同期して入力される入力信号との配線経路での遅延差で生じる位相差が無視できなくなってきている。
【０００７】
しかしながら、上述のインバータ回路で構成した遅延回路や、特許文献１に示されるように別途のタイミング補正回路にてタイミングを調整する場合、遅延回路を構成する素子の比較的大きなプロセスバラツキによって遅延時間にバラツキが発生し、また、電源電圧や温度変化の影響を受け易くなり、高い精度での信号の位相差を制御することができない。
【０００８】
また、特許文献１に示すようなタイミング調整方法の場合では、本来機能を実現するための回路に加えて、別途、タイミング補正回路を準備するために、回路規模を増大させることとなる。
【０００９】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する点にある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る位相調整回路装置は、入力信号として受け付けた２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路と、前記位相比較回路から出力された前記位相差検出信号の電圧値に応じた周波数で発振する基準クロック信号を出力する電圧制御発振回路を有してなる位相同期回路と、入力信号として受け付けた位相の異なる同一周波数の複数のクロック信号の１つを選択して位相調整用の参照クロック信号として出力する位相選択回路と、外部から入力される第１入力クロック信号の信号レベルの変化タイミングを前記位相選択回路から出力される前記参照クロック信号の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路と、を備えてなり、前記２つの入力クロック信号の一方側として、前記位相調整後の前記第１入力クロック信号を前記位相比較回路に入力可能に構成し、前記２つの入力クロック信号の他方側として、前記電圧制御発振回路から出力される前記基準クロック信号が所定の外部回路を経由して得られる遅延クロック信号を前記位相比較回路にフィードバック可能に構成されていることを第１の特徴とする。
【００１１】
上記第１の特徴を備えた位相調整回路装置によれば、位相調整のためにインバータ回路等の遅延回路を用いず、位相の異なる複数のクロック信号の中から最適な位相調整用の参照クロック信号を選択して生成するため、製造バラツキや、電源電圧、温度変化による遅延変動への影響に対して調整可能で、安定した確実な信号入出力動作を実現することができる。
【００１２】
更に、本発明に係る位相調整回路装置は、上記第１の特徴に加えて、前記位相選択回路に入力される前記複数のクロック信号が、前記電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号、または、前記複数の発振信号に基づいて生成された信号であることを第２の特徴とする。
【００１３】
上記第２の特徴を備えた位相調整回路装置によれば、クロック信号に同期して動作する外部の信号処理回路に対して当該クロック信号の基準となる基準クロック信号を供給する電圧制御発振回路で生成された位相の異なる同一周波数の複数の発振信号を、位相選択回路に入力される位相の異なる複数のクロック信号とすることで、位相調整回路装置の内部または外部において当該位相の異なる複数のクロック信号を生成するための回路を別途設ける必要がない。
【００１４】
更に、本発明に係る位相調整回路装置は、上記第１の特徴に加えて、入力信号として受け付けた２つの入力クロック信号の位相差に応じた電圧の第２位相差検出信号を出力する第２位相比較回路と、前記第２位相比較回路から出力された前記第２位相差検出信号の電圧値に応じた周波数で発振する第２基準クロック信号を出力する第２電圧制御発振回路を有してなる第２位相同期回路を備え、前記位相選択回路に入力される前記複数のクロック信号が、前記第２電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号、または、前記複数の発振信号に基づいて生成された信号であることを第３の特徴とする。
【００１５】
上記第３の特徴を備えた位相調整回路装置によれば、他の信号処理回路用の基準クロック信号を生成するための第２位相同期回路の第２電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号を、位相選択回路に入力される位相の異なる複数のクロック信号とすることで、位相調整回路装置の内部または外部において当該位相の異なる複数のクロック信号を生成するための回路を別途設ける必要がない。
【００１６】
更に、本発明に係る位相調整回路装置は、上記第１乃至第３の何れかの特徴に加えて、前記位相調整前の前記第１入力クロック信号と、前記位相調整後の前記第１入力クロック信号の何れか一方を択一的に選択する入力クロック選択回路を備え、前記入力クロック選択回路で選択された前記位相調整前または前記位相調整後の前記第１入力クロック信号が前記２つの入力クロック信号の一方として前記位相差検出信号に入力可能に構成されていることを第４の特徴とする。
【００１７】
上記第４の特徴の位相調整回路装置によれば、位相調整の必要がない場合は、位相調整前の第１入力クロック信号を選択して、位相比較回路の一方側の入力クロック信号とすることができる。また、位相調整を開始した場合に、位相調整後の第１入力クロック信号を選択して、位相比較回路の一方側の入力クロック信号とすることができる。従って、入力クロック選択回路の入力切り替えによって、位相調整前後の状態を自在に切り替えることができる。
【００１８】
更に、本発明に係る位相調整回路装置は、上記第１乃至第４の何れかの特徴に加えて、前記位相選択回路に入力された前記複数のクロック信号の１つを選択するための選択信号を外部から入力可能に構成されていることを第５の特徴とする。
【００１９】
上記第５の特徴の位相調整回路装置によれば、位相調整のための複数のクロック信号の選択制御を外部から行える。
【００２０】
更に、本発明に係る位相調整回路装置は、上記第１乃至第４の何れかの特徴に加えて、前記電圧制御発振回路から出力される前記基準クロック信号を使用する同期式回路群における所定の同期式回路動作におけるタイミングエラー量を評価するエラー評価信号を入力信号として受け付け、前記エラー評価信号に基づいて、前記位相選択回路に入力された前記複数のクロック信号の１つを選択するための選択信号を生成する選択信号生成回路を備えることを第６の特徴とする。
【００２１】
上記第６の特徴の位相調整回路装置によれば、基準クロック信号を使用する同期式回路群における所定の同期式回路動作におけるタイミングエラー量に応じた最適な位相調整が可能となる。
【００２２】
更に、本発明に係る位相調整回路装置は、上記第１乃至第６の何れかの特徴に加えて、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け可能に構成され、前記起動信号の入力に応じて前記位相調整動作が活性化されることを第７の特徴とする。
【００２３】
上記第７の特徴の位相調整回路装置によれば、位相調整が必要な状況において外部から適時に位相調整動作を起動させることができる。
【００２４】
更に、本発明に係るタイミング調整回路システムは、上記第６の特徴の位相調整回路装置と、前記電圧制御発振回路から出力される前記基準クロック信号を使用する同期式回路群を備えてなり、前記エラー評価信号が、前記同期式回路群において生成され前記選択信号生成回路に入力可能に構成されていることを第１の特徴とする。
【００２５】
上記第１の特徴のタイミング調整回路システムによれば、同期式回路群におけるタイミングエラーを解消するように基準クロック信号が位相調整されるため、自動的にタイミングエラーを解消可能なタイミング調整回路システムが実現できる。
【００２６】
更に、本発明に係るタイミング調整回路システムは、上記第１の特徴のタイミング調整回路システムにおいて、前記タイミング調整回路システム内に備えられた位相調整回路装置が、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け、前記起動信号の入力に応じて前記位相調整動作を起動可能に構成され、前記タイミング調整回路システムに供給される電源電圧の電圧変動を検知して、前記起動信号を生成する回路を備えることを第２の特徴とする。
【００２７】
上記第２の特徴のタイミング調整回路システムによれば、電源電圧が変動したタイミングで、位相調整回路装置が位相調整を行うことが可能となる。
【００２８】
更に、本発明に係るタイミング調整回路システムは、上記第１の特徴のタイミング調整回路システムにおいて、前記タイミング調整回路システム内に備えられた位相調整回路装置が、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け、前記起動信号の入力に応じて前記位相調整動作を起動可能に構成され、前記タイミング調整回路システムを構成する半導体基板の温度変動を検知して、前記起動信号を生成する回路を備えることを第３の特徴とする。
【００２９】
上記第３の特徴のタイミング調整回路システムによれば、温度が変動したタイミングで、位相調整回路装置が位相調整を行うことが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係る位相調整回路装置、及び、タイミング調整回路システム（以下、適宜「本発明装置」及び「本発明システム」と略称する）の実施形態を図面に基づいて説明する。
【００３１】
〈第１実施形態〉
図１は、本発明装置１の基本動作を実現する基本的な回路構成の一例を示すブロック図である。図１に示すように、本発明装置１の基本的な回路構成は、２つの入力クロック信号Ｃ２，Ｃ４の位相差に応じた電圧値の位相差検出信号Ｓｆを出力する位相比較回路（以下、適宜「ＰＦＤ回路」と称す）２と、ＰＦＤ回路２から出力された位相差検出信号Ｓｆの電圧値（信号レベル）に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路（以下、適宜「ＶＣＯ回路」と称す）３を有してなる位相同期回路（以下、適宜「ＰＬＬ回路」と称す）８と、入力信号として受け付けた位相の異なる同一周波数の複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４と、外部から入力される第１入力クロック信号Ｃ１の信号レベルの変化タイミングを位相選択回路４から出力される参照クロック信号Ｃ３の立ち上がりに合わせて第１入力クロック信号Ｃ１の位相調整を行うフリップフロップ回路５を備えて構成される。
【００３２】
ここで、基準クロック信号Ｃ０は、クロック信号に同期して動作する外部の信号処理回路（図示せず）のシステムクロック信号の基準となる信号で、第１入力クロック信号Ｃ１は、その基準クロック信号Ｃ０をＰＬＬ回路８で生成するための基本となる外部クロック信号である。図１に示す基本的な回路構成では、ＰＦＤ回路２の２つの入力クロック信号の一方側が、フリップフロップ回路５で位相調整された後の第１入力クロック信号Ｃ４で、他方側が、ＶＣＯ回路３から出力される基準クロック信号Ｃ０が所定の外部回路（図示せず）を経由して得られる遅延クロック信号Ｃ２である。ここで、所定の外部回路としては、例えば、上記外部の信号処理回路のシステムクロック信号を生成するドライブ回路やその出力信号配線（配線の寄生抵抗と寄生容量等で表現される分布定数回路）等が想定される。
【００３３】
図１に示す基本的な回路構成において、参照クロック信号Ｃ３は、位相選択回路４にて、複数のクロック信号Ｃ６を択一的に選択する選択信号Ｓ１が入力されることにより、入力された位相調整用の複数のクロック信号Ｃ６の中から選択された１つの位相調整用のクロック信号である。フリップフロップ回路５で位相調整動作は、外部から入力される第１入力クロック信号Ｃ１の信号レベルの変化タイミングを、フリップフロップ回路５のクロック入力に入力される参照クロック信号Ｃ３の立ち上がりタイミングで第１入力クロック信号Ｃ１の信号レベル（論理状態）を取り込んで出力することで実行される。
【００３４】
ＰＬＬ回路８は、位相調整後の第１入力クロック信号Ｃ４の位相と、上記外部の信号処理回路からフィードバックされた遅延クロック信号Ｃ２の位相について、ＰＦＤ回路２で夫々の位相を比較してその位相差を電圧値に変換した位相差検出信号Ｓｆを、次段のＶＣＯ回路３に出力する。ＶＣＯ回路３は、出力された位相差検出信号Ｓｆを受けて、その電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する。尚、図１に示す基本的な回路構成では、ＰＬＬ回路８は、ＰＦＤ回路２とＶＣＯ回路３と分周回路７を備えた構成を例示しているが、実際には、一般的なＰＬＬ回路と同様に、チャージポンプ回路や、ローパスフィルタ等を備えたものであるが、ＰＬＬ回路２自体の回路構成は、本発明の趣旨と直接関係ないため、詳細な回路構成の図示及び説明は省略する。
【００３５】
位相選択回路４に入力される選択信号Ｓ１に必要なビット数は、複数のクロック信号Ｃ６の本数により変更される。例えば、図２に示す位相選択回路４の一実施例においては、位相調整用の位相の異なるクロック信号Ｃ６ａ〜Ｃ６ｄの４本が位相選択回路４に入力しており、選択信号Ｓ１は選択信号Ｓ１ａ，Ｓ１ｂの２ビット構成となる。この場合、例えば、図３の真理値表に示すような選択動作が考えられる。また、この真理値表の選択動作を実現する一実施例として、図４に示す論理回路が考えられる。以下、図３の真理値表と図４の論理回路を用いて、当該選択動作を説明する。
【００３６】
図４において、先ず、選択信号Ｓ１ａと選択信号Ｓ１ｂが共に論理“０”のとき、インバータ回路１４により、選択信号Ｓ１ａ、選択信号Ｓ１ｂが反転されて、ＸＳ１ａ、ＸＳ１bが共に論理１となり、論理積回路（以下、適宜「ＡＮＤ回路」と称す）１５ａによって、クロック信号Ｃ６ａが通過可能となる。ＡＮＤ回路１５ｂ、１５ｃ、１５ｄは、入力される選択信号Ｓ１ａ，Ｓ１ｂの少なくとも何れか一方が論理“０”の入力となるため、クロック信号Ｃ６ｂ，Ｃ６ｃ、Ｃ６ｄは通過することができず、ＡＮＤ回路１５ｂ、１５ｃ、１５ｄの出力は、論理“０”となる。これらのＡＮＤ回路１５ａ〜１５ｄの出力結果を受けて、論理和回路（以下、適宜「ＯＲ回路」と称す）１６は、クロック信号Ｃ６ａを選択して出力し、参照クロック信号Ｃ３に伝達されることとなる。
【００３７】
以下同様に、選択信号Ｓ１ａが論理“０”、選択信号Ｓ１ｂが論理“１”のときは、クロック信号Ｃ６ｂが選択され、選択信号Ｓ１ａが論理“１”、選択信号Ｓ１ｂが論理“０”のときは、クロック信号Ｃ６ｃが選択され、選択信号Ｓ１ａと選択信号Ｓ１ｂが共に論理“１”のときは、クロック信号Ｃ６ｄが選択され、図３の真理値表の選択動作を実現できる。
【００３８】
次に、図２において、選択された位相調整用のクロック信号である参照クロック信号Ｃ３が、如何にして、第１入力クロック信号Ｃ１の位相を調整するかを、図５のクロック伝播のタイミング図を用いて説明する。図２において、フリップフロップ５は一般的なＤ型フリップフロップ回路である。
【００３９】
図５において、クロック信号Ｃ６ａが選択された場合を想定して説明すると、フリップフロップ５のデータ入力として入力された第１入力クロック信号Ｃ１を位相調整用クロック信号Ｃ６ａの立ち上りエッヂＰＥｃにて、この時点の第１入力クロック信号Ｃ１の論理状態ＰＤｃを取り込み、フリップフロップ５のデータ出力から出力Ｃ４ａのＯｃエッヂとして出力される。ここでのクロック信号Ｃ６ａと出力Ｃ４ａは、図２における参照クロック信号Ｃ３と位相調整後の第１入力クロック信号Ｃ４に該当する。以下、位相選択回路４により、参照クロック信号Ｃ３としてクロック信号Ｃ６ｂ〜Ｃ６ｄの何れか１つが選択された場合、フリップフロップ５のデータ出力から出力Ｃ３ｂ〜Ｃ３ｄの対応する１つが出力される。この結果、クロック信号Ｃ６ａ〜Ｃ６ｄ間に位相差があれば、位相調整後の第１入力クロック信号Ｃ４は、当該位相差に応じて位相調整されることとなる。
【００４０】
以上、本発明装置１を、位相調整用の位相の異なるクロック信号Ｃ６ａ〜Ｃ６ｄが４本で、選択信号Ｓ１が２ビットで構成される場合を想定した実施例に基づいて説明したが、本発明装置１は、上述の実施例に限定されるものではなく、位相調整の必要性に応じ、特許請求の範囲で特定される本発明の技術的範囲内で様々な変形が可能である。
【００４１】
〈第２実施形態〉
図６は、本発明装置１の第１実施形態に示す基本的な回路構成からの一変形例を示すブロック図である。図６において、図１と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００４２】
図６に示すように、第２実施形態における本発明装置１ａは、図１に示す第１実施形態の基本的な回路構成の本発明装置１に加えて、同一回路装置内に構成されるＰＬＬ回路８の構成ブロックであるＶＣＯ回路３の内部の信号を位相調整用の位相の異なる複数のクロック信号Ｃ６として利用するための位相調整用クロック伝播配線３ａを備える。
【００４３】
図６において、位相調整用クロック伝播配線３ａは、ＶＣＯ回路３の構成により配線本数は異なる。以下、ＶＣＯ回路３の一実施例を示す図７を参照して、ＶＣＯ回路３の動作を説明する。
【００４４】
図７は、ＶＣＯ回路３の一実施例の回路構成を示す図である。図８は、図７で用いられる差動アンプ回路１７のシンボル図の拡大図である。個々の差動アンプ１７は、非反転入力端子ＩＰと反転入力端子ＩＮから入力される１対の差動入力を有し、非反転出力端子ＯＰと反転出力端子ＯＮから出力される１対の差動出力を有する一般的な差動アンプであり、詳細な回路構成及び動作についての説明は省略する。但し、図８の差動アンプ回路シンボルを用いて簡単な動作を説明すると、差動入力対ＩＰ，ＩＮの電圧差（ＶＩＰ−ＶＩＮ）により出力電圧ＶＯＰ，ＶＯＮが制御され、差動入力（ＶＩＰ−ＶＩＮ）と同相の非反転出力信号が、差動アンプ１７の非反転出力端子ＯＰから出力され、差動入力（ＶＩＰ−ＶＩＮ）と逆相の出力信号が、差動アンプ１７の反転出力端子ＯＮから出力されることとなる。
【００４５】
図７において、上述の動作の差動アンプ回路１７を５段縦列に接続し、夫々の非反転出力端子ＯＰを次段の非反転入力端子ＩＰに接続し、反転出力端子ＯＮを次段の反転入力端子ＩＮに接続する。これに加え、最終段の差動アンプ１７の非反転出力端子ＯＰから出力される信号ＶＣＯＯＵＴである帰還信号ＶＰを初段の差動アンプ１７の反転入力端子ＩＮに入力し、最終段の差動アンプ１７の反転出力端子ＯＮから出力される信号ＶＣＯＯＵＴの反転信号ＶＮを初段の差動アンプ１７の非反転入力端子ＩＰに入力する構成となる。また、図７において、初段の差動アンプ１７の非反転出力端子ＯＰから信号ＶＣ１が、２段目の差動アンプ１７の非反転出力端子ＯＰから信号ＶＣ２が、３段目の差動アンプ１７の非反転出力端子ＯＰから信号ＶＣ３が、４段目の差動アンプ１７の非反転出力端子ＯＰから信号ＶＣ４が、夫々出力される。当該信号ＶＣ１〜ＶＣ４は、図６に示す位相調整用クロック伝播配線３ａを介して位相選択回路４に、位相調整用の位相の異なる複数のクロック信号Ｃ６として入力される。
【００４６】
図９は、図７に示すＶＣＯ回路３の動作を示すタイミング図である。ここで、初段の差動アンプ１７の非反転出力端子ＯＰから出力される信号ＶＣ１を２段目の差動アンプ１７の非反転入力端子ＩＰに入力し、信号ＶＣ１の反転信号を２段目の差動アンプ１７の反転入力端子ＩＮに入力し、非反転出力端子ＯＰから信号ＶＣ２が出力される。同様に、信号ＶＣ２を３段目の差動アンプ１７に入力して信号ＶＣ３が出力され、信号ＶＣ３を４段目の差動アンプ１７に入力して信号ＶＣ４が出力され、信号ＶＣ４を５段目の差動アンプ１７に入力して信号ＶＣＯＯＵＴを出力が出力される。各段の差動アンプ１７は夫々特定の遅延値を有するため、図９に示すように、信号ＶＣ１から信号ＶＣ２、信号ＶＣ２から信号ＶＣ３、信号ＶＣ３から信号ＶＣ４、信号ＶＣ４から信号ＶＣＯＯＵＴは、夫々一定分位相がずれたものとなる。
【００４７】
〈第３実施形態〉
図１０は、図６に示す第２実施形態における本発明装置１ａからの一変形例を示すブロック図である。図１０において、図６と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００４８】
図１０に示すように、第３実施形態における本発明装置１ｂは、図６に示す第２実施形態における本発明装置１ａに加えて、位相調整前の第１入力クロック信号Ｃ１と、位相調整後の第１入力クロック信号Ｃ４の何れか一方を択一的に選択する入力クロック選択回路６と、位相調整前と位相調整後の何れの第１入力クロック信号Ｃ１，Ｃ４を選択するか決定するための入力選択信号Ｓ２を備え、入力クロック選択回路６で選択された第１入力クロック信号Ｃ１，Ｃ４の何れか一方を選択入力クロック信号Ｃ５としてＰＦＤ回路２の２つの入力クロック信号の一方側に入力するように構成となっている。
【００４９】
図１０において、入力クロック選択回路６は位相調整前と位相調整後の２つの第１入力クロック信号Ｃ１，Ｃ４の二者択一を行うため、入力選択信号Ｓ２は１ビットの信号でよい。例えば、図１１の真理値表に示すような動作が考えられる。
【００５０】
また、図１１の真理値表の動作を実現する一実施例として、図１２に示す論理回路が考えられる。ここで図１１の真理値表と、図１２の論理回路を用いてこの一実施例の動作を説明する。
【００５１】
図１２において、入力選択信号Ｓ２が論理“０”の場合は、インバータ回路１８により、入力選択信号Ｓ２が反転されて、反転入力選択信号ＸＳ２が論理“１”となる。ＡＮＤ回路１９ａには、位相調整前の第１入力クロック信号Ｃ１と入力選択信号Ｓ２とが入力される。ここで、入力選択信号Ｓ２が論理“０”であるため、第１入力クロック信号Ｃ１はＡＮＤ回路１９ａを通過できないこととなる。ＡＮＤ回路１９ｂには、位相調整後の第１入力クロック信号Ｃ４と反転入力選択信号ＸＳ２とが入力される。ここで、反転入力選択信号ＸＳ２が論理“１”であるため、位相調整後の第１入力クロック信号Ｃ４はＡＮＤ回路１９ｂを通過可能となる。ＯＲ回路２０は、ＡＮＤ回路１９ａ，１９ｂの出力結果を受け、ＡＮＤ回路１９ａの出力が論理“０”であるため、選択入力クロック信号Ｃ５には位相調整後の第１入力クロック信号Ｃ４が出力される。逆に、入力選択信号Ｓ２が論理“１”の場合は、インバータ回路１８により、入力選択信号Ｓ２が反転されて、反転入力選択信号ＸＳ２が論理“０”となる。ＡＮＤ回路１９ａには、位相調整前の第１入力クロック信号Ｃ１と入力選択信号Ｓ２とが入力される。ここで、入力選択信号Ｓ２が論理“１”であるため、第１入力クロック信号Ｃ１はＡＮＤ回路１９ａを通過可能となる。ＡＮＤ回路１９ｂには、位相調整後の第１入力クロック信号Ｃ４と反転入力選択信号ＸＳ２とが入力される。ここで、反転入力選択信号ＸＳ２が論理“０”であるため、位相調整後の第１入力クロック信号Ｃ４はＡＮＤ回路１９ｂを通過できないこととなる。ＯＲ回路２０は、ＡＮＤ回路１９ａ，１９ｂの出力結果を受け、ＡＮＤ回路１９ｂの出力が論理“０”であるため、選択入力クロック信号Ｃ５には位相調整前の第１入力クロック信号Ｃ１が出力される。
【００５２】
〈第４実施形態〉
図１３は、図１０に示す第３実施形態における本発明装置１ｂからの一変形例を示すブロック図である。図１３において、図１０と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００５３】
第４実施形態における本発明装置１ｃは、図１０に示す第３実施形態における本発明装置１ｂに対して以下に示す変更を加えている。図１３に示すように、ＶＣＯ回路３の内部の信号を位相調整用の位相の異なる複数のクロック信号Ｃ６として利用するための位相調整用クロック伝播配線３ａを設けずに、その代わりに、主たるクロック信号生成用のＰＬＬ回路８とは別に、位相調整用の位相の異なる複数のクロック信号Ｃ６を生成するために利用する第２のＰＬＬ回路９（第２位相同期回路に相当）を備え、その第２のＰＬＬ回路９に内蔵される第２のＶＣＯ回路３ｘ（第２電圧制御発振回路に相当）の内部の信号を位相調整用の位相の異なる複数のクロック信号Ｃ６として利用するための位相調整用クロック伝播配線３ｂを備える。尚、ＰＬＬ回路９は、ＰＬＬ回路８と同様に、第２のＰＦＤ回路２ｘ（第２位相比較回路に相当）、第２のＶＣＯ回路３ｘ、第２の分周回路７ｘを備えた構成となっている。ここで、第２のＰＦＤ回路２ｘの２つの入力クロック信号の一方側に第１入力クロック信号Ｃ１が入力し、その他方側に第２の分周回路７ｘの出力信号Ｃ２ｘが入力し、ＰＦＤ回路２で夫々の位相を比較してその位相差を電圧値に変換した位相差検出信号Ｓｆｘを、次段のＶＣＯ回路３ｘに出力する。第２のＶＣＯ回路３ｘは、出力された位相差検出信号Ｓｆｘを受けて、その電圧値に応じた周波数で発振する基準クロック信号Ｃ０ｘ（第２基準クロック信号に相当）を出力する。尚、図１３に示す第２のＰＬＬ回路９は、実際には、一般的なＰＬＬ回路と同様に、チャージポンプ回路や、ローパスフィルタ等を備えたものであるが、ＰＬＬ回路９自体の回路構成は、本発明の趣旨と直接関係ないため、詳細な回路構成の図示及び説明は省略する。
【００５４】
図１３において、内蔵される位相調整用の位相の異なる複数のクロック信号Ｃ６を生成するために利用する第２のＰＬＬ回路９は、ＰＬＬ回路８と同様の動作をするＰＬＬ回路であり、第２のＰＬＬ回路９に内蔵される第２のＶＣＯ回路３ｘは、図７、図８、及び、図９を用いて説明したＶＣＯ回路３と同一の回路構成が可能であるため、第２のＶＣＯ回路３ｘに関する重複する説明は省略する。
【００５５】
〈第５実施形態〉
図１４は、本発明装置１の第１実施形態に示す基本的な回路構成からの他の変形例を示すブロック図である。図１４において、図１及び図２と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００５６】
図１４に示すように、第５実施形態における本発明装置１ｄは、図２に示す第１実施形態の基本的な回路構成の本発明装置１に加えて、位相選択回路４の複数のクロック信号Ｃ６（Ｃ６ａ〜Ｃ６ｄ）の何れか１つを選択するクロック選択動作を制御する選択信号Ｓ１（Ｓ１ａ，Ｓ１ｂ）を生成する選択信号生成回路２４を備える。更に、本発明装置１ｄは、本発明装置１ｄの位相調整動作を起動させる起動信号ＣＨＫを外部から受け付けて選択信号生成回路２４に入力可能に構成されている。
【００５７】
選択信号生成回路２４は、ＶＣＯ回路３から出力される基準クロック信号Ｃ０を使用して生成されるシステムクロック信号に同期して動作する外部の信号処理回路（同期式回路群）における所定の同期式回路動作におけるタイミングエラー量を評価するエラー評価信号Ｓｅｒｒを入力信号として受け付け、当該エラー評価信号Ｓｅｒｒに基づいて、選択信号Ｓ１（Ｓ１ａ，Ｓ１ｂ）を生成する。
【００５８】
本発明装置１ｄは、選択信号生成回路２４が、起動信号ＣＨＫを受け付けて活性化されると、エラー評価信号Ｓｅｒｒの入力に応じて、位相調整用の複数のクロック信号Ｃ６ａ〜Ｃ６ｄと位相調整前の第１入力クロック信号Ｃ１とを用いて、選択信号Ｓ１ａ，Ｓ１ｂを生成する。位相選択回路４は、選択信号生成回路２４で生成された選択信号Ｓ１ａ、Ｓ１ｂが入力されると、選択信号Ｓ１ａ、Ｓ１ｂに応じた複数のクロック信号Ｃ６ａ〜Ｃ６ｄの１つを選択して、参照クロック信号Ｃ３を出力する。フリップフロップ回路５が参照クロック信号Ｃ３の立ち上がりに合わせて第１入力クロック信号Ｃ１の位相調整を行い、位相調整後の第１入力クロック信号Ｃ４がＰＦＤ回路２の２つの入力クロック信号の一方側として入力される点は、第１実施形態と同様である。この結果、第１実施形態で説明したのと同様の位相調整動作が実現される。
【００５９】
図１５は、第５実施形態における本発明装置１ｄで使用する選択信号生成回路２４の一構成例を示すブロック図である。図１５において、選択信号生成回路２４は、クロックチェック回路２５とエッヂカウント回路２６と選択信号出力回路２７を備えて構成される。図１６は、選択信号生成回路２４の動作を説明する各回路２５〜２７の入力信号と出力信号の電圧波形を示すタイミング図であり、図１７は、選択信号出力回路２７の動作を説明する真理値表である。
【００６０】
クロックチェック回路２５は、第１入力クロック信号Ｃ１と位相調整用の複数のクロック信号Ｃ６ａ〜Ｃ６ｄを入力信号として受け付け、第１入力クロック信号Ｃ１と各クロック信号Ｃ６ａ〜Ｃ６ｄの位相差に応じた位相差パルス出力信号Ｘ６ａ〜Ｘ６ｄを出力する。具体的には、図１６に示すように、クロックチェック回路２５が、基準となる第１入力クロック信号Ｃ１とクロック信号Ｃ６ａ〜Ｃ６ｄを入力信号として受け付けると、第１入力クロック信号Ｃ１の立ち上がりエッジとクロック信号Ｃ６ａ〜Ｃ６ｄの各立ち上がりエッジの差（位相差））に相当するパルス幅の位相差パルス出力信号Ｘ６ａ〜Ｘ６ｄを出力する。
【００６１】
エッヂカウント回路２６は、クロックチェック回路２５から出力された位相差パルス出力信号Ｘ６ａ〜Ｘ６ｄと、エラー評価信号Ｓｅｒｒとを受け取り、エラー評価信号Ｓｅｒｒが論理“１”の期間中に出現する位相差パルス出力信号Ｘ６ａ〜Ｘ６ｄの立ち上がり及び立下りエッヂの回数をカウントして、その各エッヂの出現回数のカウント結果により、例えば、出現回数が偶数回数であれば論理“０”となり、出現回数が奇数回数であれば論理“１”となるカウント出力信号ＸＡ〜ＸＤを出力する。
【００６２】
エラー評価信号Ｓｅｒｒは、基準クロック信号Ｃ０を使用して生成されるシステムクロック信号に同期させるべき信号処理回路内での所定の同期式回路動作におけるデータまたは制御信号との間に生じたタイミングエラー量を評価したもので、例えば、同期させるべき当該信号処理回路内でのクロック信号とセットアップ或いはホールドエラー対象の信号との間に生じたタイミングエラー量を評価した信号となる。
【００６３】
選択信号出力回路２７は、エッヂカウント回路２６から出力されたカウント出力信号ＸＡ〜ＸＤを受け付けて選択信号Ｓ１ａ、Ｓ１ｂを出力する。具体的には、エラー評価信号Ｓｅｒｒが非アクティブ状態になった時点にて、エッヂカウント回路２６からのカウント出力信号ＸＡ〜ＸＤの各論理値をチェックして、図１７の真理値表に示す通りに、カウント出力信号ＸＡ〜ＸＤの全てが論理“１”であれば、選択信号Ｓ１ａ、Ｓ１ｂの結果の組み合わせを論理“００”とする。また、カウント出力信号ＸＢ〜ＸＤの３つのカウント出力信号が論理“１”であれば、選択信号Ｓ１ａ、Ｓ１ｂの結果の組み合わせが論理“０１”となり、カウント出力信号ＸＣ、ＸＤの２つのカウント出力信号が論理“１” であれば、選択信号Ｓ１ａ、Ｓ１ｂの結果の組み合わせが論理“１０”となり、カウント出力信号ＸＤのみが論理“１” であれば、選択信号Ｓ１ａ、Ｓ１ｂの結果の組み合わせが論理“１１”となる。
【００６４】
上述の構成により、選択信号生成回路２４では、エラー評価信号Ｓｅｒｒの示すタイミングエラー量に応じて、位相選択回路４が制御され、適正な位相の参照クロック信号Ｃ３を、第１入力クロック信号Ｃ１に対して位相調整動作を行うフリップフロップ５に出力することが可能となる。
【００６５】
尚、上記説明では、エラー評価信号Ｓｅｒｒのアクティブ状態が論理“１”の場合を想定しているが、当該アクティブ状態が逆の論理“０”の場合等種々の別態様が考えられる。また同様に、その他の信号状態についても種々の別態様が可能である。
【００６６】
また、本実施形態では、起動信号ＣＨＫを選択信号生成回路２４に入力して、選択信号生成回路２４を活性化させることで、本発明装置１ｄの位相調整動作を起動させる場合を想定して説明したが、この場合、起動信号ＣＨＫは、例えば、選択信号出力回路２７に入力して、起動前の状態において、選択信号出力回路２７の出力信号である選択信号Ｓ１ａ、Ｓ１ｂの組み合わせを所定のデフォルト値とすることで、位相調整動作の非活性化状態では、常時、選択信号Ｓ１ａ、Ｓ１ｂのデフォルト値で選択される位相のクロック信号Ｃ６と同位相の参照クロック信号Ｃ３によって位相調整された第１入力クロック信号Ｃ４が固定的にＰＦＤ回路２に入力することになる。
【００６７】
〈第６実施形態〉
図１８は、外部の信号処理回路（同期式回路群）における信号取り込みのタイミング調整をその都度可能な本発明に係るタイミング調整回路システム２１（本発明システム）の一実施形態における回路構成を示すブロック図である。尚、図１８において、図１４と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００６８】
図１８に示すように、本発明システム２１は、第５実施形態における本発明装置１ｄを利用したタイミング調整回路システムであり、本発明装置１ｄと、本発明装置１ｄのＶＣＯ回路３から出力される基準クロック信号Ｃ０を使用する信号処理回路２２（同期式回路群に相当）と、クロックツリー回路２３を備えてなる。また、本発明装置１ｄの選択信号生成回路２４に入力すべきエラー評価信号Ｓｅｒｒは、信号処理回路２２において生成される。
【００６９】
本発明装置１ｄは、第１入力クロック信号Ｃ１を受け付けて、信号処理回路２２がクロック同期式の所定の信号処理を行うためのシステムクロック信号Ｃｓｙｓの基となる基準クロック信号Ｃ０を生成するとともに、信号処理回路２２内での所定の同期式回路動作（例えば、内部データや制御信号等のサンプリングホールド動作）におけるタイミングエラーを解消するための基準クロック信号Ｃ０の位相調整を行う。ここで、本発明装置１ｄの基準クロック信号Ｃ０の生成用に用いられるＰＬＬ回路８は、第１実施形態で説明したＰＬＬ回路８と同等の構成を有している。
【００７０】
クロックツリー回路２３は、基準クロック信号Ｃ０のスキューを低減させる目的で挿入されたクロックドライバ回路で、実際に信号処理回路２２内で使用されるシステムクロック信号Ｃｓｙｓを、基準クロック信号Ｃ０を基に生成する。
【００７１】
ここで、システムクロック信号Ｃｓｙｓが、信号処理回路２２内でタイミングエラーを起しているか否かチェックしたいタイミングで、本発明システム２１の外部または内部の別回路より、本発明装置１ｄによる位相調整動作の開始を指示する起動信号ＣＨＫをアクティブ状態にすることで、選択信号生成回路２４が活性化され、エラー評価信号Ｓｅｒｒのアクティブ状態の期間で表されるタイミングエラー量に応じた選択信号Ｓ１ａ、Ｓ１ｂを出力し、位相選択回路４が、その選択信号Ｓ１ａ、Ｓ１ｂに応じた複数のクロック信号Ｃ６ａ〜Ｃ６ｄの１つを選択して、参照クロック信号Ｃ３を出力する。これにより、フリップフロップ回路５が参照クロック信号Ｃ３の立ち上がりに合わせて第１入力クロック信号Ｃ１の位相調整を開始する。ここで、起動信号ＣＨＫは、論理“１”または“０”の状態が、或る一定期間同一状態で固定されている信号である。
【００７２】
図１９は、本発明システム２１の信号処理回路２２内における内部データや制御信号等のサンプリングホールド動作のタイミングをその都度合せ込むための本発明装置１ｄでの基準クロック信号Ｃ０の位相調整動作における動作タイミングを示すタイミング図である。
【００７３】
図１９のタイミング図において、例えば、内部データＤＡｘを取得したい場合に位相調整前の第１入力クロック信号Ｃ１の位相で規定されるシステムクロック信号Ｃｓｙｓの立ち上がりタイミングでは、内部データＤＡｘが確定しておらず、正しいデータ値を取得することができない。ここで、本発明装置１ｄの位相選択回路４のクロック選択動作を示す図３の真理値表から、選択信号Ｓ１ａ，Ｓ１ｂを共に論理“１”に設定し、位相調整用のクロック信号Ｃ６ｄを選択すると、クロック信号Ｃ６ｄの立ち上がりタイミングでラッチされる位相調整後の第１入力クロック信号Ｃ４で規定されるシステムクロック信号Ｃｓｙｓの立ち上がりタイミングによって、内部データＤＡｘのデータが確定した時点ＤＡＯＫにて、正しく内部データＤＡｘを取得可能となる。尚、図１９のタイミング図において、本発明装置１ｄでの位相調整前の状態では、位相調整前の第１入力クロック信号Ｃ１とシステムクロック信号ＣｓｙｓがＰＬＬ回路８で同位相に固定され、本発明装置１ｄでの位相調整後の状態では、位相調整後の第１入力クロック信号Ｃ４とシステムクロック信号ＣｓｙｓがＰＬＬ回路８で同位相に固定される場合を想定している。
【００７４】
〈第７実施形態〉
図２０は、外部の信号処理回路（同期式回路群）における信号取り込みのタイミング調整をその都度可能な本発明に係るタイミング調整回路システム３０（本発明システム）の別の実施形態における回路構成を示すブロック図である。尚、図２０において、図１８に示す第６実施形態と同じ構成要素には同じ符号で付して説明し、重複する説明は省略する。
【００７５】
図２０に示すように、第７実施形態の本発明システム３０は、第５実施形態における本発明装置１ｄを同一システム上に複数個（本実施形態では２つ）配置して利用したタイミング調整回路システムであり、第６実施形態の本発明システム２１と、本発明システム２１と同じ構成のタイミング調整回路システム３１を、同一システム内に備えた構成となっている。
【００７６】
図２０において、本発明システム３０は、２つの本発明装置１ｄと、２つの本発明装置１ｄに各別に対応する２つのクロックツリー回路２３，２９と、２つの本発明装置１ｄの夫々のＶＣＯ回路３から出力される基準クロック信号Ｃ０，Ｃ０’を各別に使用する信号処理回路２２，２８を備えてなる。２つの本発明装置１ｄの夫々の位相調整動作は、第６実施形態の本発明システム２１の場合と同様であるので、重複する説明は省略する。
【００７７】
２つの本発明装置１ｄには、夫々別々の第１入力クロック信号Ｃ１，Ｃ１’と起動信号ＣＨＫ，ＣＨＫ’とエラー評価信号Ｓｅｒｒ，Ｓｅｒｒ’が独立して入力し、基準クロック信号Ｃ０，Ｃ０’を各別に独立して出力する。従って、２つの信号処理回路２２，２８では、夫々個別のシステムクロック信号Ｃｓｙｓ，Ｃｓｙｓ’が独立して使用される。尚、位相調整用のクロック信号Ｃ６ａ〜Ｃ６ｄを２つの本発明装置１ｄ間で共通に使用することで、回路規模の増大を抑制できる。以上の構成により、同一システム内の２つの信号処理回路２２，２８のタイミングエラーを個別に分割して調整可能となる。
【００７８】
本実施形態では、２つの本発明装置１ｄを同一システム上に配置した構成であるが、本発明装置１ｄの配置数は、２つに限定されるものではなく、種々の配置構成が可能である。また同様に、複数の本発明装置１ｄ間において、位相調整用のクロック信号Ｃ６ａ〜Ｃ６ｄは必ずしも共通に使用しなくても構わない。
【００７９】
〈第８実施形態〉
図２３は、第６実施形態における本発明に係るタイミング調整回路システム２１の別実施形態を示すブロック図である。第８実施形態の本発明に係るタイミング調整回路システム５０（本発明システム）は、第６実施形態のタイミング調整回路システム２１に含まれる第５実施形態における本発明装置（位相調整回路装置）１ｄに対して位相調整を起動する起動信号を生成する回路である電圧検出回路４０を含む構成となっている。本発明システム２１は、第６実施形態で説明したものと同じであり、重複する説明は省略する。
【００８０】
図２３に示すように、第８実施形態の本発明システム５０は、タイミング調整回路システム２１と電圧検出回路４０を備え、電圧検出回路４０の出力と、本発明装置１ｄの起動信号ＣＨＫの入力端子を接続して構成される。電圧検出回路４０は、タイミング調整回路システム２１に供給される電源電圧ＶＤＤの状態を監視し、特定電圧レベルからの変化量がある一定量を超えたとき、タイミング調整回路システム２１内の本発明装置１ｄに対して位相調整動作を起動させる起動信号ＣＨＫを出力する。
【００８１】
図２４は、図２３に示す電圧検出回路４０の一実施例を示す回路ブロック図である。図２４に示すように、電圧検出回路４０は、２つのコンパレータ４２ａ，４２ｂと、２つのバッファ４３ａ，４３ｂと、電圧検出信号制御回路４４を備えて構成される。
【００８２】
コンパレータ４２ａは、電源電圧ＶＤＤと第１の電圧検出用閾値電圧ＶＴＨ１の電圧差に基づいて、電源電圧ＶＤＤの第１の電圧変動を検出する。コンパレータ４２ｂは、電源電圧ＶＤＤと第２の電圧検出用閾値電圧ＶＴＨ２の電圧差に基づいて、電源電圧ＶＤＤの第２の電圧変動を検出する。２つのバッファ４３ａ，４３ｂは、各コンパレータ４２ａ，４２ｂからの出力信号を夫々そのまま次段に伝播する。電圧検出信号制御回路４４は、各コンパレータ４２ａ，４２ｂからバッファ４３ａ，４３ｂを介して伝播された電源電圧変動判定信号ＶＯ１，ＶＯ２を受けて、起動信号ＣＨＫを活性化し、本発明装置１ｄから出力される位相調整の終了を示す信号Ｃｅｎｄを受けて、起動信号ＣＨＫを非活性化する。尚、本発明装置１ｄは、起動信号ＣＨＫを受け付けて位相調整動作を開始し、位相調整が終了すると、外部に位相調整終了信号Ｃｅｎｄを出力可能な構成となっている。
【００８３】
図２５は、図２４に示す電圧検出回路４０の動作タイミングの一例を示すタイミング図である。以下、図２４及び図２５を参照して、電圧検出回路４０の動作を具体的に説明する。
【００８４】
一方のコンパレータ４２ａ及びバッファ４３は、図２５のタイミング図で電源電圧ＶＤＤが第１の電圧変動を検出するための基準となる第１の電圧検出用閾値電圧ＶＴＨ１より高電圧になったとき、コンパレータ４２ａからバッファ４３ａを経由し伝播される電源電圧変動判定信号ＶＯ１を電源電圧変動判定点ＶＯ１ａで、論理１から論理０に変化させる。同様に、電源電圧ＶＤＤが、一度第１の電圧検出用閾値電圧ＶＴＨ１より高電圧になった後に、再び第１の電圧検出用閾値電圧ＶＴＨ１より低くなったとき、コンパレータ４２ａからバッファ４３ａを経由し伝播される電源電圧変動判定信号ＶＯ１を電源電圧変動判定点ＶＯ１ｂで論理０から論理１に変化させる。
【００８５】
更に、他方のコンパレータ４２ｂ及びバッファ４３ｂは、図２５のタイミング図で電源電圧ＶＤＤが第２の電圧変動を検出するための基準となる第２の電圧検出用閾値電圧ＶＴＨ２より低電圧になったとき、コンパレータ４２ｂからバッファ４３ｂを経由し伝播される電源電圧変動判定信号ＶＯ２を電源電圧変動判定点ＶＯ２ａで、論理０から論理１に変化させる。同様に、電源電圧ＶＤＤが、一度第２の電圧検出用閾値電圧ＶＴＨ２より低電圧になった後に、再び第２の電圧検出用閾値電圧ＶＴＨ２より高くなったとき、コンパレータ４２ｂからバッファ４３を経由し伝播される電源電圧変動判定信号ＶＯ２を電源電圧変動判定点ＶＯ２ｂで論理１から論理０に変化させる。
【００８６】
また、図２５において、電源電圧変動判定信号ＶＯ１及びＶＯ２が論理０と論理１の間で変化する点ＶＯ１ａ，ＶＯ１ｂ，ＶＯ２ａ，ＶＯ２ｂのタイミングにおいて、電圧検出信号制御回路４４は、起動信号ＣＨＫを論理１から論理０に変化させ活性化する。その後、電圧検出信号制御回路４４は、位相調整が終了したことを示す信号Ｃｅｎｄを本発明装置１ｄから受け取り、その信号Ｃｅｎｄのパルスの各立下り点ＶＣｅ１，ＶＣｅ２，ＶＣｅ３，ＶＣｅ４にて、起動信号ＣＨＫを論理０から論理１に変化させ非活性化する。
【００８７】
これにより、本発明システム５０は、図２５に示すように、起動信号ＣＨＫの論理０の期間、即ち、ＶＴｃ１、ＶＴｃ２、ＶＴｃ３、ＶＴｃ４で矢示する期間中に、本発明装置１ｄに対し位相調整を行う時間を提供し、本発明装置１ｄは、電源電圧ＶＤＤが変動したタイミングで、位相調整を行うことが可能となる。
【００８８】
本実施形態では、起動信号ＣＨＫの有効レベル（活性化状態）を論理０としているが、この論理レベルは０に限定されるものではなく、論理１による実現も可能である。また同様に、起動信号ＣＨＫが活性化されるタイミングと電源電圧変動判定信号ＶＯ１，ＶＯ２の論理レベルとの間の関係、または、起動信号ＣＨＫが非活性化されるタイミングと信号Ｃｅｎｄの論理レベルとの間の関係も、本実施形態の例に限定されるものではない。
【００８９】
〈第９実施形態〉
図２６は、第６実施形態における本発明に係るタイミング調整回路システム２１の他の別実施形態を示すブロック図である。第９実施形態の本発明に係るタイミング調整回路システム５１（本発明システム）は、第６実施形態のタイミング調整回路システム２１に含まれる第５実施形態における本発明装置（位相調整回路装置）１ｄに対して位相調整を起動する起動信号を生成する回路である温度検出回路４１を含む構成となっている。本発明システム２１は、第６実施形態で説明したものと同じであり、重複する説明は省略する。
【００９０】
図２６に示すように、第９実施形態の本発明システム５１は、タイミング調整回路システム２１と温度検出回路４１を備え、温度検出回路４１の出力と、本発明装置１ｄの起動信号ＣＨＫの入力端子を接続して構成される。温度検出回路４１は、タイミング調整回路システム２１を含む半導体集積回路の温度の状態を監視し、特定温度レベルからの変化量がある一定量を超えたとき、タイミング調整回路システム２１内の本発明装置１ｄに対して位相調整動作を起動させる起動信号ＣＨＫを出力する。
【００９１】
図２７は、図２６に示す温度検出回路４１の一実施例を示す回路ブロック図である。図２６に示すように、温度検出回路４１は、温度検出用の基準電圧を生成するための抵抗５２，５３の直列回路と、温度変動を検出するための抵抗５４とダイオード５５の直列回路と、コンパレータ４２ｃと、温度検出信号制御回路４５を備えて構成される。
【００９２】
コンパレータ４２ｃは、抵抗５２，５３の直列回路の中点から得られる基準電圧ＶＲＥＦと、抵抗５４とダイオード５５の直列回路の中点から得られる温度上昇判定電圧ＶＴＭＰの各電圧を比較して、その比較結果を出力信号ＴＯ１として出力する。温度検出信号制御回路４５は、コンパレータ４２ｃの比較結果ＴＯ１を受けて、起動信号ＣＨＫを活性化し、本発明装置１ｄから出力される位相調整の終了を示す信号Ｃｅｎｄを受けて、起動信号ＣＨＫを非活性化する。尚、本発明装置１ｄは、起動信号ＣＨＫを受け付けて位相調整動作を開始し、位相調整が終了すると、外部に位相調整終了信号Ｃｅｎｄを出力可能な構成となっている。
【００９３】
図２８は、図２７に示す温度検出回路４１の動作タイミングの一例を示すタイミング図である。以下、図２７及び図２８を参照して、温度検出回路４１の動作を具体的に説明する。
【００９４】
図２７において、温度検出のための基準となる温度検出用基準電圧ＶＲＥＦは、電源電圧ＶＤＤが抵抗５２と抵抗５３により分圧されて生成され、コンパレータ４２ｃの正入力端子（＋）に入力される。温度上昇判定電圧ＶＴＭＰは、電源電圧ＶＤＤが抵抗５４とダイオード５５により分圧されて生成され、コンパレータ４２ｃの負入力端子（−）に入力される。ダイオード５５の立ち上がり電圧は温度上昇とともに低下するので、温度上昇判定電圧ＶＴＭＰは温度上昇とともに低下する。一方、温度検出用基準電圧ＶＲＥＦは、抵抗５２と抵抗５３の温度特性が同じであるので温度上昇が起きても変わらないため、コンパレータ４２ｃの出力ＴＯ１は、温度上昇判定電圧ＶＴＭＰが温度検出用基準電圧ＶＲＥＦを下回るタイミングに合わせて電圧が高くなり、論理０から論理１に変化する。
【００９５】
コンパレータ４２ｃの出力ＴＯ１が論理０から論理１に変化すると、温度検出信号制御回路４５は、コンパレータ４２ｃの出力ＴＯ１を受けてＴＯ１が論理０から論理１に変化する点ＴＯ１ａのタイミングにおいて、起動信号ＣＨＫを論理１から論理０に変化させ活性化する。その後、温度検出信号制御回路４５は、位相調整が終了したことを示す信号Ｃｅｎｄを本発明装置１ｄから受け取り、その信号Ｃｅｎｄのパルスの各立下り点ＴＣｅ１にて、起動信号ＣＨＫを論理０から論理１に変化させ非活性化する。
【００９６】
これにより、本発明システム５１は、図２８に示すように、起動信号ＣＨＫの論理０の期間、即ち、ＴＴｃ１で矢示する期間中に、本発明装置１ｄに対し位相調整を行う時間を提供し、本発明装置１ｄは、温度が変動したタイミングで、位相調整を行うことが可能なる。
【００９７】
本実施形態では、起動信号ＣＨＫの有効レベル（活性化状態）を論理０としているが、この論理レベルは０に限定されるものではなく、論理１による実現も可能である。また同様に、起動信号ＣＨＫが活性化されるタイミングと温度電圧変動判定信号ＴＯ１の論理レベルとの間の関係、または、起動信号ＣＨＫが非活性化されるタイミングと信号Ｃｅｎｄの論理レベルとの間の関係も、本実施形態の例に限定されるものではない。
【００９８】
〈別実施形態〉
以下に、本発明装置及び本発明システムの別実施形態について説明する。
【００９９】
〈１〉本発明装置中のＰＬＬ回路８，９の構成は、上記各実施形態の構成に限定されるものではない。例えば、ＶＣＯ回路３の構成については、一般的に種々の形態のものが使用可能であり、図７に例示した構成に限定されず、例えば、インバータ回路を環状に接続したリングオシレータ等、発振経路途中から位相の異なる複数のクロック信号を取り出せる構成のものであれば利用可能である。
【０１００】
〈２〉上記第５実施形態の選択信号生成回路２４を備えた本発明装置の回路構成を、第２、第３或いは第４実施形態の本発明装置１ａ，１ｂ，１ｃに適用するのも好ましい。従って、第６または第７実施形態における本発明システム２１，３０が、第５実施形態の本発明装置１ｄに代えて、選択信号生成回路２４を備えた第２、第３或いは第４実施形態の本発明装置１ａ，１ｂ，１ｃの変形構成の位相調整回路装置を備えた構成としてもよい。
【０１０１】
〈３〉上記第５乃至第７実施形態において、起動信号ＣＨＫは、選択信号生成回路２４に入力する場合を想定して説明したが、選択信号生成回路２４に入力せずに、位相選択回路４、フリップフロップ回路５、或いは、入力クロック選択回路６に入力して、位相調整動作の活性化及び非活性化を制御するようにしても構わない。同様に、上記第１または第２実施形態において、位相選択回路４またはフリップフロップ回路５に起動信号ＣＨＫを入力して位相調整動作の活性化及び非活性化を制御するようにしても構わない、或いは、上記第１または第２実施形態において、位相選択回路４、フリップフロップ回路５、または、入力クロック選択回路６の何れかに起動信号ＣＨＫを入力して位相調整動作の活性化及び非活性化を制御するようにしても構わない。
【０１０２】
〈４〉上記第８実施形態の本発明システム５０に、第９実施形態の本発明システム５１に用いた温度検出回路４１を追加し、上記第８実施形態と第９実施形態を統合した本発明に係るタイミング調整回路システムを構成するようにしてもよい。この場合、例えば、電圧検出回路４０の出力と温度検出回路４１の出力を夫々論理積ゲートの入力に接続し、本発明装置１ｄの起動信号ＣＨＫの入力端子に当該論理積ゲートの出力を接続することで、電圧検出回路４０の出力と温度検出回路４１の出力が何れか一方が論理０となった場合に、当該論理積ゲートの出力信号である起動信号ＣＨＫが論理０となり、本発明装置１ｄは、電源電圧ＶＤＤまたは温度が変動したタイミングで、位相調整を行うことが可能となる。
【産業上の利用可能性】
【０１０３】
本発明に係る位相調整回路装置及びタイミング調整回路システムは、クロック同期式の回路装置におけるタイミング調整回路に利用可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明に係る位相調整回路装置の第１実施形態における基本的な回路構成の一例を示すブロック図
【図２】図１に示す本発明に係る位相調整回路装置の第１実施形態における回路構成の一実施例を示すブロック図
【図３】本発明に係る位相調整回路装置の第１実施形態における位相選択回路のクロック信号の選択動作を説明する真理値表
【図４】本発明に係る位相調整回路装置の第１実施形態における位相選択回路の一回路構成例を示す論理回路図
【図５】本発明に係る位相調整回路装置の第１実施形態における位相調整動作を説明するタイミング図
【図６】本発明に係る位相調整回路装置の第２実施形態における回路構成の一例を示すブロック図
【図７】本発明に係る位相調整回路装置の第２実施形態における電圧制御発振回路の一回路構成例を示す回路図
【図８】図７に示す電圧制御発振回路で使用される差動アンプ回路を示す回路シンボル図
【図９】図７に示す電圧制御発振回路の回路動作を説明するタイミング図
【図１０】本発明に係る位相調整回路装置の第３実施形態における回路構成の一例を示すブロック図
【図１１】本発明に係る位相調整回路装置の第３実施形態における入力クロック選択回路の選択動作を説明する真理値表
【図１２】図１１に示す入力クロック選択回路の選択動作を実現する回路構成例を示す論理回路図
【図１３】本発明に係る位相調整回路装置の第４実施形態における回路構成の一例を示すブロック図
【図１４】本発明に係る位相調整回路装置の第５実施形態における回路構成の一例を示すブロック図
【図１５】本発明に係る位相調整回路装置の第５実施形態における選択信号生成回路の一回路構成例を示すブロック図
【図１６】図１５に示す選択信号生成回路の回路動作を説明するタイミング図
【図１７】図１５に示す選択信号生成回路の回路動作を説明する真理値表
【図１８】本発明に係るタイミング調整回路システムの一実施形態における回路構成例を示すブロック図
【図１９】図１８に示す本発明に係るタイミング調整回路システムの位相調整回路装置における位相調整動作の一例における動作タイミングを示すタイミング図
【図２０】本発明に係るタイミング調整回路システムの別の実施形態における回路構成例を示すブロック図
【図２１】従来のタイミング調整回路システムで使用されるインバータ回路で構成された遅延回路を示す回路図
【図２２】従来のＰＬＬ回路を用いたタイミング調整回路の一回路構成例を示すブロック図
【図２３】本発明に係るタイミング調整回路システムの別の実施形態における電源電圧レベルにより位相調整を起動する起動信号を生成する回路を含む回路構成例を示すブロック図
【図２４】図２３に示す電圧検出回路の回路構成の一例を示す回路ブロック図
【図２５】図２４に示す電圧検出回路の動作タイミングの一例を示すタイミング図
【図２６】本発明に係るタイミング調整回路システムの別の実施形態における温度変化により位相調整を起動する起動信号を生成する回路を含む回路構成例を示すブロック図
【図２７】図２６に示す温度検出回路の回路構成の一例を示す回路ブロック図
【図２８】図２７に示す温度検出回路の動作タイミングの一例を示すタイミング図
【符号の説明】
【０１０５】
１，１ａ〜１ｄ： 本発明に係る位相調整回路装置
２，２ｘ： 位相比較回路
３，３ｘ： 電圧制御発振回路
３ａ，３ｂ： 位相調整用クロック伝播配線
４： 位相選択回路
５： フリップフロップ回路
６： 入力クロック選択回路
７，７ｘ： 分周回路
８，９，１１： 位相同期回路（ＰＬＬ回路）
１０： インバータ回路
１２ａ： 第１クロックツリー
１２ｂ： 第２クロックツリー
１３ａ： 第１タイミング補正回路
１３ｂ： 第１タイミング補正回路
１４： インバータ回路
１５ａ〜１５ｄ： 論理積回路
１６： 論理和回路
１７： 差動アンプ回路
１８： インバータ回路
１９ａ，１９ｂ： 論理積回路
２０： 論理和回路
２１，３０，３１： 本発明に係るタイミング調整回路システム
２２，２８： 信号処理回路（同期式回路群）
２３，２９： クロックツリー回路
２４： 選択信号生成回路
２５： クロックチェック回路
２６： エッヂカウント回路
２７： 選択信号出力回路
４０： 電圧検出回路
４１： 温度検出回路
４２ａ，４２ｂ，４２ｃ： コンパレータ
４３ａ，４３ｂ： バッファ
４４： 電圧検出信号制御回路
４５： 温度検出信号制御回路
５０，５１： 起動信号生成回路内蔵の本発明に係るタイミング調整回路システム
５２，５３，５４： 抵抗素子
５５： ダイオード
Ｃ０，Ｃ０’： 基準クロック信号
Ｃ０ｘ： 第２基準クロック信号
Ｃ１，Ｃ１’： 位相調整前の第１入力クロック信号
Ｃ２ｘ： 第２の分周回路の出力信号
Ｃ２，Ｃ２’： 遅延クロック信号
Ｃ３，Ｃ３’： 参照クロック信号
Ｃ４，Ｃ４’： 位相調整後の第１入力クロック信号
Ｃ４ａ〜Ｃ４ｄ： クロック信号Ｃ６ａ〜Ｃ６ｄで調整したフリップフロップの出力
Ｃ５： 選択入力クロック信号
Ｃ６，Ｃ６ａ〜Ｃ６ｄ： 位相調整用の複数のクロック信号
ＣＨＫ，ＣＨＫ’： 起動信号
ＣＫ０： 第１タイミング補正回路への入力信号
ＣＫ１： 第１タイミング補正回路からの出力信号
Ｃｅｎｄ： 位相調整終了信号
Ｃｓｙｓ，Ｃｓｙｓ’： システムクロック信号
ＣＸ： クロック信号
ＤＡＯＫ： 内部データのデータ確定時点
ＤＡｘ： 内部データ
ＩＰ： 差動アンプ回路の非反転入力端子
ＩＮ： 差動アンプ回路の反転入力端子
ＩＮ１： インバータ遅延回路の入力信号
Ｏｃ： フリップフロップの出力Ｃ４ａの立ち上りエッヂ
ＯＮ： 差動アンプ回路の反転出力端子
ＯＰ： 差動アンプ回路の非反転出力端子
ＯＵＴ１： インバータ遅延回路の出力信号
ＰＤｃ： 位相調整前の第１入力クロック信号の論理状態
ＰＥｃ： クロック信号Ｃ６ａの立ち上りエッヂ
Ｓ１，Ｓ１ａ，Ｓ１ｂ，Ｓ１ａ’，Ｓ１ｂ’： 選択信号
Ｓ２： 入力選択信号
Ｓｅｒｒ，Ｓｅｒｒ’： エラー評価信号
Ｓｆ，Ｓｆｘ： 位相差検出信号
ＴＣｅ１： 位相調整期間終了判定点
ＴＯ１： 温度変動判定信号
ＴＯ１ａ： 温度変動判定点
ＴＴＣ： 温度変化を起動信号とした位相調整期間
ＶＣ１： 電圧制御発振回路の初段差動アンプ回路の出力信号
ＶＣ２： 電圧制御発振回路の２段目差動アンプ回路の出力信号
ＶＣ３： 電圧制御発振回路の３段目差動アンプ回路の出力信号
ＶＣ４： 電圧制御発振回路の最終段差動アンプ回路の出力信号
ＶＣＯＯＵＴ： 電圧制御発振回路の出力信号
ＶＣｅ１〜ＶＣｅ４： 位相調整期間終了判定点
ＶＤＤ： 電源電圧
ＶＮ： 反転信号
ＶＯ１，ＶＯ２： 電源電圧変動判定信号
ＶＯ１ａ，ＶＯ１ｂ： 電源電圧変動判定点
ＶＯ２ａ，ＶＯ２ｂ： 電源電圧変動判定点
ＶＰ： 帰還信号
ＶＲＥＦ 温度検出用基準電圧
ＶＴｃ１〜ＶＴｃ４： 電圧変化を起動信号とした位相調整期間
ＶＴＭＰ： 温度上昇判定電圧
ＶＴＨ１，ＶＴＨ２： 電圧検出用閾値電圧
Ｘ６ａ〜Ｘ６ｄ： 位相差パルス出力信号
ＸＡ〜ＸＤ： カウント出力信号
ＸＳ１ａ，ＸＳ１ｂ： 反転選択信号
ＸＳ２： 反転入力選択信号
【特許請求の範囲】
【請求項１】
入力信号として受け付けた２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路と、前記位相比較回路から出力された前記位相差検出信号の電圧値に応じた周波数で発振する基準クロック信号を出力する電圧制御発振回路を有してなる位相同期回路と、
入力信号として受け付けた位相の異なる同一周波数の複数のクロック信号の１つを選択して位相調整用の参照クロック信号として出力する位相選択回路と、
外部から入力される第１入力クロック信号の信号レベルの変化タイミングを前記位相選択回路から出力される前記参照クロック信号の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路と、を備えてなり、
前記２つの入力クロック信号の一方側として、前記位相調整後の前記第１入力クロック信号を前記位相比較回路に入力可能に構成し、
前記２つの入力クロック信号の他方側として、前記電圧制御発振回路から出力される前記基準クロック信号が所定の外部回路を経由して得られる遅延クロック信号を前記位相比較回路にフィードバック可能に構成されていることを特徴とする位相調整回路装置。
【請求項２】
前記位相選択回路に入力される前記複数のクロック信号が、前記電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号、または、前記複数の発振信号に基づいて生成された信号であることを特徴とする請求項１に記載の位相調整回路装置。
【請求項３】
入力信号として受け付けた２つの入力クロック信号の位相差に応じた電圧の第２位相差検出信号を出力する第２位相比較回路と、前記第２位相比較回路から出力された前記第２位相差検出信号の電圧値に応じた周波数で発振する第２基準クロック信号を出力する第２電圧制御発振回路を有してなる第２位相同期回路を備え、
前記位相選択回路に入力される前記複数のクロック信号が、前記第２電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号、または、前記複数の発振信号に基づいて生成された信号であることを特徴とする請求項１に記載の位相調整回路装置。
【請求項４】
前記位相調整前の前記第１入力クロック信号と、前記位相調整後の前記第１入力クロック信号の何れか一方を択一的に選択する入力クロック選択回路を備え、
前記入力クロック選択回路で選択された前記位相調整前または前記位相調整後の前記第１入力クロック信号が前記２つの入力クロック信号の一方として前記位相差検出信号に入力可能に構成されていることを特徴とする請求項１〜３の何れか１項に記載の位相調整回路装置。
【請求項５】
前記位相選択回路に入力された前記複数のクロック信号の１つを選択するための選択信号を外部から入力可能に構成されていることを特徴とする請求項１〜４の何れか１項に記載の位相調整回路装置。
【請求項６】
前記電圧制御発振回路から出力される前記基準クロック信号を使用する同期式回路群における所定の同期式回路動作におけるタイミングエラー量を評価するエラー評価信号を入力信号として受け付け、前記エラー評価信号に基づいて、前記位相選択回路に入力された前記複数のクロック信号の１つを選択するための選択信号を生成する選択信号生成回路を備えることを特徴とする請求項１〜４の何れか１項に記載の位相調整回路装置。
【請求項７】
前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け可能に構成され、前記起動信号の入力に応じて前記位相調整動作が活性化されることを特徴とする請求項１〜６の何れか１項に記載の位相調整回路装置。
【請求項８】
請求項６に記載の位相調整回路装置と、前記電圧制御発振回路から出力される前記基準クロック信号を使用する同期式回路群を備えてなり、
前記エラー評価信号が、前記同期式回路群において生成され前記選択信号生成回路に入力可能に構成されていることを特徴とするタイミング調整回路システム。
【請求項９】
請求項８に記載されたタイミング調整回路システムにおいて、
前記タイミング調整回路システム内に備えられた位相調整回路装置が、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け、前記起動信号の入力に応じて前記位相調整動作を起動可能に構成され、
前記タイミング調整回路システムに供給される電源電圧の電圧変動を検知して、前記起動信号を生成する回路を備えることを特徴とするタイミング調整回路システム。
【請求項１０】
請求項８に記載されたタイミング調整回路システムにおいて、
前記タイミング調整回路システム内に備えられた位相調整回路装置が、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け、前記起動信号の入力に応じて前記位相調整動作を起動可能に構成され、
前記タイミング調整回路システムを構成する半導体基板の温度変動を検知して、前記起動信号を生成する回路を備えることを特徴とするタイミング調整回路システム。
【請求項１】
入力信号として受け付けた２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路と、前記位相比較回路から出力された前記位相差検出信号の電圧値に応じた周波数で発振する基準クロック信号を出力する電圧制御発振回路を有してなる位相同期回路と、
入力信号として受け付けた位相の異なる同一周波数の複数のクロック信号の１つを選択して位相調整用の参照クロック信号として出力する位相選択回路と、
外部から入力される第１入力クロック信号の信号レベルの変化タイミングを前記位相選択回路から出力される前記参照クロック信号の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路と、を備えてなり、
前記２つの入力クロック信号の一方側として、前記位相調整後の前記第１入力クロック信号を前記位相比較回路に入力可能に構成し、
前記２つの入力クロック信号の他方側として、前記電圧制御発振回路から出力される前記基準クロック信号が所定の外部回路を経由して得られる遅延クロック信号を前記位相比較回路にフィードバック可能に構成されていることを特徴とする位相調整回路装置。
【請求項２】
前記位相選択回路に入力される前記複数のクロック信号が、前記電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号、または、前記複数の発振信号に基づいて生成された信号であることを特徴とする請求項１に記載の位相調整回路装置。
【請求項３】
入力信号として受け付けた２つの入力クロック信号の位相差に応じた電圧の第２位相差検出信号を出力する第２位相比較回路と、前記第２位相比較回路から出力された前記第２位相差検出信号の電圧値に応じた周波数で発振する第２基準クロック信号を出力する第２電圧制御発振回路を有してなる第２位相同期回路を備え、
前記位相選択回路に入力される前記複数のクロック信号が、前記第２電圧制御発振回路で生成される位相の異なる同一周波数の複数の発振信号、または、前記複数の発振信号に基づいて生成された信号であることを特徴とする請求項１に記載の位相調整回路装置。
【請求項４】
前記位相調整前の前記第１入力クロック信号と、前記位相調整後の前記第１入力クロック信号の何れか一方を択一的に選択する入力クロック選択回路を備え、
前記入力クロック選択回路で選択された前記位相調整前または前記位相調整後の前記第１入力クロック信号が前記２つの入力クロック信号の一方として前記位相差検出信号に入力可能に構成されていることを特徴とする請求項１〜３の何れか１項に記載の位相調整回路装置。
【請求項５】
前記位相選択回路に入力された前記複数のクロック信号の１つを選択するための選択信号を外部から入力可能に構成されていることを特徴とする請求項１〜４の何れか１項に記載の位相調整回路装置。
【請求項６】
前記電圧制御発振回路から出力される前記基準クロック信号を使用する同期式回路群における所定の同期式回路動作におけるタイミングエラー量を評価するエラー評価信号を入力信号として受け付け、前記エラー評価信号に基づいて、前記位相選択回路に入力された前記複数のクロック信号の１つを選択するための選択信号を生成する選択信号生成回路を備えることを特徴とする請求項１〜４の何れか１項に記載の位相調整回路装置。
【請求項７】
前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け可能に構成され、前記起動信号の入力に応じて前記位相調整動作が活性化されることを特徴とする請求項１〜６の何れか１項に記載の位相調整回路装置。
【請求項８】
請求項６に記載の位相調整回路装置と、前記電圧制御発振回路から出力される前記基準クロック信号を使用する同期式回路群を備えてなり、
前記エラー評価信号が、前記同期式回路群において生成され前記選択信号生成回路に入力可能に構成されていることを特徴とするタイミング調整回路システム。
【請求項９】
請求項８に記載されたタイミング調整回路システムにおいて、
前記タイミング調整回路システム内に備えられた位相調整回路装置が、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け、前記起動信号の入力に応じて前記位相調整動作を起動可能に構成され、
前記タイミング調整回路システムに供給される電源電圧の電圧変動を検知して、前記起動信号を生成する回路を備えることを特徴とするタイミング調整回路システム。
【請求項１０】
請求項８に記載されたタイミング調整回路システムにおいて、
前記タイミング調整回路システム内に備えられた位相調整回路装置が、前記位相選択回路のクロック選択動作による位相調整動作を起動させる起動信号を外部から受け付け、前記起動信号の入力に応じて前記位相調整動作を起動可能に構成され、
前記タイミング調整回路システムを構成する半導体基板の温度変動を検知して、前記起動信号を生成する回路を備えることを特徴とするタイミング調整回路システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００７−３００５９１（Ｐ２００７−３００５９１Ａ）
【公開日】平成１９年１１月１５日（２００７．１１．１５）
【国際特許分類】
【出願番号】特願２００６−２１４２９２（Ｐ２００６−２１４２９２）
【出願日】平成１８年８月７日（２００６．８．７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１９年１１月１５日（２００７．１１．１５）
【国際特許分類】
【出願日】平成１８年８月７日（２００６．８．７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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