【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】一種類の多相クロックより多くの周波数の種類の単相クロックを得ることができるクロック生成回路及びその方法を提供する。
【解決手段】少なくともｎ個の位相補間器を有し、周波数がｆで位相差が１／（ｆ×ｍ）づつ異なるｍ相クロックを、周波数がｆで位相差が１／（ｆ×ｎ）づつ異なるｎ相クロックに変換するクロック変換回路１と、前記ｎ相クロック信号の一部又は全部を用いて、周波数（ｆ×ｎ）／Ａの単相クロック信号を生成する単相クロック生成回路２と、前記位相補間器に設定する内分比を制御する制御回路とを有し、前記各位相補間器は、前記ｍ相の内の異なる二つのクロックを入力し、それらのタイミング差を、制御回路により設定した内分比で分割した遅延時間のクロックを生成して出力し、前記制御回路は、基準クロックと、回路の末端で分配されたクロックとのタイミングとが一致するように内分比を制御する。 （もっと読む）

【課題】位相誤差を補償しながら設定可能な位相オフセットで多相信号を生成するための方法等を提供する。
【解決手段】一実施形態において、回路は、第１の周波数及び第１の位相を有する第１の周期信号を生成する第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）と、第２の周波数及び第２の位相を有する第２の周期信号を生成する第２のＬＣＶＣＯとを有し、第２の位相は、９０度オフセットで第１の位相に対してオフセットされる。 （もっと読む）

【課題】冗長構成を有するとともにクロックの同期が確実に行えるクロック生成装置、及び、クロック同期方法を提供する。
【解決手段】クロック生成装置は、クロックＣ１、クロックＣ２をそれぞれ出力するＶＣＸＯ１４、２４と、クロックＣ１又はクロックＣ２が供給されるとともに主たる機能に使用される主機能部３１に設けられ、クロックＣ１及びクロックＣ２の位相を比較し、クロックＣ１及びクロックＣ２の位相ずれの情報を含む位相差情報を生成する位相比較器３３と、この位相差情報に基づいてＶＣＸＯ２４に出力する制御電圧を調整し、クロックＣ１の位相にクロックＣ２の位相を同期させる第２制御部２２と、を有する。 （もっと読む）

【課題】入力信号と出力信号の位相差の増大を抑制すること。
【解決手段】本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、リファレンス電位を基準として生成した出力電圧を、複数の遅延素子に供給する遅延素子用電源回路と、出力電圧がリファレンス電位の一定範囲内にあるか否かを検出し、出力電圧が一定範囲内にない場合、ロック調整動作を停止させるＤＬＬ動作信号をＤＬＬ回路に出力する検出回路と、を有する。 （もっと読む）

【課題】 従来の送信装置では、クロックとデータとの間のスキューが変動した場合にも高精度の通信を実現することが困難であった。
【解決手段】 Ｎ（Ｎは自然数）ビットの第１のパラレルデータ信号を、基準クロックをＮ逓倍した第１変換クロックでパラレル／シリアル変換を行い、Ｎ×Ｋ（Ｋは自然数）ビットの第２のパラレルデータ信号を、基準クロックをＮ×Ｋ逓倍した第２変換クロックでパラレル／シリアル変換を行う。 （もっと読む）

【課題】クロック生成回路において、カウンタ回路のスタックやロック動作の遅延を防止する。
【解決手段】位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。サンプリング回路１３０は、サンプリング周期内に位相判定信号ＰＤ０の論理レベルが変化した場合に位相判定信号ＰＤ２を固定する連続判定回路１３２と、位相判定信号ＰＤ１がハイレベルを示すまで位相判定信号ＰＤ２をハイレベルに固定する初期動作回路１３３と、位相判定信号ＰＤ１がハイレベルを示した後、連続判定回路１３２の動作を無効化する無効化回路１３４とを備える。 （もっと読む）

【課題】インパルス状の外乱が生じる環境でも、精度の良い周波数同期を確立することができる周波数同期装置を得ること。
【解決手段】再生周波数を受信信号に同期させる周波数同期制御を行う周波数同期装置であって、受信信号に基づいて周波数偏差を求める周波数偏差検出部２と、周波数偏差の時間変化量を算出する差分部３と、時間変化量に基づいて、前記周波数偏差を周波数制御値として用いるか否かを示す制御値選択信号を生成する観測部６と、制御値選択信号が周波数偏差を周波数制御値として用いないことを示す値であった場合には、過去の周波数制御値に基づいてその時点での周波数制御値の推定値である推定制御値を求め、求めた推定制御値を周波数制御値として選択するホールド部７と、を備える。 （もっと読む）

【課題】デューティサイクルエラーを最小化し、消費電流を減少させる。
【解決手段】信号周波数変更回路は、クロック信号を遅延制御信号に相応する第１遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第１遅延時間に比べて小さい第２遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線；位相固定完了信号を生成する検出部；前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備える。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【課題】リファレンス信号を取得できている状態において動作環境が通常のものから一時的に外れた場合でも、自走用制御信号を精度良く得ることができる基準周波数発生器を提供する。
【解決手段】基準周波数発生器は、電圧制御発振器と、位相比較器と、温度センサと、制御部と、を備える。制御部は、ＧＰＳ受信機からの１ＰＰＳ信号が供給されなくなると、ループフィルタから出力される制御電圧信号に代えて、自走用制御電圧信号を生成して電圧制御発振器を制御する。制御部は、電圧制御発振器が動作している経過時間に応じて、前記自走用制御電圧信号を決定する。また、この制御部は、１ＰＰＳ信号を取得できているときに時系列で記憶された制御電圧信号から、温度センサの検出値が設定温度範囲から外れたときの制御電圧信号を除外した上で、残りの制御電圧信号の変化に基づいて前記自走用制御電圧信号を決定することができる。 （もっと読む）

【課題】原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成可能な遅延ロックドループ回路を実現する。
【解決手段】遅延素子（１０）は、基準クロック信号の立ち上がり（又は立ち下がり）から、ループフィルタ（４０）の出力に基づいた量だけ遅延して変化する遅延クロック信号を生成する。信号生成回路（２０）は、基準クロック信号の立ち上がり及び立ち下がり並びに遅延クロック信号の変化に応じて相補的に変化する二つの信号を生成する。チャージポンプ回路（３０）は、ループフィルタ（４０）に対して、これら二つの信号に従って、基準クロック信号の立ち上がり（又は立ち下がり）から遅延クロック信号の変化までの間プッシュ動作（又はプル動作）を、遅延クロック信号の変化から基準クロック信号の立ち下がり（又は立ち上がり）までの間プル動作（又はプッシュ動作）を行う。 （もっと読む）

【課題】搬送波からクロック信号の抽出が出来ないときも内部動作が停止することなく通信動作を行うことができる非接触インタフェース技術を提供する。
【解決手段】変調された搬送波をアンテナ(１０)から入力し、入力した搬送波から抽出したクロック信号（ＣＬＫＲＥＦ）に基づいて内部クロック信号（ＣＬＫＰＬＬ）を生成し、内部クロック信号に同期動作する半導体装置(１１)において、抽出されたクロック信号を入力して内部クロック信号を生成するＰＬＬ回路(１３)に、前記搬送波から抽出されたクロック信号が離散的に途切れた場合に内部クロック信号をその直前の周波数に維持させる電圧制御発振機能を搭載する。これにより、前記搬送波から抽出されるクロック信号が途切れてもデコードやバスインタフェースなどの内部のデータ処理を継続することができる。 （もっと読む）

【課題】参照信号と補間信号間の位相関係を確実に保持し、より小さく、より簡単な構成の装置を実現するために応用可能な位相補間器を提供する。
【解決手段】位相補間器は、２つの可調整遅延器３０及び３１、可調整遅延器３０で遅延された信号と可調整遅延器３１で遅延された信号との位相差を検出する位相比較器３２、位相比較器３２の出力を積分する積分器３３、可調整遅延器３０及び３１の制御電圧を設定する乗算器３４−１、３４−２を備える。位相比較器３２と積分器３３を備えるフィードバックループは、可調整遅延器３０の遅延量を制御し、｛ＡＣＫ１、ＡＣＫ２｝及びＩＣＫ間の位相関係を確実に保持し、安定なＩＣＫ位相を実現する。 （もっと読む）

【課題】誤検出することなく、デッドロック状態を正確に検出することができるデッドロック検出回路を提供する。
【解決手段】デッドロック検出回路は、ＰＬＬ回路のデッドロック状態を検出するものであり、ＰＬＬ回路の電圧制御発振器の出力信号を分周して、第１の分周クロックを出力するＰＬＬ内蔵分周器と、電圧制御発振器の出力信号を分周して、ＰＬＬ回路の位相比較器へのフィードバッククロックとなる第２の分周クロックを出力するフィードバック分周器と、第１の分周クロックの周期によって決定される所定の期間に含まれる、第２の分周クロックのクロック数に基づいて、デッドロック状態であるか否かを表す判定信号を出力する誤ロック検出回路とを備えている。 （もっと読む）

【課題】大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。
【解決手段】クロック選択制御回路１００により、入力クロック信号のサイクルごとに、分周比に応じた一定サイクル時間を有する基準分周クロック信号と入力クロック信号との位相関係を示す位相計算値１１１を計算するとともに、位相調整信号に応じてその値を増減し、この位相計算値１１１に基づいて、出力動作のうち、基準分周クロック信号の位相と近いクロック信号を生成するための出力動作を指示する制御信号１０２，１０３を生成する。クロック選択回路１０１により、制御信号１０２，１０３に基づいて、入力クロック信号のクロックパルスをそのまま非反転で出力するか、反転して出力するか、マスクして出力しないか、のいずれかの出力動作を選択して実行することにより、出力クロック信号を生成する。 （もっと読む）

【課題】受信マージンを拡大可能な信号再生回路を提供する。
【解決手段】例えば、クロック信号ＣＬＫａ,ＣＬＫｂ,ＣＬＫｃを生成するクロック生成部ＣＬＫ＿ＧＥＮと、ＣＬＫａとＣＬＫｂの間、又はＣＬＫｂとＣＬＫｃの間にデータ信号Ｄｉのエッジが入り込んだ際に、位相検出信号（ＥＡＲＬＹ，ＬＡＴＥ）を生成するクロック・データ判定部ＣＤ＿ＪＧＥと、ウインドウ幅制御部ＷＷ＿ＣＴＬ等を設ける。ＣＬＫ＿ＧＥＮは、この位相検出信号に基づいて、前述したＤｉのエッジが入り込まないように、ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの全体位相を互いの位相差を保ったままで制御すると共に、ＷＷ＿ＣＴＬからの信号（Ｓｗｗ）に基づいて、ＣＬＫａとＣＬＫｂの位相差、およびＣＬＫｂとＣＬＫｃの位相差を制御する。 （もっと読む）

【課題】クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。 （もっと読む）

【課題】ＤＣＯの最低発振周波数を検出し、分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能な、新規かつ改良されたＰＬＬ回路を提供すること。
【解決手段】ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、搬送波周波数値を設定する搬送波周波数設定部と、搬送波周波数値が変化したことを検出する検出部と、搬送波周波数値が変化したことを示す信号に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測部と、を含むことを特徴とする、ＰＬＬ回路が提供される。 （もっと読む）

【課題】安価に構成することができる同期クロック生成回路を提供する。
【解決手段】角度検出器１０の出力する２相の角度信号Ｓ１とＳ２を、第１二乗回路１１と第２二乗回路１２でそれぞれ二乗し、それぞれの二乗信号を加算回路１４で加算し、加算回路１４の出力信号の直流成分をフィルタ１６で除去する。フィルタ１６の出力信号と基準電位とを比較するコンパレータ１８で矩形波に変換し、その矩形波の位相を移相器２０で所定量遅らせる。移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 （もっと読む）