クロック生成回路及びこれを備える半導体装置並びにデータ処理システム
【課題】クロック生成回路において、カウンタ回路のスタックやロック動作の遅延を防止する。
【解決手段】位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。サンプリング回路１３０は、サンプリング周期内に位相判定信号ＰＤ０の論理レベルが変化した場合に位相判定信号ＰＤ２を固定する連続判定回路１３２と、位相判定信号ＰＤ１がハイレベルを示すまで位相判定信号ＰＤ２をハイレベルに固定する初期動作回路１３３と、位相判定信号ＰＤ１がハイレベルを示した後、連続判定回路１３２の動作を無効化する無効化回路１３４とを備える。
【解決手段】位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。サンプリング回路１３０は、サンプリング周期内に位相判定信号ＰＤ０の論理レベルが変化した場合に位相判定信号ＰＤ２を固定する連続判定回路１３２と、位相判定信号ＰＤ１がハイレベルを示すまで位相判定信号ＰＤ２をハイレベルに固定する初期動作回路１３３と、位相判定信号ＰＤ１がハイレベルを示した後、連続判定回路１３２の動作を無効化する無効化回路１３４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック生成回路及びこれを備える半導体装置に関し、特に、ＤＬＬ回路のように位相調整された内部クロック信号を生成するクロック生成回路及びこれを備える半導体装置に関する。また、本発明は、このような半導体装置を備えるデータ処理システムに関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。
【０００３】
ＤＬＬ回路は、外部クロック信号と内部クロック信号の位相に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウント値に基づいて外部クロック信号を遅延させることにより内部クロック信号を生成するディレイラインとを備えている。カウンタ回路の初期値は、最小値又は最大値に設定されることがあり、この方式の場合、ＤＬＬ回路の初期化直後においては、位相判定結果にかかわらずカウンタ回路が強制的にカウントアップ又はカウントダウンされる。
【０００４】
図８は、上記の方式によるＤＬＬ回路の動作を説明するための図である。
【０００５】
図８は、外部クロック信号ＣＫの波形と、ＤＬＬ回路の出力信号である内部クロック信号ＬＣＬＫ（不図示）との関係を示す波形図である。図８に示すように、ＤＬＬ回路の初期化時において内部クロック信号ＬＣＬＫの立ち上がりエッジが符号Ａの位置にある場合、内部クロック信号の位相を外部クロック信号ＣＫよりも進める（ＤＬＬ回路内のカウンタ回路をカウントダウンして、可変遅延回路であるディレイラインのディレイ値を小さくする）ことによって外部クロック信号ＣＫの立ち上がりエッジ＃０に同期させれば、最も短時間でＤＬＬ回路をロックさせることができる。しかしながら、カウンタ回路の初期値が、既に最小値に設定されている場合（即ち、可変遅延回路であるディレイラインが最少ディレイ値に設定されている場合）には、これ以上のカウントダウン（ディレイ値の更なる縮小）ができないことから、時間軸的な視点において、外部クロック信号ＣＫの次の立ち上がりエッジ＃１に同期するように、内部クロック信号の位相を遅らせる（カウンタ回路をカウントアップする）必要がある。すなわち、ＤＬＬ回路の初期化後のＤＬＬ回路の可変遅延回路の遅延制御により、外部クロック信号ＣＫと内部クロック信号ＬＣＬＫとの位相がマッチングすることを示す「ロック」に至るまでの位相調整制御においては、位相比較とその結果に従ってディレイラインの遅延調整を繰り返し実行する初期の位相制御期間に、内部クロック信号の立ち上がりエッジが領域Ｂ（正確には、外部クロック信号ＣＫのＨｉｇｈ期間）に位置している場合は、位相比較の結果がカウントダウンを示しているにもかかわらず、強制的にカウントアップを行う必要がある。尚、位相比較は、外部クロック信号ＣＫの立ち上がりエッジに対して行う例である。また、これ以降の説明において、位相比較結果が「カウントダウンを示す」を単に「カウントダウン」と呼び、「カウントアップを示す」を単に「カウントアップ」と呼ぶことがある。外部クロック信号と内部クロック信号との位相がマッチングすることを示すロックを、「ＤＬＬロック」と呼ぶことがある。尚、マッチングとは、時間軸的な視点において、複数回の位相比較結果が、所定の結果パターンに合致することを示す場合があり、単に一回の位相比較結果が一致したことを示すことでない場合があることに注意が必要である。
【０００６】
このような強制的なカウントアップ動作は、当然ながら、ＤＬＬ回路がロックする際に解除する必要がある。このため、ＤＬＬ回路がロックする際に現れる特徴、言い換えればロックに至る直前、例えば、内部クロック信号が、外部クロック信号の立ち上がりエッジ＃１に近づき、位相比較の結果がカウントダウンとカウントアップを交互に繰り返すといった特徴が検出された場合には、強制的なカウントアップ動作を終了し、位相比較の結果に基づいて通常通りカウントダウン又はカウントアップが行われる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２１７９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したＤＬＬロック時に現れる特徴は、ＤＬＬロック時のみならず、電源変動などのノイズを受けた場合にも現れることがある。一例として、内部クロック信号ＬＣＬＫの立ち上がりエッジがまだ図８に示す領域Ｂに位置しており、位相比較結果（カウントダウン）によらず強制的なカウントアップを実施している期間中であるにもかかわらず、様々なノイズの影響で位相比較の結果がカウントダウンから一時的にカウントアップに変化した場合、ノイズが消えると位相比較の結果は再びカウントダウンに戻ることから、かかる比較結果の遷移をＤＬＬロック（内部クロック信号のエッジが、外部クロック信号ＣＫのエッジ＃１に到達した）と誤認してしまうおそれがある。他の例として、内部クロック信号の立ち上がりエッジが図８に示す領域Ｂから領域Ｃに移動した直後（すなわち、位相比較の結果がカウントダウンからカウントアップに変化した直後）に、ノイズの影響で内部クロック信号の立ち上がりエッジが領域Ｃから領域Ｂに戻ってしまった場合、位相比較の結果は再びカウントダウンに戻ることから、かかる比較結果の遷移をＤＬＬロックと誤認してしまうおそれがある。これらの誤認が生じると、強制的なカウントアップ動作が解除されることから、実際にカウントダウンが進められ、立ち上がりエッジ＃０を目指して位相が進められてしまう。
【０００９】
ところが、本例では符号Ａの位置がカウンタ回路の最小値に対応しており、これ以上カウントダウンすることはできない。つまり、符号Ａの位置でカウンタ回路がスタックしてしまい、それ以上の位相調整が不可能となってしまう。つまり、前述の様にディレイラインを最小のディレイ値に設定しても外部クロック信号の立ち上がりエッジ＃０に到達しないことから、この位相調整制御がスタックすることを示す。
【００１０】
このような問題は、ＤＬＬ回路に限らず、位相比較の結果に基づいて内部クロック信号の位相を調整するクロック生成回路において共通に生じる問題である。
【課題を解決するための手段】
【００１１】
本発明によるクロック生成回路は、第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、サンプリング周期ごとに前記第１の位相判定信号をサンプリングし、これに基づいて第２の位相判定信号を生成するサンプリング回路と、前記第２の位相判定信号に基づいて、第３のクロック信号を生成するクロック生成部と、を備え、前記サンプリング回路は、前記サンプリング周期ごとに前記第１の位相判定信号をサンプリングするサンプリング部と、所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記第２の位相判定信号の論理レベルの変化を禁止する連続判定回路と、初期化後、前記サンプリング部にサンプリングされた前記第１の位相判定信号が所定の論理レベルを示すまで、前記第２の位相判定信号の論理レベルを前記所定の論理レベルに固定する初期動作回路と、前記サンプリング部にサンプリングされた前記第１の位相判定信号が前記所定の論理レベルを示した後、前記連続判定回路の動作を無効化する無効化回路と、を備えることを特徴とする。
【００１２】
また、本発明による半導体装置は、ハイとロウの期間で一サイクルをそれぞれ構成する第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、少なくとも前記第１の位相判定信号に基づいて第２の位相判定信号を生成するサンプリング回路と、前記第２の位相判定信号に基づいて、前記第１のクロック信号に所定の遅延量を与えることによって前記第１のクロック信号を遅延させた第３のクロック信号を生成し、且つ、前記第３のクロック信号に対応した前記第２のクロック信号を生成するクロック生成部と、を備え、前記サンプリング回路は、前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号によらず前記遅延量を増す信号とし、且つ、前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間からロウ期間に到達し、且つ、ロウ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を増す信号とし、且つ、前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のロウ期間からハイ期間に到達したとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を減ずる信号とする、ことを特徴とするクロック生成回路を備える。
【発明の効果】
【００１３】
本発明によれば、所定の期間内に第１の位相判定信号の論理レベルが変化した場合、第２の位相判定信号の論理レベルの変化を禁止する連続判定回路を備えていることから、図８に示した領域Ｂから領域Ｃへ移動する際における位相判定信号の遷移や、ノイズによる第１の位相判定信号の一時的な遷移が無視される。これにより、カウンタ回路がスタックするという従来の問題を解決することが可能となる。
【００１４】
しかも、サンプリングされた第１の位相判定信号が所定の論理レベルを示した場合には、連続判定回路のその後の動作を無効化する無効化回路を備えていることから、連続判定回路の動作に起因するＤＬＬロックの遅れも生じない。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】サンプリング回路１３０の構成をより詳細に示す回路図である。
【図４】ＤＬＬ回路１００の動作を説明するための動作波形図である。
【図５】ＤＬＬ回路１００の動作を説明するための別の動作波形図である。
【図６】無効化回路１３４を設けなかった場合の問題を説明するための動作波形図である。
【図７】半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【図８】外部クロック信号ＣＫと内部クロック信号のアクティブエッジとの位置関係を説明するための図である。
【発明を実施するための形態】
【００１６】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、外部クロック信号ＣＫ（第１のクロック信号）の立ち上がりエッジに向けて、内部クロック信号ＬＣＬＫの位相を制御するカウント値を更新する位相調整制御において、内部クロック信号ＬＣＬＫが、第１のクロック信号の立ち上がりエッジ(＃１)前に必ず訪れる（出現する）第１のクロック信号の立ち下がりエッジを超える（時間軸的には「過ぎる」）までは連続判定回路による動作を有効とする。且つし、内部クロック信号が、第１のクロック信号の立ち下がりエッジを時間軸的に超えた後は連続判定回路による動作を無効とし、位相判定結果を可変遅延回路の遅延量に反映することを技術思想とするものである。つまり、連続判定回路が除去すべきノイズは、第１のクロック信号の立ち下がりエッジを超えるまで又は超える際に生じるノイズであることから、第１のクロック信号の立ち下がりエッジを超えた後は連続判定回路の動作は不要であり、むしろ、連続判定回路をそのまま動作させるとＤＬＬロックの判定時間に遅れが生じることから、第１のクロック信号の立ち下がりエッジを超えた後は連続判定回路の動作を無効化する。
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１９】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３及びデータ入出力端子１４を備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
【００２０】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路１００に供給する。
【００２１】
ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御された内部クロックＬＣＬＫを生成し、これを少なくともデータ入出力回路７０に供給する。図１に示すように、ＤＬＬ回路１００には、クロック生成部１１０、位相判定回路１２０、サンプリング回路１３０、分周回路１４０及びレプリカ回路１５０が含まれている。ＤＬＬ回路１００の詳細について後述する。
【００２２】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３、データ入出力回路７０及びＤＬＬ回路１００などに供給される。図１に示すように、内部コマンドＩＣＭＤのうちリセット信号ＲＳＴについては、少なくともＤＬＬ回路１００に供給される。
【００２３】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００２４】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００２５】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００２６】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０には出力バッファ７１が含まれており、リード動作時においては内部クロックＬＣＬＫに同期して出力バッファ７１からリードデータＤＱが出力される。尚、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。
【００２７】
以上が本実施形態による半導体装置１０の全体構成である。次に、ＤＬＬ回路１００について詳細に説明する。
【００２８】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２９】
図２に示すように、ＤＬＬ回路１００は、クロック生成部１１０、位相判定回路１２０、サンプリング回路１３０、分周回路１４０及びレプリカ回路１５０を含んでいる。
【００３０】
クロック生成部１１０は、内部クロック信号ＩＣＬＫに基づいて出力用の内部クロック信号ＬＣＬＫを生成する回路ブロックであり、ディレイライン１１１及びカウンタ回路１１２を含んでいる。ディレイライン１１１は、内部クロック信号ＩＣＬＫを遅延させることによって出力用の内部クロック信号ＬＣＬＫを生成する回路であり、その遅延量はカウンタ回路１１２のカウント値によって定められる。特に限定されるものではないが、ディレイライン１１１には、相対的に粗い調整ピッチで内部クロック信号ＩＣＬＫを遅延させるコース（Ｃｏａｒｓｅ）ディレイラインと、相対的に細かい調整ピッチで内部クロック信号ＩＣＬＫを遅延させるファイン（Ｆｉｎｅ）ディレイラインを含んでいることが好ましい。
【００３１】
また、カウンタ回路１１２には、図１に示したコマンドデコーダ３２からリセット信号ＲＳＴが供給される。リセット信号ＲＳＴが入力されると、カウンタ回路１１２のカウント値は初期値にリセットされる。本実施形態においては、カウンタ回路１１２の初期値は最小値に設定されている。最小値とは、ディレイライン１１１の遅延量が、もうこれ以上小さくできないという意味の最小となるカウント値である。
【００３２】
図２に示すように、内部クロック信号ＬＣＬＫは、レプリカ回路１５０に供給される。レプリカ回路１５０は、図１に示した出力バッファ７１と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してフィードバッククロック信号ｆｂＣＬＫを出力する。これにより、フィードバッククロック信号ｆｂＣＬＫの位相は、出力信号（リードデータ）ＤＱの位相と正確に一致することになる。但し、レプリカ回路１５０を構成するトランジスタのサイズとしては、出力バッファ７１を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。尚、レプリカ回路１５０には、クロック入力回路２１と実質的に同一の回路構成をも含む。
【００３３】
フィードバッククロック信号ｆｂＣＬＫ及び内部クロック信号ＩＣＬＫは、位相判定回路１２０に供給される。位相判定回路１２０は、内部クロック信号ＩＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差を検出する回路である。上述の通り、フィードバッククロック信号ｆｂＣＬＫの位相はリードデータＤＱの位相と一致するよう、ディレイライン１１１によって調整されるが、電圧や温度などディレイライン１１１の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＫ，／ＣＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相判定回路１２０はこのような変化を検出し、内部クロック信号ＩＣＬＫ（外部クロック信号ＣＫ）に対してフィードバッククロック信号ｆｂＣＬＫの位相が進んでいるか或いは遅れているかを判定する。判定は内部クロック信号ＩＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤ０としてサンプリング回路１３０に供給される。
【００３４】
サンプリング回路１３０は、サンプリング周期ごとに位相判定信号ＰＤ０をサンプリングし、これに基づいて位相判定信号ＰＤ２を生成する回路であり、サンプリング部１３１と、連続判定回路１３２と、初期動作回路１３３と、無効化回路１３４とを含んでいる。
【００３５】
サンプリング部１３１は、サンプリング周期を規定するサンプリングクロック信号ＬＣＹＣ０１，０２に同期して、位相判定信号ＰＤ０をサンプリングする回路である。ここで、サンプリングクロック信号ＬＣＹＣ０１，０２は、分周回路１４０によって生成される信号である。分周回路１４０は、内部クロック信号ＩＣＬＫを分周することによって、より周波数の低いサンプリングクロック信号ＬＣＹＣ０１，０２及びセット信号ＳＥＴを生成する回路であり、特に限定されるものではないが、分周数は１６又は３２に設定することができる。したがって、例えば、分周回路１４０が内部クロック信号ＩＣＬＫを１６分周する場合には、内部クロック信号ＩＣＬＫの１６サイクルごとにサンプリングクロック信号ＬＣＹＣ０１，０２及びセット信号ＳＥＴが活性化することになる。この場合、サンプリング周期は１６クロックサイクルとなる。サンプリング周期は、外部クロック信号ＣＫ（／ＣＫ）の１６クロックサイクルであることは言うまでもない。
【００３６】
連続判定回路１３２は、サンプリング周期内において位相判定信号ＰＤ０の論理レベルが変化したか否かを判定する回路である。言い換えれば、内部クロック信号ＩＣＬＫの立ち上がりエッジが、図８における外部クロック信号ＣＫの領域Ｂから領域Ｃへ移行したか否かを判定する回路である。位相判定回路１２０の判定の結果、サンプリング周期内において位相判定信号ＰＤ０の論理レベルが変化しなかった（即ち、内部クロック信号ＩＣＬＫの立ち上がりエッジが、領域Ｂに存在する）場合には、連続判定回路１３２の出力である更新イネーブル信号ＣＮ２が活性化（Ｈｉｇｈ）される。これに対し、サンプリング周期内において位相判定信号ＰＤ０の論理レベルが変化した（即ち、内部クロック信号ＩＣＬＫの立ち上がりエッジが、領域Ｃに移動した）場合には、更新イネーブル信号ＣＮ２は（Ｌｏｗ）非活性化される。連続判定回路１３２の出力である更新イネーブル信号ＣＮ２は、無効化回路１３４を介してサンプリング部１３１に供給される。後述するように、サンプリング部１３１にはラッチ回路が含まれており、連続判定回路１３２の出力である更新イネーブル信号ＣＮ２が活性化（Ｈｉｇｈ）されている場合にそのラッチ回路のラッチ動作が行われ、位相判定信号ＰＤ２の変化が許可される。これに対し、更新イネーブル信号ＣＮ２が非活性化（Ｌｏｗ）されている場合には、ラッチ回路によるラッチ動作が行われず、その結果、位相判定信号ＰＤ２の変化が禁止される。
【００３７】
初期動作回路１３３は、図１に示したコマンドデコーダ３２からリセット信号ＲＳＴが入力された後、サンプリング部１３１にサンプリングされた位相判定信号ＰＤ１がハイレベルとなるまでの期間（即ち、内部クロック信号ＩＣＬＫの立ち上がりエッジが、領域Ｂに存在するまでの期間）、初期状態信号ＣＮ３を活性化（Ｌｏｗ）させることによって、位相判定信号ＰＤ２を強制的にハイレベルに固定する回路である。これは、本実施形態ではカウンタ回路１１２の初期値が最小値（遅延量最小）に設定されているからであり、ＤＬＬ回路の初期化直後においては位相判定信号ＰＤ０の論理レベルにかかわらずカウントアップを行う必要があるからである。
【００３８】
初期状態信号ＣＮ３は、無効化回路１３４にも供給されている。無効化回路１３４は、初期状態信号ＣＮ３が非活性化すると、つまり、サンプリング部１３１にサンプリングされた位相判定信号ＰＤ１がハイレベルを示す（即ち、内部クロック信号ＩＣＬＫの立ち上がりエッジが、領域Ｂから領域Ｃに遷移する）と、連続判定回路１３２の出力である更新イネーブル信号ＣＮ２を無効化する。したがって、初期状態信号ＣＮ３が非活性化された後は、連続判定回路１３２及び初期動作回路１３３はサンプリング部１３１の動作に何ら影響を与えなくなる。これにより、今後、位相判定信号ＰＤ０の結果は、位相判定信号ＰＤ２へ純粋に反映することとなる。
【００３９】
次に、サンプリング回路１３０の回路構成についてより詳細に説明する。
【００４０】
図３は、サンプリング回路１３０の構成をより詳細に示す回路図である。
【００４１】
図３に示すように、サンプリング部１３１は、従属接続されたラッチ回路２０１，２０２を備えている。ラッチ回路２０１は、サンプリングクロック信号ＬＣＹＣ０１に同期して位相判定信号ＰＤ０をラッチする回路であり、その出力は位相判定信号ＰＤ０１として次段のラッチ回路２０２に供給される。ラッチ回路２０２は、サンプリングクロック信号ＬＣＹＣ０２Ｃに同期して位相判定信号ＰＤ０１をラッチする回路であり、その出力は位相判定信号ＰＤ１として用いられる。また、インバータ２０３によって反転された位相判定信号ＰＤ１及び初期動作回路１３３より供給される初期状態信号ＣＮ３は、ＮＡＮＤゲート２０４に供給され、その出力が位相判定信号ＰＤ２として用いられる。かかる構成により、初期状態信号ＣＮ３がローレベルである期間は、位相判定信号ＰＤ２はハイレベルに固定されることになる。
【００４２】
ラッチ回路２０２に供給されるサンプリングクロック信号ＬＣＹＣ０２Ｃは、ＡＮＤゲート２０５によって生成される。ＡＮＤゲート２０５には、サンプリングクロック信号ＬＣＹＣ０２及び更新イネーブル信号ＣＮ４が供給されている。したがって、ラッチ回路２０２は、更新イネーブル信号ＣＮ４がハイレベルである場合において、サンプリングクロック信号ＬＣＹＣ０２に同期したラッチ動作を行う。逆に、更新イネーブル信号ＣＮ４がローレベルであれば、ＡＮＤゲート２０５によってサンプリングクロック信号ＬＣＹＣ０２がマスクされ、これによりラッチ回路２０２のラッチ動作が停止する。つまり、ラッチ回路２０２の出力信号である位相判定信号ＰＤ１のレベルが固定される。
【００４３】
一方、連続判定回路１３２は、２つのＳＲラッチ回路２１０，２２０と、これらＳＲラッチ回路２１０，２２０の出力である判定信号ＣＮ０，ＣＮ１を受けるＮＡＮＤゲート２３０を備えている。
【００４４】
ＳＲラッチ回路２１０は、ＮＡＮＤゲート２１１，２１２が循環接続された構成を有しており、ＮＡＮＤゲート２１１側がセット入力端（Ｓ）、ＮＡＮＤゲート２１２側がリセット入力端（Ｒ）である。セット入力端（Ｓ）には位相判定信号ＰＤ０が供給され、リセット入力端（Ｒ）にはインバータ２４０によって反転されたセット信号ＳＥＴが供給される。
【００４５】
同様に、ＳＲラッチ回路２２０は、ＮＡＮＤゲート２２１，２２２が循環接続された構成を有しており、ＮＡＮＤゲート２２１側がセット入力端（Ｓ）、ＮＡＮＤゲート２２２側がリセット入力端（Ｒ）である。セット入力端（Ｓ）にはインバータ２４１によって反転された位相判定信号ＰＤ０が供給され、リセット入力端（Ｒ）にはインバータ２４１によって反転されたセット信号ＳＥＴが供給される。
【００４６】
かかる構成により、セット信号ＳＥＴが活性化すると、そのときの位相判定信号ＰＤ０の論理レベルによって判定信号ＣＮ０，ＣＮ１の一方がハイレベル、他方がローレベルとなることから、セット信号ＳＥＴの活性化直後においては、更新イネーブル信号ＣＮ２は必ずハイレベルとなる。その後、位相判定信号ＰＤ０の論理レベルが変化しなければ更新イネーブル信号ＣＮ２はハイレベルを維持するが、次にセット信号ＳＥＴが活性化する前に位相判定信号ＰＤ０の論理レベルが変化すると、更新イネーブル信号ＣＮ２はローレベルとなる。つまり、連続判定回路１３２は、セット信号ＳＥＴの活性化周期において位相判定信号ＰＤ０の論理レベルが変化したか否かを判定することができる。
【００４７】
更新イネーブル信号ＣＮ２は、無効化回路１３４を構成するＯＲゲート２５０の一方の入力端に供給される。ＯＲゲート２５０の他方の入力端には初期状態信号ＣＮ３が供給されている。このため、初期状態信号ＣＮ３がローレベルであれば、更新イネーブル信号ＣＮ２はそのまま更新イネーブル信号ＣＮ４として出力され、サンプリング部１３１に供給される。これに対し、初期状態信号ＣＮ３がハイレベルであれば、更新イネーブル信号ＣＮ２にかかわらず、更新イネーブル信号ＣＮ４はハイレベルに固定される。つまり、連続判定回路１３２の動作が無効化される。
【００４８】
初期状態信号ＣＮ３は、初期動作回路１３３によって生成される。初期動作回路１３３は、ＮＡＮＤゲート２６１，２６２が循環接続されたＳＲラッチ回路２６０によって構成されており、そのセット入力端（Ｓ）にはインバータ２０３によって反転された位相判定信号ＰＤ１が供給され、リセット入力端（Ｒ）にはインバータ２６３によって反転されたリセット信号ＲＳＴが供給される。上述の通り、リセット信号ＲＳＴはコマンドデコーダ３２から供給される信号であり、リセット信号ＲＳＴが活性化するとＤＬＬ回路１００がリセットされ、カウンタ回路１１２のカウント値も最小値に初期化される。
【００４９】
かかる構成により、リセット信号ＲＳＴが活性化した後、サンプリングされた位相判定信号ＰＤ１がハイレベルを示すまでの期間は、初期動作回路１３３の出力である初期状態信号ＣＮ３はローレベルとなる。上述の通り、初期状態信号ＣＮ３がローレベルである場合には、位相判定信号ＰＤ２がハイレベルに固定されるとともに、連続判定回路１３２の動作が有効とされる。そして、位相判定信号ＰＤ１がハイレベルを示した後は、初期状態信号ＣＮ３はハイレベルに固定される。初期状態信号ＣＮ３がハイレベルになると、位相判定信号ＰＤ２が位相判定信号ＰＤ１と一致するとともに、連続判定回路１３２の動作が無効化される。
【００５０】
以上が本実施形態による半導体装置１０の回路構成である。次に、本実施形態による半導体装置１０の動作について、ＤＬＬ回路１００に注目して説明する。
【００５１】
図４は、ＤＬＬ回路１００の動作を説明するための動作波形図であり、リセット（外部からＤＬＬリセットコマンド等が入力され、コマンドデコーダ３２によりリセット信号ＲＳＴが出力されることを示す）されてからＤＬＬロックするまでの期間における動作を示している。
【００５２】
図４では、リセット時において内部クロック信号ＬＣＬＫ（図４では不図示）の立ち上がりエッジが図８に示した符号Ａの位置にある場合が示されている。このため、リセット信号ＲＳＴが活性化すると位相判定信号ＰＤ０はまずローレベルとなり、これがラッチ回路２０１，２０２に順次ラッチされる。これにより位相判定信号ＰＤ１についてもローレベルとなるが、上述の通り、位相判定信号ＰＤ１がハイレベルを示すまでの期間は、初期状態信号ＣＮ３がローレベルであることから、位相判定信号ＰＤ２はハイレベルに固定される。これにより、カウンタ回路１１２は位相判定回路１２０が出力する位相判定信号ＰＤ０の結果によらず強制的にカウントアップを行うことになる。つまり、ディレイライン１１１の遅延量が強制的に増大され、内部クロック信号ＬＣＬＫの位相が外部クロック信号ＣＫに対して更に遅れる方向に制御される。
【００５３】
その後、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｂから領域Ｃに移動すると、つまり、外部クロック信号ＣＫの立ち下がりエッジを通過すると、位相判定信号ＰＤ０はハイレベルに変化する。つまり、外部クロック信号ＣＫの立ち下がりエッジを通過する際には、サンプリング周期中において位相判定信号ＰＤ０の論理レベルが変化することから、連続判定回路１３２からの出力である更新イネーブル信号ＣＮ２がハイレベルからローレベルとなる。その結果、当該サンプリング周期におけるサンプリングクロック信号ＬＣＹＣ０２がマスクされ、本来であればハイレベルに変化すべき位相判定信号ＰＤ１がローレベルのままとなる。
【００５４】
そして、次のサンプリング周期において位相判定信号ＰＤ１がハイレベルに変化し、初期動作回路１３３がセットされる。これにより、初期状態信号ＣＮ３がローレベルからハイレベルに変化し、カウンタ回路１１２の強制的なカウントアップは終了する。これにより、今後、位相判定信号ＰＤ０の結果は、位相判定信号ＰＤ２へ純粋に反映することとなる。カウンタ回路１１２の強制的なカウントアップが終了した後は、通常通り、カウンタ回路１１２は、サンプリング部１３１にサンプリングされた位相判定信号ＰＤ１に基づく位相判定信号ＰＤ２によりカウントアップ又はカウントダウンされる。カウンタ回路１１２は、内部クロック信号ＬＣＬＫの立ち上がりエッジが、図８に示した領域Ｃに移動していることから、カウンタ回路１１２のカウントアップが継続される。
【００５５】
このように、本実施形態では、ＤＬＬ回路がリセットされた後、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｂから領域Ｃに移動するまでの期間、すなわち、外部クロック信号ＣＫの立ち下がりエッジを通過するまでの期間は、初期動作回路１３３によってカウンタ回路１１２が強制的にカウントアップされる。また、領域Ｂから領域Ｃに移動する際に生じる位相判定信号ＰＤ０の変化が連続判定回路１３２によって無視されることから、ノイズが重畳した場合であっても、ＤＬＬ回路１００がロックしたと誤認することがなくなる。
【００５６】
図５は、ＤＬＬ回路１００の動作を説明するための別の動作波形図であり、ＤＬＬロックする際の動作を示している。つまり、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｃから符号Ｅの位置に到達する際の動作を示している。
【００５７】
図５に示すように、内部クロック信号ＬＣＬＫの立ち上がりエッジが領域Ｃに存在する場合には、上述の通り、位相判定信号ＰＤ２がハイレベルであることから、カウンタ回路１１２はカウントアップされる。その後、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｃから領域Ｄに移動すると、つまり、外部クロック信号ＣＫの立ち上がりエッジを通過すると、位相判定信号ＰＤ０はローレベルに変化する。これにより、当該サンプリング周期においてカウンタ回路１１２のカウントダウンが行われ、ディレイライン１１１の遅延量が減少する。つまり、内部クロック信号ＬＣＬＫの位相が外部クロック信号ＣＫに対して進む方向に制御される。
【００５８】
これによって、今度は内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｄから領域Ｃに戻ることから、位相判定信号ＰＤ０は再びハイレベルとなり、当該サンプリング周期においてカウンタ回路１１２のカウントアップが行われる。すなわち、このようなカウントアップ及びカウントダウンを繰り返す状態はＤＬＬ回路１００がロックした状態を示す。このようなロック状態を維持することによって、電圧変動や温度変化によらず、内部クロック信号ＬＣＬＫを外部クロック信号ＣＫに正しく追従させることが可能となる。
【００５９】
また、本実施形態では、位相判定信号ＰＤ１がハイレベルに変化した後、つまり、内部クロック信号ＬＣＬＫの立ち上がりエッジが領域Ｃに達した後は、連続判定回路１３２の動作が無効化されることから、ＤＬＬ回路１００を速やかにロックさせることが可能となる。つまり、内部クロック信号ＬＣＬＫの立ち上がりエッジが外部クロック信号ＣＫの立ち上がりエッジ（位置Ｅ）を通過する際には、サンプリング周期中において位相判定信号ＰＤ０の論理レベルが変化することから、もし連続判定回路１３２の動作が有効であると、図６に示すように、ＤＬＬ回路１００のロックが最低でも１サンプリング周期遅れてしまう。つまり、サンプリング周期は、内部クロック信号ＩＣＬＫの１６クロックサイクル（外部クロック信号ＣＫの１６クロックサイクル）毎であるので、その時間分だけロックへの到達時間が遅れる。しかしながら、本実施形態では、位相判定信号ＰＤ１がハイレベルを示した後は、無効化回路１３４によって連続判定回路１３２の動作が無効化されることから、ＤＬＬ回路１００のロックが遅れるという問題が生じず、速やかにロックさせることが可能となる。
【００６０】
以上説明したように、本実施形態によれば、リセット直後においては連続判定回路１３２の動作を有効としていることから、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｂから領域Ｃに移動する際に生じる位相判定信号ＰＤ０の変化が無視される。これにより、カウンタ回路１１２がスタックするという問題が生じない。
【００６１】
しかも、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｂから領域Ｃに移動した後は、連続判定回路１３２のその後の動作を無効化していることから、連続判定回路１３２の動作に起因するＤＬＬロックの遅れが生じることもない。
【００６２】
図７は、本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【００６３】
図７に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図７においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００６４】
図７に示すデータ処理システム５００は、少なくとも図１に示される半導体装置１０のクロック端子１１ａ，１１ｂ（第１の外部端子）とデータ入出力端子１４（第２の外部端子）が、システムバス５１０を介してデータプロセッサ５２０と接続されている。
【００６５】
また、図７には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図７に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００６６】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図７に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記実施形態ではＤＬＬ回路を搭載したＳＤＲＡＭを例に説明したが、本発明の適用範囲がこれに限定されるものではなく、メモリ以外の半導体装置に本発明を適用しても構わない。具体的には、ＤＬＬ回路を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。
【００６９】
また、本発明によるクロック生成回路がＤＬＬ回路に限定されるものではなく、位相調整された内部クロック信号を生成する回路であれば、他の種類のクロック生成回路であっても本発明を適用することができる。
【００７０】
さらに、上記実施形態では、セット信号ＳＥＴとサンプリングクロック信号ＬＣＹＣ０１，０２の周期が同じであるが、これらの周期が一致していることは必須でない。
【００７１】
また、上記実施形態では、カウンタ回路１１２の初期値を最小値としているが、カウンタ回路１１２の初期値が最大値であっても構わない。つまり、カウントダウンから始めても構わない。詳細には、図８において、ＤＬＬ回路の初期化時において内部クロック信号ＬＣＬＫの立ち上がりエッジが領域Ｃの位置にある場合、内部クロック信号の位相を外部クロック信号ＣＫよりも進める（ＤＬＬ回路内のカウンタ回路をカウントダウンして、可変遅延回路であるディレイラインのディレイ値を小さくする）ことによって外部クロック信号ＣＫの立ち上がりエッジ＃０に同期させても構わない。さらには、カウンタ回路１１２の初期値が最小値又は最大値であることも必須ではなく、中間値と比べて最小値又は最大値に偏っている場合にも本発明の適用が可能である。これは、初期値が中間値と比べて最小値又は最大値に偏っている場合には、位相判定信号ＰＤ２が一方の論理レベルである場合において初期値からカウント可能なカウント総数よりも、位相判定信号ＰＤ２が他方の論理レベルである場合において初期値からカウント可能なカウント総数の方が少なくなるため、カウンタ回路１１２のスタックが生じうるからである。
【００７２】
また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。
【００７３】
また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、使用する半導体基板は、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【００７４】
更に、連続判定回路や初期動作回路などの回路形式は、実施形態において開示した回路形式に限定されない。
【００７５】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７６】
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ データ入出力回路
７１ 出力バッファ
１００ ＤＬＬ回路
１１０ クロック生成部
１１１ ディレイライン
１１２ カウンタ回路
１２０ 位相判定回路
１３０ サンプリング回路
１３１ サンプリング部
１３２ 連続判定回路
１３３ 初期動作回路
１３４ 無効化回路
１４０ 分周回路
１５０ レプリカ回路
２０１，２０２ ラッチ回路
２１０，２２０，２６０ ＳＲラッチ回路
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ Ｉ／Ｏデバイス
【技術分野】
【０００１】
本発明はクロック生成回路及びこれを備える半導体装置に関し、特に、ＤＬＬ回路のように位相調整された内部クロック信号を生成するクロック生成回路及びこれを備える半導体装置に関する。また、本発明は、このような半導体装置を備えるデータ処理システムに関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。
【０００３】
ＤＬＬ回路は、外部クロック信号と内部クロック信号の位相に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウント値に基づいて外部クロック信号を遅延させることにより内部クロック信号を生成するディレイラインとを備えている。カウンタ回路の初期値は、最小値又は最大値に設定されることがあり、この方式の場合、ＤＬＬ回路の初期化直後においては、位相判定結果にかかわらずカウンタ回路が強制的にカウントアップ又はカウントダウンされる。
【０００４】
図８は、上記の方式によるＤＬＬ回路の動作を説明するための図である。
【０００５】
図８は、外部クロック信号ＣＫの波形と、ＤＬＬ回路の出力信号である内部クロック信号ＬＣＬＫ（不図示）との関係を示す波形図である。図８に示すように、ＤＬＬ回路の初期化時において内部クロック信号ＬＣＬＫの立ち上がりエッジが符号Ａの位置にある場合、内部クロック信号の位相を外部クロック信号ＣＫよりも進める（ＤＬＬ回路内のカウンタ回路をカウントダウンして、可変遅延回路であるディレイラインのディレイ値を小さくする）ことによって外部クロック信号ＣＫの立ち上がりエッジ＃０に同期させれば、最も短時間でＤＬＬ回路をロックさせることができる。しかしながら、カウンタ回路の初期値が、既に最小値に設定されている場合（即ち、可変遅延回路であるディレイラインが最少ディレイ値に設定されている場合）には、これ以上のカウントダウン（ディレイ値の更なる縮小）ができないことから、時間軸的な視点において、外部クロック信号ＣＫの次の立ち上がりエッジ＃１に同期するように、内部クロック信号の位相を遅らせる（カウンタ回路をカウントアップする）必要がある。すなわち、ＤＬＬ回路の初期化後のＤＬＬ回路の可変遅延回路の遅延制御により、外部クロック信号ＣＫと内部クロック信号ＬＣＬＫとの位相がマッチングすることを示す「ロック」に至るまでの位相調整制御においては、位相比較とその結果に従ってディレイラインの遅延調整を繰り返し実行する初期の位相制御期間に、内部クロック信号の立ち上がりエッジが領域Ｂ（正確には、外部クロック信号ＣＫのＨｉｇｈ期間）に位置している場合は、位相比較の結果がカウントダウンを示しているにもかかわらず、強制的にカウントアップを行う必要がある。尚、位相比較は、外部クロック信号ＣＫの立ち上がりエッジに対して行う例である。また、これ以降の説明において、位相比較結果が「カウントダウンを示す」を単に「カウントダウン」と呼び、「カウントアップを示す」を単に「カウントアップ」と呼ぶことがある。外部クロック信号と内部クロック信号との位相がマッチングすることを示すロックを、「ＤＬＬロック」と呼ぶことがある。尚、マッチングとは、時間軸的な視点において、複数回の位相比較結果が、所定の結果パターンに合致することを示す場合があり、単に一回の位相比較結果が一致したことを示すことでない場合があることに注意が必要である。
【０００６】
このような強制的なカウントアップ動作は、当然ながら、ＤＬＬ回路がロックする際に解除する必要がある。このため、ＤＬＬ回路がロックする際に現れる特徴、言い換えればロックに至る直前、例えば、内部クロック信号が、外部クロック信号の立ち上がりエッジ＃１に近づき、位相比較の結果がカウントダウンとカウントアップを交互に繰り返すといった特徴が検出された場合には、強制的なカウントアップ動作を終了し、位相比較の結果に基づいて通常通りカウントダウン又はカウントアップが行われる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２１７９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したＤＬＬロック時に現れる特徴は、ＤＬＬロック時のみならず、電源変動などのノイズを受けた場合にも現れることがある。一例として、内部クロック信号ＬＣＬＫの立ち上がりエッジがまだ図８に示す領域Ｂに位置しており、位相比較結果（カウントダウン）によらず強制的なカウントアップを実施している期間中であるにもかかわらず、様々なノイズの影響で位相比較の結果がカウントダウンから一時的にカウントアップに変化した場合、ノイズが消えると位相比較の結果は再びカウントダウンに戻ることから、かかる比較結果の遷移をＤＬＬロック（内部クロック信号のエッジが、外部クロック信号ＣＫのエッジ＃１に到達した）と誤認してしまうおそれがある。他の例として、内部クロック信号の立ち上がりエッジが図８に示す領域Ｂから領域Ｃに移動した直後（すなわち、位相比較の結果がカウントダウンからカウントアップに変化した直後）に、ノイズの影響で内部クロック信号の立ち上がりエッジが領域Ｃから領域Ｂに戻ってしまった場合、位相比較の結果は再びカウントダウンに戻ることから、かかる比較結果の遷移をＤＬＬロックと誤認してしまうおそれがある。これらの誤認が生じると、強制的なカウントアップ動作が解除されることから、実際にカウントダウンが進められ、立ち上がりエッジ＃０を目指して位相が進められてしまう。
【０００９】
ところが、本例では符号Ａの位置がカウンタ回路の最小値に対応しており、これ以上カウントダウンすることはできない。つまり、符号Ａの位置でカウンタ回路がスタックしてしまい、それ以上の位相調整が不可能となってしまう。つまり、前述の様にディレイラインを最小のディレイ値に設定しても外部クロック信号の立ち上がりエッジ＃０に到達しないことから、この位相調整制御がスタックすることを示す。
【００１０】
このような問題は、ＤＬＬ回路に限らず、位相比較の結果に基づいて内部クロック信号の位相を調整するクロック生成回路において共通に生じる問題である。
【課題を解決するための手段】
【００１１】
本発明によるクロック生成回路は、第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、サンプリング周期ごとに前記第１の位相判定信号をサンプリングし、これに基づいて第２の位相判定信号を生成するサンプリング回路と、前記第２の位相判定信号に基づいて、第３のクロック信号を生成するクロック生成部と、を備え、前記サンプリング回路は、前記サンプリング周期ごとに前記第１の位相判定信号をサンプリングするサンプリング部と、所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記第２の位相判定信号の論理レベルの変化を禁止する連続判定回路と、初期化後、前記サンプリング部にサンプリングされた前記第１の位相判定信号が所定の論理レベルを示すまで、前記第２の位相判定信号の論理レベルを前記所定の論理レベルに固定する初期動作回路と、前記サンプリング部にサンプリングされた前記第１の位相判定信号が前記所定の論理レベルを示した後、前記連続判定回路の動作を無効化する無効化回路と、を備えることを特徴とする。
【００１２】
また、本発明による半導体装置は、ハイとロウの期間で一サイクルをそれぞれ構成する第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、少なくとも前記第１の位相判定信号に基づいて第２の位相判定信号を生成するサンプリング回路と、前記第２の位相判定信号に基づいて、前記第１のクロック信号に所定の遅延量を与えることによって前記第１のクロック信号を遅延させた第３のクロック信号を生成し、且つ、前記第３のクロック信号に対応した前記第２のクロック信号を生成するクロック生成部と、を備え、前記サンプリング回路は、前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号によらず前記遅延量を増す信号とし、且つ、前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間からロウ期間に到達し、且つ、ロウ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を増す信号とし、且つ、前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のロウ期間からハイ期間に到達したとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を減ずる信号とする、ことを特徴とするクロック生成回路を備える。
【発明の効果】
【００１３】
本発明によれば、所定の期間内に第１の位相判定信号の論理レベルが変化した場合、第２の位相判定信号の論理レベルの変化を禁止する連続判定回路を備えていることから、図８に示した領域Ｂから領域Ｃへ移動する際における位相判定信号の遷移や、ノイズによる第１の位相判定信号の一時的な遷移が無視される。これにより、カウンタ回路がスタックするという従来の問題を解決することが可能となる。
【００１４】
しかも、サンプリングされた第１の位相判定信号が所定の論理レベルを示した場合には、連続判定回路のその後の動作を無効化する無効化回路を備えていることから、連続判定回路の動作に起因するＤＬＬロックの遅れも生じない。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】サンプリング回路１３０の構成をより詳細に示す回路図である。
【図４】ＤＬＬ回路１００の動作を説明するための動作波形図である。
【図５】ＤＬＬ回路１００の動作を説明するための別の動作波形図である。
【図６】無効化回路１３４を設けなかった場合の問題を説明するための動作波形図である。
【図７】半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【図８】外部クロック信号ＣＫと内部クロック信号のアクティブエッジとの位置関係を説明するための図である。
【発明を実施するための形態】
【００１６】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、外部クロック信号ＣＫ（第１のクロック信号）の立ち上がりエッジに向けて、内部クロック信号ＬＣＬＫの位相を制御するカウント値を更新する位相調整制御において、内部クロック信号ＬＣＬＫが、第１のクロック信号の立ち上がりエッジ(＃１)前に必ず訪れる（出現する）第１のクロック信号の立ち下がりエッジを超える（時間軸的には「過ぎる」）までは連続判定回路による動作を有効とする。且つし、内部クロック信号が、第１のクロック信号の立ち下がりエッジを時間軸的に超えた後は連続判定回路による動作を無効とし、位相判定結果を可変遅延回路の遅延量に反映することを技術思想とするものである。つまり、連続判定回路が除去すべきノイズは、第１のクロック信号の立ち下がりエッジを超えるまで又は超える際に生じるノイズであることから、第１のクロック信号の立ち下がりエッジを超えた後は連続判定回路の動作は不要であり、むしろ、連続判定回路をそのまま動作させるとＤＬＬロックの判定時間に遅れが生じることから、第１のクロック信号の立ち下がりエッジを超えた後は連続判定回路の動作を無効化する。
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１９】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３及びデータ入出力端子１４を備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
【００２０】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路１００に供給する。
【００２１】
ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御された内部クロックＬＣＬＫを生成し、これを少なくともデータ入出力回路７０に供給する。図１に示すように、ＤＬＬ回路１００には、クロック生成部１１０、位相判定回路１２０、サンプリング回路１３０、分周回路１４０及びレプリカ回路１５０が含まれている。ＤＬＬ回路１００の詳細について後述する。
【００２２】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３、データ入出力回路７０及びＤＬＬ回路１００などに供給される。図１に示すように、内部コマンドＩＣＭＤのうちリセット信号ＲＳＴについては、少なくともＤＬＬ回路１００に供給される。
【００２３】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００２４】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００２５】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００２６】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０には出力バッファ７１が含まれており、リード動作時においては内部クロックＬＣＬＫに同期して出力バッファ７１からリードデータＤＱが出力される。尚、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。
【００２７】
以上が本実施形態による半導体装置１０の全体構成である。次に、ＤＬＬ回路１００について詳細に説明する。
【００２８】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２９】
図２に示すように、ＤＬＬ回路１００は、クロック生成部１１０、位相判定回路１２０、サンプリング回路１３０、分周回路１４０及びレプリカ回路１５０を含んでいる。
【００３０】
クロック生成部１１０は、内部クロック信号ＩＣＬＫに基づいて出力用の内部クロック信号ＬＣＬＫを生成する回路ブロックであり、ディレイライン１１１及びカウンタ回路１１２を含んでいる。ディレイライン１１１は、内部クロック信号ＩＣＬＫを遅延させることによって出力用の内部クロック信号ＬＣＬＫを生成する回路であり、その遅延量はカウンタ回路１１２のカウント値によって定められる。特に限定されるものではないが、ディレイライン１１１には、相対的に粗い調整ピッチで内部クロック信号ＩＣＬＫを遅延させるコース（Ｃｏａｒｓｅ）ディレイラインと、相対的に細かい調整ピッチで内部クロック信号ＩＣＬＫを遅延させるファイン（Ｆｉｎｅ）ディレイラインを含んでいることが好ましい。
【００３１】
また、カウンタ回路１１２には、図１に示したコマンドデコーダ３２からリセット信号ＲＳＴが供給される。リセット信号ＲＳＴが入力されると、カウンタ回路１１２のカウント値は初期値にリセットされる。本実施形態においては、カウンタ回路１１２の初期値は最小値に設定されている。最小値とは、ディレイライン１１１の遅延量が、もうこれ以上小さくできないという意味の最小となるカウント値である。
【００３２】
図２に示すように、内部クロック信号ＬＣＬＫは、レプリカ回路１５０に供給される。レプリカ回路１５０は、図１に示した出力バッファ７１と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してフィードバッククロック信号ｆｂＣＬＫを出力する。これにより、フィードバッククロック信号ｆｂＣＬＫの位相は、出力信号（リードデータ）ＤＱの位相と正確に一致することになる。但し、レプリカ回路１５０を構成するトランジスタのサイズとしては、出力バッファ７１を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。尚、レプリカ回路１５０には、クロック入力回路２１と実質的に同一の回路構成をも含む。
【００３３】
フィードバッククロック信号ｆｂＣＬＫ及び内部クロック信号ＩＣＬＫは、位相判定回路１２０に供給される。位相判定回路１２０は、内部クロック信号ＩＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差を検出する回路である。上述の通り、フィードバッククロック信号ｆｂＣＬＫの位相はリードデータＤＱの位相と一致するよう、ディレイライン１１１によって調整されるが、電圧や温度などディレイライン１１１の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＫ，／ＣＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相判定回路１２０はこのような変化を検出し、内部クロック信号ＩＣＬＫ（外部クロック信号ＣＫ）に対してフィードバッククロック信号ｆｂＣＬＫの位相が進んでいるか或いは遅れているかを判定する。判定は内部クロック信号ＩＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤ０としてサンプリング回路１３０に供給される。
【００３４】
サンプリング回路１３０は、サンプリング周期ごとに位相判定信号ＰＤ０をサンプリングし、これに基づいて位相判定信号ＰＤ２を生成する回路であり、サンプリング部１３１と、連続判定回路１３２と、初期動作回路１３３と、無効化回路１３４とを含んでいる。
【００３５】
サンプリング部１３１は、サンプリング周期を規定するサンプリングクロック信号ＬＣＹＣ０１，０２に同期して、位相判定信号ＰＤ０をサンプリングする回路である。ここで、サンプリングクロック信号ＬＣＹＣ０１，０２は、分周回路１４０によって生成される信号である。分周回路１４０は、内部クロック信号ＩＣＬＫを分周することによって、より周波数の低いサンプリングクロック信号ＬＣＹＣ０１，０２及びセット信号ＳＥＴを生成する回路であり、特に限定されるものではないが、分周数は１６又は３２に設定することができる。したがって、例えば、分周回路１４０が内部クロック信号ＩＣＬＫを１６分周する場合には、内部クロック信号ＩＣＬＫの１６サイクルごとにサンプリングクロック信号ＬＣＹＣ０１，０２及びセット信号ＳＥＴが活性化することになる。この場合、サンプリング周期は１６クロックサイクルとなる。サンプリング周期は、外部クロック信号ＣＫ（／ＣＫ）の１６クロックサイクルであることは言うまでもない。
【００３６】
連続判定回路１３２は、サンプリング周期内において位相判定信号ＰＤ０の論理レベルが変化したか否かを判定する回路である。言い換えれば、内部クロック信号ＩＣＬＫの立ち上がりエッジが、図８における外部クロック信号ＣＫの領域Ｂから領域Ｃへ移行したか否かを判定する回路である。位相判定回路１２０の判定の結果、サンプリング周期内において位相判定信号ＰＤ０の論理レベルが変化しなかった（即ち、内部クロック信号ＩＣＬＫの立ち上がりエッジが、領域Ｂに存在する）場合には、連続判定回路１３２の出力である更新イネーブル信号ＣＮ２が活性化（Ｈｉｇｈ）される。これに対し、サンプリング周期内において位相判定信号ＰＤ０の論理レベルが変化した（即ち、内部クロック信号ＩＣＬＫの立ち上がりエッジが、領域Ｃに移動した）場合には、更新イネーブル信号ＣＮ２は（Ｌｏｗ）非活性化される。連続判定回路１３２の出力である更新イネーブル信号ＣＮ２は、無効化回路１３４を介してサンプリング部１３１に供給される。後述するように、サンプリング部１３１にはラッチ回路が含まれており、連続判定回路１３２の出力である更新イネーブル信号ＣＮ２が活性化（Ｈｉｇｈ）されている場合にそのラッチ回路のラッチ動作が行われ、位相判定信号ＰＤ２の変化が許可される。これに対し、更新イネーブル信号ＣＮ２が非活性化（Ｌｏｗ）されている場合には、ラッチ回路によるラッチ動作が行われず、その結果、位相判定信号ＰＤ２の変化が禁止される。
【００３７】
初期動作回路１３３は、図１に示したコマンドデコーダ３２からリセット信号ＲＳＴが入力された後、サンプリング部１３１にサンプリングされた位相判定信号ＰＤ１がハイレベルとなるまでの期間（即ち、内部クロック信号ＩＣＬＫの立ち上がりエッジが、領域Ｂに存在するまでの期間）、初期状態信号ＣＮ３を活性化（Ｌｏｗ）させることによって、位相判定信号ＰＤ２を強制的にハイレベルに固定する回路である。これは、本実施形態ではカウンタ回路１１２の初期値が最小値（遅延量最小）に設定されているからであり、ＤＬＬ回路の初期化直後においては位相判定信号ＰＤ０の論理レベルにかかわらずカウントアップを行う必要があるからである。
【００３８】
初期状態信号ＣＮ３は、無効化回路１３４にも供給されている。無効化回路１３４は、初期状態信号ＣＮ３が非活性化すると、つまり、サンプリング部１３１にサンプリングされた位相判定信号ＰＤ１がハイレベルを示す（即ち、内部クロック信号ＩＣＬＫの立ち上がりエッジが、領域Ｂから領域Ｃに遷移する）と、連続判定回路１３２の出力である更新イネーブル信号ＣＮ２を無効化する。したがって、初期状態信号ＣＮ３が非活性化された後は、連続判定回路１３２及び初期動作回路１３３はサンプリング部１３１の動作に何ら影響を与えなくなる。これにより、今後、位相判定信号ＰＤ０の結果は、位相判定信号ＰＤ２へ純粋に反映することとなる。
【００３９】
次に、サンプリング回路１３０の回路構成についてより詳細に説明する。
【００４０】
図３は、サンプリング回路１３０の構成をより詳細に示す回路図である。
【００４１】
図３に示すように、サンプリング部１３１は、従属接続されたラッチ回路２０１，２０２を備えている。ラッチ回路２０１は、サンプリングクロック信号ＬＣＹＣ０１に同期して位相判定信号ＰＤ０をラッチする回路であり、その出力は位相判定信号ＰＤ０１として次段のラッチ回路２０２に供給される。ラッチ回路２０２は、サンプリングクロック信号ＬＣＹＣ０２Ｃに同期して位相判定信号ＰＤ０１をラッチする回路であり、その出力は位相判定信号ＰＤ１として用いられる。また、インバータ２０３によって反転された位相判定信号ＰＤ１及び初期動作回路１３３より供給される初期状態信号ＣＮ３は、ＮＡＮＤゲート２０４に供給され、その出力が位相判定信号ＰＤ２として用いられる。かかる構成により、初期状態信号ＣＮ３がローレベルである期間は、位相判定信号ＰＤ２はハイレベルに固定されることになる。
【００４２】
ラッチ回路２０２に供給されるサンプリングクロック信号ＬＣＹＣ０２Ｃは、ＡＮＤゲート２０５によって生成される。ＡＮＤゲート２０５には、サンプリングクロック信号ＬＣＹＣ０２及び更新イネーブル信号ＣＮ４が供給されている。したがって、ラッチ回路２０２は、更新イネーブル信号ＣＮ４がハイレベルである場合において、サンプリングクロック信号ＬＣＹＣ０２に同期したラッチ動作を行う。逆に、更新イネーブル信号ＣＮ４がローレベルであれば、ＡＮＤゲート２０５によってサンプリングクロック信号ＬＣＹＣ０２がマスクされ、これによりラッチ回路２０２のラッチ動作が停止する。つまり、ラッチ回路２０２の出力信号である位相判定信号ＰＤ１のレベルが固定される。
【００４３】
一方、連続判定回路１３２は、２つのＳＲラッチ回路２１０，２２０と、これらＳＲラッチ回路２１０，２２０の出力である判定信号ＣＮ０，ＣＮ１を受けるＮＡＮＤゲート２３０を備えている。
【００４４】
ＳＲラッチ回路２１０は、ＮＡＮＤゲート２１１，２１２が循環接続された構成を有しており、ＮＡＮＤゲート２１１側がセット入力端（Ｓ）、ＮＡＮＤゲート２１２側がリセット入力端（Ｒ）である。セット入力端（Ｓ）には位相判定信号ＰＤ０が供給され、リセット入力端（Ｒ）にはインバータ２４０によって反転されたセット信号ＳＥＴが供給される。
【００４５】
同様に、ＳＲラッチ回路２２０は、ＮＡＮＤゲート２２１，２２２が循環接続された構成を有しており、ＮＡＮＤゲート２２１側がセット入力端（Ｓ）、ＮＡＮＤゲート２２２側がリセット入力端（Ｒ）である。セット入力端（Ｓ）にはインバータ２４１によって反転された位相判定信号ＰＤ０が供給され、リセット入力端（Ｒ）にはインバータ２４１によって反転されたセット信号ＳＥＴが供給される。
【００４６】
かかる構成により、セット信号ＳＥＴが活性化すると、そのときの位相判定信号ＰＤ０の論理レベルによって判定信号ＣＮ０，ＣＮ１の一方がハイレベル、他方がローレベルとなることから、セット信号ＳＥＴの活性化直後においては、更新イネーブル信号ＣＮ２は必ずハイレベルとなる。その後、位相判定信号ＰＤ０の論理レベルが変化しなければ更新イネーブル信号ＣＮ２はハイレベルを維持するが、次にセット信号ＳＥＴが活性化する前に位相判定信号ＰＤ０の論理レベルが変化すると、更新イネーブル信号ＣＮ２はローレベルとなる。つまり、連続判定回路１３２は、セット信号ＳＥＴの活性化周期において位相判定信号ＰＤ０の論理レベルが変化したか否かを判定することができる。
【００４７】
更新イネーブル信号ＣＮ２は、無効化回路１３４を構成するＯＲゲート２５０の一方の入力端に供給される。ＯＲゲート２５０の他方の入力端には初期状態信号ＣＮ３が供給されている。このため、初期状態信号ＣＮ３がローレベルであれば、更新イネーブル信号ＣＮ２はそのまま更新イネーブル信号ＣＮ４として出力され、サンプリング部１３１に供給される。これに対し、初期状態信号ＣＮ３がハイレベルであれば、更新イネーブル信号ＣＮ２にかかわらず、更新イネーブル信号ＣＮ４はハイレベルに固定される。つまり、連続判定回路１３２の動作が無効化される。
【００４８】
初期状態信号ＣＮ３は、初期動作回路１３３によって生成される。初期動作回路１３３は、ＮＡＮＤゲート２６１，２６２が循環接続されたＳＲラッチ回路２６０によって構成されており、そのセット入力端（Ｓ）にはインバータ２０３によって反転された位相判定信号ＰＤ１が供給され、リセット入力端（Ｒ）にはインバータ２６３によって反転されたリセット信号ＲＳＴが供給される。上述の通り、リセット信号ＲＳＴはコマンドデコーダ３２から供給される信号であり、リセット信号ＲＳＴが活性化するとＤＬＬ回路１００がリセットされ、カウンタ回路１１２のカウント値も最小値に初期化される。
【００４９】
かかる構成により、リセット信号ＲＳＴが活性化した後、サンプリングされた位相判定信号ＰＤ１がハイレベルを示すまでの期間は、初期動作回路１３３の出力である初期状態信号ＣＮ３はローレベルとなる。上述の通り、初期状態信号ＣＮ３がローレベルである場合には、位相判定信号ＰＤ２がハイレベルに固定されるとともに、連続判定回路１３２の動作が有効とされる。そして、位相判定信号ＰＤ１がハイレベルを示した後は、初期状態信号ＣＮ３はハイレベルに固定される。初期状態信号ＣＮ３がハイレベルになると、位相判定信号ＰＤ２が位相判定信号ＰＤ１と一致するとともに、連続判定回路１３２の動作が無効化される。
【００５０】
以上が本実施形態による半導体装置１０の回路構成である。次に、本実施形態による半導体装置１０の動作について、ＤＬＬ回路１００に注目して説明する。
【００５１】
図４は、ＤＬＬ回路１００の動作を説明するための動作波形図であり、リセット（外部からＤＬＬリセットコマンド等が入力され、コマンドデコーダ３２によりリセット信号ＲＳＴが出力されることを示す）されてからＤＬＬロックするまでの期間における動作を示している。
【００５２】
図４では、リセット時において内部クロック信号ＬＣＬＫ（図４では不図示）の立ち上がりエッジが図８に示した符号Ａの位置にある場合が示されている。このため、リセット信号ＲＳＴが活性化すると位相判定信号ＰＤ０はまずローレベルとなり、これがラッチ回路２０１，２０２に順次ラッチされる。これにより位相判定信号ＰＤ１についてもローレベルとなるが、上述の通り、位相判定信号ＰＤ１がハイレベルを示すまでの期間は、初期状態信号ＣＮ３がローレベルであることから、位相判定信号ＰＤ２はハイレベルに固定される。これにより、カウンタ回路１１２は位相判定回路１２０が出力する位相判定信号ＰＤ０の結果によらず強制的にカウントアップを行うことになる。つまり、ディレイライン１１１の遅延量が強制的に増大され、内部クロック信号ＬＣＬＫの位相が外部クロック信号ＣＫに対して更に遅れる方向に制御される。
【００５３】
その後、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｂから領域Ｃに移動すると、つまり、外部クロック信号ＣＫの立ち下がりエッジを通過すると、位相判定信号ＰＤ０はハイレベルに変化する。つまり、外部クロック信号ＣＫの立ち下がりエッジを通過する際には、サンプリング周期中において位相判定信号ＰＤ０の論理レベルが変化することから、連続判定回路１３２からの出力である更新イネーブル信号ＣＮ２がハイレベルからローレベルとなる。その結果、当該サンプリング周期におけるサンプリングクロック信号ＬＣＹＣ０２がマスクされ、本来であればハイレベルに変化すべき位相判定信号ＰＤ１がローレベルのままとなる。
【００５４】
そして、次のサンプリング周期において位相判定信号ＰＤ１がハイレベルに変化し、初期動作回路１３３がセットされる。これにより、初期状態信号ＣＮ３がローレベルからハイレベルに変化し、カウンタ回路１１２の強制的なカウントアップは終了する。これにより、今後、位相判定信号ＰＤ０の結果は、位相判定信号ＰＤ２へ純粋に反映することとなる。カウンタ回路１１２の強制的なカウントアップが終了した後は、通常通り、カウンタ回路１１２は、サンプリング部１３１にサンプリングされた位相判定信号ＰＤ１に基づく位相判定信号ＰＤ２によりカウントアップ又はカウントダウンされる。カウンタ回路１１２は、内部クロック信号ＬＣＬＫの立ち上がりエッジが、図８に示した領域Ｃに移動していることから、カウンタ回路１１２のカウントアップが継続される。
【００５５】
このように、本実施形態では、ＤＬＬ回路がリセットされた後、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｂから領域Ｃに移動するまでの期間、すなわち、外部クロック信号ＣＫの立ち下がりエッジを通過するまでの期間は、初期動作回路１３３によってカウンタ回路１１２が強制的にカウントアップされる。また、領域Ｂから領域Ｃに移動する際に生じる位相判定信号ＰＤ０の変化が連続判定回路１３２によって無視されることから、ノイズが重畳した場合であっても、ＤＬＬ回路１００がロックしたと誤認することがなくなる。
【００５６】
図５は、ＤＬＬ回路１００の動作を説明するための別の動作波形図であり、ＤＬＬロックする際の動作を示している。つまり、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｃから符号Ｅの位置に到達する際の動作を示している。
【００５７】
図５に示すように、内部クロック信号ＬＣＬＫの立ち上がりエッジが領域Ｃに存在する場合には、上述の通り、位相判定信号ＰＤ２がハイレベルであることから、カウンタ回路１１２はカウントアップされる。その後、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｃから領域Ｄに移動すると、つまり、外部クロック信号ＣＫの立ち上がりエッジを通過すると、位相判定信号ＰＤ０はローレベルに変化する。これにより、当該サンプリング周期においてカウンタ回路１１２のカウントダウンが行われ、ディレイライン１１１の遅延量が減少する。つまり、内部クロック信号ＬＣＬＫの位相が外部クロック信号ＣＫに対して進む方向に制御される。
【００５８】
これによって、今度は内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｄから領域Ｃに戻ることから、位相判定信号ＰＤ０は再びハイレベルとなり、当該サンプリング周期においてカウンタ回路１１２のカウントアップが行われる。すなわち、このようなカウントアップ及びカウントダウンを繰り返す状態はＤＬＬ回路１００がロックした状態を示す。このようなロック状態を維持することによって、電圧変動や温度変化によらず、内部クロック信号ＬＣＬＫを外部クロック信号ＣＫに正しく追従させることが可能となる。
【００５９】
また、本実施形態では、位相判定信号ＰＤ１がハイレベルに変化した後、つまり、内部クロック信号ＬＣＬＫの立ち上がりエッジが領域Ｃに達した後は、連続判定回路１３２の動作が無効化されることから、ＤＬＬ回路１００を速やかにロックさせることが可能となる。つまり、内部クロック信号ＬＣＬＫの立ち上がりエッジが外部クロック信号ＣＫの立ち上がりエッジ（位置Ｅ）を通過する際には、サンプリング周期中において位相判定信号ＰＤ０の論理レベルが変化することから、もし連続判定回路１３２の動作が有効であると、図６に示すように、ＤＬＬ回路１００のロックが最低でも１サンプリング周期遅れてしまう。つまり、サンプリング周期は、内部クロック信号ＩＣＬＫの１６クロックサイクル（外部クロック信号ＣＫの１６クロックサイクル）毎であるので、その時間分だけロックへの到達時間が遅れる。しかしながら、本実施形態では、位相判定信号ＰＤ１がハイレベルを示した後は、無効化回路１３４によって連続判定回路１３２の動作が無効化されることから、ＤＬＬ回路１００のロックが遅れるという問題が生じず、速やかにロックさせることが可能となる。
【００６０】
以上説明したように、本実施形態によれば、リセット直後においては連続判定回路１３２の動作を有効としていることから、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｂから領域Ｃに移動する際に生じる位相判定信号ＰＤ０の変化が無視される。これにより、カウンタ回路１１２がスタックするという問題が生じない。
【００６１】
しかも、内部クロック信号ＬＣＬＫの立ち上がりエッジが図８に示した領域Ｂから領域Ｃに移動した後は、連続判定回路１３２のその後の動作を無効化していることから、連続判定回路１３２の動作に起因するＤＬＬロックの遅れが生じることもない。
【００６２】
図７は、本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【００６３】
図７に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図７においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００６４】
図７に示すデータ処理システム５００は、少なくとも図１に示される半導体装置１０のクロック端子１１ａ，１１ｂ（第１の外部端子）とデータ入出力端子１４（第２の外部端子）が、システムバス５１０を介してデータプロセッサ５２０と接続されている。
【００６５】
また、図７には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図７に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００６６】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図７に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記実施形態ではＤＬＬ回路を搭載したＳＤＲＡＭを例に説明したが、本発明の適用範囲がこれに限定されるものではなく、メモリ以外の半導体装置に本発明を適用しても構わない。具体的には、ＤＬＬ回路を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。
【００６９】
また、本発明によるクロック生成回路がＤＬＬ回路に限定されるものではなく、位相調整された内部クロック信号を生成する回路であれば、他の種類のクロック生成回路であっても本発明を適用することができる。
【００７０】
さらに、上記実施形態では、セット信号ＳＥＴとサンプリングクロック信号ＬＣＹＣ０１，０２の周期が同じであるが、これらの周期が一致していることは必須でない。
【００７１】
また、上記実施形態では、カウンタ回路１１２の初期値を最小値としているが、カウンタ回路１１２の初期値が最大値であっても構わない。つまり、カウントダウンから始めても構わない。詳細には、図８において、ＤＬＬ回路の初期化時において内部クロック信号ＬＣＬＫの立ち上がりエッジが領域Ｃの位置にある場合、内部クロック信号の位相を外部クロック信号ＣＫよりも進める（ＤＬＬ回路内のカウンタ回路をカウントダウンして、可変遅延回路であるディレイラインのディレイ値を小さくする）ことによって外部クロック信号ＣＫの立ち上がりエッジ＃０に同期させても構わない。さらには、カウンタ回路１１２の初期値が最小値又は最大値であることも必須ではなく、中間値と比べて最小値又は最大値に偏っている場合にも本発明の適用が可能である。これは、初期値が中間値と比べて最小値又は最大値に偏っている場合には、位相判定信号ＰＤ２が一方の論理レベルである場合において初期値からカウント可能なカウント総数よりも、位相判定信号ＰＤ２が他方の論理レベルである場合において初期値からカウント可能なカウント総数の方が少なくなるため、カウンタ回路１１２のスタックが生じうるからである。
【００７２】
また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。
【００７３】
また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、使用する半導体基板は、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【００７４】
更に、連続判定回路や初期動作回路などの回路形式は、実施形態において開示した回路形式に限定されない。
【００７５】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７６】
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ データ入出力回路
７１ 出力バッファ
１００ ＤＬＬ回路
１１０ クロック生成部
１１１ ディレイライン
１１２ カウンタ回路
１２０ 位相判定回路
１３０ サンプリング回路
１３１ サンプリング部
１３２ 連続判定回路
１３３ 初期動作回路
１３４ 無効化回路
１４０ 分周回路
１５０ レプリカ回路
２０１，２０２ ラッチ回路
２１０，２２０，２６０ ＳＲラッチ回路
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ Ｉ／Ｏデバイス
【特許請求の範囲】
【請求項１】
ハイとロウの期間で一サイクルをそれぞれ構成する第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、
少なくとも前記第１の位相判定信号に基づいて第２の位相判定信号を生成するサンプリング回路と、
前記第２の位相判定信号に基づいて、前記第１のクロック信号に所定の遅延量を与えることによって前記第１のクロック信号を遅延させた第３のクロック信号を生成し、且つ、前記第３のクロック信号に対応した前記第２のクロック信号を生成するクロック生成部と、を備え、
前記サンプリング回路は、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号によらず前記遅延量を増す信号とし、且つ、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間からロウ期間に到達し、且つ、ロウ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を増す信号とし、且つ、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のロウ期間からハイ期間に到達したとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を減ずる信号とする、ことを特徴とするクロック生成回路を備える半導体装置。
【請求項２】
ハイとロウの期間で一サイクルをそれぞれ構成する第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、
少なくとも前記第１の位相判定信号に基づいて第２の位相判定信号を生成するサンプリング回路と、
前記第２の位相判定信号に基づいて、前記第１のクロック信号に所定の遅延量を与えることによって前記第１のクロック信号を遅延させた第３のクロック信号を生成し、且つ、前記第３のクロック信号に対応した前記第２のクロック信号を生成するクロック生成部と、を備え、
前記サンプリング回路は、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のロウ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号によらず前記遅延量を減ずる信号とし、且つ、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のロウ期間からハイ期間に到達し、且つ、ハイ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を減ずる信号とし、且つ、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間からロウ期間に到達したとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を増す信号とする、ことを特徴とするクロック生成回路を備える半導体装置。
【請求項３】
前記サンプリング回路は、サンプリング周期ごとに前記第１の位相判定信号をサンプリングし、これに基づいて前記第２の位相判定信号を生成し、
更に、前記サンプリング回路は、
前記サンプリング周期ごとに前記第１の位相判定信号をサンプリングするサンプリング部と、
所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記第２の位相判定信号の論理レベルの変化を禁止する連続判定回路と、
前記クロック生成回路の初期化後、前記サンプリング部にサンプリングされた前記第１の位相判定信号が所定の論理レベルを示すまで、前記第２の位相判定信号の論理レベルを前記所定の論理レベルに固定する初期動作回路と、
前記サンプリング部にサンプリングされた前記第１の位相判定信号が前記所定の論理レベルを示した後、前記連続判定回路の動作を無効化する無効化回路と、を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記所定の期間は、前記サンプリング周期と等しいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記サンプリング部は、サンプリングクロック信号に同期して前記第１の位相判定信号をラッチするラッチ回路を含んでおり、
前記連続判定回路は、前記所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記サンプリングクロック信号を一時的に停止させることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記クロック生成部は、
前記第１のクロック信号を遅延させることによって前記第３のクロック信号を生成するディレイラインと、
前記ディレイラインの遅延量を設定するカウンタと、を含み、
前記カウンタのカウント値は、前記第２の位相判定信号に基づいて更新されることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記カウンタのカウント値は、前記サンプリング周期ごとに更新されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記カウンタの初期値は、中間値と比べて最小値又は最大値に偏っており、これにより、前記第２の位相判定信号が前記所定の論理レベルである場合において前記初期値からカウント可能なカウント総数よりも、前記第２の位相判定信号の論理レベルが前記所定の論理レベルとは逆の論理レベルである場合において前記初期値からカウント可能なカウント総数の方が少ないことを特徴とする６又は７に記載の半導体装置。
【請求項９】
前記カウンタの初期値は、前記最小値又は前記最大値に設定されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第３のクロック信号に基づいて前記第２のクロック信号を生成するレプリカ回路をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
更に、前記第３のクロック信号に同期して出力信号を外部に出力する出力バッファを備え、
前記第１のクロック信号は、前記半導体装置の第１の外部端子に接続され、
前記出力信号は、前記半導体装置の第２の外部端子に接続される、ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
内部クロック信号を生成するクロック生成回路と、前記内部クロック信号に同期して出力信号を外部に出力する出力バッファを備え、
前記クロック生成回路は、
外部クロック信号とフィードバッククロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、
サンプリング周期ごとに前記第１の位相判定信号をサンプリングし、これに基づいて第２の位相判定信号を生成するサンプリング回路と、
前記第２の位相判定信号に基づいて、前記内部クロック信号を生成するクロック生成部と、
前記内部クロック信号に基づいて前記第フィードバック信号を生成するレプリカ回路と、を備え、
前記サンプリング回路は、
前記サンプリング周期ごとに前記第１の位相判定信号をサンプリングするサンプリング部と、
所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記第２の位相判定信号の論理レベルの変化を禁止する連続判定回路と、
初期化後、前記サンプリング部にサンプリングされた前記第１の位相判定信号が所定の論理レベルを示すまで、前記第２の位相判定信号の論理レベルを前記所定の論理レベルに固定する初期動作回路と、
前記サンプリング部にサンプリングされた前記第１の位相判定信号が前記所定の論理レベルを示した後、前記連続判定回路の動作を無効化する無効化回路と、を備え、
前記レプリカ回路は、前記出力バッファと実質的に同一の回路構成を有していることを特徴とする半導体装置。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の半導体装置と、前記半導体装置の第１と第２の外部端子に接続されたコントローラとを備えることを特徴とするデータ処理システム。
【請求項１４】
第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、
サンプリング周期ごとに前記第１の位相判定信号をサンプリングし、これに基づいて第２の位相判定信号を生成するサンプリング回路と、
前記第２の位相判定信号に基づいて、第３のクロック信号を生成するクロック生成部と、を備え、
前記サンプリング回路は、
前記サンプリング周期ごとに前記第１の位相判定信号をサンプリングするサンプリング部と、
所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記第２の位相判定信号の論理レベルの変化を禁止する連続判定回路と、
初期化後、前記サンプリング部にサンプリングされた前記第１の位相判定信号が所定の論理レベルを示すまで、前記第２の位相判定信号の論理レベルを前記所定の論理レベルに固定する初期動作回路と、
前記サンプリング部にサンプリングされた前記第１の位相判定信号が前記所定の論理レベルを示した後、前記連続判定回路の動作を無効化する無効化回路と、を備えることを特徴とするクロック生成回路。
【請求項１】
ハイとロウの期間で一サイクルをそれぞれ構成する第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、
少なくとも前記第１の位相判定信号に基づいて第２の位相判定信号を生成するサンプリング回路と、
前記第２の位相判定信号に基づいて、前記第１のクロック信号に所定の遅延量を与えることによって前記第１のクロック信号を遅延させた第３のクロック信号を生成し、且つ、前記第３のクロック信号に対応した前記第２のクロック信号を生成するクロック生成部と、を備え、
前記サンプリング回路は、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号によらず前記遅延量を増す信号とし、且つ、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間からロウ期間に到達し、且つ、ロウ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を増す信号とし、且つ、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のロウ期間からハイ期間に到達したとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を減ずる信号とする、ことを特徴とするクロック生成回路を備える半導体装置。
【請求項２】
ハイとロウの期間で一サイクルをそれぞれ構成する第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、
少なくとも前記第１の位相判定信号に基づいて第２の位相判定信号を生成するサンプリング回路と、
前記第２の位相判定信号に基づいて、前記第１のクロック信号に所定の遅延量を与えることによって前記第１のクロック信号を遅延させた第３のクロック信号を生成し、且つ、前記第３のクロック信号に対応した前記第２のクロック信号を生成するクロック生成部と、を備え、
前記サンプリング回路は、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のロウ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号によらず前記遅延量を減ずる信号とし、且つ、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のロウ期間からハイ期間に到達し、且つ、ハイ期間中にあるとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を減ずる信号とし、且つ、
前記第２のクロック信号の立ち上がりエッジが、前記第１のクロック信号のハイ期間からロウ期間に到達したとき、前記第２の位相判定信号を前記第１の位相判定信号に基づいて前記遅延量を増す信号とする、ことを特徴とするクロック生成回路を備える半導体装置。
【請求項３】
前記サンプリング回路は、サンプリング周期ごとに前記第１の位相判定信号をサンプリングし、これに基づいて前記第２の位相判定信号を生成し、
更に、前記サンプリング回路は、
前記サンプリング周期ごとに前記第１の位相判定信号をサンプリングするサンプリング部と、
所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記第２の位相判定信号の論理レベルの変化を禁止する連続判定回路と、
前記クロック生成回路の初期化後、前記サンプリング部にサンプリングされた前記第１の位相判定信号が所定の論理レベルを示すまで、前記第２の位相判定信号の論理レベルを前記所定の論理レベルに固定する初期動作回路と、
前記サンプリング部にサンプリングされた前記第１の位相判定信号が前記所定の論理レベルを示した後、前記連続判定回路の動作を無効化する無効化回路と、を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記所定の期間は、前記サンプリング周期と等しいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記サンプリング部は、サンプリングクロック信号に同期して前記第１の位相判定信号をラッチするラッチ回路を含んでおり、
前記連続判定回路は、前記所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記サンプリングクロック信号を一時的に停止させることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記クロック生成部は、
前記第１のクロック信号を遅延させることによって前記第３のクロック信号を生成するディレイラインと、
前記ディレイラインの遅延量を設定するカウンタと、を含み、
前記カウンタのカウント値は、前記第２の位相判定信号に基づいて更新されることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記カウンタのカウント値は、前記サンプリング周期ごとに更新されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記カウンタの初期値は、中間値と比べて最小値又は最大値に偏っており、これにより、前記第２の位相判定信号が前記所定の論理レベルである場合において前記初期値からカウント可能なカウント総数よりも、前記第２の位相判定信号の論理レベルが前記所定の論理レベルとは逆の論理レベルである場合において前記初期値からカウント可能なカウント総数の方が少ないことを特徴とする６又は７に記載の半導体装置。
【請求項９】
前記カウンタの初期値は、前記最小値又は前記最大値に設定されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第３のクロック信号に基づいて前記第２のクロック信号を生成するレプリカ回路をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
更に、前記第３のクロック信号に同期して出力信号を外部に出力する出力バッファを備え、
前記第１のクロック信号は、前記半導体装置の第１の外部端子に接続され、
前記出力信号は、前記半導体装置の第２の外部端子に接続される、ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
内部クロック信号を生成するクロック生成回路と、前記内部クロック信号に同期して出力信号を外部に出力する出力バッファを備え、
前記クロック生成回路は、
外部クロック信号とフィードバッククロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、
サンプリング周期ごとに前記第１の位相判定信号をサンプリングし、これに基づいて第２の位相判定信号を生成するサンプリング回路と、
前記第２の位相判定信号に基づいて、前記内部クロック信号を生成するクロック生成部と、
前記内部クロック信号に基づいて前記第フィードバック信号を生成するレプリカ回路と、を備え、
前記サンプリング回路は、
前記サンプリング周期ごとに前記第１の位相判定信号をサンプリングするサンプリング部と、
所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記第２の位相判定信号の論理レベルの変化を禁止する連続判定回路と、
初期化後、前記サンプリング部にサンプリングされた前記第１の位相判定信号が所定の論理レベルを示すまで、前記第２の位相判定信号の論理レベルを前記所定の論理レベルに固定する初期動作回路と、
前記サンプリング部にサンプリングされた前記第１の位相判定信号が前記所定の論理レベルを示した後、前記連続判定回路の動作を無効化する無効化回路と、を備え、
前記レプリカ回路は、前記出力バッファと実質的に同一の回路構成を有していることを特徴とする半導体装置。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の半導体装置と、前記半導体装置の第１と第２の外部端子に接続されたコントローラとを備えることを特徴とするデータ処理システム。
【請求項１４】
第１のクロック信号と第２のクロック信号の位相に基づいて第１の位相判定信号を生成する位相判定回路と、
サンプリング周期ごとに前記第１の位相判定信号をサンプリングし、これに基づいて第２の位相判定信号を生成するサンプリング回路と、
前記第２の位相判定信号に基づいて、第３のクロック信号を生成するクロック生成部と、を備え、
前記サンプリング回路は、
前記サンプリング周期ごとに前記第１の位相判定信号をサンプリングするサンプリング部と、
所定の期間内に前記第１の位相判定信号の論理レベルが変化したことに応答して、前記第２の位相判定信号の論理レベルの変化を禁止する連続判定回路と、
初期化後、前記サンプリング部にサンプリングされた前記第１の位相判定信号が所定の論理レベルを示すまで、前記第２の位相判定信号の論理レベルを前記所定の論理レベルに固定する初期動作回路と、
前記サンプリング部にサンプリングされた前記第１の位相判定信号が前記所定の論理レベルを示した後、前記連続判定回路の動作を無効化する無効化回路と、を備えることを特徴とするクロック生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−６０３６４（Ｐ２０１１−６０３６４Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２０７４０１（Ｐ２００９−２０７４０１）
【出願日】平成２１年９月８日（２００９．９．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月８日（２００９．９．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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