半導体集積回路
【課題】クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するもので、特にクロック信号生成部をディジタル制御するレジスタへの複数ビットのディジタル制御情報の格納ステップを削減するのに有益な技術に関する。
【背景技術】
【０００２】
半導体製造技術の急速な進展に伴い、システム・オンチップ(ＳＯＣ)やマイクロコンピュータ(ＭＣ)等のＬＳＩでは高集積、高機能で高速動作も可能になった反面、特に電池駆動の携帯機器等では、スタンバイ時のリーク電流増大を抑えるための細かな電源管理と同時に、高速復帰に対する要求が高まってきている。すなわち、スタンバイ時にはリーク電流を低減するためＬＳＩの内部回路の動作は内部回路へのクロック供給が停止されるスリープモードに移行して、アクティブモードでの内部回路の動作再開に際してはクロック供給を速やかに行う必要が有る。
【０００３】
ところで、クロック入力信号の周波数、及び又はパルスエッジの位相を基準としたクロック生成回路には、大別して以下の3通りの回路が用いられている。
【０００４】
その第１の回路はＰＬＬ(位相ロックドループ)であり、一般的には出力クロックの周波数は入力クロックの周波数を逓倍したものとなる。ＰＬＬでは、位相比較器と可変位相回路とが使用されることにより、出力クロックを逓倍数分の１に分周されたフィードバッククロックの位相が入力クロックの位相と本質的に一致(ロック)するように制御されるものである。
【０００５】
次に、第２の回路はＤＬＬ(遅延ロックドループ)であり、出力クロックは入力クロックの遅延により生成される。ＤＬＬでは、位相比較器と可変遅延回路とが使用されることにより、可変遅延回路から生成される出力クロックの位相が入力クロックの位相と本質的にある一定値だけ遅延されるように制御されものである。
【０００６】
また、第３の回路はＦＬＬ(周波数ロックドループ)であり、一般的には出力クロックの周波数は入力クロックの周波数を逓倍したものとなる。ＦＬＬでは、周波数比較器と可変周波数回路とが使用されることにより、出力クロックを逓倍数分の１に分周されたフィードバッククロックの周波数が入力クロックの周波数と本質的に一致(ロック)するように制御されるものである。ＦＬＬの入力クロックには例えばＲＴＣ(リアルタイムクロック)用水晶振動子からの比較的低い周波数(約３２ｋＨｚ)が用いられ、一般的にはＰＬＬよりも一段高い逓倍数で逓倍される出力クロックの周波数のみが本質的にある一定値にされるように制御される。従って、その出力クロックを逓倍数分の１に分周したフィードバッククロックのパルスエッジは、入力基準クロックのエッジの位相とは必ずしもロックされない。しかし、ＦＬＬは基本的なロジックセル回路のみで簡易に構成できるため、その任意可変の高周波出力クロックを原発振の基準クロックとして用いられることができる。
【０００７】
上記のうち、ＬＳＩの内部回路にクロック信号を分配する際のクロック信号のスキューを低減するために、ＰＬＬ(フェーズロックドループ)回路が頻繁に使用される。ＰＬＬ回路は、一般的には、位相周波数比較器、チャージポンプ／ループフイルタ、電圧または電流制御発振器、バッファのアナログ回路で構成されている。クロック入力信号とバッファのクロック出力信号は位相周波数比較器に供給され、位相周波数比較器の出力はチャージポンプ／ループフイルタを介して電圧制御発振器に供給されることにより、クロック入力信号とクロック出力信号との位相差が名目上ゼロとされて、クロック信号のスキューが低減される。
【０００８】
一方、ＬＳＩの内部回路のスリープモードではＰＬＬ回路によるクロック供給を停止する一方、アクティブモードでの内部回路の動作再開に際してはＰＬＬ回路によるクロック供給の再開が行われる。しかし、ＰＬＬ回路によるクロック供給の再開には目標周波数に安定するまでのロック時間(セットリング時間)が必要であり、スリープモードからアクティブモードへの高速復帰が要望されている。
【０００９】
一方、下記非特許文献１には、クロックスキューの問題を解決するＰＬＬやＤＬＬ(遅延ロックドループ)が記載され、またアナログＤＬＬとディジタルＤＬＬとが記載されている。アナログＤＬＬは、低電源電圧で十分な遅延時間を得ることができないので将来の低電圧応用に好ましくなく、製造プロセス変動の影響を受けやすく電源ノイズに弱いのに対して、ディジタルＤＬＬは電源ノイズと製造プロセス、電圧、温度および負荷(ＰＶＴＬ)の影響に強い。また、アナログＤＬＬと比較して、ディジタルＤＬＬは待機電流消費が低く、ロック時間も短いと記載している。
【００１０】
また、下記非特許文献１には、ディジタルＤＬＬでのロックのための探索時間低減のためバイナリー・サーチ・アルゴリズム(２分探査法)が記載されると伴に、レジスタ制御やカウンタ制御のディジタルＤＬＬよりも高速のロック時間を有する逐次近似レジスタ(ＳＡＲ)制御のディジタルＤＬＬが記載されている。６ビットの遅延線が使用されると、理論的にはＳＡＲ制御のディジタルＤＬＬは６クロック周期のロック時間を持ち、長いクロック分配距離でのタイトな同期を維持する一方、ロック時間を短縮できると記載している。
【００１１】
更に、下記非特許文献２には、ディジタルＰＬＬに使用されるディジタル制御発振器が記載され、この発振器は発振器のＬＣタンクにディジタル制御される多数の量子化容量を含むものである。
【００１２】
更にまた、下記非特許文献３には、ディジタル制御発振器に高精度１４ビットの電流出力ディジタル・アナログ変換回路(ＤＡＣ)を含み、ＲＴＣ周波数の入力クロックから高逓倍の周波数に出力クロックをロックさせるために、バイナリー・サーチ・アルゴリズムを用いた周波数逓倍回路が記載されている。ＲＴＣ周波数は３２７６８ｋＨｚであり、出力クロックの高逓倍の周波数は４０〜６０ＭＨｚである。
【００１３】
尚、良く知られているように、逐次比較型Ａ／Ｄ変換器で逐次近似レジスタ(ＳＡＲ)は比較器の出力とローカルＤ／Ａ変換器の入力との間に接続され、比較器の一方の入力端子と他方の入力端子にはアナログ入力信号とローカルＤ／Ａ変換器のアナログ出力信号が供給される。アナログ入力信号のレベルにローカルＤ／Ａ変換器のアナログ出力信号のレベルが一致するように、２分探査法によって逐次近似レジスタ(ＳＡＲ)の保持データが逐次更新されることにより、逐次近似レジスタからアナログ入力信号のディジタル変換出力信号を得ることができる。
【００１４】
【非特許文献１】Ｇｕａｎｇ−Ｋａａｉ Ｄｅｈｎｇ ｅｔ ａｌ， “Ｃｌｏｃｋ−Ｄｅｓｋｅｗ Ｂｕｆｆｅｒ Ｕｓｉｎｇ ａ ＳＡＲ−Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３５， ＮＯ． ８， ＰＰ．１１２８−１１３６， ＡＵＧＵＳＴ ２０００．
【非特許文献２】Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ ｅｔ ａｌ， “Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ (ＤＣＯ)−Ｂａｓｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ＲＦ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ ｉｎ ａ Ｄｅｅｐ−Ｓｕｂｍｉｃｒｏｎ ＣＭＯＳ Ｐｒｏｃｅｓｓ”， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＩＲＣＵＩＴＳ ＡＮＤ ＳＹＳＴＥＭＳ−ＩＩ： ＡＮＡＬＯＧ ＡＮＤ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ， ＶＯＬ． ５０， ＮＯ． １１， ＮＯＶＥＭＢＥＲ ２００３ ＰＰ．８１５−８２８，
【非特許文献３】Ｒａｆａｅｌ Ｆｒｉｅｄ ｅｔ ａｌ， “Ａ Ｈｉｇｈ ＲｅｓｏｌｕｔｉｏｎＦｒｅｑｕｅｎｃｙ Ｍｕｌｔｉｐｌｉｅｒ ｆｏｒ Ｃｌｏｃｋ Ｓｉｇｎａｌ Ｇｅｎｅｒａｔｉｏｎ“ ，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３１， ＮＯ． ７， ＰＰ．１０５９−１０６２， Ｊｕｌｙ １９９６．
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明者等は本発明に先立って、システム・オンチップ(ＳＯＣ)やマイクロコンピュータ(ＭＣ)等のＬＳＩに搭載されるクロック分配用のＦＬＬ(Ｆｒｅｑｕｅｎｃｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ)の開発に従事した。
【００１６】
図１は、本発明に先立って本発明者等により検討されたＦＬＬの構成を示す図である。
【００１７】
このＦＬＬは、周波数比較部(ＦＣ)３０、ディジタル制御部２０、遅延リング発振部の回路形式のディジタル制御発振器(ＤＣＯ)１０から構成されている。
【００１８】
ディジタル制御発振器１０は、一方の入力端子にリセット信号Resetが供給される２入力ＮＡＮＤゲート１１と、単位遅延量tdのＮ−１個の遅延セルを含むディジタル制御可変遅延回路１２、出力バッファ１３とから構成されている。ディジタル制御可変遅延回路１２の遅延段数Ｎ−１は、ディジタル制御部２０による制御により、最小値０から最大値３１の任意の値に設定される。２入力ＮＡＮＤゲート１１も単位遅延量tdを持っているので、遅延リング発振部の回路形式の２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２との合計遅延時間Ｎ・tdは、最小遅延時間１・tdから最大遅延時間３２・tdの範囲で設定されることができる。
【００１９】
２入力ＮＡＮＤゲート１１の一方の入力端子のリセット信号Resetをローレベル“０”からハイレベル“１”に変化することにより、遅延リング発振部の閉ループが活性化されて、発振クロック信号ＣＬＫmが生成される。発振クロック信号ＣＬＫmが入力端子に供給される出力バッファ１３の出力端子から、発振クロック出力信号ＣＬＫoutが生成される。ディジタル制御発振器１０から生成される発振クロック信号ＣＬＫmの発振周波数ｆOSCは、２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２とからなる遅延閉ループの設定遅延段数Ｎと単位遅延量tdとによって、以下のように決定される。
【００２０】
ｆOSC＝１／(２・Ｎ・td) …(１式)
ディジタル制御部２０は、デコーダ２１と、逐次近似レジスタ(ＳＡＲ)２２と、制御クロック生成回路(ＣＣＧ)２３とから構成されている。逐次近似レジスタ(ＳＡＲ)２２のビット数は１２ビットとすることができ、それによって原理的には最大４０９６までの遅延制御が可能である。しかし、逐次近似レジスタ(ＳＡＲ)２２のビット数は、ＰＶＴ変動による遅延セルの遅延量変動を考慮して、周波数比較部(ＦＣ)３０のプログラム・カウンタ(ＰＣ)３２の可変逓倍数Ｍを最大２０４７に設定できるように１１ビット構成とした。ここでは、説明の簡素化のために、逐次近似レジスタ２２のビット数は、５ビットとする。５ビットの逐次近似レジスタ(ＳＡＲ)２２のデータ入力端子に周波数比較部３０の周波数比較器３１からの比較出力信号ＦＤoutが供給され、逐次近似レジスタ２２(ＳＡＲ)の６本のタイミング制御端子に制御クロック信号生成回路(ＣＣＧ)２３からの６個のタイミング制御信号ｃｋｓ０〜ｃｋｓ５が供給される。また、制御クロック信号生成回路(ＣＣＧ)２３の入力端子には、基準周波数信号としての入力クロック信号ＣＬＫinが供給される。逐次近似レジスタ(ＳＡＲ)２２の５ビットの出力データＱ１〜Ｑ５はデコーダ２１の５本の入力端子に供給され、デコーダ２１からの３２個のデコード出力信号はディジタル制御発振器１０のディジタル制御可変遅延回路１２に供給される。
【００２１】
周波数比較部３０は、周波数比較器(ＦＤ)３１と、プログラム・カウンタ(ＰＣ)３２とから構成されている。プログラム・カウンタ(ＰＣ)３２は、ディジタル制御発振器１０から生成される発振クロック信号ＣＬＫmのクロック数をカウントする。プログラム・カウンタ(ＰＣ)３２は、発振クロック信号ＣＬＫmのクロック数が設定された逓倍数に達するまではローレベル“０”の出力信号Ｍoutを出力して、逓倍数に達したらハイレベル“１”の出力信号Ｍoutを出力するように構成されている。周波数比較器３１の一方の入力端子と他方の入力端子とには、基準周波数信号としての入力クロック信号ＣＬＫinとプログラム・カウンタ３２からの出力信号Ｍoutとがそれぞれ供給される。周波数比較器３１の比較出力信号ＦＤoutは、入力クロック信号ＣＬＫinが入力された時点でのプログラム・カウンタ３２の出力信号Ｍoutのローレベル“０”またはハイレベル“１”に対応した値としてディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２に供給される。プログラム・カウンタ３２の逓倍数Ｍは、逓倍数設定入力端子Ｍinから供給される逓倍数設定データにより可変設定可能とされる。
【００２２】
図２は、図１に示したＰＬＬのディジタル制御発振器１０のディジタル制御可変遅延回路１２の構成を示す図である。ディジタル制御可変遅延回路１２は、ディジタル制御発振器１０の２入力ＮＡＮＤゲート１１の出力に接続された３２個の遅延ユニットＤＵ０…ＤＵ３１と３２個のスイッチＳＷ０…ＳＷ３１とにより構成されている。３２個の遅延ユニットＤＵ０…ＤＵ３１の各遅延ユニットは単位遅延量tdを持ち、３２個の遅延ユニットＤＵ０…ＤＵ３１の直列接続は２入力ＮＡＮＤゲート１１の出力端子と他方の入力端子との間に接続されている。発振クロック信号ＣＬＫmが生成される出力ノードと３２個の遅延ユニットＤＵ０…ＤＵ３１の３２個の入力端子との間には３２個のスイッチＳＷ０…ＳＷ３１が接続され、３２個のスイッチＳＷ０…ＳＷ３１の制御入力はディジタル制御部２０のデコーダ２１の３２個の出力信号Ｏｕｔ０…Ｏｕｔ３１により駆動される。
【００２３】
ディジタル制御部２０の逐次近似レジスタ２２の５ビットの出力データＱ１〜Ｑ５が供給されるデコーダ２１の３２個の出力信号Ｏｕｔ０…Ｏｕｔ３１に応答して、３２個のスイッチＳＷ０…ＳＷ３１の選択された１個のスイッチだけがオン状態に制御され、他の３１個のスイッチはオフ状態に制御される。オン状態に制御される１個のスイッチの場所によって、上記(１式)の２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２とからなる遅延閉ループの設定遅延段数Ｎが設定されることができる。最初のスイッチＳＷ０がオン状態に制御されると、設定遅延段数Ｎは最小の１に設定され、ディジタル制御発振器１０の発振周波数ｆOSCは最大発振周波数ｆOSC(max)＝１／(２・td)となる。また、最後のスイッチＳＷ３１がオン状態に制御されると、設定遅延段数Ｎは最大の３２に設定され、ディジタル制御発振器１０の発振周波数ｆOSCは最小発振周波数ｆOSC(mini)＝１／(６４・td)となる。
【００２４】
従って、図１に示すＦＬＬ回路は、ＬＳＩ内部回路に供給されるクロック信号の周波数を可変設定することが可能である。基準周波数信号としての入力クロック信号ＣＬＫinの周波数ｆREFが一定であっても、プログラム・カウンタ３２の逓倍数Ｍを可変設定することにより、ディジタル制御発振器１０の発振周波数ｆOSCを変化させることが可能である。
【００２５】
すなわち、周波数比較器３１の一方の入力端子の周波数ｆREFの基準周波数信号としての入力クロック信号ＣＬＫinの周波数と他方の入力端子の可変逓倍数Ｍのプログラム・カウンタ３２からのカウント結果による出力信号Ｍoutの周波数とが一致すると、次式の関係が成立する。
【００２６】
ｆREF=ｆOSC／Ｍ …(２式)
従って、上記(１式)と上記(２式)とから、次式の関係が成立する。
【００２７】
ｆOSC＝１／(２・Ｎ・td)
＝Ｍ・ｆREF …(３式)
ｆREF =１／(２・Ｎ・Ｍ・td) …(４式)
すなわち、プログラム・カウンタ３２の逓倍数Ｍを可変設定することにより、ディジタル制御発振器１０の設定遅延段数Ｎが変化して基準周波数ｆREFのＭ倍の発振周波数ｆOSCが生成される。これは、プログラム・カウンタ３２の逓倍数Ｍが増加したとすると、周波数比較器３１での基準周波数ｆREFと可変逓倍数Ｍのプログラム・カウンタ３２からの出力信号Ｍoutの周波数とが一致するようにディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２の保持データが逐次更新されるものである。結果的に、上記(３式)から明らかなように、プログラム・カウンタ３２の逓倍数Ｍの増加により、基準周波数ｆREFの周波数逓倍数が増加して、それと反比例してディジタル制御発振器１０の設定遅延段数Ｎは減少することになる。
【００２８】
逐次近似レジスタ２２の実際のビット数は１２ビットであり、それによって周波数比較部３０の１１ビット構成のプログラム・カウンタ３２の可変逓倍数Ｍは最大２０４７に設定されることができる。例えば、入力クロック信号ＣＬＫinの基準周波数ｆREFが３０ｋＨｚとして、プログラム・カウンタ３２の可変逓倍数Ｍが最大２０４７に設定されたとすると、ディジタル制御発振器１０の発振周波数ｆOSCは略６０ＭＨｚとなり、ＬＳＩ内部回路は高速動作を実行する。また、可変逓倍数Ｍが略半分１０２８に設定されたとすると、発振周波数ｆOSCは略３０ＭＨｚとなり、ＬＳＩ内部回路は中速動作を実行する。更に、可変周逓倍数Ｍが略１０分の１の略２０５に設定されたとすると、発振周波数ｆOSCは略６ＭＨｚとなり、ＬＳＩ内部回路は低速動作を実行する。
【００２９】
以下に、入力クロック信号ＣＬＫinの基準周波数ｆREFがある値に設定され、プログラム・カウンタ３２の逓倍数Ｍがある値に設定され、ディジタル制御発振器１０の単位遅延量tdが既知の場合に、逐次近似レジスタ(ＳＡＲ)２２がどのようにしてディジタル制御発振器１０の設定遅延段数Ｎを決定するかを説明する。
【００３０】
図３は、図１に示した本発明に先立って本発明者等により検討されたＰＬＬにおいて、基準周波数ｆREF、逓倍数Ｍ、単位遅延量tdが既知の場合に、逐次近似レジスタ(ＳＡＲ)２２にどのようにしてディジタル制御発振器１０の設定遅延段数Ｎが決定されるかを説明する図である。尚、図３での設定遅延段数Ｎの決定のアルゴリズムは、上記非特許文献１に記載されたバイナリー・サーチ・アルゴリズム(２分探査法)に基づくものである。
【００３１】
また、図５は、図１に示した本発明に先立って本発明者等により検討されたＦＬＬにおいて、ディジタル制御発振器１０の設定遅延段数Ｎを決定するためのディジタル制御部２０における逐次近似レジスタ(ＳＡＲ)２２と制御クロック生成回路(ＣＣＧ)２３の構成を示す図である。
【００３２】
まず、図５の逐次近似レジスタ(ＳＡＲ)２２は、データ入力端子Ｄに相周波数比較部３０の周波数比較器３１の比較出力信号ＦＤoutが共通に供給される５個のフリップフロップＦＦ１〜ＦＦ５により構成されている。逐次近似レジスタ(ＳＡＲ)２２には、制御クロック生成回路(ＣＣＧ)２３から生成されるマルチクロック信号cks0〜cks5が供給される。
【００３３】
制御クロック生成回路(ＣＣＧ)２３からの第１のクロック信号cks0は、第１のフリップフロップＦＦ１のセット端子Ｓ１と第２のフリップフロップＦＦ２〜第５のフリップフロップＦＦ５のリセット端子Ｒに供給される。制御クロック生成回路(ＣＣＧ)２３からの第２のクロック信号cks1は、第１のフリップフロップＦＦ１のクロック端子Ｃ１と第２のフリップフロップＦＦ２のセット端子Ｓ２とに供給される。制御クロック生成回路(ＣＣＧ)２３からの第３のクロック信号cks2は、第２のフリップフロップＦＦ２のクロック端子Ｃ２と第３のフリップフロップＦＦ３のセット端子Ｓ３とに供給される。制御クロック生成回路(ＣＣＧ)２３からの第４のクロック信号cks3は、第３のフリップフロップＦＦ３のクロック端子Ｃ３と第４のフリップフロップＦＦ４のセット端子Ｓ４とに供給される。制御クロック生成回路(ＣＣＧ)２３からの第５のクロック信号cks4は、第４のフリップフロップＦＦ４のクロック端子Ｃ４と第５のフリップフロップＦＦ５のセット端子Ｓ５とに供給される。制御クロック生成回路(ＣＣＧ)２３からの第６のクロック信号cks5は、第５のフリップフロップＦＦ５のクロック端子Ｃ５に供給される。
【００３４】
図５の制御クロック生成回路(ＣＣＧ)２３は、４個のフリップフロップＦＦ６〜ＦＦ９と６個のＡＮＤゲートＡＮＤ１〜ＡＮＤ６とにより構成されている。基準周波数信号としての入力クロック信号ＣＬＫinが、第１のフリップフロップＦＦ６のクロック端子Ｃと第１のＡＮＤゲートＡＮＤ１〜第５のＡＮＤゲートＡＮＤ５の第４の入力端子と第６のＡＮＤゲートＡＮＤ６の第２の入力端子とに供給される。第１のフリップフロップＦＦ６の反転データ出力端子Ｄq1bは、第１のフリップフロップＦＦ６のデータ入力端子Ｄと第２のフリップフロップＦＦ7のクロック端子Ｃと第１、第３、第５のＡＮＤゲートＡＮＤ１、３、５の第３の入力端子に供給される。第１のフリップフロップＦＦ６の非反転データ出力端子Ｄq1は、第２、第４のＡＮＤゲートＡＮＤ２、４の第３の入力端子に供給される。第２のフリップフロップＦＦ７の反転データ出力端子Ｄq2bは、第２のフリップフロップＦＦ７のデータ入力端子Ｄと第３のフリップフロップＦＦ８のクロック端子Ｃと第１、第２、第５のＡＮＤゲートＡＮＤ１、２、５の第２の入力端子に供給される。第２のフリップフロップＦＦ７の非反転データ出力端子Ｄq2は、第３、第４のＡＮＤゲートＡＮＤ３、４の第２の入力端子に供給される。第３のフリップフロップＦＦ８の反転データ出力端子Ｄq3bは、第３のフリップフロップＦＦ８のデータ入力端子Ｄと第１〜第４のＡＮＤゲートＡＮＤ１〜４の第１の入力端子に供給される。第３のフリップフロップＦＦ８の非反転データ出力端子Ｄq3は、第５のＡＮＤゲートＡＮＤ５の第１の入力端子に供給される。第１、第２、第３、第４、第５のＡＮＤゲートＡＮＤ１、２、３、４、５の出力端子から、第１、第２、第３、第４、第５のクロック信号cks0、cks1、cks2、cks3、cks4が生成され、逐次近似レジスタ(ＳＡＲ)２２に供給される。第５のＡＮＤゲート５の出力端子から生成された第５のクロック信号cks4はインバータＩＮＶを介して第４のフリップフロップＦＦ９のクロック端子Ｃに供給され、第４のフリップフロップＦＦ９のデータ入力端子Ｄには電源電圧Ｖddのハイレベル“１”が供給されている。第４のフリップフロップＦＦ９の非反転データ出力端子Ｄq4は第６のＡＮＤゲートＡＮＤ６の第１の入力端子に供給され、第６のＡＮＤゲートＡＮＤ６の出力端子から第６のクロック信号cks5が生成され、逐次近似レジスタ(ＳＡＲ)２２の第５のフリップフロップＦＦ５のクロック端子Ｃ５に供給される。また、第１のＡＮＤゲートＡＮＤ１の出力端子から生成される第１のクロック信号cks0は、第１〜第４のフリップフロップＦＦ６〜９のリセット端子Ｒに供給される。
【００３５】
図６は、図５に示したディジタル制御部２０における逐次近似レジスタ(ＳＡＲ)２２と制御クロック生成回路(ＣＣＧ)２３の各部の波形を示したもので、図１のＦＬＬにおいてディジタル制御発振器１０の設定遅延段数Ｎが決定される様子を示す図である。
【００３６】
基準周波数ｆREFを有する入力クロック信号ＣＬＫinの図１に示すＦＬＬへの供給が既に開始されており、図６のステップ０でプログラム・カウンタ３２の逓倍数Ｍが所定の値に設定されて図１のＦＬＬのロック動作が開始されたものとする。まず、ステップ０より以前の初期状態として、制御クロック生成回路(ＣＣＧ)２３の３個のフリップフロップＦＦ６〜ＦＦ８の非反転データ出力端子Ｄq1〜Ｄq3は全てローレベル“０”となり、反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”となっている。
【００３７】
この状態で、ステップ０のタイミングでハイレベル“１”の入力クロック信号ＣＬＫinが制御クロック生成回路(ＣＣＧ)２３に供給されることにより、第１のＡＮＤゲートＡＮＤ１の出力端子から、ハイレベル“１”の第１のクロック信号cks0が生成される。第１のＡＮＤゲートＡＮＤ１の出力端子から生成されたハイレベル“１”の第１のクロック信号cks0は４個のフリップフロップＦＦ６〜ＦＦ９のリセット端子Ｒに共通に供給されるので、４個のフリップフロップＦＦ６〜ＦＦ９は全てリセット状態に駆動される。その結果、４個のフリップフロップＦＦ６〜ＦＦ９の非反転データ出力端子Ｄq1〜Ｄq4は全てローレベル“０”であり、また３個のフリップフロップＦＦ６〜ＦＦ８の反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”である。
【００３８】
次のステップ１で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路２３の１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bのハイレベル“１”にデータ入力端子Ｄが応答して、１段目のフリップフロップＦＦ６はセット状態に駆動される。従って、ステップ１のタイミングで、１段目のフリップフロップＦＦ６の非反転データ出力端子Ｄq1はローレベル“０”からハイレベル“１”に変化すると伴に、第２のＡＮＤゲートＡＮＤ２の出力端子から、ハイレベル“１”の第２のクロック信号cks1が生成される。
【００３９】
また次のステップ２で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路２３の１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bのローレベル“０”にデータ入力端子Ｄが応答して、１段目のフリップフロップＦＦ６はリセット状態に駆動される。従って、ステップ２のタイミングで、１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bはローレベル“０”からハイレベル“１”に変化すると伴に、２段目のフリップフロップＦＦ７の反転データ出力端子Ｄq1bのハイレベル“１”にデータ入力端子Ｄが応答して、２段目のフリップフロップＦＦ７はセット状態に駆動される。このステップ２のタイミングで、２段目のフリップフロップＦＦ７の非反転データ出力端子Ｄq2はローレベル“０”からハイレベル“１”に変化すると伴に、第３のＡＮＤゲートＡＮＤ３の出力端子から、ハイレベル“１”の第３のクロック信号cks2が生成される。
【００４０】
更に次のステップ３で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路２３の１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bのハイレベル“１”にデータ入力端子Ｄが応答して、１段目のフリップフロップＦＦ６はセット状態に駆動される。従って、ステップ３のタイミングで、１段目のフリップフロップＦＦ６の非反転データ出力端子Ｄq1はローレベル“０”からハイレベル“１”に変化すると伴に、２段目のフリップフロップＦＦ７はセット状態に維持され、３段目のフリップフロップＦＦ８はリセット状態に維持されている。従って、このステップ３のタイミングで、第４のＡＮＤゲートＡＮＤ４の出力端子から、ハイレベル“１”の第４のクロック信号cks3が生成される。
【００４１】
更にまた次のステップ４で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路２３の１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bのローレベル“０”にデータ入力端子Ｄが応答して、１段目のフリップフロップＦＦ６はリセット状態に駆動される。従って、ステップ４のタイミングで、１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bはローレベル“０”からハイレベル“１”に変化すると伴に、２段目のフリップフロップＦＦ７の反転データ出力端子Ｄq2bのローレベル“０”にデータ入力端子Ｄが応答して、２段目のフリップフロップＦＦ７はリセット状態に駆動される。このステップ４のタイミングで、２段目のフリップフロップＦＦ７の非反転データ出力端子Ｄq2はローレベル“０”からハイレベル“１”に変化すると、３段目のフリップフロップＦＦ８の反転データ出力端子Ｄq3bのハイレベル“１”にデータ入力端子Ｄが応答して、３段目のフリップフロップＦＦ８はセット状態に駆動される。従って、このステップ４のタイミングで、第５のＡＮＤゲートＡＮＤ５の出力端子から、ハイレベル“１”の第５のクロック信号cks4が生成される。
【００４２】
このステップ４と次のステップ５との間で、入力クロック信号ＣＬＫinがハイレベル“１”からローレベル“０”に変化すると、第５のＡＮＤゲートＡＮＤ５の出力端子の第５のクロック信号cks4もハイレベル“１”からローレベル“０”に変化する。従って、インバータＩＮＶを介して第４のフリップフロップＦＦ９のクロック端子Ｃに供給される信号はローレベル“０”からハイレベル“１”に変化するので、データ入力端子Ｄに供給された電源電圧Ｖddのハイレベル“１”によって、第４のフリップフロップＦＦ９はセット状態に駆動される。従って、第４のフリップフロップＦＦ９の非反転データ出力端子Ｄq4は、ハイレベル“１”に維持される。その結果、ステップ５以降では入力クロック信号ＣＬＫinのハイレベル“１”とローレベル“０”との間の変化に応答して第６のＡＮＤゲートＡＮＤ６の出力端子の第６のクロック信号cks5もハイレベル“１”とローレベル“０”との間で変化する。
【００４３】
一方、最初のステップ０のタイミングで最初に生成されたハイレベル“１”の第１のクロック信号cks0は、逐次近似レジスタ(ＳＡＲ)２２の第１のフリップフロップＦＦ１のセット端子Ｓ１と第２のフリップフロップＦＦ２〜第５のフリップフロップＦＦ５のリセット端子Ｒに供給される。従って、ステップ０のタイミングでは、逐次近似レジスタ(ＳＡＲ)２２の内部で第１のフリップフロップＦＦ１はセット状態に駆動され、その他の第２のフリップフロップＦＦ２〜第５のフリップフロップＦＦ５はリセット状態に駆動される。その結果、逐次近似レジスタ(ＳＡＲ)２２からデコーダ２１に供給される５ビットの出力データＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５は、“１００００”の初期コードを有する制御ワードとなる。
【００４４】
すると、図２に示すデコーダ２１は“１００００”のコードを有する逐次近似レジスタ(ＳＡＲ)２２の５ビットの出力データＱ１〜Ｑ５に応答して、３２個の出力信号Ｏｕｔ０〜Ｏｕｔ３１のうち選択された１個の出力信号Ｏｕｔ１６のみをハイレベル“１”とし、他の全ての出力信号をローレベル“０”とする。従って、図２に示すディジタル制御発振器１０のディジタル制御可変遅延回路１２で３２個のスイッチＳＷ０〜ＳＷ３１の中間の１個のスイッチＳＷ１６のみがオン状態に制御され、他の全てのスイッチはオフ状態に制御される。この時のディジタル制御発振器１０の２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２とからなる遅延閉ループの設定遅延段数Ｎは最小値１と最大値３２との半分の１６となる。従って、ディジタル制御発振器１０は、発振周波数ｆosc＝１／(２・16・td)で発振動作を開始する。尚、単位遅延量tdは、ＬＳＩの製造プロセスのバラツキや電源電圧や温度の変動の影響により変動する。
【００４５】
図１に示すＦＬＬでディジタル制御発振器１０が第１回目の発振動作を開始すると、発振クロック信号ＣＬＫmはプログラム・カウンタ３２で予め設定された可変逓倍数Ｍに従ってクロック数がカウントされる。周波数比較器３１には、基準周波数信号としての入力クロック信号ＣＬＫinとプログラム・カウンタ３２からのクロック数カウント結果を表す出力信号Ｍoutとがそれぞれ供給される。周波数比較器３１の比較出力信号ＦＤoutは、入力クロック信号ＣＬＫinが入力された時点のプログラム・カウンタ３２からの出力信号Ｍoutのレベルに対応したローレベル“０”又はハイレベル“１”としてディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２に供給される。単位遅延量tdの変動によって発振クロック信号ＣＬＫmの周波数は、目標とする周波数より低い場合もあるし、高い場合もある。周波数が低い場合には周波数比較器３１の比較出力信号ＦＤoutはローレベル“０”となり、進んでいる高い場合には周波数比較器３１の比較出力信号ＦＤoutはハイレベル“１”となる。
【００４６】
逐次近似レジスタ(ＳＡＲ)２２の初期コード“１００００”を利用した図１のＦＬＬのディジタル制御発振器１０の第１回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第１のフリップフロップＦＦ１に格納される。それは、図６のステップ１のタイミングで、図５の第１のフリップフロップＦＦ１のクロック端子Ｃ１に供給される第２のクロック信号cks1のハイレベル“１”に応答して比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、発振クロックＣＬＫｍの周波数が低い場合のローレベル“０”によって第１のフリップフロップＦＦ１はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の１ビット目の出力データＱ１はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第１のフリップフロップＦＦ１はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の１ビット目の出力データＱ１はハイレベル“１”となる。いずれの場合にも、第２のクロック信号cks1のハイレベル“１”は第２のフリップフロップＦＦ２のセット端子Ｓ２に供給されるので、逐次近似レジスタ(ＳＡＲ)２２の２ビット目の出力データＱ２はハイレベル“１”となる。また、逐次近似レジスタ(ＳＡＲ)２２の３ビット目から５ビット目の出力データＱ３、Ｑ４、Ｑ５は、“０００”のデータコードに維持されている。
【００４７】
図３のステップ１は、逐次近似レジスタ２２のステップ０の初期コード“１００００”を利用したＦＬＬのディジタル制御発振器の第１回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の１ビット目の出力データＱ１のビット・パターンを示している。１ビット目の出力データＱ１がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の制御コードは“０１０００”に変更されて、ステップ２のＦＬＬのディジタル制御発振器の第２回目の発振動作が開始される。１ビット目の出力データＱ１がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の制御コードは“１１０００”に変更されて、ステップ２のＦＬＬのディジタル制御発振器の第２回目の発振動作が開始される。
【００４８】
図６のステップ２で図１に示すＦＬＬでディジタル制御発振器１０が第２回目の発振動作を開始すると、第２回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第２のフリップフロップＦＦ２に格納される。それは、図６のステップ２のタイミングで、図５の第２のフリップフロップＦＦ２のクロック端子Ｃ２に供給される第３のクロック信号cks2のハイレベル“１”に応答して、比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、周波数が低い場合のローレベル“０”によって第２のフリップフロップＦＦ２はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の２ビット目の出力データＱ２はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第２のフリップフロップＦＦ２はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の２ビット目の出力データＱ２はハイレベル“１”となる。いずれの場合にも、第３のクロック信号cks2のハイレベル“１”は第３のフリップフロップＦＦ３のセット端子Ｓ３に供給されるので、逐次近似レジスタ(ＳＡＲ)２２の３ビット目の出力データＱ４はハイレベル“１”となる。また、逐次近似レジスタ(ＳＡＲ)２２の４ビット目から５ビット目の出力データＱ４、Ｑ５は、“００”のデータコードに維持されている。
【００４９】
図３のステップ２は、逐次近似レジスタ２２のステップ１の制御コード“０１０００”または制御コード“１１０００”を利用した第２回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の２ビット目の出力データＱ２のビット・パターンを示している。２ビット目の出力データＱ２がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の制御コードは“００１００”または“１０１００”に変更されて、ステップ３のＦＬＬのディジタル制御発振器の第３回目の発振動作が開始される。２ビット目の出力データＱ２がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の制御コードは“０１１００”または“１１１００”に変更されて、ステップ３のＦＬＬのディジタル制御発振器の第３回目の発振動作が開始される。
【００５０】
図６のステップ３で図１に示すＦＬＬでディジタル制御発振器１０が第３回目の発振動作を開始すると、第３回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第３のフリップフロップＦＦ３に格納される。それは、図６のステップ３のタイミングで、図５の第３のフリップフロップＦＦ３のクロック端子Ｃ３に供給される第４のクロック信号cks3のハイレベル“１”に応答して、比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、周波数が低い場合のローレベル“０”によって第３のフリップフロップＦＦ３はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の３ビット目の出力データＱ３はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第３のフリップフロップＦＦ３はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の３ビット目の出力データＱ３はハイレベル“１”となる。いずれの場合にも、第４のクロック信号cks3のハイレベル“１”は第４のフリップフロップＦＦ４のセット端子Ｓ４に供給されるので、逐次近似レジスタ(ＳＡＲ)２２の４ビット目の出力データＱ４はハイレベル“１”となる。また、逐次近似レジスタ(ＳＡＲ)２２の５ビット目の出力データＱ５は、“０”のデータコードに維持されている。
【００５１】
図３のステップ３は、逐次近似レジスタ２２のステップ２の制御コード“００１００”、“０１１０００”、“１０１００”、“１１１００”のいずれかを利用した第２回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の３ビット目の出力データＱ３のビット・パターンを示している。３ビット目の出力データＱ３がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の左側の４個の制御コードのいずれか１個に変更されて、ステップ４のＦＬＬのディジタル制御発振器の第４回目の発振動作が開始される。３ビット目の出力データＱ３がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の右側の４個の制御コードのいずれか１個に変更されて、ステップ４のＦＬＬのディジタル制御発振器の第４回目の発振動作が開始される。
【００５２】
図６のステップ４で図１に示すＦＬＬでディジタル制御発振器１０が第４回目の発振動作を開始すると、第４回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第４のフリップフロップＦＦ４に格納される。それは、図６のステップ４のタイミングで、図５の第４のフリップフロップＦＦ４のクロック端子Ｃ４に供給される第５のクロック信号cks4のハイレベル“１”に応答して比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、周波数が低い場合のローレベル“０”によって第４のフリップフロップＦＦ４はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の４ビット目の出力データＱ４はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第４のフリップフロップＦＦ４はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の４ビット目の出力データＱ４はハイレベル“１”となる。いずれの場合にも、第５のクロック信号cks4のハイレベル“１”は第５のフリップフロップＦＦ５のセット端子Ｓ５にも供給されるので、逐次近似レジスタ(ＳＡＲ)２２の５ビット目の出力データＱ５はハイレベル“１”となる。
【００５３】
図３のステップ４は、逐次近似レジスタ２２のステップ３の８個の制御コードのいずれか１個を利用した第３回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の４ビット目の出力データＱ４のビット・パターンを示している。４ビット目の出力データＱ４がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の左側の８個の制御コードのいずれか１個に変更されて、ステップ５のＦＬＬのディジタル制御発振器の第５回目の発振動作が開始される。４ビット目の出力データＱ４がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の右側の８個の制御コードのいずれか１個に変更されて、ステップ５のＦＬＬのディジタル制御発振器の第５回目の発振動作が開始される。
【００５４】
図６のステップ５で図１に示すＦＬＬでディジタル制御発振器１０が第５回目の発振動作を開始すると、第４回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第５のフリップフロップＦＦ５に格納される。それは、図６のステップ５のタイミングで、図５の第５のフリップフロップＦＦ５のクロック端子Ｃ５に供給される第６のクロック信号cks5のハイレベル“１”に応答して比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、周波数が低い場合のローレベル“０”によって第５のフリップフロップＦＦ５はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の５ビット目の出力データＱ５はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第５のフリップフロップＦＦ５はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の５ビット目の出力データＱ５はハイレベル“１”となる。
【００５５】
図３のステップ５は、逐次近似レジスタ２２のステップ４の１６個の制御コードのいずれか１個を利用した第４回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の５ビット目の出力データＱ５のビット・パターンを含む全ビットの出力データＱ１〜Ｑ５示している。５ビット目の出力データＱ５がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の左側の１６個のデシマル値が偶数の最終制御コードのいずれか１個に変更されて、ＦＬＬのディジタル制御発振器１０の設定遅延段数Ｎが最終的に設定されて、正式な発振動作が開始される。５ビット目の出力データＱ５がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の右側の１６個のデシマル値が奇数の最終制御コードのいずれか１個に変更されて、ＦＬＬのディジタル制御発振器１０の設定遅延段数Ｎが最終的に設定されて、正式な発振動作が開始される。
【００５６】
以上のようにして、図１に示した本発明に先立って本発明者等により検討されたＦＬＬにおいて、基準周波数ｆREF、単位遅延量tdが既知の場合に、逓倍数Ｍの値が決定されることにより、逐次近似レジスタ(ＳＡＲ)２２にディジタル制御発振器１０の設定遅延段数Ｎが決定されるものである。
【００５７】
図４は、図１に示したＬＬにおいて、可変逓倍器としてのプログラム・カウンタ３２の可変逓倍数Ｍとディジタル制御発振器１０の設定遅延段数Ｎとの関係を示す図である。
【００５８】
上記(４式)から明らかなように、基準周波数ｆREFと単位遅延量tdとが一定であれば、可変周逓倍数Ｍと設定遅延段数Ｎとは逆比例の関係である。すなわち、可変逓倍数Ｍが減少すると設定遅延段数Ｎは増加して、可変逓倍数Ｍが増加すると設定遅延段数Ｎは減少する。基準周波数発振回路に水晶振動子を使用することにより温度変化や電源電圧変動に対しても安定な基準周波数ｆREFを得ることができるが、図１のＦＬＬのディジタル制御可変遅延回路１２の単位遅延量tdは比較的大きな温度依存性を持っている。図４の特性Ｌtpは、ＦＬＬを搭載した半導体集積回路の半導体チップが室温付近でのＦＬＬの可変逓倍数Ｍと設定遅延段数Ｎとの関係を示すものである。また、図４の特性Ｌmaxは、ＦＬＬを搭載した半導体集積回路の半導体チップが低温となり、単位遅延量tdが減少した状況でのＦＬＬの可変逓倍数Ｍと設定遅延段数Ｎとの関係を示すものである。更に、図４の特性Ｌminiは、ＦＬＬを搭載した半導体集積回路の半導体チップが高温となり、単位遅延量tdが増加した状況でのＦＬＬの可変逓倍数Ｍと設定遅延段数Ｎとの関係を示すものである。
【００５９】
このように、図１のＦＬＬのディジタル制御可変遅延回路１２の単位遅延量tdは比較的大きな温度依存性を持っているので、決定された逓倍数Ｍの値とチップ温度に依存する単位遅延量tdとに対応するように、逐次近似レジスタ(ＳＡＲ)２２にディジタル制御発振器１０の設定遅延段数Ｎが設定されるものである。
【００６０】
しかし、逐次近似レジスタ(ＳＡＲ)２２にディジタル制御発振器１０の最終的な設定遅延段数Ｎが設定されるまでには、図６から明らかなように逐次近似レジスタ(ＳＡＲ)２２のビット数に比例したステップ数が必要となる。図６の例では、逐次近似レジスタ(ＳＡＲ)２２は５ビットと少ないので、ステップ数が５で最終的な設定遅延段数Ｎが設定されることができる。
【００６１】
また、上述したようにプログラム・カウンタ３２に最大値２０４７の可変逓倍数Ｍを設定するので、逐次近似レジスタ(ＳＡＲ)２２の実際のビット数は１２ビットであり、最終的な設定遅延段数Ｎが設定されるステップ数も１２ステップと大きな値となることが判明した。
【００６２】
更に、複数ビットの逐次近似レジスタ(ＳＡＲ)を含むＦＬＬにおいては、決定された逓倍数に対応する複数ステップによる逐次近似レジスタ(ＳＡＲ)への最終的な設定遅延段数の設定の後、ＦＬＬのロック動作が開始されるので、ＦＬＬのロック時間(セットリング時間)も長いと言う問題も明らかとされた。ＦＬＬのロック時間が長ければ、ＦＬＬ生成クロックが停止されるスリープ状態からＦＬＬ生成クロックの供給再開によるアクティブ状態への動作回復時間も長くなると言う問題もある。
【００６３】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００６４】
従って、本発明の目的とするところは、クロック信号生成部をディジタル制御するレジスタへの複数ビットのディジタル制御情報の格納ステップを削減することにある。また、本発明の他の目的とするところは、複数ビットのディジタル制御情報を格納する逐次近似レジスタ(ＳＡＲ)を含むＦＬＬ、ＰＬＬまたはＤＬＬにおいて、ロック時間を削減することにある。
【００６５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００６６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００６７】
すなわち、本発明の代表的な半導体集積回路は、クロック信号(ＣＬＫm)を生成するディジタル制御クロック信号生成部(１０)と、前記ディジタル制御クロック信号生成部(１０)を制御するディジタル制御部(２０) とを具備するクロック生成部を含む。前記クロック生成部(１０、２０、３０)は、比較器(３１)と、制御レジスタ(２２)とを更に具備する。
【００６８】
前記比較器(３１)に基準信号(ＣＬＫin)が供給され、前記比較器(３１)に前記クロック信号(ＣＬＫm)から生成されたフィードバック信号(Ｍout)がフィードバック経路(３２)を介して供給される。前記制御レジスタ(２２)に前記比較器(３１)の出力信号(ＦＤout)が供給され、前記制御レジスタ(２２)は複数ビットのディジタル制御情報を格納する。
【００６９】
前記制御レジスタが所定の値のディジタル制御情報を格納すると、前記フィードバック信号が前記基準信号とロックする。前記クロック生成部は、複数の動作状態で動作する。
【００７０】
前記クロック生成部は、前記制御レジスタ(２２)に接続された制御データ記憶回路(２５)を更に具備する。前記制御データ記憶回路(２５)には、前記複数の動作状態の動作のための複数の初期設定データが予め格納される。
【００７１】
前記クロック生成部による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報(Ｍin)が前記制御データ記憶回路(２５)に供給される。前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)から前記１つの動作状態の前記動作のための初期設定データ(Ｓet1〜Ｓet5)が、前記制御レジスタ(２２)の上位ビットに格納される(図７参照)。
【発明の効果】
【００７２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、クロック信号生成部をディジタル制御するレジスタへの複数ビットのディジタル制御情報の格納ステップを削減することができる。
【発明を実施するための最良の形態】
【００７３】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００７４】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、発振クロック信号(ＣＬＫm)を生成するディジタル制御発振器(１０)と、前記ディジタル制御発振器から生成される前記発振クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部(２０)とを具備するクロック生成部を含む。
【００７５】
前記クロック生成部(１０、２０、３０)は、比較器(３１)と、カウンタ(３２)と、制御レジスタ(２２)とを具備するものである。
【００７６】
前記カウンタ(３２)の入力端子に前記ディジタル制御発振器(１０)から生成される前記発振クロック信号(ＣＬＫm)が供給されることにより、前記カウンタ(３２)の出力端子から出力信号(Ｍout)が生成される。前記比較器(３１)の一方の入力端子に基準信号(ＣＬＫin)が供給され、前記比較器(３１)の他方の入力端子に前記カウンタ(３２)の前記出力端子から生成された前記出力信号(Ｍout)が供給される。
【００７７】
前記制御レジスタ(２２)に前記比較器(３１)の出力信号(ＦＤout)が供給されることにより、前記制御レジスタ(２２)は前記ディジタル制御発振器(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する。
【００７８】
前記比較器(３１)と、前記制御レジスタ(２２)と、前記ディジタル制御発振器(１０)と、前記カウンタ(３２)とは、位相ロックドループ(ＰＬＬ)と周波数ロックドループ(ＦＬＬ)との少なくとも一方であるロックドループ(ＬＬ)を構成する。
【００７９】
前記制御レジスタ(２２)が所定の値を有するディジタル制御情報を格納することにより、前記比較器(３１)の前記他方の入力端子の前記出力信号(Ｍout)の位相および周波数の少なくとも一方が前記比較器(３１)の前記一方の入力端子の前記基準信号(ＣＬＫin)の位相および周波数の少なくとも一方とロックするものである。
【００８０】
前記ロックドループ(ＬＬ)は、前記基準信号(ＣＬＫin)が複数の周波数に設定されるか、または、前記カウンタ(３２)が複数の逓倍比に設定されるかにより、複数の動作状態で動作することが可能に構成されている。
【００８１】
前記基準信号(ＣＬＫin)が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記カウンタ(３２)が前記複数の逓倍比から選択された１つの逓倍比に設定されるかにより、前記ロックドループ(ＬＬ)は前記複数の動作状態から選択された１つの動作状態で動作するものである。
【００８２】
前記クロック生成部は、前記制御レジスタ(２２)に接続された制御データ記憶回路(２５)を更に具備するものである。前記制御データ記憶回路(２５)には、前記ロックドループ(ＬＬ)による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能である。
【００８３】
前記ロックドループ(ＬＬ)による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報(Ｍin)が前記制御データ記憶回路(２５)に供給される。
【００８４】
前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)から前記１つの動作状態の前記動作のための初期設定データ(Ｓet1〜Ｓet5)が前記制御レジスタ(２２)の上位ビットに格納されるものである(図７、図８、図９〜図１２参照)。
【００８５】
前記実施の形態によれば、ロックドループ(ＬＬ)が複数の動作状態から選択された１つの動作状態で動作する際に、この選択された１つの動作状態に対応する初期設定データ(Ｓet1〜Ｓet5)が制御レジスタ(２２)の上位ビットに格納されるものである。従って、制御レジスタ(２２)の複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)をバイナリー・サーチ・アルゴリズム等による複数ステップの全てを使用して決定する必要が無くなる。その結果、ロックドループ(ＬＬ)のディジタル制御発振器(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する制御レジスタ(２２)への複数ビットのディジタル制御情報の格納ステップを削減することができる。
【００８６】
好適な実施の形態では、前記１つの動作状態の前記動作の間に、前記制御レジスタ(２２)の前記上位ビット以外の下位ビットには前記比較器(３１)の前記出力信号(ＦＤout)が供給される。
【００８７】
前記好適な実施の形態によれば、ロックドループ(ＬＬ)のディジタル制御発振器(１０)が大きな特性バラツキや電源電圧依存性や温度依存性を持っているとしても、制御レジスタ(２２)の下位ビットにはこれらの変動を吸収するようなディジタル制御情報が格納される。その結果、ロックドループ(ＬＬ)は複数の動作状態のいずれの動作状態に設定されとしても、正確なロック動作を実行することができる。
【００８８】
より好適な実施の形態では、前記クロック生成部は、前記基準信号(ＣＬＫin)に応答して相互に位相の異なったマルチクロック制御信号(cks0〜cks5)を生成する制御クロック生成回路(２３)を更に具備するものである(図５参照)。
【００８９】
前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)は、前記初期設定データ(Ｓet1〜Ｓet5)が格納される前記制御レジスタ(２２)の前記上位ビットを示す選択信号(Ｓel1、Ｓel2、Ｓel3)を生成するものである。
【００９０】
前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の最初のクロック制御信号(cks0)のタイミングで、前記前記選択信号(Ｓel1、Ｓel2、Ｓel3)により指定された前記制御レジスタ(２２)の前記上位ビットに前記初期設定データが格納されるものである。
【００９１】
前記最初のクロック制御信号(cks0)の後に前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の後続のクロック制御信号(cks1、cks2…)のタイミングで、前記制御レジスタ(２２)の前記下位ビットに前記比較器(３１)の前記出力信号(ＦＤout)が供給されるものである。
【００９２】
更により好適な実施の形態では、前記カウンタ(３２)は前記複数の逓倍比から選択される任意の１つの逓倍比で動作可能な可変カウンタとして構成されている。
【００９３】
前記動作選択情報(Ｍin)は、前記可変カウンタとして構成された前記カウンタ(３２)の前記任意の１つの逓倍比を選択するものである。
【００９４】
具体的な一つの実施の形態では、前記ディジタル制御発振器(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって遅延段数(Ｎ)が制御可能なディジタル制御可変遅延回路(１２)を含む遅延リング発振部(１１、１２)により構成されている(図７参照)。
【００９５】
他の具体的な一つの実施の形態では、前記ディジタル制御発振器(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって制御される複数の量子化容量をＬＣタンクに含むものである。
【００９６】
最も具体的な一つの実施の形態では、前記ロックドループ(ＬＬ)の前記ディジタル制御発振器(１０)の前記発振クロック信号(ＣＬＫm)から生成される出力クロック信号(ＣＬＫout)は半導体チップ(１００)の内部回路(４２、４３)に動作クロックとして供給されるものである(図１５参照)。
【００９７】
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、基準信号(ＣＬＫin)を遅延することにより遅延クロック信号(ＣＬＫm)を生成するディジタル制御遅延ユニット(１０)と、前記ディジタル制御遅延ユニットから生成される前記遅延クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部(２０)とを具備するクロック生成部を含む。
【００９８】
前記クロック生成部(１０、２０、３０)は、比較器(３３)と、制御レジスタ(２２)と、出力バッファ(１３)とを具備するものである。
【００９９】
前記出力バッファ(１３)の入力端子に前記ディジタル制御遅延ユニット(１０)から生成された前記遅延クロック信号(ＣＬＫm)が供給されることにより、前記出力バッファ(１３)の出力端子から出力クロック信号(ＣＬＫout)が生成される。前記比較器(３３)の一方の入力端子には前記基準信号(ＣＬＫin)が供給され、前記比較器(３３)の他方の入力端子には前記出力バッファ(１３)から生成された前記出力クロック信号(ＣＬＫout)が供給される。
【０１００】
前記制御レジスタ(２２)に前記比較器(３３)の出力信号(ＦＤout)が供給されることにより、前記制御レジスタ(２２)は前記ディジタル制御遅延ユニット(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納するものである。
【０１０１】
前記比較器(３３)と、前記制御レジスタ(２２)と、前記ディジタル制御遅延ユニット(１０)とは、遅延ロックドループ(ＤＬＬ)を構成する。
【０１０２】
前記制御レジスタ(２２)が所定の値を有するディジタル制御情報を格納することにより、前記比較器(３３)の前記他方の入力端子の前記出力クロック信号(ＣＬＫout)の位相および周波数の少なくとも一方が前記比較器(３３)の前記一方の入力端子の前記基準信号(ＣＬＫin)の位相および周波数の少なくとも一方とロックするものである。
【０１０３】
前記遅延ロックドループ(ＤＬＬ)は、前記基準信号(ＣＬＫin)が複数の周波数に設定されるか、または、前記出力バッファ(１３)が複数の遅延量に設定されるかにより、複数の動作状態で動作することが可能に構成されている。前記基準信号(ＣＬＫin)が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記出力バッファ(１３)が前記複数の遅延量から選択された１つの遅延量に設定されるかにより、前記遅延ロックドループ(ＤＬＬ)は前記複数の動作状態から選択された１つの動作状態で動作する。
【０１０４】
前記クロック生成部は、前記制御レジスタ(２２)に接続された制御データ記憶回路(２５)を更に具備するものである。前記制御データ記憶回路(２５)には、前記遅延ロックドループ(ＤＬＬ)による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能である。
【０１０５】
前記遅延ロックドループ(ＤＬＬ)による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報(Ｌin)が前記制御データ記憶回路(２５)に供給される。前記動作選択情報(Ｌin)に応答して前記制御データ記憶回路(２５)から前記１つの動作状態の前記動作のための初期設定データ(Ｓet1〜Ｓet5)が、前記制御レジスタ(２２)の上位ビットに格納されるものである(図１５参照)。
【０１０６】
前記実施の形態によれば、ＤＬＬが複数の動作状態から選択された１つの動作状態で動作する際に、この選択された１つの動作状態に対応する初期設定データ(Ｓet1〜Ｓet5)が制御レジスタ(２２)の上位ビットに格納されるものである。従って、制御レジスタ(２２)の複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)をバイナリー・サーチ・アルゴリズム等による複数ステップの全てを使用して決定する必要が無くなる。その結果、ＤＬＬのディジタル制御遅延ユニット(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する制御レジスタ(２２)への複数ビットのディジタル制御情報の格納ステップを削減することができる。
【０１０７】
好適な実施の形態では、前記１つの動作状態の前記動作の間に、前記制御レジスタ(２２)の前記上位ビット以外の下位ビットには前記比較器(３３)の前記出力信号(ＦＤout)が供給される。
【０１０８】
前記好適な実施の形態によれば、ＤＬＬのディジタル制御遅延ユニット(１０)が大きな特性バラツキや電源電圧依存性や温度依存性を持っているとしても、制御レジスタ(２２)の下位ビットにはこれらの変動を吸収するようなディジタル制御情報が格納される。その結果、ＤＬＬは複数の動作状態のいずれの動作状態に設定されとしても、正確なロック動作を実行することができる。
【０１０９】
より好適な実施の形態では、前記クロック生成部は、前記基準信号(ＣＬＫin)に応答して相互に位相の異なったマルチクロック制御信号(cks0〜cks5)を生成する制御クロック生成回路(２３)を更に具備するものである(図１５参照)。
【０１１０】
前記動作選択情報(Ｌin)に応答して前記制御データ記憶回路(２５)は、前記初期設定データ(Ｓet1〜Ｓet5)が格納される前記制御レジスタ(２２)の前記上位ビットを示す選択信号(Ｓel1、Ｓel2、Ｓel3)を生成するものである。
【０１１１】
前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の最初のクロック制御信号(cks0)のタイミングで、前記前記選択信号(Ｓel1、Ｓel2、Ｓel3)により指定された前記制御レジスタ(２２)の前記上位ビットに前記初期設定データが格納されるものである。
【０１１２】
前記最初のクロック制御信号(cks0)の後に前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の後続のクロック制御信号(cks1、cks2…)のタイミングで、前記制御レジスタ(２２)の前記下位ビットに前記比較器(３３)の前記出力信号(ＦＤout)が供給されるものである。
【０１１３】
更により好適な実施の形態では、前記出力バッファ(１３)は前記複数の遅延量から選択される任意の１つの遅延量で動作可能な可変遅延器として構成されている。
【０１１４】
前記動作選択情報(Ｌin)は、前記可変遅延器として構成された前記出力バッファ(１３)の前記任意の１つの遅延量を選択するものである。
【０１１５】
具体的な一つの実施の形態では、前記ディジタル制御遅延ユニット(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって遅延段数(Ｎ)が制御可能なディジタル制御可変遅延回路(１２)により構成されている(図１５参照)。
【０１１６】
最も具体的な一つの実施の形態では、前記遅延ロックドループ(ＤＬＬ)の前記出力バッファ(１３)から生成される前記出力クロック信号(ＣＬＫout)は半導体チップ(１００)の内部回路(４２、４３)に動作クロックとして供給されるものである(図１５参照)。
【０１１７】
〔３〕本発明の更に他の観点の代表的な実施の形態による半導体集積回路は、クロック信号(ＣＬＫm)を生成するディジタル制御クロック信号生成部(１０)と、前記ディジタル制御クロック信号生成部から生成される前記クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部(２０)とを具備するクロック生成部を含む。
【０１１８】
前記クロック生成部(１０、２０、３０)は、入力される２つの信号の位相差をディジタル信号に変換するタイム・ツー・ディジタル変換器(ＴＤＣ)としての位相周波数比較器(３１)と、制御レジスタ(２２)とを具備するものである。
【０１１９】
前記比較器(３１)の一方の入力端子に基準信号(ＣＬＫin)が供給され、前記比較器(３１)の他方の入力端子に前記クロック信号(ＣＬＫm)から生成されたフィードバック信号(Ｍout、ＣＬＫout)がフィードバック経路(３２、１３)を介して供給される。
【０１２０】
前記制御レジスタ(２２)に前記比較器(３１)の出力信号(ＦＤout)が供給されることにより、前記制御レジスタ(２２)は前記ディジタル制御クロック信号生成部(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する。
【０１２１】
前記位相周波数比較器(３１)と、前記制御レジスタ(２２)と、前記ディジタル制御クロック信号生成部(１０)と、前記フィードバック経路(３２、１３)とは、ディジタル制御フェーズロックドループ(ＰＬＬ)を構成する。
【０１２２】
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子に供給される前記フィードバック信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子に供給される前記基準信号の位相および周波数の少なくとも一方とロックするものである。
【０１２３】
前記クロック生成部(１０、２０、３０)は、前記基準信号(ＣＬＫin)が複数の周波数に設定されるか、または、前記フィードバック経路(３２、１３)が複数の制御量に設定されるかにより、複数の動作状態で動作することが可能に構成されている。
【０１２４】
前記基準信号(ＣＬＫin)が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記フィードバック経路が前記複数の制御量から選択された１つの制御量に設定されるかにより、前記クロック生成部は前記複数の動作状態から選択された１つの動作状態で動作するものである。
【０１２５】
前記クロック生成部は、前記制御レジスタ(２２)に接続された制御データ記憶回路(２５)を更に具備するものである。前記制御データ記憶回路(２５)には、前記クロック生成部による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能である。
【０１２６】
前記クロック生成部による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報(Ｍin)が前記制御データ記憶回路(２５)に供給される。前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)から前記１つの動作状態の前記動作のための初期設定データ(Ｓet1〜Ｓet5)が、前記制御レジスタ(２２)の上位ビットに格納されるものである(図１７参照)。
【０１２７】
前記実施の形態によれば、クロック生成部が複数の動作状態から選択された１つの動作状態で動作する際に、この選択された１つの動作状態に対応する初期設定データ(Ｓet1〜Ｓet5)が制御レジスタ(２２)の上位ビットに格納されるものである。従って、制御レジスタ(２２)の複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)をバイナリー・サーチ・アルゴリズム等による複数ステップの全てを使用して決定する必要が無くなる。その結果、クロック生成部のディジタル制御クロック信号生成部(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する制御レジスタ(２２)への複数ビットのディジタル制御情報の格納ステップを削減することができる。
【０１２８】
好適な実施の形態では、前記１つの動作状態の前記動作の間に、前記制御レジスタ(２２)の前記上位ビット以外の下位ビットには前記比較器(３１)の前記出力信号(ＦＤout)が供給される。
【０１２９】
前記好適な実施の形態によれば、クロック生成部のディジタル制御クロック信号生成部(１０)が大きな特性バラツキや電源電圧依存性や温度依存性を持っているとしても、制御レジスタ(２２)の下位ビットにはこれらの変動を吸収するようなディジタル制御情報が格納される。その結果、ＰＬＬは複数の動作状態のいずれの動作状態に設定されとしても、正確なロック動作を実行することができる。
【０１３０】
より好適な実施の形態では、前記クロック生成部は、前記基準信号(ＣＬＫin)に応答して相互に位相の異なったマルチクロック制御信号(cks0〜cks5)を生成する制御クロック生成回路(２３)を更に具備するものである(図１７参照)。
【０１３１】
前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)は、前記初期設定データ(Ｓet1〜Ｓet5)が格納される前記制御レジスタ(２２)の前記上位ビットを示す選択信号(Ｓel1、Ｓel2、Ｓel3)を生成するものである。
【０１３２】
前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の最初のクロック制御信号(cks0)のタイミングで、前記前記選択信号(Ｓel1、Ｓel2、Ｓel3)により指定された前記制御レジスタ(２２)の前記上位ビットに前記初期設定データが格納されるものである。
【０１３３】
前記最初のクロック制御信号(cks0)の後に前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の後続のクロック制御信号(cks1、cks2…)のタイミングで、前記制御レジスタ(２２)の前記下位ビットに前記比較器(３１)の前記出力信号(ＦＤout)が供給されるものである。
【０１３４】
具体的な一つの実施の形態では、前記ディジタル制御クロック信号生成部(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって遅延段数(Ｎ)が制御可能なディジタル制御可変遅延回路(１２)により構成されている(図１７参照)。
【０１３５】
より具体的な一つの実施の形態では、前記ディジタル制御発振器(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって制御される複数の量子化容量をＬＣタンクに含むものである。
【０１３６】
他の具体的な一つの実施の形態では、前記ディジタル制御クロック信号生成部(１０)は、複数の遅延セルを含む遅延リングによって構成されている。前記制御レジスタ(２２)と前記遅延リングとの間にはＤ／Ａ変換器が接続され、前記Ｄ／Ａ変換器は前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)に応答して前記遅延リングの前記複数の遅延セルの動作電流を出力するような電流出力型のＤ／Ａ変換器である。
【０１３７】
最も具体的な一つの実施の形態では、前記クロック生成部から生成される前記出力クロック信号(ＣＬＫout)は半導体チップ(１００)の内部回路(４２、４３)に動作クロックとして供給される(図１６参照)。
【０１３８】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１３９】
《ＦＬＬの基本的な構成》
図７は、本発明の実施の形態によるＦＬＬの基本的な構成を示す図である。
【０１４０】
図７のＦＬＬも、図１と同様、周波数比較部３０、ディジタルロジックとしてのディジタル制御部２０、遅延リング発振部の回路形式のディジタル制御発振器(ＤＣＯ)１０から構成されている。
【０１４１】
ディジタル制御発振器１０は、一方の入力端子にリセット信号Resetが供給される２入力ＮＡＮＤゲート１１と、単位遅延量tdのＮ−１個の遅延セルを含むディジタル制御可変遅延回路１２、出力バッファ１３とから構成されている。
【０１４２】
ディジタル制御部２０は、デコーダ２１と、逐次近似レジスタ(ＳＡＲ)２２と、制御クロック生成回路(ＣＣＧ)２３とから構成されている。逐次近似レジスタ２２(ＳＡＲ)のビット数は、実際は１２ビットであり、それによって周波数比較部３０の１１ビット構成のプログラム・カウンタ(ＰＣ)３２の可変逓倍数Ｍは最大２０４７に設定されることができる。ここでは、説明の簡素化のために、逐次近似レジスタ(ＳＡＲ)２２のビット数は５ビットとされている。
【０１４３】
周波数比較部３０は、周波数比較器(ＦＤ)３１と、可変逓倍器としてのプログラム・カウンタ(ＰＣ)３２とから構成されている。
【０１４４】
図１のＦＬＬと比較すると、図７のＦＬＬのディジタル制御部２０には、クロック選択回路(ＣＳ)２４、制御データ記憶回路(ＬＵＴ)２５、上位ビット設定回路(ＵＢＳ)２６とが追加されている。
【０１４５】
逓倍数設定入力端子Ｍinからプログラム・カウンタ(ＰＣ)３２に供給される逓倍数Ｍが、制御データ記憶回路(ＬＵＴ)２５にも供給される。供給される逓倍数Ｍに応答して制御データ記憶回路(ＬＵＴ)２５は、供給された分周数Ｍに対応する設定遅延段数Ｎの上位ビットを出力して逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定する。この上位ビットは、以下のように設定されることができる。
【０１４６】
上記(４式)と図４とで説明したように、プログラム・カウンタ３２の可変逓倍数Ｍとディジタル制御発振器１０の設定遅延段数Ｎとは逆比例の関係である。すなわち、可変逓倍数Ｍが減少すると設定遅延段数Ｎは増加して、可変逓倍数Ｍが増加すると設定遅延段数Ｎは減少する。
【０１４７】
また、図４から明らかなように、可変逓倍数Ｍが大きな領域では単位遅延量tdの変動による設定遅延段数Ｎの変動は比較的小さなものとなり、可変逓倍数Ｍが小さな領域では単位遅延量tdの変動による設定遅延段数Ｎの変動は比較的大きなものとなる。
【０１４８】
すなわち、小さな値の可変逓倍数Ｍから制御データ記憶回路(ＬＵＴ)２５から上記の逆比例の関係に従って生成される設定遅延段数Ｎは、比較的低い精度を持っている。従って、この比較的低い精度に従って、小さな値の可変逓倍数Ｍに対応する設定遅延段数Ｎの上位ビットが設定される。図４の例では、ディジタル制御発振器１０の設定遅延段数Ｎに対応する逐次近似レジスタ(ＳＡＲ)２２に設定される５ビットのうち上位２ビットが、制御データ記憶回路(ＬＵＴ)２５から出力され、逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。
【０１４９】
すなわち、図４の例では、可変逓倍数Ｍが１５から１０までの逓倍数Ｍの大きな領域では、大きな逓倍数に応答して制御データ記憶回路(ＬＵＴ)２５から初期設定データ“００”が生成され逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。また、可変逓倍数Ｍが１０から７までの逓倍数Ｍの比較的大きな領域では、比較的大きな逓倍数に応答して制御データ記憶回路(ＬＵＴ)２５から初期設定データ“０１”が生成され逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。更に、可変逓倍数Ｍが７から５．５までの逓倍数Ｍの比較的小さな領域では、比較的小さな逓倍数に応答して制御データ記憶回路(ＬＵＴ)２５から初期設定データ“１０”が生成され逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。また、可変逓倍数Ｍが５．５以下の逓倍数Ｍの小さな領域では、小さな逓倍数に応答して制御データ記憶回路(ＬＵＴ)２５から初期設定データ“１１”が生成され逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。
【０１５０】
また図７のＦＬＬでは、逐次近似レジスタ(ＳＡＲ)２２の初期設定は、供給される逓倍数Ｍに応答して制御データ記憶回路(ＬＵＴ)２５が逐次近似レジスタ２２への初期設定に使用される初期設定制御信号Ｓet１、Ｓet２、Ｓet３、Ｓet４、Ｓet５を生成して上位ビット設定回路(ＵＢＳ)２６に供給することで実行される。更に図７のＦＬＬでは、逐次近似レジスタ(ＳＡＲ)２２の初期設定が行われる上位ビット数は、供給される逓倍数Ｍに応答して制御データ記憶回路(ＬＵＴ)２５が生成してクロック選択回路(ＣＳ)２４に供給する選択信号Ｓel１、Ｓel２、Ｓel３により指示される。すなわち、選択信号Ｓel１、Ｓel２、Ｓel３がデータ“１１１”であると、逐次近似レジスタ(ＳＡＲ)２２の上位の３ビットのフリップフロップに初期設定が実行される。また、選択信号Ｓel１、Ｓel２、Ｓel３がデータ“１１０”であると逐次近似レジスタ(ＳＡＲ)２２の上位の２ビットのフリップフロップに初期設定が実行され、更に選択信号Ｓel１、Ｓel２、Ｓel３がデータ“１００”であると逐次近似レジスタ(ＳＡＲ)２２の上位の１ビットのフリップフロップにのみ初期設定が実行される。
【０１５１】
更に逐次近似レジスタ２２への初期設定の後に、選択信号Ｓel１〜Ｓel３は、位相周波数比較器３１の比較出力信号ＦＤoutの信号レベルを制御クロック生成回路２３からのマルチクロック信号cks0〜cks5のタイミングで逐次近似レジスタ２２の下位ビットのフリップフロップに設定する際の選択にも使用される。
【０１５２】
《逐次近似レジスタへの設定遅延段数の上位ビットの初期設定》
逓倍数設定入力端子Ｍinに供給される逓倍数Ｍに応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５が供給される上位ビット設定回路２６による制御により、設定遅延段数Ｎの上位ビットが逐次近似レジスタ２２の上位ビットのフリップフロップに初期設定されることができる。
【０１５３】
図８は、図７に示した本発明の実施の形態によるＦＬＬのディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２と上位ビット設定回路(ＵＢＳ)２６とクロック選択回路(ＣＳ)２４との構成を示す図である。
【０１５４】
図８の右側に示すように、逐次近似レジスタ(ＳＡＲ)２２は、データ入力端子Ｄに周波数比較部３０の周波数比較器３１の比較出力信号ＦＤoutが共通に供給される５個のフリップフロップＦＦ１〜ＦＦ５により構成されている。また、上位ビット設定回路(ＵＢＳ)２６は、５個のインバータと、１０個のＡＮＤ回路と、４個のＯＲ回路とを含んでいる。上位ビット設定回路(ＵＢＳ)２６の５個のインバータには、制御データ記憶回路(ＬＵＴ)２５からの初期設定に使用される初期設定制御信号Ｓet１〜Ｓet５がそれぞれ供給されている。上位ビット設定回路(ＵＢＳ)２６の１０個のＡＮＤ回路には、制御クロック生成回路２３からのマルチクロック信号cks0〜cks5の第１クロック信号cks0が供給される。
【０１５５】
図４の例で、可変逓倍数Ｍが１０から１５までの逓倍数Ｍの大きな領域では、大きな逓倍数に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２は“００”の初期設定データとなる。第１クロック信号cks0がハイレベル“１”となる初期設定のタイミングで、上位２ビット信号のＳet１、Ｓet２は“００”の初期設定データに応答して逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２のリセット端子Ｒがハイレベル“１”に駆動される。その結果、逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２には、“００”の初期設定データが格納される。尚、この時には、初期設定制御信号Ｓet１〜Ｓet５の下位３ビット信号のＳet３、Ｓet４、Ｓet５は“０００”のデータであるので、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３、ＦＦ４、ＦＦ５には“０００”のデータが格納される。
【０１５６】
図４の例で、可変逓倍数Ｍが７から１０までの逓倍数Ｍの比較的大きな領域では、比較的大きな逓倍数に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２は“０１”の初期設定データとなる。第１クロック信号cks0がハイレベル“１”となる初期設定のタイミングで、上位２ビット信号のＳet１、Ｓet２は“０１”の初期設定データに応答して、逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２には、“０１”の初期設定データが格納される。尚、この時にも、初期設定制御信号Ｓet１〜Ｓet５の下位３ビット信号のＳet３、Ｓet４、Ｓet５は“０００”のデータであるので、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３、ＦＦ４、ＦＦ５には“０００”のデータが格納される。
【０１５７】
図４の例で、可変逓倍数Ｍが５．５から７までの逓倍数Ｍの比較的小さな領域では、比較的小さな逓倍数に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２は“１０”の初期設定データとなる。第１クロック信号cks0がハイレベル“１”となる初期設定のタイミングで、上位２ビット信号のＳet１、Ｓet２は“１０”の初期設定データに応答して、逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２には、“１０”の初期設定データが格納される。尚、この時にも、初期設定制御信号Ｓet１〜Ｓet５の下位３ビット信号のＳet３、Ｓet４、Ｓet５は“０００”のデータであるので、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３、ＦＦ４、ＦＦ５には“０００”のデータが格納される。
【０１５８】
図４の例で、可変逓倍数Ｍが５．５以下の逓倍数Ｍの小さな領域では、小さな逓倍数に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２は“１１”の初期設定データとなる。第１クロック信号cks0がハイレベル“１”となる初期設定のタイミングで、上位２ビット信号のＳet１、Ｓet２は“１１”の初期設定データに応答して逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２のセット端子Ｓがハイレベル“１”に駆動される。その結果、逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２には、“１１”の初期設定データが格納される。尚、この時にも、初期設定制御信号Ｓet１〜Ｓet５の下位３ビット信号のＳet３、Ｓet４、Ｓet５は“０００”のデータであるので、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３、ＦＦ４、ＦＦ５には“０００”のデータが格納される。
【０１５９】
また、ＬＳＩの製造プロセスのバラツキが小さく電源電圧や温度変動の影響が小さければ、逐次近似レジスタ(ＳＡＲ)２２の上位３ビットのまたはそれ以上の上位数ビットのフリップフロップに初期設定データを格納することができる。
【０１６０】
図８の左側に示すように、図７のＦＬＬのクロック選択回路(ＣＳ)２４には図５に示された制御クロック生成回路(ＣＣＧ)２３からのマルチクロック信号cks0〜cks5が供給されると伴に制御データ記憶回路(ＬＵＴ)２５からの選択信号Ｓel１、Ｓel２、Ｓel３が供給される。３個のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３に選択信号Ｓel１、Ｓel２、Ｓel３が供給されることにより、３個の反転選択信号が生成される。また、図８の左側に示したクロック選択回路(ＣＳ)２４からは、マルチ選択クロック信号ｃ１〜ｃ５が生成され、図８の右側の逐次近似レジスタ(ＳＡＲ)２２に供給される。
【０１６１】
クロックドインバータＩｎｖ１１Ａの信号入力端子と制御入力端子とに第２のクロック信号cks1と選択信号Ｓel１の反転信号とがそれぞれ供給され、このクロックドインバータＩｎｖ１１Ａの出力信号が供給されるインバータＩｎｖ１１Ｂにより第１選択クロック信号ｃ１が生成される。
【０１６２】
クロックドインバータＩｎｖ１２Ａの信号入力端子と制御入力端子とに第２のクロック信号cks1と選択信号Ｓel１とがそれぞれ供給され、クロックドインバータＩｎｖ１２Ｂの信号入力端子と制御入力端子とにクロックドインバータＩｎｖ１２Ａの出力信号と選択信号Ｓel２の反転信号とがそれぞれ供給される。クロックドインバータＩｎｖ１２Ｂの出力信号はＯＲ回路ＯＲ２の第１の入力端子に供給され、ＯＲ回路ＯＲ２の出力端子から第２選択クロック信号ｃ２が生成される。
【０１６３】
図１３は、図７のＦＬＬのクロック選択回路(ＣＳ)２４の複数のクロックドインバータＩｎｖ１１Ａ、Ｉｎｖ１１Ｂ…の構成を示す図である。図１３に示すように、複数のクロックドインバータＩｎｖ１１Ａ、Ｉｎｖ１１Ｂ…のそれぞれは、入力端子inから出力端子Outへの信号反転の信号伝達がイネーブル状態とディスエーブル状態に制御されるインバータである。
【０１６４】
各クロックドインバータの制御入力端子Ｓｅｌにハイレベル“１”の制御信号が供給されると、クロックドインバータ内部のＮＭＯＳトランジスタＱn2とＰＭＯＳトランジスタＱp2とがオン状態に制御されて、ＣＭＯＳトランジスタＱn1、Ｑp1が入力端子inの信号を反転して出力端子Outを駆動することができる。また、クロックドインバータの制御入力端子Ｓｅｌにローレベル“０”の制御信号が供給されると、クロックドインバータ内部のＮＭＯＳトランジスタＱn2とＰＭＯＳトランジスタＱp2とがオフ状態に制御されて、ＣＭＯＳトランジスタＱn1、Ｑp1もオフ状態となり、出力端子Outの駆動が停止される。このディスエーブル状態では、駆動能力の小さなＰＭＯＳトランジスタＱp３によって、出力端子Outはハイレベル“１”である電源電圧Ｖddのレベルに弱くプルアップされる。
【０１６５】
図８の左側のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５から全てハイレベル“１”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されると、クロック選択回路(ＣＳ)２４内部のクロックドインバータＩｎｖ１２Ａ、Ｉｎｖ１３Ａ、Ｉｎｖ１４Ａがイネーブル状態となる。従って、制御クロック生成回路(ＣＣＧ)２３からの第２クロック信号cks1は、クロック選択回路(ＣＳ)２４内部のクロックドインバータＩｎｖ１２Ａ、Ｉｎｖ１３Ａ、Ｉｎｖ１４ＡとインバータＩｎｖ１４Ｂとを介してＯＲ回路ＯＲ４の第１入力端子に伝達される。その結果、制御クロック生成回路(ＣＣＧ)２３からの第２クロック信号cks1に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ４の出力から第４マルチ選択クロック信号ｃ４が生成される。
【０１６６】
また、クロック選択回路(ＣＳ)２４内部のクロックドインバータＩｎｖ２２Ａ、Ｉｎｖ２３Ａ、Ｉｎｖ２４Ａがイネーブル状態となる。従って、制御クロック生成回路(ＣＣＧ)２３からの第３クロック信号cks2は、クロック選択回路(ＣＳ)２４内部のクロックドインバータＩｎｖ２２Ａ、Ｉｎｖ２３Ａ、Ｉｎｖ２４ＡとインバータＩｎｖ２４Ｂとを介してＯＲ回路ＯＲ５の第１入力端子に伝達される。その結果、制御クロック生成回路(ＣＣＧ)２３からの第３クロック信号cks2に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ５の出力から第５マルチ選択クロック信号ｃ５が生成される。
【０１６７】
《逐次近似レジスタの上位３ビットの初期設定》
図９は、図７のＦＬＬでクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５から全てハイレベル“１”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数Ｎが設定される様子を示す図である。
【０１６８】
基準周波数ｆREFを有する入力クロック信号ＣＬＫinの図７に示すＦＬＬへの供給が既に開始されており、図９のステップ０でプログラム・カウンタ３２の逓倍数Ｍが所定の値に設定されて図７のＦＬＬのロック動作が開始されたものとする。まず、ステップ０より以前の初期状態として、制御クロック生成回路(ＣＣＧ)２３の３個のフリップフロップＦＦ６〜ＦＦ８の非反転データ出力端子Ｄq1〜Ｄq3は全てローレベル“０”となり、反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”となっている。
【０１６９】
この状態で、図９のステップ０のタイミングでハイレベル“１”の入力クロック信号ＣＬＫinが図５の制御クロック生成回路(ＣＣＧ)２３に供給されることにより、第１のＡＮＤゲートＡＮＤ１の出力端子から、ハイレベル“１”の第１のクロック信号cks0が生成される。第１のＡＮＤゲートＡＮＤ１の出力端子から生成されたハイレベル“１”の第１のクロック信号cks0は４個のフリップフロップＦＦ６〜ＦＦ９のリセット端子Ｒに共通に供給されるので、４個のフリップフロップＦＦ６〜ＦＦ９は全てリセット状態に駆動される。その結果、４個のフリップフロップＦＦ６〜ＦＦ９の非反転データ出力端子Ｄq1〜Ｄq4は全てローレベル“０”であり、また３個のフリップフロップＦＦ６〜ＦＦ８の反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”である。
【０１７０】
一方、図９のステップ０のハイレベル“１”の第１のクロック信号cks0に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位３ビット信号のＳet１〜Ｓet３の初期設定データが逐次近似レジスタ２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納される。上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納される初期設定データは、８個の“０００”、“００１”、“０１０”、“０１１”、“１００”、“１０１”、“１１０”、“１１１”のいずれかのデータとなる。尚、この時には、上述のように逐次近似レジスタ(ＳＡＲ)２２の下位２ビット信号のフリップフロップＦＦ４〜ＦＦ５には、“００”のデータが格納される。
【０１７１】
《周波数比較器の出力による下位２ビットの設定》
図６のステップ１と同様に、図９のステップ１で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第２クロック信号cks1が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５から全てハイレベル“１”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図９のステップ１で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第２クロック信号cks1に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ４の出力からハイレベル“１”の第４マルチ選択クロック信号ｃ４が生成される。
【０１７２】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ０の初期設定データを利用した図７のＦＬＬのディジタル制御発振器の第１回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図９のステップ１でハイレベル“１”の第２クロック信号cks1と第４マルチ選択クロック信号ｃ４に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図９のステップ１でハイレベル“１”の第２クロック信号cks1と第４マルチ選択クロック信号ｃ４に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。また、図９のステップ１では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１、第２マルチ選択クロック信号ｃ２、第３マルチ選択クロック信号ｃ３は、全てローレベル“０”とされている。その結果、図９のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納された初期設定データのデータ書き換えが禁止されることができる。
【０１７３】
図６のステップ２と同様に、図９のステップ２で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第３クロック信号cks2が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５から全てハイレベル“１”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図９のステップ２で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第３クロック信号cks2に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ５の出力からハイレベル“１”の第５マルチ選択クロック信号ｃ５が生成される。
【０１７４】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ１の設定データを利用した図７のＦＬＬのディジタル制御発振器の第２回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図９のステップ２でハイレベル“１”の第３クロック信号cks2と第５マルチ選択クロック信号ｃ５に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図９のステップ２でハイレベル“１”の第３クロック信号cks2と第５マルチ選択クロック信号ｃ５に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。また、図９のステップ２では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第４マルチ選択クロック信号ｃ４は、全てローレベル“０”とされている。その結果、図９のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位４ビット信号のフリップフロップＦＦ１〜ＦＦ４に格納された設定データのデータ書き換えが禁止されることができる。
【０１７５】
この図９の場合ではステップ０で制御データ記憶回路２５からの上位３ビット信号の初期設定制御信号Ｓet１〜Ｓet３が逐次近似レジスタ２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納されるので、ステップ２迄でディジタル制御発振器１０の設定遅延段数Ｎの設定を高速で完了することができる。
【０１７６】
《逐次近似レジスタの上位２ビットの初期設定》
図１０は、図７のＦＬＬでクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数Ｎが設定される様子を示す図である。
【０１７７】
基準周波数ｆREFを有する入力クロック信号ＣＬＫinの図１に示すＦＬＬへの供給が既に開始されており、図１０のステップ０でプログラム・カウンタ３２の逓倍数Ｍが所定の値に設定されて図７のＦＬＬのロック動作が開始されたものとする。まず、ステップ０より以前の初期状態として、制御クロック生成回路(ＣＣＧ)２３の３個のフリップフロップＦＦ６〜ＦＦ８の非反転データ出力端子Ｄq1〜Ｄq3は全てローレベル“０”となり、反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”となっている。
【０１７８】
この状態で、図１０のステップ０のタイミングでハイレベル“１”の入力クロック信号ＣＬＫinが図５の制御クロック生成回路(ＣＣＧ)２３に供給されることにより、第１のＡＮＤゲートＡＮＤ１の出力端子から、ハイレベル“１”の第１のクロック信号cks0が生成される。第１のＡＮＤゲートＡＮＤ１の出力端子から生成されたハイレベル“１”の第１のクロック信号cks0は４個のフリップフロップＦＦ６〜ＦＦ９のリセット端子Ｒに共通に供給されるので、４個のフリップフロップＦＦ６〜ＦＦ９は全てリセット状態に駆動される。その結果、４個のフリップフロップＦＦ６〜ＦＦ９の非反転データ出力端子Ｄq1〜Ｄq4は全てローレベル“０”であり、また３個のフリップフロップＦＦ６〜ＦＦ８の反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”である。
【０１７９】
一方、図１０のステップ０のハイレベル“１”の第１のクロック信号cks0に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２の初期設定データが逐次近似レジスタ２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２に格納される。上位２ビット信号のフリップフロップＦＦ１、ＦＦ２に格納される初期設定データは、４個の“００”、“０１”、 “１０”、“１１”のいずれかのデータとなる。尚、この時には、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３〜ＦＦ５には、“０００”のデータが格納される。
【０１８０】
《周波数比較器の出力による下位３ビットの設定》
図６のステップ１と同様に、図１０のステップ１で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第２クロック信号cks1が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１０のステップ１で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第２クロック信号cks1に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ３の出力からハイレベル“１”の第３マルチ選択クロック信号ｃ３が生成される。
【０１８１】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ０の初期設定データを利用した図７のＦＬＬのディジタル制御発振器の第１回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１０のステップ１でハイレベル“１”の第２クロック信号cks1と第３マルチ選択クロック信号ｃ３に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の３ビット目のフリップフロップＦＦ３に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１０のステップ１でハイレベル“１”の第２クロック信号cks1と第３マルチ選択クロック信号ｃ３に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の３ビット目のフリップフロップＦＦ３に格納される。また、図１０のステップ１では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１、第２マルチ選択クロック信号ｃ２は、全てローレベル“０”とされている。その結果、図１０のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２に格納された初期設定データのデータ書き換えが禁止されることができる。
【０１８２】
図６のステップ２と同様に、図１０のステップ２で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第３クロック信号cks2が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１０のステップ２で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第３クロック信号cks2に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ４の出力からハイレベル“１”の第４マルチ選択クロック信号ｃ４が生成される。
【０１８３】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ１の設定データを利用した図７のＦＬＬのディジタル制御発振器の第２回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１０のステップ２でハイレベル“１”の第３クロック信号cks2と第４マルチ選択クロック信号ｃ４に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１０のステップ２でハイレベル“１”の第３クロック信号cks2と第４マルチ選択クロック信号ｃ４に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。また、図１０のステップ２では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第３マルチ選択クロック信号ｃ３は、全てローレベル“０”とされている。その結果、図１０のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納された設定データのデータ書き換えが禁止されることができる。
【０１８４】
図６のステップ３と同様に、図１０のステップ３で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第４クロック信号cks3が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１０のステップ２で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第４クロック信号cks3に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ４の出力からハイレベル“１”の第５マルチ選択クロック信号ｃ５が生成される。
【０１８５】
また、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ２の設定データを利用した図７のＦＬＬのディジタル制御発振器の第３回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１０のステップ３でハイレベル“１”の第４クロック信号cks3と第５マルチ選択クロック信号ｃ５に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１０のステップ３でハイレベル“１”の第４クロック信号cks3と第５マルチ選択クロック信号ｃ５に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。また、図１０のステップ３では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第４マルチ選択クロック信号ｃ４は、全てローレベル“０”とされている。その結果、図１０のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位４ビット信号のフリップフロップＦＦ１〜ＦＦ４に格納された設定データのデータ書き換えが禁止されることができる。
【０１８６】
この図１０の場合ではステップ０で制御データ記憶回路２５からの上位２ビット信号の初期設定制御信号Ｓet１〜Ｓet２が逐次近似レジスタ２２の上位２ビット信号のフリップフロップＦＦ１〜ＦＦ２に格納されるので、ステップ３迄でディジタル制御発振器１０の設定遅延段数Ｎの設定を比較的高速で完了できる。
【０１８７】
《逐次近似レジスタの上位１ビットの初期設定》
図１１は、図７のＦＬＬでクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数Ｎが設定される様子を示す図である。
【０１８８】
基準周波数ｆREFを有する入力クロック信号ＣＬＫinの図１に示すＦＬＬへの供給が既に開始されており、図１１のステップ０でプログラム・カウンタ３２の逓倍数Ｍが所定の値に設定されて図７のＦＬＬのロック動作が開始されたものとする。まず、ステップ０より以前の初期状態として、制御クロック生成回路(ＣＣＧ)２３の３個のフリップフロップＦＦ６〜ＦＦ８の非反転データ出力端子Ｄq1〜Ｄq3は全てローレベル“０”となり、反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”となっている。
【０１８９】
この状態で、図１１のステップ０のタイミングでハイレベル“１”の入力クロック信号ＣＬＫinが図５の制御クロック生成回路(ＣＣＧ)２３に供給されることにより、第１のＡＮＤゲートＡＮＤ１の出力端子から、ハイレベル“１”の第１のクロック信号cks0が生成される。第１のＡＮＤゲートＡＮＤ１の出力端子から生成されたハイレベル“１”の第１のクロック信号cks0は４個のフリップフロップＦＦ６〜ＦＦ９のリセット端子Ｒに共通に供給されるので、４個のフリップフロップＦＦ６〜ＦＦ９は全てリセット状態に駆動される。その結果、４個のフリップフロップＦＦ６〜ＦＦ９の非反転データ出力端子Ｄq1〜Ｄq4は全てローレベル“０”であり、また３個のフリップフロップＦＦ６〜ＦＦ８の反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”である。
【０１９０】
一方、図１１のステップ０のハイレベル“１”の第１のクロック信号cks0に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位１ビット信号のＳet１の初期設定データが逐次近似レジスタ２２の上位１ビット信号のフリップフロップＦＦ１に格納される。上位１ビット信号のフリップフロップＦＦ１に格納される初期設定データは、２個の“０”、“１”のいずれかのデータとなる。尚、この時には、逐次近似レジスタ(ＳＡＲ)２２の下位４ビット信号のフリップフロップＦＦ２〜ＦＦ５には、“００００”のデータが格納される。
【０１９１】
《周波数比較器の出力による下位４ビットの設定》
図６のステップ１と同様に、図１１のステップ１で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第２クロック信号cks1が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１１のステップ１で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第２クロック信号cks1に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ２の出力からハイレベル“１”の第２マルチ選択クロック信号ｃ２が生成される。
【０１９２】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ０の初期設定データを利用した図７のＦＬＬのディジタル制御発振器の第１回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１１のステップ１でハイレベル“１”の第２クロック信号cks1と第２マルチ選択クロック信号ｃ２に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の２ビット目のフリップフロップＦＦ２に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１１のステップ１でハイレベル“１”の第２クロック信号cks1と第２マルチ選択クロック信号ｃ２に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の２ビット目のフリップフロップＦＦ２に格納される。また、図１１のステップ１では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１は、ローレベル“０”とされている。その結果、図１１のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位１ビット信号のフリップフロップＦＦ１に格納された初期設定データのデータ書き換えが禁止されることができる。
【０１９３】
図６のステップ２と同様に、図１１のステップ２で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第３クロック信号cks2が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１０のステップ２で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第３クロック信号cks2に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ３の出力からハイレベル“１”の第３マルチ選択クロック信号ｃ３が生成される。
【０１９４】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ１の設定データを利用した図７のＦＬＬのディジタル制御発振器の第２回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１１のステップ２でハイレベル“１”の第３クロック信号cks2と第３マルチ選択クロック信号ｃ３に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の３ビット目のフリップフロップＦＦ３に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１１のステップ２でハイレベル“１”の第３クロック信号cks2と第３マルチ選択クロック信号ｃ３に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の３ビット目のフリップフロップＦＦ３に格納される。また、図１１のステップ２では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第２マルチ選択クロック信号ｃ２は、全てローレベル“０”とされている。その結果、図１１のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１〜ＦＦ２に格納された設定データのデータ書き換えが禁止されることができる。
【０１９５】
図６のステップ３と同様に、図１１のステップ３で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第４クロック信号cks3が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１１のステップ３で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第４クロック信号cks3に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ３の出力からハイレベル“１”の第４マルチ選択クロック信号ｃ４が生成される。
【０１９６】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ１の設定データを利用した図７のＦＬＬのディジタル制御発振器の第３回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１１のステップ３でハイレベル“１”の第４クロック信号cks4と第４マルチ選択クロック信号ｃ４に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１１のステップ３でハイレベル“１”の第４クロック信号cks4と第４マルチ選択クロック信号ｃ４に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。また、図１１のステップ３では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第３マルチ選択クロック信号ｃ３は、全てローレベル“０”とされている。その結果、図１１のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納された設定データのデータ書き換えが禁止されることができる。
【０１９７】
図６のステップ４と同様に、図１１のステップ４で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第５クロック信号cks4が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１１のステップ４で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第５クロック信号cks4に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ５の出力からハイレベル“１”の第５マルチ選択クロック信号ｃ５が生成される。
【０１９８】
また、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ３の設定データを利用した図７のＦＬＬのディジタル制御発振器の第４回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１１のステップ４でハイレベル“１”の第５クロック信号cks4と第５マルチ選択クロック信号ｃ５に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１１のステップ４でハイレベル“１”の第５クロック信号cks4と第５マルチ選択クロック信号ｃ５に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。また、図１１のステップ４では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第４マルチ選択クロック信号ｃ４は、全てローレベル“０”とされている。その結果、図１１のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位４ビット信号のフリップフロップＦＦ１〜ＦＦ４に格納された設定データのデータ書き換えが禁止されることができる。
【０１９９】
この図１１の場合ではステップ０で制御データ記憶回路２５からの上位１ビット信号の初期設定制御信号Ｓet１が逐次近似レジスタ２２の上位１ビット信号のフリップフロップＦＦ１に格納されるので、ステップ４迄でディジタル制御発振器１０の設定遅延段数Ｎの設定を比較的高速で完了できる。
【０２００】
《逐次近似レジスタでの初期設定が無い場合》
図１２は、図７のＦＬＬでクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“０００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数Ｎが設定される様子を示す図である。
【０２０１】
上記の説明では、図７に示したＦＬＬのディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２のビット数は５ビットと説明していたが、１１ビットのプログラム・カウンタ３２の最大２０４７の可変逓倍数Ｍに対応するために逐次近似レジスタ(ＳＡＲ)２２の実際のビット数は１２ビットである。その結果、制御データ記憶回路(ＬＵＴ)２５のメモリ容量の制限により、逓倍数設定入力端子Ｍinからプログラム・カウンタ(ＰＣ)３２に供給される全ての逓倍数Ｍに対応する逐次近似レジスタ(ＳＡＲ)２２の設定遅延段数Ｎの上位ビットを制御データ記憶回路(ＬＵＴ)２５に格納できない場合がある。
【０２０２】
制御データ記憶回路(ＬＵＴ)２５に格納された設定遅延段数Ｎの上位ビットに対応しない逓倍数Ｍが逓倍数設定入力端子Ｍinから供給されると、制御データ記憶回路(ＬＵＴ)２５は初期設定の選択が不可能であることを示すデータ“０００”の選択信号Ｓel１、Ｓel２、Ｓel３をクロック選択回路(ＣＳ)２４に供給する。従って、クロック選択回路(ＣＳ)２４では、クロックドインバータＩｎｖ１１Ａ、Ｉｎｖ２１Ａ、Ｉｎｖ３１Ａ、Ｉｎｖ４１Ａ、Ｉｎｖ５１Ａが活性化されるので、制御クロック生成回路２３からのマルチクロック信号cks１〜cks5は、クロック選択回路(ＣＳ)２４のマルチ選択クロック信号ｃ１〜ｃ５として出力される。また、この時には、制御データ記憶回路(ＬＵＴ)２５は、図３のバイナリー・サーチ・アルゴリズム(２分探査法)の初期コード“１００００”を持つ初期設定制御信号Ｓet１、Ｓet２、Ｓet３、Ｓet４、Ｓet５を生成して上位ビット設定回路(ＵＢＳ)２６に供給する。
【０２０３】
従って、図１２のステップ０では、制御クロック生成回路(ＣＣＧ)２３からの第１クロック信号cks0に応答して、逐次近似レジスタ(ＳＡＲ)２２の第１のフリップフロップＦＦ１〜第５のフリップフロップＦＦ５に初期コード“１００００”が格納されることができる。
【０２０４】
その後、図６と同様に、図１２のステップ１、ステップ２、ステップ３、ステップ４、ステップ５の各ステップで位相比較出力ＦＤoutが逐次近似レジスタ(ＳＡＲ)２２の第１〜第５のフリップフロップＦＦ１〜５の各フリップフロップに格納される。
【０２０５】
このようにして図１２の場合ではステップ０では逐次近似レジスタ２２への初期設定が実行されないが、ステップ５迄で逐次近似レジスタ(ＳＡＲ)２２の第１〜第５のフリップフロップＦＦ１〜ＦＦ５にディジタル制御発振器１０の設定遅延段数Ｎの設定を完了することができる。
【０２０６】
《ＰＬＬの他の構成》
本発明は、可変逓倍器としてのプログラム・カウンタ(ＰＣ)３２を具備するＦＬＬとは異なる別の構成のクロック生成回路、すなわち位相ロックドループ(ＰＬＬ)にも適用することが可能である。
【０２０７】
図１７は、本発明の他の実施の形態によるＰＬＬの基本的な構成を示す図である。
【０２０８】
図１７に示すＰＬＬでは、図７に示すＦＬＬにおける可変逓倍器としてのプログラム・カウンタ３２は、図１７に示すように分周比Ｍが固定値の固定分周器で構成される。その代わりに、図１７では、位相周波数比較器３１の一方の入力端子に供給される基準周波数信号としての入力クロック信号ＣＬＫinの周波数ｆREFが、高(高速)、中(中速)、低(低速)と変化される。
【０２０９】
入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低と変化しても、図１７に示すＰＬＬがロック動作を行うためには、上記(４式)から明らかなように入力クロック信号ＣＬＫinの周波数ｆREFの高、中、低の変化に対応してディジタル制御発振器１０の設定遅延段数Ｎは小、中、大と変化する必要がある。
【０２１０】
ＰＬＬをロックさせるディジタル制御発振器１０の設定遅延段数Ｎをディジタル制御する逐次近似レジスタ(ＳＡＲ)のディジタル制御情報の格納ステップを削減させるために、入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低のいずれかの情報が、制御データ記憶回路(ＬＵＴ)２５に供給される。制御データ記憶回路(ＬＵＴ)２５から入力クロック信号ＣＬＫinの周波数ｆREFに対応するディジタル制御発振器１０の小、中、大の設定遅延段数Ｎの上位ビットが出力され、逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。
【０２１１】
この逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップへの初期設定の後、バイナリー・サーチ・アルゴリズムに従って逐次近似レジスタ(ＳＡＲ)の下位ビットのフリップフロップへ順次にディジタル制御情報が格納されて、図１７のＰＬＬがロック動作を完了するものである。
【０２１２】
また、別の構成のＰＬＬは、図１７に示す分周器の分周比Ｍが高、中、低と可変できる可変分周器で構成される。その代わりに、位相周波数比較器３１の一方の入力端子に供給される基準周波数信号としての入力クロック信号ＣＬＫinの周波数ｆREFは固定値とされ、可変設定された分周比Ｍに反比例してディジタル制御発振器１０の設定遅延段数Ｎが小、中、大と変化するようにすれば、発振クロックＣＬＫｍ の周波数は高、中、低と変化される。この場合も、前記と同様に、逐次比較レジスタ(ＳＡＲ)２２の上位ビットを初期設定することによってディジタル制御情報の格納ステップを削減させることができる。
【０２１３】
《制御データ記憶回路の構成》
図１４は、図７または図１７に示した本発明の実施の形態によるＦＬＬまたはＰＬＬのディジタル制御部２０の制御データ記憶回路(ＬＵＴ)２５の構成を示す図である。
【０２１４】
図１４に示すように、制御データ記憶回路(ＬＵＴ)２５は、可変逓倍数または可変分周数Ｍの格納領域、初期設定制御信号Ｓet１〜Ｓet３の格納領域、選択信号Ｓel１〜Ｓel３の格納領域、動作モードModeの格納領域を含んでいる。
【０２１５】
図７または図１７に示したＦＬＬまたはＰＬＬの逓倍数または分周数設定入力端子Ｍinに供給される逓倍数または分周数１４１が、制御データ記憶回路(ＬＵＴ)２５の可変逓倍数または分周数Ｍの格納領域に供給される。すると、制御データ記憶回路(ＬＵＴ)２５の選択信号Ｓel１〜Ｓel３の格納領域から、逓倍数または分周数１４１に対応する初期設定制御信号(Ｓet１〜Ｓet３)１４２が生成される。可変逓倍数または可変分周数(Ｍ)１４１が１５から１０までの場合には、初期設定制御信号(Ｓet１〜Ｓet３)１４２は初期設定データ“０００”となる。可変分周数(Ｍ)１４１が１０〜７までの場合には、初期設定制御信号(Ｓet１〜Ｓet３)１４２は初期設定データ“０１０”となる。可変分周数(Ｍ)１４１が７〜５．５までの場合には、初期設定制御信号(Ｓet１〜Ｓet３)１４２は初期設定データ“１００”となる。可変分周数(Ｍ)１４１が５．５以下の場合には、初期設定制御信号(Ｓet１〜Ｓet３)１４２は初期設定データ“１１０”となる。
【０２１６】
図１４の制御データ記憶回路(ＬＵＴ)２５の動作モードModeの格納領域には、第１モード情報と第２モード情報と第３モード情報とが格納されている。
【０２１７】
動作モードModeの格納領域に第１モード情報に対応する情報１４３が供給されると、制御データ記憶回路２５の選択信号Ｓel１〜Ｓel３の格納領域から逐次近似レジスタ(ＳＡＲ)２２の初期設定が上位１ビットのみのフリップフロップＦＦ１であることを示すデータ“１００”の選択信号１４４が生成される。
【０２１８】
動作モードModeの格納領域に第２モード情報に対応する情報１４３が供給されると、制御データ記憶回路２５の選択信号Ｓel１〜Ｓel３の格納領域から逐次近似レジスタ(ＳＡＲ)２２の初期設定が上位２ビットのフリップフロップＦＦ１〜２であることを示すデータ“１１０”の選択信号１４４が生成される。
【０２１９】
動作モードModeの格納領域に第３モード情報に対応する情報１４３が供給されると、制御データ記憶回路２５の選択信号Ｓel１〜Ｓel３の格納領域から逐次近似レジスタ(ＳＡＲ)２２の初期設定が上位２ビットのフリップフロップＦＦ１〜２であることを示すデータ“１１１”の選択信号１４４が生成される。
【０２２０】
図１４の制御データ記憶回路(ＬＵＴ)２５は、ルックアップテーブル型のランダムアクセスメモリで構成されることができる。図７または図１７に示した本発明の実施の形態によるＦＬＬまたはＰＬＬの電源投入時のシステム初期化シーケンスで、制御データ記憶回路(ＬＵＴ)２５の各格納領域のデータはＦＬＬまたはＰＬＬのシステムの不揮発性メモリからロードされることができる。
【０２２１】
《ＤＬＬの構成》
図１５は、本発明の他の実施の形態によるＤＬＬ(遅延ロックドループ)の基本的な構成を示す図である。
【０２２２】
図１５のＤＬＬにおいては、図７のＦＬＬの遅延リング発振器が省略される代わりに、入力バッファ１５を介して供給される入力クロック信号ＣＬＫinを遅延するディジタル制御可変遅延回路１２と出力バッファ１３とを含むディジタル制御可変遅延ユニット１０が配置されている。
【０２２３】
入力クロック信号ＣＬＫinは入力バッファ１５を介して位相比較器(ＰＤ)３３の一方の入力端子に供給され、出力バッファ１３からの出力クロック信号ＣＬＫoutは帰還端子ＣＬＫfbと他の入力バッファ１６とを介して位相比較器３３の他方の入力端子に供給される。逐次近似レジスタ(ＳＡＲ)２２の６ビットの出力データＱ１〜Ｑ６はデコーダ２１の６本の入力端子に供給され、デコーダ２１からの６４個のデコード出力信号はディジタル制御可変遅延ユニット１０のディジタル制御可変遅延回路１２に供給される。
【０２２４】
図１５のＤＬＬにおいては、位相比較器３３での入力クロック信号ＣＬＫinの位相と出力クロック信号ＣＬＫoutの位相とがロックするようなディジタル制御可変遅延回路１２での設定遅延段数Ｎを、バイナリー・サーチ・アルゴリズム(２分探査法)に従って設定することができる。すなわち、図１５のＤＬＬにおいては、図７のＦＬＬと同様にＤＬＬのディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２には、制御クロック生成回路(ＣＣＧ)２３、クロック選択回路(ＣＳ)２４、制御データ記憶回路(ＬＵＴ)２５、上位ビット設定回路(ＵＢＳ)２６とが接続されている。
【０２２５】
遅延設定入力端子Ｌinから供給される遅延設定数値が、制御データ記憶回路(ＬＵＴ)２５にも供給される。供給される設定数値に応答して制御データ記憶回路(ＬＵＴ)２５は、供給された設定数値に対応する設定遅延段数Ｎの上位ビットを出力して逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定する。
【０２２６】
例えば、遅延設定入力端子Ｌinから供給される遅延設定数値は、出力クロック信号ＣＬＫoutの負荷容量ＣLが重、中、軽のいずれかの識別情報を含むものである。出力クロック信号ＣＬＫoutの負荷容量ＣLが重、中、軽に対応して、出力バッファ１３と負荷容量ＣLとによる出力遅延量は大、中、小と変化するので、ディジタル制御可変遅延回路１２での遅延量は小、中、大に制御されなければならない。従って、負荷容量ＣLの重、中、軽の識別情報に応答して制御データ記憶回路(ＬＵＴ)２５は、ディジタル制御可変遅延回路１２での設定遅延段数Ｎがそれぞれ小、中、大となるように逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定を実行するものである。
【０２２７】
更に、出力バッファ１３の出力駆動能力を大、中、小と変化可能とすることにより、出力バッファ１３が複数の出力遅延量から選択される任意の１つの遅延量で動作可能な可変遅延器として構成されることも可能である。
【０２２８】
また、上述した本発明の別の構成のＰＬＬと同様に、本発明の更に他の実施の形態によるＤＬＬにおいては、位相比較器３３の一方の入力端子に供給される基準周波数信号としての入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低と変化される。一方、図１５のＤＬＬでのディジタル制御可変遅延ユニット１０のディジタル制御可変遅延回路１２と出力バッファ１３とでの遅延時間が入力クロック信号ＣＬＫinの周波数ｆREFの周期と等しい場合に、図１５のＤＬＬがロック動作を実行することができる。
【０２２９】
入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低と変化すると、入力クロック信号ＣＬＫinの周波数ｆREFの周期は短、中、長と変化する。従って、入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低と変化することに応答して、図１５のＤＬＬでのディジタル制御可変遅延ユニット１０のディジタル制御可変遅延回路１２と出力バッファ１３とでの遅延時間を短、中、長と変化する必要がある。
【０２３０】
図１５のＤＬＬをロックさせるディジタル制御可変遅延ユニット１０の設定遅延段数Ｎをディジタル制御する逐次近似レジスタ(ＳＡＲ)のディジタル制御情報の格納ステップを削減させるために、入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低のいずれかの情報が、制御データ記憶回路(ＬＵＴ)２５に供給される。制御データ記憶回路(ＬＵＴ)２５から入力クロック信号ＣＬＫinの周波数ｆREFに対応するディジタル制御可変遅延ユニット１０の小、中、大の設定遅延段数Ｎの上位ビットが出力され、逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。
【０２３１】
この逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップへの初期設定の後、バイナリー・サーチ・アルゴリズムに従って逐次近似レジスタ(ＳＡＲ)の下位ビットのフリップフロップへ順次にディジタル制御情報が格納されて、図１５のＤＬＬがロック動作を完了するものである。
【０２３２】
《システム・オンチップ》
図１６は、図７のＦＬＬと図１５のＤＬＬと図１７のディジタル制御ＰＬＬとのいずれかをコア回路ブロック４２のクロック供給回路６０として使用したシステム・オンチップ(ＳｏＣ)１００を示す図である。
【０２３３】
図１６では、ＬＳＩ外部の水晶振動子４０が接続された発振器４１から形成された低周波の入力クロック信号ＣＬＫinがセレクタ６１を介してコア回路ブロック４２のアナログＰＬＬ４２１に直接供給されることもできる。また、図１６では、発振器４１から形成された低周波の入力クロック信号ＣＬＫinはクロック供給回路６０に供給されることにより、クロック供給回路６０で形成される高周波クロックがセレクタ６１を介してコア回路ブロック４２のアナログＰＬＬ４２１に供給されることもできる。
【０２３４】
従来のシステム・オンチップ(ＳｏＣ)では、高集積・高機能を実現するために、例えば５００ＭＨｚ程度以上の超高速動作クロックの出力が要求される。一方、ＳｏＣに搭載されるアナログＰＬＬの周波数逓倍数は一般的には数倍から数十倍程度に制限されるため、アナログＰＬＬに供給される入力基準クロック信号は数ＭＨｚから数十ＭＨｚの高い周波数となる。ＳｏＣに搭載されるアナログＰＬＬに高い周波数の入力基準クロック信号を供給するためには高価な水晶振動子が必要となる。
【０２３５】
一方、図１６に示すように、ＦＬＬ、ＰＬＬ、ＤＬＬのいずれかをクロック供給回路６０として内蔵したシステム・オンチップ(ＳｏＣ)１００の発振器４１には廉価な水晶振動子４０が接続され、発振器４１は略３０ＫＨｚの低周波数の発振クロック信号ＣＬＫinを発振するものである。コア回路ブロック４２のアナログＰＬＬ４２１の逓倍率が１０と低くても、クロック供給回路６０としてＦＬＬ、ＰＬＬ、ＤＬＬのいずれかを採用して、クロック供給回路６０のプログラム・カウンタ(ＰＣ)３２の可変逓倍数または分周数Ｍを最大の２０４７に設定するものである。従って、クロック供給回路６０は、略６０ＭＨｚの周波数の高速動作クロック信号ＣＬＫoutを出力する。その結果、コア回路ブロック４２で周波数逓倍率が１０のアナログＰＬＬ４２１は、略６００ＭＨｚの超高速動作クロック信号ＣＬＫoutを形成する。従って、この略６００ＭＨｚの超高速動作クロック信号ＣＬＫoutが供給されるコア回路ブロック４２は、超高速動作を実行することができる。
【０２３６】
クロック供給回路６０のプログラム・カウンタ(ＰＣ)３２の可変逓倍数または可変分周数Ｍを半分の１０２８に設定することによって、クロック供給回路６０は略３０ＭＨｚの中速動作クロック信号ＣＬＫoutを出力する。その結果、コア回路ブロック４２で周波数逓倍率が１０のアナログＰＬＬ４２１は略３００ＭＨｚの高速動作クロック信号ＣＬＫoutを形成する。この略３００ＭＨｚの高速動作クロック信号ＣＬＫoutが供給されるコア回路ブロック４２と周辺モジュール４３とは、高速動作を実行することができる。
【０２３７】
クロック供給回路６０のプログラム・カウンタ(ＰＣ)３２の可変逓倍数または可変逓分周数Ｍを１０分の１の２０５に設定することによって、クロック供給回路６０は略６ＭＨｚの低速動作クロック信号ＣＬＫoutを出力する。その結果、コア回路ブロック４２で周波数逓倍率が１０のアナログＰＬＬ４２１は略６０ＭＨｚの低速動作クロック信号ＣＬＫoutを形成する。この略６０ＭＨｚの低速動作クロック信号ＣＬＫoutが供給されるコア回路ブロック４２は、低速動作を実行することができる。尚、コア回路ブロック４２は、アナログＰＬＬ４２１以外に、中央処理ユニット４２２、内部ＲＡＭ４２３、機能ブロック４２４を含んでいる。また、周辺モジュール４３は、ロジック部４３１、機能ブロック４３２、内蔵ＲＯＭ４３３、インターフェース部４３４を含んでいる。
【０２３８】
発振器４１に接続される水晶振動子４０として、略６０ＭＨｚの高周波に共振する高価な水晶振動子が採用されることもある。この場合には、水晶振動子４０と発振器４１との組み合わせが略６０ＭＨｚの高速動作発振クロック信号ＣＬＫinを発振するものであり、クロック制御部５０はセレクタ６１を制御することにより略６０ＭＨｚの高速動作発振クロック信号ＣＬＫinをコア回路ブロック４２に供給するものである。
【０２３９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２４０】
例えば、図７に示したＦＬＬにおいて、ディジタル制御発振器１０の２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２とからなる遅延リング発振部の代わりに、上記非特許文献２に記載されたようなＬＣタンクにディジタル制御される多数個の量子化容量を含む発振器を採用することができる。
【０２４１】
更に、遅延リングを構成する遅延セルの段数を制御する代わりに、遅延リングを構成する固定数個の遅延セルの動作電流の電流値を制御して遅延量が制御される発振を採用することもできる。遅延セルの動作電流の制御は、ディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２のディジタル制御情報Ｑ１〜Ｑ５に応答して遅延セルの動作電流を出力するような電流出力型のＤ／Ａ変換器によって可能となる。
【０２４２】
また、制御データ記憶回路のメモリ容量の制限により、分周数設定入力端子から供給される全ての分周数Ｍに対応する逐次近似レジスタの設定遅延段数の上位ビットを制御データ記憶回路に格納できない場合の対応として、バイナリー・サーチ・アルゴリズム以外の他の好適な探査法の初期コードを設定しても良い。
【０２４３】
更に、制御データ記憶回路(ＬＵＴ)２５としては、ルックアップテーブル型のランダムアクセスメモリ以外にも、ＬＳＩ内蔵フラッシュメモリ等の不揮発性メモリで構成されることができる。そうすることで、ＦＬＬ、ＰＬＬ、ＤＬＬのいずれかの電源投入時のシステム初期化シーケンスでシステム不揮発性メモリからルックアップテーブル型ＲＡＭへのロード作業を省略することができる。
【図面の簡単な説明】
【０２４４】
【図１】図１は、本発明に先立って本発明者等により検討されたＦＬＬの構成を示す図である。
【図２】図２は、図１に示したＦＬＬのディジタル制御発振器のディジタル制御可変遅延回路の構成を示す図である。
【図３】図３は、図１に示した本発明に先立って本発明者等により検討されたＦＬＬにおいて、基準周波数、逓倍数、単位遅延量が既知の場合に、逐次近似レジスタにどのようにしてディジタル制御発振器の設定遅延段数が決定されるかを説明する図である。
【図４】図４は、図１に示したＦＬＬにおいて、可変逓倍器としてのプログラム・カウンタの可変逓倍数とディジタル制御発振器の設定遅延段数との関係を示す図である。
【図５】図５は、図１に示した本発明に先立って本発明者等により検討されたＦＬＬにおいて、ディジタル制御発振器の設定遅延段数を決定するためのディジタル制御部における逐次近似レジスタと制御クロック生成回路の構成を示す図である。
【図６】図６は、図５に示したディジタル制御部における逐次近似レジスタと制御クロック生成回路の各部の波形を示したもので、図１のＦＬＬにおいてディジタル制御発振器の設定遅延段数が決定される様子を示す図である。
【図７】図７は、本発明の実施の形態によるＦＬＬの基本的な構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態によるＦＬＬのディジタル制御部の逐次近似レジスタと上位ビット設定回路とクロック選択回路との構成を示す図である。
【図９】図９は、図７のＦＬＬでクロック選択回路に制御データ記憶回路から全てハイレベルの選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器の設定遅延段数が設定される様子を示す図である。
【図１０】図１０は、図７のＦＬＬでクロック選択回路に制御データ記憶回路からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器の設定遅延段数が設定される様子を示す図である。
【図１１】図１１は、図７のＦＬＬでクロック選択回路に制御データ記憶回路からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数が設定される様子を示す図である。
【図１２】図１２は、図７のＦＬＬでクロック選択回路に制御データ記憶回路からデータ“０００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器の設定遅延段数が設定される様子を示す図である。
【図１３】図１３は、図７のＦＬＬのクロック選択回路の複数のクロックドインバータの構成を示す図である。
【図１４】図１４は、図７に示した本発明の実施の形態によるＦＬＬのディジタル制御部の制御データ記憶回路の構成を示す図である。
【図１５】図１５は、本発明の他の実施の形態によるＤＬＬの基本的な構成を示す図である。
【図１６】図１６は、図７に示したＦＬＬまたは図１７に示した本発明のＰＬＬもしくは図１５に示したＤＬＬのいずれか一方をＬＳＩの内部回路に動作クロック信号を供給するためのクロック供給回路として使用したシステム・オンチップの構成を示す図である。
【図１７】図１７は、本発明の他の実施の形態によるＰＬＬの基本的な構成を示す図である。
【符号の説明】
【０２４５】
１０ ディジタル制御発振器
２０ ディジタル制御部
３０ 周波数比較部、位相周波数比較部
１１ ２入力ＮＡＮＤゲート
１２ ディジタル制御可変遅延回路
１３ 出力バッファ
２１ デコーダ
２２ 逐次近似レジスタ(ＳＡＲ)
２３ 制御クロック生成回路
２４ クロック選択回路
２５ 制御データ記憶回路(ＬＵＴ)
２６ 上位ビット設定回路(ＵＢＳ)
３１ 周波数比較器、位相周波数比較部器
３２ プログラム・カウンタ、分周器
ＣＬＫin 入力クロック信号
ＣＬＫm 発振クロック信号
ＣＬＫout 出力クロック信号
Ｍout カウンタ出力、分周出力信号
Ｍin 逓倍数、分周数設定入力端子
Ｓet1〜Ｓet5 初期設定制御信号
Ｓel1〜Ｓel3 選択信号
cks0〜cks5 マルチクロック信号
ｃ１〜ｃ５ 選択クロック信号
Ｑ１〜Ｑ５ 逐次近似レジスタのデータ
【技術分野】
【０００１】
本発明は、半導体集積回路に関するもので、特にクロック信号生成部をディジタル制御するレジスタへの複数ビットのディジタル制御情報の格納ステップを削減するのに有益な技術に関する。
【背景技術】
【０００２】
半導体製造技術の急速な進展に伴い、システム・オンチップ(ＳＯＣ)やマイクロコンピュータ(ＭＣ)等のＬＳＩでは高集積、高機能で高速動作も可能になった反面、特に電池駆動の携帯機器等では、スタンバイ時のリーク電流増大を抑えるための細かな電源管理と同時に、高速復帰に対する要求が高まってきている。すなわち、スタンバイ時にはリーク電流を低減するためＬＳＩの内部回路の動作は内部回路へのクロック供給が停止されるスリープモードに移行して、アクティブモードでの内部回路の動作再開に際してはクロック供給を速やかに行う必要が有る。
【０００３】
ところで、クロック入力信号の周波数、及び又はパルスエッジの位相を基準としたクロック生成回路には、大別して以下の3通りの回路が用いられている。
【０００４】
その第１の回路はＰＬＬ(位相ロックドループ)であり、一般的には出力クロックの周波数は入力クロックの周波数を逓倍したものとなる。ＰＬＬでは、位相比較器と可変位相回路とが使用されることにより、出力クロックを逓倍数分の１に分周されたフィードバッククロックの位相が入力クロックの位相と本質的に一致(ロック)するように制御されるものである。
【０００５】
次に、第２の回路はＤＬＬ(遅延ロックドループ)であり、出力クロックは入力クロックの遅延により生成される。ＤＬＬでは、位相比較器と可変遅延回路とが使用されることにより、可変遅延回路から生成される出力クロックの位相が入力クロックの位相と本質的にある一定値だけ遅延されるように制御されものである。
【０００６】
また、第３の回路はＦＬＬ(周波数ロックドループ)であり、一般的には出力クロックの周波数は入力クロックの周波数を逓倍したものとなる。ＦＬＬでは、周波数比較器と可変周波数回路とが使用されることにより、出力クロックを逓倍数分の１に分周されたフィードバッククロックの周波数が入力クロックの周波数と本質的に一致(ロック)するように制御されるものである。ＦＬＬの入力クロックには例えばＲＴＣ(リアルタイムクロック)用水晶振動子からの比較的低い周波数(約３２ｋＨｚ)が用いられ、一般的にはＰＬＬよりも一段高い逓倍数で逓倍される出力クロックの周波数のみが本質的にある一定値にされるように制御される。従って、その出力クロックを逓倍数分の１に分周したフィードバッククロックのパルスエッジは、入力基準クロックのエッジの位相とは必ずしもロックされない。しかし、ＦＬＬは基本的なロジックセル回路のみで簡易に構成できるため、その任意可変の高周波出力クロックを原発振の基準クロックとして用いられることができる。
【０００７】
上記のうち、ＬＳＩの内部回路にクロック信号を分配する際のクロック信号のスキューを低減するために、ＰＬＬ(フェーズロックドループ)回路が頻繁に使用される。ＰＬＬ回路は、一般的には、位相周波数比較器、チャージポンプ／ループフイルタ、電圧または電流制御発振器、バッファのアナログ回路で構成されている。クロック入力信号とバッファのクロック出力信号は位相周波数比較器に供給され、位相周波数比較器の出力はチャージポンプ／ループフイルタを介して電圧制御発振器に供給されることにより、クロック入力信号とクロック出力信号との位相差が名目上ゼロとされて、クロック信号のスキューが低減される。
【０００８】
一方、ＬＳＩの内部回路のスリープモードではＰＬＬ回路によるクロック供給を停止する一方、アクティブモードでの内部回路の動作再開に際してはＰＬＬ回路によるクロック供給の再開が行われる。しかし、ＰＬＬ回路によるクロック供給の再開には目標周波数に安定するまでのロック時間(セットリング時間)が必要であり、スリープモードからアクティブモードへの高速復帰が要望されている。
【０００９】
一方、下記非特許文献１には、クロックスキューの問題を解決するＰＬＬやＤＬＬ(遅延ロックドループ)が記載され、またアナログＤＬＬとディジタルＤＬＬとが記載されている。アナログＤＬＬは、低電源電圧で十分な遅延時間を得ることができないので将来の低電圧応用に好ましくなく、製造プロセス変動の影響を受けやすく電源ノイズに弱いのに対して、ディジタルＤＬＬは電源ノイズと製造プロセス、電圧、温度および負荷(ＰＶＴＬ)の影響に強い。また、アナログＤＬＬと比較して、ディジタルＤＬＬは待機電流消費が低く、ロック時間も短いと記載している。
【００１０】
また、下記非特許文献１には、ディジタルＤＬＬでのロックのための探索時間低減のためバイナリー・サーチ・アルゴリズム(２分探査法)が記載されると伴に、レジスタ制御やカウンタ制御のディジタルＤＬＬよりも高速のロック時間を有する逐次近似レジスタ(ＳＡＲ)制御のディジタルＤＬＬが記載されている。６ビットの遅延線が使用されると、理論的にはＳＡＲ制御のディジタルＤＬＬは６クロック周期のロック時間を持ち、長いクロック分配距離でのタイトな同期を維持する一方、ロック時間を短縮できると記載している。
【００１１】
更に、下記非特許文献２には、ディジタルＰＬＬに使用されるディジタル制御発振器が記載され、この発振器は発振器のＬＣタンクにディジタル制御される多数の量子化容量を含むものである。
【００１２】
更にまた、下記非特許文献３には、ディジタル制御発振器に高精度１４ビットの電流出力ディジタル・アナログ変換回路(ＤＡＣ)を含み、ＲＴＣ周波数の入力クロックから高逓倍の周波数に出力クロックをロックさせるために、バイナリー・サーチ・アルゴリズムを用いた周波数逓倍回路が記載されている。ＲＴＣ周波数は３２７６８ｋＨｚであり、出力クロックの高逓倍の周波数は４０〜６０ＭＨｚである。
【００１３】
尚、良く知られているように、逐次比較型Ａ／Ｄ変換器で逐次近似レジスタ(ＳＡＲ)は比較器の出力とローカルＤ／Ａ変換器の入力との間に接続され、比較器の一方の入力端子と他方の入力端子にはアナログ入力信号とローカルＤ／Ａ変換器のアナログ出力信号が供給される。アナログ入力信号のレベルにローカルＤ／Ａ変換器のアナログ出力信号のレベルが一致するように、２分探査法によって逐次近似レジスタ(ＳＡＲ)の保持データが逐次更新されることにより、逐次近似レジスタからアナログ入力信号のディジタル変換出力信号を得ることができる。
【００１４】
【非特許文献１】Ｇｕａｎｇ−Ｋａａｉ Ｄｅｈｎｇ ｅｔ ａｌ， “Ｃｌｏｃｋ−Ｄｅｓｋｅｗ Ｂｕｆｆｅｒ Ｕｓｉｎｇ ａ ＳＡＲ−Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３５， ＮＯ． ８， ＰＰ．１１２８−１１３６， ＡＵＧＵＳＴ ２０００．
【非特許文献２】Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ ｅｔ ａｌ， “Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ (ＤＣＯ)−Ｂａｓｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ＲＦ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ ｉｎ ａ Ｄｅｅｐ−Ｓｕｂｍｉｃｒｏｎ ＣＭＯＳ Ｐｒｏｃｅｓｓ”， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＩＲＣＵＩＴＳ ＡＮＤ ＳＹＳＴＥＭＳ−ＩＩ： ＡＮＡＬＯＧ ＡＮＤ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ， ＶＯＬ． ５０， ＮＯ． １１， ＮＯＶＥＭＢＥＲ ２００３ ＰＰ．８１５−８２８，
【非特許文献３】Ｒａｆａｅｌ Ｆｒｉｅｄ ｅｔ ａｌ， “Ａ Ｈｉｇｈ ＲｅｓｏｌｕｔｉｏｎＦｒｅｑｕｅｎｃｙ Ｍｕｌｔｉｐｌｉｅｒ ｆｏｒ Ｃｌｏｃｋ Ｓｉｇｎａｌ Ｇｅｎｅｒａｔｉｏｎ“ ，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３１， ＮＯ． ７， ＰＰ．１０５９−１０６２， Ｊｕｌｙ １９９６．
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明者等は本発明に先立って、システム・オンチップ(ＳＯＣ)やマイクロコンピュータ(ＭＣ)等のＬＳＩに搭載されるクロック分配用のＦＬＬ(Ｆｒｅｑｕｅｎｃｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ)の開発に従事した。
【００１６】
図１は、本発明に先立って本発明者等により検討されたＦＬＬの構成を示す図である。
【００１７】
このＦＬＬは、周波数比較部(ＦＣ)３０、ディジタル制御部２０、遅延リング発振部の回路形式のディジタル制御発振器(ＤＣＯ)１０から構成されている。
【００１８】
ディジタル制御発振器１０は、一方の入力端子にリセット信号Resetが供給される２入力ＮＡＮＤゲート１１と、単位遅延量tdのＮ−１個の遅延セルを含むディジタル制御可変遅延回路１２、出力バッファ１３とから構成されている。ディジタル制御可変遅延回路１２の遅延段数Ｎ−１は、ディジタル制御部２０による制御により、最小値０から最大値３１の任意の値に設定される。２入力ＮＡＮＤゲート１１も単位遅延量tdを持っているので、遅延リング発振部の回路形式の２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２との合計遅延時間Ｎ・tdは、最小遅延時間１・tdから最大遅延時間３２・tdの範囲で設定されることができる。
【００１９】
２入力ＮＡＮＤゲート１１の一方の入力端子のリセット信号Resetをローレベル“０”からハイレベル“１”に変化することにより、遅延リング発振部の閉ループが活性化されて、発振クロック信号ＣＬＫmが生成される。発振クロック信号ＣＬＫmが入力端子に供給される出力バッファ１３の出力端子から、発振クロック出力信号ＣＬＫoutが生成される。ディジタル制御発振器１０から生成される発振クロック信号ＣＬＫmの発振周波数ｆOSCは、２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２とからなる遅延閉ループの設定遅延段数Ｎと単位遅延量tdとによって、以下のように決定される。
【００２０】
ｆOSC＝１／(２・Ｎ・td) …(１式)
ディジタル制御部２０は、デコーダ２１と、逐次近似レジスタ(ＳＡＲ)２２と、制御クロック生成回路(ＣＣＧ)２３とから構成されている。逐次近似レジスタ(ＳＡＲ)２２のビット数は１２ビットとすることができ、それによって原理的には最大４０９６までの遅延制御が可能である。しかし、逐次近似レジスタ(ＳＡＲ)２２のビット数は、ＰＶＴ変動による遅延セルの遅延量変動を考慮して、周波数比較部(ＦＣ)３０のプログラム・カウンタ(ＰＣ)３２の可変逓倍数Ｍを最大２０４７に設定できるように１１ビット構成とした。ここでは、説明の簡素化のために、逐次近似レジスタ２２のビット数は、５ビットとする。５ビットの逐次近似レジスタ(ＳＡＲ)２２のデータ入力端子に周波数比較部３０の周波数比較器３１からの比較出力信号ＦＤoutが供給され、逐次近似レジスタ２２(ＳＡＲ)の６本のタイミング制御端子に制御クロック信号生成回路(ＣＣＧ)２３からの６個のタイミング制御信号ｃｋｓ０〜ｃｋｓ５が供給される。また、制御クロック信号生成回路(ＣＣＧ)２３の入力端子には、基準周波数信号としての入力クロック信号ＣＬＫinが供給される。逐次近似レジスタ(ＳＡＲ)２２の５ビットの出力データＱ１〜Ｑ５はデコーダ２１の５本の入力端子に供給され、デコーダ２１からの３２個のデコード出力信号はディジタル制御発振器１０のディジタル制御可変遅延回路１２に供給される。
【００２１】
周波数比較部３０は、周波数比較器(ＦＤ)３１と、プログラム・カウンタ(ＰＣ)３２とから構成されている。プログラム・カウンタ(ＰＣ)３２は、ディジタル制御発振器１０から生成される発振クロック信号ＣＬＫmのクロック数をカウントする。プログラム・カウンタ(ＰＣ)３２は、発振クロック信号ＣＬＫmのクロック数が設定された逓倍数に達するまではローレベル“０”の出力信号Ｍoutを出力して、逓倍数に達したらハイレベル“１”の出力信号Ｍoutを出力するように構成されている。周波数比較器３１の一方の入力端子と他方の入力端子とには、基準周波数信号としての入力クロック信号ＣＬＫinとプログラム・カウンタ３２からの出力信号Ｍoutとがそれぞれ供給される。周波数比較器３１の比較出力信号ＦＤoutは、入力クロック信号ＣＬＫinが入力された時点でのプログラム・カウンタ３２の出力信号Ｍoutのローレベル“０”またはハイレベル“１”に対応した値としてディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２に供給される。プログラム・カウンタ３２の逓倍数Ｍは、逓倍数設定入力端子Ｍinから供給される逓倍数設定データにより可変設定可能とされる。
【００２２】
図２は、図１に示したＰＬＬのディジタル制御発振器１０のディジタル制御可変遅延回路１２の構成を示す図である。ディジタル制御可変遅延回路１２は、ディジタル制御発振器１０の２入力ＮＡＮＤゲート１１の出力に接続された３２個の遅延ユニットＤＵ０…ＤＵ３１と３２個のスイッチＳＷ０…ＳＷ３１とにより構成されている。３２個の遅延ユニットＤＵ０…ＤＵ３１の各遅延ユニットは単位遅延量tdを持ち、３２個の遅延ユニットＤＵ０…ＤＵ３１の直列接続は２入力ＮＡＮＤゲート１１の出力端子と他方の入力端子との間に接続されている。発振クロック信号ＣＬＫmが生成される出力ノードと３２個の遅延ユニットＤＵ０…ＤＵ３１の３２個の入力端子との間には３２個のスイッチＳＷ０…ＳＷ３１が接続され、３２個のスイッチＳＷ０…ＳＷ３１の制御入力はディジタル制御部２０のデコーダ２１の３２個の出力信号Ｏｕｔ０…Ｏｕｔ３１により駆動される。
【００２３】
ディジタル制御部２０の逐次近似レジスタ２２の５ビットの出力データＱ１〜Ｑ５が供給されるデコーダ２１の３２個の出力信号Ｏｕｔ０…Ｏｕｔ３１に応答して、３２個のスイッチＳＷ０…ＳＷ３１の選択された１個のスイッチだけがオン状態に制御され、他の３１個のスイッチはオフ状態に制御される。オン状態に制御される１個のスイッチの場所によって、上記(１式)の２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２とからなる遅延閉ループの設定遅延段数Ｎが設定されることができる。最初のスイッチＳＷ０がオン状態に制御されると、設定遅延段数Ｎは最小の１に設定され、ディジタル制御発振器１０の発振周波数ｆOSCは最大発振周波数ｆOSC(max)＝１／(２・td)となる。また、最後のスイッチＳＷ３１がオン状態に制御されると、設定遅延段数Ｎは最大の３２に設定され、ディジタル制御発振器１０の発振周波数ｆOSCは最小発振周波数ｆOSC(mini)＝１／(６４・td)となる。
【００２４】
従って、図１に示すＦＬＬ回路は、ＬＳＩ内部回路に供給されるクロック信号の周波数を可変設定することが可能である。基準周波数信号としての入力クロック信号ＣＬＫinの周波数ｆREFが一定であっても、プログラム・カウンタ３２の逓倍数Ｍを可変設定することにより、ディジタル制御発振器１０の発振周波数ｆOSCを変化させることが可能である。
【００２５】
すなわち、周波数比較器３１の一方の入力端子の周波数ｆREFの基準周波数信号としての入力クロック信号ＣＬＫinの周波数と他方の入力端子の可変逓倍数Ｍのプログラム・カウンタ３２からのカウント結果による出力信号Ｍoutの周波数とが一致すると、次式の関係が成立する。
【００２６】
ｆREF=ｆOSC／Ｍ …(２式)
従って、上記(１式)と上記(２式)とから、次式の関係が成立する。
【００２７】
ｆOSC＝１／(２・Ｎ・td)
＝Ｍ・ｆREF …(３式)
ｆREF =１／(２・Ｎ・Ｍ・td) …(４式)
すなわち、プログラム・カウンタ３２の逓倍数Ｍを可変設定することにより、ディジタル制御発振器１０の設定遅延段数Ｎが変化して基準周波数ｆREFのＭ倍の発振周波数ｆOSCが生成される。これは、プログラム・カウンタ３２の逓倍数Ｍが増加したとすると、周波数比較器３１での基準周波数ｆREFと可変逓倍数Ｍのプログラム・カウンタ３２からの出力信号Ｍoutの周波数とが一致するようにディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２の保持データが逐次更新されるものである。結果的に、上記(３式)から明らかなように、プログラム・カウンタ３２の逓倍数Ｍの増加により、基準周波数ｆREFの周波数逓倍数が増加して、それと反比例してディジタル制御発振器１０の設定遅延段数Ｎは減少することになる。
【００２８】
逐次近似レジスタ２２の実際のビット数は１２ビットであり、それによって周波数比較部３０の１１ビット構成のプログラム・カウンタ３２の可変逓倍数Ｍは最大２０４７に設定されることができる。例えば、入力クロック信号ＣＬＫinの基準周波数ｆREFが３０ｋＨｚとして、プログラム・カウンタ３２の可変逓倍数Ｍが最大２０４７に設定されたとすると、ディジタル制御発振器１０の発振周波数ｆOSCは略６０ＭＨｚとなり、ＬＳＩ内部回路は高速動作を実行する。また、可変逓倍数Ｍが略半分１０２８に設定されたとすると、発振周波数ｆOSCは略３０ＭＨｚとなり、ＬＳＩ内部回路は中速動作を実行する。更に、可変周逓倍数Ｍが略１０分の１の略２０５に設定されたとすると、発振周波数ｆOSCは略６ＭＨｚとなり、ＬＳＩ内部回路は低速動作を実行する。
【００２９】
以下に、入力クロック信号ＣＬＫinの基準周波数ｆREFがある値に設定され、プログラム・カウンタ３２の逓倍数Ｍがある値に設定され、ディジタル制御発振器１０の単位遅延量tdが既知の場合に、逐次近似レジスタ(ＳＡＲ)２２がどのようにしてディジタル制御発振器１０の設定遅延段数Ｎを決定するかを説明する。
【００３０】
図３は、図１に示した本発明に先立って本発明者等により検討されたＰＬＬにおいて、基準周波数ｆREF、逓倍数Ｍ、単位遅延量tdが既知の場合に、逐次近似レジスタ(ＳＡＲ)２２にどのようにしてディジタル制御発振器１０の設定遅延段数Ｎが決定されるかを説明する図である。尚、図３での設定遅延段数Ｎの決定のアルゴリズムは、上記非特許文献１に記載されたバイナリー・サーチ・アルゴリズム(２分探査法)に基づくものである。
【００３１】
また、図５は、図１に示した本発明に先立って本発明者等により検討されたＦＬＬにおいて、ディジタル制御発振器１０の設定遅延段数Ｎを決定するためのディジタル制御部２０における逐次近似レジスタ(ＳＡＲ)２２と制御クロック生成回路(ＣＣＧ)２３の構成を示す図である。
【００３２】
まず、図５の逐次近似レジスタ(ＳＡＲ)２２は、データ入力端子Ｄに相周波数比較部３０の周波数比較器３１の比較出力信号ＦＤoutが共通に供給される５個のフリップフロップＦＦ１〜ＦＦ５により構成されている。逐次近似レジスタ(ＳＡＲ)２２には、制御クロック生成回路(ＣＣＧ)２３から生成されるマルチクロック信号cks0〜cks5が供給される。
【００３３】
制御クロック生成回路(ＣＣＧ)２３からの第１のクロック信号cks0は、第１のフリップフロップＦＦ１のセット端子Ｓ１と第２のフリップフロップＦＦ２〜第５のフリップフロップＦＦ５のリセット端子Ｒに供給される。制御クロック生成回路(ＣＣＧ)２３からの第２のクロック信号cks1は、第１のフリップフロップＦＦ１のクロック端子Ｃ１と第２のフリップフロップＦＦ２のセット端子Ｓ２とに供給される。制御クロック生成回路(ＣＣＧ)２３からの第３のクロック信号cks2は、第２のフリップフロップＦＦ２のクロック端子Ｃ２と第３のフリップフロップＦＦ３のセット端子Ｓ３とに供給される。制御クロック生成回路(ＣＣＧ)２３からの第４のクロック信号cks3は、第３のフリップフロップＦＦ３のクロック端子Ｃ３と第４のフリップフロップＦＦ４のセット端子Ｓ４とに供給される。制御クロック生成回路(ＣＣＧ)２３からの第５のクロック信号cks4は、第４のフリップフロップＦＦ４のクロック端子Ｃ４と第５のフリップフロップＦＦ５のセット端子Ｓ５とに供給される。制御クロック生成回路(ＣＣＧ)２３からの第６のクロック信号cks5は、第５のフリップフロップＦＦ５のクロック端子Ｃ５に供給される。
【００３４】
図５の制御クロック生成回路(ＣＣＧ)２３は、４個のフリップフロップＦＦ６〜ＦＦ９と６個のＡＮＤゲートＡＮＤ１〜ＡＮＤ６とにより構成されている。基準周波数信号としての入力クロック信号ＣＬＫinが、第１のフリップフロップＦＦ６のクロック端子Ｃと第１のＡＮＤゲートＡＮＤ１〜第５のＡＮＤゲートＡＮＤ５の第４の入力端子と第６のＡＮＤゲートＡＮＤ６の第２の入力端子とに供給される。第１のフリップフロップＦＦ６の反転データ出力端子Ｄq1bは、第１のフリップフロップＦＦ６のデータ入力端子Ｄと第２のフリップフロップＦＦ7のクロック端子Ｃと第１、第３、第５のＡＮＤゲートＡＮＤ１、３、５の第３の入力端子に供給される。第１のフリップフロップＦＦ６の非反転データ出力端子Ｄq1は、第２、第４のＡＮＤゲートＡＮＤ２、４の第３の入力端子に供給される。第２のフリップフロップＦＦ７の反転データ出力端子Ｄq2bは、第２のフリップフロップＦＦ７のデータ入力端子Ｄと第３のフリップフロップＦＦ８のクロック端子Ｃと第１、第２、第５のＡＮＤゲートＡＮＤ１、２、５の第２の入力端子に供給される。第２のフリップフロップＦＦ７の非反転データ出力端子Ｄq2は、第３、第４のＡＮＤゲートＡＮＤ３、４の第２の入力端子に供給される。第３のフリップフロップＦＦ８の反転データ出力端子Ｄq3bは、第３のフリップフロップＦＦ８のデータ入力端子Ｄと第１〜第４のＡＮＤゲートＡＮＤ１〜４の第１の入力端子に供給される。第３のフリップフロップＦＦ８の非反転データ出力端子Ｄq3は、第５のＡＮＤゲートＡＮＤ５の第１の入力端子に供給される。第１、第２、第３、第４、第５のＡＮＤゲートＡＮＤ１、２、３、４、５の出力端子から、第１、第２、第３、第４、第５のクロック信号cks0、cks1、cks2、cks3、cks4が生成され、逐次近似レジスタ(ＳＡＲ)２２に供給される。第５のＡＮＤゲート５の出力端子から生成された第５のクロック信号cks4はインバータＩＮＶを介して第４のフリップフロップＦＦ９のクロック端子Ｃに供給され、第４のフリップフロップＦＦ９のデータ入力端子Ｄには電源電圧Ｖddのハイレベル“１”が供給されている。第４のフリップフロップＦＦ９の非反転データ出力端子Ｄq4は第６のＡＮＤゲートＡＮＤ６の第１の入力端子に供給され、第６のＡＮＤゲートＡＮＤ６の出力端子から第６のクロック信号cks5が生成され、逐次近似レジスタ(ＳＡＲ)２２の第５のフリップフロップＦＦ５のクロック端子Ｃ５に供給される。また、第１のＡＮＤゲートＡＮＤ１の出力端子から生成される第１のクロック信号cks0は、第１〜第４のフリップフロップＦＦ６〜９のリセット端子Ｒに供給される。
【００３５】
図６は、図５に示したディジタル制御部２０における逐次近似レジスタ(ＳＡＲ)２２と制御クロック生成回路(ＣＣＧ)２３の各部の波形を示したもので、図１のＦＬＬにおいてディジタル制御発振器１０の設定遅延段数Ｎが決定される様子を示す図である。
【００３６】
基準周波数ｆREFを有する入力クロック信号ＣＬＫinの図１に示すＦＬＬへの供給が既に開始されており、図６のステップ０でプログラム・カウンタ３２の逓倍数Ｍが所定の値に設定されて図１のＦＬＬのロック動作が開始されたものとする。まず、ステップ０より以前の初期状態として、制御クロック生成回路(ＣＣＧ)２３の３個のフリップフロップＦＦ６〜ＦＦ８の非反転データ出力端子Ｄq1〜Ｄq3は全てローレベル“０”となり、反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”となっている。
【００３７】
この状態で、ステップ０のタイミングでハイレベル“１”の入力クロック信号ＣＬＫinが制御クロック生成回路(ＣＣＧ)２３に供給されることにより、第１のＡＮＤゲートＡＮＤ１の出力端子から、ハイレベル“１”の第１のクロック信号cks0が生成される。第１のＡＮＤゲートＡＮＤ１の出力端子から生成されたハイレベル“１”の第１のクロック信号cks0は４個のフリップフロップＦＦ６〜ＦＦ９のリセット端子Ｒに共通に供給されるので、４個のフリップフロップＦＦ６〜ＦＦ９は全てリセット状態に駆動される。その結果、４個のフリップフロップＦＦ６〜ＦＦ９の非反転データ出力端子Ｄq1〜Ｄq4は全てローレベル“０”であり、また３個のフリップフロップＦＦ６〜ＦＦ８の反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”である。
【００３８】
次のステップ１で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路２３の１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bのハイレベル“１”にデータ入力端子Ｄが応答して、１段目のフリップフロップＦＦ６はセット状態に駆動される。従って、ステップ１のタイミングで、１段目のフリップフロップＦＦ６の非反転データ出力端子Ｄq1はローレベル“０”からハイレベル“１”に変化すると伴に、第２のＡＮＤゲートＡＮＤ２の出力端子から、ハイレベル“１”の第２のクロック信号cks1が生成される。
【００３９】
また次のステップ２で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路２３の１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bのローレベル“０”にデータ入力端子Ｄが応答して、１段目のフリップフロップＦＦ６はリセット状態に駆動される。従って、ステップ２のタイミングで、１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bはローレベル“０”からハイレベル“１”に変化すると伴に、２段目のフリップフロップＦＦ７の反転データ出力端子Ｄq1bのハイレベル“１”にデータ入力端子Ｄが応答して、２段目のフリップフロップＦＦ７はセット状態に駆動される。このステップ２のタイミングで、２段目のフリップフロップＦＦ７の非反転データ出力端子Ｄq2はローレベル“０”からハイレベル“１”に変化すると伴に、第３のＡＮＤゲートＡＮＤ３の出力端子から、ハイレベル“１”の第３のクロック信号cks2が生成される。
【００４０】
更に次のステップ３で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路２３の１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bのハイレベル“１”にデータ入力端子Ｄが応答して、１段目のフリップフロップＦＦ６はセット状態に駆動される。従って、ステップ３のタイミングで、１段目のフリップフロップＦＦ６の非反転データ出力端子Ｄq1はローレベル“０”からハイレベル“１”に変化すると伴に、２段目のフリップフロップＦＦ７はセット状態に維持され、３段目のフリップフロップＦＦ８はリセット状態に維持されている。従って、このステップ３のタイミングで、第４のＡＮＤゲートＡＮＤ４の出力端子から、ハイレベル“１”の第４のクロック信号cks3が生成される。
【００４１】
更にまた次のステップ４で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路２３の１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bのローレベル“０”にデータ入力端子Ｄが応答して、１段目のフリップフロップＦＦ６はリセット状態に駆動される。従って、ステップ４のタイミングで、１段目のフリップフロップＦＦ６の反転データ出力端子Ｄq1bはローレベル“０”からハイレベル“１”に変化すると伴に、２段目のフリップフロップＦＦ７の反転データ出力端子Ｄq2bのローレベル“０”にデータ入力端子Ｄが応答して、２段目のフリップフロップＦＦ７はリセット状態に駆動される。このステップ４のタイミングで、２段目のフリップフロップＦＦ７の非反転データ出力端子Ｄq2はローレベル“０”からハイレベル“１”に変化すると、３段目のフリップフロップＦＦ８の反転データ出力端子Ｄq3bのハイレベル“１”にデータ入力端子Ｄが応答して、３段目のフリップフロップＦＦ８はセット状態に駆動される。従って、このステップ４のタイミングで、第５のＡＮＤゲートＡＮＤ５の出力端子から、ハイレベル“１”の第５のクロック信号cks4が生成される。
【００４２】
このステップ４と次のステップ５との間で、入力クロック信号ＣＬＫinがハイレベル“１”からローレベル“０”に変化すると、第５のＡＮＤゲートＡＮＤ５の出力端子の第５のクロック信号cks4もハイレベル“１”からローレベル“０”に変化する。従って、インバータＩＮＶを介して第４のフリップフロップＦＦ９のクロック端子Ｃに供給される信号はローレベル“０”からハイレベル“１”に変化するので、データ入力端子Ｄに供給された電源電圧Ｖddのハイレベル“１”によって、第４のフリップフロップＦＦ９はセット状態に駆動される。従って、第４のフリップフロップＦＦ９の非反転データ出力端子Ｄq4は、ハイレベル“１”に維持される。その結果、ステップ５以降では入力クロック信号ＣＬＫinのハイレベル“１”とローレベル“０”との間の変化に応答して第６のＡＮＤゲートＡＮＤ６の出力端子の第６のクロック信号cks5もハイレベル“１”とローレベル“０”との間で変化する。
【００４３】
一方、最初のステップ０のタイミングで最初に生成されたハイレベル“１”の第１のクロック信号cks0は、逐次近似レジスタ(ＳＡＲ)２２の第１のフリップフロップＦＦ１のセット端子Ｓ１と第２のフリップフロップＦＦ２〜第５のフリップフロップＦＦ５のリセット端子Ｒに供給される。従って、ステップ０のタイミングでは、逐次近似レジスタ(ＳＡＲ)２２の内部で第１のフリップフロップＦＦ１はセット状態に駆動され、その他の第２のフリップフロップＦＦ２〜第５のフリップフロップＦＦ５はリセット状態に駆動される。その結果、逐次近似レジスタ(ＳＡＲ)２２からデコーダ２１に供給される５ビットの出力データＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５は、“１００００”の初期コードを有する制御ワードとなる。
【００４４】
すると、図２に示すデコーダ２１は“１００００”のコードを有する逐次近似レジスタ(ＳＡＲ)２２の５ビットの出力データＱ１〜Ｑ５に応答して、３２個の出力信号Ｏｕｔ０〜Ｏｕｔ３１のうち選択された１個の出力信号Ｏｕｔ１６のみをハイレベル“１”とし、他の全ての出力信号をローレベル“０”とする。従って、図２に示すディジタル制御発振器１０のディジタル制御可変遅延回路１２で３２個のスイッチＳＷ０〜ＳＷ３１の中間の１個のスイッチＳＷ１６のみがオン状態に制御され、他の全てのスイッチはオフ状態に制御される。この時のディジタル制御発振器１０の２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２とからなる遅延閉ループの設定遅延段数Ｎは最小値１と最大値３２との半分の１６となる。従って、ディジタル制御発振器１０は、発振周波数ｆosc＝１／(２・16・td)で発振動作を開始する。尚、単位遅延量tdは、ＬＳＩの製造プロセスのバラツキや電源電圧や温度の変動の影響により変動する。
【００４５】
図１に示すＦＬＬでディジタル制御発振器１０が第１回目の発振動作を開始すると、発振クロック信号ＣＬＫmはプログラム・カウンタ３２で予め設定された可変逓倍数Ｍに従ってクロック数がカウントされる。周波数比較器３１には、基準周波数信号としての入力クロック信号ＣＬＫinとプログラム・カウンタ３２からのクロック数カウント結果を表す出力信号Ｍoutとがそれぞれ供給される。周波数比較器３１の比較出力信号ＦＤoutは、入力クロック信号ＣＬＫinが入力された時点のプログラム・カウンタ３２からの出力信号Ｍoutのレベルに対応したローレベル“０”又はハイレベル“１”としてディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２に供給される。単位遅延量tdの変動によって発振クロック信号ＣＬＫmの周波数は、目標とする周波数より低い場合もあるし、高い場合もある。周波数が低い場合には周波数比較器３１の比較出力信号ＦＤoutはローレベル“０”となり、進んでいる高い場合には周波数比較器３１の比較出力信号ＦＤoutはハイレベル“１”となる。
【００４６】
逐次近似レジスタ(ＳＡＲ)２２の初期コード“１００００”を利用した図１のＦＬＬのディジタル制御発振器１０の第１回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第１のフリップフロップＦＦ１に格納される。それは、図６のステップ１のタイミングで、図５の第１のフリップフロップＦＦ１のクロック端子Ｃ１に供給される第２のクロック信号cks1のハイレベル“１”に応答して比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、発振クロックＣＬＫｍの周波数が低い場合のローレベル“０”によって第１のフリップフロップＦＦ１はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の１ビット目の出力データＱ１はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第１のフリップフロップＦＦ１はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の１ビット目の出力データＱ１はハイレベル“１”となる。いずれの場合にも、第２のクロック信号cks1のハイレベル“１”は第２のフリップフロップＦＦ２のセット端子Ｓ２に供給されるので、逐次近似レジスタ(ＳＡＲ)２２の２ビット目の出力データＱ２はハイレベル“１”となる。また、逐次近似レジスタ(ＳＡＲ)２２の３ビット目から５ビット目の出力データＱ３、Ｑ４、Ｑ５は、“０００”のデータコードに維持されている。
【００４７】
図３のステップ１は、逐次近似レジスタ２２のステップ０の初期コード“１００００”を利用したＦＬＬのディジタル制御発振器の第１回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の１ビット目の出力データＱ１のビット・パターンを示している。１ビット目の出力データＱ１がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の制御コードは“０１０００”に変更されて、ステップ２のＦＬＬのディジタル制御発振器の第２回目の発振動作が開始される。１ビット目の出力データＱ１がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の制御コードは“１１０００”に変更されて、ステップ２のＦＬＬのディジタル制御発振器の第２回目の発振動作が開始される。
【００４８】
図６のステップ２で図１に示すＦＬＬでディジタル制御発振器１０が第２回目の発振動作を開始すると、第２回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第２のフリップフロップＦＦ２に格納される。それは、図６のステップ２のタイミングで、図５の第２のフリップフロップＦＦ２のクロック端子Ｃ２に供給される第３のクロック信号cks2のハイレベル“１”に応答して、比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、周波数が低い場合のローレベル“０”によって第２のフリップフロップＦＦ２はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の２ビット目の出力データＱ２はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第２のフリップフロップＦＦ２はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の２ビット目の出力データＱ２はハイレベル“１”となる。いずれの場合にも、第３のクロック信号cks2のハイレベル“１”は第３のフリップフロップＦＦ３のセット端子Ｓ３に供給されるので、逐次近似レジスタ(ＳＡＲ)２２の３ビット目の出力データＱ４はハイレベル“１”となる。また、逐次近似レジスタ(ＳＡＲ)２２の４ビット目から５ビット目の出力データＱ４、Ｑ５は、“００”のデータコードに維持されている。
【００４９】
図３のステップ２は、逐次近似レジスタ２２のステップ１の制御コード“０１０００”または制御コード“１１０００”を利用した第２回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の２ビット目の出力データＱ２のビット・パターンを示している。２ビット目の出力データＱ２がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の制御コードは“００１００”または“１０１００”に変更されて、ステップ３のＦＬＬのディジタル制御発振器の第３回目の発振動作が開始される。２ビット目の出力データＱ２がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の制御コードは“０１１００”または“１１１００”に変更されて、ステップ３のＦＬＬのディジタル制御発振器の第３回目の発振動作が開始される。
【００５０】
図６のステップ３で図１に示すＦＬＬでディジタル制御発振器１０が第３回目の発振動作を開始すると、第３回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第３のフリップフロップＦＦ３に格納される。それは、図６のステップ３のタイミングで、図５の第３のフリップフロップＦＦ３のクロック端子Ｃ３に供給される第４のクロック信号cks3のハイレベル“１”に応答して、比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、周波数が低い場合のローレベル“０”によって第３のフリップフロップＦＦ３はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の３ビット目の出力データＱ３はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第３のフリップフロップＦＦ３はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の３ビット目の出力データＱ３はハイレベル“１”となる。いずれの場合にも、第４のクロック信号cks3のハイレベル“１”は第４のフリップフロップＦＦ４のセット端子Ｓ４に供給されるので、逐次近似レジスタ(ＳＡＲ)２２の４ビット目の出力データＱ４はハイレベル“１”となる。また、逐次近似レジスタ(ＳＡＲ)２２の５ビット目の出力データＱ５は、“０”のデータコードに維持されている。
【００５１】
図３のステップ３は、逐次近似レジスタ２２のステップ２の制御コード“００１００”、“０１１０００”、“１０１００”、“１１１００”のいずれかを利用した第２回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の３ビット目の出力データＱ３のビット・パターンを示している。３ビット目の出力データＱ３がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の左側の４個の制御コードのいずれか１個に変更されて、ステップ４のＦＬＬのディジタル制御発振器の第４回目の発振動作が開始される。３ビット目の出力データＱ３がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の右側の４個の制御コードのいずれか１個に変更されて、ステップ４のＦＬＬのディジタル制御発振器の第４回目の発振動作が開始される。
【００５２】
図６のステップ４で図１に示すＦＬＬでディジタル制御発振器１０が第４回目の発振動作を開始すると、第４回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第４のフリップフロップＦＦ４に格納される。それは、図６のステップ４のタイミングで、図５の第４のフリップフロップＦＦ４のクロック端子Ｃ４に供給される第５のクロック信号cks4のハイレベル“１”に応答して比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、周波数が低い場合のローレベル“０”によって第４のフリップフロップＦＦ４はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の４ビット目の出力データＱ４はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第４のフリップフロップＦＦ４はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の４ビット目の出力データＱ４はハイレベル“１”となる。いずれの場合にも、第５のクロック信号cks4のハイレベル“１”は第５のフリップフロップＦＦ５のセット端子Ｓ５にも供給されるので、逐次近似レジスタ(ＳＡＲ)２２の５ビット目の出力データＱ５はハイレベル“１”となる。
【００５３】
図３のステップ４は、逐次近似レジスタ２２のステップ３の８個の制御コードのいずれか１個を利用した第３回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の４ビット目の出力データＱ４のビット・パターンを示している。４ビット目の出力データＱ４がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の左側の８個の制御コードのいずれか１個に変更されて、ステップ５のＦＬＬのディジタル制御発振器の第５回目の発振動作が開始される。４ビット目の出力データＱ４がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の右側の８個の制御コードのいずれか１個に変更されて、ステップ５のＦＬＬのディジタル制御発振器の第５回目の発振動作が開始される。
【００５４】
図６のステップ５で図１に示すＦＬＬでディジタル制御発振器１０が第５回目の発振動作を開始すると、第４回目の発振動作の周波数の低・高の結果を示す比較出力信号ＦＤoutの信号レベルは、次のようにして逐次近似レジスタ(ＳＡＲ)２２の第５のフリップフロップＦＦ５に格納される。それは、図６のステップ５のタイミングで、図５の第５のフリップフロップＦＦ５のクロック端子Ｃ５に供給される第６のクロック信号cks5のハイレベル“１”に応答して比較出力信号ＦＤoutの信号レベルがデータ入力端子Ｄから格納される。例えば、周波数が低い場合のローレベル“０”によって第５のフリップフロップＦＦ５はリセットされるので、逐次近似レジスタ(ＳＡＲ)２２の５ビット目の出力データＱ５はローレベル“０”となる。また、周波数が高い場合のハイレベル“１”によって第５のフリップフロップＦＦ５はセットされるので、逐次近似レジスタ(ＳＡＲ)２２の５ビット目の出力データＱ５はハイレベル“１”となる。
【００５５】
図３のステップ５は、逐次近似レジスタ２２のステップ４の１６個の制御コードのいずれか１個を利用した第４回目の発振動作の結果である比較出力信号ＦＤoutを用いた周波数の低・高に対応する逐次近似レジスタ２２の５ビット目の出力データＱ５のビット・パターンを含む全ビットの出力データＱ１〜Ｑ５示している。５ビット目の出力データＱ５がローレベル“０”の時は周波数が低い場合を示しており、逐次近似レジスタ２２の左側の１６個のデシマル値が偶数の最終制御コードのいずれか１個に変更されて、ＦＬＬのディジタル制御発振器１０の設定遅延段数Ｎが最終的に設定されて、正式な発振動作が開始される。５ビット目の出力データＱ５がハイレベル“１”の時は周波数が高い場合を示しており、逐次近似レジスタ２２の右側の１６個のデシマル値が奇数の最終制御コードのいずれか１個に変更されて、ＦＬＬのディジタル制御発振器１０の設定遅延段数Ｎが最終的に設定されて、正式な発振動作が開始される。
【００５６】
以上のようにして、図１に示した本発明に先立って本発明者等により検討されたＦＬＬにおいて、基準周波数ｆREF、単位遅延量tdが既知の場合に、逓倍数Ｍの値が決定されることにより、逐次近似レジスタ(ＳＡＲ)２２にディジタル制御発振器１０の設定遅延段数Ｎが決定されるものである。
【００５７】
図４は、図１に示したＬＬにおいて、可変逓倍器としてのプログラム・カウンタ３２の可変逓倍数Ｍとディジタル制御発振器１０の設定遅延段数Ｎとの関係を示す図である。
【００５８】
上記(４式)から明らかなように、基準周波数ｆREFと単位遅延量tdとが一定であれば、可変周逓倍数Ｍと設定遅延段数Ｎとは逆比例の関係である。すなわち、可変逓倍数Ｍが減少すると設定遅延段数Ｎは増加して、可変逓倍数Ｍが増加すると設定遅延段数Ｎは減少する。基準周波数発振回路に水晶振動子を使用することにより温度変化や電源電圧変動に対しても安定な基準周波数ｆREFを得ることができるが、図１のＦＬＬのディジタル制御可変遅延回路１２の単位遅延量tdは比較的大きな温度依存性を持っている。図４の特性Ｌtpは、ＦＬＬを搭載した半導体集積回路の半導体チップが室温付近でのＦＬＬの可変逓倍数Ｍと設定遅延段数Ｎとの関係を示すものである。また、図４の特性Ｌmaxは、ＦＬＬを搭載した半導体集積回路の半導体チップが低温となり、単位遅延量tdが減少した状況でのＦＬＬの可変逓倍数Ｍと設定遅延段数Ｎとの関係を示すものである。更に、図４の特性Ｌminiは、ＦＬＬを搭載した半導体集積回路の半導体チップが高温となり、単位遅延量tdが増加した状況でのＦＬＬの可変逓倍数Ｍと設定遅延段数Ｎとの関係を示すものである。
【００５９】
このように、図１のＦＬＬのディジタル制御可変遅延回路１２の単位遅延量tdは比較的大きな温度依存性を持っているので、決定された逓倍数Ｍの値とチップ温度に依存する単位遅延量tdとに対応するように、逐次近似レジスタ(ＳＡＲ)２２にディジタル制御発振器１０の設定遅延段数Ｎが設定されるものである。
【００６０】
しかし、逐次近似レジスタ(ＳＡＲ)２２にディジタル制御発振器１０の最終的な設定遅延段数Ｎが設定されるまでには、図６から明らかなように逐次近似レジスタ(ＳＡＲ)２２のビット数に比例したステップ数が必要となる。図６の例では、逐次近似レジスタ(ＳＡＲ)２２は５ビットと少ないので、ステップ数が５で最終的な設定遅延段数Ｎが設定されることができる。
【００６１】
また、上述したようにプログラム・カウンタ３２に最大値２０４７の可変逓倍数Ｍを設定するので、逐次近似レジスタ(ＳＡＲ)２２の実際のビット数は１２ビットであり、最終的な設定遅延段数Ｎが設定されるステップ数も１２ステップと大きな値となることが判明した。
【００６２】
更に、複数ビットの逐次近似レジスタ(ＳＡＲ)を含むＦＬＬにおいては、決定された逓倍数に対応する複数ステップによる逐次近似レジスタ(ＳＡＲ)への最終的な設定遅延段数の設定の後、ＦＬＬのロック動作が開始されるので、ＦＬＬのロック時間(セットリング時間)も長いと言う問題も明らかとされた。ＦＬＬのロック時間が長ければ、ＦＬＬ生成クロックが停止されるスリープ状態からＦＬＬ生成クロックの供給再開によるアクティブ状態への動作回復時間も長くなると言う問題もある。
【００６３】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００６４】
従って、本発明の目的とするところは、クロック信号生成部をディジタル制御するレジスタへの複数ビットのディジタル制御情報の格納ステップを削減することにある。また、本発明の他の目的とするところは、複数ビットのディジタル制御情報を格納する逐次近似レジスタ(ＳＡＲ)を含むＦＬＬ、ＰＬＬまたはＤＬＬにおいて、ロック時間を削減することにある。
【００６５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００６６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００６７】
すなわち、本発明の代表的な半導体集積回路は、クロック信号(ＣＬＫm)を生成するディジタル制御クロック信号生成部(１０)と、前記ディジタル制御クロック信号生成部(１０)を制御するディジタル制御部(２０) とを具備するクロック生成部を含む。前記クロック生成部(１０、２０、３０)は、比較器(３１)と、制御レジスタ(２２)とを更に具備する。
【００６８】
前記比較器(３１)に基準信号(ＣＬＫin)が供給され、前記比較器(３１)に前記クロック信号(ＣＬＫm)から生成されたフィードバック信号(Ｍout)がフィードバック経路(３２)を介して供給される。前記制御レジスタ(２２)に前記比較器(３１)の出力信号(ＦＤout)が供給され、前記制御レジスタ(２２)は複数ビットのディジタル制御情報を格納する。
【００６９】
前記制御レジスタが所定の値のディジタル制御情報を格納すると、前記フィードバック信号が前記基準信号とロックする。前記クロック生成部は、複数の動作状態で動作する。
【００７０】
前記クロック生成部は、前記制御レジスタ(２２)に接続された制御データ記憶回路(２５)を更に具備する。前記制御データ記憶回路(２５)には、前記複数の動作状態の動作のための複数の初期設定データが予め格納される。
【００７１】
前記クロック生成部による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報(Ｍin)が前記制御データ記憶回路(２５)に供給される。前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)から前記１つの動作状態の前記動作のための初期設定データ(Ｓet1〜Ｓet5)が、前記制御レジスタ(２２)の上位ビットに格納される(図７参照)。
【発明の効果】
【００７２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、クロック信号生成部をディジタル制御するレジスタへの複数ビットのディジタル制御情報の格納ステップを削減することができる。
【発明を実施するための最良の形態】
【００７３】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００７４】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、発振クロック信号(ＣＬＫm)を生成するディジタル制御発振器(１０)と、前記ディジタル制御発振器から生成される前記発振クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部(２０)とを具備するクロック生成部を含む。
【００７５】
前記クロック生成部(１０、２０、３０)は、比較器(３１)と、カウンタ(３２)と、制御レジスタ(２２)とを具備するものである。
【００７６】
前記カウンタ(３２)の入力端子に前記ディジタル制御発振器(１０)から生成される前記発振クロック信号(ＣＬＫm)が供給されることにより、前記カウンタ(３２)の出力端子から出力信号(Ｍout)が生成される。前記比較器(３１)の一方の入力端子に基準信号(ＣＬＫin)が供給され、前記比較器(３１)の他方の入力端子に前記カウンタ(３２)の前記出力端子から生成された前記出力信号(Ｍout)が供給される。
【００７７】
前記制御レジスタ(２２)に前記比較器(３１)の出力信号(ＦＤout)が供給されることにより、前記制御レジスタ(２２)は前記ディジタル制御発振器(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する。
【００７８】
前記比較器(３１)と、前記制御レジスタ(２２)と、前記ディジタル制御発振器(１０)と、前記カウンタ(３２)とは、位相ロックドループ(ＰＬＬ)と周波数ロックドループ(ＦＬＬ)との少なくとも一方であるロックドループ(ＬＬ)を構成する。
【００７９】
前記制御レジスタ(２２)が所定の値を有するディジタル制御情報を格納することにより、前記比較器(３１)の前記他方の入力端子の前記出力信号(Ｍout)の位相および周波数の少なくとも一方が前記比較器(３１)の前記一方の入力端子の前記基準信号(ＣＬＫin)の位相および周波数の少なくとも一方とロックするものである。
【００８０】
前記ロックドループ(ＬＬ)は、前記基準信号(ＣＬＫin)が複数の周波数に設定されるか、または、前記カウンタ(３２)が複数の逓倍比に設定されるかにより、複数の動作状態で動作することが可能に構成されている。
【００８１】
前記基準信号(ＣＬＫin)が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記カウンタ(３２)が前記複数の逓倍比から選択された１つの逓倍比に設定されるかにより、前記ロックドループ(ＬＬ)は前記複数の動作状態から選択された１つの動作状態で動作するものである。
【００８２】
前記クロック生成部は、前記制御レジスタ(２２)に接続された制御データ記憶回路(２５)を更に具備するものである。前記制御データ記憶回路(２５)には、前記ロックドループ(ＬＬ)による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能である。
【００８３】
前記ロックドループ(ＬＬ)による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報(Ｍin)が前記制御データ記憶回路(２５)に供給される。
【００８４】
前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)から前記１つの動作状態の前記動作のための初期設定データ(Ｓet1〜Ｓet5)が前記制御レジスタ(２２)の上位ビットに格納されるものである(図７、図８、図９〜図１２参照)。
【００８５】
前記実施の形態によれば、ロックドループ(ＬＬ)が複数の動作状態から選択された１つの動作状態で動作する際に、この選択された１つの動作状態に対応する初期設定データ(Ｓet1〜Ｓet5)が制御レジスタ(２２)の上位ビットに格納されるものである。従って、制御レジスタ(２２)の複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)をバイナリー・サーチ・アルゴリズム等による複数ステップの全てを使用して決定する必要が無くなる。その結果、ロックドループ(ＬＬ)のディジタル制御発振器(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する制御レジスタ(２２)への複数ビットのディジタル制御情報の格納ステップを削減することができる。
【００８６】
好適な実施の形態では、前記１つの動作状態の前記動作の間に、前記制御レジスタ(２２)の前記上位ビット以外の下位ビットには前記比較器(３１)の前記出力信号(ＦＤout)が供給される。
【００８７】
前記好適な実施の形態によれば、ロックドループ(ＬＬ)のディジタル制御発振器(１０)が大きな特性バラツキや電源電圧依存性や温度依存性を持っているとしても、制御レジスタ(２２)の下位ビットにはこれらの変動を吸収するようなディジタル制御情報が格納される。その結果、ロックドループ(ＬＬ)は複数の動作状態のいずれの動作状態に設定されとしても、正確なロック動作を実行することができる。
【００８８】
より好適な実施の形態では、前記クロック生成部は、前記基準信号(ＣＬＫin)に応答して相互に位相の異なったマルチクロック制御信号(cks0〜cks5)を生成する制御クロック生成回路(２３)を更に具備するものである(図５参照)。
【００８９】
前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)は、前記初期設定データ(Ｓet1〜Ｓet5)が格納される前記制御レジスタ(２２)の前記上位ビットを示す選択信号(Ｓel1、Ｓel2、Ｓel3)を生成するものである。
【００９０】
前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の最初のクロック制御信号(cks0)のタイミングで、前記前記選択信号(Ｓel1、Ｓel2、Ｓel3)により指定された前記制御レジスタ(２２)の前記上位ビットに前記初期設定データが格納されるものである。
【００９１】
前記最初のクロック制御信号(cks0)の後に前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の後続のクロック制御信号(cks1、cks2…)のタイミングで、前記制御レジスタ(２２)の前記下位ビットに前記比較器(３１)の前記出力信号(ＦＤout)が供給されるものである。
【００９２】
更により好適な実施の形態では、前記カウンタ(３２)は前記複数の逓倍比から選択される任意の１つの逓倍比で動作可能な可変カウンタとして構成されている。
【００９３】
前記動作選択情報(Ｍin)は、前記可変カウンタとして構成された前記カウンタ(３２)の前記任意の１つの逓倍比を選択するものである。
【００９４】
具体的な一つの実施の形態では、前記ディジタル制御発振器(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって遅延段数(Ｎ)が制御可能なディジタル制御可変遅延回路(１２)を含む遅延リング発振部(１１、１２)により構成されている(図７参照)。
【００９５】
他の具体的な一つの実施の形態では、前記ディジタル制御発振器(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって制御される複数の量子化容量をＬＣタンクに含むものである。
【００９６】
最も具体的な一つの実施の形態では、前記ロックドループ(ＬＬ)の前記ディジタル制御発振器(１０)の前記発振クロック信号(ＣＬＫm)から生成される出力クロック信号(ＣＬＫout)は半導体チップ(１００)の内部回路(４２、４３)に動作クロックとして供給されるものである(図１５参照)。
【００９７】
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、基準信号(ＣＬＫin)を遅延することにより遅延クロック信号(ＣＬＫm)を生成するディジタル制御遅延ユニット(１０)と、前記ディジタル制御遅延ユニットから生成される前記遅延クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部(２０)とを具備するクロック生成部を含む。
【００９８】
前記クロック生成部(１０、２０、３０)は、比較器(３３)と、制御レジスタ(２２)と、出力バッファ(１３)とを具備するものである。
【００９９】
前記出力バッファ(１３)の入力端子に前記ディジタル制御遅延ユニット(１０)から生成された前記遅延クロック信号(ＣＬＫm)が供給されることにより、前記出力バッファ(１３)の出力端子から出力クロック信号(ＣＬＫout)が生成される。前記比較器(３３)の一方の入力端子には前記基準信号(ＣＬＫin)が供給され、前記比較器(３３)の他方の入力端子には前記出力バッファ(１３)から生成された前記出力クロック信号(ＣＬＫout)が供給される。
【０１００】
前記制御レジスタ(２２)に前記比較器(３３)の出力信号(ＦＤout)が供給されることにより、前記制御レジスタ(２２)は前記ディジタル制御遅延ユニット(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納するものである。
【０１０１】
前記比較器(３３)と、前記制御レジスタ(２２)と、前記ディジタル制御遅延ユニット(１０)とは、遅延ロックドループ(ＤＬＬ)を構成する。
【０１０２】
前記制御レジスタ(２２)が所定の値を有するディジタル制御情報を格納することにより、前記比較器(３３)の前記他方の入力端子の前記出力クロック信号(ＣＬＫout)の位相および周波数の少なくとも一方が前記比較器(３３)の前記一方の入力端子の前記基準信号(ＣＬＫin)の位相および周波数の少なくとも一方とロックするものである。
【０１０３】
前記遅延ロックドループ(ＤＬＬ)は、前記基準信号(ＣＬＫin)が複数の周波数に設定されるか、または、前記出力バッファ(１３)が複数の遅延量に設定されるかにより、複数の動作状態で動作することが可能に構成されている。前記基準信号(ＣＬＫin)が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記出力バッファ(１３)が前記複数の遅延量から選択された１つの遅延量に設定されるかにより、前記遅延ロックドループ(ＤＬＬ)は前記複数の動作状態から選択された１つの動作状態で動作する。
【０１０４】
前記クロック生成部は、前記制御レジスタ(２２)に接続された制御データ記憶回路(２５)を更に具備するものである。前記制御データ記憶回路(２５)には、前記遅延ロックドループ(ＤＬＬ)による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能である。
【０１０５】
前記遅延ロックドループ(ＤＬＬ)による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報(Ｌin)が前記制御データ記憶回路(２５)に供給される。前記動作選択情報(Ｌin)に応答して前記制御データ記憶回路(２５)から前記１つの動作状態の前記動作のための初期設定データ(Ｓet1〜Ｓet5)が、前記制御レジスタ(２２)の上位ビットに格納されるものである(図１５参照)。
【０１０６】
前記実施の形態によれば、ＤＬＬが複数の動作状態から選択された１つの動作状態で動作する際に、この選択された１つの動作状態に対応する初期設定データ(Ｓet1〜Ｓet5)が制御レジスタ(２２)の上位ビットに格納されるものである。従って、制御レジスタ(２２)の複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)をバイナリー・サーチ・アルゴリズム等による複数ステップの全てを使用して決定する必要が無くなる。その結果、ＤＬＬのディジタル制御遅延ユニット(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する制御レジスタ(２２)への複数ビットのディジタル制御情報の格納ステップを削減することができる。
【０１０７】
好適な実施の形態では、前記１つの動作状態の前記動作の間に、前記制御レジスタ(２２)の前記上位ビット以外の下位ビットには前記比較器(３３)の前記出力信号(ＦＤout)が供給される。
【０１０８】
前記好適な実施の形態によれば、ＤＬＬのディジタル制御遅延ユニット(１０)が大きな特性バラツキや電源電圧依存性や温度依存性を持っているとしても、制御レジスタ(２２)の下位ビットにはこれらの変動を吸収するようなディジタル制御情報が格納される。その結果、ＤＬＬは複数の動作状態のいずれの動作状態に設定されとしても、正確なロック動作を実行することができる。
【０１０９】
より好適な実施の形態では、前記クロック生成部は、前記基準信号(ＣＬＫin)に応答して相互に位相の異なったマルチクロック制御信号(cks0〜cks5)を生成する制御クロック生成回路(２３)を更に具備するものである(図１５参照)。
【０１１０】
前記動作選択情報(Ｌin)に応答して前記制御データ記憶回路(２５)は、前記初期設定データ(Ｓet1〜Ｓet5)が格納される前記制御レジスタ(２２)の前記上位ビットを示す選択信号(Ｓel1、Ｓel2、Ｓel3)を生成するものである。
【０１１１】
前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の最初のクロック制御信号(cks0)のタイミングで、前記前記選択信号(Ｓel1、Ｓel2、Ｓel3)により指定された前記制御レジスタ(２２)の前記上位ビットに前記初期設定データが格納されるものである。
【０１１２】
前記最初のクロック制御信号(cks0)の後に前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の後続のクロック制御信号(cks1、cks2…)のタイミングで、前記制御レジスタ(２２)の前記下位ビットに前記比較器(３３)の前記出力信号(ＦＤout)が供給されるものである。
【０１１３】
更により好適な実施の形態では、前記出力バッファ(１３)は前記複数の遅延量から選択される任意の１つの遅延量で動作可能な可変遅延器として構成されている。
【０１１４】
前記動作選択情報(Ｌin)は、前記可変遅延器として構成された前記出力バッファ(１３)の前記任意の１つの遅延量を選択するものである。
【０１１５】
具体的な一つの実施の形態では、前記ディジタル制御遅延ユニット(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって遅延段数(Ｎ)が制御可能なディジタル制御可変遅延回路(１２)により構成されている(図１５参照)。
【０１１６】
最も具体的な一つの実施の形態では、前記遅延ロックドループ(ＤＬＬ)の前記出力バッファ(１３)から生成される前記出力クロック信号(ＣＬＫout)は半導体チップ(１００)の内部回路(４２、４３)に動作クロックとして供給されるものである(図１５参照)。
【０１１７】
〔３〕本発明の更に他の観点の代表的な実施の形態による半導体集積回路は、クロック信号(ＣＬＫm)を生成するディジタル制御クロック信号生成部(１０)と、前記ディジタル制御クロック信号生成部から生成される前記クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部(２０)とを具備するクロック生成部を含む。
【０１１８】
前記クロック生成部(１０、２０、３０)は、入力される２つの信号の位相差をディジタル信号に変換するタイム・ツー・ディジタル変換器(ＴＤＣ)としての位相周波数比較器(３１)と、制御レジスタ(２２)とを具備するものである。
【０１１９】
前記比較器(３１)の一方の入力端子に基準信号(ＣＬＫin)が供給され、前記比較器(３１)の他方の入力端子に前記クロック信号(ＣＬＫm)から生成されたフィードバック信号(Ｍout、ＣＬＫout)がフィードバック経路(３２、１３)を介して供給される。
【０１２０】
前記制御レジスタ(２２)に前記比較器(３１)の出力信号(ＦＤout)が供給されることにより、前記制御レジスタ(２２)は前記ディジタル制御クロック信号生成部(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する。
【０１２１】
前記位相周波数比較器(３１)と、前記制御レジスタ(２２)と、前記ディジタル制御クロック信号生成部(１０)と、前記フィードバック経路(３２、１３)とは、ディジタル制御フェーズロックドループ(ＰＬＬ)を構成する。
【０１２２】
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子に供給される前記フィードバック信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子に供給される前記基準信号の位相および周波数の少なくとも一方とロックするものである。
【０１２３】
前記クロック生成部(１０、２０、３０)は、前記基準信号(ＣＬＫin)が複数の周波数に設定されるか、または、前記フィードバック経路(３２、１３)が複数の制御量に設定されるかにより、複数の動作状態で動作することが可能に構成されている。
【０１２４】
前記基準信号(ＣＬＫin)が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記フィードバック経路が前記複数の制御量から選択された１つの制御量に設定されるかにより、前記クロック生成部は前記複数の動作状態から選択された１つの動作状態で動作するものである。
【０１２５】
前記クロック生成部は、前記制御レジスタ(２２)に接続された制御データ記憶回路(２５)を更に具備するものである。前記制御データ記憶回路(２５)には、前記クロック生成部による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能である。
【０１２６】
前記クロック生成部による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報(Ｍin)が前記制御データ記憶回路(２５)に供給される。前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)から前記１つの動作状態の前記動作のための初期設定データ(Ｓet1〜Ｓet5)が、前記制御レジスタ(２２)の上位ビットに格納されるものである(図１７参照)。
【０１２７】
前記実施の形態によれば、クロック生成部が複数の動作状態から選択された１つの動作状態で動作する際に、この選択された１つの動作状態に対応する初期設定データ(Ｓet1〜Ｓet5)が制御レジスタ(２２)の上位ビットに格納されるものである。従って、制御レジスタ(２２)の複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)をバイナリー・サーチ・アルゴリズム等による複数ステップの全てを使用して決定する必要が無くなる。その結果、クロック生成部のディジタル制御クロック信号生成部(１０)を制御するための複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)を格納する制御レジスタ(２２)への複数ビットのディジタル制御情報の格納ステップを削減することができる。
【０１２８】
好適な実施の形態では、前記１つの動作状態の前記動作の間に、前記制御レジスタ(２２)の前記上位ビット以外の下位ビットには前記比較器(３１)の前記出力信号(ＦＤout)が供給される。
【０１２９】
前記好適な実施の形態によれば、クロック生成部のディジタル制御クロック信号生成部(１０)が大きな特性バラツキや電源電圧依存性や温度依存性を持っているとしても、制御レジスタ(２２)の下位ビットにはこれらの変動を吸収するようなディジタル制御情報が格納される。その結果、ＰＬＬは複数の動作状態のいずれの動作状態に設定されとしても、正確なロック動作を実行することができる。
【０１３０】
より好適な実施の形態では、前記クロック生成部は、前記基準信号(ＣＬＫin)に応答して相互に位相の異なったマルチクロック制御信号(cks0〜cks5)を生成する制御クロック生成回路(２３)を更に具備するものである(図１７参照)。
【０１３１】
前記動作選択情報(Ｍin)に応答して前記制御データ記憶回路(２５)は、前記初期設定データ(Ｓet1〜Ｓet5)が格納される前記制御レジスタ(２２)の前記上位ビットを示す選択信号(Ｓel1、Ｓel2、Ｓel3)を生成するものである。
【０１３２】
前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の最初のクロック制御信号(cks0)のタイミングで、前記前記選択信号(Ｓel1、Ｓel2、Ｓel3)により指定された前記制御レジスタ(２２)の前記上位ビットに前記初期設定データが格納されるものである。
【０１３３】
前記最初のクロック制御信号(cks0)の後に前記制御クロック生成回路(２３)から生成される前記マルチクロック制御信号の後続のクロック制御信号(cks1、cks2…)のタイミングで、前記制御レジスタ(２２)の前記下位ビットに前記比較器(３１)の前記出力信号(ＦＤout)が供給されるものである。
【０１３４】
具体的な一つの実施の形態では、前記ディジタル制御クロック信号生成部(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって遅延段数(Ｎ)が制御可能なディジタル制御可変遅延回路(１２)により構成されている(図１７参照)。
【０１３５】
より具体的な一つの実施の形態では、前記ディジタル制御発振器(１０)は、前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)によって制御される複数の量子化容量をＬＣタンクに含むものである。
【０１３６】
他の具体的な一つの実施の形態では、前記ディジタル制御クロック信号生成部(１０)は、複数の遅延セルを含む遅延リングによって構成されている。前記制御レジスタ(２２)と前記遅延リングとの間にはＤ／Ａ変換器が接続され、前記Ｄ／Ａ変換器は前記制御レジスタ(２２)の前記複数ビットのディジタル制御情報(Ｑ１〜Ｑ５)に応答して前記遅延リングの前記複数の遅延セルの動作電流を出力するような電流出力型のＤ／Ａ変換器である。
【０１３７】
最も具体的な一つの実施の形態では、前記クロック生成部から生成される前記出力クロック信号(ＣＬＫout)は半導体チップ(１００)の内部回路(４２、４３)に動作クロックとして供給される(図１６参照)。
【０１３８】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１３９】
《ＦＬＬの基本的な構成》
図７は、本発明の実施の形態によるＦＬＬの基本的な構成を示す図である。
【０１４０】
図７のＦＬＬも、図１と同様、周波数比較部３０、ディジタルロジックとしてのディジタル制御部２０、遅延リング発振部の回路形式のディジタル制御発振器(ＤＣＯ)１０から構成されている。
【０１４１】
ディジタル制御発振器１０は、一方の入力端子にリセット信号Resetが供給される２入力ＮＡＮＤゲート１１と、単位遅延量tdのＮ−１個の遅延セルを含むディジタル制御可変遅延回路１２、出力バッファ１３とから構成されている。
【０１４２】
ディジタル制御部２０は、デコーダ２１と、逐次近似レジスタ(ＳＡＲ)２２と、制御クロック生成回路(ＣＣＧ)２３とから構成されている。逐次近似レジスタ２２(ＳＡＲ)のビット数は、実際は１２ビットであり、それによって周波数比較部３０の１１ビット構成のプログラム・カウンタ(ＰＣ)３２の可変逓倍数Ｍは最大２０４７に設定されることができる。ここでは、説明の簡素化のために、逐次近似レジスタ(ＳＡＲ)２２のビット数は５ビットとされている。
【０１４３】
周波数比較部３０は、周波数比較器(ＦＤ)３１と、可変逓倍器としてのプログラム・カウンタ(ＰＣ)３２とから構成されている。
【０１４４】
図１のＦＬＬと比較すると、図７のＦＬＬのディジタル制御部２０には、クロック選択回路(ＣＳ)２４、制御データ記憶回路(ＬＵＴ)２５、上位ビット設定回路(ＵＢＳ)２６とが追加されている。
【０１４５】
逓倍数設定入力端子Ｍinからプログラム・カウンタ(ＰＣ)３２に供給される逓倍数Ｍが、制御データ記憶回路(ＬＵＴ)２５にも供給される。供給される逓倍数Ｍに応答して制御データ記憶回路(ＬＵＴ)２５は、供給された分周数Ｍに対応する設定遅延段数Ｎの上位ビットを出力して逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定する。この上位ビットは、以下のように設定されることができる。
【０１４６】
上記(４式)と図４とで説明したように、プログラム・カウンタ３２の可変逓倍数Ｍとディジタル制御発振器１０の設定遅延段数Ｎとは逆比例の関係である。すなわち、可変逓倍数Ｍが減少すると設定遅延段数Ｎは増加して、可変逓倍数Ｍが増加すると設定遅延段数Ｎは減少する。
【０１４７】
また、図４から明らかなように、可変逓倍数Ｍが大きな領域では単位遅延量tdの変動による設定遅延段数Ｎの変動は比較的小さなものとなり、可変逓倍数Ｍが小さな領域では単位遅延量tdの変動による設定遅延段数Ｎの変動は比較的大きなものとなる。
【０１４８】
すなわち、小さな値の可変逓倍数Ｍから制御データ記憶回路(ＬＵＴ)２５から上記の逆比例の関係に従って生成される設定遅延段数Ｎは、比較的低い精度を持っている。従って、この比較的低い精度に従って、小さな値の可変逓倍数Ｍに対応する設定遅延段数Ｎの上位ビットが設定される。図４の例では、ディジタル制御発振器１０の設定遅延段数Ｎに対応する逐次近似レジスタ(ＳＡＲ)２２に設定される５ビットのうち上位２ビットが、制御データ記憶回路(ＬＵＴ)２５から出力され、逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。
【０１４９】
すなわち、図４の例では、可変逓倍数Ｍが１５から１０までの逓倍数Ｍの大きな領域では、大きな逓倍数に応答して制御データ記憶回路(ＬＵＴ)２５から初期設定データ“００”が生成され逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。また、可変逓倍数Ｍが１０から７までの逓倍数Ｍの比較的大きな領域では、比較的大きな逓倍数に応答して制御データ記憶回路(ＬＵＴ)２５から初期設定データ“０１”が生成され逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。更に、可変逓倍数Ｍが７から５．５までの逓倍数Ｍの比較的小さな領域では、比較的小さな逓倍数に応答して制御データ記憶回路(ＬＵＴ)２５から初期設定データ“１０”が生成され逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。また、可変逓倍数Ｍが５．５以下の逓倍数Ｍの小さな領域では、小さな逓倍数に応答して制御データ記憶回路(ＬＵＴ)２５から初期設定データ“１１”が生成され逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。
【０１５０】
また図７のＦＬＬでは、逐次近似レジスタ(ＳＡＲ)２２の初期設定は、供給される逓倍数Ｍに応答して制御データ記憶回路(ＬＵＴ)２５が逐次近似レジスタ２２への初期設定に使用される初期設定制御信号Ｓet１、Ｓet２、Ｓet３、Ｓet４、Ｓet５を生成して上位ビット設定回路(ＵＢＳ)２６に供給することで実行される。更に図７のＦＬＬでは、逐次近似レジスタ(ＳＡＲ)２２の初期設定が行われる上位ビット数は、供給される逓倍数Ｍに応答して制御データ記憶回路(ＬＵＴ)２５が生成してクロック選択回路(ＣＳ)２４に供給する選択信号Ｓel１、Ｓel２、Ｓel３により指示される。すなわち、選択信号Ｓel１、Ｓel２、Ｓel３がデータ“１１１”であると、逐次近似レジスタ(ＳＡＲ)２２の上位の３ビットのフリップフロップに初期設定が実行される。また、選択信号Ｓel１、Ｓel２、Ｓel３がデータ“１１０”であると逐次近似レジスタ(ＳＡＲ)２２の上位の２ビットのフリップフロップに初期設定が実行され、更に選択信号Ｓel１、Ｓel２、Ｓel３がデータ“１００”であると逐次近似レジスタ(ＳＡＲ)２２の上位の１ビットのフリップフロップにのみ初期設定が実行される。
【０１５１】
更に逐次近似レジスタ２２への初期設定の後に、選択信号Ｓel１〜Ｓel３は、位相周波数比較器３１の比較出力信号ＦＤoutの信号レベルを制御クロック生成回路２３からのマルチクロック信号cks0〜cks5のタイミングで逐次近似レジスタ２２の下位ビットのフリップフロップに設定する際の選択にも使用される。
【０１５２】
《逐次近似レジスタへの設定遅延段数の上位ビットの初期設定》
逓倍数設定入力端子Ｍinに供給される逓倍数Ｍに応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５が供給される上位ビット設定回路２６による制御により、設定遅延段数Ｎの上位ビットが逐次近似レジスタ２２の上位ビットのフリップフロップに初期設定されることができる。
【０１５３】
図８は、図７に示した本発明の実施の形態によるＦＬＬのディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２と上位ビット設定回路(ＵＢＳ)２６とクロック選択回路(ＣＳ)２４との構成を示す図である。
【０１５４】
図８の右側に示すように、逐次近似レジスタ(ＳＡＲ)２２は、データ入力端子Ｄに周波数比較部３０の周波数比較器３１の比較出力信号ＦＤoutが共通に供給される５個のフリップフロップＦＦ１〜ＦＦ５により構成されている。また、上位ビット設定回路(ＵＢＳ)２６は、５個のインバータと、１０個のＡＮＤ回路と、４個のＯＲ回路とを含んでいる。上位ビット設定回路(ＵＢＳ)２６の５個のインバータには、制御データ記憶回路(ＬＵＴ)２５からの初期設定に使用される初期設定制御信号Ｓet１〜Ｓet５がそれぞれ供給されている。上位ビット設定回路(ＵＢＳ)２６の１０個のＡＮＤ回路には、制御クロック生成回路２３からのマルチクロック信号cks0〜cks5の第１クロック信号cks0が供給される。
【０１５５】
図４の例で、可変逓倍数Ｍが１０から１５までの逓倍数Ｍの大きな領域では、大きな逓倍数に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２は“００”の初期設定データとなる。第１クロック信号cks0がハイレベル“１”となる初期設定のタイミングで、上位２ビット信号のＳet１、Ｓet２は“００”の初期設定データに応答して逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２のリセット端子Ｒがハイレベル“１”に駆動される。その結果、逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２には、“００”の初期設定データが格納される。尚、この時には、初期設定制御信号Ｓet１〜Ｓet５の下位３ビット信号のＳet３、Ｓet４、Ｓet５は“０００”のデータであるので、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３、ＦＦ４、ＦＦ５には“０００”のデータが格納される。
【０１５６】
図４の例で、可変逓倍数Ｍが７から１０までの逓倍数Ｍの比較的大きな領域では、比較的大きな逓倍数に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２は“０１”の初期設定データとなる。第１クロック信号cks0がハイレベル“１”となる初期設定のタイミングで、上位２ビット信号のＳet１、Ｓet２は“０１”の初期設定データに応答して、逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２には、“０１”の初期設定データが格納される。尚、この時にも、初期設定制御信号Ｓet１〜Ｓet５の下位３ビット信号のＳet３、Ｓet４、Ｓet５は“０００”のデータであるので、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３、ＦＦ４、ＦＦ５には“０００”のデータが格納される。
【０１５７】
図４の例で、可変逓倍数Ｍが５．５から７までの逓倍数Ｍの比較的小さな領域では、比較的小さな逓倍数に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２は“１０”の初期設定データとなる。第１クロック信号cks0がハイレベル“１”となる初期設定のタイミングで、上位２ビット信号のＳet１、Ｓet２は“１０”の初期設定データに応答して、逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２には、“１０”の初期設定データが格納される。尚、この時にも、初期設定制御信号Ｓet１〜Ｓet５の下位３ビット信号のＳet３、Ｓet４、Ｓet５は“０００”のデータであるので、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３、ＦＦ４、ＦＦ５には“０００”のデータが格納される。
【０１５８】
図４の例で、可変逓倍数Ｍが５．５以下の逓倍数Ｍの小さな領域では、小さな逓倍数に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２は“１１”の初期設定データとなる。第１クロック信号cks0がハイレベル“１”となる初期設定のタイミングで、上位２ビット信号のＳet１、Ｓet２は“１１”の初期設定データに応答して逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２のセット端子Ｓがハイレベル“１”に駆動される。その結果、逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２には、“１１”の初期設定データが格納される。尚、この時にも、初期設定制御信号Ｓet１〜Ｓet５の下位３ビット信号のＳet３、Ｓet４、Ｓet５は“０００”のデータであるので、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３、ＦＦ４、ＦＦ５には“０００”のデータが格納される。
【０１５９】
また、ＬＳＩの製造プロセスのバラツキが小さく電源電圧や温度変動の影響が小さければ、逐次近似レジスタ(ＳＡＲ)２２の上位３ビットのまたはそれ以上の上位数ビットのフリップフロップに初期設定データを格納することができる。
【０１６０】
図８の左側に示すように、図７のＦＬＬのクロック選択回路(ＣＳ)２４には図５に示された制御クロック生成回路(ＣＣＧ)２３からのマルチクロック信号cks0〜cks5が供給されると伴に制御データ記憶回路(ＬＵＴ)２５からの選択信号Ｓel１、Ｓel２、Ｓel３が供給される。３個のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３に選択信号Ｓel１、Ｓel２、Ｓel３が供給されることにより、３個の反転選択信号が生成される。また、図８の左側に示したクロック選択回路(ＣＳ)２４からは、マルチ選択クロック信号ｃ１〜ｃ５が生成され、図８の右側の逐次近似レジスタ(ＳＡＲ)２２に供給される。
【０１６１】
クロックドインバータＩｎｖ１１Ａの信号入力端子と制御入力端子とに第２のクロック信号cks1と選択信号Ｓel１の反転信号とがそれぞれ供給され、このクロックドインバータＩｎｖ１１Ａの出力信号が供給されるインバータＩｎｖ１１Ｂにより第１選択クロック信号ｃ１が生成される。
【０１６２】
クロックドインバータＩｎｖ１２Ａの信号入力端子と制御入力端子とに第２のクロック信号cks1と選択信号Ｓel１とがそれぞれ供給され、クロックドインバータＩｎｖ１２Ｂの信号入力端子と制御入力端子とにクロックドインバータＩｎｖ１２Ａの出力信号と選択信号Ｓel２の反転信号とがそれぞれ供給される。クロックドインバータＩｎｖ１２Ｂの出力信号はＯＲ回路ＯＲ２の第１の入力端子に供給され、ＯＲ回路ＯＲ２の出力端子から第２選択クロック信号ｃ２が生成される。
【０１６３】
図１３は、図７のＦＬＬのクロック選択回路(ＣＳ)２４の複数のクロックドインバータＩｎｖ１１Ａ、Ｉｎｖ１１Ｂ…の構成を示す図である。図１３に示すように、複数のクロックドインバータＩｎｖ１１Ａ、Ｉｎｖ１１Ｂ…のそれぞれは、入力端子inから出力端子Outへの信号反転の信号伝達がイネーブル状態とディスエーブル状態に制御されるインバータである。
【０１６４】
各クロックドインバータの制御入力端子Ｓｅｌにハイレベル“１”の制御信号が供給されると、クロックドインバータ内部のＮＭＯＳトランジスタＱn2とＰＭＯＳトランジスタＱp2とがオン状態に制御されて、ＣＭＯＳトランジスタＱn1、Ｑp1が入力端子inの信号を反転して出力端子Outを駆動することができる。また、クロックドインバータの制御入力端子Ｓｅｌにローレベル“０”の制御信号が供給されると、クロックドインバータ内部のＮＭＯＳトランジスタＱn2とＰＭＯＳトランジスタＱp2とがオフ状態に制御されて、ＣＭＯＳトランジスタＱn1、Ｑp1もオフ状態となり、出力端子Outの駆動が停止される。このディスエーブル状態では、駆動能力の小さなＰＭＯＳトランジスタＱp３によって、出力端子Outはハイレベル“１”である電源電圧Ｖddのレベルに弱くプルアップされる。
【０１６５】
図８の左側のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５から全てハイレベル“１”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されると、クロック選択回路(ＣＳ)２４内部のクロックドインバータＩｎｖ１２Ａ、Ｉｎｖ１３Ａ、Ｉｎｖ１４Ａがイネーブル状態となる。従って、制御クロック生成回路(ＣＣＧ)２３からの第２クロック信号cks1は、クロック選択回路(ＣＳ)２４内部のクロックドインバータＩｎｖ１２Ａ、Ｉｎｖ１３Ａ、Ｉｎｖ１４ＡとインバータＩｎｖ１４Ｂとを介してＯＲ回路ＯＲ４の第１入力端子に伝達される。その結果、制御クロック生成回路(ＣＣＧ)２３からの第２クロック信号cks1に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ４の出力から第４マルチ選択クロック信号ｃ４が生成される。
【０１６６】
また、クロック選択回路(ＣＳ)２４内部のクロックドインバータＩｎｖ２２Ａ、Ｉｎｖ２３Ａ、Ｉｎｖ２４Ａがイネーブル状態となる。従って、制御クロック生成回路(ＣＣＧ)２３からの第３クロック信号cks2は、クロック選択回路(ＣＳ)２４内部のクロックドインバータＩｎｖ２２Ａ、Ｉｎｖ２３Ａ、Ｉｎｖ２４ＡとインバータＩｎｖ２４Ｂとを介してＯＲ回路ＯＲ５の第１入力端子に伝達される。その結果、制御クロック生成回路(ＣＣＧ)２３からの第３クロック信号cks2に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ５の出力から第５マルチ選択クロック信号ｃ５が生成される。
【０１６７】
《逐次近似レジスタの上位３ビットの初期設定》
図９は、図７のＦＬＬでクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５から全てハイレベル“１”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数Ｎが設定される様子を示す図である。
【０１６８】
基準周波数ｆREFを有する入力クロック信号ＣＬＫinの図７に示すＦＬＬへの供給が既に開始されており、図９のステップ０でプログラム・カウンタ３２の逓倍数Ｍが所定の値に設定されて図７のＦＬＬのロック動作が開始されたものとする。まず、ステップ０より以前の初期状態として、制御クロック生成回路(ＣＣＧ)２３の３個のフリップフロップＦＦ６〜ＦＦ８の非反転データ出力端子Ｄq1〜Ｄq3は全てローレベル“０”となり、反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”となっている。
【０１６９】
この状態で、図９のステップ０のタイミングでハイレベル“１”の入力クロック信号ＣＬＫinが図５の制御クロック生成回路(ＣＣＧ)２３に供給されることにより、第１のＡＮＤゲートＡＮＤ１の出力端子から、ハイレベル“１”の第１のクロック信号cks0が生成される。第１のＡＮＤゲートＡＮＤ１の出力端子から生成されたハイレベル“１”の第１のクロック信号cks0は４個のフリップフロップＦＦ６〜ＦＦ９のリセット端子Ｒに共通に供給されるので、４個のフリップフロップＦＦ６〜ＦＦ９は全てリセット状態に駆動される。その結果、４個のフリップフロップＦＦ６〜ＦＦ９の非反転データ出力端子Ｄq1〜Ｄq4は全てローレベル“０”であり、また３個のフリップフロップＦＦ６〜ＦＦ８の反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”である。
【０１７０】
一方、図９のステップ０のハイレベル“１”の第１のクロック信号cks0に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位３ビット信号のＳet１〜Ｓet３の初期設定データが逐次近似レジスタ２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納される。上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納される初期設定データは、８個の“０００”、“００１”、“０１０”、“０１１”、“１００”、“１０１”、“１１０”、“１１１”のいずれかのデータとなる。尚、この時には、上述のように逐次近似レジスタ(ＳＡＲ)２２の下位２ビット信号のフリップフロップＦＦ４〜ＦＦ５には、“００”のデータが格納される。
【０１７１】
《周波数比較器の出力による下位２ビットの設定》
図６のステップ１と同様に、図９のステップ１で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第２クロック信号cks1が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５から全てハイレベル“１”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図９のステップ１で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第２クロック信号cks1に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ４の出力からハイレベル“１”の第４マルチ選択クロック信号ｃ４が生成される。
【０１７２】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ０の初期設定データを利用した図７のＦＬＬのディジタル制御発振器の第１回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図９のステップ１でハイレベル“１”の第２クロック信号cks1と第４マルチ選択クロック信号ｃ４に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図９のステップ１でハイレベル“１”の第２クロック信号cks1と第４マルチ選択クロック信号ｃ４に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。また、図９のステップ１では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１、第２マルチ選択クロック信号ｃ２、第３マルチ選択クロック信号ｃ３は、全てローレベル“０”とされている。その結果、図９のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納された初期設定データのデータ書き換えが禁止されることができる。
【０１７３】
図６のステップ２と同様に、図９のステップ２で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第３クロック信号cks2が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５から全てハイレベル“１”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図９のステップ２で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第３クロック信号cks2に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ５の出力からハイレベル“１”の第５マルチ選択クロック信号ｃ５が生成される。
【０１７４】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ１の設定データを利用した図７のＦＬＬのディジタル制御発振器の第２回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図９のステップ２でハイレベル“１”の第３クロック信号cks2と第５マルチ選択クロック信号ｃ５に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図９のステップ２でハイレベル“１”の第３クロック信号cks2と第５マルチ選択クロック信号ｃ５に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。また、図９のステップ２では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第４マルチ選択クロック信号ｃ４は、全てローレベル“０”とされている。その結果、図９のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位４ビット信号のフリップフロップＦＦ１〜ＦＦ４に格納された設定データのデータ書き換えが禁止されることができる。
【０１７５】
この図９の場合ではステップ０で制御データ記憶回路２５からの上位３ビット信号の初期設定制御信号Ｓet１〜Ｓet３が逐次近似レジスタ２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納されるので、ステップ２迄でディジタル制御発振器１０の設定遅延段数Ｎの設定を高速で完了することができる。
【０１７６】
《逐次近似レジスタの上位２ビットの初期設定》
図１０は、図７のＦＬＬでクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数Ｎが設定される様子を示す図である。
【０１７７】
基準周波数ｆREFを有する入力クロック信号ＣＬＫinの図１に示すＦＬＬへの供給が既に開始されており、図１０のステップ０でプログラム・カウンタ３２の逓倍数Ｍが所定の値に設定されて図７のＦＬＬのロック動作が開始されたものとする。まず、ステップ０より以前の初期状態として、制御クロック生成回路(ＣＣＧ)２３の３個のフリップフロップＦＦ６〜ＦＦ８の非反転データ出力端子Ｄq1〜Ｄq3は全てローレベル“０”となり、反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”となっている。
【０１７８】
この状態で、図１０のステップ０のタイミングでハイレベル“１”の入力クロック信号ＣＬＫinが図５の制御クロック生成回路(ＣＣＧ)２３に供給されることにより、第１のＡＮＤゲートＡＮＤ１の出力端子から、ハイレベル“１”の第１のクロック信号cks0が生成される。第１のＡＮＤゲートＡＮＤ１の出力端子から生成されたハイレベル“１”の第１のクロック信号cks0は４個のフリップフロップＦＦ６〜ＦＦ９のリセット端子Ｒに共通に供給されるので、４個のフリップフロップＦＦ６〜ＦＦ９は全てリセット状態に駆動される。その結果、４個のフリップフロップＦＦ６〜ＦＦ９の非反転データ出力端子Ｄq1〜Ｄq4は全てローレベル“０”であり、また３個のフリップフロップＦＦ６〜ＦＦ８の反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”である。
【０１７９】
一方、図１０のステップ０のハイレベル“１”の第１のクロック信号cks0に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位２ビット信号のＳet１、Ｓet２の初期設定データが逐次近似レジスタ２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２に格納される。上位２ビット信号のフリップフロップＦＦ１、ＦＦ２に格納される初期設定データは、４個の“００”、“０１”、 “１０”、“１１”のいずれかのデータとなる。尚、この時には、逐次近似レジスタ(ＳＡＲ)２２の下位３ビット信号のフリップフロップＦＦ３〜ＦＦ５には、“０００”のデータが格納される。
【０１８０】
《周波数比較器の出力による下位３ビットの設定》
図６のステップ１と同様に、図１０のステップ１で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第２クロック信号cks1が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１０のステップ１で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第２クロック信号cks1に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ３の出力からハイレベル“１”の第３マルチ選択クロック信号ｃ３が生成される。
【０１８１】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ０の初期設定データを利用した図７のＦＬＬのディジタル制御発振器の第１回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１０のステップ１でハイレベル“１”の第２クロック信号cks1と第３マルチ選択クロック信号ｃ３に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の３ビット目のフリップフロップＦＦ３に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１０のステップ１でハイレベル“１”の第２クロック信号cks1と第３マルチ選択クロック信号ｃ３に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の３ビット目のフリップフロップＦＦ３に格納される。また、図１０のステップ１では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１、第２マルチ選択クロック信号ｃ２は、全てローレベル“０”とされている。その結果、図１０のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１、ＦＦ２に格納された初期設定データのデータ書き換えが禁止されることができる。
【０１８２】
図６のステップ２と同様に、図１０のステップ２で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第３クロック信号cks2が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１０のステップ２で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第３クロック信号cks2に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ４の出力からハイレベル“１”の第４マルチ選択クロック信号ｃ４が生成される。
【０１８３】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ１の設定データを利用した図７のＦＬＬのディジタル制御発振器の第２回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１０のステップ２でハイレベル“１”の第３クロック信号cks2と第４マルチ選択クロック信号ｃ４に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１０のステップ２でハイレベル“１”の第３クロック信号cks2と第４マルチ選択クロック信号ｃ４に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。また、図１０のステップ２では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第３マルチ選択クロック信号ｃ３は、全てローレベル“０”とされている。その結果、図１０のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納された設定データのデータ書き換えが禁止されることができる。
【０１８４】
図６のステップ３と同様に、図１０のステップ３で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第４クロック信号cks3が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１０のステップ２で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第４クロック信号cks3に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ４の出力からハイレベル“１”の第５マルチ選択クロック信号ｃ５が生成される。
【０１８５】
また、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ２の設定データを利用した図７のＦＬＬのディジタル制御発振器の第３回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１０のステップ３でハイレベル“１”の第４クロック信号cks3と第５マルチ選択クロック信号ｃ５に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１０のステップ３でハイレベル“１”の第４クロック信号cks3と第５マルチ選択クロック信号ｃ５に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。また、図１０のステップ３では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第４マルチ選択クロック信号ｃ４は、全てローレベル“０”とされている。その結果、図１０のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位４ビット信号のフリップフロップＦＦ１〜ＦＦ４に格納された設定データのデータ書き換えが禁止されることができる。
【０１８６】
この図１０の場合ではステップ０で制御データ記憶回路２５からの上位２ビット信号の初期設定制御信号Ｓet１〜Ｓet２が逐次近似レジスタ２２の上位２ビット信号のフリップフロップＦＦ１〜ＦＦ２に格納されるので、ステップ３迄でディジタル制御発振器１０の設定遅延段数Ｎの設定を比較的高速で完了できる。
【０１８７】
《逐次近似レジスタの上位１ビットの初期設定》
図１１は、図７のＦＬＬでクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数Ｎが設定される様子を示す図である。
【０１８８】
基準周波数ｆREFを有する入力クロック信号ＣＬＫinの図１に示すＦＬＬへの供給が既に開始されており、図１１のステップ０でプログラム・カウンタ３２の逓倍数Ｍが所定の値に設定されて図７のＦＬＬのロック動作が開始されたものとする。まず、ステップ０より以前の初期状態として、制御クロック生成回路(ＣＣＧ)２３の３個のフリップフロップＦＦ６〜ＦＦ８の非反転データ出力端子Ｄq1〜Ｄq3は全てローレベル“０”となり、反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”となっている。
【０１８９】
この状態で、図１１のステップ０のタイミングでハイレベル“１”の入力クロック信号ＣＬＫinが図５の制御クロック生成回路(ＣＣＧ)２３に供給されることにより、第１のＡＮＤゲートＡＮＤ１の出力端子から、ハイレベル“１”の第１のクロック信号cks0が生成される。第１のＡＮＤゲートＡＮＤ１の出力端子から生成されたハイレベル“１”の第１のクロック信号cks0は４個のフリップフロップＦＦ６〜ＦＦ９のリセット端子Ｒに共通に供給されるので、４個のフリップフロップＦＦ６〜ＦＦ９は全てリセット状態に駆動される。その結果、４個のフリップフロップＦＦ６〜ＦＦ９の非反転データ出力端子Ｄq1〜Ｄq4は全てローレベル“０”であり、また３個のフリップフロップＦＦ６〜ＦＦ８の反転データ出力端子Ｄq1b〜Ｄq3ｂは全てハイレベル“１”である。
【０１９０】
一方、図１１のステップ０のハイレベル“１”の第１のクロック信号cks0に応答して制御データ記憶回路２５から生成される初期設定制御信号Ｓet１〜Ｓet５の上位１ビット信号のＳet１の初期設定データが逐次近似レジスタ２２の上位１ビット信号のフリップフロップＦＦ１に格納される。上位１ビット信号のフリップフロップＦＦ１に格納される初期設定データは、２個の“０”、“１”のいずれかのデータとなる。尚、この時には、逐次近似レジスタ(ＳＡＲ)２２の下位４ビット信号のフリップフロップＦＦ２〜ＦＦ５には、“００００”のデータが格納される。
【０１９１】
《周波数比較器の出力による下位４ビットの設定》
図６のステップ１と同様に、図１１のステップ１で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第２クロック信号cks1が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１１のステップ１で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第２クロック信号cks1に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ２の出力からハイレベル“１”の第２マルチ選択クロック信号ｃ２が生成される。
【０１９２】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ０の初期設定データを利用した図７のＦＬＬのディジタル制御発振器の第１回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１１のステップ１でハイレベル“１”の第２クロック信号cks1と第２マルチ選択クロック信号ｃ２に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の２ビット目のフリップフロップＦＦ２に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１１のステップ１でハイレベル“１”の第２クロック信号cks1と第２マルチ選択クロック信号ｃ２に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の２ビット目のフリップフロップＦＦ２に格納される。また、図１１のステップ１では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１は、ローレベル“０”とされている。その結果、図１１のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位１ビット信号のフリップフロップＦＦ１に格納された初期設定データのデータ書き換えが禁止されることができる。
【０１９３】
図６のステップ２と同様に、図１１のステップ２で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第３クロック信号cks2が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１０のステップ２で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第３クロック信号cks2に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ３の出力からハイレベル“１”の第３マルチ選択クロック信号ｃ３が生成される。
【０１９４】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ１の設定データを利用した図７のＦＬＬのディジタル制御発振器の第２回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１１のステップ２でハイレベル“１”の第３クロック信号cks2と第３マルチ選択クロック信号ｃ３に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の３ビット目のフリップフロップＦＦ３に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１１のステップ２でハイレベル“１”の第３クロック信号cks2と第３マルチ選択クロック信号ｃ３に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の３ビット目のフリップフロップＦＦ３に格納される。また、図１１のステップ２では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第２マルチ選択クロック信号ｃ２は、全てローレベル“０”とされている。その結果、図１１のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位２ビット信号のフリップフロップＦＦ１〜ＦＦ２に格納された設定データのデータ書き換えが禁止されることができる。
【０１９５】
図６のステップ３と同様に、図１１のステップ３で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第４クロック信号cks3が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１１のステップ３で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第４クロック信号cks3に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ３の出力からハイレベル“１”の第４マルチ選択クロック信号ｃ４が生成される。
【０１９６】
一方、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ１の設定データを利用した図７のＦＬＬのディジタル制御発振器の第３回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１１のステップ３でハイレベル“１”の第４クロック信号cks4と第４マルチ選択クロック信号ｃ４に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１１のステップ３でハイレベル“１”の第４クロック信号cks4と第４マルチ選択クロック信号ｃ４に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の４ビット目のフリップフロップＦＦ４に格納される。また、図１１のステップ３では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第３マルチ選択クロック信号ｃ３は、全てローレベル“０”とされている。その結果、図１１のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位３ビット信号のフリップフロップＦＦ１〜ＦＦ３に格納された設定データのデータ書き換えが禁止されることができる。
【０１９７】
図６のステップ４と同様に、図１１のステップ４で入力クロック信号ＣＬＫinがローレベル“０”からハイレベル“１”に変化すると、制御クロック生成回路(ＣＣＧ)２３からハイレベル“１”の第５クロック信号cks4が生成される。この時に、図８のクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給されている。従って、図１１のステップ４で制御クロック生成回路(ＣＣＧ)２３からのハイレベル“１”の第５クロック信号cks4に応答して、クロック選択回路(ＣＳ)２４のＯＲ回路ＯＲ５の出力からハイレベル“１”の第５マルチ選択クロック信号ｃ５が生成される。
【０１９８】
また、この時には逐次近似レジスタ(ＳＡＲ)２２のステップ３の設定データを利用した図７のＦＬＬのディジタル制御発振器の第４回目の発振動作の結果である周波数比較器(ＦＤ)３１の比較出力信号ＦＤoutが生成されている。比較出力信号ＦＤoutがローレベル“０”の時は周波数が低い場合を示しており、図１１のステップ４でハイレベル“１”の第５クロック信号cks4と第５マルチ選択クロック信号ｃ５に応答してローレベル“０”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。比較出力信号ＦＤoutがハイレベル“１”の時は周波数が高い場合を示しており、図１１のステップ４でハイレベル“１”の第５クロック信号cks4と第５マルチ選択クロック信号ｃ５に応答してハイレベル“１”の比較出力信号ＦＤoutが逐次近似レジスタ２２の５ビット目のフリップフロップＦＦ５に格納される。また、図１１のステップ４では、クロック選択回路(ＣＳ)２４からの第１マルチ選択クロック信号ｃ１〜第４マルチ選択クロック信号ｃ４は、全てローレベル“０”とされている。その結果、図１１のステップ０で逐次近似レジスタ(ＳＡＲ)２２の上位４ビット信号のフリップフロップＦＦ１〜ＦＦ４に格納された設定データのデータ書き換えが禁止されることができる。
【０１９９】
この図１１の場合ではステップ０で制御データ記憶回路２５からの上位１ビット信号の初期設定制御信号Ｓet１が逐次近似レジスタ２２の上位１ビット信号のフリップフロップＦＦ１に格納されるので、ステップ４迄でディジタル制御発振器１０の設定遅延段数Ｎの設定を比較的高速で完了できる。
【０２００】
《逐次近似レジスタでの初期設定が無い場合》
図１２は、図７のＦＬＬでクロック選択回路(ＣＳ)２４に制御データ記憶回路(ＬＵＴ)２５からデータ“０００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数Ｎが設定される様子を示す図である。
【０２０１】
上記の説明では、図７に示したＦＬＬのディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２のビット数は５ビットと説明していたが、１１ビットのプログラム・カウンタ３２の最大２０４７の可変逓倍数Ｍに対応するために逐次近似レジスタ(ＳＡＲ)２２の実際のビット数は１２ビットである。その結果、制御データ記憶回路(ＬＵＴ)２５のメモリ容量の制限により、逓倍数設定入力端子Ｍinからプログラム・カウンタ(ＰＣ)３２に供給される全ての逓倍数Ｍに対応する逐次近似レジスタ(ＳＡＲ)２２の設定遅延段数Ｎの上位ビットを制御データ記憶回路(ＬＵＴ)２５に格納できない場合がある。
【０２０２】
制御データ記憶回路(ＬＵＴ)２５に格納された設定遅延段数Ｎの上位ビットに対応しない逓倍数Ｍが逓倍数設定入力端子Ｍinから供給されると、制御データ記憶回路(ＬＵＴ)２５は初期設定の選択が不可能であることを示すデータ“０００”の選択信号Ｓel１、Ｓel２、Ｓel３をクロック選択回路(ＣＳ)２４に供給する。従って、クロック選択回路(ＣＳ)２４では、クロックドインバータＩｎｖ１１Ａ、Ｉｎｖ２１Ａ、Ｉｎｖ３１Ａ、Ｉｎｖ４１Ａ、Ｉｎｖ５１Ａが活性化されるので、制御クロック生成回路２３からのマルチクロック信号cks１〜cks5は、クロック選択回路(ＣＳ)２４のマルチ選択クロック信号ｃ１〜ｃ５として出力される。また、この時には、制御データ記憶回路(ＬＵＴ)２５は、図３のバイナリー・サーチ・アルゴリズム(２分探査法)の初期コード“１００００”を持つ初期設定制御信号Ｓet１、Ｓet２、Ｓet３、Ｓet４、Ｓet５を生成して上位ビット設定回路(ＵＢＳ)２６に供給する。
【０２０３】
従って、図１２のステップ０では、制御クロック生成回路(ＣＣＧ)２３からの第１クロック信号cks0に応答して、逐次近似レジスタ(ＳＡＲ)２２の第１のフリップフロップＦＦ１〜第５のフリップフロップＦＦ５に初期コード“１００００”が格納されることができる。
【０２０４】
その後、図６と同様に、図１２のステップ１、ステップ２、ステップ３、ステップ４、ステップ５の各ステップで位相比較出力ＦＤoutが逐次近似レジスタ(ＳＡＲ)２２の第１〜第５のフリップフロップＦＦ１〜５の各フリップフロップに格納される。
【０２０５】
このようにして図１２の場合ではステップ０では逐次近似レジスタ２２への初期設定が実行されないが、ステップ５迄で逐次近似レジスタ(ＳＡＲ)２２の第１〜第５のフリップフロップＦＦ１〜ＦＦ５にディジタル制御発振器１０の設定遅延段数Ｎの設定を完了することができる。
【０２０６】
《ＰＬＬの他の構成》
本発明は、可変逓倍器としてのプログラム・カウンタ(ＰＣ)３２を具備するＦＬＬとは異なる別の構成のクロック生成回路、すなわち位相ロックドループ(ＰＬＬ)にも適用することが可能である。
【０２０７】
図１７は、本発明の他の実施の形態によるＰＬＬの基本的な構成を示す図である。
【０２０８】
図１７に示すＰＬＬでは、図７に示すＦＬＬにおける可変逓倍器としてのプログラム・カウンタ３２は、図１７に示すように分周比Ｍが固定値の固定分周器で構成される。その代わりに、図１７では、位相周波数比較器３１の一方の入力端子に供給される基準周波数信号としての入力クロック信号ＣＬＫinの周波数ｆREFが、高(高速)、中(中速)、低(低速)と変化される。
【０２０９】
入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低と変化しても、図１７に示すＰＬＬがロック動作を行うためには、上記(４式)から明らかなように入力クロック信号ＣＬＫinの周波数ｆREFの高、中、低の変化に対応してディジタル制御発振器１０の設定遅延段数Ｎは小、中、大と変化する必要がある。
【０２１０】
ＰＬＬをロックさせるディジタル制御発振器１０の設定遅延段数Ｎをディジタル制御する逐次近似レジスタ(ＳＡＲ)のディジタル制御情報の格納ステップを削減させるために、入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低のいずれかの情報が、制御データ記憶回路(ＬＵＴ)２５に供給される。制御データ記憶回路(ＬＵＴ)２５から入力クロック信号ＣＬＫinの周波数ｆREFに対応するディジタル制御発振器１０の小、中、大の設定遅延段数Ｎの上位ビットが出力され、逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。
【０２１１】
この逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップへの初期設定の後、バイナリー・サーチ・アルゴリズムに従って逐次近似レジスタ(ＳＡＲ)の下位ビットのフリップフロップへ順次にディジタル制御情報が格納されて、図１７のＰＬＬがロック動作を完了するものである。
【０２１２】
また、別の構成のＰＬＬは、図１７に示す分周器の分周比Ｍが高、中、低と可変できる可変分周器で構成される。その代わりに、位相周波数比較器３１の一方の入力端子に供給される基準周波数信号としての入力クロック信号ＣＬＫinの周波数ｆREFは固定値とされ、可変設定された分周比Ｍに反比例してディジタル制御発振器１０の設定遅延段数Ｎが小、中、大と変化するようにすれば、発振クロックＣＬＫｍ の周波数は高、中、低と変化される。この場合も、前記と同様に、逐次比較レジスタ(ＳＡＲ)２２の上位ビットを初期設定することによってディジタル制御情報の格納ステップを削減させることができる。
【０２１３】
《制御データ記憶回路の構成》
図１４は、図７または図１７に示した本発明の実施の形態によるＦＬＬまたはＰＬＬのディジタル制御部２０の制御データ記憶回路(ＬＵＴ)２５の構成を示す図である。
【０２１４】
図１４に示すように、制御データ記憶回路(ＬＵＴ)２５は、可変逓倍数または可変分周数Ｍの格納領域、初期設定制御信号Ｓet１〜Ｓet３の格納領域、選択信号Ｓel１〜Ｓel３の格納領域、動作モードModeの格納領域を含んでいる。
【０２１５】
図７または図１７に示したＦＬＬまたはＰＬＬの逓倍数または分周数設定入力端子Ｍinに供給される逓倍数または分周数１４１が、制御データ記憶回路(ＬＵＴ)２５の可変逓倍数または分周数Ｍの格納領域に供給される。すると、制御データ記憶回路(ＬＵＴ)２５の選択信号Ｓel１〜Ｓel３の格納領域から、逓倍数または分周数１４１に対応する初期設定制御信号(Ｓet１〜Ｓet３)１４２が生成される。可変逓倍数または可変分周数(Ｍ)１４１が１５から１０までの場合には、初期設定制御信号(Ｓet１〜Ｓet３)１４２は初期設定データ“０００”となる。可変分周数(Ｍ)１４１が１０〜７までの場合には、初期設定制御信号(Ｓet１〜Ｓet３)１４２は初期設定データ“０１０”となる。可変分周数(Ｍ)１４１が７〜５．５までの場合には、初期設定制御信号(Ｓet１〜Ｓet３)１４２は初期設定データ“１００”となる。可変分周数(Ｍ)１４１が５．５以下の場合には、初期設定制御信号(Ｓet１〜Ｓet３)１４２は初期設定データ“１１０”となる。
【０２１６】
図１４の制御データ記憶回路(ＬＵＴ)２５の動作モードModeの格納領域には、第１モード情報と第２モード情報と第３モード情報とが格納されている。
【０２１７】
動作モードModeの格納領域に第１モード情報に対応する情報１４３が供給されると、制御データ記憶回路２５の選択信号Ｓel１〜Ｓel３の格納領域から逐次近似レジスタ(ＳＡＲ)２２の初期設定が上位１ビットのみのフリップフロップＦＦ１であることを示すデータ“１００”の選択信号１４４が生成される。
【０２１８】
動作モードModeの格納領域に第２モード情報に対応する情報１４３が供給されると、制御データ記憶回路２５の選択信号Ｓel１〜Ｓel３の格納領域から逐次近似レジスタ(ＳＡＲ)２２の初期設定が上位２ビットのフリップフロップＦＦ１〜２であることを示すデータ“１１０”の選択信号１４４が生成される。
【０２１９】
動作モードModeの格納領域に第３モード情報に対応する情報１４３が供給されると、制御データ記憶回路２５の選択信号Ｓel１〜Ｓel３の格納領域から逐次近似レジスタ(ＳＡＲ)２２の初期設定が上位２ビットのフリップフロップＦＦ１〜２であることを示すデータ“１１１”の選択信号１４４が生成される。
【０２２０】
図１４の制御データ記憶回路(ＬＵＴ)２５は、ルックアップテーブル型のランダムアクセスメモリで構成されることができる。図７または図１７に示した本発明の実施の形態によるＦＬＬまたはＰＬＬの電源投入時のシステム初期化シーケンスで、制御データ記憶回路(ＬＵＴ)２５の各格納領域のデータはＦＬＬまたはＰＬＬのシステムの不揮発性メモリからロードされることができる。
【０２２１】
《ＤＬＬの構成》
図１５は、本発明の他の実施の形態によるＤＬＬ(遅延ロックドループ)の基本的な構成を示す図である。
【０２２２】
図１５のＤＬＬにおいては、図７のＦＬＬの遅延リング発振器が省略される代わりに、入力バッファ１５を介して供給される入力クロック信号ＣＬＫinを遅延するディジタル制御可変遅延回路１２と出力バッファ１３とを含むディジタル制御可変遅延ユニット１０が配置されている。
【０２２３】
入力クロック信号ＣＬＫinは入力バッファ１５を介して位相比較器(ＰＤ)３３の一方の入力端子に供給され、出力バッファ１３からの出力クロック信号ＣＬＫoutは帰還端子ＣＬＫfbと他の入力バッファ１６とを介して位相比較器３３の他方の入力端子に供給される。逐次近似レジスタ(ＳＡＲ)２２の６ビットの出力データＱ１〜Ｑ６はデコーダ２１の６本の入力端子に供給され、デコーダ２１からの６４個のデコード出力信号はディジタル制御可変遅延ユニット１０のディジタル制御可変遅延回路１２に供給される。
【０２２４】
図１５のＤＬＬにおいては、位相比較器３３での入力クロック信号ＣＬＫinの位相と出力クロック信号ＣＬＫoutの位相とがロックするようなディジタル制御可変遅延回路１２での設定遅延段数Ｎを、バイナリー・サーチ・アルゴリズム(２分探査法)に従って設定することができる。すなわち、図１５のＤＬＬにおいては、図７のＦＬＬと同様にＤＬＬのディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２には、制御クロック生成回路(ＣＣＧ)２３、クロック選択回路(ＣＳ)２４、制御データ記憶回路(ＬＵＴ)２５、上位ビット設定回路(ＵＢＳ)２６とが接続されている。
【０２２５】
遅延設定入力端子Ｌinから供給される遅延設定数値が、制御データ記憶回路(ＬＵＴ)２５にも供給される。供給される設定数値に応答して制御データ記憶回路(ＬＵＴ)２５は、供給された設定数値に対応する設定遅延段数Ｎの上位ビットを出力して逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定する。
【０２２６】
例えば、遅延設定入力端子Ｌinから供給される遅延設定数値は、出力クロック信号ＣＬＫoutの負荷容量ＣLが重、中、軽のいずれかの識別情報を含むものである。出力クロック信号ＣＬＫoutの負荷容量ＣLが重、中、軽に対応して、出力バッファ１３と負荷容量ＣLとによる出力遅延量は大、中、小と変化するので、ディジタル制御可変遅延回路１２での遅延量は小、中、大に制御されなければならない。従って、負荷容量ＣLの重、中、軽の識別情報に応答して制御データ記憶回路(ＬＵＴ)２５は、ディジタル制御可変遅延回路１２での設定遅延段数Ｎがそれぞれ小、中、大となるように逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定を実行するものである。
【０２２７】
更に、出力バッファ１３の出力駆動能力を大、中、小と変化可能とすることにより、出力バッファ１３が複数の出力遅延量から選択される任意の１つの遅延量で動作可能な可変遅延器として構成されることも可能である。
【０２２８】
また、上述した本発明の別の構成のＰＬＬと同様に、本発明の更に他の実施の形態によるＤＬＬにおいては、位相比較器３３の一方の入力端子に供給される基準周波数信号としての入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低と変化される。一方、図１５のＤＬＬでのディジタル制御可変遅延ユニット１０のディジタル制御可変遅延回路１２と出力バッファ１３とでの遅延時間が入力クロック信号ＣＬＫinの周波数ｆREFの周期と等しい場合に、図１５のＤＬＬがロック動作を実行することができる。
【０２２９】
入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低と変化すると、入力クロック信号ＣＬＫinの周波数ｆREFの周期は短、中、長と変化する。従って、入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低と変化することに応答して、図１５のＤＬＬでのディジタル制御可変遅延ユニット１０のディジタル制御可変遅延回路１２と出力バッファ１３とでの遅延時間を短、中、長と変化する必要がある。
【０２３０】
図１５のＤＬＬをロックさせるディジタル制御可変遅延ユニット１０の設定遅延段数Ｎをディジタル制御する逐次近似レジスタ(ＳＡＲ)のディジタル制御情報の格納ステップを削減させるために、入力クロック信号ＣＬＫinの周波数ｆREFが高、中、低のいずれかの情報が、制御データ記憶回路(ＬＵＴ)２５に供給される。制御データ記憶回路(ＬＵＴ)２５から入力クロック信号ＣＬＫinの周波数ｆREFに対応するディジタル制御可変遅延ユニット１０の小、中、大の設定遅延段数Ｎの上位ビットが出力され、逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップに初期設定される。
【０２３１】
この逐次近似レジスタ(ＳＡＲ)２２の上位ビットのフリップフロップへの初期設定の後、バイナリー・サーチ・アルゴリズムに従って逐次近似レジスタ(ＳＡＲ)の下位ビットのフリップフロップへ順次にディジタル制御情報が格納されて、図１５のＤＬＬがロック動作を完了するものである。
【０２３２】
《システム・オンチップ》
図１６は、図７のＦＬＬと図１５のＤＬＬと図１７のディジタル制御ＰＬＬとのいずれかをコア回路ブロック４２のクロック供給回路６０として使用したシステム・オンチップ(ＳｏＣ)１００を示す図である。
【０２３３】
図１６では、ＬＳＩ外部の水晶振動子４０が接続された発振器４１から形成された低周波の入力クロック信号ＣＬＫinがセレクタ６１を介してコア回路ブロック４２のアナログＰＬＬ４２１に直接供給されることもできる。また、図１６では、発振器４１から形成された低周波の入力クロック信号ＣＬＫinはクロック供給回路６０に供給されることにより、クロック供給回路６０で形成される高周波クロックがセレクタ６１を介してコア回路ブロック４２のアナログＰＬＬ４２１に供給されることもできる。
【０２３４】
従来のシステム・オンチップ(ＳｏＣ)では、高集積・高機能を実現するために、例えば５００ＭＨｚ程度以上の超高速動作クロックの出力が要求される。一方、ＳｏＣに搭載されるアナログＰＬＬの周波数逓倍数は一般的には数倍から数十倍程度に制限されるため、アナログＰＬＬに供給される入力基準クロック信号は数ＭＨｚから数十ＭＨｚの高い周波数となる。ＳｏＣに搭載されるアナログＰＬＬに高い周波数の入力基準クロック信号を供給するためには高価な水晶振動子が必要となる。
【０２３５】
一方、図１６に示すように、ＦＬＬ、ＰＬＬ、ＤＬＬのいずれかをクロック供給回路６０として内蔵したシステム・オンチップ(ＳｏＣ)１００の発振器４１には廉価な水晶振動子４０が接続され、発振器４１は略３０ＫＨｚの低周波数の発振クロック信号ＣＬＫinを発振するものである。コア回路ブロック４２のアナログＰＬＬ４２１の逓倍率が１０と低くても、クロック供給回路６０としてＦＬＬ、ＰＬＬ、ＤＬＬのいずれかを採用して、クロック供給回路６０のプログラム・カウンタ(ＰＣ)３２の可変逓倍数または分周数Ｍを最大の２０４７に設定するものである。従って、クロック供給回路６０は、略６０ＭＨｚの周波数の高速動作クロック信号ＣＬＫoutを出力する。その結果、コア回路ブロック４２で周波数逓倍率が１０のアナログＰＬＬ４２１は、略６００ＭＨｚの超高速動作クロック信号ＣＬＫoutを形成する。従って、この略６００ＭＨｚの超高速動作クロック信号ＣＬＫoutが供給されるコア回路ブロック４２は、超高速動作を実行することができる。
【０２３６】
クロック供給回路６０のプログラム・カウンタ(ＰＣ)３２の可変逓倍数または可変分周数Ｍを半分の１０２８に設定することによって、クロック供給回路６０は略３０ＭＨｚの中速動作クロック信号ＣＬＫoutを出力する。その結果、コア回路ブロック４２で周波数逓倍率が１０のアナログＰＬＬ４２１は略３００ＭＨｚの高速動作クロック信号ＣＬＫoutを形成する。この略３００ＭＨｚの高速動作クロック信号ＣＬＫoutが供給されるコア回路ブロック４２と周辺モジュール４３とは、高速動作を実行することができる。
【０２３７】
クロック供給回路６０のプログラム・カウンタ(ＰＣ)３２の可変逓倍数または可変逓分周数Ｍを１０分の１の２０５に設定することによって、クロック供給回路６０は略６ＭＨｚの低速動作クロック信号ＣＬＫoutを出力する。その結果、コア回路ブロック４２で周波数逓倍率が１０のアナログＰＬＬ４２１は略６０ＭＨｚの低速動作クロック信号ＣＬＫoutを形成する。この略６０ＭＨｚの低速動作クロック信号ＣＬＫoutが供給されるコア回路ブロック４２は、低速動作を実行することができる。尚、コア回路ブロック４２は、アナログＰＬＬ４２１以外に、中央処理ユニット４２２、内部ＲＡＭ４２３、機能ブロック４２４を含んでいる。また、周辺モジュール４３は、ロジック部４３１、機能ブロック４３２、内蔵ＲＯＭ４３３、インターフェース部４３４を含んでいる。
【０２３８】
発振器４１に接続される水晶振動子４０として、略６０ＭＨｚの高周波に共振する高価な水晶振動子が採用されることもある。この場合には、水晶振動子４０と発振器４１との組み合わせが略６０ＭＨｚの高速動作発振クロック信号ＣＬＫinを発振するものであり、クロック制御部５０はセレクタ６１を制御することにより略６０ＭＨｚの高速動作発振クロック信号ＣＬＫinをコア回路ブロック４２に供給するものである。
【０２３９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２４０】
例えば、図７に示したＦＬＬにおいて、ディジタル制御発振器１０の２入力ＮＡＮＤゲート１１とディジタル制御可変遅延回路１２とからなる遅延リング発振部の代わりに、上記非特許文献２に記載されたようなＬＣタンクにディジタル制御される多数個の量子化容量を含む発振器を採用することができる。
【０２４１】
更に、遅延リングを構成する遅延セルの段数を制御する代わりに、遅延リングを構成する固定数個の遅延セルの動作電流の電流値を制御して遅延量が制御される発振を採用することもできる。遅延セルの動作電流の制御は、ディジタル制御部２０の逐次近似レジスタ(ＳＡＲ)２２のディジタル制御情報Ｑ１〜Ｑ５に応答して遅延セルの動作電流を出力するような電流出力型のＤ／Ａ変換器によって可能となる。
【０２４２】
また、制御データ記憶回路のメモリ容量の制限により、分周数設定入力端子から供給される全ての分周数Ｍに対応する逐次近似レジスタの設定遅延段数の上位ビットを制御データ記憶回路に格納できない場合の対応として、バイナリー・サーチ・アルゴリズム以外の他の好適な探査法の初期コードを設定しても良い。
【０２４３】
更に、制御データ記憶回路(ＬＵＴ)２５としては、ルックアップテーブル型のランダムアクセスメモリ以外にも、ＬＳＩ内蔵フラッシュメモリ等の不揮発性メモリで構成されることができる。そうすることで、ＦＬＬ、ＰＬＬ、ＤＬＬのいずれかの電源投入時のシステム初期化シーケンスでシステム不揮発性メモリからルックアップテーブル型ＲＡＭへのロード作業を省略することができる。
【図面の簡単な説明】
【０２４４】
【図１】図１は、本発明に先立って本発明者等により検討されたＦＬＬの構成を示す図である。
【図２】図２は、図１に示したＦＬＬのディジタル制御発振器のディジタル制御可変遅延回路の構成を示す図である。
【図３】図３は、図１に示した本発明に先立って本発明者等により検討されたＦＬＬにおいて、基準周波数、逓倍数、単位遅延量が既知の場合に、逐次近似レジスタにどのようにしてディジタル制御発振器の設定遅延段数が決定されるかを説明する図である。
【図４】図４は、図１に示したＦＬＬにおいて、可変逓倍器としてのプログラム・カウンタの可変逓倍数とディジタル制御発振器の設定遅延段数との関係を示す図である。
【図５】図５は、図１に示した本発明に先立って本発明者等により検討されたＦＬＬにおいて、ディジタル制御発振器の設定遅延段数を決定するためのディジタル制御部における逐次近似レジスタと制御クロック生成回路の構成を示す図である。
【図６】図６は、図５に示したディジタル制御部における逐次近似レジスタと制御クロック生成回路の各部の波形を示したもので、図１のＦＬＬにおいてディジタル制御発振器の設定遅延段数が決定される様子を示す図である。
【図７】図７は、本発明の実施の形態によるＦＬＬの基本的な構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態によるＦＬＬのディジタル制御部の逐次近似レジスタと上位ビット設定回路とクロック選択回路との構成を示す図である。
【図９】図９は、図７のＦＬＬでクロック選択回路に制御データ記憶回路から全てハイレベルの選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器の設定遅延段数が設定される様子を示す図である。
【図１０】図１０は、図７のＦＬＬでクロック選択回路に制御データ記憶回路からデータ“１１０”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器の設定遅延段数が設定される様子を示す図である。
【図１１】図１１は、図７のＦＬＬでクロック選択回路に制御データ記憶回路からデータ“１００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器１０の設定遅延段数が設定される様子を示す図である。
【図１２】図１２は、図７のＦＬＬでクロック選択回路に制御データ記憶回路からデータ“０００”の選択信号Ｓel１、Ｓel２、Ｓel３が供給された場合のＦＬＬ各部の波形を示したもので、ディジタル制御発振器の設定遅延段数が設定される様子を示す図である。
【図１３】図１３は、図７のＦＬＬのクロック選択回路の複数のクロックドインバータの構成を示す図である。
【図１４】図１４は、図７に示した本発明の実施の形態によるＦＬＬのディジタル制御部の制御データ記憶回路の構成を示す図である。
【図１５】図１５は、本発明の他の実施の形態によるＤＬＬの基本的な構成を示す図である。
【図１６】図１６は、図７に示したＦＬＬまたは図１７に示した本発明のＰＬＬもしくは図１５に示したＤＬＬのいずれか一方をＬＳＩの内部回路に動作クロック信号を供給するためのクロック供給回路として使用したシステム・オンチップの構成を示す図である。
【図１７】図１７は、本発明の他の実施の形態によるＰＬＬの基本的な構成を示す図である。
【符号の説明】
【０２４５】
１０ ディジタル制御発振器
２０ ディジタル制御部
３０ 周波数比較部、位相周波数比較部
１１ ２入力ＮＡＮＤゲート
１２ ディジタル制御可変遅延回路
１３ 出力バッファ
２１ デコーダ
２２ 逐次近似レジスタ(ＳＡＲ)
２３ 制御クロック生成回路
２４ クロック選択回路
２５ 制御データ記憶回路(ＬＵＴ)
２６ 上位ビット設定回路(ＵＢＳ)
３１ 周波数比較器、位相周波数比較部器
３２ プログラム・カウンタ、分周器
ＣＬＫin 入力クロック信号
ＣＬＫm 発振クロック信号
ＣＬＫout 出力クロック信号
Ｍout カウンタ出力、分周出力信号
Ｍin 逓倍数、分周数設定入力端子
Ｓet1〜Ｓet5 初期設定制御信号
Ｓel1〜Ｓel3 選択信号
cks0〜cks5 マルチクロック信号
ｃ１〜ｃ５ 選択クロック信号
Ｑ１〜Ｑ５ 逐次近似レジスタのデータ
【特許請求の範囲】
【請求項１】
発振クロック信号を生成するディジタル制御発振器と、前記ディジタル制御発振器から生成される前記発振クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、比較器と、カウンタと、制御レジスタとを具備するものであり、
前記カウンタの入力端子に前記ディジタル制御発振器から生成される前記発振クロック信号が供給されることにより、前記カウンタの出力端子から出力信号が生成され、
前記比較器の一方の入力端子に基準信号が供給され、前記比較器の他方の入力端子に前記カウンタの前記出力端子から生成された前記出力信号が供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御発振器を制御するための複数ビットのディジタル制御情報を格納するものであり、
前記比較器と、前記制御レジスタと、前記ディジタル制御発振器と、前記カウンタとは、位相ロックドループと周波数ロックドループとの少なくとも一方であるロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子の前記出力信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子の前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記ロックドループは、前記基準信号が複数の周波数に設定されるか、または、前記カウンタが複数の逓倍比に設定されるかにより、複数の動作状態で動作することが可能に構成され、
前記基準信号が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記カウンタが前記複数の逓倍比から選択された１つの逓倍比に設定されるかにより、前記ロックドループは前記複数の動作状態から選択された１つの動作状態で動作するものであり、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記ロックドループによる前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記ロックドループによる前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記１つの動作状態の前記動作のための初期設定データが前記制御レジスタの上位ビットに格納されるものである半導体集積回路。
【請求項２】
前記１つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項１に記載の半導体集積回路。
【請求項３】
前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項２に記載の半導体集積回路。
【請求項４】
前記カウンタは前記複数の逓倍比から選択される任意の１つの逓倍比で動作可能な可変カウンタとして構成されており、
前記動作選択情報は、前記可変カウンタとして構成された前記カウンタの前記任意の１つの逓倍比を選択するものである請求項２に記載の半導体集積回路。
【請求項５】
前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路を含む遅延リング発振部により構成されている請求項２に記載の半導体集積回路。
【請求項６】
前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって制御される複数の量子化容量をＬＣタンクに含むものである請求項２に記載の半導体集積回路。
【請求項７】
前記ロックドループの前記ディジタル制御発振器の前記発振クロック信号から生成される出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項６に記載の半導体集積回路。
【請求項８】
基準信号を遅延することにより遅延クロック信号を生成するディジタル制御遅延ユニットと、前記ディジタル制御遅延ユニットから生成される前記遅延クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、比較器と、制御レジスタと、出力バッファとを具備するものであり、
前記出力バッファの入力端子に前記ディジタル制御遅延ユニットから生成された前記遅延クロック信号が供給されることにより、前記出力バッファの出力端子から出力クロック信号が生成され、
前記比較器の一方の入力端子には前記基準信号が供給され、前記比較器の他方の入力端子には前記出力バッファから生成された前記出力クロック信号が供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御遅延ユニットを制御するための複数ビットのディジタル制御情報を格納するものであり、
前記比較器と、前記制御レジスタと、前記ディジタル制御遅延ユニットとは、遅延ロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子の前記出力クロック信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子の前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記遅延ロックドループは、前記基準信号が複数の周波数に設定されるか、または、前記出力バッファが複数の遅延量に設定されるかにより、複数の動作状態で動作することが可能に構成されており、
前記基準信号が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記出力バッファ(が前記複数の遅延量から選択された１つの遅延量に設定されるかにより、前記遅延ロックドループは前記複数の動作状態から選択された１つの動作状態で動作して、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記遅延ロックドループによる前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記遅延ロックドループによる前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記１つの動作状態の前記動作のための初期設定データが、前記制御レジスタの上位ビットに格納されるものである半導体集積回路。
【請求項９】
前記１つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項１に記載の半導体集積回路。
【請求項１０】
前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項９に記載の半導体集積回路。
【請求項１１】
前記出力バッファは前記複数の遅延量から選択される任意の１つの遅延量で動作可能な可変遅延器として構成され、
前記動作選択情報は、前記可変遅延器として構成された前記出力バッファの前記任意の１つの遅延量を選択するものである請求項９に記載の半導体集積回路。
【請求項１２】
前記ディジタル制御遅延ユニットは、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路により構成されている請求項９に記載の半導体集積回路。
【請求項１３】
前記遅延ロックドループの前記出力バッファから生成される前記出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項９に記載の半導体集積回路。
【請求項１４】
クロック信号を生成するディジタル制御クロック信号生成部と、前記ディジタル制御クロック信号生成部から生成される前記クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、入力される２つの信号の位相差をディジタル信号に変換するタイム・ツー・ディジタル変換器としての位相周波数比較器と、制御レジスタとを具備するものであり、
前記比較器の一方の入力端子に基準信号が供給され、前記比較器の他方の入力端子に前記クロック信号から生成されたフィードバック信号がフィードバック経路を介して供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御クロック信号生成部を制御するための複数ビットのディジタル制御情報を格納して、
前記位相周波数比較器と、前記制御レジスタと、前記ディジタル制御クロック信号生成部と、前記フィードバック経路とは、ディジタル制御フェーズロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子に供給される前記フィードバック信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子に供給される前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記クロック生成部は、前記基準信号が複数の周波数に設定されるか、または、前記フィードバック経路が複数の制御量に設定されるかにより、複数の動作状態で動作することが可能に構成されており、
前記基準信号が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記フィードバック経路が前記複数の制御量から選択された１つの制御量に設定されるかにより、前記クロック生成部は前記複数の動作状態から選択された１つの動作状態で動作するものであり、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記クロック生成部による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記クロック生成部による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記１つの動作状態の前記動作のための初期設定データが、前記制御レジスタの上位ビットに格納されるものである半導体集積回路。
【請求項１５】
前記１つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項１４に記載の半導体集積回路。
【請求項１６】
前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項１４に記載の半導体集積回路。
【請求項１７】
前記ディジタル制御クロック信号生成部は、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路により構成されている請求項１４に記載の半導体集積回路。
【請求項１８】
前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって制御される複数の量子化容量をＬＣタンクに含むものである請求項１４に記載の半導体集積回路。
【請求項１９】
前記ディジタル制御クロック信号生成部は、複数の遅延セルを含む遅延リングによって構成され、
前記制御レジスタと前記遅延リングとの間にはＤ／Ａ変換器が接続され、前記Ｄ／Ａ変換器は前記制御レジスタの前記複数ビットのディジタル制御情報に応答して前記遅延リングの前記複数の遅延セルの動作電流を出力するような電流出力型のＤ／Ａ変換器である請求項１４に記載の半導体集積回路。
【請求項２０】
前記クロック生成部から生成される前記出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項１４に記載の半導体集積回路。
【請求項１】
発振クロック信号を生成するディジタル制御発振器と、前記ディジタル制御発振器から生成される前記発振クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、比較器と、カウンタと、制御レジスタとを具備するものであり、
前記カウンタの入力端子に前記ディジタル制御発振器から生成される前記発振クロック信号が供給されることにより、前記カウンタの出力端子から出力信号が生成され、
前記比較器の一方の入力端子に基準信号が供給され、前記比較器の他方の入力端子に前記カウンタの前記出力端子から生成された前記出力信号が供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御発振器を制御するための複数ビットのディジタル制御情報を格納するものであり、
前記比較器と、前記制御レジスタと、前記ディジタル制御発振器と、前記カウンタとは、位相ロックドループと周波数ロックドループとの少なくとも一方であるロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子の前記出力信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子の前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記ロックドループは、前記基準信号が複数の周波数に設定されるか、または、前記カウンタが複数の逓倍比に設定されるかにより、複数の動作状態で動作することが可能に構成され、
前記基準信号が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記カウンタが前記複数の逓倍比から選択された１つの逓倍比に設定されるかにより、前記ロックドループは前記複数の動作状態から選択された１つの動作状態で動作するものであり、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記ロックドループによる前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記ロックドループによる前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記１つの動作状態の前記動作のための初期設定データが前記制御レジスタの上位ビットに格納されるものである半導体集積回路。
【請求項２】
前記１つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項１に記載の半導体集積回路。
【請求項３】
前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項２に記載の半導体集積回路。
【請求項４】
前記カウンタは前記複数の逓倍比から選択される任意の１つの逓倍比で動作可能な可変カウンタとして構成されており、
前記動作選択情報は、前記可変カウンタとして構成された前記カウンタの前記任意の１つの逓倍比を選択するものである請求項２に記載の半導体集積回路。
【請求項５】
前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路を含む遅延リング発振部により構成されている請求項２に記載の半導体集積回路。
【請求項６】
前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって制御される複数の量子化容量をＬＣタンクに含むものである請求項２に記載の半導体集積回路。
【請求項７】
前記ロックドループの前記ディジタル制御発振器の前記発振クロック信号から生成される出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項６に記載の半導体集積回路。
【請求項８】
基準信号を遅延することにより遅延クロック信号を生成するディジタル制御遅延ユニットと、前記ディジタル制御遅延ユニットから生成される前記遅延クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、比較器と、制御レジスタと、出力バッファとを具備するものであり、
前記出力バッファの入力端子に前記ディジタル制御遅延ユニットから生成された前記遅延クロック信号が供給されることにより、前記出力バッファの出力端子から出力クロック信号が生成され、
前記比較器の一方の入力端子には前記基準信号が供給され、前記比較器の他方の入力端子には前記出力バッファから生成された前記出力クロック信号が供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御遅延ユニットを制御するための複数ビットのディジタル制御情報を格納するものであり、
前記比較器と、前記制御レジスタと、前記ディジタル制御遅延ユニットとは、遅延ロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子の前記出力クロック信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子の前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記遅延ロックドループは、前記基準信号が複数の周波数に設定されるか、または、前記出力バッファが複数の遅延量に設定されるかにより、複数の動作状態で動作することが可能に構成されており、
前記基準信号が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記出力バッファ(が前記複数の遅延量から選択された１つの遅延量に設定されるかにより、前記遅延ロックドループは前記複数の動作状態から選択された１つの動作状態で動作して、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記遅延ロックドループによる前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記遅延ロックドループによる前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記１つの動作状態の前記動作のための初期設定データが、前記制御レジスタの上位ビットに格納されるものである半導体集積回路。
【請求項９】
前記１つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項１に記載の半導体集積回路。
【請求項１０】
前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項９に記載の半導体集積回路。
【請求項１１】
前記出力バッファは前記複数の遅延量から選択される任意の１つの遅延量で動作可能な可変遅延器として構成され、
前記動作選択情報は、前記可変遅延器として構成された前記出力バッファの前記任意の１つの遅延量を選択するものである請求項９に記載の半導体集積回路。
【請求項１２】
前記ディジタル制御遅延ユニットは、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路により構成されている請求項９に記載の半導体集積回路。
【請求項１３】
前記遅延ロックドループの前記出力バッファから生成される前記出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項９に記載の半導体集積回路。
【請求項１４】
クロック信号を生成するディジタル制御クロック信号生成部と、前記ディジタル制御クロック信号生成部から生成される前記クロック信号の位相および周波数の少なくとも一方を制御するディジタル制御部とを具備するクロック生成部を含み、
前記クロック生成部は、入力される２つの信号の位相差をディジタル信号に変換するタイム・ツー・ディジタル変換器としての位相周波数比較器と、制御レジスタとを具備するものであり、
前記比較器の一方の入力端子に基準信号が供給され、前記比較器の他方の入力端子に前記クロック信号から生成されたフィードバック信号がフィードバック経路を介して供給され、
前記制御レジスタに前記比較器の出力信号が供給されることにより、前記制御レジスタは前記ディジタル制御クロック信号生成部を制御するための複数ビットのディジタル制御情報を格納して、
前記位相周波数比較器と、前記制御レジスタと、前記ディジタル制御クロック信号生成部と、前記フィードバック経路とは、ディジタル制御フェーズロックドループを構成して、
前記制御レジスタが所定の値を有するディジタル制御情報を格納することにより、前記比較器の前記他方の入力端子に供給される前記フィードバック信号の位相および周波数の少なくとも一方が前記比較器の前記一方の入力端子に供給される前記基準信号の位相および周波数の少なくとも一方とロックするものであり、
前記クロック生成部は、前記基準信号が複数の周波数に設定されるか、または、前記フィードバック経路が複数の制御量に設定されるかにより、複数の動作状態で動作することが可能に構成されており、
前記基準信号が前記複数の周波数から選択された１つの周波数に設定されるか、または、前記フィードバック経路が前記複数の制御量から選択された１つの制御量に設定されるかにより、前記クロック生成部は前記複数の動作状態から選択された１つの動作状態で動作するものであり、
前記クロック生成部は、前記制御レジスタに接続された制御データ記憶回路を更に具備するものであり、
前記制御データ記憶回路には、前記クロック生成部による前記複数の動作状態の動作のための複数の初期設定データが予め格納されることが可能であり、
前記クロック生成部による前記１つの動作状態の動作に先立って、前記１つの動作状態を選択する動作選択情報が前記制御データ記憶回路に供給され、
前記動作選択情報に応答して前記制御データ記憶回路から前記１つの動作状態の前記動作のための初期設定データが、前記制御レジスタの上位ビットに格納されるものである半導体集積回路。
【請求項１５】
前記１つの動作状態の前記動作の間に、前記制御レジスタの前記上位ビット以外の下位ビットには前記比較器の前記出力信号が供給される請求項１４に記載の半導体集積回路。
【請求項１６】
前記クロック生成部は、前記基準信号に応答して相互に位相の異なったマルチクロック制御信号を生成する制御クロック生成回路を更に具備するものであり、
前記動作選択情報に応答して前記制御データ記憶回路は、前記初期設定データが格納される前記制御レジスタの前記上位ビットを示す選択信号を生成するものであり、
前記制御クロック生成回路から生成される前記マルチクロック制御信号の最初のクロック制御信号のタイミングで、前記前記選択信号により指定された前記制御レジスタの前記上位ビットに前記初期設定データが格納されるものであり、
前記最初のクロック制御信号の後に前記制御クロック生成回路から生成される前記マルチクロック制御信号の後続のクロック制御信号のタイミングで、前記制御レジスタの前記下位ビットに前記比較器の前記出力信号が供給されるものである請求項１４に記載の半導体集積回路。
【請求項１７】
前記ディジタル制御クロック信号生成部は、前記制御レジスタの前記複数ビットのディジタル制御情報によって遅延段数が制御可能なディジタル制御可変遅延回路により構成されている請求項１４に記載の半導体集積回路。
【請求項１８】
前記ディジタル制御発振器は、前記制御レジスタの前記複数ビットのディジタル制御情報によって制御される複数の量子化容量をＬＣタンクに含むものである請求項１４に記載の半導体集積回路。
【請求項１９】
前記ディジタル制御クロック信号生成部は、複数の遅延セルを含む遅延リングによって構成され、
前記制御レジスタと前記遅延リングとの間にはＤ／Ａ変換器が接続され、前記Ｄ／Ａ変換器は前記制御レジスタの前記複数ビットのディジタル制御情報に応答して前記遅延リングの前記複数の遅延セルの動作電流を出力するような電流出力型のＤ／Ａ変換器である請求項１４に記載の半導体集積回路。
【請求項２０】
前記クロック生成部から生成される前記出力クロック信号は半導体チップの内部回路に動作クロックとして供給されるものである請求項１４に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００９−１８８６９９（Ｐ２００９−１８８６９９Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００８−２５９９４（Ｐ２００８−２５９９４）
【出願日】平成２０年２月６日（２００８．２．６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願日】平成２０年２月６日（２００８．２．６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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