【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】ＰＷＭ出力幅を細かい単位で正確に制御する。
【解決手段】正相と逆相のＰＷＭ信号に対するデッドタイム挿入処理を以下のように行う。ＰＷＭ信号の出力幅が所定のデッドタイム期間よりも大きく設定された基準期間よりも小さい場合はクリア信号を出力し、大きい場合はセット信号を出力する。セット信号が出力された場合は、ＰＷＭ信号を補正ＰＷＭ信号として出力する。クリア信号が出力された場合は、正相のＰＷＭ信号をインアクティブとする補正を行って補正ＰＷＭ信号として出力する。デッドタイム挿入ブロックは補正ＰＷＭ信号に対して、正相と逆相の信号が同時にオンすることを防ぐようにデッドタイムを挿入する。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】少なくとも動作クロックの立ち上がりまたは立ち下がりのタイミングが所望のスペクトラム拡散クロックの周波数である動作クロックを生成する動作クロック生成装置、並びに、その動作クロック生成装置を用いた動作回路及び画像形成装置の提供。
【解決手段】基準クロックを計数したカウンタ値の増加に応じて、その基準クロックの立ち上がりタイミングを（Ａ）に示す遅延量ｔｒ０〜ｔｒ２３で遅延補正し、立ち下がりタイミングを（Ｂ）に示す遅延量ｔｆ０〜ｔｆ２３で遅延補正した動作クロックを出力する。カウンタ値が１つ増加する間の遅延量ｔｒの各増減幅が、ＥＭＩを十分に抑制可能な所望の第１スペクトラム拡散クロックにおいて各クロックの立ち上がりタイミングが取る各周波数にそれぞれ相当する値となるように、遅延量ｔｒ０〜ｔｒ２３を設定している。遅延量ｔｆ０〜ｔｆ２３も、所望の第２スペクトラム拡散クロックに応じて設定している。 （もっと読む）

【課題】トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能なパルス幅制御回路及び半導体メモリを提供すること。
【解決手段】配線による遅延とインバータによる遅延とを比較する比較回路と、インバータ段数によりパルス幅を調整するパルス幅調整回路と、を備える。パルス幅調整回路は、比較回路の比較結果に基づいて、インバータによる遅延が配線による遅延よりも小さくなった場合に、インバータ段数を多くし、パルス幅を増加させる。 （もっと読む）

【課題】マスクタイミングを制御する回路規模を小さい構成で実現すること。
【解決手段】ドライブ制御コードに応じてドライブ特性が変化する第１素子と、Ｉ／Ｏバッファの特性と比例関係にあるドライブ特性の第２素子とを比較し、両素子の特性が一致するか否かを示す調整用モニタ信号を出力するドライブ調整用バッファ２０と、調整用モニタ信号に応じて、Ｉ／Ｏバッファの特性と比例関係にあるドライブ制御コードを出力するドライブ能力制御回路１４と、システムクロックに応じて、システムクロックの１クロックに相当する遅延値に対応する遅延制御コードを出力する遅延制御回路１３と、ドライブ制御コードと遅延制御コードとに基づいて遅延データを計算する遅延計算回路１６と、遅延データに基づいて、リード時のデータストローブ信号のマスクタイミングを制御するマスク制御回路１７と、を備える。 （もっと読む）

【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号発生部から出力されたクロック信号が入力され、当該クロック信号の波形の立ち上がりに合わせて波形が立ち上がり、信号の周期が一定となるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力信号を反転するインバータ１１３と、インバータ１１３の出力信号を遅延させる第１遅延回路１１４と、インバータ１１３の出力信号と、第１遅延回路１１４の出力信号との論理積を演算し、出力されるクロック信号のデューティを一定にする論理積回路１１６とを備える。 （もっと読む）

集積回路（ＩＣ）内のデューティサイクルの歪みを補正するための回路および方法が、開示される。ＩＣは、クロック信号を受信するように連結されるスプリッタ回路を含む。クロック信号は、２つの異なるクロック信号に分割される。クロック信号のうちの１つは、他方の反転したバージョンである。遅延回路は、クロック信号の各々に連結される。遅延回路の各々は、対応するクロック信号の遅延したバージョンを発生させる。補正器回路は、クロック信号の遅延したバージョンの両方を受信するように連結される。補正器回路は、補正されたデューティサイクルを有するクロック出力信号を発生させる。
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【課題】 駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。
【解決手段】 パルスエッジ選択回路が、複数のクロックから１つのクロックを選択して通過させる入力段と、前記１つのクロックをエッジ検出回路に出力する出力段とを有し、クロックの立ち下がりエッジを検出して、第１のクロックの立ち下がりエッジで立ち上がり、第２のクロックの立ち下がりエッジで立ち下がるパルスを生成するエッジ検出回路の場合に、前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートを交互に組み合わせて接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用される。立ち上がりエッジでパルスを生成する場合、出力ゲートにはＮＡＮＤゲートが使用される。 （もっと読む）

【課題】 温度係数によって直流バイアス電流Ｉｃおよび放電電流Ｉｄの電流値が変動する場合であっても、入力信号に正確に対応するパルス幅変調信号を出力する。
【解決手段】 電流生成回路１４は、定電流Ｉ１を生成する定電流回路３１と、定電流Ｉ１の１／２の電流値である電流Ｉ２と交流電圧ｅｓを電流に変換した電流Δｉとを加算した電流Ｉ２＋Δｉを生成する差動回路３２と、定電流Ｉ１を電圧Ｖｂ２に変換する電流電圧変換手段３３と、電流電圧変換手段３３から供給された電圧Ｖｂ２を電流に変換し、放電電流Ｉｄを生成する電圧電流変換手段３４と、電流Ｉ２＋Δｉを電圧Ｖｂ１に変換する電流電圧変換手段３５と、電流電圧変換手段３５から供給された電圧Ｖｂ１を電流に変換し、充電電流Ｉｃ＋Δｉを生成する電圧電流変換手段３６とを備える。 （もっと読む）

予め定められたデューティサイクルを有する信号を発生させる技術である。例示的な実施形態では、第１のカウンタは、発振器信号のサイクルの第１の数をカウントするように構成されており、第２のカウンタは、発振器信号のサイクルの第２の数をカウントするように構成されており、第２の数は第１の数よりも大きい。第２のカウンタの出力は、第１および第２のカウンタをリセットするために使用されるが、第１および第２のカウンタの出力は、さらに、予め定められたデューティサイクルを有する信号を発生させるトグルラッチを駆動する。さらなる態様は、第２の数に対する奇数値と偶数値とを対応する技術を含む。 （もっと読む）

【課題】簡易な回路構成で信号のパルス幅やデューティ比を一定に保つことができるよう
にする。
【解決手段】エッジ抽出回路１は、入力パルス信号Ｄinの立ち上がりエッジ及び立ち下り
エッジを抽出し、抽出した立ち上がりエッジ及び立ち下りエッジを正パルス信号又は負パ
ルス信号のいずれかに統一したパルス信号ｎ２を生成する。これにより、信号伝送回路２
における入力パルス信号Ｄinの立ち上がりの遅延と立ち下りの遅延による変動を入力パル
ス信号Ｄinの立ち上がり又は立ち下りで同じ条件にできる。従って、信号伝送回路２にお
ける入力パルス信号Ｄinの立ち上がりと立ち下がりにおける伝播遅延時間差が生じない。
信号伝送回路２は、エッジ抽出回路１により生成されたパルス信号ｎ２を伝送する。波形
再生回路３は、信号伝送回路２により伝送されたパルス信号ｎ２から波形を再生して出力
パルス信号Ｄoutを得る。 （もっと読む）

【課題】遅延時間が電源電圧に依存せず、入力信号がローからハイになる時とハイからローになる時との遅延時間が等しい遅延回路を提供する。
【解決手段】容量１７の電圧（内部電圧Ｖａ）が接地電圧ＶＳＳから定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも高い電圧になるまでの時間が遅延時間になるので、遅延時間は接地電圧ＶＳＳを基準にして決まる。また、内部遅延回路２０でも同様である。入力信号Ｖｉｎがハイになると、遅延回路は内部遅延回路１０による遅延時間を使用し、入力信号Ｖｉｎがローになると、遅延回路は内部遅延回路２０による遅延時間を使用し、これらの内部遅延回路１０及び内部遅延回路２０は同一である。 （もっと読む）

【課題】遅延装置の回路規模を抑制する。
【解決手段】ＤＬＬ回路１２０は、遅延素子１２２に入力された基準クロックが遅延素子１２２により１周期分遅延されるように遅延素子１２２を制御する第１の制御信号ＣＴＲ１を生成する。遅延素子１４０は、遅延素子１２２と同一の構成を有し、外部からのストローブ信号Ｓ１を、第２の制御信号ＣＴＲ２に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路１３０は、第１の制御信号ＣＴＲ１と、遅延素子１４０による遅延量の期待値とから、遅延素子１４０に出力する第２の制御信号ＣＴＲ２を生成する。クロック供給回路１１０は、遅延素子１４０に入力されるストローブ信号Ｓ１の周波数より高い周波数を有する基準クロックをＤＬＬ回路に供する。 （もっと読む）

【課題】 定電流源１０が出力する定電流をＦＥＴ１１、１２で構成されるカレントミラー回路に入力し、このカレントミラー回路の出力でコンデンサ１４を放電して、このコンデンサの電圧と基準電圧Ｖｔｈをコンパレータ１５で比較して信号を遅延させる構成の遅延回路では、定電流源１０とカレントミラー回路間の配線１３にノイズが重畳するとカレントミラー回路の出力電流が変化し、遅延時間が変動してしまうという課題を解決する。
【解決手段】 ＦＥＴ１１、１２のゲート間にスイッチ３０を挿入し、ＦＥＴ１２のゲート電圧を保持するコンデンサ３１をＦＥＴ１２のゲートに接続した。遅延発生時にスイッチ３０をオフにし、ＦＥＴ１２のゲート電圧をコンデンサ３１から供給する。配線１３にノイズが重畳してもカレントミラー回路の出力電流Ｉｂは変化しないので、遅延時間がばらつくことがなくなる。 （もっと読む）

【解決手段】低電力非同期カウンタの設計技術。典型的な実施形態では、複数のフリップフロップのクロック入力及び信号出力が、非同期カウント構造を実現するように直列に連結される。複数のフリップフロップの信号出力は、参照信号の順次遅延されたバージョンによってサンプリングされる。更に、参照信号の順次遅延されたバージョンを生成する設計方法が開示される。典型的な実施形態では、非同期カウント技術は、デジタル位相ロックループ（ＤＰＬＬ）の高速カウンタに使用され得る。 （もっと読む）

【課題】クロックのパルス幅が狭い場合、及び広い場合において、合成回路の誤動作を回避し、動作周波数の高速化に対応可能とするＤＬＬの提供。
【解決手段】外部クロック（ＣＫ）の第１遷移（Ｒｉｓｅ）に対応して互いに異なる遅延時間の信号を出力し、ＣＫの第２の遷移（Ｆａｌｌ）に対応して互いに異なる遅延時間の信号を出力する第１の可変遅延回路２０と、第１の可変遅延回路からの信号をそれぞれ受ける第２の可変遅延回路１０Ｒ、１０Ｆからの出力信号を合成して出力する第１の合成回路３０とを備え、第２の可変遅延回路は第１の可変遅延回路からの信号からワンショットパルスを生成するワンショットパルス生成回路と、リセット端子を備えるラッチ回路と、ラッチ回路のセット出力の遷移エッジを受け、所定の比率で合成した信号を出力する第２の合成回路と、を備え、第２の合成回路の出力がラッチ回路のリセット端子に入力される。 （もっと読む）

【課題】リセット動作に要する時間を短縮でき、リセット動作時に発生する雑音を抑制し、高速な繰り返しの入力信号に対応でき、高集積化、低消費電力化できるランプ波形発生方式の遅延回路を提供する。
【解決手段】ランプ波形を発生する遅延発生容量と、一端が第１の初期電圧源に接続され他端が遅延発生容量の他端に接続の第１のスイッチと、一端が第２の初期電圧源に接続され他端が遅延発生容量の他端に接続の第２のスイッチと、一端がチャージ電流源に接続され他端が遅延発生容量の他端に接続の第３のスイッチと、一端がディスチャージ電流源に接続され他端が遅延発生容量の他端に接続の第４のスイッチと、第１のコンパレータと、入力に第１のコンパレータの出力が接続される第１のワンショットと、第２のコンパレータと、入力に第２のコンパレータの出力が接続される第２のワンショットと、遅延出力信号を出力する論理和ゲートとを備える。 （もっと読む）

【課題】従来のＰＷＭ制御装置では、パルス幅変調信号の周期を一定に保ちながら高い分解能でデューティー比を制御できない問題があった。
【解決手段】本発明のＰＷＭ制御装置は、基準クロック信号ＲＥＦＣをカウントして第１のカウント値ＣＮＴ１を出力する第１のカウンタ４０と、第１のカウント値ＣＮＴ１に基づき前縁制御信号ＦＣＮＴＬを出力する前縁制御信号生成部４１と、調整用クロック信号ＡＤＪＣを生成する調整用クロック生成部３０ｂと、第１のカウント値ＣＮＴ１に基づき調整用クロック信号ＡＤＪＣの出力開始を指示する第２のカウンタ制御部２０と、第２のカウント値ＣＮＴ２を出力する第２のカウンタ５０と、第２のカウント値ＣＮＴ２に基づき後縁制御信号ＥＣＮＴＬを出力する後縁制御信号生成部５１と、前縁制御信号ＦＣＮＴＬ及び前記後縁制御信号ＥＣＮＴＬを合成してパルス幅変調信号を生成するＰＷＭパルス生成部６０と、を有する。 （もっと読む）