低電力非同期カウンタ及び方法
【解決手段】低電力非同期カウンタの設計技術。典型的な実施形態では、複数のフリップフロップのクロック入力及び信号出力が、非同期カウント構造を実現するように直列に連結される。複数のフリップフロップの信号出力は、参照信号の順次遅延されたバージョンによってサンプリングされる。更に、参照信号の順次遅延されたバージョンを生成する設計方法が開示される。典型的な実施形態では、非同期カウント技術は、デジタル位相ロックループ（ＤＰＬＬ）の高速カウンタに使用され得る。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、デジタル位相ロックループ（ＤＰＬＬ：digital phase-locked loop）における位相蓄積（phase accumulation）技術に関する。
【背景技術】
【０００２】
近年の通信回路では、既知の周波数を有する参照信号に位相ロックすることにより任意の周波数を有する出力信号を生成するために、デジタル位相ロックループ（ＤＰＬＬ）が用いられる。出力信号の蓄積されたデジタル位相（accumulated digital phase）を測定するため、ＤＰＬＬは、時間／デジタルコンバータ（ＴＤＣ：time-to-digital converter）と組み合わされたカウンタを使用し得る。このカウンタは、出力信号の周期で、蓄積された位相の整数部分をカウントし、他方でＴＤＣは、この蓄積された位相の端数部分を測定し得る。
【０００３】
一般的なＤＰＬＬ設計では、カウンタは通常、同期機構として実装され、例えば複数のＤ−Ｑフリップフロップが、ＤＰＬＬ出力信号の立ち上がりエッジ毎に同期してサンプリングされる。ＤＰＬＬは高周波数信号であり得るので、これに相応してこの同期機構は高い電力レベルを消費し得る。
【０００４】
従来の同期カウンタよりも消費電力が小さく、他方で設計が単純でロバストな新規なＤＰＬＬカウンタ設計が望まれるだろう。
【発明の概要】
【０００５】
本開示の側面は、入力信号の経過周期数のデジタル表示を生成する方法を提供し、該方法は、第１のＱ信号及び第１の相補Ｑ信号を生成するために、前記入力信号のトリガイベントで第１のＤ信号をサンプリングすることと、第２のＱ信号及び第２の相補Ｑ信号を生成するために、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングすることと、前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、参照信号のトリガイベントで前記第１のＱ信号をサンプリングすることと、前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングすることとを備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、前記第２の相補Ｑ信号は前記第２のＤ信号に結合される。
【０００６】
本開示の別の側面は、入力信号の経過周期数のデジタル表示を生成する装置を提供し、該装置は、第１のＱ信号及び第１の相補Ｑ信号を生成するために、前記入力信号のトリガイベントで第１のＤ信号をサンプリングするように構成された第１の信号サンプラと、第２のＱ信号及び第２の相補Ｑ信号を生成するために、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングするように構成された第２の信号サンプラと、前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、参照信号のトリガイベントで前記第１のＱ信号をサンプリングするように構成された第１の補助信号サンプラと、前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングするように構成された第２の補助信号サンプラとを備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、前記第２の相補Ｑ信号は前記第２のＤ信号に結合される。
【０００７】
本開示の更に別の側面は、入力信号の経過周期数のデジタル表示を生成する装置を提供し、該装置は、入力信号の前記経過周期数を非同期でカウントするカウント手段と、前記入力信号の前記経過周期数の前記デジタル表示を生成するため、前記カウント手段を適切な遅延でサンプリングするサンプリング手段とを備える。
【０００８】
本開示の更に別の側面は、入力信号の経過周期数のデジタル表示を生成するコンピュータプログラム製品を提供し、該製品は、第１のＱ信号及び第１の相補Ｑ信号を生成するために、コンピュータに対して、前記入力信号のトリガイベントで第１のＤ信号をサンプリングさせるためのコードと、第２のＱ信号及び第２の相補Ｑ信号を生成するために、コンピュータに対して、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングさせるためのコードと、前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、コンピュータに対して、参照信号のトリガイベントで前記第１のＱ信号をサンプリングさせるためのコードと、前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、コンピュータに対して、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングさせるためのコードとを備えるコンピュータ読み取り可能な媒体を備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、前記第２の相補Ｑ信号は前記第２のＤ信号に結合される。
【図面の簡単な説明】
【０００９】
【図１】図１は、従来のＤＰＬＬ１０の実装を示す。
【図２】図２は、動作時におけるＤＰＬＬ１０内の論理信号の例を示す。
【図３】図３は、図１のＤＰＬＬ１０におけるカウンタ１１８についての従来のカウンタ実装３００の例を示す。
【図４】図４は、図３に示す従来のカウンタ実装３００における論理信号の例を示す。
【図５】図５は、本開示に従った非同期カウンタの典型的な実施形態５００を示す。
【図６】図６は、図５に示す典型的な非同期カウンタの実装５００における論理信号の例を示す。
【図７】図７は、信号経路の遅延整合技術を用いて実装された図５に示す遅延モジュール５０２の典型的な実施形態７００を示す。
【図８】図８は、図７に示す典型的な遅延モジュール７００における論理信号の例を示す。
【図９】図９は、本開示に従った方法の典型的な実施形態を示す。
【発明を実施するための形態】
【００１０】
添付図面と共に以下で説明される詳細な説明は、本発明の典型的な実施形態の説明として意図され、本発明を実施出来る唯一の典型的な実施形態を示すことを意図したものではない。本説明全体で使用される用語「典型的」は、「例（example）、例証（instance）、または例示（illustration）として与えられること」を意味し、他の典型的な実施形態に対して必ずしも好適または有利であると解釈されるべきではない。詳細な説明は、本発明の典型的な実施形態の完全な理解を提供する目的で、具体的な詳細を含む。本発明の典型的な実施形態が、これらの具体的な詳細を有することなく実施し得ることが、当業者には明白であろう。ある例では、周知の構造及びデバイスは、本明細書に示された典型的な実施形態の新規性をあいまいにすることを避けるため、ブロック図の形で示される。
【００１１】
この明細書及び特許請求の範囲においては、ある要素が別の要素と「接続され（connected to）」または「結合され（coupled to）」として参照される場合には、それは別の要素と直接に接続または結合されても良いし、または間に介在する要素があっても良いことを理解するだろう。これに対して、要素が別の要素に「直接接続され」または「直接結合され」として参照される場合には、間に要素は介在しない。
【００１２】
図１は、従来のＤＰＬＬ１０の実装を示す。ＤＰＬＬ１０は、デジタル位相比較器１０２、デジタルループフィルタ１０６、デジタル制御発振器（ＤＣＯ）１１４、カウンタ１１８、時間／デジタルコンバータ（ＴＤＣ）１２０、較正乗算器（calibration multiplier）１２４、及び合成器（combiner）１２６を含む。
【００１３】
動作の間、ＤＣＯ１１４は、デジタル入力信号１１２ａによって制御される周波数を有する出力信号１１４ａを生成する。ＤＣＬＫとも示される出力信号１１４ａと、ＦＣＬＫとも示される参照信号１３０ａとは、カウンタ１１８及びＴＤＣ１２０に同時に供給される。一般的に、参照信号１３０ａの周波数は、出力信号１１４ａの周波数よりも低いだろう。カウンタ１１８及びＴＤＣ１２０は、参照時刻から経過したＤＣＯ出力信号１１４ａの周期の累積数を定期的に測定するように構成され、カウンタ１１８が経過周期数の整数部分（integer portion）をカウントし、ＴＤＣ１２０が端数部分（fractional portion）を測定する。ＴＤＣ出力信号１２０ａは更に、較正係数ｋｃ１２２で乗算され（１２４）、その後、カウンタ出力１１８ａと合成（combine）されて（１２６）、合成器出力信号１２６ａが形成される。合成器出力信号１２６ａは、ＤＣＯ出力信号１１４ａの、測定された、蓄積された位相（accumulated phase）を示す。
【００１４】
図１において、合成器出力信号１２６ａは蓄積されたターゲット位相１００ａと比較されて、位相比較器出力１０２ａが生成される。これはその後ループフィルタ１０６に与えられる。ループフィルタ出力１０６ａは利得素子（gain element）１１２に与えられて信号１１２ａが生成され、これは次にＤＣＯ出力信号１１４ａの周波数を制御するために供給される。
【００１５】
ＤＰＬＬ１０が、参照信号１３０ａに位相ロックされた出力信号１１４ａを生成することを、当業者は理解するだろう。
【００１６】
図１における従来のＤＰＬＬ１０の実装は、例示の目的のみのために示されていることに留意する。本開示の技術が、別の変わり得る図示せぬＤＰＬＬアーキテクチャに容易に適用し得ることを、当業者は理解するだろう。例えばＤＰＬＬ１０は、図１に示されていない更なるフィルタまたは利得素子を組み込んでも良い。更にＤＰＬＬ１０は、例えば当技術分野で良く知られた２点変調技術（two-point modulation techniques）を用いて、ＤＣＯ出力信号の位相、振幅、または周波数を変調する要素を更に組み込んでも良い。そのような典型的な実施形態は、本開示の範囲内にあると意図される。
【００１７】
図２は、動作時におけるＤＰＬＬ１０の論理信号の例を示す。図２において、ＤＣＯ出力信号１１４ａすなわちＤＣＬＫの例は、参照信号１３０ａすなわちＦＣＬＫと共に示されている。カウンタ出力信号１１８ａは、参照時刻ｔ＝ｔ０から経過したＤＣＬＫの周期の蓄積数の整数部分を示す。その一方で、較正されたＴＤＣ出力信号１２４ａは、ＦＣＬＫの各立ち上がりエッジで、ＦＣＬＫの立ち上がりエッジと、直前のＤＣＬＫの立ち上がりエッジとの間の経過時間（信号１１４ａの周期で示される）を示すように理解される。合成器出力信号１２６ａは、カウンタ出力信号１１８ａと、較正されたＴＤＣ出力信号１２４ａとを合成することにより、ＦＣＬＫの立ち上がりエッジで生成される。
【００１８】
例えば時刻ｔ＝ｔ１において、カウンタ出力信号１１８ａの値は３であり、較正されたＴＤＣ出力信号１２４ａの値は０．２５であり、これらを合成して、合成器出力信号１２６ａでのトータルの蓄積された位相として３．２５周期が生成される。同様に、時刻ｔ＝ｔ２では、カウンタ出力信号１１８ａの値は６であり、較正されたＴＤＣ出力信号１２４ａの値は０．５であり、これらを合成して、合成器出力信号１２６ａでのトータルの蓄積された位相として６．５周期が生成される。
【００１９】
図１及び２に示された合成器出力信号１２６ａ及びその他の信号は一般的に任意の単位で表され得ること、そして本開示の範囲は特定の単位の使用に限定されないこと、を当業者は理解するだろうことに留意する。例えば、信号１２６ａはＦＣＬＫの周期で表現され、または図２に示したまたは示されない任意の単位のスケーリングされたバージョンとして表現され得る。そのような典型的な実施形態は、本開示の範囲内にあると意図される。
【００２０】
図２の信号は例示のためのみに示され、本開示の範囲を、図示されたＤＣＬＫとＦＣＬＫの特定の関係に限定するものではないことに留意する。例えば、別の典型的な実施形態（図示せず）では、ＤＣＬＫ及びＦＣＬＫの相対的な周波数は、図示されたものと異なっていても良い。そのような典型的な実施形態は、本開示の範囲内であると意図される。
【００２１】
図３は、図１のＤＰＬＬ１０におけるカウンタ１１８の従来のカウンタ実装３００の例を示す。図３において、カウンタ３００は、ある時刻からのＤＣＬＫの経過周期の数の２進数表現を形成する複数のビットｄ０、ｄ１、ｄ２等を出力する。これらのビットを駆動するため、複数のＤ−Ｑフリップフロップ３０１及びロジックモジュール３５０は、ＤＣＬＫでの経過周期数の連続した算出（running tally）を続けるように構成されている。複数のフリップフロップ３０１内の各Ｄ−Ｑフリップフロップは参照番号３０１．ｎで示され、変数ｎは概して、複数の要素の中の各要素例へのインデックスである。より具体的には、Ｄ−Ｑフリップフロップ３０１は、Ｑ出力が全体で、２進数表示で、ある時刻におけるＤＣＬＫの周期経過数を示すカウンタフリップフロップとして構成されている。ロジックモジュール３５０は、Ｄ−Ｑフリップフロップ３０１の出力ビットをインクリメントするように構成されている。
【００２２】
図示する典型的な実施形態では、ロジックモジュール３５０は、Ｄ−Ｑフリップフロップ３０１のＱｂ（反転）出力を入力し、Ｑ（非反転）の対応する値を決定し、その値を例えば１ずつインクリメントする。ロジックモジュール３５０は、インクリメントされた値を、フリップフロップ３０１のＤ入力に戻し、これはＤＣＬＫの次の立ち上がりエッジで同期してサンプリングされる。具体的には、信号ＤＣＬＫは、フリップフロップ３０１のＣＬＫ入力（一般的に、各フリップフロップに横向きの三角として図示される）に与えられる。同様に、フリップフロップ３０１のＱ出力は、Ｄ−Ｑフリップフロップ３１０によってＦＣＬＫの立ち上がりエッジで同期してサンプリングされ、ビットｄ０、ｄ１、ｄ２等を生成する。
【００２３】
図４は、図３に示す従来のカウンタ実装３００における論理信号の例を示す。図４において、３０１．１、３０１．２、及び３０１．３を含む全てのＤ−Ｑフリップフロップ３０１のＤ入力は、後続するＤＣＬＫの立ち上がりエッジでサンプリングされて、各フリップフロップの出力Ｑ／Ｑｂを生成する。例えば時刻ｔ＝ｔ１では、対応するＤＣＬＫの立ち上がりエッジが、３０１．１（Ｑ）／３０１．１（Ｑｂ）につき０／１の値を生成し、３０１．２（Ｑ）／３０１．２（Ｑｂ）につき０／１の値を生成し、そして３０１．３（Ｑ）／３０１．３（Ｑｂ）につき０／１の値を生成する。時刻ｔ＝ｔ２では、対応するＤＣＬＫの立ち上がりエッジが、３０１．１（Ｑ）／３０１．１（Ｑｂ）につき１／０の値をサンプリングし、３０１．２（Ｑ）／３０１．２（Ｑｂ）につき０／１の値をサンプリングし、そして３０１．３（Ｑ）／３０１．３（Ｑｂ）につき０／１の値をサンプリングする。フリップフロップ３０１がＤＣＬＫの立ち上がりエッジで同期してサンプリングされた後、全てのＱ／Ｑｂ出力は、ほぼ同時に、すなわち、ＤＣＬＫの立ち上がりエッジの後の予め定められたクロック対出力時間（clock-to-output time）ｔｄの差で、一様に利用可能（available）となる。引き続き、Ｄ−Ｑフリップフロップ３０１のＱ／Ｑｂ出力は、フリップフロップ３１０を用いてＦＣＬＫの立ち上がりエッジで同期してサンプリングされ、ビットｄ０、ｄ１、ｄ２が生成される。例えば、時刻ｔ＝ｔＳでは、ＦＣＬＫの対応する立ち上がりエッジが、出力ｄ０／ｄ１／ｄ２につき、０／０／１の値をサンプリングする。
【００２４】
図３に示す同期カウンタ実装３００では、信号ＤＣＬＫは、複数のフリップフロップ３０１の各フリップフロップ３０１．ｎのＤ入力を駆動する必要があることを、当業者は理解するだろう。ＤＣＬＫが一般に高周波数信号であり得るほど、ＤＣＬＫのサイクル毎の全Ｄ−Ｑフリップフロップ３０１のＤ入力の駆動における電力消費は、対応して高くなり得る。カウンタ出力ｄ０、ｄ１、ｄ２等は、比較的遅い参照信号ＦＣＬＫの周期につき一度、ＤＰＬＬによってサンプルされるに過ぎないため、この電力消費は無駄であろう。
【００２５】
図５は、本開示に従った非同期カウンタの典型的な実施形態５００を示す。図５において、フリップフロップ５０１は直列に結合され、最初のフリップフロップ５０１．１のＣＬＫ入力は直接ＤＣＬＫに結合され、そして各フリップフロップ５０１．ｎのＱｂ出力信号は直後のフリップフロップ５０１．（ｎ＋１）のＣＬＫ入力に結合されている。更に、各フリップフロップ５０１．ｎのＱｂ出力信号は、同じフリップフロップのＤ入力にフィードバックされている。他方で、各フリップフロップ５０１．ｎのＱ出力信号は、複数のフリップフロップ５１０の対応するフリップフロップ５１０．ｎのＤ入力に結合されている。フリップフロップ５１０は、ＦＣＬＫの連続的に遅延されたバージョンＦＣＬＫ＿ｄ１、ＦＣＬＫ＿ｄ２等によってクロックされる。図示される典型的な実施形態では、ＦＣＬＫの遅延バージョンは、遅延モジュール５０２によって生成される。
【００２６】
各フリップフロップ５０１．ｎのＱｂ出力が同じフリップフロップのＤ入力へ戻って結合されることによって、各フリップフロップのＱ出力は、その対応するＣＬＫ入力の周波数でトグルすることを、当業者は理解するだろう。更に、各フリップフロップ５０１．ｎのＱｂ出力を、引き続くフリップフロップ５０１．（ｎ＋１）のＣＬＫ入力に結合することにより、示されたフリップフロップ５０１の構成を用いて２進数でのインクリメント動作が得られることを、当業者は理解するだろう。
【００２７】
フリップフロップ５０１の機能を説明するため、図６は、図５に示す典型的な非同期カウンタ実装５００の論理信号の例を示す。図６では、出力５０１．１（Ｑｂ）が、フリップフロップ５０１．１の入力５０１．１（Ｄ）に戻って結合されるということにより、最初のフリップフロップ５０１．１の相補出力５０１．１（Ｑ）／５０１．１（Ｑｂ）が、ＤＣＬＫの立ち上がりエッジ毎にトグルする様子が示されている。出力５０１．１（Ｑ）／５０１．１（Ｑｂ）は一様に、サンプリング信号ＤＣＬＫの立ち上がりエッジ後の予め定められたクロック対出力時間（clock-to-output time）ｔｄで利用可能（available）となる。他方で、フィードバック信号５０１．２（Ｑｂ）に基づく後続のフリップフロップ５０１．２へのＤ入力は、信号５０１．１（Ｑｂ）の立ち上がりエッジでサンプリングされ、相補出力５０１．２（Ｑ）／５０１．２（Ｑｂ）を生成する。出力５０１．２（Ｑ）及び５０１．２（Ｑｂ）は一様に、サンプリング信号５０１．１（Ｑｂ）の立ち上がりエッジ後の時間ｔｄ後、すなわち、等価的に、ＤＣＬＫの立ち上がりエッジ後の２×ｔｄ後、利用可能となる。同様に、各後続のフリップフロップ５０１．ｎへのＤ入力は、一様に信号５０１．（ｎ−１）（Ｑｂ）の立ち上がりエッジでサンプリングされ、相補出力５０１．ｎ（Ｑ）／５０１．ｎ（Ｑｂ）を生成する。概して、フリップフロップ５０１の非同期サンプリング構成により、各フリップフロップ５０１．ｎの出力５０１．ｎ（Ｑ）／５０１．ｎ（Ｑｂ）は、ＤＣＬＫの各立ち上がりエッジ後のおおよそｎ×ｔｄの期間で利用可能（available）となる。
【００２８】
非同期カウンタ５００につき、信号ＤＣＬＫはただ一つのフリップフロップ５０１．１のクロック入力を駆動しさえすれば良く、残りのフリップフロップ５０１．ｎ（ｎ≠１）についてのクロック入力は、直前のフリップフロップのＱｂ出力に基づくことに留意する。これは、図３に示した同期カウンタ３００とは対照的であり、同期カウンタ３００では、信号ＤＣＬＫは、複数のフリップフロップ３０１の全てのＣＬＫ入力を駆動する必要がある。各フリップフロップ５０１．ｎのＱｂ出力信号の周波数は、最大でもＤＣＬＫの周波数であるが（通常はＤＣＬＫの周波数よりも小さい）、フリップフロップ５０１は、図３に示す従来のカウンタ実装３００の複数のフリップフロップ３０１よりも消費電力が小さくなると考えられる。更に、先に述べたように、インクリメントロジックは、フリップフロップ５０１の構成内に直接組み込まれているので、カウンタ５００では別個のロジックモジュール３５０が必要無い。
【００２９】
上記のように、複数のフリップフロップ５０１の非同期の性質から、フリップフロップ５０１．ｎの出力信号が、ＤＣＬＫの立ち上がりエッジに対する様々な遅延で、サンプリングに使用可能となる。図５及び６は更に、遅延モジュール５０２を用いたフリップフロップ５０１の出力の非同期サンプリングを例示する。図５では、フリップフロップ５０１．１のＱ出力信号にＤ入力が結合されたフリップフロップ５１０．１は、参照信号ＦＣＬＫの立ち上がりエッジで、時刻ｔ＝ｔＦＣＬＫでサンプリングされ、第１の出力ビットｄ０を生成する。フリップフロップ５０１．２のＱ出力信号にＤ入力が結合されたフリップフロップ５１０．２は、ＦＣＬＫの遅延バージョンＦＣＬＫｄ１により、時刻ｔ＝ｔＦＣＬＫ＿ｄ１でサンプリングされ、第２の出力ビットｄ１を生成する。同様に、フリップフロップ５０１．３のＱ出力信号にＤ入力が結合されたフリップフロップ５１０．３は、ＦＣＬＫの遅延バージョンのＦＣＬＫ＿ｄ２により、時刻ｔ＝ｔＦＣＬＫ＿ｄ２でサンプリングされ、出力ビットｄ２を生成する。図６は、これらの信号のタイミングを示す。当業者は、開示された技術が、任意の数の出力ビットに適応する非同期カウンタを構成するように適用され得ることを理解するだろう。
【００３０】
図５及び６を参照して述べたように、遅延モジュール５０２は、安定するのに適切な時間をそれらが有した後にのみ、フリップフロップ５１０．ｎへのＤ入力信号がサンプリングされることを保証するように、順次増加された量だけＦＣＬＫを遅延させるように構成され得る。典型的な実施形態では、フリップフロップ５１０．ｎのＤ入力をサンプリングするため、ＦＣＬＫ信号は、予め算出された期間ｎ×ｔｄ_maxプラスいくらかのマージンだけ遅延され、ここでｔｄ_maxは、複数のフリップフロップにおける全フリップフロップ５０１．ｎのクロック対出力時間の最大値を示す。当業者は、ｔｄ_maxについての適切な値が、例えばコンピュータ回路シミュレーション及び／またはその他の方法から決定され得ることを理解するだろう。
【００３１】
上記のようなパラメータｔｄ_maxの値を予め算出する必要を避け、そして同期カウンタ設計のロバストさを向上させるため、遅延モジュール５０２は、本開示の更なる側面に従った信号経路遅延整合技術（signal path delay matching techniques）を用いて実装され得る。図７は、そのような信号経路遅延整合技術を用いて実装された、図５に示す遅延モジュール５０２の典型的な実施形態７００を示す。図７において、遅延モジュール７００は、直列に結合された複数のフリップフロップ７２０を組み込み、フリップフロップ７２０の遅延特性は、非同期カウンタ５００の対応するフリップフロップ５０１のそれに整合するように設計される。各フリップフロップ７２０．ｎのＱ出力は、直後のフリップフロップ７２０．（ｎ＋１）のＣＬＫ入力に結合される。各フリップフロップ７２０．ｎのＱ出力は更に、遅延を介して、同じフリップフロップ７２０．ｎのリセット（Ｒ）入力に結合される。図７において、遅延は、２つの直列に結合されたインバータ７４０．ｎａ及び７４０．ｎｂによって生成される。
【００３２】
各フリップフロップ７２０．ｎのＱ出力は更に、対応するＱ出力を遅延Ｔだけ遅延させる固定遅延素子７３０．ｎに結合される。各固定遅延素子７３０．ｎの出力は、遅延モジュール５０２によって生成されたＦＣＬＫの、一連の遅延バージョンとして供給され得る。例えば、図７に示すように、遅延素子７３０．２の出力はＦＣＬＫ＿ｄ１として供給され、他方で遅延素子７３０．３の出力はＦＣＬＫ＿ｄ２として供給され得る。
【００３３】
図８は、図７に示す典型的な遅延モジュール７００の論理信号の例を示す。図８において、図８において、フリップフロップ７２０．１のＱ出力信号における立ち上がりエッジは、参照信号ＦＣＬＫの対応する立ち上がりエッジに、適切な遅延ｔｄをもって、後に続くように理解される。フリップフロップ７２０．１のＱ出力信号は更に、期間Ｔだけ遅延されて、信号ＦＣＬＫ＿ｄ１を生成する。同様に、次のフリップフロップ７２０．２のＱ出力信号における立ち上がりエッジは、フリップフロップ７２０．１のＱ出力信号の立ち上がりエッジに、適切な遅延ｔｄをもって、後に続くように理解される。フリップフロップ７２０．２のＱ出力信号は更に期間Ｔだけ遅延されて、信号ＦＣＬＫ＿ｄ２を生成する。
【００３４】
典型的な実施形態では、期間Ｔは、カウンタ５００のフリップフロップ５０１の出力信号を安定化させることが可能な適切なタイミングマージンを持ってフリップフロップ５１０．ｎのサンプリングを可能にするよう選択され得る。
【００３５】
図９は、本開示に従った方法の典型的な実施形態を示す。本方法は、例示の目的のみのために示され、本開示の範囲を、明示的に開示された特定の方法に限定することを意味するものではない。
【００３６】
図９では、ステップ９００において方法は、入力信号のトリガイベントで第１のＤ信号をサンプリングして、第１のＱ／Ｑｂ出力を生成する。
【００３７】
ステップ９１０において方法は、第１のＱｂ出力のトリガイベントで第２のＤ信号をサンプリングして、第２のＱ／Ｑｂ出力を生成する。
【００３８】
ステップ９２０において方法は、参照信号のトリガイベントで第１のＱ出力をサンプリングして、入力信号の経過周期数のデジタル表示の第１のビットを生成する。
【００３９】
ステップ９３０において方法は、参照信号の第１の遅延バージョンのトリガイベントで第２のＱ出力をサンプリングして、デジタル表示の第２のビットを生成する。
【００４０】
当業者は、情報及び信号が任意の様々な異なる技術及び技法を使用して表されることを理解するであろう。例えば、上述の至る所で参照され得るデータ、指示、命令、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または粒子、光学場または粒子、またはその任意の組合せによって表され得る。
【００４１】
当業者は、本明細書に開示された典型的な実施形態に関連して述べられた様々な例示の論理ブロック、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または双方の組合せとして実施され得ることを認識するであろう。ハードウェア及びソフトウェアのこの互換性を明確に例証するために、様々な例示の要素部品、ブロック、モジュール、回路、及びステップは、一般にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアとして実施されるかソフトウェアとして実施されるかは、具体的なアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述された機能を特定の各アプリケーションのために様々な方法で実施するかもしれないが、そのような実施決定は本発明の典型的な実施形態の範囲から逸脱するものと解釈されるべきでない。
【００４２】
本明細書に開示された典型的な実施形態に関連して述べた様々な例示の論理ブロック、モジュール、及び回路は、本明細書で述べた機能を実行するために設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア部品、またはその任意の組合せによって制御され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代るものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、計算デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連係した１つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実施され得る。
【００４３】
本明細書に開示された典型的な実施形態に関連して述べられた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその二つの組合せにおいて具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的に書き込み可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去及び書き込み可能なＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形の任意の記録媒体に存在し得る。典型的な記録媒体は、プロセッサが記録媒体から情報を読出し、そして記録媒体へ情報を書込むことが出来るように、プロセッサへ結合され得る。あるいは、記録媒体はプロセッサへ一体化されても良い。プロセッサ及び記録媒体は、ＡＳＩＣ内にあっても良い。ＡＳＩＣは、ユーザ端末内にあっても良い。あるいは、プロセッサ及び記録媒体は、ユーザ端末においてディスクリート部品としてあっても良い。
【００４４】
１つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、その機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含む。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは光ディスク媒体、磁気ディスク媒体または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを運びまたは保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
【００４５】
開示された典型的な実施形態の上記説明は、当業者に本発明の製造及び使用を容易にするために与えられる。これらの典型的な実施形態への種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲または精神から逸脱することなく、その他の典型的な実施形態に適用され得る。よって、この発明は、本明細書に示された典型的な実施形態に限定されることを意図されないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
【技術分野】
【０００１】
この開示は、デジタル位相ロックループ（ＤＰＬＬ：digital phase-locked loop）における位相蓄積（phase accumulation）技術に関する。
【背景技術】
【０００２】
近年の通信回路では、既知の周波数を有する参照信号に位相ロックすることにより任意の周波数を有する出力信号を生成するために、デジタル位相ロックループ（ＤＰＬＬ）が用いられる。出力信号の蓄積されたデジタル位相（accumulated digital phase）を測定するため、ＤＰＬＬは、時間／デジタルコンバータ（ＴＤＣ：time-to-digital converter）と組み合わされたカウンタを使用し得る。このカウンタは、出力信号の周期で、蓄積された位相の整数部分をカウントし、他方でＴＤＣは、この蓄積された位相の端数部分を測定し得る。
【０００３】
一般的なＤＰＬＬ設計では、カウンタは通常、同期機構として実装され、例えば複数のＤ−Ｑフリップフロップが、ＤＰＬＬ出力信号の立ち上がりエッジ毎に同期してサンプリングされる。ＤＰＬＬは高周波数信号であり得るので、これに相応してこの同期機構は高い電力レベルを消費し得る。
【０００４】
従来の同期カウンタよりも消費電力が小さく、他方で設計が単純でロバストな新規なＤＰＬＬカウンタ設計が望まれるだろう。
【発明の概要】
【０００５】
本開示の側面は、入力信号の経過周期数のデジタル表示を生成する方法を提供し、該方法は、第１のＱ信号及び第１の相補Ｑ信号を生成するために、前記入力信号のトリガイベントで第１のＤ信号をサンプリングすることと、第２のＱ信号及び第２の相補Ｑ信号を生成するために、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングすることと、前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、参照信号のトリガイベントで前記第１のＱ信号をサンプリングすることと、前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングすることとを備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、前記第２の相補Ｑ信号は前記第２のＤ信号に結合される。
【０００６】
本開示の別の側面は、入力信号の経過周期数のデジタル表示を生成する装置を提供し、該装置は、第１のＱ信号及び第１の相補Ｑ信号を生成するために、前記入力信号のトリガイベントで第１のＤ信号をサンプリングするように構成された第１の信号サンプラと、第２のＱ信号及び第２の相補Ｑ信号を生成するために、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングするように構成された第２の信号サンプラと、前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、参照信号のトリガイベントで前記第１のＱ信号をサンプリングするように構成された第１の補助信号サンプラと、前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングするように構成された第２の補助信号サンプラとを備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、前記第２の相補Ｑ信号は前記第２のＤ信号に結合される。
【０００７】
本開示の更に別の側面は、入力信号の経過周期数のデジタル表示を生成する装置を提供し、該装置は、入力信号の前記経過周期数を非同期でカウントするカウント手段と、前記入力信号の前記経過周期数の前記デジタル表示を生成するため、前記カウント手段を適切な遅延でサンプリングするサンプリング手段とを備える。
【０００８】
本開示の更に別の側面は、入力信号の経過周期数のデジタル表示を生成するコンピュータプログラム製品を提供し、該製品は、第１のＱ信号及び第１の相補Ｑ信号を生成するために、コンピュータに対して、前記入力信号のトリガイベントで第１のＤ信号をサンプリングさせるためのコードと、第２のＱ信号及び第２の相補Ｑ信号を生成するために、コンピュータに対して、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングさせるためのコードと、前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、コンピュータに対して、参照信号のトリガイベントで前記第１のＱ信号をサンプリングさせるためのコードと、前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、コンピュータに対して、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングさせるためのコードとを備えるコンピュータ読み取り可能な媒体を備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、前記第２の相補Ｑ信号は前記第２のＤ信号に結合される。
【図面の簡単な説明】
【０００９】
【図１】図１は、従来のＤＰＬＬ１０の実装を示す。
【図２】図２は、動作時におけるＤＰＬＬ１０内の論理信号の例を示す。
【図３】図３は、図１のＤＰＬＬ１０におけるカウンタ１１８についての従来のカウンタ実装３００の例を示す。
【図４】図４は、図３に示す従来のカウンタ実装３００における論理信号の例を示す。
【図５】図５は、本開示に従った非同期カウンタの典型的な実施形態５００を示す。
【図６】図６は、図５に示す典型的な非同期カウンタの実装５００における論理信号の例を示す。
【図７】図７は、信号経路の遅延整合技術を用いて実装された図５に示す遅延モジュール５０２の典型的な実施形態７００を示す。
【図８】図８は、図７に示す典型的な遅延モジュール７００における論理信号の例を示す。
【図９】図９は、本開示に従った方法の典型的な実施形態を示す。
【発明を実施するための形態】
【００１０】
添付図面と共に以下で説明される詳細な説明は、本発明の典型的な実施形態の説明として意図され、本発明を実施出来る唯一の典型的な実施形態を示すことを意図したものではない。本説明全体で使用される用語「典型的」は、「例（example）、例証（instance）、または例示（illustration）として与えられること」を意味し、他の典型的な実施形態に対して必ずしも好適または有利であると解釈されるべきではない。詳細な説明は、本発明の典型的な実施形態の完全な理解を提供する目的で、具体的な詳細を含む。本発明の典型的な実施形態が、これらの具体的な詳細を有することなく実施し得ることが、当業者には明白であろう。ある例では、周知の構造及びデバイスは、本明細書に示された典型的な実施形態の新規性をあいまいにすることを避けるため、ブロック図の形で示される。
【００１１】
この明細書及び特許請求の範囲においては、ある要素が別の要素と「接続され（connected to）」または「結合され（coupled to）」として参照される場合には、それは別の要素と直接に接続または結合されても良いし、または間に介在する要素があっても良いことを理解するだろう。これに対して、要素が別の要素に「直接接続され」または「直接結合され」として参照される場合には、間に要素は介在しない。
【００１２】
図１は、従来のＤＰＬＬ１０の実装を示す。ＤＰＬＬ１０は、デジタル位相比較器１０２、デジタルループフィルタ１０６、デジタル制御発振器（ＤＣＯ）１１４、カウンタ１１８、時間／デジタルコンバータ（ＴＤＣ）１２０、較正乗算器（calibration multiplier）１２４、及び合成器（combiner）１２６を含む。
【００１３】
動作の間、ＤＣＯ１１４は、デジタル入力信号１１２ａによって制御される周波数を有する出力信号１１４ａを生成する。ＤＣＬＫとも示される出力信号１１４ａと、ＦＣＬＫとも示される参照信号１３０ａとは、カウンタ１１８及びＴＤＣ１２０に同時に供給される。一般的に、参照信号１３０ａの周波数は、出力信号１１４ａの周波数よりも低いだろう。カウンタ１１８及びＴＤＣ１２０は、参照時刻から経過したＤＣＯ出力信号１１４ａの周期の累積数を定期的に測定するように構成され、カウンタ１１８が経過周期数の整数部分（integer portion）をカウントし、ＴＤＣ１２０が端数部分（fractional portion）を測定する。ＴＤＣ出力信号１２０ａは更に、較正係数ｋｃ１２２で乗算され（１２４）、その後、カウンタ出力１１８ａと合成（combine）されて（１２６）、合成器出力信号１２６ａが形成される。合成器出力信号１２６ａは、ＤＣＯ出力信号１１４ａの、測定された、蓄積された位相（accumulated phase）を示す。
【００１４】
図１において、合成器出力信号１２６ａは蓄積されたターゲット位相１００ａと比較されて、位相比較器出力１０２ａが生成される。これはその後ループフィルタ１０６に与えられる。ループフィルタ出力１０６ａは利得素子（gain element）１１２に与えられて信号１１２ａが生成され、これは次にＤＣＯ出力信号１１４ａの周波数を制御するために供給される。
【００１５】
ＤＰＬＬ１０が、参照信号１３０ａに位相ロックされた出力信号１１４ａを生成することを、当業者は理解するだろう。
【００１６】
図１における従来のＤＰＬＬ１０の実装は、例示の目的のみのために示されていることに留意する。本開示の技術が、別の変わり得る図示せぬＤＰＬＬアーキテクチャに容易に適用し得ることを、当業者は理解するだろう。例えばＤＰＬＬ１０は、図１に示されていない更なるフィルタまたは利得素子を組み込んでも良い。更にＤＰＬＬ１０は、例えば当技術分野で良く知られた２点変調技術（two-point modulation techniques）を用いて、ＤＣＯ出力信号の位相、振幅、または周波数を変調する要素を更に組み込んでも良い。そのような典型的な実施形態は、本開示の範囲内にあると意図される。
【００１７】
図２は、動作時におけるＤＰＬＬ１０の論理信号の例を示す。図２において、ＤＣＯ出力信号１１４ａすなわちＤＣＬＫの例は、参照信号１３０ａすなわちＦＣＬＫと共に示されている。カウンタ出力信号１１８ａは、参照時刻ｔ＝ｔ０から経過したＤＣＬＫの周期の蓄積数の整数部分を示す。その一方で、較正されたＴＤＣ出力信号１２４ａは、ＦＣＬＫの各立ち上がりエッジで、ＦＣＬＫの立ち上がりエッジと、直前のＤＣＬＫの立ち上がりエッジとの間の経過時間（信号１１４ａの周期で示される）を示すように理解される。合成器出力信号１２６ａは、カウンタ出力信号１１８ａと、較正されたＴＤＣ出力信号１２４ａとを合成することにより、ＦＣＬＫの立ち上がりエッジで生成される。
【００１８】
例えば時刻ｔ＝ｔ１において、カウンタ出力信号１１８ａの値は３であり、較正されたＴＤＣ出力信号１２４ａの値は０．２５であり、これらを合成して、合成器出力信号１２６ａでのトータルの蓄積された位相として３．２５周期が生成される。同様に、時刻ｔ＝ｔ２では、カウンタ出力信号１１８ａの値は６であり、較正されたＴＤＣ出力信号１２４ａの値は０．５であり、これらを合成して、合成器出力信号１２６ａでのトータルの蓄積された位相として６．５周期が生成される。
【００１９】
図１及び２に示された合成器出力信号１２６ａ及びその他の信号は一般的に任意の単位で表され得ること、そして本開示の範囲は特定の単位の使用に限定されないこと、を当業者は理解するだろうことに留意する。例えば、信号１２６ａはＦＣＬＫの周期で表現され、または図２に示したまたは示されない任意の単位のスケーリングされたバージョンとして表現され得る。そのような典型的な実施形態は、本開示の範囲内にあると意図される。
【００２０】
図２の信号は例示のためのみに示され、本開示の範囲を、図示されたＤＣＬＫとＦＣＬＫの特定の関係に限定するものではないことに留意する。例えば、別の典型的な実施形態（図示せず）では、ＤＣＬＫ及びＦＣＬＫの相対的な周波数は、図示されたものと異なっていても良い。そのような典型的な実施形態は、本開示の範囲内であると意図される。
【００２１】
図３は、図１のＤＰＬＬ１０におけるカウンタ１１８の従来のカウンタ実装３００の例を示す。図３において、カウンタ３００は、ある時刻からのＤＣＬＫの経過周期の数の２進数表現を形成する複数のビットｄ０、ｄ１、ｄ２等を出力する。これらのビットを駆動するため、複数のＤ−Ｑフリップフロップ３０１及びロジックモジュール３５０は、ＤＣＬＫでの経過周期数の連続した算出（running tally）を続けるように構成されている。複数のフリップフロップ３０１内の各Ｄ−Ｑフリップフロップは参照番号３０１．ｎで示され、変数ｎは概して、複数の要素の中の各要素例へのインデックスである。より具体的には、Ｄ−Ｑフリップフロップ３０１は、Ｑ出力が全体で、２進数表示で、ある時刻におけるＤＣＬＫの周期経過数を示すカウンタフリップフロップとして構成されている。ロジックモジュール３５０は、Ｄ−Ｑフリップフロップ３０１の出力ビットをインクリメントするように構成されている。
【００２２】
図示する典型的な実施形態では、ロジックモジュール３５０は、Ｄ−Ｑフリップフロップ３０１のＱｂ（反転）出力を入力し、Ｑ（非反転）の対応する値を決定し、その値を例えば１ずつインクリメントする。ロジックモジュール３５０は、インクリメントされた値を、フリップフロップ３０１のＤ入力に戻し、これはＤＣＬＫの次の立ち上がりエッジで同期してサンプリングされる。具体的には、信号ＤＣＬＫは、フリップフロップ３０１のＣＬＫ入力（一般的に、各フリップフロップに横向きの三角として図示される）に与えられる。同様に、フリップフロップ３０１のＱ出力は、Ｄ−Ｑフリップフロップ３１０によってＦＣＬＫの立ち上がりエッジで同期してサンプリングされ、ビットｄ０、ｄ１、ｄ２等を生成する。
【００２３】
図４は、図３に示す従来のカウンタ実装３００における論理信号の例を示す。図４において、３０１．１、３０１．２、及び３０１．３を含む全てのＤ−Ｑフリップフロップ３０１のＤ入力は、後続するＤＣＬＫの立ち上がりエッジでサンプリングされて、各フリップフロップの出力Ｑ／Ｑｂを生成する。例えば時刻ｔ＝ｔ１では、対応するＤＣＬＫの立ち上がりエッジが、３０１．１（Ｑ）／３０１．１（Ｑｂ）につき０／１の値を生成し、３０１．２（Ｑ）／３０１．２（Ｑｂ）につき０／１の値を生成し、そして３０１．３（Ｑ）／３０１．３（Ｑｂ）につき０／１の値を生成する。時刻ｔ＝ｔ２では、対応するＤＣＬＫの立ち上がりエッジが、３０１．１（Ｑ）／３０１．１（Ｑｂ）につき１／０の値をサンプリングし、３０１．２（Ｑ）／３０１．２（Ｑｂ）につき０／１の値をサンプリングし、そして３０１．３（Ｑ）／３０１．３（Ｑｂ）につき０／１の値をサンプリングする。フリップフロップ３０１がＤＣＬＫの立ち上がりエッジで同期してサンプリングされた後、全てのＱ／Ｑｂ出力は、ほぼ同時に、すなわち、ＤＣＬＫの立ち上がりエッジの後の予め定められたクロック対出力時間（clock-to-output time）ｔｄの差で、一様に利用可能（available）となる。引き続き、Ｄ−Ｑフリップフロップ３０１のＱ／Ｑｂ出力は、フリップフロップ３１０を用いてＦＣＬＫの立ち上がりエッジで同期してサンプリングされ、ビットｄ０、ｄ１、ｄ２が生成される。例えば、時刻ｔ＝ｔＳでは、ＦＣＬＫの対応する立ち上がりエッジが、出力ｄ０／ｄ１／ｄ２につき、０／０／１の値をサンプリングする。
【００２４】
図３に示す同期カウンタ実装３００では、信号ＤＣＬＫは、複数のフリップフロップ３０１の各フリップフロップ３０１．ｎのＤ入力を駆動する必要があることを、当業者は理解するだろう。ＤＣＬＫが一般に高周波数信号であり得るほど、ＤＣＬＫのサイクル毎の全Ｄ−Ｑフリップフロップ３０１のＤ入力の駆動における電力消費は、対応して高くなり得る。カウンタ出力ｄ０、ｄ１、ｄ２等は、比較的遅い参照信号ＦＣＬＫの周期につき一度、ＤＰＬＬによってサンプルされるに過ぎないため、この電力消費は無駄であろう。
【００２５】
図５は、本開示に従った非同期カウンタの典型的な実施形態５００を示す。図５において、フリップフロップ５０１は直列に結合され、最初のフリップフロップ５０１．１のＣＬＫ入力は直接ＤＣＬＫに結合され、そして各フリップフロップ５０１．ｎのＱｂ出力信号は直後のフリップフロップ５０１．（ｎ＋１）のＣＬＫ入力に結合されている。更に、各フリップフロップ５０１．ｎのＱｂ出力信号は、同じフリップフロップのＤ入力にフィードバックされている。他方で、各フリップフロップ５０１．ｎのＱ出力信号は、複数のフリップフロップ５１０の対応するフリップフロップ５１０．ｎのＤ入力に結合されている。フリップフロップ５１０は、ＦＣＬＫの連続的に遅延されたバージョンＦＣＬＫ＿ｄ１、ＦＣＬＫ＿ｄ２等によってクロックされる。図示される典型的な実施形態では、ＦＣＬＫの遅延バージョンは、遅延モジュール５０２によって生成される。
【００２６】
各フリップフロップ５０１．ｎのＱｂ出力が同じフリップフロップのＤ入力へ戻って結合されることによって、各フリップフロップのＱ出力は、その対応するＣＬＫ入力の周波数でトグルすることを、当業者は理解するだろう。更に、各フリップフロップ５０１．ｎのＱｂ出力を、引き続くフリップフロップ５０１．（ｎ＋１）のＣＬＫ入力に結合することにより、示されたフリップフロップ５０１の構成を用いて２進数でのインクリメント動作が得られることを、当業者は理解するだろう。
【００２７】
フリップフロップ５０１の機能を説明するため、図６は、図５に示す典型的な非同期カウンタ実装５００の論理信号の例を示す。図６では、出力５０１．１（Ｑｂ）が、フリップフロップ５０１．１の入力５０１．１（Ｄ）に戻って結合されるということにより、最初のフリップフロップ５０１．１の相補出力５０１．１（Ｑ）／５０１．１（Ｑｂ）が、ＤＣＬＫの立ち上がりエッジ毎にトグルする様子が示されている。出力５０１．１（Ｑ）／５０１．１（Ｑｂ）は一様に、サンプリング信号ＤＣＬＫの立ち上がりエッジ後の予め定められたクロック対出力時間（clock-to-output time）ｔｄで利用可能（available）となる。他方で、フィードバック信号５０１．２（Ｑｂ）に基づく後続のフリップフロップ５０１．２へのＤ入力は、信号５０１．１（Ｑｂ）の立ち上がりエッジでサンプリングされ、相補出力５０１．２（Ｑ）／５０１．２（Ｑｂ）を生成する。出力５０１．２（Ｑ）及び５０１．２（Ｑｂ）は一様に、サンプリング信号５０１．１（Ｑｂ）の立ち上がりエッジ後の時間ｔｄ後、すなわち、等価的に、ＤＣＬＫの立ち上がりエッジ後の２×ｔｄ後、利用可能となる。同様に、各後続のフリップフロップ５０１．ｎへのＤ入力は、一様に信号５０１．（ｎ−１）（Ｑｂ）の立ち上がりエッジでサンプリングされ、相補出力５０１．ｎ（Ｑ）／５０１．ｎ（Ｑｂ）を生成する。概して、フリップフロップ５０１の非同期サンプリング構成により、各フリップフロップ５０１．ｎの出力５０１．ｎ（Ｑ）／５０１．ｎ（Ｑｂ）は、ＤＣＬＫの各立ち上がりエッジ後のおおよそｎ×ｔｄの期間で利用可能（available）となる。
【００２８】
非同期カウンタ５００につき、信号ＤＣＬＫはただ一つのフリップフロップ５０１．１のクロック入力を駆動しさえすれば良く、残りのフリップフロップ５０１．ｎ（ｎ≠１）についてのクロック入力は、直前のフリップフロップのＱｂ出力に基づくことに留意する。これは、図３に示した同期カウンタ３００とは対照的であり、同期カウンタ３００では、信号ＤＣＬＫは、複数のフリップフロップ３０１の全てのＣＬＫ入力を駆動する必要がある。各フリップフロップ５０１．ｎのＱｂ出力信号の周波数は、最大でもＤＣＬＫの周波数であるが（通常はＤＣＬＫの周波数よりも小さい）、フリップフロップ５０１は、図３に示す従来のカウンタ実装３００の複数のフリップフロップ３０１よりも消費電力が小さくなると考えられる。更に、先に述べたように、インクリメントロジックは、フリップフロップ５０１の構成内に直接組み込まれているので、カウンタ５００では別個のロジックモジュール３５０が必要無い。
【００２９】
上記のように、複数のフリップフロップ５０１の非同期の性質から、フリップフロップ５０１．ｎの出力信号が、ＤＣＬＫの立ち上がりエッジに対する様々な遅延で、サンプリングに使用可能となる。図５及び６は更に、遅延モジュール５０２を用いたフリップフロップ５０１の出力の非同期サンプリングを例示する。図５では、フリップフロップ５０１．１のＱ出力信号にＤ入力が結合されたフリップフロップ５１０．１は、参照信号ＦＣＬＫの立ち上がりエッジで、時刻ｔ＝ｔＦＣＬＫでサンプリングされ、第１の出力ビットｄ０を生成する。フリップフロップ５０１．２のＱ出力信号にＤ入力が結合されたフリップフロップ５１０．２は、ＦＣＬＫの遅延バージョンＦＣＬＫｄ１により、時刻ｔ＝ｔＦＣＬＫ＿ｄ１でサンプリングされ、第２の出力ビットｄ１を生成する。同様に、フリップフロップ５０１．３のＱ出力信号にＤ入力が結合されたフリップフロップ５１０．３は、ＦＣＬＫの遅延バージョンのＦＣＬＫ＿ｄ２により、時刻ｔ＝ｔＦＣＬＫ＿ｄ２でサンプリングされ、出力ビットｄ２を生成する。図６は、これらの信号のタイミングを示す。当業者は、開示された技術が、任意の数の出力ビットに適応する非同期カウンタを構成するように適用され得ることを理解するだろう。
【００３０】
図５及び６を参照して述べたように、遅延モジュール５０２は、安定するのに適切な時間をそれらが有した後にのみ、フリップフロップ５１０．ｎへのＤ入力信号がサンプリングされることを保証するように、順次増加された量だけＦＣＬＫを遅延させるように構成され得る。典型的な実施形態では、フリップフロップ５１０．ｎのＤ入力をサンプリングするため、ＦＣＬＫ信号は、予め算出された期間ｎ×ｔｄ_maxプラスいくらかのマージンだけ遅延され、ここでｔｄ_maxは、複数のフリップフロップにおける全フリップフロップ５０１．ｎのクロック対出力時間の最大値を示す。当業者は、ｔｄ_maxについての適切な値が、例えばコンピュータ回路シミュレーション及び／またはその他の方法から決定され得ることを理解するだろう。
【００３１】
上記のようなパラメータｔｄ_maxの値を予め算出する必要を避け、そして同期カウンタ設計のロバストさを向上させるため、遅延モジュール５０２は、本開示の更なる側面に従った信号経路遅延整合技術（signal path delay matching techniques）を用いて実装され得る。図７は、そのような信号経路遅延整合技術を用いて実装された、図５に示す遅延モジュール５０２の典型的な実施形態７００を示す。図７において、遅延モジュール７００は、直列に結合された複数のフリップフロップ７２０を組み込み、フリップフロップ７２０の遅延特性は、非同期カウンタ５００の対応するフリップフロップ５０１のそれに整合するように設計される。各フリップフロップ７２０．ｎのＱ出力は、直後のフリップフロップ７２０．（ｎ＋１）のＣＬＫ入力に結合される。各フリップフロップ７２０．ｎのＱ出力は更に、遅延を介して、同じフリップフロップ７２０．ｎのリセット（Ｒ）入力に結合される。図７において、遅延は、２つの直列に結合されたインバータ７４０．ｎａ及び７４０．ｎｂによって生成される。
【００３２】
各フリップフロップ７２０．ｎのＱ出力は更に、対応するＱ出力を遅延Ｔだけ遅延させる固定遅延素子７３０．ｎに結合される。各固定遅延素子７３０．ｎの出力は、遅延モジュール５０２によって生成されたＦＣＬＫの、一連の遅延バージョンとして供給され得る。例えば、図７に示すように、遅延素子７３０．２の出力はＦＣＬＫ＿ｄ１として供給され、他方で遅延素子７３０．３の出力はＦＣＬＫ＿ｄ２として供給され得る。
【００３３】
図８は、図７に示す典型的な遅延モジュール７００の論理信号の例を示す。図８において、図８において、フリップフロップ７２０．１のＱ出力信号における立ち上がりエッジは、参照信号ＦＣＬＫの対応する立ち上がりエッジに、適切な遅延ｔｄをもって、後に続くように理解される。フリップフロップ７２０．１のＱ出力信号は更に、期間Ｔだけ遅延されて、信号ＦＣＬＫ＿ｄ１を生成する。同様に、次のフリップフロップ７２０．２のＱ出力信号における立ち上がりエッジは、フリップフロップ７２０．１のＱ出力信号の立ち上がりエッジに、適切な遅延ｔｄをもって、後に続くように理解される。フリップフロップ７２０．２のＱ出力信号は更に期間Ｔだけ遅延されて、信号ＦＣＬＫ＿ｄ２を生成する。
【００３４】
典型的な実施形態では、期間Ｔは、カウンタ５００のフリップフロップ５０１の出力信号を安定化させることが可能な適切なタイミングマージンを持ってフリップフロップ５１０．ｎのサンプリングを可能にするよう選択され得る。
【００３５】
図９は、本開示に従った方法の典型的な実施形態を示す。本方法は、例示の目的のみのために示され、本開示の範囲を、明示的に開示された特定の方法に限定することを意味するものではない。
【００３６】
図９では、ステップ９００において方法は、入力信号のトリガイベントで第１のＤ信号をサンプリングして、第１のＱ／Ｑｂ出力を生成する。
【００３７】
ステップ９１０において方法は、第１のＱｂ出力のトリガイベントで第２のＤ信号をサンプリングして、第２のＱ／Ｑｂ出力を生成する。
【００３８】
ステップ９２０において方法は、参照信号のトリガイベントで第１のＱ出力をサンプリングして、入力信号の経過周期数のデジタル表示の第１のビットを生成する。
【００３９】
ステップ９３０において方法は、参照信号の第１の遅延バージョンのトリガイベントで第２のＱ出力をサンプリングして、デジタル表示の第２のビットを生成する。
【００４０】
当業者は、情報及び信号が任意の様々な異なる技術及び技法を使用して表されることを理解するであろう。例えば、上述の至る所で参照され得るデータ、指示、命令、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または粒子、光学場または粒子、またはその任意の組合せによって表され得る。
【００４１】
当業者は、本明細書に開示された典型的な実施形態に関連して述べられた様々な例示の論理ブロック、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または双方の組合せとして実施され得ることを認識するであろう。ハードウェア及びソフトウェアのこの互換性を明確に例証するために、様々な例示の要素部品、ブロック、モジュール、回路、及びステップは、一般にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアとして実施されるかソフトウェアとして実施されるかは、具体的なアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述された機能を特定の各アプリケーションのために様々な方法で実施するかもしれないが、そのような実施決定は本発明の典型的な実施形態の範囲から逸脱するものと解釈されるべきでない。
【００４２】
本明細書に開示された典型的な実施形態に関連して述べた様々な例示の論理ブロック、モジュール、及び回路は、本明細書で述べた機能を実行するために設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア部品、またはその任意の組合せによって制御され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代るものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、計算デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連係した１つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実施され得る。
【００４３】
本明細書に開示された典型的な実施形態に関連して述べられた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその二つの組合せにおいて具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的に書き込み可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去及び書き込み可能なＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形の任意の記録媒体に存在し得る。典型的な記録媒体は、プロセッサが記録媒体から情報を読出し、そして記録媒体へ情報を書込むことが出来るように、プロセッサへ結合され得る。あるいは、記録媒体はプロセッサへ一体化されても良い。プロセッサ及び記録媒体は、ＡＳＩＣ内にあっても良い。ＡＳＩＣは、ユーザ端末内にあっても良い。あるいは、プロセッサ及び記録媒体は、ユーザ端末においてディスクリート部品としてあっても良い。
【００４４】
１つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、その機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含む。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは光ディスク媒体、磁気ディスク媒体または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを運びまたは保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
【００４５】
開示された典型的な実施形態の上記説明は、当業者に本発明の製造及び使用を容易にするために与えられる。これらの典型的な実施形態への種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲または精神から逸脱することなく、その他の典型的な実施形態に適用され得る。よって、この発明は、本明細書に示された典型的な実施形態に限定されることを意図されないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
【特許請求の範囲】
【請求項１】
入力信号の経過周期数のデジタル表示を生成する方法であって、該方法は、
第１のＱ信号及び第１の相補Ｑ信号を生成するために、前記入力信号のトリガイベントで第１のＤ信号をサンプリングすることと、
第２のＱ信号及び第２の相補Ｑ信号を生成するために、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、参照信号のトリガイベントで前記第１のＱ信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングすることと
を備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、
前記第２の相補Ｑ信号は前記第２のＤ信号に結合される、方法。
【請求項２】
前記入力信号の前記周期数の前記デジタル表示における複数のビットにつき、
第ｎのＱ信号及び第ｎの相補Ｑ信号を生成するために、第（ｎ−１）の相補Ｑ信号のトリガイベントで第ｎのＤ信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第ｎのビットを生成するために、前記参照信号の第（ｎ−１）の遅延バージョンのトリガイベントで前記第ｎのＱ信号をサンプリングすることと
を更に備え、前記第ｎの相補Ｑ信号は前記第ｎのＤ信号に結合され、
ｎは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、ｎは３以上である、請求項１の方法。
【請求項３】
各信号の前記トリガイベントは、該信号の立ち上がりエッジである、請求項１の方法。
【請求項４】
前記入力信号は、デジタル位相ロックループにおけるデジタル制御発振器（ＤＣＯ：digitally-controlled oscillator）の出力信号であり、
前記経過周期数は、前記ＤＣＯ出力信号の蓄積された位相（accumulated phase）の整数部分を示す、請求項１の方法。
【請求項５】
前記参照信号の前記第１の遅延バージョンは、前記参照信号に関して、固定された遅延だけ遅延される、請求項１の方法。
【請求項６】
第１の遅延Ｑ信号を生成するために、前記参照信号のトリガイベントで静的（static）論理信号をサンプリングすることと、
前記参照信号の前記第１の遅延バージョンを生成するために、前記第１の遅延Ｑ信号を第１の所定の遅延だけ遅延させることと、
前記第１の遅延Ｑ信号の遅延バージョンのトリガイベントで、前記第１の遅延Ｑ信号をリセットすることと
を更に備える請求項１の方法。
【請求項７】
前記静的な論理信号は、論理HIGHである、請求項６の方法。
【請求項８】
前記入力信号の前記周期数の前記デジタル表示における複数のビットにつき、
第ｎのＱ信号及び第ｎの相補Ｑ信号を生成するために、第（ｎ−１）の相補Ｑ信号のトリガイベントで第ｎのＤ信号をサンプリングするステップと、
前記入力信号の前記周期数の前記デジタル表示の第ｎのビットを生成するために、前記参照信号の第（ｎ−１）の遅延バージョンのトリガイベントで前記第ｎのＱ信号をサンプリングするステップと
を繰り返すこと、を更に備え、前記第ｎの相補Ｑ信号は前記第ｎのＤ信号に結合され、
ｎは、前記入力信号の前記周期数の前記デジタル表示における前記ビットのインデックスであり、ｎは３以上であり、前記方法は、
第ｎの遅延Ｑ信号を生成するために、第（ｎ−１）の遅延Ｑ信号のトリガイベントで静的（static）論理信号をサンプリングすることと、
前記参照信号の前記第ｎの遅延バージョンを生成するために、前記第ｎの遅延Ｑ信号を第ｎの所定の遅延だけ遅延させることと、
前記第ｎの遅延Ｑ信号の遅延バージョンのトリガイベントで、前記第ｎの遅延Ｑ信号をリセットすることと
を更に備える、請求項６の方法。
【請求項９】
入力信号の経過周期数のデジタル表示を生成する装置であって、該装置は、
第１のＱ信号及び第１の相補Ｑ信号を生成するために、前記入力信号のトリガイベントで第１のＤ信号をサンプリングするように構成された第１の信号サンプラと、
第２のＱ信号及び第２の相補Ｑ信号を生成するために、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングするように構成された第２の信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、参照信号のトリガイベントで前記第１のＱ信号をサンプリングするように構成された第１の補助信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングするように構成された第２の補助信号サンプラと
を備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、
前記第２の相補Ｑ信号は前記第２のＤ信号に結合される、装置。
【請求項１０】
各信号サンプラは、Ｄ−Ｑフリップフロップを備える、請求項９の装置。
【請求項１１】
各信号の前記トリガイベントは、該信号の立ち上がりエッジである、請求項９の装置。
【請求項１２】
第ｎのＱ信号及び第ｎの相補Ｑ信号を生成するために、第（ｎ−１）の相補Ｑ信号のトリガイベントで第ｎのＤ信号をサンプリングするように構成された第ｎの信号サンプラと、
前記入力信号の前記周期数の前記デジタル表示の第ｎのビットを生成するために、前記参照信号の第（ｎ−１）の遅延バージョンのトリガイベントで前記第ｎのＱ信号をサンプリングするように構成された第ｎの補助信号サンプラと
を更に備え、前記第ｎの相補Ｑ信号は前記第ｎのＤ信号に結合され、
ｎは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、ｎは３以上である、請求項９の装置。
【請求項１３】
前記入力信号は、デジタル位相ロックループにおけるデジタル制御発振器（ＤＣＯ：digitally-controlled oscillator）の出力信号であり、
前記経過周期数は、前記ＤＣＯ出力信号の蓄積された位相（accumulated phase）の整数部分を示す、請求項９の装置。
【請求項１４】
前記参照信号の前記第１の遅延バージョンは、前記参照信号に関して、固定された遅延だけ遅延される、請求項９の装置。
【請求項１５】
整合遅延サンプリングライン（matched delay sampling line）を更に備え、該整合遅延サンプリングラインは、
第１の遅延Ｑ信号を生成するために、前記参照信号のトリガイベントで静的（static）論理信号をサンプリングするように構成された第１の整合サンプラ（matched sampler）と、
前記参照信号の前記第１の遅延バージョンを生成するために、前記第１の遅延Ｑ信号を第１の所定の遅延だけ遅延させる第１の遅延素子と
を更に備え、
前記第１の遅延Ｑ信号は、前記第１の遅延Ｑ信号の遅延バージョンのトリガイベントでリセットされる、請求項９の装置。
【請求項１６】
前記静的な論理信号は、論理HIGHである、請求項１５の装置。
【請求項１７】
第ｎのＱ信号及び第ｎの相補Ｑ信号を生成するために、第（ｎ−１）の相補Ｑ信号のトリガイベントで第ｎのＤ信号をサンプリングするように構成された第ｎの信号サンプラと、
前記入力信号の前記周期数の前記デジタル表示の第ｎのビットを生成するために、前記参照信号の第（ｎ−１）の遅延バージョンのトリガイベントで前記第ｎのＱ信号をサンプリングするように構成された第ｎの補助信号サンプラと
を更に備え、前記第ｎの相補Ｑ信号は前記第ｎのＤ信号に結合され、
ｎは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、ｎは３以上であり、前記整合遅延ラインは、
第ｎの遅延Ｑ信号を生成するために、第（ｎ−１）の遅延Ｑ信号のトリガイベントで静的（static）論理信号をサンプリングするように構成された第（ｎ−１）の遅延ラインサンプラと、
前記参照信号の前記第ｎの遅延バージョンを生成するために、前記第ｎの遅延Ｑ信号を第ｎの所定の遅延だけ遅延させる第（ｎ−１）の遅延素子と
を更に備え、前記第ｎの遅延Ｑ信号は、前記第ｎの遅延Ｑ信号の遅延バージョンのトリガイベントでリセットされる、請求項１５の装置。
【請求項１８】
入力信号の経過周期数のデジタル表示を生成する装置であって、該装置は、
入力信号の前記経過周期数を非同期でカウントするカウント手段と、
前記入力信号の前記経過周期数の前記デジタル表示を生成するため、前記カウント手段を適切な遅延でサンプリングするサンプリング手段と
を備える装置。
【請求項１９】
入力信号の経過周期数のデジタル表示を生成するコンピュータプログラム製品であって、該製品は、
第１のＱ信号及び第１の相補Ｑ信号を生成するために、コンピュータに対して、前記入力信号のトリガイベントで第１のＤ信号をサンプリングさせるためのコードと、
第２のＱ信号及び第２の相補Ｑ信号を生成するために、コンピュータに対して、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングさせるためのコードと、
前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、コンピュータに対して、参照信号のトリガイベントで前記第１のＱ信号をサンプリングさせるためのコードと、
前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、コンピュータに対して、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングさせるためのコードと
を備えるコンピュータ読み取り可能な媒体を備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、前記第２の相補Ｑ信号は前記第２のＤ信号に結合される、製品。
【請求項１】
入力信号の経過周期数のデジタル表示を生成する方法であって、該方法は、
第１のＱ信号及び第１の相補Ｑ信号を生成するために、前記入力信号のトリガイベントで第１のＤ信号をサンプリングすることと、
第２のＱ信号及び第２の相補Ｑ信号を生成するために、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、参照信号のトリガイベントで前記第１のＱ信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングすることと
を備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、
前記第２の相補Ｑ信号は前記第２のＤ信号に結合される、方法。
【請求項２】
前記入力信号の前記周期数の前記デジタル表示における複数のビットにつき、
第ｎのＱ信号及び第ｎの相補Ｑ信号を生成するために、第（ｎ−１）の相補Ｑ信号のトリガイベントで第ｎのＤ信号をサンプリングすることと、
前記入力信号の前記経過周期数の前記デジタル表示の第ｎのビットを生成するために、前記参照信号の第（ｎ−１）の遅延バージョンのトリガイベントで前記第ｎのＱ信号をサンプリングすることと
を更に備え、前記第ｎの相補Ｑ信号は前記第ｎのＤ信号に結合され、
ｎは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、ｎは３以上である、請求項１の方法。
【請求項３】
各信号の前記トリガイベントは、該信号の立ち上がりエッジである、請求項１の方法。
【請求項４】
前記入力信号は、デジタル位相ロックループにおけるデジタル制御発振器（ＤＣＯ：digitally-controlled oscillator）の出力信号であり、
前記経過周期数は、前記ＤＣＯ出力信号の蓄積された位相（accumulated phase）の整数部分を示す、請求項１の方法。
【請求項５】
前記参照信号の前記第１の遅延バージョンは、前記参照信号に関して、固定された遅延だけ遅延される、請求項１の方法。
【請求項６】
第１の遅延Ｑ信号を生成するために、前記参照信号のトリガイベントで静的（static）論理信号をサンプリングすることと、
前記参照信号の前記第１の遅延バージョンを生成するために、前記第１の遅延Ｑ信号を第１の所定の遅延だけ遅延させることと、
前記第１の遅延Ｑ信号の遅延バージョンのトリガイベントで、前記第１の遅延Ｑ信号をリセットすることと
を更に備える請求項１の方法。
【請求項７】
前記静的な論理信号は、論理HIGHである、請求項６の方法。
【請求項８】
前記入力信号の前記周期数の前記デジタル表示における複数のビットにつき、
第ｎのＱ信号及び第ｎの相補Ｑ信号を生成するために、第（ｎ−１）の相補Ｑ信号のトリガイベントで第ｎのＤ信号をサンプリングするステップと、
前記入力信号の前記周期数の前記デジタル表示の第ｎのビットを生成するために、前記参照信号の第（ｎ−１）の遅延バージョンのトリガイベントで前記第ｎのＱ信号をサンプリングするステップと
を繰り返すこと、を更に備え、前記第ｎの相補Ｑ信号は前記第ｎのＤ信号に結合され、
ｎは、前記入力信号の前記周期数の前記デジタル表示における前記ビットのインデックスであり、ｎは３以上であり、前記方法は、
第ｎの遅延Ｑ信号を生成するために、第（ｎ−１）の遅延Ｑ信号のトリガイベントで静的（static）論理信号をサンプリングすることと、
前記参照信号の前記第ｎの遅延バージョンを生成するために、前記第ｎの遅延Ｑ信号を第ｎの所定の遅延だけ遅延させることと、
前記第ｎの遅延Ｑ信号の遅延バージョンのトリガイベントで、前記第ｎの遅延Ｑ信号をリセットすることと
を更に備える、請求項６の方法。
【請求項９】
入力信号の経過周期数のデジタル表示を生成する装置であって、該装置は、
第１のＱ信号及び第１の相補Ｑ信号を生成するために、前記入力信号のトリガイベントで第１のＤ信号をサンプリングするように構成された第１の信号サンプラと、
第２のＱ信号及び第２の相補Ｑ信号を生成するために、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングするように構成された第２の信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、参照信号のトリガイベントで前記第１のＱ信号をサンプリングするように構成された第１の補助信号サンプラと、
前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングするように構成された第２の補助信号サンプラと
を備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、
前記第２の相補Ｑ信号は前記第２のＤ信号に結合される、装置。
【請求項１０】
各信号サンプラは、Ｄ−Ｑフリップフロップを備える、請求項９の装置。
【請求項１１】
各信号の前記トリガイベントは、該信号の立ち上がりエッジである、請求項９の装置。
【請求項１２】
第ｎのＱ信号及び第ｎの相補Ｑ信号を生成するために、第（ｎ−１）の相補Ｑ信号のトリガイベントで第ｎのＤ信号をサンプリングするように構成された第ｎの信号サンプラと、
前記入力信号の前記周期数の前記デジタル表示の第ｎのビットを生成するために、前記参照信号の第（ｎ−１）の遅延バージョンのトリガイベントで前記第ｎのＱ信号をサンプリングするように構成された第ｎの補助信号サンプラと
を更に備え、前記第ｎの相補Ｑ信号は前記第ｎのＤ信号に結合され、
ｎは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、ｎは３以上である、請求項９の装置。
【請求項１３】
前記入力信号は、デジタル位相ロックループにおけるデジタル制御発振器（ＤＣＯ：digitally-controlled oscillator）の出力信号であり、
前記経過周期数は、前記ＤＣＯ出力信号の蓄積された位相（accumulated phase）の整数部分を示す、請求項９の装置。
【請求項１４】
前記参照信号の前記第１の遅延バージョンは、前記参照信号に関して、固定された遅延だけ遅延される、請求項９の装置。
【請求項１５】
整合遅延サンプリングライン（matched delay sampling line）を更に備え、該整合遅延サンプリングラインは、
第１の遅延Ｑ信号を生成するために、前記参照信号のトリガイベントで静的（static）論理信号をサンプリングするように構成された第１の整合サンプラ（matched sampler）と、
前記参照信号の前記第１の遅延バージョンを生成するために、前記第１の遅延Ｑ信号を第１の所定の遅延だけ遅延させる第１の遅延素子と
を更に備え、
前記第１の遅延Ｑ信号は、前記第１の遅延Ｑ信号の遅延バージョンのトリガイベントでリセットされる、請求項９の装置。
【請求項１６】
前記静的な論理信号は、論理HIGHである、請求項１５の装置。
【請求項１７】
第ｎのＱ信号及び第ｎの相補Ｑ信号を生成するために、第（ｎ−１）の相補Ｑ信号のトリガイベントで第ｎのＤ信号をサンプリングするように構成された第ｎの信号サンプラと、
前記入力信号の前記周期数の前記デジタル表示の第ｎのビットを生成するために、前記参照信号の第（ｎ−１）の遅延バージョンのトリガイベントで前記第ｎのＱ信号をサンプリングするように構成された第ｎの補助信号サンプラと
を更に備え、前記第ｎの相補Ｑ信号は前記第ｎのＤ信号に結合され、
ｎは、前記入力信号の前記経過周期数の前記デジタル表示における前記ビットのインデックスであり、ｎは３以上であり、前記整合遅延ラインは、
第ｎの遅延Ｑ信号を生成するために、第（ｎ−１）の遅延Ｑ信号のトリガイベントで静的（static）論理信号をサンプリングするように構成された第（ｎ−１）の遅延ラインサンプラと、
前記参照信号の前記第ｎの遅延バージョンを生成するために、前記第ｎの遅延Ｑ信号を第ｎの所定の遅延だけ遅延させる第（ｎ−１）の遅延素子と
を更に備え、前記第ｎの遅延Ｑ信号は、前記第ｎの遅延Ｑ信号の遅延バージョンのトリガイベントでリセットされる、請求項１５の装置。
【請求項１８】
入力信号の経過周期数のデジタル表示を生成する装置であって、該装置は、
入力信号の前記経過周期数を非同期でカウントするカウント手段と、
前記入力信号の前記経過周期数の前記デジタル表示を生成するため、前記カウント手段を適切な遅延でサンプリングするサンプリング手段と
を備える装置。
【請求項１９】
入力信号の経過周期数のデジタル表示を生成するコンピュータプログラム製品であって、該製品は、
第１のＱ信号及び第１の相補Ｑ信号を生成するために、コンピュータに対して、前記入力信号のトリガイベントで第１のＤ信号をサンプリングさせるためのコードと、
第２のＱ信号及び第２の相補Ｑ信号を生成するために、コンピュータに対して、前記第１の相補Ｑ信号のトリガイベントで第２のＤ信号をサンプリングさせるためのコードと、
前記入力信号の前記経過周期数の前記デジタル表示の第１のビットを生成するために、コンピュータに対して、参照信号のトリガイベントで前記第１のＱ信号をサンプリングさせるためのコードと、
前記入力信号の前記経過周期数の前記デジタル表示の第２のビットを生成するために、コンピュータに対して、前記参照信号の第１の遅延バージョンのトリガイベントで前記第２のＱ信号をサンプリングさせるためのコードと
を備えるコンピュータ読み取り可能な媒体を備え、前記第１の相補Ｑ信号は前記第１のＤ信号に結合され、前記第２の相補Ｑ信号は前記第２のＤ信号に結合される、製品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２０１２−５０５６１０（Ｐ２０１２−５０５６１０Ａ）
【公表日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１１−５３１１８４（Ｐ２０１１−５３１１８４）
【出願日】平成２１年１０月８日（２００９．１０．８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６００６３
【国際公開番号】ＷＯ２０１０／０４２７６４
【国際公開日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２１年１０月８日（２００９．１０．８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６００６３
【国際公開番号】ＷＯ２０１０／０４２７６４
【国際公開日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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