予め定められたデューティサイクル信号発生器
予め定められたデューティサイクルを有する信号を発生させる技術である。例示的な実施形態では、第１のカウンタは、発振器信号のサイクルの第１の数をカウントするように構成されており、第２のカウンタは、発振器信号のサイクルの第２の数をカウントするように構成されており、第２の数は第１の数よりも大きい。第２のカウンタの出力は、第１および第２のカウンタをリセットするために使用されるが、第１および第２のカウンタの出力は、さらに、予め定められたデューティサイクルを有する信号を発生させるトグルラッチを駆動する。さらなる態様は、第２の数に対する奇数値と偶数値とを対応する技術を含む。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、“可変デューティサイクル信号発生器”と題し、２００９年６月２６日に出願され、本開示の譲受人に譲渡され、参照によりその内容がすべてここに組み込まれている米国仮出願シリアル番号６１／２２０，８３１に対して優先権を主張する。
【分野】
【０００２】
本開示は、電子機器に関連し、さらに詳細には、予め定められたデューティサイクルを持つ信号を発生させる技術に関連している。
【背景】
【０００３】
現代の電子機器回路設計は、クロック信号のさまざまなインスタンスを用いる。例えば、アナログデジタルコンバータ（ＡＤＣ）は、デジタル信号へのコンバートのために、アナログ信号をサンプリングするのに使用するクロック信号を必要とするかもしれない。いくつかのケースでは、設計仕様は、例えば、低ジッタ、低位相ノイズ、および低スプリアスレベルの仕様の他に、５０％デューティサイクルのような、特定のはっきり規定されたデューティサイクルを有するクロック信号を要する。
【０００４】
はっきり規定されたデューティサイクルを有するクロック信号を発生させる、シンプルで効率的な技術を提供することが望ましいだろう。クロックの周波数およびデューティサイクルのような、パラメータを、必要に応じて、容易にプログラムすることができる。
【概要】
【０００５】
本開示の態様は、予め定められたデューティサイクルを有する出力信号を発生させるための装置を提供する。装置は、発振器信号から導出された信号のサイクルの第１の数をカウントするように構成されている第１のカウンタと、発振器信号のサイクルの第２の数をカウントするように構成されている第２のカウンタと、予め定められたデューティサイクルを有する出力信号を発生させるように構成されているトグルラッチとを具備し、第１のカウンタの出力信号は、サイクルの第１の数をカウントした後に遷移するように構成されており、第２のカウンタの出力信号は、サイクルの第２の数をカウントした後に遷移するように構成されており、第１および第２のカウンタは、第２のカウンタの出力信号における遷移のときに、リセットされるように構成されており、トグルラッチの出力信号は、第１のカウンタの出力信号における遷移のときに、第１の状態から第２の状態に遷移するように構成されており、トグルラッチの出力信号は、第２のラッチの出力信号における遷移のときに、第２の状態から第１の状態に遷移するようにさらに構成されている。
【０００６】
本開示の別の態様は、予め定められたデューティサイクルを有する出力信号を発生させるための方法を提供する。方法は、発振器信号から導出された信号のサイクルの第１の数をカウントすることと、サイクルの第１の数をカウントした後に、第１の出力信号において遷移を発生させることと、発振器信号のサイクルの第２の数をカウントすることと、サイクルの第２の数をカウントした後に、第２の出力信号において遷移を発生させることと、第２の出力信号における遷移のときに、第１および第２の数のカウンティングをリセットすることと、第１の出力信号における遷移のときに、出力信号において第１の状態から第２の状態への遷移を発生させることと、第２の出力信号における遷移のときに、出力信号において第２の状態から第１の状態への遷移を発生させることとを含み、第２の数は、第１の数より大きい。
【０００７】
本開示のまた別の態様は、予め定められたデューティサイクルを有する出力信号を発生させるための装置を提供する。装置は、発振器信号から導出された信号のサイクルの第１の数をカウントして、サイクルの第１の数をカウントした後に、第１の出力信号において遷移を発生させる手段と、第１の数より大きい、発振器信号のサイクルの第２の数をカウントして、サイクルの第２の数をカウントした後に、第２の出力信号において遷移を発生させる手段と、第２の出力信号における遷移のときに、第１および第２の数のカウンティングをリセットする手段と、第１の出力信号における遷移のときに、出力信号において第１の状態から第２の状態への遷移を発生させて、第２の出力信号における遷移のときに、出力信号において第２の状態から第１の状態への遷移を発生させる手段とを具備する。
【０００８】
本開示のまた別の態様は、コンピュータに、予め定められたデューティサイクルを有する出力信号を発生させるためのコードを記憶するコンピュータプログラムプロダクトを提供する。コードは、コンピュータに、発振器信号から導出された信号のサイクルの第１の数をカウントさせて、サイクルの第１の数をカウントさせた後に、第１の出力信号において遷移を発生させるためのコードと、コンピュータに、第１の数より大きい、発振器信号のサイクルの第２の数をカウントさせて、サイクルの第２の数をカウントさせた後に、第２の出力信号において遷移を発生させるためのコードと、コンピュータに、第２の出力信号における遷移のときに、第１および第２の数のカウントをリセットさせるためのコードと、コンピュータに、第１の出力信号における遷移のときに、出力信号において第１の状態から第２の状態への遷移を発生させて、第２の出力信号における遷移のときに、出力信号において第２の状態から第１の状態への遷移を発生させるためのコードとを含む。
【０００９】
本開示のまた別の態様は、ワイヤレス通信のためのデバイスを提供する。デバイスは、デジタルＴＸ信号をアナログＴＸ信号にコンバートする少なくとも１つのデジタルアナログコンバータ（ＤＡＣ）と、アナログＴＸ信号を増幅する少なくとも１つのベースバンドＴＸ増幅器と、ＴＸ ＬＯ信号発生器と、ＴＸ ＬＯ信号発生器および少なくとも１つのベースバンドＴＸ増幅器に結合されているアップコンバータと、アップコンバータの出力に結合されているＴＸフィルタと、ＴＸフィルタに結合されている電力増幅器（ＰＡ）と、ＲＸフィルタと、ＲＸフィルタに結合されている低ノイズ増幅器（ＬＮＡ）と、ＲＸ ＬＯ信号発生器と、ＲＸ ＬＯ信号発生器およびＲＸフィルタに結合されているダウンコンバータと、ダウンコンバータの出力に結合されている少なくとも１つのローパスフィルタと、ローパスフィルタの出力をデジタル信号にコンバートする少なくとも１つのアナログデジタルコンバータ（ＡＤＣ）と、クロック信号発生器とを具備し、ＤＡＣとＡＤＣとのうちの少なくとも１つは、クロック信号発生器により発生されたクロック信号により駆動され、クロック信号発生器は、発振器信号から導出された信号のサイクルの第１の数をカウントするように構成されている第１のカウンタと、発振器信号のサイクルの第２の数をカウントするように構成されている第２のカウンタと、クロック信号を発生させるように構成されているトグルラッチとを備え、第１のカウンタの出力信号は、サイクルの第１の数をカウントした後に遷移するように構成されており、第２のカウンタの出力信号は、サイクルの第２の数をカウントした後に遷移するように構成されており、第１および第２のカウンタは、第２のカウンタの出力信号における遷移のときに、リセットされるように構成されており、トグルラッチの出力信号は、第１のカウンタの出力信号における遷移のときに、第１の状態から第２の状態に遷移するように構成されており、トグルラッチの出力信号は、第２のラッチの出力信号における遷移のときに、第２の状態から第１の状態に遷移するようにさらに構成されている。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示にしたがった、信号発生器の例示的な実施形態を図示している。
【図２】図２は、Ｍ＝２０であるケースに対する、図１中の信号発生器の動作を示す例示的なタイミングダイヤグラムを図示している。
【図３】図３は、Ｍの奇数値を処理するように構成されている信号発生器の例示的な実施形態を図示している。
【図４】図４は、Ｍ＝１９であるケースに対する、図３中の信号発生器の動作の例示的なタイミングダイヤグラムを図示している。
【図５】図５は、Ｍの奇数値および偶数値の双方を処理するように構成されている信号発生器の例示的な実施形態を図示している。
【図６】図６は、本開示にしたがった、トグルラッチの例示的な実施形態を図示している。
【図７】図７は、本開示の技術を実現することができるワイヤレス通信デバイスの設計のブロックダイヤグラムを図示している。
【図８】図８は、本開示にしたがった方法の例示的な実施形態を図示している。
【詳細な説明】
【００１１】
添付した図面に関連して下記に述べる詳細な説明は、本発明の例示的な実施形態の説明として意図しており、本発明を実施できる唯一の実施形態を表すことを意図していない。本説明全体を通して使用する“例示的な”という用語は、“例として、事例として、または例証として機能すること”を意味し、必ずしも、他の例示的な実施形態より好ましいものとして、あるいは、利益のあるものとして解釈すべきではない。本発明の例示的な実施形態の完全な理解を提供する目的のために、詳細な説明は特有な詳細を含んでいる。これらの特有な詳細なしで、本発明の例示的な実施形態を実施できることは、当業者にとって明白である。いくつかの事例では、ここに提示した例示的な実施形態の新規性を曖昧することを避けるために、よく知られている構造およびデバイスをブロックダイヤグラムの形態で示している。
【００１２】
本開示にしたがった、予め定められた、デューティサイクルと周波数とを有するクロック信号のような周期信号を発生させる技術を提供する。
【００１３】
図１は、本開示にしたがった、信号発生器１００の例示的な実施形態を図示している。図１中では、信号発生器１００は、（Ｎ−１）ビットカウンタ１２０．１（ここでは、“第１のカウンタ”としても示されている）と、Ｎビットカウンタ１２０．２（ここでは、“第２のカウンタ”として示されている）と、トグルラッチ１３０とを備えている。カウンタ１２０．１および１２０．２のそれぞれが、そのＲＥＧ入力における値まで、そのＣＬＫ入力において経過するサイクルの総数をカウントすると、そのＯＵＴ出力において前はＬＯＷであった出力信号は、何らかの予め定められた時間間隔の間、ＨＩＧＨにアサートされる。
【００１４】
図１では、カウンタ１２０．１および１２０．２のそれぞれへのＣＬＫ入力には、発振器信号Ｏｓｃ１１０ａが供給される。（Ｎ−１）ビットカウンタ１２０．１へのＲＥＧ入力には、（Ｎ−１）ビット値Ｍ／２が供給される一方、Ｎビットカウンタ１２０．２へのＲＥＧ入力には、対応するＮビット値Ｍが供給される。示されている例示的な実施形態では、Ｍの値は、Ｎビットのバイナリ形態で表される一方、Ｍ／２の値は、対応して、例えば、ＭのＮビット表現の（Ｎ−１）最上位のビット（ＭＳＢ）を使用して、（Ｎ−１）ビットのバイナリ形態で表される。信号発生器１００において、値Ｍは、偶数になるように制約してもよい。
【００１５】
ＭおよびＭ／２に対して示されている特有なビット表現は、例示の目的のみのためのものであり、本開示の範囲を制限することを意味していないことを当業者は正しく認識するだろう。
【００１６】
例示的な実施形態では、カウンタ１２０．１は、信号Ｏｓｃ１１０ａ中で経過するＭ／２サイクルの合計をカウントすると、そのＯＵＴ出力１２０．１ａ（ここでは、“第１の出力信号”としても示されている）はＨＩＧＨにアサートされる。同様に、カウンタ１２０．２は、信号Ｏｓｃ１１０ａ中で経過するＭサイクルの合計をカウントすると、そのＯＵＴ出力１２０．２ａ（ここでは、“第２の出力信号”としても示されている）はｈｉｇｈにアサートされる。
【００１７】
図１中で示されているように、ＲＥＳＥＴ入力において立ち上がり端が検出されたときに、カウンタを０にリセットするために、カウンタ１２０．２の出力１２０．２ａを、カウンタ１２０．１および１２０．２の双方のＲＥＳＥＴ入力にフィードバックする。
【００１８】
カウンタ１２０．１および１２０．２の、出力信号１２０．１ａおよび１２０．２ａは、さらに、それぞれ、トグルラッチ１３０への、ＤＯＷＮ入力およびＵＰ入力として提供される。トグルラッチ１３０は、ＵＰ入力において立ち上がり端が検出されるときに、論理ＨＩＧＨに遷移し、そのＤＯＷＮ入力において立ち上がり端が検出されるときに、論理ＬＯＷに遷移する信号１３０ａを、ＯＵＴ出力において発生させる。
【００１９】
図２は、Ｍ＝２０であるケースに対する、信号発生器１００の動作を示す例示的なタイミングダイヤグラムを図示している。タイミングダイヤグラムは、例示の目的のみのために示されており、何らかの方法で本開示の範囲を制限することを意味していないことを当業者は正しく認識するだろう。
【００２０】
図２は、図１中で図示したような、信号Ｏｓｃ１１０ａと、（Ｎ−１）ビットカウンタ出力１２０．１ａと、Ｎビットカウンタ出力１２０．２ａと、トグルラッチ出力１３０ａとに対する波形を示している。図２中では、発振器信号Ｏｓｃ１１０ａのサイクルは、参照のために、５の倍数において破線によりマーク付けされている。Ｏｓｃ１１０ａのサイクル０において、Ｎビットカウンタ出力１２０．２ａ中に立ち上がり端が存在し、この立ち上がり端は、（Ｎ−１）ビットカウンタ１２０．１およびＮビットカウンタ１２０．２の双方のカウントをリセットする。Ｏｓｃ１１０ａのサイクル１０において、（Ｎ−１）ビットカウンタ１２０．１は、（例えば、Ｏｓｃ１１０ａの立ち上がり端から計測された）Ｍ／２＝１０サイクルをカウントすることを終了し、信号１２０．１ａはＨＩＧＨにアサートされる。Ｏｓｃ１１０ａのサイクル２０において、Ｎビットカウンタ１２０．２は、Ｍ＝２０サイクルをカウントすることを終了し、１２０．２ａもＨＩＧＨにアサートされる。信号１２０．１ａおよび１２０．２ａ中の立ち上がり端に基づいて、トグルラッチ１３０は、５０％のデューティサイクルとＭ＝２０サイクルの周期とを有するように見える出力信号１３０ａを発生させる。
【００２１】
信号１２０．２ａ中の立ち上がり端は、さらに、Ｏｓｃ１１０ａのサイクル２０の後に、カウンタ１２０．１および１２０．２の双方を同時に０にリセットする。
【００２２】
図３は、Ｍの奇数値を処理するように構成されている信号発生器３００の例示的な実施形態を図示している。類似してラベル付けされている図１および３中のエレメントは、そうでないことが留意されていない限り、類似した機能を実行するブロックに対応していることに留意すべきである。
【００２３】
図３中では、インバータ１４０は、（Ｎ−１）ビットカウンタ１２０．１のＣＬＫ入力に結合させる前に、発振器信号Ｏｓｃ１１０ａを反転させる。さらに、（Ｎ−１）ビットカウンタ１２０．１へのＲＥＧ入力には、値└Ｍ／２┘が供給される。ここで、表記法└ｘ┘は、ｘより少ない最大整数またはｘに等しいものを示す。この方法では、カウンタ１２０．１は、（例えば、各サイクルは、Ｏｓｃ１１０ａの立ち下がり端で開始する）信号Ｏｓｃ１１０ａ中で経過する└Ｍ／２┘サイクルの合計をカウントするように構成されており、合計をカウントすると、その出力１２０．１ａはＨＩＧＨにアサートされる。
【００２４】
Ｎビットカウンタ１２０．２の構成は、図１の信号発生器１００中のＮビットカウンタ１２０．２に対して示したものと類似していてもよいことに留意すべきである。
【００２５】
図４は、Ｍ＝１９であるケースに対する、信号発生器３００の動作の例示的なタイミングダイヤグラムを図示している。タイミングダイヤグラムは、例示の目的のみのために示されており、何らかの方法で本開示の範囲を制限することを意味していないことを当業者は正しく認識するだろう。
【００２６】
図４中では、Ｏｓｃ１１０ａのサイクル０において、Ｎビットカウンタ出力１２０．２ａ中に立ち上がり端が存在する。この立ち上がり端は、（Ｎ−１）ビットカウンタ１２０．１とＮビットカウンタ１２０．２との双方のカウントをリセットする。Ｏｓｃ１１０ａのサイクル１０の直前のＯｓｃ１１０ａの立ち下がり端において、（Ｎ−１）ビットカウンタ１２０．１は、（すなわち、ここで先に留意したように、各サイクルは、Ｏｓｃ１１０ａの立ち下がり端で開始する）└Ｍ／２┘＝９サイクルをカウントすることを終了し、信号１２０．１ａはＨＩＧＨにアサートされる。Ｏｓｃ１１０ａのサイクル１９において、Ｎビットカウンタ１２０は、Ｍ＝１９サイクルをカウントすることを終了し、信号１２０．２ａもまたＨＩＧＨにアサートされる。信号１２０．１ａと１２０．２ａとの双方中の立ち上がり端に基づいて、トグルラッチ１３０は、５０％デューティサイクルとＭ＝１９サイクルの周期とを有する出力信号１３０ａを発生させる。
【００２７】
図５は、Ｍの偶数値および奇数値の双方を処理するように構成されている信号発生器５００の例示的な実施形態を図示している。類似してラベル付けされている図１、３、および５中のエレメントは、そうでないことが留意されていない限り、類似した機能を実行するブロックに対応していることに留意すべきである。
【００２８】
図５中では、インバータ１４０は、マルチプレクサ（またはＭＵＸ）１５０の１入力に結合される前に、発振器信号Ｏｓｃ１１０ａを反転させる一方、ＭＵＸ１５０の０入力は、Ｏｓｃ１１０ａに直接的に結合されている。ＭＵＸ１５０の出力へのフィードスルーを１入力と０入力との間で選択する、ＭＵＸへの制御信号には、示されているように、Ｍの０番目のビットが供給される。図１または３のいずれかを参照して以前に記述したように、Ｍの０番目のビット（すなわち、最下位のビット、ＬＳＢ）は、Ｍがバイナリ形態で表されるときに、Ｍが偶数であるか奇数であるかの表示を提供し、したがって、（Ｎ−１）ビットのＣＬＫ入力には、正しい極性を有するＯｓｃ１１０ａのバージョンが供給されることを、当業者は正しく認識するだろう。
【００２９】
ここに開示した概念にしたがうと、出力信号１３０ａの、周期、ゆえに周波数は、Ｍの値を選択することにより構成することができることを正しく認識するだろう。
【００３０】
５０％のデューティサイクルを有する出力信号を発生させる本開示の例示的な実施形態を記述してきたが、出力信号１３０ａのデューティサイクルは、カウンタ１２０．１によりカウントされるサイクルの総数と１２０．２によりカウントされるサイクルの総数との間の比を変化させることにより、容易に調節することができることを正しく認識するだろう。例えば、代替的な例示的実施形態では、２５％のデューティサイクルを有する出力信号１３０ａを発生させるために、図５の信号発生器５００を修正して、カウンタ１２０．１が、（例えば、Ｍ／４の値をカウンタ１２０．１のＲＥＧ入力に提供することにより）Ｍ／４の値までカウントできるようにしてもよい。例えば、レジスタは、第１の数Ｎと第２の数Ｍとを指定するようにプログラムされていてもよく、ここで、Ｎは、第１のカウンタのＲＥＧ入力に提供されてもよく、Ｍは、第２のカウンタのＲＥＧ入力に提供されてもよい。この方法で、カウンタ１２０．１へのＲＥＧ入力が、カウンタ１２０．２へのＲＥＧ入力より少ない限り、信号発生器５００は、カウンタＲＥＧ入力の適切な選択により、（ステップサイズ内までの）任意のデューティサイクルを有するクロックを発生させることができることを正しく認識するだろう。
【００３１】
図６は、本開示にしたがった、トグルラッチ１３０の例示的な実施形態１３０．１を図示している。例示的な実施形態１３０．１は、例示の目的のみのために示されており、示されているラッチの任意の特定の実施形態に本開示の範囲を制限することを意味していないことに留意すべきである。
【００３２】
図６中では、インバータ６１０、６２０、および、ＮＡＮＤゲート６３０、６４０は、トグルラッチ１３０に対して上述した機能を実行するために、当業者にとってよく知られているＲＳフリップ−フロップとして構成されている。
【００３３】
例示的な実施形態では、カウンタ１２０．１および１２０．２の双方は、非同期カウンタであってもよく、それゆえ、発振器信号Ｏｓｃ１１０ａ（または、それらから導出された信号、例えば、Ｏｓｃ１１０ａの反転されたバージョン）は、ＣＬＫ入力を通して、非同期カウンタの最初のステージのみを駆動するだけでよい。これにより、有益にも、高速クロックが、相対的に小さな負荷のみを駆動し、したがって、低い電力消費が可能となる。さらに、このような例示的な実施形態では、カウンタ１２０．１および１２０．２の中にある初めのいくつかのフリップ−フロップのみが、高速動作を必要とする。このことは、設計をさらに容易にすることができる。
【００３４】
図７は、本開示の技術を実現できるワイヤレス通信デバイス７００の設計のブロックダイヤグラムを図示している。図７は、例示的なトランシーバ設計を示している。一般的に、送信機および受信機における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータ等の、１つ以上のステージにより実行することができる。これらの回路ブロックは、図７中に示されているコンフィギュレーションとは異なって構成されてもよい。さらに、図７中には示されていない他の回路ブロックも、送信機および受信機における信号を調整するために使用してもよい。また、図７中のいくつかの回路ブロックを省略してもよい。
【００３５】
図７中に示されている設計では、ワイヤレスデバイス７００は、トランシーバ７２０とデータプロセッサ７１０とを備える。データプロセッサ７１０は、データとプログラムコードとを記憶するメモリ（示されていない）を備えていてもよい。トランシーバ７２０は、双方向性通信をサポートする、送信機７３０と受信機７５０とを備える。一般的に、ワイヤレスデバイス７００は、任意の数の通信システムおよび周波数帯域に対する、任意の数の送信機と、任意の数の受信機とを備えていてもよい。トランシーバ７２０の、すべてまたは一部分は、１つ以上の、アナログ集積回路（ＩＣ）上で、ＲＦ ＩＣ（ＲＦＩＣ）上で、混合信号ＩＣ上等で実現してもよい。
【００３６】
送信機または受信機は、スーパーヘテロダインアーキテクチャまたはダイレクトコンバートアーキテクチャにより、実現してもよい。スーパーヘテロダインアーキテクチャでは、例えば、受信機に対して、１つのステージ中では、無線周波数（ＲＦ）から中間周波数（ＩＦ）、そして、別のステージ中では、ＩＦからベースバンドのように、信号は、複数のステージ中で、ＲＦとベースバンドとの間で周波数コンバートされる。ダイレクトコンバートアーキテクチャでは、信号は、１つのステージ中で、ＲＦとベースバンドとの間で周波数コンバートされる。スーパーヘテロダインアーキテクチャおよびダイレクトコンバートアーキテクチャは、異なる回路ブロックを使用してもよく、ならびに／あるいは、異なる要件を有していてもよい。図７中で示されている設計では、送信機７３０および受信機７５０は、ダイレクトコンバートアーキテクチャにより実現されている。
【００３７】
送信パスにおいて、データプロセッサ７１０は、送信されることになるデータを処理して、ＩおよびＱアナログ出力信号を送信機７３０に提供する。示されている例示的な実施形態では、データプロセッサ７１０は、データプロセッサ７１０により発生されたデジタル信号をＩおよびＱアナログ出力信号にコンバートする、デジタルアナログコンバータ（ＤＡＣ）７１４ａおよび７１４ｂを備えている。ＤＡＣ７１４ａおよび７１４ｂのそれぞれは、クロック信号発生器７１５により発生されたクロック信号７１５ａが提供されてもよい。
【００３８】
送信機７３０内では、ローパスフィルタ７３２ａおよび７３２ｂは、ＩおよびＱアナログ出力信号をそれぞれフィルタリングして、先行するデジタルアナログコンバートにより生じた望ましくない影像を除去する。増幅器（Ａｍｐ）７３４ａおよび７３４ｂは、ローパスフィルタ７３２ａおよび７３２ｂからの信号をそれぞれ増幅して、ＩおよびＱベースバンド信号を提供する。アップコンバータ７４０は、送信（ＴＸ）局部発振（ＬＯ）信号発生器７７０からのＩおよびＱ ＴＸ ＬＯ信号により、ＩおよびＱベースバンド信号をアップコンバートして、アップコンバートされた信号を提供する。フィルタ７４２は、アップコンバートされた信号をフィルタリングして、受信周波数バンド中の、周波数アップコンバートにより生じた望ましくない影像とともに、ノイズを除去する。電力増幅器（ＰＡ）７４４は、フィルタ７４２からの信号を増幅し、所望の出力電力レベルを取得して、送信ＲＦ信号を提供する。送信ＲＦ信号は、デュプレクサまたはスイッチ７４６を通してルーティングされ、アンテナ７４８を介して送信される。
【００３９】
受信パスにおいて、アンテナ７４８は、基地局により送信された信号を受信して、受信したＲＦ信号を提供する。ＲＦ信号は、デュプレクサまたはスイッチ７４６を通してルーティングされて、低ノイズ増幅器（ＬＮＡ）７５２に提供される。受信されたＲＦ信号は、ＬＮＡ７５２により増幅され、フィルタ７５４によりフィルタリングされて、望ましいＲＦ入力信号が取得される。ダウンコンバータ７６０は、受信（ＲＸ）ＬＯ信号発生器７８０からのＩおよびＱ ＲＸ ＬＯ信号により、ＲＦ入力信号をダウンコンバートして、ＩおよびＱベースバンド信号を提供する。ＩおよびＱベースバンド信号は、増幅器７６２ａおよび７６２ｂにより増幅され、さらに、ローパスフィルタ７６４ａおよび７６４ｂによりフィルタリングされて、ＩおよびＱアナログ入力信号が取得される。ＩおよびＱアナログ入力信号はデータプロセッサ７１０に提供される。示されている例示的な実施形態では、データプロセッサ７１０は、アナログ入力信号を、データプロセッサ７１０によりさらに処理されることになるデジタル信号にコンバートするアナログデジタルコンバータ（ＡＤＣ）７１６ａおよび７１６ｂを備えている。ＡＤＣ７１６ａおよび７１６ｂは、クロック信号発生器７１５により発生されるクロック信号７１５ｂがそれぞれ提供されてもよい。
【００４０】
例示的な実施形態では、クロック信号発生器７１５は、予め定められた、周波数および／またはデューティサイクルを持つ信号を発生させるここで開示した技術を利用してもよい。例えば、クロック信号発生器７１５は、基準発振器信号７１５ｃを受け入れ、信号発生器１００、３００、５００のアーキテクチャ、または、当業者にとって本開示から明らかになるここでは明示的に開示していない他の何らかのアーキテクチャを使用して、予め定められた、周波数および／またはデューティサイクルを持つクロック信号を基準発振器信号７１５ｃから発生させてもよい。このような例示的な実施形態は、本開示の範囲内であることを意図している。
【００４１】
ＴＸ ＬＯ信号発生器７７０は、周波数アップコンバートのために使用するＩおよびＱ ＴＸ ＬＯ信号を発生させる。ＲＸ ＬＯ信号発生器７８０は、周波数ダウンコンバートのために使用するＩおよびＱ ＲＸ ＬＯ信号を発生させる。各ＬＯ信号は、特定の基本周波数を持つ周期信号である。ＰＬＬ７７２は、データプロセッサ７１０からタイミング情報を受け取って、ＬＯ信号発生器７７０からのＴＸ ＬＯ信号の周波数および／または位相を調節するために使用する制御信号を発生させる。同様に、ＰＬＬ７８２は、データプロセッサ７１０からタイミング情報を受け取って、ＬＯ信号発生器７８０からのＲＸ ＬＯ信号の周波数および／または位相を調節するために使用する制御信号を発生させる。
【００４２】
図８は、本開示にしたがった方法の例示的な実施形態８００を図示している。方法８００は、予め定められたデューティサイクルを持つ出力信号を発生させるためのものである。方法８００は、例示の目的のみのために示されており、本開示の範囲を制限することを意味していないことに留意すべきである。
【００４３】
図８中では、ブロック８１０において、方法は、発振器信号から導出された信号のサイクルの第１の数をカウントする。
【００４４】
ブロック８２０において、サイクルの第１の数をカウントしたときに、第１の出力信号において遷移を発生させる。
【００４５】
ブロック８３０において、方法は、発振器信号のサイクルの第２の数をカウントする。ここで以前に記述したように、第２の数は、第１の数よりも大きいことがある。
【００４６】
ブロック８４０において、サイクルの第２の数をカウントしたときに、第２の出力信号において遷移を発生させる。
【００４７】
ブロック８５０において、第２の出力信号における遷移のときに、第１および第２の数のカウンティングをリセットする。
【００４８】
ブロック８６０において、第１の出力信号における遷移のときに、出力信号において第１の状態から第２の状態への遷移を発生させる。
【００４９】
ブロック８７０において、第２の出力信号における遷移のときに、出力信号において第２の状態から第１の状態への遷移を発生させる。
【００５０】
ここに記述した例示的な実施形態は、信号の、“立ち上がり”端と“立ち下がり”端とに対して特有な参照がなされているが、代替的な例示的実施形態は一般的に、開示が“立ち下がり”端を言及する場合に、“立ち上がり”端を用いてもよく、逆もまた同じであることを、当業者は正しく認識するだろう。同じことは、“ＨＩＧＨ”または“ＬＯＷ”として指定されている論理信号に対しても適用する。このような代替的な例示的実施形態は、本開示の範囲内であることを意図している。
【００５１】
当業者は、さまざまな異なる技術および技法のうちの任意のものを使用して、情報および信号を表してもよいことを理解するであろう。例えば、上記の記述全体を通して参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁粒、光界または光粒、あるいは、これらの任意の組み合わせたものにより表してもよい。
【００５２】
ここで開示した実施形態に関連して記述した、さまざまな例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップを、電子ハードウェア、コンピュータソフトウェア、または、双方を組み合わせたものとして実現してもよいことを、当業者はさらに正しく認識するであろう。ハードウェアおよびソフトウェアのこの交換可能性を明確に示すために、さまざまな例示的なコンポーネント、ブロック、モジュール、回路、およびステップを、概してこれらの機能性に関して上述した。このような機能性がハードウェアまたはソフトウェアとして実現されるか否かは、特定の応用、および、システム全体に課せられた設計の制約に依存する。熟練者は、それぞれの特定の応用に対して変化する方法で、記述した機能性を実現してもよいが、そのような実現の決定は、本発明の例示的な実施形態の範囲からの逸脱を生じさせるものとして解釈すべきではない。
【００５３】
ここに開示した実施形態と関連して記述した、さまざまな例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、現場プログラム可能ゲートアレイ（ＦＰＧＡ）または他のプログラム可能論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェアコンポーネント、あるいは、ここに記述した機能を実行するように設計されているこれらの任意の組み合わせたものにより、実現または実行してもよい。汎用プロセッサはマイクロプロセッサであってもよいが、代替実施形態では、プロセッサは、任意の従来のプロセッサ、制御装置、マイクロ制御装置、または状態機械であってもよい。プロセッサはまた、例えば、ＤＳＰおよびマイクロプロセッサを組み合わせたものや、複数のマイクロプロセッサや、ＤＳＰコアを伴う１つ以上のマイクロプロセッサや、任意のその他のこのようなコンフィギュレーションのような、コンピューティングデバイスを組み合わせたものとして実現してもよい。
【００５４】
ここで開示した実施形態と関連して記述した方法またはアルゴリズムのステップは、直接、ハードウェアで、プロセッサにより実行されるソフトウェアモジュールで、あるいは、２つの組み合わせで具現化してもよい。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーブバルディスク、ＣＤ−ＲＯＭ、あるいは、技術的に知られている他の何らかの形態の記憶媒体に存在していてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替実施形態では、記憶媒体はプロセッサと一体化されてもよい。プロセッサおよび記憶媒体はＡＳＩＣに存在してもよい。ＡＳＩＣはユーザ端末に存在してもよい。代替実施形態では、プロセッサおよび記憶媒体は、ユーザ端末中のディスクリートコンポーネントとして存在してもよい。
【００５５】
１つ以上の例示的な実施形態では、記述した機能は、ハードウェアで、ソフトウェアで、ファームウェアで、または、これらの任意の組み合わせで実現することができる。ソフトウェアで実現された場合、機能は、１つ以上の命令またはコードとして、コンピュータ読取可能媒体上に記憶させることができ、あるいは、コンピュータ読取可能媒体を通して送信することができる。コンピュータ読取可能媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を促進する何らかの媒体を含む、コンピュータ記憶媒体および通信媒体の双方を含む。記憶媒体は、コンピュータによりアクセスできる何らかの利用可能な媒体であってもよい。例として、これらに限定されないが、このようなコンピュータ記憶媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、あるいは、コンピュータによりアクセスでき、命令またはデータ構造の形態で所望のプログラムコードを伝送または記憶するために使用できる他の何らかの媒体を含むことができる。また、任意の接続は、適切にコンピュータ読取可能媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブルや、光ファイバケーブルや、撚り対や、デジタル加入者線（ＤＳＬ）や、または赤外線、無線、およびマイクロ波のようなワイヤレス技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから送信された場合、同軸ケーブルや、光ファイバケーブルや、撚り対や、ＤＳＬや、または赤外線、無線、およびマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。ここで使用したようなディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光ディスク、デジタル汎用ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、ブルーレイ（登録商標）ディスクを含むが、一般的に、ディスク（ｄｉｓｋ）は、データを磁気的に再生する一方で、ディスク（ｄｉｓｃ）はデータをレーザによって光学的に再生する。上記のものの組み合わせも、コンピュータ読取可能媒体の範囲内に含めるべきである。
【００５６】
開示した例示的な実施形態のこれまでの記述は、当業者が本発明を製作または使用できるように提供した。これらの例示的な実施形態に対するさまざま改良は当業者に容易に明らかとなり、ここに規定した一般的な原理は、本発明の精神または範囲から逸脱することなく、他の実施形態に適用してもよい。したがって、本発明は、ここで示した実施形態に限定されることを意図しているものではなく、ここで開示した原理および新しい特徴と一致した最も広い範囲に一致させるべきである。
【関連出願】
【０００１】
本出願は、“可変デューティサイクル信号発生器”と題し、２００９年６月２６日に出願され、本開示の譲受人に譲渡され、参照によりその内容がすべてここに組み込まれている米国仮出願シリアル番号６１／２２０，８３１に対して優先権を主張する。
【分野】
【０００２】
本開示は、電子機器に関連し、さらに詳細には、予め定められたデューティサイクルを持つ信号を発生させる技術に関連している。
【背景】
【０００３】
現代の電子機器回路設計は、クロック信号のさまざまなインスタンスを用いる。例えば、アナログデジタルコンバータ（ＡＤＣ）は、デジタル信号へのコンバートのために、アナログ信号をサンプリングするのに使用するクロック信号を必要とするかもしれない。いくつかのケースでは、設計仕様は、例えば、低ジッタ、低位相ノイズ、および低スプリアスレベルの仕様の他に、５０％デューティサイクルのような、特定のはっきり規定されたデューティサイクルを有するクロック信号を要する。
【０００４】
はっきり規定されたデューティサイクルを有するクロック信号を発生させる、シンプルで効率的な技術を提供することが望ましいだろう。クロックの周波数およびデューティサイクルのような、パラメータを、必要に応じて、容易にプログラムすることができる。
【概要】
【０００５】
本開示の態様は、予め定められたデューティサイクルを有する出力信号を発生させるための装置を提供する。装置は、発振器信号から導出された信号のサイクルの第１の数をカウントするように構成されている第１のカウンタと、発振器信号のサイクルの第２の数をカウントするように構成されている第２のカウンタと、予め定められたデューティサイクルを有する出力信号を発生させるように構成されているトグルラッチとを具備し、第１のカウンタの出力信号は、サイクルの第１の数をカウントした後に遷移するように構成されており、第２のカウンタの出力信号は、サイクルの第２の数をカウントした後に遷移するように構成されており、第１および第２のカウンタは、第２のカウンタの出力信号における遷移のときに、リセットされるように構成されており、トグルラッチの出力信号は、第１のカウンタの出力信号における遷移のときに、第１の状態から第２の状態に遷移するように構成されており、トグルラッチの出力信号は、第２のラッチの出力信号における遷移のときに、第２の状態から第１の状態に遷移するようにさらに構成されている。
【０００６】
本開示の別の態様は、予め定められたデューティサイクルを有する出力信号を発生させるための方法を提供する。方法は、発振器信号から導出された信号のサイクルの第１の数をカウントすることと、サイクルの第１の数をカウントした後に、第１の出力信号において遷移を発生させることと、発振器信号のサイクルの第２の数をカウントすることと、サイクルの第２の数をカウントした後に、第２の出力信号において遷移を発生させることと、第２の出力信号における遷移のときに、第１および第２の数のカウンティングをリセットすることと、第１の出力信号における遷移のときに、出力信号において第１の状態から第２の状態への遷移を発生させることと、第２の出力信号における遷移のときに、出力信号において第２の状態から第１の状態への遷移を発生させることとを含み、第２の数は、第１の数より大きい。
【０００７】
本開示のまた別の態様は、予め定められたデューティサイクルを有する出力信号を発生させるための装置を提供する。装置は、発振器信号から導出された信号のサイクルの第１の数をカウントして、サイクルの第１の数をカウントした後に、第１の出力信号において遷移を発生させる手段と、第１の数より大きい、発振器信号のサイクルの第２の数をカウントして、サイクルの第２の数をカウントした後に、第２の出力信号において遷移を発生させる手段と、第２の出力信号における遷移のときに、第１および第２の数のカウンティングをリセットする手段と、第１の出力信号における遷移のときに、出力信号において第１の状態から第２の状態への遷移を発生させて、第２の出力信号における遷移のときに、出力信号において第２の状態から第１の状態への遷移を発生させる手段とを具備する。
【０００８】
本開示のまた別の態様は、コンピュータに、予め定められたデューティサイクルを有する出力信号を発生させるためのコードを記憶するコンピュータプログラムプロダクトを提供する。コードは、コンピュータに、発振器信号から導出された信号のサイクルの第１の数をカウントさせて、サイクルの第１の数をカウントさせた後に、第１の出力信号において遷移を発生させるためのコードと、コンピュータに、第１の数より大きい、発振器信号のサイクルの第２の数をカウントさせて、サイクルの第２の数をカウントさせた後に、第２の出力信号において遷移を発生させるためのコードと、コンピュータに、第２の出力信号における遷移のときに、第１および第２の数のカウントをリセットさせるためのコードと、コンピュータに、第１の出力信号における遷移のときに、出力信号において第１の状態から第２の状態への遷移を発生させて、第２の出力信号における遷移のときに、出力信号において第２の状態から第１の状態への遷移を発生させるためのコードとを含む。
【０００９】
本開示のまた別の態様は、ワイヤレス通信のためのデバイスを提供する。デバイスは、デジタルＴＸ信号をアナログＴＸ信号にコンバートする少なくとも１つのデジタルアナログコンバータ（ＤＡＣ）と、アナログＴＸ信号を増幅する少なくとも１つのベースバンドＴＸ増幅器と、ＴＸ ＬＯ信号発生器と、ＴＸ ＬＯ信号発生器および少なくとも１つのベースバンドＴＸ増幅器に結合されているアップコンバータと、アップコンバータの出力に結合されているＴＸフィルタと、ＴＸフィルタに結合されている電力増幅器（ＰＡ）と、ＲＸフィルタと、ＲＸフィルタに結合されている低ノイズ増幅器（ＬＮＡ）と、ＲＸ ＬＯ信号発生器と、ＲＸ ＬＯ信号発生器およびＲＸフィルタに結合されているダウンコンバータと、ダウンコンバータの出力に結合されている少なくとも１つのローパスフィルタと、ローパスフィルタの出力をデジタル信号にコンバートする少なくとも１つのアナログデジタルコンバータ（ＡＤＣ）と、クロック信号発生器とを具備し、ＤＡＣとＡＤＣとのうちの少なくとも１つは、クロック信号発生器により発生されたクロック信号により駆動され、クロック信号発生器は、発振器信号から導出された信号のサイクルの第１の数をカウントするように構成されている第１のカウンタと、発振器信号のサイクルの第２の数をカウントするように構成されている第２のカウンタと、クロック信号を発生させるように構成されているトグルラッチとを備え、第１のカウンタの出力信号は、サイクルの第１の数をカウントした後に遷移するように構成されており、第２のカウンタの出力信号は、サイクルの第２の数をカウントした後に遷移するように構成されており、第１および第２のカウンタは、第２のカウンタの出力信号における遷移のときに、リセットされるように構成されており、トグルラッチの出力信号は、第１のカウンタの出力信号における遷移のときに、第１の状態から第２の状態に遷移するように構成されており、トグルラッチの出力信号は、第２のラッチの出力信号における遷移のときに、第２の状態から第１の状態に遷移するようにさらに構成されている。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示にしたがった、信号発生器の例示的な実施形態を図示している。
【図２】図２は、Ｍ＝２０であるケースに対する、図１中の信号発生器の動作を示す例示的なタイミングダイヤグラムを図示している。
【図３】図３は、Ｍの奇数値を処理するように構成されている信号発生器の例示的な実施形態を図示している。
【図４】図４は、Ｍ＝１９であるケースに対する、図３中の信号発生器の動作の例示的なタイミングダイヤグラムを図示している。
【図５】図５は、Ｍの奇数値および偶数値の双方を処理するように構成されている信号発生器の例示的な実施形態を図示している。
【図６】図６は、本開示にしたがった、トグルラッチの例示的な実施形態を図示している。
【図７】図７は、本開示の技術を実現することができるワイヤレス通信デバイスの設計のブロックダイヤグラムを図示している。
【図８】図８は、本開示にしたがった方法の例示的な実施形態を図示している。
【詳細な説明】
【００１１】
添付した図面に関連して下記に述べる詳細な説明は、本発明の例示的な実施形態の説明として意図しており、本発明を実施できる唯一の実施形態を表すことを意図していない。本説明全体を通して使用する“例示的な”という用語は、“例として、事例として、または例証として機能すること”を意味し、必ずしも、他の例示的な実施形態より好ましいものとして、あるいは、利益のあるものとして解釈すべきではない。本発明の例示的な実施形態の完全な理解を提供する目的のために、詳細な説明は特有な詳細を含んでいる。これらの特有な詳細なしで、本発明の例示的な実施形態を実施できることは、当業者にとって明白である。いくつかの事例では、ここに提示した例示的な実施形態の新規性を曖昧することを避けるために、よく知られている構造およびデバイスをブロックダイヤグラムの形態で示している。
【００１２】
本開示にしたがった、予め定められた、デューティサイクルと周波数とを有するクロック信号のような周期信号を発生させる技術を提供する。
【００１３】
図１は、本開示にしたがった、信号発生器１００の例示的な実施形態を図示している。図１中では、信号発生器１００は、（Ｎ−１）ビットカウンタ１２０．１（ここでは、“第１のカウンタ”としても示されている）と、Ｎビットカウンタ１２０．２（ここでは、“第２のカウンタ”として示されている）と、トグルラッチ１３０とを備えている。カウンタ１２０．１および１２０．２のそれぞれが、そのＲＥＧ入力における値まで、そのＣＬＫ入力において経過するサイクルの総数をカウントすると、そのＯＵＴ出力において前はＬＯＷであった出力信号は、何らかの予め定められた時間間隔の間、ＨＩＧＨにアサートされる。
【００１４】
図１では、カウンタ１２０．１および１２０．２のそれぞれへのＣＬＫ入力には、発振器信号Ｏｓｃ１１０ａが供給される。（Ｎ−１）ビットカウンタ１２０．１へのＲＥＧ入力には、（Ｎ−１）ビット値Ｍ／２が供給される一方、Ｎビットカウンタ１２０．２へのＲＥＧ入力には、対応するＮビット値Ｍが供給される。示されている例示的な実施形態では、Ｍの値は、Ｎビットのバイナリ形態で表される一方、Ｍ／２の値は、対応して、例えば、ＭのＮビット表現の（Ｎ−１）最上位のビット（ＭＳＢ）を使用して、（Ｎ−１）ビットのバイナリ形態で表される。信号発生器１００において、値Ｍは、偶数になるように制約してもよい。
【００１５】
ＭおよびＭ／２に対して示されている特有なビット表現は、例示の目的のみのためのものであり、本開示の範囲を制限することを意味していないことを当業者は正しく認識するだろう。
【００１６】
例示的な実施形態では、カウンタ１２０．１は、信号Ｏｓｃ１１０ａ中で経過するＭ／２サイクルの合計をカウントすると、そのＯＵＴ出力１２０．１ａ（ここでは、“第１の出力信号”としても示されている）はＨＩＧＨにアサートされる。同様に、カウンタ１２０．２は、信号Ｏｓｃ１１０ａ中で経過するＭサイクルの合計をカウントすると、そのＯＵＴ出力１２０．２ａ（ここでは、“第２の出力信号”としても示されている）はｈｉｇｈにアサートされる。
【００１７】
図１中で示されているように、ＲＥＳＥＴ入力において立ち上がり端が検出されたときに、カウンタを０にリセットするために、カウンタ１２０．２の出力１２０．２ａを、カウンタ１２０．１および１２０．２の双方のＲＥＳＥＴ入力にフィードバックする。
【００１８】
カウンタ１２０．１および１２０．２の、出力信号１２０．１ａおよび１２０．２ａは、さらに、それぞれ、トグルラッチ１３０への、ＤＯＷＮ入力およびＵＰ入力として提供される。トグルラッチ１３０は、ＵＰ入力において立ち上がり端が検出されるときに、論理ＨＩＧＨに遷移し、そのＤＯＷＮ入力において立ち上がり端が検出されるときに、論理ＬＯＷに遷移する信号１３０ａを、ＯＵＴ出力において発生させる。
【００１９】
図２は、Ｍ＝２０であるケースに対する、信号発生器１００の動作を示す例示的なタイミングダイヤグラムを図示している。タイミングダイヤグラムは、例示の目的のみのために示されており、何らかの方法で本開示の範囲を制限することを意味していないことを当業者は正しく認識するだろう。
【００２０】
図２は、図１中で図示したような、信号Ｏｓｃ１１０ａと、（Ｎ−１）ビットカウンタ出力１２０．１ａと、Ｎビットカウンタ出力１２０．２ａと、トグルラッチ出力１３０ａとに対する波形を示している。図２中では、発振器信号Ｏｓｃ１１０ａのサイクルは、参照のために、５の倍数において破線によりマーク付けされている。Ｏｓｃ１１０ａのサイクル０において、Ｎビットカウンタ出力１２０．２ａ中に立ち上がり端が存在し、この立ち上がり端は、（Ｎ−１）ビットカウンタ１２０．１およびＮビットカウンタ１２０．２の双方のカウントをリセットする。Ｏｓｃ１１０ａのサイクル１０において、（Ｎ−１）ビットカウンタ１２０．１は、（例えば、Ｏｓｃ１１０ａの立ち上がり端から計測された）Ｍ／２＝１０サイクルをカウントすることを終了し、信号１２０．１ａはＨＩＧＨにアサートされる。Ｏｓｃ１１０ａのサイクル２０において、Ｎビットカウンタ１２０．２は、Ｍ＝２０サイクルをカウントすることを終了し、１２０．２ａもＨＩＧＨにアサートされる。信号１２０．１ａおよび１２０．２ａ中の立ち上がり端に基づいて、トグルラッチ１３０は、５０％のデューティサイクルとＭ＝２０サイクルの周期とを有するように見える出力信号１３０ａを発生させる。
【００２１】
信号１２０．２ａ中の立ち上がり端は、さらに、Ｏｓｃ１１０ａのサイクル２０の後に、カウンタ１２０．１および１２０．２の双方を同時に０にリセットする。
【００２２】
図３は、Ｍの奇数値を処理するように構成されている信号発生器３００の例示的な実施形態を図示している。類似してラベル付けされている図１および３中のエレメントは、そうでないことが留意されていない限り、類似した機能を実行するブロックに対応していることに留意すべきである。
【００２３】
図３中では、インバータ１４０は、（Ｎ−１）ビットカウンタ１２０．１のＣＬＫ入力に結合させる前に、発振器信号Ｏｓｃ１１０ａを反転させる。さらに、（Ｎ−１）ビットカウンタ１２０．１へのＲＥＧ入力には、値└Ｍ／２┘が供給される。ここで、表記法└ｘ┘は、ｘより少ない最大整数またはｘに等しいものを示す。この方法では、カウンタ１２０．１は、（例えば、各サイクルは、Ｏｓｃ１１０ａの立ち下がり端で開始する）信号Ｏｓｃ１１０ａ中で経過する└Ｍ／２┘サイクルの合計をカウントするように構成されており、合計をカウントすると、その出力１２０．１ａはＨＩＧＨにアサートされる。
【００２４】
Ｎビットカウンタ１２０．２の構成は、図１の信号発生器１００中のＮビットカウンタ１２０．２に対して示したものと類似していてもよいことに留意すべきである。
【００２５】
図４は、Ｍ＝１９であるケースに対する、信号発生器３００の動作の例示的なタイミングダイヤグラムを図示している。タイミングダイヤグラムは、例示の目的のみのために示されており、何らかの方法で本開示の範囲を制限することを意味していないことを当業者は正しく認識するだろう。
【００２６】
図４中では、Ｏｓｃ１１０ａのサイクル０において、Ｎビットカウンタ出力１２０．２ａ中に立ち上がり端が存在する。この立ち上がり端は、（Ｎ−１）ビットカウンタ１２０．１とＮビットカウンタ１２０．２との双方のカウントをリセットする。Ｏｓｃ１１０ａのサイクル１０の直前のＯｓｃ１１０ａの立ち下がり端において、（Ｎ−１）ビットカウンタ１２０．１は、（すなわち、ここで先に留意したように、各サイクルは、Ｏｓｃ１１０ａの立ち下がり端で開始する）└Ｍ／２┘＝９サイクルをカウントすることを終了し、信号１２０．１ａはＨＩＧＨにアサートされる。Ｏｓｃ１１０ａのサイクル１９において、Ｎビットカウンタ１２０は、Ｍ＝１９サイクルをカウントすることを終了し、信号１２０．２ａもまたＨＩＧＨにアサートされる。信号１２０．１ａと１２０．２ａとの双方中の立ち上がり端に基づいて、トグルラッチ１３０は、５０％デューティサイクルとＭ＝１９サイクルの周期とを有する出力信号１３０ａを発生させる。
【００２７】
図５は、Ｍの偶数値および奇数値の双方を処理するように構成されている信号発生器５００の例示的な実施形態を図示している。類似してラベル付けされている図１、３、および５中のエレメントは、そうでないことが留意されていない限り、類似した機能を実行するブロックに対応していることに留意すべきである。
【００２８】
図５中では、インバータ１４０は、マルチプレクサ（またはＭＵＸ）１５０の１入力に結合される前に、発振器信号Ｏｓｃ１１０ａを反転させる一方、ＭＵＸ１５０の０入力は、Ｏｓｃ１１０ａに直接的に結合されている。ＭＵＸ１５０の出力へのフィードスルーを１入力と０入力との間で選択する、ＭＵＸへの制御信号には、示されているように、Ｍの０番目のビットが供給される。図１または３のいずれかを参照して以前に記述したように、Ｍの０番目のビット（すなわち、最下位のビット、ＬＳＢ）は、Ｍがバイナリ形態で表されるときに、Ｍが偶数であるか奇数であるかの表示を提供し、したがって、（Ｎ−１）ビットのＣＬＫ入力には、正しい極性を有するＯｓｃ１１０ａのバージョンが供給されることを、当業者は正しく認識するだろう。
【００２９】
ここに開示した概念にしたがうと、出力信号１３０ａの、周期、ゆえに周波数は、Ｍの値を選択することにより構成することができることを正しく認識するだろう。
【００３０】
５０％のデューティサイクルを有する出力信号を発生させる本開示の例示的な実施形態を記述してきたが、出力信号１３０ａのデューティサイクルは、カウンタ１２０．１によりカウントされるサイクルの総数と１２０．２によりカウントされるサイクルの総数との間の比を変化させることにより、容易に調節することができることを正しく認識するだろう。例えば、代替的な例示的実施形態では、２５％のデューティサイクルを有する出力信号１３０ａを発生させるために、図５の信号発生器５００を修正して、カウンタ１２０．１が、（例えば、Ｍ／４の値をカウンタ１２０．１のＲＥＧ入力に提供することにより）Ｍ／４の値までカウントできるようにしてもよい。例えば、レジスタは、第１の数Ｎと第２の数Ｍとを指定するようにプログラムされていてもよく、ここで、Ｎは、第１のカウンタのＲＥＧ入力に提供されてもよく、Ｍは、第２のカウンタのＲＥＧ入力に提供されてもよい。この方法で、カウンタ１２０．１へのＲＥＧ入力が、カウンタ１２０．２へのＲＥＧ入力より少ない限り、信号発生器５００は、カウンタＲＥＧ入力の適切な選択により、（ステップサイズ内までの）任意のデューティサイクルを有するクロックを発生させることができることを正しく認識するだろう。
【００３１】
図６は、本開示にしたがった、トグルラッチ１３０の例示的な実施形態１３０．１を図示している。例示的な実施形態１３０．１は、例示の目的のみのために示されており、示されているラッチの任意の特定の実施形態に本開示の範囲を制限することを意味していないことに留意すべきである。
【００３２】
図６中では、インバータ６１０、６２０、および、ＮＡＮＤゲート６３０、６４０は、トグルラッチ１３０に対して上述した機能を実行するために、当業者にとってよく知られているＲＳフリップ−フロップとして構成されている。
【００３３】
例示的な実施形態では、カウンタ１２０．１および１２０．２の双方は、非同期カウンタであってもよく、それゆえ、発振器信号Ｏｓｃ１１０ａ（または、それらから導出された信号、例えば、Ｏｓｃ１１０ａの反転されたバージョン）は、ＣＬＫ入力を通して、非同期カウンタの最初のステージのみを駆動するだけでよい。これにより、有益にも、高速クロックが、相対的に小さな負荷のみを駆動し、したがって、低い電力消費が可能となる。さらに、このような例示的な実施形態では、カウンタ１２０．１および１２０．２の中にある初めのいくつかのフリップ−フロップのみが、高速動作を必要とする。このことは、設計をさらに容易にすることができる。
【００３４】
図７は、本開示の技術を実現できるワイヤレス通信デバイス７００の設計のブロックダイヤグラムを図示している。図７は、例示的なトランシーバ設計を示している。一般的に、送信機および受信機における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータ等の、１つ以上のステージにより実行することができる。これらの回路ブロックは、図７中に示されているコンフィギュレーションとは異なって構成されてもよい。さらに、図７中には示されていない他の回路ブロックも、送信機および受信機における信号を調整するために使用してもよい。また、図７中のいくつかの回路ブロックを省略してもよい。
【００３５】
図７中に示されている設計では、ワイヤレスデバイス７００は、トランシーバ７２０とデータプロセッサ７１０とを備える。データプロセッサ７１０は、データとプログラムコードとを記憶するメモリ（示されていない）を備えていてもよい。トランシーバ７２０は、双方向性通信をサポートする、送信機７３０と受信機７５０とを備える。一般的に、ワイヤレスデバイス７００は、任意の数の通信システムおよび周波数帯域に対する、任意の数の送信機と、任意の数の受信機とを備えていてもよい。トランシーバ７２０の、すべてまたは一部分は、１つ以上の、アナログ集積回路（ＩＣ）上で、ＲＦ ＩＣ（ＲＦＩＣ）上で、混合信号ＩＣ上等で実現してもよい。
【００３６】
送信機または受信機は、スーパーヘテロダインアーキテクチャまたはダイレクトコンバートアーキテクチャにより、実現してもよい。スーパーヘテロダインアーキテクチャでは、例えば、受信機に対して、１つのステージ中では、無線周波数（ＲＦ）から中間周波数（ＩＦ）、そして、別のステージ中では、ＩＦからベースバンドのように、信号は、複数のステージ中で、ＲＦとベースバンドとの間で周波数コンバートされる。ダイレクトコンバートアーキテクチャでは、信号は、１つのステージ中で、ＲＦとベースバンドとの間で周波数コンバートされる。スーパーヘテロダインアーキテクチャおよびダイレクトコンバートアーキテクチャは、異なる回路ブロックを使用してもよく、ならびに／あるいは、異なる要件を有していてもよい。図７中で示されている設計では、送信機７３０および受信機７５０は、ダイレクトコンバートアーキテクチャにより実現されている。
【００３７】
送信パスにおいて、データプロセッサ７１０は、送信されることになるデータを処理して、ＩおよびＱアナログ出力信号を送信機７３０に提供する。示されている例示的な実施形態では、データプロセッサ７１０は、データプロセッサ７１０により発生されたデジタル信号をＩおよびＱアナログ出力信号にコンバートする、デジタルアナログコンバータ（ＤＡＣ）７１４ａおよび７１４ｂを備えている。ＤＡＣ７１４ａおよび７１４ｂのそれぞれは、クロック信号発生器７１５により発生されたクロック信号７１５ａが提供されてもよい。
【００３８】
送信機７３０内では、ローパスフィルタ７３２ａおよび７３２ｂは、ＩおよびＱアナログ出力信号をそれぞれフィルタリングして、先行するデジタルアナログコンバートにより生じた望ましくない影像を除去する。増幅器（Ａｍｐ）７３４ａおよび７３４ｂは、ローパスフィルタ７３２ａおよび７３２ｂからの信号をそれぞれ増幅して、ＩおよびＱベースバンド信号を提供する。アップコンバータ７４０は、送信（ＴＸ）局部発振（ＬＯ）信号発生器７７０からのＩおよびＱ ＴＸ ＬＯ信号により、ＩおよびＱベースバンド信号をアップコンバートして、アップコンバートされた信号を提供する。フィルタ７４２は、アップコンバートされた信号をフィルタリングして、受信周波数バンド中の、周波数アップコンバートにより生じた望ましくない影像とともに、ノイズを除去する。電力増幅器（ＰＡ）７４４は、フィルタ７４２からの信号を増幅し、所望の出力電力レベルを取得して、送信ＲＦ信号を提供する。送信ＲＦ信号は、デュプレクサまたはスイッチ７４６を通してルーティングされ、アンテナ７４８を介して送信される。
【００３９】
受信パスにおいて、アンテナ７４８は、基地局により送信された信号を受信して、受信したＲＦ信号を提供する。ＲＦ信号は、デュプレクサまたはスイッチ７４６を通してルーティングされて、低ノイズ増幅器（ＬＮＡ）７５２に提供される。受信されたＲＦ信号は、ＬＮＡ７５２により増幅され、フィルタ７５４によりフィルタリングされて、望ましいＲＦ入力信号が取得される。ダウンコンバータ７６０は、受信（ＲＸ）ＬＯ信号発生器７８０からのＩおよびＱ ＲＸ ＬＯ信号により、ＲＦ入力信号をダウンコンバートして、ＩおよびＱベースバンド信号を提供する。ＩおよびＱベースバンド信号は、増幅器７６２ａおよび７６２ｂにより増幅され、さらに、ローパスフィルタ７６４ａおよび７６４ｂによりフィルタリングされて、ＩおよびＱアナログ入力信号が取得される。ＩおよびＱアナログ入力信号はデータプロセッサ７１０に提供される。示されている例示的な実施形態では、データプロセッサ７１０は、アナログ入力信号を、データプロセッサ７１０によりさらに処理されることになるデジタル信号にコンバートするアナログデジタルコンバータ（ＡＤＣ）７１６ａおよび７１６ｂを備えている。ＡＤＣ７１６ａおよび７１６ｂは、クロック信号発生器７１５により発生されるクロック信号７１５ｂがそれぞれ提供されてもよい。
【００４０】
例示的な実施形態では、クロック信号発生器７１５は、予め定められた、周波数および／またはデューティサイクルを持つ信号を発生させるここで開示した技術を利用してもよい。例えば、クロック信号発生器７１５は、基準発振器信号７１５ｃを受け入れ、信号発生器１００、３００、５００のアーキテクチャ、または、当業者にとって本開示から明らかになるここでは明示的に開示していない他の何らかのアーキテクチャを使用して、予め定められた、周波数および／またはデューティサイクルを持つクロック信号を基準発振器信号７１５ｃから発生させてもよい。このような例示的な実施形態は、本開示の範囲内であることを意図している。
【００４１】
ＴＸ ＬＯ信号発生器７７０は、周波数アップコンバートのために使用するＩおよびＱ ＴＸ ＬＯ信号を発生させる。ＲＸ ＬＯ信号発生器７８０は、周波数ダウンコンバートのために使用するＩおよびＱ ＲＸ ＬＯ信号を発生させる。各ＬＯ信号は、特定の基本周波数を持つ周期信号である。ＰＬＬ７７２は、データプロセッサ７１０からタイミング情報を受け取って、ＬＯ信号発生器７７０からのＴＸ ＬＯ信号の周波数および／または位相を調節するために使用する制御信号を発生させる。同様に、ＰＬＬ７８２は、データプロセッサ７１０からタイミング情報を受け取って、ＬＯ信号発生器７８０からのＲＸ ＬＯ信号の周波数および／または位相を調節するために使用する制御信号を発生させる。
【００４２】
図８は、本開示にしたがった方法の例示的な実施形態８００を図示している。方法８００は、予め定められたデューティサイクルを持つ出力信号を発生させるためのものである。方法８００は、例示の目的のみのために示されており、本開示の範囲を制限することを意味していないことに留意すべきである。
【００４３】
図８中では、ブロック８１０において、方法は、発振器信号から導出された信号のサイクルの第１の数をカウントする。
【００４４】
ブロック８２０において、サイクルの第１の数をカウントしたときに、第１の出力信号において遷移を発生させる。
【００４５】
ブロック８３０において、方法は、発振器信号のサイクルの第２の数をカウントする。ここで以前に記述したように、第２の数は、第１の数よりも大きいことがある。
【００４６】
ブロック８４０において、サイクルの第２の数をカウントしたときに、第２の出力信号において遷移を発生させる。
【００４７】
ブロック８５０において、第２の出力信号における遷移のときに、第１および第２の数のカウンティングをリセットする。
【００４８】
ブロック８６０において、第１の出力信号における遷移のときに、出力信号において第１の状態から第２の状態への遷移を発生させる。
【００４９】
ブロック８７０において、第２の出力信号における遷移のときに、出力信号において第２の状態から第１の状態への遷移を発生させる。
【００５０】
ここに記述した例示的な実施形態は、信号の、“立ち上がり”端と“立ち下がり”端とに対して特有な参照がなされているが、代替的な例示的実施形態は一般的に、開示が“立ち下がり”端を言及する場合に、“立ち上がり”端を用いてもよく、逆もまた同じであることを、当業者は正しく認識するだろう。同じことは、“ＨＩＧＨ”または“ＬＯＷ”として指定されている論理信号に対しても適用する。このような代替的な例示的実施形態は、本開示の範囲内であることを意図している。
【００５１】
当業者は、さまざまな異なる技術および技法のうちの任意のものを使用して、情報および信号を表してもよいことを理解するであろう。例えば、上記の記述全体を通して参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁粒、光界または光粒、あるいは、これらの任意の組み合わせたものにより表してもよい。
【００５２】
ここで開示した実施形態に関連して記述した、さまざまな例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップを、電子ハードウェア、コンピュータソフトウェア、または、双方を組み合わせたものとして実現してもよいことを、当業者はさらに正しく認識するであろう。ハードウェアおよびソフトウェアのこの交換可能性を明確に示すために、さまざまな例示的なコンポーネント、ブロック、モジュール、回路、およびステップを、概してこれらの機能性に関して上述した。このような機能性がハードウェアまたはソフトウェアとして実現されるか否かは、特定の応用、および、システム全体に課せられた設計の制約に依存する。熟練者は、それぞれの特定の応用に対して変化する方法で、記述した機能性を実現してもよいが、そのような実現の決定は、本発明の例示的な実施形態の範囲からの逸脱を生じさせるものとして解釈すべきではない。
【００５３】
ここに開示した実施形態と関連して記述した、さまざまな例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、現場プログラム可能ゲートアレイ（ＦＰＧＡ）または他のプログラム可能論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェアコンポーネント、あるいは、ここに記述した機能を実行するように設計されているこれらの任意の組み合わせたものにより、実現または実行してもよい。汎用プロセッサはマイクロプロセッサであってもよいが、代替実施形態では、プロセッサは、任意の従来のプロセッサ、制御装置、マイクロ制御装置、または状態機械であってもよい。プロセッサはまた、例えば、ＤＳＰおよびマイクロプロセッサを組み合わせたものや、複数のマイクロプロセッサや、ＤＳＰコアを伴う１つ以上のマイクロプロセッサや、任意のその他のこのようなコンフィギュレーションのような、コンピューティングデバイスを組み合わせたものとして実現してもよい。
【００５４】
ここで開示した実施形態と関連して記述した方法またはアルゴリズムのステップは、直接、ハードウェアで、プロセッサにより実行されるソフトウェアモジュールで、あるいは、２つの組み合わせで具現化してもよい。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーブバルディスク、ＣＤ−ＲＯＭ、あるいは、技術的に知られている他の何らかの形態の記憶媒体に存在していてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替実施形態では、記憶媒体はプロセッサと一体化されてもよい。プロセッサおよび記憶媒体はＡＳＩＣに存在してもよい。ＡＳＩＣはユーザ端末に存在してもよい。代替実施形態では、プロセッサおよび記憶媒体は、ユーザ端末中のディスクリートコンポーネントとして存在してもよい。
【００５５】
１つ以上の例示的な実施形態では、記述した機能は、ハードウェアで、ソフトウェアで、ファームウェアで、または、これらの任意の組み合わせで実現することができる。ソフトウェアで実現された場合、機能は、１つ以上の命令またはコードとして、コンピュータ読取可能媒体上に記憶させることができ、あるいは、コンピュータ読取可能媒体を通して送信することができる。コンピュータ読取可能媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を促進する何らかの媒体を含む、コンピュータ記憶媒体および通信媒体の双方を含む。記憶媒体は、コンピュータによりアクセスできる何らかの利用可能な媒体であってもよい。例として、これらに限定されないが、このようなコンピュータ記憶媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、あるいは、コンピュータによりアクセスでき、命令またはデータ構造の形態で所望のプログラムコードを伝送または記憶するために使用できる他の何らかの媒体を含むことができる。また、任意の接続は、適切にコンピュータ読取可能媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブルや、光ファイバケーブルや、撚り対や、デジタル加入者線（ＤＳＬ）や、または赤外線、無線、およびマイクロ波のようなワイヤレス技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから送信された場合、同軸ケーブルや、光ファイバケーブルや、撚り対や、ＤＳＬや、または赤外線、無線、およびマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。ここで使用したようなディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光ディスク、デジタル汎用ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、ブルーレイ（登録商標）ディスクを含むが、一般的に、ディスク（ｄｉｓｋ）は、データを磁気的に再生する一方で、ディスク（ｄｉｓｃ）はデータをレーザによって光学的に再生する。上記のものの組み合わせも、コンピュータ読取可能媒体の範囲内に含めるべきである。
【００５６】
開示した例示的な実施形態のこれまでの記述は、当業者が本発明を製作または使用できるように提供した。これらの例示的な実施形態に対するさまざま改良は当業者に容易に明らかとなり、ここに規定した一般的な原理は、本発明の精神または範囲から逸脱することなく、他の実施形態に適用してもよい。したがって、本発明は、ここで示した実施形態に限定されることを意図しているものではなく、ここで開示した原理および新しい特徴と一致した最も広い範囲に一致させるべきである。
【特許請求の範囲】
【請求項１】
予め定められたデューティサイクルを有する出力信号を発生させるための装置において、
発振器信号から導出された信号のサイクルの第１の数をカウントするように構成されている第１のカウンタと、
前記発振器信号のサイクルの第２の数をカウントするように構成されている第２のカウンタと、
前記予め定められたデューティサイクルを有する出力信号を発生させるように構成されているトグルラッチとを具備し、
前記第１のカウンタの出力信号は、前記サイクルの第１の数をカウントした後に遷移するように構成されており、
前記第２のカウンタの出力信号は、前記サイクルの第２の数をカウントした後に遷移するように構成されており、
前記第１および第２のカウンタは、前記第２のカウンタの出力信号における遷移のときに、リセットされるように構成されており、
前記トグルラッチの出力信号は、前記第１のカウンタの出力信号における遷移のときに、第１の状態から第２の状態に遷移するように構成されており、
前記トグルラッチの出力信号は、第２のラッチの出力信号における遷移のときに、前記第２の状態から前記第１の状態に遷移するようにさらに構成されている装置。
【請求項２】
前記第１のカウンタは、前記発振器信号のサイクルの第１の数を直接的にカウントするように構成されている請求項１記載の装置。
【請求項３】
前記第１のカウンタは、前記発振器信号の反転のサイクルの第１の数をカウントするように構成されている請求項１記載の装置。
【請求項４】
前記第１のカウンタは、選択ビットに基づいて、前記発振器信号のサイクルの第１の数を直接的にカウントするか、または、前記発振器信号の反転のサイクルの第１の数をカウントするように構成されている請求項１記載の装置。
【請求項５】
前記第１の数は、前記第２の数の半分より小さい最大整数または前記第２の数の半分に等しく、前記選択ビットは、前記第２の数の最下位ビットに対応している請求項４記載の装置。
【請求項６】
前記第１の状態は論理ＨＩＧＨであり、前記第２の状態は論理ＬＯＷである請求項１記載の装置。
【請求項７】
前記第１および第２の数は、少なくとも１つのレジスタを通してプログラム可能である請求項１記載の装置。
【請求項８】
前記第１のカウンタの出力信号は、前記サイクルの第１の数をカウントした後に、パルスを発生させるように構成されており、前記パルスの立ち上がり端は、前記第１のカウンタの出力信号における遷移に対応しており、前記第２カウンタの出力信号は、前記サイクルの第２の数をカウントした後に、パルスを発生させるように構成されており、前記パルスの立ち上がり端は、前記第２のカウンタの出力信号における遷移に対応している請求項１記載の装置。
【請求項９】
前記第１および第２のカウンタは、非同期カウンタである請求項１記載の装置。
【請求項１０】
予め定められたデューティサイクルを有する出力信号を発生させるための方法において、
発振器信号から導出された信号のサイクルの第１の数をカウントすることと、
前記サイクルの第１の数をカウントした後に、第１の出力信号において遷移を発生させることと、
前記発振器信号のサイクルの第２の数をカウントすることと、
前記サイクルの第２の数をカウントした後に、第２の出力信号において遷移を発生させることと、
前記第２の出力信号における遷移のときに、前記第１および第２の数のカウンティングをリセットすることと、
前記第１の出力信号における遷移のときに、前記出力信号において第１の状態から第２の状態への遷移を発生させることと、
前記第２の出力信号における遷移のときに、前記出力信号において前記第２の状態から前記第１の状態への遷移を発生させることとを含み、
前記第２の数は、前記第１の数より大きい方法。
【請求項１１】
前記サイクルの第１の数をカウントすることは、前記発振器信号のサイクルの第１の数を直接的にカウントすることを含む請求項１０記載の方法。
【請求項１２】
前記サイクルの第１の数をカウントすることは、前記発振器信号の反転のサイクルの第１の数をカウントすることを含む請求項１０記載の方法。
【請求項１３】
前記サイクルの第１の数をカウントすることは、選択ビットに基づいて、前記発振器信号を直接的にカウントすること、または、前記発振器信号の反転をカウントすることを含む請求項１０記載の方法。
【請求項１４】
前記第１の数は、前記第２の数の半分より小さい最大整数または前記第２の数の半分に等しく、前記選択ビットは、前記第２の数の最下位ビットに対応している請求項１３記載の方法。
【請求項１５】
前記第１の状態は論理ＨＩＧＨであり、前記第２の状態は論理ＬＯＷである請求項１０記載の方法。
【請求項１６】
少なくとも１つのレジスタを通して、前記第１および第２の数をプログラムすることをさらに含む請求項１０記載の方法。
【請求項１７】
前記第１の出力信号において遷移を発生させることは、前記第１の出力信号においてパルスを発生させることを含み、前記第２の出力信号において遷移を発生させることは、前記第２の出力信号においてパルスを発生させることを含む請求項１０記載の方法。
【請求項１８】
前記第１の数をカウントすること、および、前記第２の数をカウントすることは、発振信号により非同期カウンタの最初のステージを駆動することを含む請求項１０記載の方法。
【請求項１９】
予め定められたデューティサイクルを有する出力信号を発生させるための装置において、
発振器信号から導出された信号のサイクルの第１の数をカウントして、前記サイクルの第１の数をカウントした後に、第１の出力信号において遷移を発生させる手段と、
前記第１の数より大きい、前記発振器信号のサイクルの第２の数をカウントして、前記サイクルの第２の数をカウントした後に、第２の出力信号において遷移を発生させる手段と、
前記第２の出力信号における遷移のときに、前記第１および第２の数のカウンティングをリセットする手段と、
前記第１の出力信号における遷移のときに、前記出力信号において第１の状態から第２の状態への遷移を発生させて、前記第２の出力信号における遷移のときに、前記出力信号において前記第２の状態から前記第１の状態への遷移を発生させる手段とを具備する装置。
【請求項２０】
前記第２の数が、偶数かまたは奇数かに基づいて、前記発振器信号と前記発振器信号の反転との間から、前記発振器信号から導出される信号を選択する手段をさらに具備する請求項１９記載の装置。
【請求項２１】
コンピュータに、予め定められたデューティサイクルを有する出力信号を発生させるためのコードを記憶するコンピュータプログラムプロダクトおいて、
前記コードは、
コンピュータに、発振器信号から導出された信号のサイクルの第１の数をカウントさせて、前記サイクルの第１の数をカウントさせた後に、第１の出力信号において遷移を発生させるためのコードと、
コンピュータに、前記第１の数より大きい、前記発振器信号のサイクルの第２の数をカウントさせて、前記サイクルの第２の数をカウントさせた後に、第２の出力信号において遷移を発生させるためのコードと、
コンピュータに、前記第２の出力信号における遷移のときに、前記第１および第２の数のカウントをリセットさせるためのコードと、
コンピュータに、前記第１の出力信号における遷移のときに、前記出力信号において第１の状態から第２の状態への遷移を発生させて、前記第２の出力信号における遷移のときに、前記出力信号において前記第２の状態から前記第１の状態への遷移を発生させるためのコードとを含むコンピュータプログラムプロダクト。
【請求項２２】
ワイヤレス通信のためのデバイスにおいて、
デジタルＴＸ信号をアナログＴＸ信号にコンバートする少なくとも１つのデジタルアナログコンバータ（ＤＡＣ）と、前記アナログＴＸ信号を増幅する少なくとも１つのベースバンドＴＸ増幅器と、ＴＸ ＬＯ信号発生器と、前記ＴＸ ＬＯ信号発生器および前記少なくとも１つのベースバンドＴＸ増幅器に結合されているアップコンバータと、前記アップコンバータの出力に結合されているＴＸフィルタと、前記ＴＸフィルタに結合されている電力増幅器（ＰＡ）と、ＲＸフィルタと、前記ＲＸフィルタに結合されている低ノイズ増幅器（ＬＮＡ）と、ＲＸ ＬＯ信号発生器と、前記ＲＸ ＬＯ信号発生器および前記ＲＸフィルタに結合されているダウンコンバータと、前記ダウンコンバータの出力に結合されている少なくとも１つのローパスフィルタと、前記ローパスフィルタの出力をデジタル信号にコンバートする少なくとも１つのアナログデジタルコンバータ（ＡＤＣ）と、クロック信号発生器とを具備し、
前記ＤＡＣと前記ＡＤＣとのうちの少なくとも１つは、前記クロック信号発生器により発生されたクロック信号により駆動され、
前記クロック信号発生器は、
発振器信号から導出された信号のサイクルの第１の数をカウントするように構成されている第１のカウンタと、
前記発振器信号のサイクルの第２の数をカウントするように構成されている第２のカウンタと、
前記クロック信号を発生させるように構成されているトグルラッチとを備え、
前記第１のカウンタの出力信号は、前記サイクルの第１の数をカウントした後に遷移するように構成されており、
前記第２のカウンタの出力信号は、前記サイクルの第２の数をカウントした後に遷移するように構成されており、
前記第１および第２のカウンタは、前記第２のカウンタの出力信号における遷移のときに、リセットされるように構成されており、
前記トグルラッチの出力信号は、前記第１のカウンタの出力信号における遷移のときに、第１の状態から第２の状態に遷移するように構成されており、
前記トグルラッチの出力信号は、第２のラッチの出力信号における遷移のときに、前記第２の状態から前記第１の状態に遷移するようにさらに構成されているデバイス。
【請求項１】
予め定められたデューティサイクルを有する出力信号を発生させるための装置において、
発振器信号から導出された信号のサイクルの第１の数をカウントするように構成されている第１のカウンタと、
前記発振器信号のサイクルの第２の数をカウントするように構成されている第２のカウンタと、
前記予め定められたデューティサイクルを有する出力信号を発生させるように構成されているトグルラッチとを具備し、
前記第１のカウンタの出力信号は、前記サイクルの第１の数をカウントした後に遷移するように構成されており、
前記第２のカウンタの出力信号は、前記サイクルの第２の数をカウントした後に遷移するように構成されており、
前記第１および第２のカウンタは、前記第２のカウンタの出力信号における遷移のときに、リセットされるように構成されており、
前記トグルラッチの出力信号は、前記第１のカウンタの出力信号における遷移のときに、第１の状態から第２の状態に遷移するように構成されており、
前記トグルラッチの出力信号は、第２のラッチの出力信号における遷移のときに、前記第２の状態から前記第１の状態に遷移するようにさらに構成されている装置。
【請求項２】
前記第１のカウンタは、前記発振器信号のサイクルの第１の数を直接的にカウントするように構成されている請求項１記載の装置。
【請求項３】
前記第１のカウンタは、前記発振器信号の反転のサイクルの第１の数をカウントするように構成されている請求項１記載の装置。
【請求項４】
前記第１のカウンタは、選択ビットに基づいて、前記発振器信号のサイクルの第１の数を直接的にカウントするか、または、前記発振器信号の反転のサイクルの第１の数をカウントするように構成されている請求項１記載の装置。
【請求項５】
前記第１の数は、前記第２の数の半分より小さい最大整数または前記第２の数の半分に等しく、前記選択ビットは、前記第２の数の最下位ビットに対応している請求項４記載の装置。
【請求項６】
前記第１の状態は論理ＨＩＧＨであり、前記第２の状態は論理ＬＯＷである請求項１記載の装置。
【請求項７】
前記第１および第２の数は、少なくとも１つのレジスタを通してプログラム可能である請求項１記載の装置。
【請求項８】
前記第１のカウンタの出力信号は、前記サイクルの第１の数をカウントした後に、パルスを発生させるように構成されており、前記パルスの立ち上がり端は、前記第１のカウンタの出力信号における遷移に対応しており、前記第２カウンタの出力信号は、前記サイクルの第２の数をカウントした後に、パルスを発生させるように構成されており、前記パルスの立ち上がり端は、前記第２のカウンタの出力信号における遷移に対応している請求項１記載の装置。
【請求項９】
前記第１および第２のカウンタは、非同期カウンタである請求項１記載の装置。
【請求項１０】
予め定められたデューティサイクルを有する出力信号を発生させるための方法において、
発振器信号から導出された信号のサイクルの第１の数をカウントすることと、
前記サイクルの第１の数をカウントした後に、第１の出力信号において遷移を発生させることと、
前記発振器信号のサイクルの第２の数をカウントすることと、
前記サイクルの第２の数をカウントした後に、第２の出力信号において遷移を発生させることと、
前記第２の出力信号における遷移のときに、前記第１および第２の数のカウンティングをリセットすることと、
前記第１の出力信号における遷移のときに、前記出力信号において第１の状態から第２の状態への遷移を発生させることと、
前記第２の出力信号における遷移のときに、前記出力信号において前記第２の状態から前記第１の状態への遷移を発生させることとを含み、
前記第２の数は、前記第１の数より大きい方法。
【請求項１１】
前記サイクルの第１の数をカウントすることは、前記発振器信号のサイクルの第１の数を直接的にカウントすることを含む請求項１０記載の方法。
【請求項１２】
前記サイクルの第１の数をカウントすることは、前記発振器信号の反転のサイクルの第１の数をカウントすることを含む請求項１０記載の方法。
【請求項１３】
前記サイクルの第１の数をカウントすることは、選択ビットに基づいて、前記発振器信号を直接的にカウントすること、または、前記発振器信号の反転をカウントすることを含む請求項１０記載の方法。
【請求項１４】
前記第１の数は、前記第２の数の半分より小さい最大整数または前記第２の数の半分に等しく、前記選択ビットは、前記第２の数の最下位ビットに対応している請求項１３記載の方法。
【請求項１５】
前記第１の状態は論理ＨＩＧＨであり、前記第２の状態は論理ＬＯＷである請求項１０記載の方法。
【請求項１６】
少なくとも１つのレジスタを通して、前記第１および第２の数をプログラムすることをさらに含む請求項１０記載の方法。
【請求項１７】
前記第１の出力信号において遷移を発生させることは、前記第１の出力信号においてパルスを発生させることを含み、前記第２の出力信号において遷移を発生させることは、前記第２の出力信号においてパルスを発生させることを含む請求項１０記載の方法。
【請求項１８】
前記第１の数をカウントすること、および、前記第２の数をカウントすることは、発振信号により非同期カウンタの最初のステージを駆動することを含む請求項１０記載の方法。
【請求項１９】
予め定められたデューティサイクルを有する出力信号を発生させるための装置において、
発振器信号から導出された信号のサイクルの第１の数をカウントして、前記サイクルの第１の数をカウントした後に、第１の出力信号において遷移を発生させる手段と、
前記第１の数より大きい、前記発振器信号のサイクルの第２の数をカウントして、前記サイクルの第２の数をカウントした後に、第２の出力信号において遷移を発生させる手段と、
前記第２の出力信号における遷移のときに、前記第１および第２の数のカウンティングをリセットする手段と、
前記第１の出力信号における遷移のときに、前記出力信号において第１の状態から第２の状態への遷移を発生させて、前記第２の出力信号における遷移のときに、前記出力信号において前記第２の状態から前記第１の状態への遷移を発生させる手段とを具備する装置。
【請求項２０】
前記第２の数が、偶数かまたは奇数かに基づいて、前記発振器信号と前記発振器信号の反転との間から、前記発振器信号から導出される信号を選択する手段をさらに具備する請求項１９記載の装置。
【請求項２１】
コンピュータに、予め定められたデューティサイクルを有する出力信号を発生させるためのコードを記憶するコンピュータプログラムプロダクトおいて、
前記コードは、
コンピュータに、発振器信号から導出された信号のサイクルの第１の数をカウントさせて、前記サイクルの第１の数をカウントさせた後に、第１の出力信号において遷移を発生させるためのコードと、
コンピュータに、前記第１の数より大きい、前記発振器信号のサイクルの第２の数をカウントさせて、前記サイクルの第２の数をカウントさせた後に、第２の出力信号において遷移を発生させるためのコードと、
コンピュータに、前記第２の出力信号における遷移のときに、前記第１および第２の数のカウントをリセットさせるためのコードと、
コンピュータに、前記第１の出力信号における遷移のときに、前記出力信号において第１の状態から第２の状態への遷移を発生させて、前記第２の出力信号における遷移のときに、前記出力信号において前記第２の状態から前記第１の状態への遷移を発生させるためのコードとを含むコンピュータプログラムプロダクト。
【請求項２２】
ワイヤレス通信のためのデバイスにおいて、
デジタルＴＸ信号をアナログＴＸ信号にコンバートする少なくとも１つのデジタルアナログコンバータ（ＤＡＣ）と、前記アナログＴＸ信号を増幅する少なくとも１つのベースバンドＴＸ増幅器と、ＴＸ ＬＯ信号発生器と、前記ＴＸ ＬＯ信号発生器および前記少なくとも１つのベースバンドＴＸ増幅器に結合されているアップコンバータと、前記アップコンバータの出力に結合されているＴＸフィルタと、前記ＴＸフィルタに結合されている電力増幅器（ＰＡ）と、ＲＸフィルタと、前記ＲＸフィルタに結合されている低ノイズ増幅器（ＬＮＡ）と、ＲＸ ＬＯ信号発生器と、前記ＲＸ ＬＯ信号発生器および前記ＲＸフィルタに結合されているダウンコンバータと、前記ダウンコンバータの出力に結合されている少なくとも１つのローパスフィルタと、前記ローパスフィルタの出力をデジタル信号にコンバートする少なくとも１つのアナログデジタルコンバータ（ＡＤＣ）と、クロック信号発生器とを具備し、
前記ＤＡＣと前記ＡＤＣとのうちの少なくとも１つは、前記クロック信号発生器により発生されたクロック信号により駆動され、
前記クロック信号発生器は、
発振器信号から導出された信号のサイクルの第１の数をカウントするように構成されている第１のカウンタと、
前記発振器信号のサイクルの第２の数をカウントするように構成されている第２のカウンタと、
前記クロック信号を発生させるように構成されているトグルラッチとを備え、
前記第１のカウンタの出力信号は、前記サイクルの第１の数をカウントした後に遷移するように構成されており、
前記第２のカウンタの出力信号は、前記サイクルの第２の数をカウントした後に遷移するように構成されており、
前記第１および第２のカウンタは、前記第２のカウンタの出力信号における遷移のときに、リセットされるように構成されており、
前記トグルラッチの出力信号は、前記第１のカウンタの出力信号における遷移のときに、第１の状態から第２の状態に遷移するように構成されており、
前記トグルラッチの出力信号は、第２のラッチの出力信号における遷移のときに、前記第２の状態から前記第１の状態に遷移するようにさらに構成されているデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２０１２−５３１８３７（Ｐ２０１２−５３１８３７Ａ）
【公表日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１２−５１７８３３（Ｐ２０１２−５１７８３３）
【出願日】平成２２年６月２８日（２０１０．６．２８）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４０２４９
【国際公開番号】ＷＯ２０１０／１５１８９１
【国際公開日】平成２２年１２月２９日（２０１０．１２．２９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２２年６月２８日（２０１０．６．２８）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４０２４９
【国際公開番号】ＷＯ２０１０／１５１８９１
【国際公開日】平成２２年１２月２９日（２０１０．１２．２９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
[ Back to top ]