【課題】周波数の可変幅を容易に変更することができ、また周波数を高精度に調整することができる発振器を提供すること。
【解決手段】第１のレジスタ３により公称周波数に対応するディジタル値を出力する。第２のレジスタ４１により、公称周波数に対して周波数比率で表した周波数の調整量を出力する。一方前記周波数調整量であるディジタル値の可変範囲（フルレンジ）と周波数比率で表わした周波数の可変幅とを対応させるようにゲインを決め、このゲインを第２のレジスタ４１からのディジタル値に乗算し、この乗算値と公称周波数に対応するディジタル値とを加算して周波数設定信号とする。 （もっと読む）

【課題】発振周波数のトリミングを行うクロック発振回路であって、ＣＲ発振回路の特性に起因する発振周波数のばらつきを低減することが可能なクロック発振回路を提供する。
【解決手段】クロック発振回路は、周波数調整コードに応じた発振周波数のクロック信号を生成する発振部１０１と、発振部１０１の発振周波数をカウントするＯＳＣクロックカウンタ１０２と、外部接続された水晶発振器の発振周波数をカウントする基準クロックカウンタ１０３と、両発振周波数の比較を行う比較回路１０４とを備える。また、周波数調整コードの自動探索を行う探索回路１０５を備える。探索回路１０５は、周波数調整動作時において、発振部１０１に対する周波数調整コードの設定と、比較回路１０４による比較結果に応じた周波数調整コードの更新とを繰り返し行うことにより、周波数調整コードの自動探索を行う。 （もっと読む）

【課題】 外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号「断」の場合には、ＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力し、スイッチ高速切替回路１２が、外部基準入力信号の「断」を検出して制御回路１１より高速にＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力する周波数シンセサイザである。 （もっと読む）

【課題】システムリセット時の起動時間を短縮可能な情報処理システムを提供する。
【解決手段】複数の機能モジュールの内の機能モジュール１では、システムリセット信号にてＰＬＬ回路１０及び信号処理部１２をリセットした後にＰＬＬ回路１０へのリセットを解除する。リセット解除後にＰＬＬ回路１０で生成された内部クロック信号がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を機能モジュール２に供給する。位相ロックしている場合には起動完了を示す第２の起動状態信号を機能モジュール２に供給すると共に信号処理部１２へのリセットを解除する。機能モジュール２では、第１の起動状態信号にてＰＬＬ回路２０及び信号処理部２２をリセットする。そして、第２の起動状態信号にてＰＬＬ回路２０へのリセットを解除し、リセット解除後に、位相ロックした時に信号処理部２２へのリセットを解除する。 （もっと読む）

【課題】特性の制御を安定させること。
【解決手段】制御装置１２０は、第１演算器１２２と、更新制御回路１２３と、取得部１２５と、第２演算器１２６と、を備えている。第１演算器１２２は、処理装置の第１特性の検出結果に基づいて、第１特性を変化させる処理装置のパラメータを操作する。更新制御回路１２３は、第１演算器１２２の機能を更新する場合に、第１演算器１２２によるパラメータの操作を停止させる。取得部１２５は、パラメータの操作量と、第１特性を変化させる処理装置の第２特性の変化量との関係を示す関係情報を取得する。第２演算器１２６は、更新制御回路１２３によって第１演算器１２２によるパラメータの操作が停止している場合に、取得部１２５によって取得された関係情報と、第２特性の検出結果の変化量と、に基づく操作量によってパラメータを操作する。 （もっと読む）

【課題】目的の周波数からずれた周波数のクロックをクロックの供給先に与える危険性の少ない、クロック生成装置を提供する。
【解決手段】各クロック供給部１０，２０に、水晶発振器であるＶＣＸＯ１１，２１を目的の周波数で発振させるために設定された基準値と基準値が設定された時を示す設定時情報とを記憶するメモリ１４，２４と、ＶＣＸＯ１１，２１の生成するクロックを他のクロック供給部のＶＣＸＯの出力するクロックに同期させる同期手段とをそれぞれ備える。メモリ１４，２４の記憶内容に基づき、最も設定時情報が新しいＶＣＸＯを選別し、その選別したＶＣＸＯを基準値に基づいて発振させて目的の周波数のクロックを生成させる。他のＶＣＸＯには、選別したＶＣＸＯの生成したクロックに同期したクロックを生成させる。 （もっと読む）

【課題】ＰＷＭ信号生成装置において、回路規模を小さくして効果的に放射雑音等のノイズを低減する。
【解決手段】ＣＰＵ２０４、カウンタ２０１、レジスタ２０２、及びコンパレータ２０５は基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成する。ＴＦＦ２０６は基準クロックに応じて変動クロックを第１のＰＷＭ信号として出力する。ＴＦＦ２５１は基準クロックを所定の時間遅延させた遅延クロックに応じて変動クロックを第２のＰＷＭ信号として出力する。セレクタ２５２は第１及び第２のＰＷＭ信号を選択的にＰＷＭ信号として出力する。 （もっと読む）

【課題】ＣＰＵに供給するクロック信号の周波数に関わらず、周辺回路に所定の周波数のクロック信号を供給することができるクロック信号生成回路及びクロック信号生成方法を提供する。
【解決手段】本発明にかかるクロック信号生成回路は、ＣＰＵに入力される第１クロック信号から、周辺回路に入力される所定の周波数を有する第２クロック信号を生成する。外部から入力される逓倍比及び分周比のうち少なくとも１に基づき、発振子が出力するクロック信号から入力される第１クロック信号を生成する第１クロック生成部と、第１クロック信号から第２クロックを作成するための基準値を算出する基準値算出部と、第１クロック信号のカウント値と基準値との比較結果に基づき、第２クロックを生成する第２クロック生成部とを有し、基準値算出部は、逓倍比及び分周比のうち少なくとも１つが変更され第１のクロック信号の周波数が変更されると、基準値を再度算出する。 （もっと読む）

【課題】同期信号の検出が困難なときにも正確な発振周波数のクロック信号を生成できるようにした発振周波数補正装置を提供する。
【解決手段】電源投入時の劣化検出タイミングにおいて、定電流源２３から抵抗器２２に通電して得られたＡ／Ｄ変換器６のＡＤ変換値（抵抗器２２の端子電圧Ｖ_Ｒ）に基づいて、ＣＰＵ２が逓倍数設定値ＦＭＵＬＲを補正する。この場合、定電流源２０を用いることなく定電流源２３が作動して抵抗器２２に通電する。ＣＰＵ２は、抵抗器２２の端子電圧を測定することでＣＲ発振器１４内の抵抗器Ｒ１の抵抗値の経年変化を反映し、この変化に基づいてＣＲ発振回路８のクロック信号ＣＬＫの逓倍数設定値ＦＭＵＬＲを補正する。 （もっと読む）

【課題】 多数の類似機種を製造する場合でも、製造工程や検査工程における人為的なミスをなくし、適正な仕様とすることができる周波数シンセサイザ装置及びその製造システムを提供する。
【解決手段】 周波数シンセサイザ装置１のハードウェア識別子回路１３が機種に対応するハードウェア識別子を記憶し、外部ＰＣ２が複数のハードウェア識別子とそれに対応するパラメータを記憶しており、マイクロコントローラ１２が、外部ＰＣ２からハードウェア識別子の要求を受信すると、ハードウェア識別子回路１３からハードウェア識別子を読み取って外部ＰＣ２に出力し、外部ＰＣ２が、周波数シンセサイザ装置１から取得したハードウェア識別子に対応して記憶されているパラメータを読み取って周波数シンセサイザ装置１に出力し、マイクロコントローラ１２が、受信したパラメータを不揮発性メモリ１４に記憶する周波数シンセサイザ装置及びその製造システムとしている。 （もっと読む）

【課題】信号発生器の周波数設定データを複数の箇所から設定する際に、複雑なスイッチを設けることなく、周波数設定データの衝突を防止し、また、より狭い周波数偏差の要求に応える。
【解決手段】無線通信機１００は、ＰＬＬ回路１４４を構成するＰＬＬＩＣ１２８と、ＰＬＬＩＣに出力周波数を設定する第１のデータを出力し、少なくとも、ＰＬＬＩＣへのアクセス不実行状態と、アクセス待機状態と、アクセス実行状態との３つの状態を遷移するＣＰＵ１１２と、出力周波数を増加もしくは減少させるためＰＬＬＩＣに設定する第２のデータを出力し、少なくとも、ＰＬＬＩＣのアクセス可能状態と、アクセス禁止状態との２つの状態を遷移するＤＳＰ１１８とを備え、ＣＰＵとＤＳＰとが第１の信号と第２の信号によって互いに状態遷移に関する情報を交換し、ＰＬＬＩＣへのアクセスの衝突を防止する。 （もっと読む）

【課題】
応答性が高く維持され、かつハードウェアの構成が簡略化されるにもかかわらず、各部の変動やバラツキに対して安定に適応できる周波数シンセサイザを提供する。
【解決手段】
位相同期ループが供給する制御情報に対応した所望の周波数で出力信号を生成する可変周波発振器を有し、前記所望の周波数となり得る目標周波数毎に、前期可変周波発振器に与えられるべき制御情報の初期値が予め登録されたテーブルと、前記所望の周波数が切り替えられたときに、前記位相同期ループの応答を規制し、かつ最新の所望の周波数に対応して前期テーブルに登録されている初期値を前記可変周波発振器に供給する初期値設定手段と、前記位相同期ループのロックアップを前記位相差に基づいて検出するロックアップ検出手段と、前記ロックアップが検出されたときに、前記応答の規制を解除し、かつ前記初期値設定手段による初期値の供給を規制する位相同期再開手段とを備える。
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【課題】使用する周波数帯域で、温度変化による送受信の振幅値の偏差を抑えることができる通信装置を提供すること。
【解決手段】送信信号の信号路に介在して設けられると共に制御電圧の印加により容量が変化する可変容量素子とインダクタンスとを含む共振回路を有し、この共振回路の共振点に応じて高周波の入力信号の振幅を調整する振幅調整回路と、前記信号路が置かれている雰囲気の温度を検出する温度検出部と、一のチャンネルにおける周波数帯域において、送信信号の振幅値が予め設定した値になるようにまたは近づくように、前記振幅調整回路の制御電圧値と温度検出値との関係データを記憶する記憶部と、前記温度検出部の温度検出値と前記関係データとに基づいて振幅調整回路の制御電圧を出力する制御電圧出力部と、を備えるように装置を構成する。 （もっと読む）

【課題】外部からの基準周波数信号の振幅レベルの適正範囲内を特定し、その適正範囲の内外に応じて電圧制御発振器に制御電圧を供給するＰＬＬ装置において、温度により動作が不安定になることを防ぐこと。
【解決手段】制御電圧出力部に供給される信号を位相比較部と予備信号供給部との間で切り替える切り替え部と、前記基準周波数信号の信号路とアースとの間に設けられ、当該基準周波数信号の振幅レベルを規制するために、ダイオードを逆並列に接続した保護回路と、この保護回路の雰囲気温度を検出する温度検出部と、外部からの前記基準周波数信号の振幅レベルを検出するレベル検出部と、を備えるようにＰＬＬ装置を構成し、検出温度に応じて前記切り替えの基準となるしきい値を設定し、前記ダイオードの温度特性により前記振幅レベルが変わることに対応する。 （もっと読む）

【課題】ＰＬＬ回路から発生するクロックジッタを検出し、基準クロック周波数と同期するＰＬＬ回路のジッタ補正装置を提供する。
【解決手段】ジッタ検出回路２がＰＬＬ回路１に入力する基準クロック周波数とＰＬＬ周波数とを比較したジッタ情報をマイコン３およびメモリ４に出力し、前記ジッタ情報に基づいてマイコン３は設定されているジッタ幅しきい値を超えるジッタ情報を基準クロック周波数との時間差からジッタ補正値を演算、ＰＬＬ回路１に出力し、ＰＬＬ回路１は補正後のＰＬＬ周波数を出力する。 （もっと読む）

サンプリング装置（１１０）は、変動する周期時間を有する入力クロック信号（ＣＬＫ_ｉｎ）を受信し、入力クロック信号（ＣＬＫ_ｉｎ）の平均周波数より実質的に高い周波数を有するサンプリングクロック信号（ＣＬＫ_ｓｍｐｌ）に基づいて、入力クロック信号（ＣＬＫ_ｉｎ）をサンプリングする。サンプリング装置（１１０）は、入力クロック信号（ＣＬＫ_ｉｎ）の各周期に対して、各周期長値（ＰＬ）を生成する。平均化装置（１２０）は、いくつかの周期長値（ＰＬ）をサンプリング装置（１１０）から受信し、それに基づき、前記数の周期長値（ＰＬ）に等しい周期数を含む平均化期間に渡って、入力クロック信号（ＣＬＫ_ｉｎ）に対して平均周期時間を表す平均周期長値（ＰＬ_ａｖｇ）を生成する。出力装置（１５１）は、平均周期長値（ＰＬ_ａｖｇ）およびサンプリングクロック信号（ＣＬＫ_ｓｍｐｌ）に基づいて、安定した出力クロック信号（ＣＬＫ_ｏｕｔ）を生成する。 （もっと読む）

【課題】 アンロック状態を検査すると共に、自動的に再同期する自動リトライ機能を備えるＰＬＬ発振回路を提供する。
【解決手段】 ＭＰＵ４は、外部基準信号とＶＣＸＯ３からの出力信号の位相を比較してＶＣＸＯ３への制御電圧を出力するＰＬＬ−ＩＣ１からのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをＰＬＬ−ＩＣ１に設定し、ＰＬＬ−ＩＣ１からのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをＰＬＬ−ＩＣ１に設定するリトライを実行するＰＬＬ発振回路である。 （もっと読む）

機能回路のための、性能マージンを回避し、あるいは小さくするためのクロック信号を生成するために使用することができる適応クロック発生器、システムおよび関連する方法が開示される。特定の実施形態では、クロック発生器は、機能回路内の選択された遅延経路に関連する遅延回路に提供された遅延経路に従って、自律的に、かつ、適合的にクロック信号を生成する。クロック発生器には、入力信号を受け取るように適合され、かつ、出力信号を生成するために、受け取った入力信号を機能回路の遅延経路に関連する量だけ遅延させるように適合された遅延回路が含まれている。遅延回路には、上記出力信号に応答する帰還回路が結合されており、この帰還回路は、遅延回路に発振ループ構成で戻すための入力信号を生成するように適合されている。入力信号を使用して機能回路にクロック信号を提供することができる。
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【課題】基準クロックに位相同期したクロックを出力するクロック位相同期回路に関し、長期間安定化及び入力擾乱影響を緩和する。
【解決手段】リファレンス入力ａ位相に同期した電圧制御発振器１の出力信号ｄを得る為のクロック位相同期回路であって、リファレンス入力ａの周波数と電圧制御発振器１の出力信号ｄの周波数とを一致させて位相比較器３により所定のタイミング毎に位相比較した位相差検出信号ｂを入力し、それを所定期間順次記憶するメモリ等の記憶手段と、所定期間毎の位相差検出信号の差を位相変動量として求め、位相変動量が許容範囲内の場合は、その位相変動量に対応した電圧制御発振器１の制御電圧に変換し、許容範囲内でない場合は、前回の位相変動量に対応した制御電圧又は自走状態となる制御電圧として、電圧制御発振器１に制御電圧ｃを入力する演算処理手段とを備えている。 （もっと読む）

【課題】ＧＰＳ衛星電波が受信出来ない時も正確に同期タイミング信号を出力する時刻同期装置およびその時刻同期補正方法を提供する。
【解決手段】内蔵発振器１は、ＧＰＳ受信器Ｒからの１ｐｐｓ信号と出力するクロックと間の位相差信号を発振制御部３へ出力し、この位相差を無くす発振周波数制御信号が発振制御部３内蔵発振器１へ出力される。１ｐｐｓ信号が断となった場合、発振制御部３は、ログ部ＬＧのドリフト記録部５と信号断時間記録部６から、予め測定記録していた単位時間あたりの内蔵発振器１の周波数のドリフト量からドリフトを補正する発振周波数制御信号を生成して内蔵発振器１へ出力し、タイミング信号発生部２は、内蔵発振器１からのクロックにより生成した同期タイミング信号を外部へ出力する。 （もっと読む）