適応クロック発生器、システムおよび方法
機能回路のための、性能マージンを回避し、あるいは小さくするためのクロック信号を生成するために使用することができる適応クロック発生器、システムおよび関連する方法が開示される。特定の実施形態では、クロック発生器は、機能回路内の選択された遅延経路に関連する遅延回路に提供された遅延経路に従って、自律的に、かつ、適合的にクロック信号を生成する。クロック発生器には、入力信号を受け取るように適合され、かつ、出力信号を生成するために、受け取った入力信号を機能回路の遅延経路に関連する量だけ遅延させるように適合された遅延回路が含まれている。遅延回路には、上記出力信号に応答する帰還回路が結合されており、この帰還回路は、遅延回路に発振ループ構成で戻すための入力信号を生成するように適合されている。入力信号を使用して機能回路にクロック信号を提供することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の技術は、一般に、同期ディジタル回路を始めとする、ただしそれだけには限らない、回路にクロック信号を提供する、クロック発生器および関連回路、システムならびに方法に関する。
【背景技術】
【０００２】
いくつかの例として中央処理装置(CPU)あるいはディジタル信号プロセッサ(DSP)などの同期ディジタル回路には、回路内の論理のタイミングを調整するためのクロック信号が必要である。クロック信号の周波数によって論理の切換え速度すなわちレートが制御され、したがって回路の性能が制御される。一般的にはクロック信号の周波数を最大化することによって性能が最大化されることが望ましいが、同期ディジタル回路は、最大性能レートを有しており、このレートを超えると同期ディジタル回路は適切に動作しない。したがってクロック信号の周波数は、回路に含まれているコンポーネントの性能に基づく最大周波数ガイドライン内で動作するように制御される。したがって水晶発振器を使用して、同期ディジタル回路に供給される固定周波数クロック信号を生成することができる。別法としては、周波数同期ループ(FLL)または位相同期ループ(PLL)コントローラを使用して、同期ディジタル回路に固定周波数クロック信号を提供することも可能である。
【０００３】
クロック信号の周波数は、回路の最大性能レートに設定されることが理想的である。しかしながら、動作中、同期ディジタル回路およびそれらのコンポーネントの最大性能レートが変化して、様々な条件に応じて理想レートから低下する可能性があり、そのために性能を損失することがある。例えば、同期ディジタル回路およびそれらのコンポーネントを製造するために使用されるナノメートル集積回路(IC)プロセスの可変性は、遅延が変動する原因になることがある。また、トランジスタの動作温度および経年変化効果などの環境条件も、伝搬遅延に影響を及ぼすことがある。電圧源によって供給される電圧レベルは、電流引出しの変化のために瞬間的に低下することがあり、したがってそのために性能が瞬間的に低下することがある。この点に関して、周波数発生器は、あらゆる動作条件に対して適切な回路動作を保証するために、遅延変動の最悪例シナリオに基づいてクロック信号の最大周波数を制御するように構成されている。動作中の最悪例遅延変動を考慮するためのクロック信号の理想最大周波数と最悪例周波数の差は、クロックレートマージンまたは周波数マージンとして知られている。クロック信号の最大周波数を低くすることにより、遅延変動状態の下での回路の適切な動作を保証することができるが、最悪例遅延状態が存在していない、つまり特定の時間に最悪例遅延状態が回路に存在していない場合であっても、周波数マージンによって性能マージンが生成されることになる。したがって回路に供給されるクロック信号の周波数は、所与の時間における回路の最大性能能力より低く、回路の総合性能を低くしている。
【発明の概要】
【課題を解決するための手段】
【０００４】
以下の発明を実施するための形態で開示される実施形態には、回路に提供されるクロック信号を生成するために使用することができ、あるいは回路に提供されるクロック信号を生成するために使用される信号を生成するために使用することができる適応クロック発生器、システムおよび方法が含まれている。適応クロック信号は、それには限定されないが同期ディジタル回路を始めとする1つまたは複数の機能回路にクロック信号を自律的に提供し、あるいは1つまたは複数の機能回路にクロック信号を提供するために使用される信号を自律的に提供する。クロック信号の周波数は、機能回路内の1つまたは複数の選択された遅延経路に対応するように適合的に調整される。この方法によれば、例えば1つまたは複数の変動状態などのために機能回路内の遅延経路の遅延の量を調整する場合、クロック発生器によって生成されるクロック信号は、遅延の変化に応答して適合的に調整する。したがって機能回路に提供されるクロック信号の周波数、あるいは機能回路にクロック信号を提供するために使用されるクロック信号の周波数によって機能回路の性能(つまり遅延)が適合的に調整され、それにより周波数マージンが回避されるか、あるいは小さくなり、延いては性能マージンが回避されるか、あるいは小さくなり、その一方で機能回路の適切な動作が依然として許容される。
【０００５】
一実施形態では、クロック発生器は、入力信号を受け取るように適合され、かつ、出力信号を生成するために、受け取った入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させるように適合された少なくとも1つの遅延回路を備えている。クロック発生器は、さらに、少なくとも1つの遅延回路に結合された、上記出力信号に応答する帰還回路を備えており、帰還回路は、入力信号を生成するように適合されている。
【０００６】
他の実施形態では、クロック発生器は、入力信号を受け取り、受け取った入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させ、かつ、出力信号を生成するための手段を備えている。クロック発生器は、さらに、入力信号を受け取り、かつ、入力信号を生成するために上記出力信号に応答するための手段に結合された手段を備えている。
【０００７】
他の実施形態では、回路はクロック発生器を備えている。クロック発生器は、入力信号を受け取るように適合され、かつ、出力信号を生成するために、受け取った入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させるように適合された少なくとも1つの遅延回路を備えている。クロック発生器は、さらに、少なくとも1つの遅延回路に結合された、上記出力信号に応答する帰還回路を備えている。帰還回路は、入力信号を生成するように適合されている。機能回路は、1つまたは複数の同期機能のタイミングを制御するために、入力信号に基づいてクロック信号を受け取るように適合されている。
【０００８】
他の実施形態では、クロック発生器を提供する方法には、機能回路内の複数の遅延経路を調査するステップが含まれている。この方法には、さらに、複数の遅延経路の遅延の量を決定するステップと、それぞれ複数の遅延経路のうちの1つの経路の遅延の量に対応するように構成された複数の遅延回路をクロック発生器内に提供するステップと、複数の遅延回路を構成するステップが含まれている。複数の遅延回路を構成するステップには、複数の遅延経路のうちの最も長い遅延に関連する量だけ入力信号を遅延させるステップ、入力信号を遅延させることによって出力信号を生成するステップ、および複数の遅延回路に結合された、上記出力信号に応答する帰還回路を使用して入力信号を生成するステップが含まれている。
【図面の簡単な説明】
【０００９】
【図１】一例示的適応クロック発生器のブロック図である。
【図２】他の例示的適応クロック発生器のブロック図である。
【図３】遅延経路調査、適応クロック発生器内に提供された遅延回路のための遅延量の選択、および適応クロック発生器による、遅延回路に基づく適合的クロック信号の発生を示す一例示的流れ図である。
【図４】適応クロック発生器内の遅延回路として使用することができる一例示的ゲート支配遅延回路のブロック図である。
【図５】適応クロック発生器に使用することができる一例示的プログラマブルゲート支配遅延回路のブロック図である。
【図６】適応クロック発生器内の遅延回路として使用することができる他の例示的プログラマブルゲート支配遅延回路のブロック図である。
【図７】適応クロック発生器内の遅延回路として使用することができる一例示的ワイヤ支配遅延回路のブロック図である。
【図８】適応クロック発生器内の遅延回路として使用することができる一例示的拡散容量支配遅延回路のブロック図である。
【図９】適応クロック発生器によってシステムバスクロック信号が提供される一例示的中央処理装置(CPU)機能回路および関連するシステムのブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本開示のいくつかの例示的実施形態について説明する。「例示的」という語は、本明細書においては、「一例、例あるいは実例として働くこと」を意味するべく使用されている。本明細書において「例示的」として説明されているすべての実施形態は、必ずしも他の実施形態に対して好ましい、あるいは有利な実施形態として解釈してはならない。
【００１１】
発明を実施するための形態で開示される実施形態には、回路に提供されるクロック信号を生成するために使用することができ、あるいは回路に提供されるクロック信号を生成するために使用される信号を生成するために使用することができる適応クロック発生器、システムおよび方法が含まれている。適応クロック信号発生器は、それには限定されないが同期ディジタル回路を始めとする1つまたは複数の機能回路にクロック信号を提供し、あるいは1つまたは複数の機能回路にクロック信号を提供するために使用される信号を提供する。クロック信号の周波数は、機能回路内の1つまたは複数の選択された遅延経路に対応するように適合的に調整される。この方法によれば、例えば1つまたは複数の変動状態などのために機能回路内の遅延経路の遅延の量を調整する場合、クロック発生器によって生成されるクロック信号は、遅延の変化に応答して適合的に調整する。したがって機能回路に提供されるクロック信号の周波数、あるいは機能回路にクロック信号を提供するために使用されるクロック信号の周波数によって機能回路の性能(つまり遅延)が適合的に調整され、それにより周波数マージンが回避されるか、あるいは小さくなり、延いては性能マージンが回避されるか、あるいは小さくなり、その一方で機能回路の適切な動作が依然として許容される。
【００１２】
この点に関して、図1は、機能回路または回路14にクロック信号12を提供するために使用することができる一例示的適応クロック発生器10を示したものである。機能回路14は、一例として同期ディジタル回路であってもよい。クロック信号12は、伝搬遅延を考慮するために、機能回路14内で実施されるアクティビティを制御し、かつ、同期させる。クロック信号12の周波数を適合的に制御し、延いては機能回路14の性能を適合的に調整するために、適応クロック発生器10内に1つまたは複数の遅延回路16が提供されている。クロック信号12の周波数は、機能回路14の性能マージンが回避されるか、あるいは小さくなり、かつ、性能能力を超えないよう、適合的に制御される。1つまたは複数の遅延回路16の各々は、機能回路14内の1つまたは複数の選択された遅延経路に対応するように構成された遅延経路を有している。選択される遅延経路は、機能回路14内の1つまたは複数の限界経路に対応していてもよい。選択される遅延経路は、遅延変動状態に基づいて加減することができ、したがって機能回路14の最大性能能力をそれぞれ加減することができる関連する遅延を有している。遅延回路16A〜16C内の遅延経路は、機能回路14内の選択された遅延経路の遅延に影響を及ぼす同じ遅延変動状態または同様の遅延変動状態に応答するように構成されている。したがって遅延回路16A〜16C内の遅延によって、機能回路14内の選択された遅延経路と同じ方法、または類似した方法で調整される。その結果、クロック信号12の周波数によってこれらの遅延変動状態が適合的に調整され、それにより最大性能能力を超えることなく性能マージンが回避されるか、あるいは小さくなり、延いては機能回路14の性能が最大化される。
【００１３】
例えば、機能回路14内の選択された遅延経路が遅延変動状態によって増加すると、その選択された遅延経路に対応する遅延回路16の遅延が長くなり、したがってクロック信号12の周波数が低くなる。同様に、機能回路14内の選択された遅延経路が遅延変動状態によって減少すると、その選択された遅延経路に対応する遅延回路16の遅延が短くなり、したがって高くなった新しい周波数が最大周波数を超えない限りクロック信号12の周波数が高くなる。機能回路14内の選択された遅延経路の遅延変化に応じてクロック信号12の周波数を適合的に制御することにより、性能マージンが回避されるか、あるいは小さくなり、その一方で機能回路14の周波数が最大周波数を超えることが回避され、あるいは機能回路14による最大周波数を超えた動作が回避される。その結果、任意の所与の時間に機能回路14内に存在し得るどのような遅延変動状態が遅延回路16内で考慮されていても、それに応じて機能回路14の性能が最大化される。
【００１４】
この実施形態では、複数の遅延回路16A〜16C(つまり遅延回路1〜N)が提供されており、それぞれ入力信号18を受け取り、かつ、セレクタ回路22内で結合される出力信号20A〜20Cを提供している。この実施形態のセレクタ回路22は、この実施形態では帰還信号および可変クロック信号である、この実施形態では最悪例遅延を表す入力信号24を生成するために、最大遅延を有する出力信号20A〜20Cを遅延回路16A〜16Cから選択している。入力信号24は、帰還回路25の一部を形成している。入力信号24を使用して、機能回路14に提供されるクロック信号12が生成される。この実施形態では、入力信号24および従来のクロック信号26をグリッチフリークロックマルチプレクサ28に結合することにより、グリッチフリークロックスイッチングが実施される。入力信号24を提供するために適応クロック発生器10の発振ループ27を起動し、および/または走らせる前の初期化の間、従来のクロック信号26を使用して機能回路14を動作させることができる。セレクタ信号30によって選択されるグリッチフリークロックマルチプレクサ28の出力は、機能回路14に提供されるクロック信号12である。
【００１５】
この実施形態では、帰還回路25には、セレクタ回路22と遅延回路16A〜16Cの間の信号経路に反転回路29が含まれている。また、入力信号24は反転回路29にも結合されており、この反転回路29の出力の極性は、入力信号24の極性とは逆極性であり、入力信号18を遅延回路16A〜16Cに提供して、それにより、発振ループ27によって示されているようにリング発振器を生成している。この方法によれば、クロック信号12の周波数は、遅延回路16A〜16C内に提供されている最も遅い遅延経路に従って、連続的に、適合的に制御される。クロック信号12の周波数は、機能回路14内の最悪例遅延状態に基づいて固定する必要はない。
図2は、図1の適応クロック発生器10をより詳細に示したものである。図1の適応クロック発生器10のコンポーネントは図2にも示されている。しかしながらセレクタ回路22および反転回路29に関しては、より詳細に提供されているが、これらの特定の構成は、本明細書において開示されている適応クロック発生器に限らない。図2に示されているように、反転回路29は、入力信号として入力信号24およびイネーブル信号34を受け取るNANDゲート32である。他の反転回路またはゲートを反転回路29に使用して入力信号24を反転させることも可能である。イネーブル信号34は、発振ループ27が起動されたかどうかを制御しており、したがって適応クロック発生器10が起動または停止されたかどうかを制御している。
【００１６】
この実施形態のセレクタ回路22は、それぞれ遅延回路16A〜16Cから出力信号20A〜20Cを受け取る1つまたは複数の最終立上りエッジ応答ゲート36および1つまたは複数の最終立下りエッジ応答ゲート38からなっている。1つまたは複数の最終立上りエッジ応答ゲート36は、入力信号の最後の立上りエッジに応答して出力信号の立下りエッジを生成する。1つまたは複数の最終立下りエッジ応答ゲート38は、入力信号の最後の立下りエッジに応答して出力信号の立上りエッジを生成する。図2のセレクタ回路22では、1つまたは複数の最終立上りエッジ応答ゲート36はNANDゲートであり、また、1つまたは複数の最終立下りエッジ応答ゲート38はNORゲートであり、これらはいずれもn-入力ゲートとして構成されており、nは遅延回路16の数である。最終立上りエッジ応答ゲート36からの出力信号40は、遅延回路16A〜16C内の入力信号18の遅延に従って、出力信号20A〜20Cのうちの最も遅い立上りエッジ、つまり最終立上りエッジに応答して立ち下がる。最終立下りエッジ応答ゲート38からの出力信号42は、遅延回路16A〜16C内の入力信号18の遅延に従って、出力信号20A〜20Cのうちの最も遅い立下りエッジ、つまり最終立下りエッジに応答して立ち上がる。この方法によれば、入力信号24に対して生成される個々のパルスの立上りエッジおよび立下りエッジは、遅延回路16A〜16Cのうちの最も遅い遅延、つまり最後の遅延によって制御される。提供される数の出力信号20A〜20Cを単一のゲートで受け取ることができる場合、1つの最終立上りエッジ応答ゲート36および1つの最終立下りエッジ応答ゲート38を使用することができることに留意されたい。単一のゲートでは受け取ることができない場合、直列に結合された複数のゲートを使用することができる。
【００１７】
それぞれ遅延回路16A〜16Cからの出力信号20A〜20Cの最も遅い立上りエッジおよび立下りエッジを提供する出力信号40、42は、発振ループ27の特定の反復でクロック信号12を生成するために出力信号40または出力信号42が使用されるかどうかを選択するためにマルチプレクサ44に入力される。したがって発振ループ27の2つの反復によって、入力信号24およびクロック信号12を生成するために使用される1つのクロックパルスの立上りエッジおよび立下りエッジが提供される。出力信号40または出力信号42のいずれかがインバータ48への入力として提供される。インバータ48からの出力信号50は、マルチプレクサ44へのマルチプレクサセレクタとして使用される。この方法によれば、マルチプレクサ44は、クロック信号12の発生を制御するために、発振ループ27の反復毎に、最終立上りエッジ応答ゲート36からの出力信号40と、最終立下りエッジ応答ゲート38からの出力信号42との間で選択を切り換える。次に、入力信号24を提供するためにインバータ52を使用して出力信号50がもう一度反転される。
【００１８】
適応クロック発生器10には任意の数の遅延回路16を提供することができる。個々の遅延回路16内の遅延経路は、すべての遅延経路の極性が同じになるよう、すべての遅延経路を反転させることも、あるいはすべての遅延経路を非反転にすることも可能である。遅延回路16の数は、機能回路14内の選択される遅延経路の数に基づくことができ、選択される遅延経路の各々は、1つまたは複数の遅延変動状態に応じてその遅延を変化させることができる。例えば図3の例示的流れ図に示されているように、適応クロック発生器内に提供される遅延回路16の数は、機能回路14内の遅延経路の調査またはタイミング解析(ブロック60)に基づくことができる。遅延経路の遅延の量を決定することにより、機能回路14内の限界経路を決定することができる(ブロック62)。機能回路14内の限界経路によって機能回路14の総合性能が制御され、したがって適切な動作を維持するためにクロック信号12の最大周波数が制限される。しかしながら、機能回路14内に限界経路が1つも存在していない可能性がある。異なる遅延変動状態によって、機能回路14内の限界経路になる遅延経路が変化することがある。したがって機能回路14内の複数の遅延経路に対応するよう、複数の遅延回路16を提供することにより(図3のブロック64)、適応クロック発生器10は、特定の時間に存在する遅延変動状態に応じてどの経路に最大遅延が生じても、それに応じてクロック信号12の周波数を制御するために使用される入力信号24を適合的に調整することができる。
【００１９】
例えば、ワイヤ支配遅延経路は、とりわけ、機能回路14内の入力端子と出力端子の間に長いワイヤが提供されている場合、機能回路14内の限界経路になり得る。ゲート支配遅延経路は、例として温度およびトランジスタの老化などの1つまたは複数の遅延変動状態の存在に基づいて限界経路になり得る。コンポーネントの導電部分と基板の間に形成される拡散容量による充電および放電を必要とするコンポーネントを使用している機能回路14内の拡散容量支配遅延経路は、機能回路14内の限界経路になり得る。他の例として、電圧源の瞬時変化も、機能回路14内のトランジスタパラメータおよびスイッチング遅延に影響を及ぼすことがある。例えば電圧の変化は、公称閾値電圧(Nvt)または低閾値電圧(Lvt)デバイス支配遅延経路と比較すると、高閾値電圧(Hvt)デバイスによって支配される機能回路14内の遅延経路による切換えが、公称電圧源状態の場合より遅くなる原因になることがある。また、遅延変動状態は、機能回路14内の異なる経路を他の経路よりもよりクリティカルにする原因になることもある。遅延変動状態は、機能回路内の所与の遅延経路の遅延を変化させることになるあらゆる状態である。上で参照した例に加えて、遅延変動状態の他の例には、それには限定されないが、機能回路および他の回路を製造する際に使用されるナノメートル(nm)プロセス技術を始めとする集積回路(IC)プロセス技術間の変動を含むことも可能である。
【００２０】
追って本出願の中で例によって説明するように、遅延回路16の遅延経路は、プログラム可能遅延経路であってもよい。図2の適応クロック発生器10に示されているように、初期化または遅延回路16内の遅延経路の遅延を制御するための動作の間、例えば情報のバイトまたは語などのアナログ信号またはディジタル信号からなっていてもよいプログラム信号54を遅延回路16に提供することができる。ゲートまたは他の回路あるいは論理に従って遅延経路に提供される遅延は、選択される遅延経路に厳密に対応しない場合があり、したがって遅延回路16内の遅延経路の遅延は、遅延を微調整するために場合によっては機能回路14内の対応する選択された遅延経路のタイミング解析に基づいてプログラムおよび/または調整しなければならない。
【００２１】
機能回路14内の選択された遅延経路に従って遅延回路16が提供されると、適応クロック発生器10がイネーブルされ、クロック信号12の周波数を制御するために入力信号24が適合的に生成される(図3のブロック66)。動作中、遅延回路16は、遅延回路16内の遅延経路に従って発振ループ27内の入力信号18の遅延を調整する(ブロック68)。遅延経路は、遅延回路16内に設計またはプログラムされた遅延経路に従って、特定の遅延伝搬変動状態によって影響される。遅延回路16が複数の場合、適応クロック発生器10は、遅延回路16内の最も長い遅延経路を選択して、入力信号24の立上りエッジおよび立下りエッジを生成する(ブロック70)。機能回路14に提供されるクロック信号12は、入力信号24に基づいて制御され、かつ、適合的に調整される(ブロック72)。動作中、遅延回路16の設計に応じて遅延経路の遅延の量を調整し、あるいはプログラムしなおすことができる(ブロック74)。この調整または再プログラミングは、機能回路14内の遅延調整を評価するように設計される他の論理または回路に基づくことができる。適応クロック発生器10は、イネーブル信号34が非活動化されるか、あるいは適応クロック発生器10に電力を供給している電源が停止するか、電源が停止しなくても例えば適応クロック発生器10を動作させるための動作電圧が最低閾値電圧未満に低下するまで、反復方式で発振ループ27の動作を継続する。
【００２２】
上で既に説明したように、遅延回路16は、機能回路14内で選択される様々なタイプの遅延経路に対応するよう、異なるタイプの遅延経路が提供されるように設計することができる。例えば図4は、ゲート支配遅延経路を提供する一例示的ゲート支配遅延回路80を示したものである。ゲート支配遅延経路は、論理ゲートのスイッチングの伝搬遅延によって主として変化する遅延経路である。伝搬遅延はゲート容量によって影響される。論理ゲートはトランジスタからなっているため、トランジスタのスイッチングの伝搬遅延に影響を及ぼす伝搬遅延変動状態は、図4の遅延回路16内のゲート支配遅延経路を含むゲート支配遅延経路の遅延の量に影響を及ぼす。図に示されているように、図1および3の適応クロック発生器10の例によって示されている入力信号18と出力信号20の間に4つのインバータゲート84A〜84Dが直列に結合されている。しかしながら、任意のタイプおよび/または任意の数のゲートを使用することができる。使用されるゲートのタイプおよび数は、ゲート支配遅延回路が対応するよう設計される、選択されるゲート支配遅延経路内のゲートの関数である。この例では、ゲート支配遅延回路80は非プログラム可能遅延回路であり、ゲート支配遅延経路によって提供される遅延の量を遅延変動状態によって提供される遅延の量以外の量に調整することができないことを意味している。したがって調整を提供するためにゲート支配遅延経路の遅延の量をプログラムすることはできない。しかしながら、設計中に期待された動作の間、ゲート支配遅延回路80に提供されるゲートのタイプおよび数が正確な量の遅延を提供しない場合、場合によっては遅延の量をプログラムすることができることが望ましい。
【００２３】
この点に関して、図5は、プログラム可能すなわち調整可能ゲート支配遅延回路86の一例を示したものである。このゲート支配遅延回路86では、遅延経路はゲート論理によって支配される。しかしながら、この実施形態では、ゲート支配遅延回路86によって遅延経路に提供される駆動強度は、プログラム信号90を介した制御が可能であり、それにより遅延経路に提供される遅延の量を制御することができる。図5のゲート支配遅延回路86に示されているように、インバータのグループ92は、発振ループ27内の入力信号18と出力信号20(図1および3に示されている)の間に提供され、かつ、結合されている。それぞれ、Vddレール94と個々のインバータ92のP-型金属酸化物半導体(MOS)(PMOS)トランジスタの間、および接地(Gnd)レール100と個々のインバータ92のN-型MOS(NMOS)トランジスタの間に、追加トランジスタ96、98が提供されている。ゲート支配遅延回路86内に提供されている複数のインバータ92のうちの1つまたは複数はプログラム可能である(複数のプログラム可能インバータ92A、92Bとして図5に示されている)。これらのプログラム可能インバータ92A、92Bを制御して、遅延経路内の入力信号18に提供される遅延の量を制御することができる。ゲート支配遅延回路86の駆動強度は、プログラム可能インバータ92A、92Bに駆動強度に寄与させるかどうかを制御することによって制御することができる。駆動強度を強くすると遅延経路の遅延の量が減少する。駆動強度を弱くすると遅延経路の遅延の量が増加する。
【００２４】
図5に示されているように、プログラム可能インバータ92A、92B毎に2つのプログラミングライン102A、102B、103A、103Bが提供されている。個々のプログラミングライン102A、102B、103A、103Bは、個々のプログラム可能インバータ92A、92Bにゲート支配遅延回路86の駆動強度に寄与させるかどうかを制御するためにプログラミング設定値90A、90Bを運んでいる。例えば、PMOSトランジスタ104Aをターンオンさせるためにプログラミングライン102Aが論理「0」値(例えば0ボルト)に設定され、また、NMOSトランジスタ106Aをターンオンさせるためにプログラミングライン102Bが「1」値(例えば1ボルト)に設定されると、プログラム可能インバータ92Aが起動され、ゲート支配遅延回路86の駆動強度に寄与して遅延経路の遅延の量が減少する。プログラム可能インバータ92Bについても同様である。プログラム可能インバータ92A、92Bが非活動化されると(つまりプログラミングライン102A、103Aが論理「1」に設定され、また、プログラミングライン102B、103Bが論理「0」に設定されると)、プログラム可能インバータ92A、92Bは、ゲート支配遅延回路86の駆動強度には寄与せず、したがって遅延経路の遅延の量が増加する。プログラミングライン102A、102Bおよび103A、103Bは、それぞれ2ビットプログラム設定語によって設定することができる。別法としては、プログラム可能ライン102A、102B、103A、103Bは、1つの4ビットプログラム設定語によって設定することも可能である。任意の他の所望の構造を提供することができる。
【００２５】
遅延経路の遅延の量を変更する能力は、提供されるプログラム可能インバータの数に関係している。例えばゲート支配遅延回路86のデフォルト設定値は、プログラム可能インバータ92Aを起動し、かつ、プログラム可能インバータ92Bを非活動化するためのものであってもよい。このデフォルト設定値は、遅延経路の遅延のデフォルト量を提供する。遅延経路の遅延の量をデフォルト遅延から増加させるために、プログラム設定値90Aを介してプログラム可能インバータ92Aを制御し、それによりプログラム可能インバータ92Aを非活動化して駆動強度を弱くすることができる。遅延経路の遅延の量をデフォルト遅延設定値から減少させるために、プログラム設定値90A、90Bを介してプログラム可能インバータ92A、92Bを制御し、それによりこれらの両方を起動して駆動強度を強くすることができる。ゲート支配遅延回路86には、所望の可能遅延変動の数に応じて任意の数のプログラム可能インバータを提供することができる。
【００２６】
また、ゲート支配遅延回路86には、分解能がより細かい遅延プログラミングが望ましい場合もある。この点に関して、図5のゲート支配遅延回路86は、出力信号20の上に、遅延経路の遅延量の微調整を可能にするための可変負荷調整コンポーネント108を含むことも可能である。この実施形態では、可変負荷調整コンポーネント108は、負荷調整設定値110によってキャパシタンスが制御される可変コンデンサである。負荷キャパシタンスが大きくなると、ゲート支配遅延回路86のキャパシタンスが大きくなり、また、抵抗-キャパシタンス(RC)回路網モデルに従って遅延経路の遅延が長くなる。同様に、負荷キャパシタンスが小さくなると遅延経路の遅延が短くなる。この方法によれば、ゲート支配遅延回路86内の遅延経路の遅延を微調整することができる。
【００２７】
図6は、上で説明した適応クロック発生器に使用することができるプログラム可能ゲート支配遅延回路112の他の例を示したものである。この例では、第1および第2の遅延経路は、2つの並列直列のゲート116A、116Bによって提供されている。第1および第2の遅延経路に提供されるゲートのタイプに応じて、ゲートG1〜G4からなる第1の遅延経路は、ゲートG5〜G6からなる第2の遅延経路より大きい結合伝搬遅延を有することができる。さらに、ゲートG1〜G6の伝搬遅延は、ゲートG1〜G6がHvt、NvtまたはLvtデバイスであるかどうかに従って決定することができる。入力信号18の遅延を制御するための遅延経路として第1および第2の遅延経路のうちの1つを選択するためにマルチプレクサ118が提供されている。したがってマルチプレクサセレクタ120は、第1の遅延経路または第2の遅延経路のいずれかに対する総遅延を選択することによってゲート支配遅延回路112の総遅延のプログラム可能性を許容している。ゲート支配遅延回路112には任意の数の遅延経路を提供することができ、これらの遅延経路のうちの1つを選択してゲート支配遅延回路112の遅延の量が制御されることに留意されたい。この実施形態には示されていないが、図5に提供されているようなプログラム可能負荷調整コンポーネントをゲート支配遅延回路112に提供し、かつ、図6のゲート支配遅延回路112内の出力信号20に結合することも可能である。
【００２８】
図7は、機能回路内で選択される遅延経路の遅延がワイヤ支配遅延である場合に、既に説明した適応クロック発生器を含む適応クロック発生器内の遅延回路として提供することができるワイヤ支配遅延回路122の一例である。ワイヤ支配遅延経路は、遅延経路の遅延が主として遅延経路内の1つまたは複数のワイヤのRC遅延によって支配される遅延回路である。例えばキャッシュ機能回路の速度は、ゲート伝搬遅延ではなく、ワイヤによって引き起こされるRC遅延によって支配することができる。図7に示されているように、ワイヤ支配遅延回路122の遅延経路は、クロック信号12を受け取る機能回路内の選択された遅延経路のワイヤ支配遅延のRC応答を模擬するために提供される所与の長さのワイヤ126からなっている。ワイヤ126は、所望の長さのワイヤをワイヤ支配遅延回路122内に提供して、機能回路14内のワイヤ支配遅延経路を模倣するために、コイル、蛇行またはジグザグ構成で提供することも可能である。発振ループ27からの入力信号18は、ワイヤ126を通って移動し、遅延経路によって制御された遅延を経た後、最終的に出力信号20を提供する。
【００２９】
図8は、既に説明した適応クロック発生器を含む適応クロック発生器内の遅延回路として使用することができる遅延回路の他の例を示したものである。この実施形態では、遅延回路は拡散容量支配遅延回路130である。拡散容量は、機能回路の遅延を支配することができる。拡散容量は、機能回路14を始めとする機能回路にコンポーネントを取り付ける際に、コンポーネントの1つまたは複数の導電部分を基板の1つまたは複数の導電部分に隣接して配置することによって生成することができる。隣接する導電部分は、平行板コンデンサのように作用する。変動状態に応答して、隣接する導電部分に蓄積される電荷、延いては拡散容量を含んだ経路のRC特性を変化させることができる。拡散容量が機能回路14の限界経路に含まれている場合、機能回路14の遅延の量を拡散容量支配することができる。
【００３０】
この点に関して、図8に示されているように、拡散容量支配遅延回路130は、入力信号18を受け取り、かつ、遅延経路を提供する。遅延経路は、出力信号20へ伝搬する入力信号18の遅延の量を制御する。この実施形態には多数のN-型電界効果トランジスタ(NFET)132A〜Dが含まれており、拡散容量支配遅延回路130内でまとめて並列に結合されている。個々のNFET132A〜Dは、機能回路14内の選択された遅延経路の拡散容量を模倣するために容量負荷(C1〜C4)を提供している。容量負荷C1〜C4の各々は、それらの並列構造でまとめて加えられ、NFET132に総合容量負荷(つまりC1+C2+C3+C4)を提供している。電源(つまりVdd)の変化および/または他の変動状態の変化は、拡散容量支配遅延回路130内に提供されるキャパシタンスの充電または放電のいずれかの時間の長さが変化する原因になり、延いては遅延経路の遅延の量が変化する原因になり得る。拡散容量支配遅延回路130は、機能回路14内の選択された拡散容量支配遅延経路の遅延量の模倣を試行するように設計されている。
【００３１】
本明細書において説明されている適応クロック発生器および関連する方法を使用して、それらに限定されないが、同期ディジタル回路、中央処理装置(CPU)システム、およびメモリ回路またはシステムを始めとする任意の回路またはシステムに提供されるクロック信号を制御することができる。メモリ回路またはシステムに使用される場合、メモリ回路またはシステムは、任意のタイプのメモリを使用することができる。例には、それらに限定されないが、スタティックランダムアクセスメモリ(RAM)(SRAM)、ダイナミックRAM(DRAM)、同期DRAM(SDRAM)、データダブルレート(DDR)SDRAM、データダブルレート2(DDR2)SDRAM、データダブルレート3(DDR3)SDRAM、モービルDDR(MDDR)SDRAM、低電力(LP)DDR SDRAMおよびLP DDR2 SDRAMがある。適応クロック発生器からクロック信号を受け取るメモリ回路またはシステムのコンポーネントは、すべて、記憶セルの機能を維持するだけの十分な電圧レベルを提供する電圧領域によって、場合によってはメモリの技術および/または設計によってメモリに電力が供給される限り、複数の電圧領域のうちの任意の電圧領域で提供することができる。
【００３２】
本明細書において説明されている設計および方法による適応クロック発生器は、半導体ダイ、集積回路および/またはデバイス、例えば電子デバイスおよび/またはプロセッサをベースとするデバイスまたはシステムを始めとするデバイスの中に含めることができ、あるいは統合することができる。このようなデバイスの例には、それらに限定されないが、セットトップボックス、娯楽ユニット、航法デバイス、通信デバイス、パーソナルディジタルアシスタント(PDA)、固定位置データユニット、移動位置データユニット、移動電話、セルラ電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、ディジタル音楽プレーヤ、携帯型音楽プレーヤ、ビデオプレーヤ、ディジタルビデオプレーヤ、ディジタルビデオディスク(DVD)プレーヤおよび携帯型ディジタルビデオプレーヤがある。
【００３３】
図9は、上で説明した適応クロック発生器141および関連回路を使用することができる、プロセッサをベースとするシステム140を示したものである。適応クロック発生器141を使用してシステムバス143のためのクロック信号142を提供することができ、このクロック信号142は、プロセッサをベースとするシステム140内の様々な同期コンポーネントに分配される。プロセッサをベースとするシステム140は、電子デバイス149の中に含めることができる。この例では、プロセッサをベースとするシステム140には中央処理装置(CPU)144が含まれており、中央処理装置(CPU)144には、プロセッサ145および統合キャッシュシステム146が含まれている。キャッシュシステム146には、頻繁にアクセスされるデータのための一時記憶装置に速やかにアクセスするためにプロセッサ145にアクセスすることができるキャッシュメモリ148へのアクセスを制御するキャッシュ管理ユニット147が含まれている。CPU144は、プロセッサをベースとするシステム140に含まれている他のデバイスを相互接続しているシステムバス143に結合されている。よく知られているように、CPU144は、システムバス143を介して、アドレス、制御およびデータ情報を交換することによってこれらの他のデバイスと通信している。これらのデバイスは、任意のタイプのデバイスを含むことができる。図9に示されているように、これらのデバイスは、例として、システムメモリ150、1つまたは複数の入力デバイス152、1つまたは複数の出力デバイス154、ネットワークインタフェースデバイス156およびディスプレイコントローラ158を含むことができる。
【００３４】
1つまたは複数の入力デバイス152は、それらに限定されないが、入力キー、スイッチ、音声プロセッサ、等々を始めとする任意のタイプの入力デバイスを含むことができる。1つまたは複数の出力デバイス154は、それらに限定されないが、音響、ビデオ、他の視角インディケータ、等々を始めとする任意のタイプの出力デバイスを含むことができる。ネットワークインタフェースデバイス156は、ネットワーク160へのデータおよびネットワーク160からのデータの交換を可能にするように構成された任意のデバイスであってもよい。ネットワーク160は、それらに限定されないが、有線または無線ネットワーク、専用または公衆ネットワーク、ローカルエリアネットワーク(LAN)、広域ローカルエリアネットワーク(WLAN)およびインターネットを始めとする任意のタイプのネットワークであってもよい。ネットワークインタフェースデバイス156は、所望の任意のタイプの通信プロトコルをサポートすることができる。
【００３５】
また、CPU144は、システムバス143を介してシステムメモリ150にアクセスすることも可能である。システムメモリ150は、上で既に説明した、システムメモリ150にアクセスするための回路および方法を含むことができる。システムメモリ150は、スタティックメモリおよび/またはダイナミックメモリを含むことができる。システムメモリ150は、CPU144のためのプログラム記憶装置161およびデータ記憶装置162を含むことができる。CPU144は、さらに、ディスプレイ174に送られる情報を制御するために、システムバス143を介してディスプレイコントローラ158にアクセスすることも可能である。ディスプレイコントローラ158は、CPU144との通信に応答してディスプレイ174に送られるデータを記憶するためのメモリコントローラ168およびメモリ170を含むことができる。ディスプレイコントローラ158は、表示すべき情報をディスプレイ174のために適したフォーマットに処理するビデオプロセッサ172を介して表示される情報をディスプレイ174に送る。ディスプレイ174は、それらに限定されないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、等々を始めとする任意のタイプのディスプレイを含むことができる。
【００３６】
当業者には、さらに、本明細書において開示されている実施形態に関連して説明した様々な実例論理ブロック、モジュール、回路およびアルゴリズムは、電子ハードウェア、メモリまたは他のコンピュータ可読媒体に記憶され、かつ、プロセッサまたは他の処理デバイスによって実行される命令、あるいはそれらの両方の組合せとして実施することができることが理解されよう。以上、この互換性を明確に説明するために、様々な実例コンポーネント、ブロック、モジュール、回路およびステップについて、概してそれらの機能に関して説明した。このような機能がどのように実施されるかは、特定の用途、設計選択および/またはシステム全体に課せられる設計制約によって決まる。当業者は、説明されている機能を特定の用途毎に様々な方法で実施することができるが、このような実施決定を本発明の範囲から逸脱するものと解釈してはならない。
【００３７】
本明細書において開示されている実施形態に関連して説明した様々な実例論理ブロック、モジュールおよび回路は、本明細書において説明されている機能を実行するように設計されたプロセッサ、ディジタル信号プロセッサ(DSP)、専用集積回路(ASIC)、書替え可能ゲートアレイ(FPGA)または他のプログラム可能論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェアコンポーネント、あるいはそれらの任意の組合せを使用して実施または実行することができる。プロセッサはマイクロプロセッサであってもよいが、代替ではプロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラまたは状態マシンであってもよい。また、プロセッサは、計算デバイスの組合せとして実施することも可能であり、例えばDSPとマイクロプロセッサ、複数のマイクロプロセッサ、DSPコアと結合した1つまたは複数のマイクロプロセッサ、または任意の他のこのような構成との組合せとして実施することも可能である。
【００３８】
本明細書において開示されている実施形態は、ハードウェアの中で具体化することができ、また、メモリに記憶される、例えばランダムアクセスメモリ(RAM)、フラッシュメモリ、リードオンリメモリ(ROM)、電気的プログラム可能ROM(EPROM)、電気的消去可能プログラム可能ROM(EEPROM)、レジスタ、ハードディスク、取外し可能ディスク、CD-ROM、または当分野で知られている任意の他の形態のコンピュータ可読媒体に常駐させることができる命令の中で具体化することができる。一例示的記憶媒体は、プロセッサが記憶媒体から情報を読み出し、かつ、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替では、記憶媒体はプロセッサと一体にすることができる。プロセッサおよび記憶媒体は、ASICの中に存在させることができる。ASICは、遠隔局の中に存在させることができる。代替では、プロセッサおよび記憶媒体は、離散コンポーネントとして遠隔局、基地局またはサーバの中に存在させることも可能である。
【００３９】
また、本明細書におけるいくつかの例示的実施形態の中で記述されている動作ステップは、例および説明を提供するために記述されていることに留意されたい。記述されている動作は、示されているシーケンス以外の多くの異なるシーケンスで実行することができる。さらに、単一の動作ステップで記述されている動作は、実際には多くの異なるステップで実行することができる。さらに、例示的実施形態の中で説明されている1つまたは複数の動作ステップは、組み合わせることが可能である。流れ図に示されている動作ステップには、当業者には容易に明らかである多くの異なる修正を加えることができることを理解されたい。また、情報および信号は、任意の様々な異なる技術および技法を使用して表すことができることは当業者には理解されよう。例えば上記の説明を通して参照されているデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁界または磁気粒子、光学場または光学粒子、あるいはそれらの任意の組合せによって表すことができる。
【００４０】
本開示についての以上の説明は、すべての当業者による本開示の構築または使用を可能にするために提供されたものである。当業者には本開示に対する様々な改変が容易に明らかであり、また、本明細書において定義されている包括的な原理は、本開示の精神または範囲を逸脱することなく他の変形形態に適用することができる。したがって本開示には、本明細書において記述されている例および設計に限定されることは意図されておらず、本開示は、本明細書において開示されている原理および新規な特徴と無矛盾の最も広い範囲に一致するものとする。
【符号の説明】
【００４１】
10、141 適応クロック発生器
12、142 クロック信号
14 機能回路または回路
16、16A、16B、16C 遅延回路
18、24 入力信号
20、20A、20B、20C 出力信号
22 セレクタ回路
25 帰還回路
26 従来のクロック信号
27 発振ループ
28 グリッチフリークロックマルチプレクサ
29 反転回路
30 セレクタ信号
32 NANDゲート
34 イネーブル信号
36 最終立上りエッジ応答ゲート
38 最終立下りエッジ応答ゲート
40 最終立上りエッジ応答ゲートの出力信号
42 最終立下りエッジ応答ゲートの出力信号
44、118 マルチプレクサ
48、52、92 インバータ
50 インバータ48からの出力信号
54、90 プログラム信号
80、86 ゲート支配遅延回路
84A、84B、84C、84D インバータゲート
90A、90B プログラミング設定
92A、92B プログラム可能インバータ
94 Vddレール
96、98 トランジスタ
100 接地(Gnd)レール
102A、102B、103A、103B プログラミングライン
104A PMOSトランジスタ
106A NMOSトランジスタ
108 可変負荷調整コンポーネント
110 負荷調整設定値
112 プログラム可能ゲート支配遅延回路
116A、116B、G1、G2、G3、G4、G5、G6 ゲート
120 マルチプレクサセレクタ
122 ワイヤ支配遅延回路
126 ワイヤ
130 拡散容量支配遅延回路
132、132A、132B、132C、132D N-型電界効果トランジスタ(NFET)
140 プロセッサをベースとするシステム
143 システムバス
144 中央処理装置(CPU)
145 プロセッサ
146 統合キャッシュシステム
147 キャッシュ管理ユニット
148 キャッシュメモリ
149 電子デバイス
150 システムメモリ
152 入力デバイス
154 出力デバイス
156 ネットワークインタフェースデバイス
158 ディスプレイコントローラ
160 ネットワーク
161 プログラム記憶装置
162 データ記憶装置
168 メモリコントローラ
170 メモリ
172 ビデオプロセッサ
174 ディスプレイ
C1、C2、C3、C4 容量負荷
【技術分野】
【０００１】
本開示の技術は、一般に、同期ディジタル回路を始めとする、ただしそれだけには限らない、回路にクロック信号を提供する、クロック発生器および関連回路、システムならびに方法に関する。
【背景技術】
【０００２】
いくつかの例として中央処理装置(CPU)あるいはディジタル信号プロセッサ(DSP)などの同期ディジタル回路には、回路内の論理のタイミングを調整するためのクロック信号が必要である。クロック信号の周波数によって論理の切換え速度すなわちレートが制御され、したがって回路の性能が制御される。一般的にはクロック信号の周波数を最大化することによって性能が最大化されることが望ましいが、同期ディジタル回路は、最大性能レートを有しており、このレートを超えると同期ディジタル回路は適切に動作しない。したがってクロック信号の周波数は、回路に含まれているコンポーネントの性能に基づく最大周波数ガイドライン内で動作するように制御される。したがって水晶発振器を使用して、同期ディジタル回路に供給される固定周波数クロック信号を生成することができる。別法としては、周波数同期ループ(FLL)または位相同期ループ(PLL)コントローラを使用して、同期ディジタル回路に固定周波数クロック信号を提供することも可能である。
【０００３】
クロック信号の周波数は、回路の最大性能レートに設定されることが理想的である。しかしながら、動作中、同期ディジタル回路およびそれらのコンポーネントの最大性能レートが変化して、様々な条件に応じて理想レートから低下する可能性があり、そのために性能を損失することがある。例えば、同期ディジタル回路およびそれらのコンポーネントを製造するために使用されるナノメートル集積回路(IC)プロセスの可変性は、遅延が変動する原因になることがある。また、トランジスタの動作温度および経年変化効果などの環境条件も、伝搬遅延に影響を及ぼすことがある。電圧源によって供給される電圧レベルは、電流引出しの変化のために瞬間的に低下することがあり、したがってそのために性能が瞬間的に低下することがある。この点に関して、周波数発生器は、あらゆる動作条件に対して適切な回路動作を保証するために、遅延変動の最悪例シナリオに基づいてクロック信号の最大周波数を制御するように構成されている。動作中の最悪例遅延変動を考慮するためのクロック信号の理想最大周波数と最悪例周波数の差は、クロックレートマージンまたは周波数マージンとして知られている。クロック信号の最大周波数を低くすることにより、遅延変動状態の下での回路の適切な動作を保証することができるが、最悪例遅延状態が存在していない、つまり特定の時間に最悪例遅延状態が回路に存在していない場合であっても、周波数マージンによって性能マージンが生成されることになる。したがって回路に供給されるクロック信号の周波数は、所与の時間における回路の最大性能能力より低く、回路の総合性能を低くしている。
【発明の概要】
【課題を解決するための手段】
【０００４】
以下の発明を実施するための形態で開示される実施形態には、回路に提供されるクロック信号を生成するために使用することができ、あるいは回路に提供されるクロック信号を生成するために使用される信号を生成するために使用することができる適応クロック発生器、システムおよび方法が含まれている。適応クロック信号は、それには限定されないが同期ディジタル回路を始めとする1つまたは複数の機能回路にクロック信号を自律的に提供し、あるいは1つまたは複数の機能回路にクロック信号を提供するために使用される信号を自律的に提供する。クロック信号の周波数は、機能回路内の1つまたは複数の選択された遅延経路に対応するように適合的に調整される。この方法によれば、例えば1つまたは複数の変動状態などのために機能回路内の遅延経路の遅延の量を調整する場合、クロック発生器によって生成されるクロック信号は、遅延の変化に応答して適合的に調整する。したがって機能回路に提供されるクロック信号の周波数、あるいは機能回路にクロック信号を提供するために使用されるクロック信号の周波数によって機能回路の性能(つまり遅延)が適合的に調整され、それにより周波数マージンが回避されるか、あるいは小さくなり、延いては性能マージンが回避されるか、あるいは小さくなり、その一方で機能回路の適切な動作が依然として許容される。
【０００５】
一実施形態では、クロック発生器は、入力信号を受け取るように適合され、かつ、出力信号を生成するために、受け取った入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させるように適合された少なくとも1つの遅延回路を備えている。クロック発生器は、さらに、少なくとも1つの遅延回路に結合された、上記出力信号に応答する帰還回路を備えており、帰還回路は、入力信号を生成するように適合されている。
【０００６】
他の実施形態では、クロック発生器は、入力信号を受け取り、受け取った入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させ、かつ、出力信号を生成するための手段を備えている。クロック発生器は、さらに、入力信号を受け取り、かつ、入力信号を生成するために上記出力信号に応答するための手段に結合された手段を備えている。
【０００７】
他の実施形態では、回路はクロック発生器を備えている。クロック発生器は、入力信号を受け取るように適合され、かつ、出力信号を生成するために、受け取った入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させるように適合された少なくとも1つの遅延回路を備えている。クロック発生器は、さらに、少なくとも1つの遅延回路に結合された、上記出力信号に応答する帰還回路を備えている。帰還回路は、入力信号を生成するように適合されている。機能回路は、1つまたは複数の同期機能のタイミングを制御するために、入力信号に基づいてクロック信号を受け取るように適合されている。
【０００８】
他の実施形態では、クロック発生器を提供する方法には、機能回路内の複数の遅延経路を調査するステップが含まれている。この方法には、さらに、複数の遅延経路の遅延の量を決定するステップと、それぞれ複数の遅延経路のうちの1つの経路の遅延の量に対応するように構成された複数の遅延回路をクロック発生器内に提供するステップと、複数の遅延回路を構成するステップが含まれている。複数の遅延回路を構成するステップには、複数の遅延経路のうちの最も長い遅延に関連する量だけ入力信号を遅延させるステップ、入力信号を遅延させることによって出力信号を生成するステップ、および複数の遅延回路に結合された、上記出力信号に応答する帰還回路を使用して入力信号を生成するステップが含まれている。
【図面の簡単な説明】
【０００９】
【図１】一例示的適応クロック発生器のブロック図である。
【図２】他の例示的適応クロック発生器のブロック図である。
【図３】遅延経路調査、適応クロック発生器内に提供された遅延回路のための遅延量の選択、および適応クロック発生器による、遅延回路に基づく適合的クロック信号の発生を示す一例示的流れ図である。
【図４】適応クロック発生器内の遅延回路として使用することができる一例示的ゲート支配遅延回路のブロック図である。
【図５】適応クロック発生器に使用することができる一例示的プログラマブルゲート支配遅延回路のブロック図である。
【図６】適応クロック発生器内の遅延回路として使用することができる他の例示的プログラマブルゲート支配遅延回路のブロック図である。
【図７】適応クロック発生器内の遅延回路として使用することができる一例示的ワイヤ支配遅延回路のブロック図である。
【図８】適応クロック発生器内の遅延回路として使用することができる一例示的拡散容量支配遅延回路のブロック図である。
【図９】適応クロック発生器によってシステムバスクロック信号が提供される一例示的中央処理装置(CPU)機能回路および関連するシステムのブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本開示のいくつかの例示的実施形態について説明する。「例示的」という語は、本明細書においては、「一例、例あるいは実例として働くこと」を意味するべく使用されている。本明細書において「例示的」として説明されているすべての実施形態は、必ずしも他の実施形態に対して好ましい、あるいは有利な実施形態として解釈してはならない。
【００１１】
発明を実施するための形態で開示される実施形態には、回路に提供されるクロック信号を生成するために使用することができ、あるいは回路に提供されるクロック信号を生成するために使用される信号を生成するために使用することができる適応クロック発生器、システムおよび方法が含まれている。適応クロック信号発生器は、それには限定されないが同期ディジタル回路を始めとする1つまたは複数の機能回路にクロック信号を提供し、あるいは1つまたは複数の機能回路にクロック信号を提供するために使用される信号を提供する。クロック信号の周波数は、機能回路内の1つまたは複数の選択された遅延経路に対応するように適合的に調整される。この方法によれば、例えば1つまたは複数の変動状態などのために機能回路内の遅延経路の遅延の量を調整する場合、クロック発生器によって生成されるクロック信号は、遅延の変化に応答して適合的に調整する。したがって機能回路に提供されるクロック信号の周波数、あるいは機能回路にクロック信号を提供するために使用されるクロック信号の周波数によって機能回路の性能(つまり遅延)が適合的に調整され、それにより周波数マージンが回避されるか、あるいは小さくなり、延いては性能マージンが回避されるか、あるいは小さくなり、その一方で機能回路の適切な動作が依然として許容される。
【００１２】
この点に関して、図1は、機能回路または回路14にクロック信号12を提供するために使用することができる一例示的適応クロック発生器10を示したものである。機能回路14は、一例として同期ディジタル回路であってもよい。クロック信号12は、伝搬遅延を考慮するために、機能回路14内で実施されるアクティビティを制御し、かつ、同期させる。クロック信号12の周波数を適合的に制御し、延いては機能回路14の性能を適合的に調整するために、適応クロック発生器10内に1つまたは複数の遅延回路16が提供されている。クロック信号12の周波数は、機能回路14の性能マージンが回避されるか、あるいは小さくなり、かつ、性能能力を超えないよう、適合的に制御される。1つまたは複数の遅延回路16の各々は、機能回路14内の1つまたは複数の選択された遅延経路に対応するように構成された遅延経路を有している。選択される遅延経路は、機能回路14内の1つまたは複数の限界経路に対応していてもよい。選択される遅延経路は、遅延変動状態に基づいて加減することができ、したがって機能回路14の最大性能能力をそれぞれ加減することができる関連する遅延を有している。遅延回路16A〜16C内の遅延経路は、機能回路14内の選択された遅延経路の遅延に影響を及ぼす同じ遅延変動状態または同様の遅延変動状態に応答するように構成されている。したがって遅延回路16A〜16C内の遅延によって、機能回路14内の選択された遅延経路と同じ方法、または類似した方法で調整される。その結果、クロック信号12の周波数によってこれらの遅延変動状態が適合的に調整され、それにより最大性能能力を超えることなく性能マージンが回避されるか、あるいは小さくなり、延いては機能回路14の性能が最大化される。
【００１３】
例えば、機能回路14内の選択された遅延経路が遅延変動状態によって増加すると、その選択された遅延経路に対応する遅延回路16の遅延が長くなり、したがってクロック信号12の周波数が低くなる。同様に、機能回路14内の選択された遅延経路が遅延変動状態によって減少すると、その選択された遅延経路に対応する遅延回路16の遅延が短くなり、したがって高くなった新しい周波数が最大周波数を超えない限りクロック信号12の周波数が高くなる。機能回路14内の選択された遅延経路の遅延変化に応じてクロック信号12の周波数を適合的に制御することにより、性能マージンが回避されるか、あるいは小さくなり、その一方で機能回路14の周波数が最大周波数を超えることが回避され、あるいは機能回路14による最大周波数を超えた動作が回避される。その結果、任意の所与の時間に機能回路14内に存在し得るどのような遅延変動状態が遅延回路16内で考慮されていても、それに応じて機能回路14の性能が最大化される。
【００１４】
この実施形態では、複数の遅延回路16A〜16C(つまり遅延回路1〜N)が提供されており、それぞれ入力信号18を受け取り、かつ、セレクタ回路22内で結合される出力信号20A〜20Cを提供している。この実施形態のセレクタ回路22は、この実施形態では帰還信号および可変クロック信号である、この実施形態では最悪例遅延を表す入力信号24を生成するために、最大遅延を有する出力信号20A〜20Cを遅延回路16A〜16Cから選択している。入力信号24は、帰還回路25の一部を形成している。入力信号24を使用して、機能回路14に提供されるクロック信号12が生成される。この実施形態では、入力信号24および従来のクロック信号26をグリッチフリークロックマルチプレクサ28に結合することにより、グリッチフリークロックスイッチングが実施される。入力信号24を提供するために適応クロック発生器10の発振ループ27を起動し、および/または走らせる前の初期化の間、従来のクロック信号26を使用して機能回路14を動作させることができる。セレクタ信号30によって選択されるグリッチフリークロックマルチプレクサ28の出力は、機能回路14に提供されるクロック信号12である。
【００１５】
この実施形態では、帰還回路25には、セレクタ回路22と遅延回路16A〜16Cの間の信号経路に反転回路29が含まれている。また、入力信号24は反転回路29にも結合されており、この反転回路29の出力の極性は、入力信号24の極性とは逆極性であり、入力信号18を遅延回路16A〜16Cに提供して、それにより、発振ループ27によって示されているようにリング発振器を生成している。この方法によれば、クロック信号12の周波数は、遅延回路16A〜16C内に提供されている最も遅い遅延経路に従って、連続的に、適合的に制御される。クロック信号12の周波数は、機能回路14内の最悪例遅延状態に基づいて固定する必要はない。
図2は、図1の適応クロック発生器10をより詳細に示したものである。図1の適応クロック発生器10のコンポーネントは図2にも示されている。しかしながらセレクタ回路22および反転回路29に関しては、より詳細に提供されているが、これらの特定の構成は、本明細書において開示されている適応クロック発生器に限らない。図2に示されているように、反転回路29は、入力信号として入力信号24およびイネーブル信号34を受け取るNANDゲート32である。他の反転回路またはゲートを反転回路29に使用して入力信号24を反転させることも可能である。イネーブル信号34は、発振ループ27が起動されたかどうかを制御しており、したがって適応クロック発生器10が起動または停止されたかどうかを制御している。
【００１６】
この実施形態のセレクタ回路22は、それぞれ遅延回路16A〜16Cから出力信号20A〜20Cを受け取る1つまたは複数の最終立上りエッジ応答ゲート36および1つまたは複数の最終立下りエッジ応答ゲート38からなっている。1つまたは複数の最終立上りエッジ応答ゲート36は、入力信号の最後の立上りエッジに応答して出力信号の立下りエッジを生成する。1つまたは複数の最終立下りエッジ応答ゲート38は、入力信号の最後の立下りエッジに応答して出力信号の立上りエッジを生成する。図2のセレクタ回路22では、1つまたは複数の最終立上りエッジ応答ゲート36はNANDゲートであり、また、1つまたは複数の最終立下りエッジ応答ゲート38はNORゲートであり、これらはいずれもn-入力ゲートとして構成されており、nは遅延回路16の数である。最終立上りエッジ応答ゲート36からの出力信号40は、遅延回路16A〜16C内の入力信号18の遅延に従って、出力信号20A〜20Cのうちの最も遅い立上りエッジ、つまり最終立上りエッジに応答して立ち下がる。最終立下りエッジ応答ゲート38からの出力信号42は、遅延回路16A〜16C内の入力信号18の遅延に従って、出力信号20A〜20Cのうちの最も遅い立下りエッジ、つまり最終立下りエッジに応答して立ち上がる。この方法によれば、入力信号24に対して生成される個々のパルスの立上りエッジおよび立下りエッジは、遅延回路16A〜16Cのうちの最も遅い遅延、つまり最後の遅延によって制御される。提供される数の出力信号20A〜20Cを単一のゲートで受け取ることができる場合、1つの最終立上りエッジ応答ゲート36および1つの最終立下りエッジ応答ゲート38を使用することができることに留意されたい。単一のゲートでは受け取ることができない場合、直列に結合された複数のゲートを使用することができる。
【００１７】
それぞれ遅延回路16A〜16Cからの出力信号20A〜20Cの最も遅い立上りエッジおよび立下りエッジを提供する出力信号40、42は、発振ループ27の特定の反復でクロック信号12を生成するために出力信号40または出力信号42が使用されるかどうかを選択するためにマルチプレクサ44に入力される。したがって発振ループ27の2つの反復によって、入力信号24およびクロック信号12を生成するために使用される1つのクロックパルスの立上りエッジおよび立下りエッジが提供される。出力信号40または出力信号42のいずれかがインバータ48への入力として提供される。インバータ48からの出力信号50は、マルチプレクサ44へのマルチプレクサセレクタとして使用される。この方法によれば、マルチプレクサ44は、クロック信号12の発生を制御するために、発振ループ27の反復毎に、最終立上りエッジ応答ゲート36からの出力信号40と、最終立下りエッジ応答ゲート38からの出力信号42との間で選択を切り換える。次に、入力信号24を提供するためにインバータ52を使用して出力信号50がもう一度反転される。
【００１８】
適応クロック発生器10には任意の数の遅延回路16を提供することができる。個々の遅延回路16内の遅延経路は、すべての遅延経路の極性が同じになるよう、すべての遅延経路を反転させることも、あるいはすべての遅延経路を非反転にすることも可能である。遅延回路16の数は、機能回路14内の選択される遅延経路の数に基づくことができ、選択される遅延経路の各々は、1つまたは複数の遅延変動状態に応じてその遅延を変化させることができる。例えば図3の例示的流れ図に示されているように、適応クロック発生器内に提供される遅延回路16の数は、機能回路14内の遅延経路の調査またはタイミング解析(ブロック60)に基づくことができる。遅延経路の遅延の量を決定することにより、機能回路14内の限界経路を決定することができる(ブロック62)。機能回路14内の限界経路によって機能回路14の総合性能が制御され、したがって適切な動作を維持するためにクロック信号12の最大周波数が制限される。しかしながら、機能回路14内に限界経路が1つも存在していない可能性がある。異なる遅延変動状態によって、機能回路14内の限界経路になる遅延経路が変化することがある。したがって機能回路14内の複数の遅延経路に対応するよう、複数の遅延回路16を提供することにより(図3のブロック64)、適応クロック発生器10は、特定の時間に存在する遅延変動状態に応じてどの経路に最大遅延が生じても、それに応じてクロック信号12の周波数を制御するために使用される入力信号24を適合的に調整することができる。
【００１９】
例えば、ワイヤ支配遅延経路は、とりわけ、機能回路14内の入力端子と出力端子の間に長いワイヤが提供されている場合、機能回路14内の限界経路になり得る。ゲート支配遅延経路は、例として温度およびトランジスタの老化などの1つまたは複数の遅延変動状態の存在に基づいて限界経路になり得る。コンポーネントの導電部分と基板の間に形成される拡散容量による充電および放電を必要とするコンポーネントを使用している機能回路14内の拡散容量支配遅延経路は、機能回路14内の限界経路になり得る。他の例として、電圧源の瞬時変化も、機能回路14内のトランジスタパラメータおよびスイッチング遅延に影響を及ぼすことがある。例えば電圧の変化は、公称閾値電圧(Nvt)または低閾値電圧(Lvt)デバイス支配遅延経路と比較すると、高閾値電圧(Hvt)デバイスによって支配される機能回路14内の遅延経路による切換えが、公称電圧源状態の場合より遅くなる原因になることがある。また、遅延変動状態は、機能回路14内の異なる経路を他の経路よりもよりクリティカルにする原因になることもある。遅延変動状態は、機能回路内の所与の遅延経路の遅延を変化させることになるあらゆる状態である。上で参照した例に加えて、遅延変動状態の他の例には、それには限定されないが、機能回路および他の回路を製造する際に使用されるナノメートル(nm)プロセス技術を始めとする集積回路(IC)プロセス技術間の変動を含むことも可能である。
【００２０】
追って本出願の中で例によって説明するように、遅延回路16の遅延経路は、プログラム可能遅延経路であってもよい。図2の適応クロック発生器10に示されているように、初期化または遅延回路16内の遅延経路の遅延を制御するための動作の間、例えば情報のバイトまたは語などのアナログ信号またはディジタル信号からなっていてもよいプログラム信号54を遅延回路16に提供することができる。ゲートまたは他の回路あるいは論理に従って遅延経路に提供される遅延は、選択される遅延経路に厳密に対応しない場合があり、したがって遅延回路16内の遅延経路の遅延は、遅延を微調整するために場合によっては機能回路14内の対応する選択された遅延経路のタイミング解析に基づいてプログラムおよび/または調整しなければならない。
【００２１】
機能回路14内の選択された遅延経路に従って遅延回路16が提供されると、適応クロック発生器10がイネーブルされ、クロック信号12の周波数を制御するために入力信号24が適合的に生成される(図3のブロック66)。動作中、遅延回路16は、遅延回路16内の遅延経路に従って発振ループ27内の入力信号18の遅延を調整する(ブロック68)。遅延経路は、遅延回路16内に設計またはプログラムされた遅延経路に従って、特定の遅延伝搬変動状態によって影響される。遅延回路16が複数の場合、適応クロック発生器10は、遅延回路16内の最も長い遅延経路を選択して、入力信号24の立上りエッジおよび立下りエッジを生成する(ブロック70)。機能回路14に提供されるクロック信号12は、入力信号24に基づいて制御され、かつ、適合的に調整される(ブロック72)。動作中、遅延回路16の設計に応じて遅延経路の遅延の量を調整し、あるいはプログラムしなおすことができる(ブロック74)。この調整または再プログラミングは、機能回路14内の遅延調整を評価するように設計される他の論理または回路に基づくことができる。適応クロック発生器10は、イネーブル信号34が非活動化されるか、あるいは適応クロック発生器10に電力を供給している電源が停止するか、電源が停止しなくても例えば適応クロック発生器10を動作させるための動作電圧が最低閾値電圧未満に低下するまで、反復方式で発振ループ27の動作を継続する。
【００２２】
上で既に説明したように、遅延回路16は、機能回路14内で選択される様々なタイプの遅延経路に対応するよう、異なるタイプの遅延経路が提供されるように設計することができる。例えば図4は、ゲート支配遅延経路を提供する一例示的ゲート支配遅延回路80を示したものである。ゲート支配遅延経路は、論理ゲートのスイッチングの伝搬遅延によって主として変化する遅延経路である。伝搬遅延はゲート容量によって影響される。論理ゲートはトランジスタからなっているため、トランジスタのスイッチングの伝搬遅延に影響を及ぼす伝搬遅延変動状態は、図4の遅延回路16内のゲート支配遅延経路を含むゲート支配遅延経路の遅延の量に影響を及ぼす。図に示されているように、図1および3の適応クロック発生器10の例によって示されている入力信号18と出力信号20の間に4つのインバータゲート84A〜84Dが直列に結合されている。しかしながら、任意のタイプおよび/または任意の数のゲートを使用することができる。使用されるゲートのタイプおよび数は、ゲート支配遅延回路が対応するよう設計される、選択されるゲート支配遅延経路内のゲートの関数である。この例では、ゲート支配遅延回路80は非プログラム可能遅延回路であり、ゲート支配遅延経路によって提供される遅延の量を遅延変動状態によって提供される遅延の量以外の量に調整することができないことを意味している。したがって調整を提供するためにゲート支配遅延経路の遅延の量をプログラムすることはできない。しかしながら、設計中に期待された動作の間、ゲート支配遅延回路80に提供されるゲートのタイプおよび数が正確な量の遅延を提供しない場合、場合によっては遅延の量をプログラムすることができることが望ましい。
【００２３】
この点に関して、図5は、プログラム可能すなわち調整可能ゲート支配遅延回路86の一例を示したものである。このゲート支配遅延回路86では、遅延経路はゲート論理によって支配される。しかしながら、この実施形態では、ゲート支配遅延回路86によって遅延経路に提供される駆動強度は、プログラム信号90を介した制御が可能であり、それにより遅延経路に提供される遅延の量を制御することができる。図5のゲート支配遅延回路86に示されているように、インバータのグループ92は、発振ループ27内の入力信号18と出力信号20(図1および3に示されている)の間に提供され、かつ、結合されている。それぞれ、Vddレール94と個々のインバータ92のP-型金属酸化物半導体(MOS)(PMOS)トランジスタの間、および接地(Gnd)レール100と個々のインバータ92のN-型MOS(NMOS)トランジスタの間に、追加トランジスタ96、98が提供されている。ゲート支配遅延回路86内に提供されている複数のインバータ92のうちの1つまたは複数はプログラム可能である(複数のプログラム可能インバータ92A、92Bとして図5に示されている)。これらのプログラム可能インバータ92A、92Bを制御して、遅延経路内の入力信号18に提供される遅延の量を制御することができる。ゲート支配遅延回路86の駆動強度は、プログラム可能インバータ92A、92Bに駆動強度に寄与させるかどうかを制御することによって制御することができる。駆動強度を強くすると遅延経路の遅延の量が減少する。駆動強度を弱くすると遅延経路の遅延の量が増加する。
【００２４】
図5に示されているように、プログラム可能インバータ92A、92B毎に2つのプログラミングライン102A、102B、103A、103Bが提供されている。個々のプログラミングライン102A、102B、103A、103Bは、個々のプログラム可能インバータ92A、92Bにゲート支配遅延回路86の駆動強度に寄与させるかどうかを制御するためにプログラミング設定値90A、90Bを運んでいる。例えば、PMOSトランジスタ104Aをターンオンさせるためにプログラミングライン102Aが論理「0」値(例えば0ボルト)に設定され、また、NMOSトランジスタ106Aをターンオンさせるためにプログラミングライン102Bが「1」値(例えば1ボルト)に設定されると、プログラム可能インバータ92Aが起動され、ゲート支配遅延回路86の駆動強度に寄与して遅延経路の遅延の量が減少する。プログラム可能インバータ92Bについても同様である。プログラム可能インバータ92A、92Bが非活動化されると(つまりプログラミングライン102A、103Aが論理「1」に設定され、また、プログラミングライン102B、103Bが論理「0」に設定されると)、プログラム可能インバータ92A、92Bは、ゲート支配遅延回路86の駆動強度には寄与せず、したがって遅延経路の遅延の量が増加する。プログラミングライン102A、102Bおよび103A、103Bは、それぞれ2ビットプログラム設定語によって設定することができる。別法としては、プログラム可能ライン102A、102B、103A、103Bは、1つの4ビットプログラム設定語によって設定することも可能である。任意の他の所望の構造を提供することができる。
【００２５】
遅延経路の遅延の量を変更する能力は、提供されるプログラム可能インバータの数に関係している。例えばゲート支配遅延回路86のデフォルト設定値は、プログラム可能インバータ92Aを起動し、かつ、プログラム可能インバータ92Bを非活動化するためのものであってもよい。このデフォルト設定値は、遅延経路の遅延のデフォルト量を提供する。遅延経路の遅延の量をデフォルト遅延から増加させるために、プログラム設定値90Aを介してプログラム可能インバータ92Aを制御し、それによりプログラム可能インバータ92Aを非活動化して駆動強度を弱くすることができる。遅延経路の遅延の量をデフォルト遅延設定値から減少させるために、プログラム設定値90A、90Bを介してプログラム可能インバータ92A、92Bを制御し、それによりこれらの両方を起動して駆動強度を強くすることができる。ゲート支配遅延回路86には、所望の可能遅延変動の数に応じて任意の数のプログラム可能インバータを提供することができる。
【００２６】
また、ゲート支配遅延回路86には、分解能がより細かい遅延プログラミングが望ましい場合もある。この点に関して、図5のゲート支配遅延回路86は、出力信号20の上に、遅延経路の遅延量の微調整を可能にするための可変負荷調整コンポーネント108を含むことも可能である。この実施形態では、可変負荷調整コンポーネント108は、負荷調整設定値110によってキャパシタンスが制御される可変コンデンサである。負荷キャパシタンスが大きくなると、ゲート支配遅延回路86のキャパシタンスが大きくなり、また、抵抗-キャパシタンス(RC)回路網モデルに従って遅延経路の遅延が長くなる。同様に、負荷キャパシタンスが小さくなると遅延経路の遅延が短くなる。この方法によれば、ゲート支配遅延回路86内の遅延経路の遅延を微調整することができる。
【００２７】
図6は、上で説明した適応クロック発生器に使用することができるプログラム可能ゲート支配遅延回路112の他の例を示したものである。この例では、第1および第2の遅延経路は、2つの並列直列のゲート116A、116Bによって提供されている。第1および第2の遅延経路に提供されるゲートのタイプに応じて、ゲートG1〜G4からなる第1の遅延経路は、ゲートG5〜G6からなる第2の遅延経路より大きい結合伝搬遅延を有することができる。さらに、ゲートG1〜G6の伝搬遅延は、ゲートG1〜G6がHvt、NvtまたはLvtデバイスであるかどうかに従って決定することができる。入力信号18の遅延を制御するための遅延経路として第1および第2の遅延経路のうちの1つを選択するためにマルチプレクサ118が提供されている。したがってマルチプレクサセレクタ120は、第1の遅延経路または第2の遅延経路のいずれかに対する総遅延を選択することによってゲート支配遅延回路112の総遅延のプログラム可能性を許容している。ゲート支配遅延回路112には任意の数の遅延経路を提供することができ、これらの遅延経路のうちの1つを選択してゲート支配遅延回路112の遅延の量が制御されることに留意されたい。この実施形態には示されていないが、図5に提供されているようなプログラム可能負荷調整コンポーネントをゲート支配遅延回路112に提供し、かつ、図6のゲート支配遅延回路112内の出力信号20に結合することも可能である。
【００２８】
図7は、機能回路内で選択される遅延経路の遅延がワイヤ支配遅延である場合に、既に説明した適応クロック発生器を含む適応クロック発生器内の遅延回路として提供することができるワイヤ支配遅延回路122の一例である。ワイヤ支配遅延経路は、遅延経路の遅延が主として遅延経路内の1つまたは複数のワイヤのRC遅延によって支配される遅延回路である。例えばキャッシュ機能回路の速度は、ゲート伝搬遅延ではなく、ワイヤによって引き起こされるRC遅延によって支配することができる。図7に示されているように、ワイヤ支配遅延回路122の遅延経路は、クロック信号12を受け取る機能回路内の選択された遅延経路のワイヤ支配遅延のRC応答を模擬するために提供される所与の長さのワイヤ126からなっている。ワイヤ126は、所望の長さのワイヤをワイヤ支配遅延回路122内に提供して、機能回路14内のワイヤ支配遅延経路を模倣するために、コイル、蛇行またはジグザグ構成で提供することも可能である。発振ループ27からの入力信号18は、ワイヤ126を通って移動し、遅延経路によって制御された遅延を経た後、最終的に出力信号20を提供する。
【００２９】
図8は、既に説明した適応クロック発生器を含む適応クロック発生器内の遅延回路として使用することができる遅延回路の他の例を示したものである。この実施形態では、遅延回路は拡散容量支配遅延回路130である。拡散容量は、機能回路の遅延を支配することができる。拡散容量は、機能回路14を始めとする機能回路にコンポーネントを取り付ける際に、コンポーネントの1つまたは複数の導電部分を基板の1つまたは複数の導電部分に隣接して配置することによって生成することができる。隣接する導電部分は、平行板コンデンサのように作用する。変動状態に応答して、隣接する導電部分に蓄積される電荷、延いては拡散容量を含んだ経路のRC特性を変化させることができる。拡散容量が機能回路14の限界経路に含まれている場合、機能回路14の遅延の量を拡散容量支配することができる。
【００３０】
この点に関して、図8に示されているように、拡散容量支配遅延回路130は、入力信号18を受け取り、かつ、遅延経路を提供する。遅延経路は、出力信号20へ伝搬する入力信号18の遅延の量を制御する。この実施形態には多数のN-型電界効果トランジスタ(NFET)132A〜Dが含まれており、拡散容量支配遅延回路130内でまとめて並列に結合されている。個々のNFET132A〜Dは、機能回路14内の選択された遅延経路の拡散容量を模倣するために容量負荷(C1〜C4)を提供している。容量負荷C1〜C4の各々は、それらの並列構造でまとめて加えられ、NFET132に総合容量負荷(つまりC1+C2+C3+C4)を提供している。電源(つまりVdd)の変化および/または他の変動状態の変化は、拡散容量支配遅延回路130内に提供されるキャパシタンスの充電または放電のいずれかの時間の長さが変化する原因になり、延いては遅延経路の遅延の量が変化する原因になり得る。拡散容量支配遅延回路130は、機能回路14内の選択された拡散容量支配遅延経路の遅延量の模倣を試行するように設計されている。
【００３１】
本明細書において説明されている適応クロック発生器および関連する方法を使用して、それらに限定されないが、同期ディジタル回路、中央処理装置(CPU)システム、およびメモリ回路またはシステムを始めとする任意の回路またはシステムに提供されるクロック信号を制御することができる。メモリ回路またはシステムに使用される場合、メモリ回路またはシステムは、任意のタイプのメモリを使用することができる。例には、それらに限定されないが、スタティックランダムアクセスメモリ(RAM)(SRAM)、ダイナミックRAM(DRAM)、同期DRAM(SDRAM)、データダブルレート(DDR)SDRAM、データダブルレート2(DDR2)SDRAM、データダブルレート3(DDR3)SDRAM、モービルDDR(MDDR)SDRAM、低電力(LP)DDR SDRAMおよびLP DDR2 SDRAMがある。適応クロック発生器からクロック信号を受け取るメモリ回路またはシステムのコンポーネントは、すべて、記憶セルの機能を維持するだけの十分な電圧レベルを提供する電圧領域によって、場合によってはメモリの技術および/または設計によってメモリに電力が供給される限り、複数の電圧領域のうちの任意の電圧領域で提供することができる。
【００３２】
本明細書において説明されている設計および方法による適応クロック発生器は、半導体ダイ、集積回路および/またはデバイス、例えば電子デバイスおよび/またはプロセッサをベースとするデバイスまたはシステムを始めとするデバイスの中に含めることができ、あるいは統合することができる。このようなデバイスの例には、それらに限定されないが、セットトップボックス、娯楽ユニット、航法デバイス、通信デバイス、パーソナルディジタルアシスタント(PDA)、固定位置データユニット、移動位置データユニット、移動電話、セルラ電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、ディジタル音楽プレーヤ、携帯型音楽プレーヤ、ビデオプレーヤ、ディジタルビデオプレーヤ、ディジタルビデオディスク(DVD)プレーヤおよび携帯型ディジタルビデオプレーヤがある。
【００３３】
図9は、上で説明した適応クロック発生器141および関連回路を使用することができる、プロセッサをベースとするシステム140を示したものである。適応クロック発生器141を使用してシステムバス143のためのクロック信号142を提供することができ、このクロック信号142は、プロセッサをベースとするシステム140内の様々な同期コンポーネントに分配される。プロセッサをベースとするシステム140は、電子デバイス149の中に含めることができる。この例では、プロセッサをベースとするシステム140には中央処理装置(CPU)144が含まれており、中央処理装置(CPU)144には、プロセッサ145および統合キャッシュシステム146が含まれている。キャッシュシステム146には、頻繁にアクセスされるデータのための一時記憶装置に速やかにアクセスするためにプロセッサ145にアクセスすることができるキャッシュメモリ148へのアクセスを制御するキャッシュ管理ユニット147が含まれている。CPU144は、プロセッサをベースとするシステム140に含まれている他のデバイスを相互接続しているシステムバス143に結合されている。よく知られているように、CPU144は、システムバス143を介して、アドレス、制御およびデータ情報を交換することによってこれらの他のデバイスと通信している。これらのデバイスは、任意のタイプのデバイスを含むことができる。図9に示されているように、これらのデバイスは、例として、システムメモリ150、1つまたは複数の入力デバイス152、1つまたは複数の出力デバイス154、ネットワークインタフェースデバイス156およびディスプレイコントローラ158を含むことができる。
【００３４】
1つまたは複数の入力デバイス152は、それらに限定されないが、入力キー、スイッチ、音声プロセッサ、等々を始めとする任意のタイプの入力デバイスを含むことができる。1つまたは複数の出力デバイス154は、それらに限定されないが、音響、ビデオ、他の視角インディケータ、等々を始めとする任意のタイプの出力デバイスを含むことができる。ネットワークインタフェースデバイス156は、ネットワーク160へのデータおよびネットワーク160からのデータの交換を可能にするように構成された任意のデバイスであってもよい。ネットワーク160は、それらに限定されないが、有線または無線ネットワーク、専用または公衆ネットワーク、ローカルエリアネットワーク(LAN)、広域ローカルエリアネットワーク(WLAN)およびインターネットを始めとする任意のタイプのネットワークであってもよい。ネットワークインタフェースデバイス156は、所望の任意のタイプの通信プロトコルをサポートすることができる。
【００３５】
また、CPU144は、システムバス143を介してシステムメモリ150にアクセスすることも可能である。システムメモリ150は、上で既に説明した、システムメモリ150にアクセスするための回路および方法を含むことができる。システムメモリ150は、スタティックメモリおよび/またはダイナミックメモリを含むことができる。システムメモリ150は、CPU144のためのプログラム記憶装置161およびデータ記憶装置162を含むことができる。CPU144は、さらに、ディスプレイ174に送られる情報を制御するために、システムバス143を介してディスプレイコントローラ158にアクセスすることも可能である。ディスプレイコントローラ158は、CPU144との通信に応答してディスプレイ174に送られるデータを記憶するためのメモリコントローラ168およびメモリ170を含むことができる。ディスプレイコントローラ158は、表示すべき情報をディスプレイ174のために適したフォーマットに処理するビデオプロセッサ172を介して表示される情報をディスプレイ174に送る。ディスプレイ174は、それらに限定されないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、等々を始めとする任意のタイプのディスプレイを含むことができる。
【００３６】
当業者には、さらに、本明細書において開示されている実施形態に関連して説明した様々な実例論理ブロック、モジュール、回路およびアルゴリズムは、電子ハードウェア、メモリまたは他のコンピュータ可読媒体に記憶され、かつ、プロセッサまたは他の処理デバイスによって実行される命令、あるいはそれらの両方の組合せとして実施することができることが理解されよう。以上、この互換性を明確に説明するために、様々な実例コンポーネント、ブロック、モジュール、回路およびステップについて、概してそれらの機能に関して説明した。このような機能がどのように実施されるかは、特定の用途、設計選択および/またはシステム全体に課せられる設計制約によって決まる。当業者は、説明されている機能を特定の用途毎に様々な方法で実施することができるが、このような実施決定を本発明の範囲から逸脱するものと解釈してはならない。
【００３７】
本明細書において開示されている実施形態に関連して説明した様々な実例論理ブロック、モジュールおよび回路は、本明細書において説明されている機能を実行するように設計されたプロセッサ、ディジタル信号プロセッサ(DSP)、専用集積回路(ASIC)、書替え可能ゲートアレイ(FPGA)または他のプログラム可能論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェアコンポーネント、あるいはそれらの任意の組合せを使用して実施または実行することができる。プロセッサはマイクロプロセッサであってもよいが、代替ではプロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラまたは状態マシンであってもよい。また、プロセッサは、計算デバイスの組合せとして実施することも可能であり、例えばDSPとマイクロプロセッサ、複数のマイクロプロセッサ、DSPコアと結合した1つまたは複数のマイクロプロセッサ、または任意の他のこのような構成との組合せとして実施することも可能である。
【００３８】
本明細書において開示されている実施形態は、ハードウェアの中で具体化することができ、また、メモリに記憶される、例えばランダムアクセスメモリ(RAM)、フラッシュメモリ、リードオンリメモリ(ROM)、電気的プログラム可能ROM(EPROM)、電気的消去可能プログラム可能ROM(EEPROM)、レジスタ、ハードディスク、取外し可能ディスク、CD-ROM、または当分野で知られている任意の他の形態のコンピュータ可読媒体に常駐させることができる命令の中で具体化することができる。一例示的記憶媒体は、プロセッサが記憶媒体から情報を読み出し、かつ、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替では、記憶媒体はプロセッサと一体にすることができる。プロセッサおよび記憶媒体は、ASICの中に存在させることができる。ASICは、遠隔局の中に存在させることができる。代替では、プロセッサおよび記憶媒体は、離散コンポーネントとして遠隔局、基地局またはサーバの中に存在させることも可能である。
【００３９】
また、本明細書におけるいくつかの例示的実施形態の中で記述されている動作ステップは、例および説明を提供するために記述されていることに留意されたい。記述されている動作は、示されているシーケンス以外の多くの異なるシーケンスで実行することができる。さらに、単一の動作ステップで記述されている動作は、実際には多くの異なるステップで実行することができる。さらに、例示的実施形態の中で説明されている1つまたは複数の動作ステップは、組み合わせることが可能である。流れ図に示されている動作ステップには、当業者には容易に明らかである多くの異なる修正を加えることができることを理解されたい。また、情報および信号は、任意の様々な異なる技術および技法を使用して表すことができることは当業者には理解されよう。例えば上記の説明を通して参照されているデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁界または磁気粒子、光学場または光学粒子、あるいはそれらの任意の組合せによって表すことができる。
【００４０】
本開示についての以上の説明は、すべての当業者による本開示の構築または使用を可能にするために提供されたものである。当業者には本開示に対する様々な改変が容易に明らかであり、また、本明細書において定義されている包括的な原理は、本開示の精神または範囲を逸脱することなく他の変形形態に適用することができる。したがって本開示には、本明細書において記述されている例および設計に限定されることは意図されておらず、本開示は、本明細書において開示されている原理および新規な特徴と無矛盾の最も広い範囲に一致するものとする。
【符号の説明】
【００４１】
10、141 適応クロック発生器
12、142 クロック信号
14 機能回路または回路
16、16A、16B、16C 遅延回路
18、24 入力信号
20、20A、20B、20C 出力信号
22 セレクタ回路
25 帰還回路
26 従来のクロック信号
27 発振ループ
28 グリッチフリークロックマルチプレクサ
29 反転回路
30 セレクタ信号
32 NANDゲート
34 イネーブル信号
36 最終立上りエッジ応答ゲート
38 最終立下りエッジ応答ゲート
40 最終立上りエッジ応答ゲートの出力信号
42 最終立下りエッジ応答ゲートの出力信号
44、118 マルチプレクサ
48、52、92 インバータ
50 インバータ48からの出力信号
54、90 プログラム信号
80、86 ゲート支配遅延回路
84A、84B、84C、84D インバータゲート
90A、90B プログラミング設定
92A、92B プログラム可能インバータ
94 Vddレール
96、98 トランジスタ
100 接地(Gnd)レール
102A、102B、103A、103B プログラミングライン
104A PMOSトランジスタ
106A NMOSトランジスタ
108 可変負荷調整コンポーネント
110 負荷調整設定値
112 プログラム可能ゲート支配遅延回路
116A、116B、G1、G2、G3、G4、G5、G6 ゲート
120 マルチプレクサセレクタ
122 ワイヤ支配遅延回路
126 ワイヤ
130 拡散容量支配遅延回路
132、132A、132B、132C、132D N-型電界効果トランジスタ(NFET)
140 プロセッサをベースとするシステム
143 システムバス
144 中央処理装置(CPU)
145 プロセッサ
146 統合キャッシュシステム
147 キャッシュ管理ユニット
148 キャッシュメモリ
149 電子デバイス
150 システムメモリ
152 入力デバイス
154 出力デバイス
156 ネットワークインタフェースデバイス
158 ディスプレイコントローラ
160 ネットワーク
161 プログラム記憶装置
162 データ記憶装置
168 メモリコントローラ
170 メモリ
172 ビデオプロセッサ
174 ディスプレイ
C1、C2、C3、C4 容量負荷
【特許請求の範囲】
【請求項１】
クロック発生器であって、
入力信号を受け取るように適合され、かつ、出力信号を生成するために、前記入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させるように適合された少なくとも1つの遅延回路と、
前記少なくとも1つの遅延回路に結合された、前記出力信号に応答する帰還回路であって、前記入力信号を生成するように適合された帰還回路と
を備えるクロック発生器。
【請求項２】
前記出力信号が前記機能回路のクロック信号入力に結合される、請求項1に記載のクロック発生器。
【請求項３】
前記少なくとも1つの遅延経路が、ゲート支配遅延経路、ワイヤ支配遅延経路および拡散容量支配遅延経路からなるグループから構成される遅延経路を備える、請求項1に記載のクロック発生器。
【請求項４】
前記少なくとも1つの遅延回路が、前記少なくとも1つの遅延経路の遅延の量をプログラムするための少なくとも1つのプログラム信号を受け取るように構成される、請求項1に記載のクロック発生器。
【請求項５】
前記少なくとも1つの遅延回路が複数の遅延回路からなり、前記プログラム信号が、前記少なくとも1つの遅延経路の前記遅延の量をプログラムするために前記複数の遅延回路内の1つまたは複数の回路を含むか、あるいはバイパスするように構成される、請求項4に記載のクロック発生器。
【請求項６】
前記少なくとも1つの遅延回路が複数の遅延経路を備え、前記プログラム信号が、前記複数の遅延経路のうちの1つを前記少なくとも1つの遅延回路のための遅延経路として選択するように構成される、請求項4に記載のクロック発生器。
【請求項７】
前記少なくとも1つの遅延回路が、それぞれ前記入力信号を受け取り、かつ、前記機能回路の複数の遅延経路に関連する量だけ前記入力信号を遅延させるように適合された複数の遅延回路からなる、請求項1に記載のクロック発生器。
【請求項８】
前記出力信号が前記複数の遅延経路のうちの最も長い遅延に従って生成される、請求項7に記載のクロック発生器。
【請求項９】
前記帰還回路が、
いずれも前記出力信号に応答する、少なくとも1つの最終立上りエッジ応答ゲートおよび少なくとも1つの最終立下りエッジ応答ゲートと、
前記少なくとも1つの最終立上りエッジ応答ゲートからの出力信号と、前記少なくとも1つの最終立下りエッジ応答ゲートからの出力信号の交互選択に基づいて前記入力信号を生成するように適合されたセレクタ回路と
を備える、請求項1に記載のクロック発生器。
【請求項１０】
前記少なくとも1つの遅延回路および前記帰還回路に結合され、かつ、前記複数の遅延経路のうちの1つを前記帰還回路に結合するように適合されたセレクタ回路をさらに備える、請求項1に記載のクロック発生器。
【請求項１１】
少なくとも1つの半導体ダイの中に統合された、請求項1に記載のクロック発生器。
【請求項１２】
セットトップボックス、娯楽ユニット、航法デバイス、通信デバイス、パーソナルディジタルアシスタント(PDA)、固定位置データユニット、移動位置データユニット、移動電話、セルラ電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、ディジタル音楽プレーヤ、携帯型音楽プレーヤ、ビデオプレーヤ、ディジタルビデオプレーヤ、ディジタルビデオディスク(DVD)プレーヤおよび携帯型ディジタルビデオプレーヤからなるグループから選択されるデバイスをさらに備え、これらの中に前記クロック発生器が統合される、請求項1に記載のクロック発生器。
【請求項１３】
クロック発生器であって、
入力信号を受け取り、前記入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させ、かつ、出力信号を生成するための手段と、
前記入力信号を受け取り、かつ、前記入力信号を生成するために前記出力信号に応答するための手段に結合された手段と
を備えるクロック発生器。
【請求項１４】
クロック信号を生成する方法であって、
少なくとも1つの遅延回路内に入力信号を受け取るステップと、
機能回路内の少なくとも1つの遅延経路に関連する量だけ前記入力信号を遅延させるステップと、
前記入力信号を遅延させることによってクロック信号を生成するステップと、
前記少なくとも1つの遅延回路に結合された、前記クロック信号に応答する帰還回路を使用して前記入力信号を生成するステップと
を含む方法。
【請求項１５】
前記入力信号に基づいて前記機能回路のためのクロック信号を生成するステップをさらに含む、請求項14に記載の方法。
【請求項１６】
前記少なくとも1つの遅延経路の遅延の量をプログラムするためのプログラム信号を前記少なくとも1つの遅延回路に提供するステップをさらに含む、請求項14に記載の方法。
【請求項１７】
前記少なくとも1つの遅延経路内の1つまたは複数の遅延経路を前記少なくとも1つの遅延経路をバイパスさせるか、あるいは前記少なくとも1つの遅延経路内に含めるかどうかを制御するために、前記少なくとも1つの遅延回路にプログラム信号を提供するステップをさらに含む、請求項14に記載の方法。
【請求項１８】
前記入力信号を遅延させるステップが、前記少なくとも1つの遅延回路内の複数の遅延経路の中から選択される遅延経路に従って前記入力信号を遅延させるステップを含む、請求項14に記載の方法。
【請求項１９】
前記入力信号を受け取るステップが、複数の遅延回路内に前記入力信号を受け取るステップを含み、
前記入力信号を遅延させるステップが、前記機能回路内の複数の遅延経路に関連する量だけ前記入力信号を遅延させるステップを含む、請求項14に記載の方法。
【請求項２０】
前記複数の遅延経路のうちの最も長い遅延に従って出力信号を生成するステップを含む、請求項19に記載の方法。
【請求項２１】
回路であって、
入力信号を受け取るように適合され、かつ、出力信号を生成するために、前記入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させるように適合された少なくとも1つの遅延回路と、
前記少なくとも1つの遅延回路に結合された、前記出力信号に応答する帰還回路であって、前記入力信号を生成するように適合された帰還回路と
を備えるクロック発生器を備え、前記機能回路が、1つまたは複数の同期機能のタイミングを制御するために、前記入力信号に基づいてクロック信号を受け取るように適合される回路。
【請求項２２】
セットトップボックス、娯楽ユニット、航法デバイス、通信デバイス、パーソナルディジタルアシスタント(PDA)、固定位置データユニット、移動位置データユニット、移動電話、セルラ電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、ディジタル音楽プレーヤ、携帯型音楽プレーヤ、ビデオプレーヤ、ディジタルビデオプレーヤ、ディジタルビデオディスク(DVD)プレーヤおよび携帯型ディジタルビデオプレーヤからなるグループから選択されるデバイスをさらに備え、これらの中に前記回路が統合される、請求項21に記載の回路。
【請求項２３】
クロック発生器を提供する方法であって、
機能回路内の複数の遅延経路を調査するステップと、
前記複数の遅延経路の遅延の量を決定するステップと、
それぞれ前記複数の遅延経路のうちの1つの経路の遅延の量に対応するように構成された複数の遅延回路をクロック発生器内に提供するステップと、
前記複数の遅延回路を構成するステップであって、
前記複数の遅延経路のうちの最も長い遅延に関連する量だけ入力信号を遅延させ、
前記入力信号を遅延させることによって出力信号を生成し、かつ、
前記複数の遅延回路に結合された、前記出力信号に応答する帰還回路を使用して前記入力信号を生成する
ように前記複数の遅延回路を構成するステップと
を含む方法。
【請求項１】
クロック発生器であって、
入力信号を受け取るように適合され、かつ、出力信号を生成するために、前記入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させるように適合された少なくとも1つの遅延回路と、
前記少なくとも1つの遅延回路に結合された、前記出力信号に応答する帰還回路であって、前記入力信号を生成するように適合された帰還回路と
を備えるクロック発生器。
【請求項２】
前記出力信号が前記機能回路のクロック信号入力に結合される、請求項1に記載のクロック発生器。
【請求項３】
前記少なくとも1つの遅延経路が、ゲート支配遅延経路、ワイヤ支配遅延経路および拡散容量支配遅延経路からなるグループから構成される遅延経路を備える、請求項1に記載のクロック発生器。
【請求項４】
前記少なくとも1つの遅延回路が、前記少なくとも1つの遅延経路の遅延の量をプログラムするための少なくとも1つのプログラム信号を受け取るように構成される、請求項1に記載のクロック発生器。
【請求項５】
前記少なくとも1つの遅延回路が複数の遅延回路からなり、前記プログラム信号が、前記少なくとも1つの遅延経路の前記遅延の量をプログラムするために前記複数の遅延回路内の1つまたは複数の回路を含むか、あるいはバイパスするように構成される、請求項4に記載のクロック発生器。
【請求項６】
前記少なくとも1つの遅延回路が複数の遅延経路を備え、前記プログラム信号が、前記複数の遅延経路のうちの1つを前記少なくとも1つの遅延回路のための遅延経路として選択するように構成される、請求項4に記載のクロック発生器。
【請求項７】
前記少なくとも1つの遅延回路が、それぞれ前記入力信号を受け取り、かつ、前記機能回路の複数の遅延経路に関連する量だけ前記入力信号を遅延させるように適合された複数の遅延回路からなる、請求項1に記載のクロック発生器。
【請求項８】
前記出力信号が前記複数の遅延経路のうちの最も長い遅延に従って生成される、請求項7に記載のクロック発生器。
【請求項９】
前記帰還回路が、
いずれも前記出力信号に応答する、少なくとも1つの最終立上りエッジ応答ゲートおよび少なくとも1つの最終立下りエッジ応答ゲートと、
前記少なくとも1つの最終立上りエッジ応答ゲートからの出力信号と、前記少なくとも1つの最終立下りエッジ応答ゲートからの出力信号の交互選択に基づいて前記入力信号を生成するように適合されたセレクタ回路と
を備える、請求項1に記載のクロック発生器。
【請求項１０】
前記少なくとも1つの遅延回路および前記帰還回路に結合され、かつ、前記複数の遅延経路のうちの1つを前記帰還回路に結合するように適合されたセレクタ回路をさらに備える、請求項1に記載のクロック発生器。
【請求項１１】
少なくとも1つの半導体ダイの中に統合された、請求項1に記載のクロック発生器。
【請求項１２】
セットトップボックス、娯楽ユニット、航法デバイス、通信デバイス、パーソナルディジタルアシスタント(PDA)、固定位置データユニット、移動位置データユニット、移動電話、セルラ電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、ディジタル音楽プレーヤ、携帯型音楽プレーヤ、ビデオプレーヤ、ディジタルビデオプレーヤ、ディジタルビデオディスク(DVD)プレーヤおよび携帯型ディジタルビデオプレーヤからなるグループから選択されるデバイスをさらに備え、これらの中に前記クロック発生器が統合される、請求項1に記載のクロック発生器。
【請求項１３】
クロック発生器であって、
入力信号を受け取り、前記入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させ、かつ、出力信号を生成するための手段と、
前記入力信号を受け取り、かつ、前記入力信号を生成するために前記出力信号に応答するための手段に結合された手段と
を備えるクロック発生器。
【請求項１４】
クロック信号を生成する方法であって、
少なくとも1つの遅延回路内に入力信号を受け取るステップと、
機能回路内の少なくとも1つの遅延経路に関連する量だけ前記入力信号を遅延させるステップと、
前記入力信号を遅延させることによってクロック信号を生成するステップと、
前記少なくとも1つの遅延回路に結合された、前記クロック信号に応答する帰還回路を使用して前記入力信号を生成するステップと
を含む方法。
【請求項１５】
前記入力信号に基づいて前記機能回路のためのクロック信号を生成するステップをさらに含む、請求項14に記載の方法。
【請求項１６】
前記少なくとも1つの遅延経路の遅延の量をプログラムするためのプログラム信号を前記少なくとも1つの遅延回路に提供するステップをさらに含む、請求項14に記載の方法。
【請求項１７】
前記少なくとも1つの遅延経路内の1つまたは複数の遅延経路を前記少なくとも1つの遅延経路をバイパスさせるか、あるいは前記少なくとも1つの遅延経路内に含めるかどうかを制御するために、前記少なくとも1つの遅延回路にプログラム信号を提供するステップをさらに含む、請求項14に記載の方法。
【請求項１８】
前記入力信号を遅延させるステップが、前記少なくとも1つの遅延回路内の複数の遅延経路の中から選択される遅延経路に従って前記入力信号を遅延させるステップを含む、請求項14に記載の方法。
【請求項１９】
前記入力信号を受け取るステップが、複数の遅延回路内に前記入力信号を受け取るステップを含み、
前記入力信号を遅延させるステップが、前記機能回路内の複数の遅延経路に関連する量だけ前記入力信号を遅延させるステップを含む、請求項14に記載の方法。
【請求項２０】
前記複数の遅延経路のうちの最も長い遅延に従って出力信号を生成するステップを含む、請求項19に記載の方法。
【請求項２１】
回路であって、
入力信号を受け取るように適合され、かつ、出力信号を生成するために、前記入力信号を機能回路の少なくとも1つの遅延経路に関連する量だけ遅延させるように適合された少なくとも1つの遅延回路と、
前記少なくとも1つの遅延回路に結合された、前記出力信号に応答する帰還回路であって、前記入力信号を生成するように適合された帰還回路と
を備えるクロック発生器を備え、前記機能回路が、1つまたは複数の同期機能のタイミングを制御するために、前記入力信号に基づいてクロック信号を受け取るように適合される回路。
【請求項２２】
セットトップボックス、娯楽ユニット、航法デバイス、通信デバイス、パーソナルディジタルアシスタント(PDA)、固定位置データユニット、移動位置データユニット、移動電話、セルラ電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、ディジタル音楽プレーヤ、携帯型音楽プレーヤ、ビデオプレーヤ、ディジタルビデオプレーヤ、ディジタルビデオディスク(DVD)プレーヤおよび携帯型ディジタルビデオプレーヤからなるグループから選択されるデバイスをさらに備え、これらの中に前記回路が統合される、請求項21に記載の回路。
【請求項２３】
クロック発生器を提供する方法であって、
機能回路内の複数の遅延経路を調査するステップと、
前記複数の遅延経路の遅延の量を決定するステップと、
それぞれ前記複数の遅延経路のうちの1つの経路の遅延の量に対応するように構成された複数の遅延回路をクロック発生器内に提供するステップと、
前記複数の遅延回路を構成するステップであって、
前記複数の遅延経路のうちの最も長い遅延に関連する量だけ入力信号を遅延させ、
前記入力信号を遅延させることによって出力信号を生成し、かつ、
前記複数の遅延回路に結合された、前記出力信号に応答する帰還回路を使用して前記入力信号を生成する
ように前記複数の遅延回路を構成するステップと
を含む方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２０１３−５１４０４５（Ｐ２０１３−５１４０４５Ａ）
【公表日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１２−５４４７２４（Ｐ２０１２−５４４７２４）
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０６０３６１
【国際公開番号】ＷＯ２０１１／０８１９５１
【国際公開日】平成２３年７月７日（２０１１．７．７）
【出願人】（５０７３６４８３８）クアルコム，インコーポレイテッド (446)
【Ｆターム（参考）】
【公表日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０６０３６１
【国際公開番号】ＷＯ２０１１／０８１９５１
【国際公開日】平成２３年７月７日（２０１１．７．７）
【出願人】（５０７３６４８３８）クアルコム，インコーポレイテッド (446)
【Ｆターム（参考）】
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