【課題】 少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。 （もっと読む）

【課題】１段ごとの遅延時間変化の誤差が小さい高精度の可変遅延回路の実現。
【解決手段】直列に接続された複数個の遅延ユニット20-0,20-iを有し、各遅延ユニットは、第１から第３論理ゲートを有し、第１論理ゲートG1は、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第１制御データCTN0,CTNiが入力され、第２論理ゲートG2は、一方の入力が第１論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第２制御データCT0,CTiが入力され、第３論理ゲートSGは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には第２論理ゲートの出力が入力され、第３論理ゲートにおいて、一方の入力M1から出力Zまでの経路の遅延時間と、他方の入力M2から前出力Zまでの経路の遅延時間は、等しい可変遅延回路。 （もっと読む）

【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号が入力され、入力されたクロック信号の波形の立ち上がりに合わせて波形が立ち上がりパルス幅が一定の幅であるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力が一方の入力側に入力される否定論理和回路１２０と、否定論理和回路１２０の出力信号を遅延させる第１遅延回路１３０を有し、第１遅延回路１３０により遅延された否定論理和回路１２０の出力を否定論理和回路１２０の他方の入力側にフィードバックする帰還回路１４０と、否定論理和回路１２０の出力信号が入力される第２ローパスフィルタ１５０と、を備える。 （もっと読む）

【課題】高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供すること。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部１１と、パルス信号のデューティ比を制御するデューティ比調節部１２と、を有する信号整形装置であり、パルス信号生成部１１は、クロック信号が入力されるフリップフロップ回路１０１と、フリップフロップ回路１０１の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路１０２と、を備え、デューティ比調節部１２は、遅延回路１０２から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路１０２の遅延量を制御する。 （もっと読む）

【課題】温度や電圧の変動によって遅延回路に生じる遅延時間をキャンセルする。
【解決手段】Ｎチャンネル型の第１トランジスタ及びＰチャンネル型の第２トランジスタが直列接続されてなる複数のインバータＩＮＶｏ，ＩＮＶｅが交互に接続された遅延回路であって、電源配線ＶＤＤとインバータＩＮＶｅの入力ノードｉｎとの間に接続されたＰチャンネル型の第３トランジスタを備える。本発明によれば、温度や電圧などの変動が生じた場合であっても、第３トランジスタの存在により、複数のインバータにそれぞれ含まれる第２トランジスタの特性変動が相殺される。これにより、温度や電圧などの変動が生じた場合、遅延回路全体の遅延量変動は、第１トランジスタの特性変動によるものとみなすことが可能となる。 （もっと読む）

【課題】高速ジッタに追従してクロック再生とデータ再生を可能とする。
【解決手段】クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。サンプリング回路１０６は受信データ信号ＲＸＤＡＴＡを第２多相クロックでサンプリングして、複数のサンプリング信号を生成する。エッジ検出回路１０５は複数のエッジ検出信号を生成し、位相選択信号生成回路１０３は複数の位相選択信号を生成する。クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 （もっと読む）

【課題】 駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。
【解決手段】 パルスエッジ選択回路が、複数のクロックから１つのクロックを選択して通過させる入力段と、前記１つのクロックをエッジ検出回路に出力する出力段とを有し、クロックの立ち下がりエッジを検出して、第１のクロックの立ち下がりエッジで立ち上がり、第２のクロックの立ち下がりエッジで立ち下がるパルスを生成するエッジ検出回路の場合に、前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートを交互に組み合わせて接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用される。立ち上がりエッジでパルスを生成する場合、出力ゲートにはＮＡＮＤゲートが使用される。 （もっと読む）

機能回路のための、性能マージンを回避し、あるいは小さくするためのクロック信号を生成するために使用することができる適応クロック発生器、システムおよび関連する方法が開示される。特定の実施形態では、クロック発生器は、機能回路内の選択された遅延経路に関連する遅延回路に提供された遅延経路に従って、自律的に、かつ、適合的にクロック信号を生成する。クロック発生器には、入力信号を受け取るように適合され、かつ、出力信号を生成するために、受け取った入力信号を機能回路の遅延経路に関連する量だけ遅延させるように適合された遅延回路が含まれている。遅延回路には、上記出力信号に応答する帰還回路が結合されており、この帰還回路は、遅延回路に発振ループ構成で戻すための入力信号を生成するように適合されている。入力信号を使用して機能回路にクロック信号を提供することができる。
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【課題】入力されるデータ信号のセットアップ及びホールド時間を調整する遅延回路における最適な遅延時間（遅延コード）を、半導体装置の実際の動作条件下において自動的に設定する。
【解決手段】パッド１１から、ターゲットとなるデータ信号ＡＤＤ／ＣＭＤを遅延回路１３に入力し、遅延回路１３の遅延コードＣＯＤＥＴ＜２：０＞を変えて、遅延回路から出力される遅延信号の遅延時間を変化させる。そして、この遅延された信号をラッチ回路１４によりラッチし、遅延された信号ＰＡ０ＤＢとラッチされたデータ信号ＰＡ２Ｂとの一致または不一致を判定し、一致すると判定した場合に、この判定結果に基いて遅延コードＣＯＤＥＴ＜２：０＞を決定し、決定後の遅延コードにより遅延回路１３を動作させる。 （もっと読む）

【課題】トランジスタ特性のバラツキに応じて遅延回路の遅延特性を設定することを特徴とする。
【解決手段】定電流源１２と、ゲートとドレインが結合され、定電流源の電流が流れるＭＯＳトランジスタ１４とを含み、ＭＯＳトランジスタ１４のゲートのノードからバイアス電圧を出力するバイアス回路部１０と、インバータ２６と、電流通路がインバータの入力ノードと基準電位ノードとの間に直列に挿入され、バイアス電圧がゲートに供給されるＭＯＳトランジスタ２１及び入力信号ＩＮがゲートに供給されるＭＯＳトランジスタ２２と、インバータの入力ノードと基準電位のノードとの間に挿入された容量２５と、電流通路が電源電位ノードとインバータの入力ノードとの間に挿入され、入力信号がゲートに供給されるＭＯＳトランジスタ２３とを含み、インバータの出力ノードから信号を出力する遅延部２０とを具備している。 （もっと読む）

【課題】論理ゲートを構成するトランジスタの特性劣化を抑制する。
【解決手段】半導体集積回路７０には、マルチプレクサ１、信号発生回路２、制御回路３、ｍ個のインバータＩＮＶ１乃至ｍ列、ｎ個の２入力ＮＯＲ回路ＮＯＲ１乃至ｎ、縦続接続されるｎ個の２シフトレジスタＳＲ１乃至ｎが設けられる。制御回路３は、クロック信号が供給される通常動作ときにディセーブル状態の制御信号Ｓｃｔを生成し、クロック信号が供給されない通常動作以外のときにイネーブル状態の制御信号Ｓｃｔを生成する。マルチプレクサ１は、クロック信号Ｓｃｌｋと信号発生器２から出力される低周波信号Ｓｓｇが入力され、制御信号Ｓｃｔがディセーブル状態の時インバータＩＮＶ１乃至ｍ列にクロック信号Ｓｃｌｋを供給し、制御信号Ｓｃｔがイネーブル状態の時インバータＩＮＶ１乃至ｍ列に低周波信号Ｓｓｇを供給する。 （もっと読む）

【課題】短時間で精度よく位相調整を行うことが可能な位相補償用クロック同期回路を提供する。
【解決手段】ＤＬＬは、入力レシーバ１と、遅延チェーン回路２と、遅延複製器４と、位相比較器５と、リセットパルス発生器６と、粗調整期間発生器７と、分周器８と、単位可変カウンタ９と、を備えている。まず単位可変カウンタ９の増減単位を１７または１（平均で１６）として粗調整を行って粗くロックさせた後に、単位可変カウンタ９の増減単位を１として微調整を行って細かくロックさせるため、短い期間で確実にクロックＩＮＴＣＫＸとクロックＥＸＴＣＫＸの位相を合わせることができる。 （もっと読む）

【課題】遅延ロックループのための起動回路を提供する。
【解決手段】遅延ロックループにおける初期化回路は、電源投入または他のリセットの後、クロック端縁が適切な動作のために適切な順序で位相検出器によって受取られることを確実にし、遅延ロックループのリセット後、初期化回路は、遅延線における遅延を増加（または減少）させるように位相検出器をイネーブルするより先に基準クロックの少なくとも１つの端縁が受取られることを確実にし、フィードバッククロックの少なくとも１つの端縁が受取られた後、初期化回路は位相検出器をイネーブルして、遅延線における遅延を減少（または増加）させる。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）

【課題】主電源とバックアップ電源とを切り換える切換回路を内蔵しないリアルタイムクロック用の半導体集積回路において、バックアップモードにおける消費電力を低減する。
【解決手段】この半導体集積回路は、外部の主電源による第１の電源電圧又は外部のバックアップ電源による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、第１又は第２の電源電圧に基づいて第３の電源電圧を生成する定電圧回路と、第３の電源電圧が供給されて原振クロック信号を生成する発振回路と、原振クロック信号を分周し、分周されたクロック信号に基づいて計時情報を管理するロジック回路と、第１の電源電圧が供給されているか否かを表す信号に従って、第１の電源電圧が供給されていないときに、定電圧回路から出力される第３の電源電圧の値又は定電圧回路の動作期間を減少させる制御回路とを具備する。 （もっと読む）

【課題】冗長な回路、配線を不要とし、回路規模の増大を回避し、デューティを変更可能とするＤＬＬを提供する。
【解決手段】外部信号の第１遷移（Ｒｉｓｅ）を可変に遅延させる第１可変遅延回路（１０Ｒ）と、外部信号の第２遷移（Ｆａｌｌ）を可変に遅延する第２可変遅延回路（１０Ｆ）と、第１可変遅延回路（１０Ｒ）の出力信号と第２可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）のデューティ検出結果（ＤＣＣ）に従って第１可変遅延回路（１０Ｒ）又は第２可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｒ、１５Ｆ）と、を備える。 （もっと読む）

【課題】低電力、小面積で実現するデューティ可変回路を提供する。
【解決手段】それぞれ一対の相補型のトランジスタを有する第１のCMOSインバータ回路と、第２のCMOSインバータ回路と、前記第１のCMOSインバータ回路と第２のCMOSインバータ回路の間に直列接続され、ゲートがグランドに接続されたPMOSトランジスタと、前記第２のCMOSインバータ回路に接続された第３のインバータ回路と、前記第２のCMOSインバータ回路への電源及びグランドの供給がそれぞれ制御できる第１及び第２のスイッチを有する。前記第３のインバータ回路の出力信号を用いて前記第１、第２のスイッチの開閉を切り替えることによって、前記第２のCMOSインバータ回路の入力信号の論理が遷移する際の前記第２のCMOSインバータ回路の貫通電流を低減する。 （もっと読む）

【課題】クロックの周波数が高周波の場合でも、遅延時間の変更時に、出力されるクロックにグリッチを発生させることがないクロックシフト用遅延ライン回路を提供する。
【解決手段】直列に接続されたインバータ−マルチプレクサ型の複数の遅延セルが、所定数の遅延セルを含む複数の遅延ブロックに分割され、折り返し場所の遅延セルを切り替えて、クロックを、折り返し場所の遅延セルに対応する時間遅延する遅延ライン部と、クロックの折り返し場所の遅延セルが、どの遅延ブロックに含まれているのかを検出する第１の検出部と、各々の遅延ブロックから出力される遅延信号およびクロックに応じて、クロックが、どの遅延ブロックまで伝搬しているのかを検出する第２の検出部と、第１および第２の検出部により検出された遅延ブロックが一致するか否かを検出する第３の検出部とを備えている。遅延ライン回路では、第３の検出部により一致が検出された場合に折り返し場所の遅延セルを切り替える。 （もっと読む）