ＤＬＬ回路及びその制御方法
【課題】冗長な回路、配線を不要とし、回路規模の増大を回避し、デューティを変更可能とするＤＬＬを提供する。
【解決手段】外部信号の第１遷移（Ｒｉｓｅ）を可変に遅延させる第１可変遅延回路（１０Ｒ）と、外部信号の第２遷移（Ｆａｌｌ）を可変に遅延する第２可変遅延回路（１０Ｆ）と、第１可変遅延回路（１０Ｒ）の出力信号と第２可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）のデューティ検出結果（ＤＣＣ）に従って第１可変遅延回路（１０Ｒ）又は第２可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｒ、１５Ｆ）と、を備える。
【解決手段】外部信号の第１遷移（Ｒｉｓｅ）を可変に遅延させる第１可変遅延回路（１０Ｒ）と、外部信号の第２遷移（Ｆａｌｌ）を可変に遅延する第２可変遅延回路（１０Ｆ）と、第１可変遅延回路（１０Ｒ）の出力信号と第２可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）のデューティ検出結果（ＤＣＣ）に従って第１可変遅延回路（１０Ｒ）又は第２可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｒ、１５Ｆ）と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路及びこれを備える半導体装置に関し、特に、高速クロック動作可能なＤＬＬ回路及びこれを備える半導体装置と制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等において、クロック生成回路として用いられているＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、入力されたクロックの遅延量を可変制御することで所望の位相を持つクロックを発生する。ＤＣＣ（Ｄｕｔｙ Ｃｏｒｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ：デューティ補正回路）を備えたＤＬＬ回路では、外部クロックのデューティ（Ｄｕｔｙ：１周期に対するハイレベル期間の割合をいい、デューティ比ともいう）によらず、例えばデューティ５０％の内部信号の波形を作り出している。
【０００３】
動作周波数が高くなると、デューティに崩れが生じる。例えば、ＤＬＬの出力は擬似出力回路（レプリカ）に入力され、擬似出力回路からの出力信号を帰還させ、クロックＣＫと位相比較する制御を行うことで、ある程度、デューティの崩れの影響を相殺することはできる。しかし、擬似出力回路（レプリカ）はあくまで擬似回路であるため、配線、信号等の性質から、前記相殺は万全ではない。
【０００４】
なお、ＤＬＬにおいて、入力クロックのデューティと出力クロックのデューティとを一致させる構成として、例えば特許文献１には、可変遅延回路（ＶＤＬ）の後段に、クロックのデューティ調整回路（ＣＤＣ）を設ける構成が開示される。それは、クロックの立ち上がりエッジで可変遅延回路（ＶＤＬ）の遅延量を制御し、可変遅延回路のパス（レプリカ、分周回路、ＰＤ（位相比較器）、ＣＰ１（チャージポンプ）、バイアス）で、立ち上がりエッジの位相が基準となる入力クロックと一致させる。その一致した段階で、立ち下がりエッジによってデューティ調整回路（ＣＤＣ）のパス（レプリカ、ＰＦＤ（位相周波数比較器）、ＣＰ２（チャージポンプ））により、信号のパルス幅を調整し、出力クロックのデューティを基準となるクロックのデューティと一致させるようにした構成が開示される。ＤＬＬ回路の動作開始から立ち上がりエッジが位相ロックされるまでは、出力クロックのデューティが５０％に向かうように制御し、立ち上がりエッジが位相ロックしたタイミング以降は、出力クロックのデューティを、外部クロックと一致させるように制御するため、出力データのデューティは５０％から入力クロックのデューティに変化する。
【０００５】
その他に、特許文献２も開示される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−４２４６９号公報（図１、図１４）
【特許文献２】特開２００３−９１３３１号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下に本発明による関連技術の分析を与える。
【０００８】
特許文献１の構成は、可変遅延回路（ＶＤＬ）で立ち上がりエッジの位相をロックし、その後段のデューティ調整回路で出力クロックのデューティを調整するという直列方式であるため、入力クロックのデューティに変化するまでの時間が遅い（特許文献１の図１４参照）。また、デューティ調整回路（ＣＤＣ）の感度も問題となる。
【０００９】
さらに、可変遅延回路（ＶＤＬ）とデューティ調整回路（ＣＤＣ）での２つのルートでの位相ロックが行われるため、可変遅延回路（ＶＤＬ）のルート上のＰＤ（位相比較器）とＣＰ１（チャージポンプ）等の付加回路に加え、デューティ調整回路（ＣＤＣ）用のＰＦＤ（位相周波数比較器）及びＣＰ２（チャージポンプ）等の付加回路が必要とされ、回路規模が冗長である。
【００１０】
また製造ばらつき等によりデューティのずれが生じた場合、本来のデューティ値に調整することが望まれる。
【課題を解決するための手段】
【００１１】
本願で開示される発明は概略以下の構成とされる。
【００１２】
本発明によれば、可変遅延回路から、外部信号の第１の遷移、第２の遷移に対応して出力される遅延信号を合成する合成回路の出力信号のデューティを検出するデューティ検出回路と、前記合成回路の出力信号のデューティを予め定められた所定のデューティ値とは異なる値に変更するデューティ変更回路と、を含むデューティ変更検出回路を備えているＤＬＬ回路が提供される。前記デューティ変更検出回路のデューティ検出結果と、前記合成回路の出力信号と外部信号の位相を比較する位相検出器（Ｐ／Ｄ）での位相比較結果との一方を選択する選択回路の出力が、前記第１の可変遅延回路と前記第２の可変遅延回路のうち少なくとも一つの遅延を可変させる遅延制御回路に供給される。
【００１３】
本発明によれば、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）のデューティ値の出力信号を受け、前記ＤＬＬの出力信号のデューティ値を可変させた信号を生成し、前記デューティ値を可変させた信号を基準デューティ値に従って比較し、前記比較結果に従って、前記ＤＬＬの遅延を制御する遅延制御回路の遅延量を制御する、ＤＬＬの制御方法が提供される。
【００１４】
本発明の別の側面によれば、外部信号の第１遷移を可変に遅延させて出力する第１の可変遅延回路と、前記外部信号の第２の遷移を可変に遅延させて出力する第２の可変遅延回路と、前記第１の可変遅延回路の出力信号と前記第２の可変遅延回路の出力信号とを合成する合成回路と、前記合成回路の出力信号に基づき放電又は充電される容量を用いて前記合成回路の出力信号のデューティを検出するデューティ検出回路と、前記デューティ検出回路がデューティ検出に用いる前記容量の容量値を変更することで、前記合成回路の出力信号のデューティを変更するデューティ変更回路と、を含むデューティ変更検出回路と、前記デューティ変更検出回路のデューティ検出結果に従って、前記第１の可変遅延回路と前記第２の可変遅延回路のうち少なくとも一つの遅延を可変させる遅延制御回路と、を備えたＤＬＬ回路が提供される。
【００１５】
本発明において、前記デューティ検出回路は、デューティ検出用の前記容量として、前記合成回路の出力信号と同相の同相信号の活性化時に、放電又は充電が行われ、端子電圧が前記同相信号の活性化期間の時間幅に対応した端子電圧に設定される第１の容量と、前記合成回路の出力信号と逆相の逆相信号の活性化時に、放電又は充電が行われ、端子電圧が前記逆相信号の活性化期間の時間幅に対応した端子電圧に設定される第２の容量と、を備えている。前記第１の容量の端子電圧と前記第２の容量の端子電圧を比較することで、前記合成回路の出力信号のデューティの検出が行われ、前記第１の容量の容量値及び／又は前記第２の容量の容量値を可変させることで、前記合成回路の出力信号のデューティの変更が行われる。
【発明の効果】
【００１６】
本発明は、冗長なパス、回路を不要とし、回路規模の増大を回避しながらデューティの変更を可能としている。
【００１７】
本発明によれば、製造ばらつき等によりデューティのずれが生じた場合にもとの値に調整することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例のメモリの全体構成を示す図である。
【図２】本発明の一実施例のＤＬＬの構成を示す図である。
【図３】本発明の一実施例のデューティ変更検出回路の構成を示す図である。
【図４】本発明の一実施例のデューティ変更回路の構成を示す図である。
【図５】本発明の一実施例のデューティ検出回路（前段）の構成を示す図である。
【図６】本発明の一実施例のデューティ検出回路（後段）の構成を示す図である。
【図７】本発明の一実施例のデューティ検出回路の動作を説明するタイミング波形図である。
【図８】本発明の一実施例の選択回路の構成を示す図である。
【図９】本発明の別の実施例のデューティ変更検出回路の構成を示す図である。
【図１０】本発明の別の実施例のデューティ変更検出回路の構成を示す図である。
【図１１】入力信号、内部同相信号、内部逆相信号の関係を示す図（未調整状態）である。
【図１２】電荷ディスチャージ回路と電位比較回路の構成を示す図である。
【図１３】内部信号エッジの調整によるデューティ補正例（調整完了状態）を示す図である。
【図１４】ＤＣＣを搭載するＤＬＬの構成をブロック図にて示す図である。
【図１５】ＭＯＳ容量（Ｃｒ、Ｃｆ、Ｃｒ１、Ｃｆ１）の適用と電圧の関係を示す図である。
【図１６】ＤＣＣによりデューティ補正を実施したもののデューティ＜＞５０％となった場合を示す図である。
【図１７】Ｃｒ１による比較電位の補正を説明する図である。
【図１８】ＭＯＳ容量を用いた例を示す図である。
【図１９】８種類の面積のＭＯＳ容量を上から見た図である。
【発明を実施するための形態】
【００１９】
本発明においては、所定のデューティ値のＤＬＬ回路の出力信号をデューティ変更回路に入力してＤＬＬ回路の出力信号のデューティ値を可変させた信号を生成し、これをデューティ検出回路へ入力し、デューティ検出回路では、前記デューティ値を可変させた信号を基準デューティ値と比較し、デューティ検出回路での比較検出結果に従って、ＤＬＬ回路の遅延を制御する遅延制御回路の遅延量を制御する。本発明において、ＤＬＬの出力信号のデューティ値は、基準デューティ値に前記可変させた量を示すデューティのオフセット値（絶対値）を加算又は減算したデューティ値に制御される。尚、デューティとは、信号の１周期における所定の基準電圧を境にしたハイレベル（Ｈｉｇｈの期間）とロウレベル（Ｌｏｗ期間）の割合（ｒａｔｉｏ）を示し、デューティ比ともいう。どちらか一方（ＨｉｇｈまたはＬｏｗ）の期間が、１周期に占める割合を示す。
【００２０】
より詳細には、本発明の１つの態様（ｍｏｄｅ）において、外部信号の第１の遷移（Ｒｉｓｅ）を可変に遅延させる第１の可変遅延回路（１０Ｒ）と、外部信号の第２の遷移（Ｆａｌｌ）を可変に遅延させる第２の可変遅延回路（１０Ｆ）と、第１の可変遅延回路（１０Ｒ）の出力信号と第２の可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）でのデューティ検出結果（ＤＣＣ）に基づき、第１及び第２の可変遅延回路（１０Ｒ、１０Ｆ）の少なくとも一方の遅延を可変させる遅延制御回路（例えば１５Ｆ）と、を備える。
【００２１】
本発明によれば、合成回路（１３）の出力のデューティを、デューティ変更検出回路（２１）で変更及び検出し、デューティ検出結果に従って、遅延制御回路（１５Ｆ）を制御し、所望のデューティが生成される。
【００２２】
本発明の１つの態様においては、デューティ変更検出回路（２１）は、デューティを可変に制御するデューティ制御信号を入力し、デューティ制御信号に従って所定のデューティ値（例えば５０％）から変更された信号を生成し、前記デューティ値を可変させた信号を基準デューティ値と比較し、比較結果を、遅延制御回路に出力する。テスト時等に、デューティ制御信号を可変させることで、内部信号のデューティを可変させることができる。
【００２３】
本発明の１つの態様においては、デューティ変更検出回路（２１）において、合成回路（１３）の出力は、デューティ変更回路（１０１）に入力され、デューティ変更回路（１０１）の出力がデューティ検出回路（１０２）に入力される。合成回路（１３）が出力するデューティ値（例えば５０％）を、デューティ変更回路（１０１）で擬似的に異なるデューティ値（例えば４５％）として、デューティ検出回路（１０２）に入力し、デューティ値５０％に調整するデューティ検出回路（１０２）からの出力信号（ＤＣＣ）に従って、遅延制御回路（１５Ｆ）を動作させる。かかる構成により、センシティブなデューティ検出回路（１０２）に、デューティを変更のための回路素子を付加することを不要としており、このため、デューティ検出回路の検出精度の向上を可能としている。
【００２４】
本発明の１つの態様においては、デューティ変更回路（１０１）は、合成回路の出力の立ち上がり、立ち下がり波形を制御する制御部（１０３）を備えている。デューティ変更回路（１０１）では、デューティ検出回路（１０２）に入力される信号の立ち上がり／立ち下がり波形を変更し、所定のデューティ値（５０％）を擬似的に異なるデューティ値へ変更する。かかる本発明によれば、簡素な回路構成で、所定のデューティ値（例えば５０％）とは異なるデューティ（例えば４０％）を生成することができる。
【００２５】
本発明の１つの態様においては、外部信号（ＣＫ、ＣＫＢ）とレプリカ（２０）の出力信号（ＲＣＬＫ、ＦＣＬＫ）との位相差を検出する位相検出器（位相比較器）（１４Ｒ、１４Ｆ）と、デューティ変更検出回路（２１）の出力信号と位相検出器（１４Ｒ、１４Ｆ）の出力信号を選択的に切り替える選択回路（２２）を備え、選択回路（２２）の出力が遅延制御回路（１５Ｆ）に入力される、本発明によれば、第１の遷移（Ｒｉｓｅ）で位相の調整（ロック）を行ない、第２の遷移（Ｆａｌｌ）の信号側でデューティの調整を行う。回路規模を縮減し、位相ロック制御とデューティ制御とを両立できる。
【００２６】
本発明においては、メモリセルアレイ（１−１）と、メモリセルアレイへのアクセス回路を有するメモリ制御回路（１−１３）と、前記メモリ制御回路のよるメモリセルデータの出力のタイミングクロックを生成するＤＬＬ回路（１−１２）と、を備えている。ＤＬＬ回路（１−１２）は、外部信号の第１の遷移（Ｒｉｓｅ）を可変に遅延させる第１の可変遅延回路（１０Ｒ）と、外部信号の第２の遷移を可変に遅延する第２の可変遅延回路（１０Ｆ）と、
前記第１の可変遅延回路の出力信号と前記第２の可変遅延回路の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティを検出するデューティ検出回路（１０２）と、合成回路（１３）の出力信号のデューティを、前記所定のデューティ値とは異なる値に変更するデューティ変更回路（１０１）と、を含むデューティ変更検出回路（２１）と、前記デューティ変更検出回路（２１）のデューティ検出結果に従って、前記第１の可変遅延回路（１０Ｒ）又は前記第２の可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｆ）と、を備える。
【００２７】
本発明においては、ＤＬＬから出力される所定のデューティ値の信号のデューティを検出し、デューティの検出結果に従って、ＤＬＬの遅延を制御する回路に入力する信号のデューティを制御する、ＤＬＬの動作の方法が提供される。以下実施例に即して説明する。
【実施例】
【００２８】
図１は、本発明の一実施例のＤＬＬを搭載したＤＲＡＭデバイスの全体構成を示す図である。特に制限されないが、図１のＤＲＡＭデバイスは、８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）である。図１において、ロウデコーダ１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１−２は、メモリセルアレイ１−１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１−３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオン（導通）としてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１−９は、所定のアドレス信号と、制御信号として、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、コマンドをデコードする（なお、信号名の／はＬｏｗでアクティブであることを示す）。カラムアドレスバッファ及びバーストカウンタ１−７は、コマンドデコーダ１−９からの制御信号を受けるコントロールロジック１−１０の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１−３に供給する。モードレジスタ１−５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コントロールロジック１−１０に制御信号を出力する。
【００２９】
ロウアドレスバッファ及びリフレッシュカウンタ１−６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１−４に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスを選択し、ロウデコーダ１−４に供給される。
【００３０】
クロックジェネレータ１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがＨｉｇｈのとき、内部クロックを出力し、クロックイネーブル信号ＣＫＥがＬｏｗとなると、以降、クロックの供給を停止する。
【００３１】
データコントロール回路１−８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路１−１１は書き込みデータと読出しデータをラッチする。入力出力バッファ１−１３は、データ端子ＤＱからのデータの入出力を行う。ＤＬＬ１−１２は、外部クロックＣＫ、／ＣＫに遅延同期した信号を生成し、入力出力バッファ１−１３に供給する。メモリセルアレイ１−１からの読み出しデータはラッチ回路１−１１から入力出力バッファ１−１３に供給され、入力出力バッファ１−１３は、ＤＬＬ１−１２で外部クロックＣＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いて、データ端子ＤＱから読み出したデータをダブルデータレートで出力する。
【００３２】
ＤＭはライトデータのデータマスク信号であり、ライト時、Ｈｉｇｈのときデータは書き込まれる。ＤＱＳ、／ＤＱＳは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のＩＯ信号である。ＴＤＱＳ、／ＴＤＤＱは、データのＸ８構成をＸ４構成とコンパチブルとする差動の切替信号である。ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）はＤＱ、ＤＱＳ、／ＤＱＳ、ＴＤＱＳ、／ＴＤＱＳの終端抵抗をオン・オフさせる制御信号である。なお、図１は、ＤＲＡＭデバイスの一典型例を模式的に示したものであり、本発明はかかる構成に限定されるものでないことは勿論である。
【００３３】
図２は、図１のＤＬＬの構成を示す図である。なお、図２のＣＫ、ＣＫＢは、図１のＣＫ、／ＣＫに対応する。入力回路（ＩＮ）１１、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２、可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆ、合成回路１３、位相検出器（Ｐ／Ｄ）１４Ｒ／１４Ｆ、Ｒｉｓｅ／Ｆａｌｌ遅延制御回路（Ｒｉｓｅ／Ｆａｌｌ Ｃｏｎｔｒｏｌ）１５Ｒ／１５Ｆ、Ｒｉｓｅ／Ｆａｌｌカウンタ（Ｒｉｓｅ／Ｆａｌｌ Ｃｏｕｎｔｅｒ）１６Ｒ／１６Ｆ、プリデコーダ（Ｐｒｅ Ｄｅｃ）１７Ｒ／１７Ｆ、デジタルアナログ変換器（ＤＡＣ）１８Ｒ／１８Ｆ、出力回路（ＯＥ）１９、レプリカ（Ｒｅｐｌｉｃａ）２０、デューティ変更検出回路２１、選択回路（Ｓｅｌｅｃｔｏｒ）２２を備えている。尚、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２と可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆは、共に時間を調整する機能を備えた回路である。可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆは精度が高い時間の遅延（Ｆｉｎｅ ｄｅｌａｙ）を調整する回路であり、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２は合成回路よりも精度が荒い時間の遅延（Ｃｏａｒｓｅ ｄｅｌａｙ）を調整する回路である。尚、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２と可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆは、共に時間を調整する機能を備えた回路である。可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆは精度が高い時間の遅延（Ｆｉｎｅ ｄｅｌａｙ）を調整する回路であり、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２は合成回路よりも精度が荒い時間の遅延（Ｃｏａｒｓｅ ｄｅｌａｙ）を調整する回路である。
【００３４】
位相検出器（Ｐ／Ｄ）１４Ｒは、外部クロック（ＣＫ）とレプリカ２０の出力ＲＣＬＫの立ち上がりエッジの位相を比較する。
【００３５】
Ｒｉｓｅ遅延制御回路１５Ｒは、位相検出器１４Ｒの位相比較結果出力ＤＬＵＰ１Ｒを受けて、Ｒｉｓｅカウンタ１６Ｒにアップ又はダウン信号（ＣＮＴＤＩＲＲ）を出力する。すなわち、Ｒｉｓｅ遅延制御回路１５Ｒは、位相検出器１４Ｒでの位相比較結果を受け、ＲＣＬＫの立ち上がりエッジの位相がＣＫよりも遅れている場合、ＲＣＬＫの立ち上がりエッジの位相を進めるように制御し、ＲＣＬＫの立ち上がりエッジの位相がＣＫよりも進んでいる場合、ＲＣＬＫの立ち上がりエッジの位相を遅らせるように制御する信号ＣＮＴＤＩＲＲを生成し、Ｒｉｓｅカウンタ１６Ｒに供給し、カウント動作を制御する。特に制限されないが遅延制御回路１５Ｒは、バッファ回路（正転又は反転型バッファ）から構成される。
【００３６】
Ｒｉｓｅカウンタ１６Ｒの上位ビットは、プリデコーダ１７Ｒでプリデコードされ、プリデコーダ１７Ｒでのデコード結果は、可変遅延回路１２に入力される。Ｒｉｓｅカウンタ１６Ｒの下位ビットは、デジタルアナログ変換器１８Ｒに入力され、Ｅｖｅｎ（偶数番目）、Ｏｄｄ（奇数番目）用のバイアス電圧ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成する。デジタルアナログ変換器１８Ｒで２つのバイアス電圧ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成する場合、電流モードのデジタルアナログ変換器１８Ｒにおいて、カウンタ１６Ｒの下位ビットに対応する電流を差動で作成し、差動の電流をそれぞれ電圧に変換することで、ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成すようにしてもよい（例えば特許文献２の図１等参照）。あるいは、電圧モードのデジタルアナログ変換器１８Ｒにおいて、Ｅｖｅｎ用のバイアス電圧ＢＩＡＳＲＥを共通電圧ＶＣＭ＋ΔＶ／２とし、Ｏｄｄ用のバイアス電圧ＢＩＡＳＲＯをＶＣＭ−ΔＶ／２とし（ＢＩＡＳＲＥ−ＢＩＡＳＲＯ＝ΔＶ）、デジタルアナログ変換器１８Ｒにおいてカウンタ１６Ｒの下位ビットに対応する電圧ΔＶを生成し、ＶＣＭと（１／２）ΔＶとを加減算するようにしてもよい（実質的には電流で加算減算され電圧に変換される）。
【００３７】
位相検出器（Ｐ／Ｄ）１４Ｆは、外部クロック（ＣＫ）とレプリカ２０の出力ＦＣＬＫの立ち下がりエッジの位相を比較し、位相比較結果ＤＬＵＰ１Ｆを選択回路２２に出力する。
【００３８】
Ｆａｌｌ遅延制御回路１５Ｆは、選択回路２２の出力ＤＬＵＰ１ＤＦを受けて、Ｆａｌｌカウンタ１６Ｆにアップ又はダウン信号（ＣＮＴＤＩＲＦ）を出力する。例えば選択回路２２で位相比較結果ＤＬＵＰ１Ｆが選択される場合、Ｆａｌｌ遅延制御回路１５Ｆは、位相検出器１４Ｆでの位相比較結果を受け、ＦＣＬＫの立ち下がりエッジの位相がＣＫよりも遅れている場合、位相を進めるように制御し、ＦＣＬＫの立ち下がりエッジの位相がＣＫよりも進んでいる場合、ＦＣＬＫの立ち下がりエッジの位相を遅らせるように制御する信号ＣＮＴＤＩＲＦを生成し、Ｆａｌｌカウンタ１６Ｆに供給し、カウント動作を制御する。特に制限されないが遅延制御回路１５Ｆは、バッファ回路（正転又は反転型バッファ）から構成される。
【００３９】
Ｆａｌｌカウンタ１６Ｆの上位ビットは、プリデコーダ１７Ｆでプリデコードされ、プリデコーダ１７Ｆでのデコード結果は可変遅延回路１２に入力される。Ｆａｌｌカウンタ１６Ｆの下位ビットは、デジタルアナログ変換器１８Ｆに入力され、デジタルアナログ変換器１８Ｆは、２つのバイアス電圧ＢＩＡＳＦＥ／ＢＩＡＳＦＯを生成する。
【００４０】
入力回路（ＩＮ）１１は、相補の外部クロックＣＫ、ＣＫＢを入力し、ＣＫに同相のクロック信号ＤＬＣＬＫＡをシングルエンド出力する。
【００４１】
可変遅延回路１２は、プリデコーダ１７Ｒ、１７Ｆのそれぞれのデコード結果を受け、連続して連なる遅延素子（Ｄｅｌａｙ Ｌｉｎｅ）のうち遅延量を決定する。クロック信号ＤＬＣＬＫＡの立ち上がり（Ｒｉｓｅ）に対応して、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）信号ＯＵＴＲＥ、ＯＵＴＲＯを生成し、クロックＤＬＣＬＫＡの立ち下がり（Ｆａｌｌ）に対応して、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）の信号ＯＵＴＦＥ、ＯＵＴＦＯを出力する。可変遅延回路１２は、Ｅｖｅｎ／Ｏｄｄの時間差を最小遅延単位として遅延調節を行う。Ｅｖｅｎ／Ｏｄｄの時間差は、例えばＮＡＮＤ回路２段分（単位遅延）に対応する。
【００４２】
可変遅延回路１０Ｒは、外部クロックＣＫの立ち上がり遷移から生成された、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＲＥ、ＯＵＴＲＯを入力し、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯにしたがってＯＵＴＲＥ、ＯＵＴＲＯを合成して出力する。すなわち、可変遅延回路１０Ｒは、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＲＥ、ＯＵＴＲＯの立ち上がりエッジの遅延（位相差）を、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯで制御される比率で内挿（インターポレート）した遅延で立ち上がる信号を出力する。例えばＥｖｅｎ側が１００％、Ｏｄｄ側が０％の場合、ＯＵＴＲＥ＝１００％、ＯＵＴＲＯ＝０％として波形を合成し、出力ＮＲを生成する。すなわち、ＯＵＴＲＥの遷移タイミング＝ＮＲの遷移タイミングとして出力される（回路内を通過する際の固有の遅延は除く）。Ｅｖｅｎ側が５０％、Ｏｄｄ側が５０％の場合、入力信号のＯＵＴＲＥ＝５０％、ＯＵＴＲＯ＝５０％として波形を合成するため、ＯＵＴＲＥの遷移とＯＵＴＲＯの遷移の中間のタイミング（ＯＵＴＲＥとＯＵＴＲＯの遷移タイミングの中間値＋回路内通過時の固有の遅延）で出力される。
【００４３】
可変遅延回路１０Ｆは、外部クロックＣＫの立ち下がり遷移から生成された、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＦＥ、ＯＵＴＦＯを入力し、バイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯにしたがってＯＵＴＦＥ、ＯＵＴＦＯを合成して出力する。すなわち、可変遅延回路１０Ｆは、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＦＥ、ＯＵＴＦＯの立ち下がりエッジの遅延（位相差）をバイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯで制御される比率で内挿（インターポレート）した遅延で立ち下がる信号を出力する。可変遅延回路１０Ｆからの出力信号ＮＦは、ＯＵＴＦＥ、ＯＵＴＦＯのＬｏｗへの立ち下がりに応答して出力信号ＮＦがＨｉｇｈに立ち上がる構成としてもよい。この場合、可変遅延回路１０ＦにＯＵＴＦＥ、ＯＵＴＦＯの反転信号を入力する構成とすることで、可変遅延回路１０Ｆは可変遅延回路１０Ｒと同一の構成となる。
【００４４】
可変遅延回路１０Ｒ／１０Ｆによって、可変遅延回路１２の持つ最小遅延単位（例えばＮＡＮＤ２段分の絶対遅延時間値）よりも細かい時間分解能で遅延を調整することを可能としており、必要な時間分解能・精度を確保しつつ、高速動作周波数に対応可能としている。
【００４５】
合成回路１３は、外部クロックＣＫの立ち上がり遷移に対応した可変遅延回路１０Ｒからの出力信号ＮＲと、外部クロックＣＫの立ち下がり遷移に対応した可変遅延回路１０Ｆからの出力信号ＮＦを受け、出力信号ＮＲの立ち上がり遷移に対応して立ち上がり、出力信号ＮＦの立ち下がり遷移に対応して立ち下がる出力信号を合成する。合成回路１３は、入力と出力を相互に接続したインバータ２段の一般的なフリップフロップと等価な回路構成よりなる（但し、高精度に設計されている）。
【００４６】
レプリカ２０は、出力ＤＱを模擬する回路であり、ＤＬＬ出力（合成回路１０の出力）から出力ＤＱ端子までの実際の信号ルートの遅延と等価の回路である。レプリカ２０は、出力遅延のみを複製（模擬）すればよいため、実際の信号ルート以外に、本質的に必要ない素子は削除され、簡素化が図られる。レプリカ２０は、外部クロックＣＫに同相のＲｉｓｅ側のクロックＲＣＬＫと、ＣＫＢに同相（ＲＣＬＫに逆相）のＦａｌｌ側のクロックＦＣＬＫを出力する。
【００４７】
出力回路（ＯＥ）１９は、図１の入力出力バッファ回路１−１３内に設けられ、第１の合成回路（シンセサイザ）３０からのＤＬＬ出力（クロック）の立ち上がりと立ち下がりに同期して、読み出しデータを端子ＤＱからシリアルに出力する。ＯＥ１９は例えば二つの読み出しデータをパラレルに入力し、ＤＬＬ出力の値に応じて入力を選択出力するマルチプレクサから構成される。
【００４８】
デューティ変更検出回路２１は、合成回路１３の出力（ＤＬＬ出力）を受け、デューティの変更を行う。デューティの変更情報ＤＣＣは、選択回路２２に入力される。
【００４９】
選択回路２２は、入力される選択制御信号ＤＣＣＥＮに基づき、位相検出器１４Ｆの出力ＤＬＵＰ１Ｆ、又はデューティ変更検出回路２１の出力ＤＣＣを選択し、Ｆａｌｌ遅延制御回路１５Ｆに供給する。なお、選択制御信号ＤＣＣＥＮは、図１のコントロールロジック１−１０から供給される。
【００５０】
図３は、図２のデューティ変更検出回路２１の構成の一例を示す図である。図３を参照すると、デューティ変更検出回路２１は、デューティ変更回路１０１と、デューティ検出回路１０２と、制御回路１０３を備えている。
【００５１】
デューティ変更回路１０１は、合成回路１３の出力（ＤＬＬ出力信号）を入力として受け、ＤＬＬ出力信号から、信号ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎを生成し、デューティ検出回路１０２に供給する。デューティ変更回路１０１は、ＤＬＬ出力信号のデューティを変更し、生成した４つの信号ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎでデューティ検出回路１０２を動作させる。このように、本実施例では、デューティの検出前に、デューティ検出回路１０２に入力される信号のデューティを変更している。
【００５２】
制御回路１０３は、制御信号、周波数信号を入力し、プリチャージ信号（ＤＣＣ＿ＰＲＥＢ）、それに対応する停止信号（ＤＣＣ＿ＡＣＴＢ）、及びラッチ信号（ＤＣＣ＿ＬＡＴ）を生成する。制御回路１０３は、デューティ検出回路１０２にバイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｐ／Ｎを供給する。制御信号、周波数信号は、図１のコントロールロジック１−１０から制御回路１０３に供給される。デューティ変更回路１０１は、制御回路１０３から出力される停止信号ＤＣＣ＿ＡＣＴＢをインバータで反転した信号ＤＣＣ＿ＡＣＴを入力し、信号ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎの出力動作が制御される。
【００５３】
デューティ検出回路１０２は、デューティ変更回路１０１から、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎを入力する。またデューティ検出回路１０２は、制御回路１０３から、バイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｐ／Ｎ、プリチャージ信号ＤＣＣ＿ＰＲＥＢ、活性化信号ＤＤＣ＿ＡＣＴＢ、ラッチ信号ＤＣＣ＿ＬＡＴを入力し、デューティを検出する。
【００５４】
本実施例において、デューティ検出回路１０２は、例えば外部信号（ＣＫ）の複数サイクル（例えば８サイクル）に１回の割合でデューティ検出結果を出力する。このため、デューティ検出回路１０２内のノードをプリチャージしておく期間が必要である。デューティ検出回路１０２におけるノードのプリチャージ期間には、デューティ検出回路１０２の入力（デューティ変更回路１０１の出力）ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎを停止する必要がある。制御回路１０３から出力される活性化信号ＤＣＣ＿ＡＣＴＢ（Ｌｏｗでアクティブ）は、デューティ検出回路１０２に入力され、ＤＣＣ＿ＡＣＴＢを反転させたＤＣＣ＿ＡＣＴは、デューティ変更回路１０１に入力される。
【００５５】
選択回路２２は、選択制御信号ＤＣＣＥＮに基づき、デューティ変更検出回路２１の出力信号ＤＣＣと位相検出器（Ｐ／Ｄ）１４Ｆの出力信号ＤＬＵＰ１Ｆの一方を選択する。選択回路２２において、デューティ変更検出回路２１の出力信号ＤＣＣが選択された場合、デューティ変更検出回路２１の出力信号ＤＣＣは、Ｆａｌｌ遅延制御回路１５Ｆを介して、Ｆａｌｌカウンタ１６Ｆに供給される。
【００５６】
図４は、図３のデューティ変更回路１０１の構成の一例を示す図である。図４を参照すると、デューティ変更回路１０１は、
電源ＶＤＤとＶＳＳ間に接続されたＰＭＯＳトランジスタＰＭ１１、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１０と、
ソースが電源ＶＳＳに接続され、ドレインがＮＭＯＳトランジスタＮＭ１０のドレインに接続され、ゲートにデューティ制御信号（Ａ）を受けるＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎと、
電源ＶＤＤとＶＳＳ間に接続されたＰＭＯＳトランジスタＰＭ２０、ＰＭ２１、ＮＭＯＳトランジスタＮＭ２１と、
ソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＭ２０のドレインに接続され、ゲートにデューティ制御信号（Ｂ）を受けるＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎと、
ソースが電源ＶＤＤに接続され、ＰＭＯＳトランジスタＰＭ１１のドレインとＮＭＯＳトランジスタＮＭ１１のドレインの接続点ノードＮＡにゲートが接続されたＰＭＯＳトランジスタＰＭ１２と、
ソースが電源ＶＳＳに接続され、ＮＭＯＳトランジスタＮＭ２１のドレインとＰＭＯＳトランジスタＰＭ２１のドレインの接続ノードＮＢにゲートが接続されたＮＭＯＳトランジスタＮＭ２２と、
を備えている。
【００５７】
複数のデューティ制御信号（Ａ）と複数のデューティ制御信号（Ｂ）は、デューティ補正値（オフセット値）に対応して、それぞれのＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎとＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎに対応付ける。
【００５８】
ＰＭＯＳトランジスタＰＭ１２のドレインとＮＭＯＳトランジスタＮＭ２２のドレインの接続ノードＮＣ（ノードＮＣ）に入力が接続されたインバータＩＮＶ１と、
インバータＩＮＶ１の出力に入力が接続されたインバータＩＮＶ２と、インバータＩＮＶ２の出力とＤＣＣ＿ＡＣＴを入力するＮＡＮＤゲートＮＡＮＤ１と、
ＮＡＮＤ１の出力に入力が接続されたインバータＩＮＶ３と、
インバータＩＮＶ２の出力とＤＣＣ＿ＡＣＴを入力するＮＯＲゲートＮＯＲ１と、
ＮＯＲ１の出力に入力が接続されたインバータＩＮＶ４と、
インバータＩＮＶ１の出力とＤＣＣ＿ＡＣＴを入力するＮＡＮＤゲートＮＡＮＤ２と、
ＮＡＮＤ２の出力に入力が接続されたインバータＩＮＶ５と、
インバータＩＮＶ１の出力とＤＣＣ＿ＡＣＴを入力するＮＯＲゲートＮＯＲ２と、
ＮＯＲ２の出力に入力が接続されたインバータＩＮＶ６と、
を備え、インバータＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６から、ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐがそれぞれ出力される。
【００５９】
ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎのゲートにそれぞれ入力されるデューティ制御信号（Ａ）の値を変えることで、ＰＭＯＳトランジスタＰＭ１２のゲートノードＮＡの立ち下がり時間が可変される。ＤＬＬ出力信号がＨｉｇｈからＬｏｗへの遷移時、インバータＩＮＶ０がＬｏｗからＨｉｇｈへ遷移し、ＮＭＯＳトランジスタＮＭ１０、ＮＭ１１をオン（導通）させ、ＰＭＯＳトランジスタＰＭ１２のゲートノードＮＡを放電してＬｏｗ電位とし、ＰＭＯＳトランジスタＰＭ２１をオンしノードＮＣをＨｉｇｈとするが、ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎのゲートに入力されるデューティ制御信号ＡをすべてＨｉｇｈとした場合、ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎがオンし、ＮＭＯＳトランジスタＮＭ１１のソースをＮＭＯＳトランジスタＮＭ１０のターンオンを待たずして、ＮＭＯＳトランジスタＮＭ１０＿１〜ＮＭ１−ｎにより放電し、ノードＮＡのＬｏｗ電位への立ち下がりを高速化する。これに対して、ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎをすべてオフ（非導通）とした場合、ＮＭＯＳトランジスタＮＭ１１のソースは、ターンオンしたトランジスタＮＭ１０で放電され、ノードＮＡのＬｏｗ電位への立ち下がりは遅れる。
【００６０】
なお、ＤＬＬ出力信号を受けてデューティ値の補正と検出を行なうデューティ変更検出回路２１の各ノードは、デューティの精度を確保する上で非常にセンシティブであり、寄生抵抗、寄生容量等に注意が必要である。この視点で、ノードＮＡには、ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎのドレインを接続せず、ＮＭＯＳトランジスタＮＭ１１のソース抵抗を可変にして放電電流を制御する。後述するノードＮＢとＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎの関係も同様である。
【００６１】
さらに、後段回路（ＩＮＶ１〜６、ＮＡＮＤ１〜２、ＮＯＲ１〜２）も同様であり、デューティ変更回路１０１の後段回路は、補正されたデューティを反映したノードＮＣの波形を忠実に維持した状態でデューティ検出回路１０２へ伝達する。
【００６２】
ＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎのゲートにそれぞれ入力されるデューティ制御信号（Ｂ）の値を変えることで、ＮＭＯＳトランジスタＮＭ２２のゲートノードＮＢの立ち上がり時間が可変される。ＤＬＬ出力信号がＬｏｗからＨｉｇｈへの遷移時、インバータＩＮＶ０がＨｉｇｈからＬｏｗへ遷移し、ＰＭＯＳトランジスタＰＭ２０、ＰＭ２１をオンさせ、ＮＭＯＳトランジスタＮＭ２２のゲートノードＮＢを充電してＨｉｇｈ電位とし、ＮＭＯＳトランジスタＮＭ２２をオンしノードＮＣをＬｏｗとするが、ＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎのゲートに入力されるデューティ制御信号（Ｂ）をすべてＬｏｗとした場合、ＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎがオンし、ＰＭＯＳトランジスタＰＭ２１のソースを、ＰＭＯＳトランジスタＰＭ２０のターンオンを待たずしてＰＭＯＳトランジスタＰＭ２０＿１〜ＰＭ２０＿ｎで充電しノードＮＢのＨｉｇｈ電位への立ち上がりを高速化する。ＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎをすべてオフとした場合、ＰＭＯＳトランジスタＰＭ２１のソースは、ターンオンしたトランジスタＰＭ２０で充電され、ノードＮＢのＨｉｇｈ電位への立ち上がりは遅れる。
【００６３】
したがって、デューティ制御信号（Ａ）、（Ｂ）の設定により、ＰＭＯＳトランジスタＰＭ１２とＮＭＯＳトランジスタＮＭ２２のドレインの接続点ＮＣから出力される出力信号波形の立ち上がり、立ち下がり波形が可変されることになり、デューティが変更される。なお、ＤＣＣ＿ＡＣＴがＬｏｗのとき、ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿ＮはＬｏｗに固定され、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＰはＨｉｇｈに固定される。ＤＣＣ＿ＡＣＴがＨｉｇｈのとき、
ＤＣＣ＿ＣＬＫＲ＿ＰとＤＣＣ＿ＣＬＫＲ＿Ｎは、
ＤＬＬ出力の立ち上がりエッジに同期して立ち上がり、Ｈｉｇｈ期間（パルス幅）がＤＬＬクロックのＨｉｇｈ期間に対応したパルス波形とされる。
またＤＣＣ＿ＣＬＫＦ＿ＰとＤＣＣ＿ＣＬＫＦ＿Ｎは、ＤＬＬ出力の立ち下がりエッジに同期して立ち上がり、Ｈｉｇｈ期間（パルス幅）がＤＬＬクロックのＬｏｗ期間に対応したパルス波形とされる。
【００６４】
なお、デューティ制御信号（Ａ）、（Ｂ）は単独でデューティ補正値（オフセット値）を制御することができる。一方、ノードＮＣの波形精度をさらに高めるためにデューティ制御信号（Ａ）、（Ｂ）を組み合わせてもよい。
【００６５】
図５は、図３のデューティ検出回路１０２の一部（前段）の構成の一例を示す図である。デューティ検出回路１０２の後段の構成は図６を参照して後に説明される。
【００６６】
図５を参照すると、デューティ検出回路１０２は、デューティ変更回路の出力信号ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎの信号を受けて、ノードＮ１、ノードＮ２を充放電する。ノードＮ１、Ｎ２の電圧は、それぞれＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦとして出力される。
【００６７】
図５に示すように、
電源ＶＤＤにソースが接続されゲートにバイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｐを入力するＰＭＯＳトランジスタＰＭ３１と、
ＰＭＯＳトランジスタＰＭ３１のドレインにソースが共通接続され、ゲートに信号ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＣＤＤ＿ＣＬＫＦ＿Ｐをそれぞれ入力するＰＭＯＳトランジスタＰＭ３２、ＰＭ３３と、
ＰＭＯＳトランジスタＰＭ３２、ＰＭ３３のドレインにドレインがそれぞれ接続され、ゲートに信号ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｎを入力し、ソースが共通接続されたＮＭＯＳトランジスタＮＭ３２、ＮＭ３３と、
ＮＭＯＳトランジスタＮＭ３２、ＮＭ３３の共通ソースにドレインが接続され、バイアスＤＣＣ＿ＢＩＡＳ＿Ｎをゲートに入力し、ソースが電源ＶＳＳに接続されたＮＭＯＳトランジスタＮＭ３１と、
電源にソースが接続され、ドレインがＮＭＯＳトランジスタＮＭ３２、ＮＭ３３のドレインであるノードＮ１、Ｎ２にそれぞれ接続され、ゲートがプリチャージ信号ＤＣＣ＿ＰＲＥＢに接続されたＰＭＯＳトランジスタＰＭ３４、ＰＭ３５と、
ソースとドレインがノードＮ１、Ｎ２間に接続され、ゲートがＤＣＣ＿ＰＲＥＢに接続されたＰＭＯＳトランジスタＰＭ３６と、を備えている。
【００６８】
デューティ変更回路１０１からの信号ＤＣＣ＿ＣＬＫＲ＿ＰがＨｉｇｈ、ＤＣＣ＿ＣＬＫＲ＿ＮがＬｏｗ、ＤＣＣ＿ＣＬＫＦ＿ＰがＨｉｇｈ、ＤＣＣ＿ＣＬＫＦ＿ＮがＬｏｗのとき、ＰＭＯＳトランジスタＰＭ３２、ＰＭ３３がオフ、ＮＭＯＳトランジスタＮＭ３２、ＮＭ３３がオフとされ、ノードＮ１、Ｎ２（ＰＭ３４−ＰＭ３６によってプリチャージ済み）はフローティング状態となる。即ち、ＰＭ３４とＰＭ３６によって電源電圧へプリチャージされた後の状態において所定時間フローティング状態となる。デューティ変更回路１０１の出力ＤＣＣ＿ＣＬＫＲ＿Ｐ、出力ＤＣＣ＿ＣＬＫＲ＿ＮがともにＨｉｇｈとなることで、Ｒｉｓｅ側出力ＤＣＣ＿ＤＢＲは、予めプリチャージされた所定電圧から放電される。その後、ＤＬＬ出力信号の遷移に対応したデューティ変更回路のＲｉｓｅ側出力ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＮがＬｏｗになり、ＤＣＣ＿ＤＢＲが充電される。以降、これを繰り返していく。
【００６９】
デューティ変更回路１０１からのＦａｌｌ側の出力信号ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＦ＿Ｎも、Ｒｉｓｅ側出力ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎに対して逆相で、前述した放電・充電の繰り返し動作を行い、出力信号ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲの到達電圧が、デューティ検出回路１０２の出力信号となる。出力信号ＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦは、図６を参照して後述される回路で差動増幅されラッチされる。
【００７０】
出力信号ＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦがラッチされ後、ノードＮ１、ノードＮ２はプリチャージ回路（ＰＭ３４−ＰＭ３６）により電源電圧にプリチャージ・イコライズされ、次のデューティ検出（外部信号ＣＫの８サイクルで１回のデューティ検出結果を出力する）のための放電に備える。
【００７１】
デューティ変更回路１０１からのＦａｌｌ側の信号ＤＣＣ＿ＣＬＫＦ＿Ｐ／ＮとＲｉｓｅ側の信号ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎが逆相ということは、
［ＤＣＣ＿ＣＬＫＲ＿Ｐ／ＮによるノードＮ１の放電時間］＝［ＤＣＣ＿ＣＬＫＦ＿Ｐ／ＮによるノードＮ２の充電時間］
といい換えることができる。
【００７２】
つまり、
［ＤＣＣ＿ＣＬＫＲ＿Ｐ／ＮによるノードＮ１の放電時間が長い］＝［ＤＣＣ＿ＣＬＫＦ＿Ｐ／ＮによるノードＮ２の充電時間が長い］
となるので、ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲに関して、
ＤＣＣ＿ＤＢＲはより多く放電され、ＤＣＣ＿ＤＢＦはより多く充電されることになる。
【００７３】
その結果、ＤＣＣ＿ＤＢＦとＤＣＣ＿ＤＢＲの間に電位差（＝ΔＶ）（図７（ｄ）参照）が発生することになる。
【００７４】
ＤＣＣ＿ＤＢＦとＤＣＣ＿ＤＢＲの間の電位差ΔＶが０（ＤＣＣ＿ＤＢＦの電圧＝ＤＣＣ＿ＤＢＲの電圧）の状態が、ＤＬＬ出力信号のデューティ値が５０％であることを意味する。ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＞０の場合（図７（ｄ）参照）、ＤＣＣ＿ＤＢＲがより多く放電され、ＤＣＣ＿ＤＢＦがより多く充電され、ＤＬＬ出力のＨｉｇｈ期間がＤＬＬのＬｏｗ期間よりも短くデューティ値が５０％未満であることを意味する。逆に、ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＜０の場合、ＤＣＣ＿ＤＢＦがより多く放電され、ＤＣＣ＿ＤＢＲがより多く充電され、ＤＬＬ出力のＨｉｇｈ期間がＤＬＬのＬｏｗ期間よりも長くデューティ値が５０％を超えていることを意味する。
【００７５】
よって、デューティ検出回路１０２の入力信号（ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ）のデューティをデューティ変更回路１０１によって変更することで、デューティ検出回路１０２に手を加えず、デューティ検出回路１０２におけるノードＮ１、Ｎ２の高精度な放電特性、充電特性を維持した状態で、デューティを（意図的に）変動させることが可能となる。
【００７６】
なお、デューティ検出回路１０２は、外部信号によらずデューティ値５０％を基準デューティ値とする。本発明は、ＤＬＬ回路の出力（合成回路１３の出力）の波形のデューティをデューティ変更回路１０１によって変更するが、デューティ検出回路１０２は、その変更されたデューティ値を、前記基準デューティ値（５０％）に従って比較検証を行なう。Ｆａｌｌ遅延制御回路１５Ｆが、その比較検証の検出結果（ＤＣＣ）に対応して、可変遅延回路１２、１０Ｆを制御する。その結果、デューティ検出回路１０２の視点としては、前記基準デューティ値となる。よって、ＤＬＬ回路の出力に対して−５％（デューティ値４５％）のオフセットをデューティ検出回路に与えることによって、ＤＬＬ回路の出力は＋５％（デューティ値５５％）の信号を出力する。逆に、＋５％のオフセット値をデューティ検出回路に与えることによって、ＤＬＬ回路の出力は−５％（デューティ値４５％）の信号を出力する。つまり、ＤＬＬの出力信号のデューティ値は、前記基準デューティ値に前記可変させた量を示すデューティのオフセット値（絶対値）を加算または減算したデューティ値である。
【００７７】
以上の通り、本実施例においては、精度、回路特性に影響するデューティ検出回路１０２に手を加えずに、デューティ検出回路１０２に入力される４つの信号を生成する部分にデューティ変更回路１０１を配置し、デューティ検出回路１０２の入力信号（ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ）のデューティを変更する構成としている。
【００７８】
デューティ検出回路１０２において、バイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｐ、ＤＣＣ＿ＢＩＡＳ＿Ｎを受けるトランジスタＰＭ３１、ＮＭ３１は、ノードＮ１、ノードＮ２が、デューティ変更回路１０１からの信号（ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ）にて充電／放電する時間を調整する。制御回路１０３は、コントロールロジック１−１０からの周波数（動作周波数情報）や、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎをゲートに受けるトランジスタの充電／放電能力（電流駆動能力）との兼ね合いで、バイアス信号ＤＣＣ＿ＢＩＡＳ＿Ｐ、ＤＣＣ＿ＢＩＡＳ＿Ｎを生成する。ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎをゲートに受けるトランジスタの充電／放電能力（電流駆動能力）は、デバイス製造時のテストにおいて求めておき、制御回路１０３内の書き込み可能なＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等に記録するようにしてもよい。
【００７９】
本実施例において、デューティの検出は複数クロックサイクル（例えば８サイクル）に１回の割合でデューティ検出結果（ＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦ）を出力する。このため、８サイクル毎に、ノードＮ１、Ｎ２のプリチャージを行う。このとき、ＤＣＣ＿ＡＣＴはＬｏｗとされ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／ＤＣＣ＿ＣＬＫＲ＿ＮはＨｉｇｈ／Ｌｏｗ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／ＤＣＣ＿ＣＬＫＦ＿ＮはＨｉｇｈ／Ｌｏｗとされ、ノードＮ１、Ｎ２はフローティング状態とされる。この状態で、信号ＤＣＣ＿ＰＲＥＢをＬｏｗとして、ノードＮ１、Ｎ２を電源電圧ＶＤＤにプリチャージ・イコライズする。プリチャージ期間（８サイクルのうちの１サイクル）終了後、ＤＣＣ＿ＰＲＥＢをＨｉｇｈとし、ＤＬＬ出力パルスの立ち上がりと、立ち下がりのエッジに応答して、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎが出力される。
【００８０】
ＤＣＣ＿ＣＬＫＲ＿ＮがＨｉｇｈの期間、ＮＭＯＳトランジスタＮＭ３２がオン（導通）し、ノードＮ１を放電し、ＤＣＣ＿ＣＬＫＲ＿ＰのＬｏｗの期間、ＰＭＯＳトランジスタＰＭ３２がオンし、ノードＮ１を電源電圧ＶＤＤ側に充電する。ＤＣＣ＿ＣＬＫＦ＿ＮがＨｉｇｈの期間、ＮＭＯＳトランジスタＮＭ３３がオンし、ノードＮ２を放電し、ＤＣＣ＿ＣＬＫＦ＿ＰのＬｏｗの期間、ＰＭＯＳトランジスタＰＭ３３がオンし、ノードＮ２を電源電圧側に充電する。この動作を、ＤＬＬ出力クロックの複数サイクル分行った結果、ＤＣＣ＿ＤＢＲとＤＣＣ＿ＤＢＦの電圧が等しい場合、デューティが５０％となる。ＤＣＣ＿ＤＢＦの方がＤＣＣ＿ＤＢＲよりも低電位のときは、ＤＣＣ＿ＣＬＫＲ＿ＮがＨｉｇｈの期間（ＤＬＬ出力のＨｉｇｈ期間に対応する）がＤＣＣ＿ＣＬＫＦ＿ＮのＨｉｇｈ期間（ＤＬＬ出力のＬｏｗ期間に対応する）よりも長いことになり、ＤＬＬ出力クロックパルスのＨｉｇｈ期間はＬｏｗ期間よりも長い（デューティ５０％より大）。
【００８１】
図６は、図３のデューティ検出回路１０２の一部（後段）の構成の一例を示す図である。デューティ検出回路１０２の前段の構成は図５である。デューティ検出回路１０２の後段の構成は、デューティ検出回路１０２（前段）の２つの出力信号（ＤＣＣ＿ＤＢＦとＤＣＣ＿ＤＢＲ）のどちらが高いレベルであるか否かを判定する判定回路と判定結果をラッチするラッチ回路を備えている。
【００８２】
図６を参照すると、判定回路は、ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲを差動入力する差動対と、差動対の出力をそれぞれ入力に受け、入力と出力を交差接続した二つのインバータ（フリップフロップ）を備え構成される。すなわち、ＤＣＣ＿ＡＣＴＢでオン・オフさせる電流源トランジスタＮＭ４１に共通ソースが接続され、ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲを差動入力する差動対（ＮＭ４２、ＮＭ４３）と、差動対の差動出力と電源ＶＤＤ間に接続され、入力が相手の出力に接続され、出力が相手の入力に接続された２つのインバータ（ＰＭ４１、ＮＭ４４）、（ＰＭ４２、ＮＭ４５）を備え、インバータ（ＰＭ４２、ＮＭ４５）、（ＰＭ４１、ＮＭ４４）の出力ノードＮ＿１、Ｎ＿２をプリチャージ・イコライズする回路（ＰＭ４３、ＰＭ４４、ＰＭ４５）と、出力ノードＮ＿１、Ｎ＿２にそれぞれ接続されたインバータ（反転バッファ）ＩＮＶ＿１とＩＮＶ＿２を備えている。
【００８３】
よりし詳しくは、ソースがＶＳＳに接続され、ゲートにＤＣＣ＿ＡＣＴＢを入力するＮＭＯＳトランジスタＮＭ４１と、
共通接続されたソースがＮＭＯＳトランジスタＮＭ４１のドレインに接続され、ゲートに、信号ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲを入力するＮＭＯＳトランジスタＮＭ４２、ＮＭ４３と、
ＮＭＯＳトランジスタＮＭ４２、ＮＭ４３のドレインにソースがそれぞれ接続されたＮＭＯＳトランジスタＮＭ４４、ＮＭ４５と、
ソースが電源ＶＤＤに接続されドレインがＮＭＯＳトランジスタＮＭ４４、ＮＭ４５のドレインに接続され、ゲートがＮＭＯＳトランジスタＮＭ４４、ＮＭ４５のゲートにそれぞれ接続されたＰＭＯＳトランジスタＰＭ４１、ＰＭ４２と、
ソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＭ４１、ＰＭ４２のドレインノードＮ＿２、Ｎ＿１にそれぞれ接続され、共通接続されたゲートがＤＣＣ＿ＡＣＴＢに接続されたＰＭＯＳトランジスタＰＭ４３、ＰＭ４４と、
ＰＭＯＳトランジスタＭ４１、ＰＭ４２のドレインノードＮ＿１、Ｎ＿２間に接続されゲートがＤＣＣ＿ＡＣＴＢに接続されたＰＭＯＳトランジスタＰＭ４５と、
ノードＮ＿１、Ｎ＿２に入力がそれぞれ接続されたインバータＩＮＶ＿１、ＩＮＶ＿２と、
を備え、インバータＩＮＶ＿１の出力はラッチ（Ｌａｔｃｈ）のデータ端子に入力されている。インバータＩＮＶ＿２の出力はオープンとされる。
【００８４】
ラッチ（Ｌａｔｃｈ）は、ラッチ信号ＤＣＣ＿ＬＡＴがＨｉｇｈのとき、制御回路での判定結果（インバータＩＮＶ１＿１の出力）をＤＣＣとして出力する。
【００８５】
ＤＣＣ＿ＡＣＴＢがＬｏｗのとき、ＮＭＯＳトランジスタＮＭ４１はオフし、ＰＭＯＳトランジスタＰＭ４２、ＰＭ４３、ＰＭ３５がオンし、ノードＮ＿１、Ｎ＿２を電源電圧ＶＤＤにプリチャージ・イコライズする。
【００８６】
ＤＣＣ＿ＡＣＴＢがＨｉｇｈのとき、ＮＭＯＳトランジスタＮＭ４１はオンし、ＰＭＯＳトランジスタＰＭ４３、ＰＭ４４、ＰＭ４５はオフする。
【００８７】
ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲを差動入力する差動対（ＮＭ４２、ＮＭ４３）において、ＤＣＣ＿ＤＢＦがＤＣＣ＿ＤＢＲよりも高電位のとき（ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＞０）、ＮＭＯＳトランジスタＮＭ４２のドレイン電流は、ＮＭＯＳトランジスタＮＭ４３のドレイン電流よりも大となる。ＮＭＯＳトランジスタＮＭ４４、ＮＭ４５のゲートは電源電圧ＶＤＤにプリチャージされているため、ＮＭＯＳトランジスタＮＭ４４、ＮＭ４５はともにオン（導通）状態とされている。この状態で、ノードＮ＿２がノードＮ＿１よりも大きな電流で放電される結果、ノードＮ＿２の電圧が、電源電圧ＶＤＤ−ＰＭＯＳトランジスタＰＭ４２の閾値電圧以下になると、ＰＭＯＳトランジスタＰＭ４２がオンし、ノードＮ＿２の電圧（＝ＮＭＯＳトランジスタＮＭ４５のゲート電位）がＮＭＯＳトランジスタＮＭ４５のソース電圧＋閾値電圧以下になると、ＮＭＯＳトランジスタＮＭ４５がオフし、ノードＮ＿１の放電は停止し、オン状態のＰＭＯＳトランジスタＰＭ４２によってＨｉｇｈ状態に保持され、インバータＩＮＶ＿１の出力はＬｏｗとなる。また、ノードＮ＿１のＨｉｇｈをゲートに受けるＮＭＯＳトランジスタＮＭ４４はオンし、ＰＭＯＳトランジスタＰＭ４１はオフ（非導通）し、この結果、ノードＮ＿２はＬｏｗ状態とされる。
【００８８】
一方、差動対（ＮＭ４２、ＮＭ４３）において、ＤＣＣ＿ＤＢＦがＤＣＣ＿ＤＢＲよりも低電位のとき（ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＜０）、ＮＭＯＳトランジスタＮＭ４３のドレイン電流はＮＭＯＳトランジスタＮＭ４２のドレイン電流よりも大となる。ＮＭＯＳトランジスタＮＭ４４、ＮＭ４５のゲートはＨｉｇｈ電位にプリチャージされているため、ＮＭＯＳトランジスタＮＭ４４、ＮＭ４５はともにオン状態とされる。ノードＮ＿１がノードＮ＿２よりも大きな電流で放電され、ノードＮ＿１の電圧が電源電圧ＶＤＤ−ＰＭＯＳトランジスタＰＭ４１の閾値電圧以下になると、ＰＭＯＳトランジスタＰＭ４１がオンし、ノードＮ＿１の電圧（＝ＮＭＯＳトランジスタＮＭ４４のゲート電位）がＮＭＯＳトランジスタＮＭ４４のソース電圧＋閾値電圧以下になると、ＮＭＯＳトランジスタＮＭ４４がオフし、ノードＮ＿２はＨｉｇｈ状態に保持され、ノードＮ＿２のＨｉｇｈをゲートに受けるＮＭＯＳトランジスタＮＭ４５はオン、ＰＭＯＳトランジスタＰＭ４２はオフであり、ノードＮ＿１はＬｏｗ状態とされ、インバータＩＮＶ＿１の出力はＨｉｇｈとなる。
【００８９】
前述したように、ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＝０がデューティ５０％に対応し、デューティ検出回路１０２においては、図６の判定回路が、検出されたＤＬＬ出力信号のデューティが５０％より大きいか小さいか（ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＞０、又は、ΔＶ＜０）の結果を、２値論理信号ＤＣＣとして、選択回路２２に出力する。
【００９０】
検出されたＤＬＬ出力信号のデューティが５０％より大の場合（ＤＣＣ＿ＤＢＦ＜ＤＣＣ＿ＤＢＲ）、判定回路の出力はＨｉｇｈ、検出されたＤＬＬ出力信号のデューティが５０％より小の場合、判定回路の出力はＬｏｗとなる。
【００９１】
ラッチ回路（Ｌａｔｃｈ）は、ラッチ信号ＤＣＣ＿ＬＡＴがＨｉｇｈのとき、判定回路の出力信号を選択回路２２へスルーで出力し、ラッチ信号ＤＣＣ＿ＬＡＴがＬｏｗのときは、ラッチ信号ＤＣＣ＿ＬＡＴがＨｉｇｈからＬｏｗへ遷移する時の判定回路の出力信号を保持出力し、次の外部信号（ＣＫ）の８サイクルに対して、１回のデューティ検出結果ＤＣＣを出力するまで、前サイクルの判定回路の出力信号ＤＣＣで、遅延制御回路１５Ｆを制御する。
【００９２】
特に制限されないが、本実施例において、デューティ検出回路１０２の出力信号ＤＣＣは、ＤＬＬ出力信号のデューティが５０％より大の場合、Ｈｉｇｈ、検出されたＤＬＬ出力信号のデューティが５０％より小の場合、判定回路の出力はＬｏｗとなる。
【００９３】
図７は、図５を参照して説明したデューティ検出回路１０２の前段の動作を説明するタイミング波形図である。（ａ）はＤＬＬ出力、（ｂ）はＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、（ｃ）はＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、（ｄ）はＤＣＣ＿ＤＢＲ／ＤＣＣ＿ＤＢＦ、（ｅ）はＤＣＣ＿ＬＡＴ、ＤＣＣ＿ＰＲＥＢの電圧波形である。
【００９４】
図７（ａ）のＤＬＬ出力パルスの立ち下がりエッジに応答して、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＦ＿Ｎを生成、ＤＬＬ出力パルスの立ち上がりエッジに応答して、ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎを生成する。
【００９５】
前述したように８クロックサイクルあたり１回デューティの検出が行われ、ＤＣＣ＿ＡＣＴをＬｏｗとして、ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿ＮをＬｏｗ、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＰをＨｉｇｈとし、ノードＮ＿１、Ｎ＿２をフローティング状態とし、ＤＣＣ＿ＰＲＥＢをＬｏｗとして、ＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦを所定電圧（電源電圧ＶＤＤ）にプリチャージする（プリチャージ期間）。
【００９６】
つづいて、ＤＣＣ＿ＡＣＴをＨｉｇｈとしてデューティ検出動作が行われる。ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＦ＿ＮのＨｉｇｈ期間中でＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦが放電され、ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＤＣＣ＿ＣＬＫＦ＿ＰのＬｏｗ期間中でＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦが充電される。特に制限されないが、この動作を、４サイクル繰り返したのち、６サイクル目で、ＤＣＣ＿ＡＣＴをＬｏｗとして、ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿ＰをＬｏｗ、Ｈｉｇｈとし、半サイクル後、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＰをＨｉｇｈ、Ｌｏｗとし、ノードＮ＿１、Ｎ＿２をフローティング状態とする。ＤＣＣ＿ＤＢＲとＤＣＣ＿ＤＢＦの差電圧を判定回路で判定し、８サイクル目に判定回路での判定出力をＤＣＣ＿ＬＡＴに従って出力する。
【００９７】
図８は、図２及び図３の選択回路２２の構成を模式的に示す図である。選択回路２２は、デューティ変更検出回路２１の出力ＤＣＣと、位相検出器（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ ；Ｐ／Ｄ）１４Ｆの出力ＤＬＵＰ１Ｆとを入力し、選択制御信号ＤＣＣＥＮにより一方を選択する。選択回路２２の出力は、Ｒｉｓｅ制御用の遅延制御回路１５Ｒ又はＦａｌｌ制御用の遅延制御回路１５Ｆのいずれか一方へ送られる。
【００９８】
本実施例において、デューティ変更検出回路２１にて、ＤＬＬ出力信号のデューティ値が５０％より大きい場合、Ｈｉｇｈ、小さい場合をＬｏｗ信号としているため、デューティ変更検出回路２１の出力（ＤＣＣ）は、位相検出器（Ｐ／Ｄ）からの信号（ＤＬＵＰ１Ｆ；位相が進んでいるか遅れているかを示す信号）と同じ意味を持っている。すなわち、選択回路２２の出力ＤＬＵＰ１ＤＦは、デューティ変更検出回路２１の出力ＤＣＣを用いるときも、位相検出器１４Ｆの出力ＤＬＵＰ１Ｆを用いるときも、同じ意味（＝可変遅延回路の遅延時間を調整する）の信号として扱うことができる。より具体的には、デューティ変更検出回路２１の出力ＤＣＣがＨｉｇｈのとき、ＤＬＬ出力信号のデューティが５０％より大であることを意味している。また、位相検出器１４Ｆの出力ＤＬＵＰ１ＦがＨｉｇｈのとき、ＤＬＬ出力信号の立ち上がりの位相が外部クロックＣＫの立ち上がりよりも遅れていることを表しているものとする。選択回路２２の出力ＤＬＵＰ１ＤＦは、出力ＤＣＣ、ＤＬＵＰ１Ｆのいずれが選択されてもＨｉｇｈとなり、Ｆａｌｌ遅延制御回路１５Ｆを介してカウンタを制御し、可変遅延回路１２、可変遅延回路１０Ｆにおいて立ち下がりのタイミングを早める制御が行われ、結果として、デューティ値を小さくすることになる。
【００９９】
なお、図２の構成において、選択回路２２は、デューティ変更検出回路２１と共に外部クロックのＦａｌｌ側に配置されており、外部クロックに対する位相の調整（ロック）は、Ｒｉｓｅ側で行い、デューティの変更はＦａｌｌ側で行う構成とされる。選択回路、デューティ変更検出回路をＲｉｓｅ側に備え、外部クロックに対する位相の調整（ロック）は、Ｆａｌｌ側で行い、デューティの変更はＲｉｓｅ側で行う構成としてもよいし、デューティ変更検出回路は、Ｒｉｓｅ／Ｆａｌｌの両側に配置するようにしてもよい。
【０１００】
本発明の一つの応用例を以下に示す。本実施例において、外部信号（ＣＫ）（デューティ値＝５５％）が入力され、メモリの外部インタフェース（Ｉ／Ｆ）の信号のデューティを５５％とする場合、従来のデューティ検出回路では、デューティ値５０％に補正する（ＤＬＬ出力もデューティ値５０％になる）ことになる。
【０１０１】
これに対して、本発明においては、デューティ制御信号のデューティ値が、５０％―（外部信号ＣＫのデューティ値―５０％）に設定される。即ち、４５％に設定される。デューティ変更回路１０１は、デューティ値＝４５％のＤＣＣ＿ＣＬＫＦ＿Ｎ／Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎ／Ｐを生成し、デューティ検出回路１０２に出力する。
【０１０２】
デューティ値＝５０％を目標に検出するデューティ検出回路１０２では、ＤＣＣ＿ＤＢＲとＤＣＣ＿ＤＢＦを比較し、−５％の比較結果をラッチ出力する。Ｆａｌｌ遅延制御回路（Ｆａｌｌ Ｃｏｎｔｒｏｌ）１５Ｆは、−５％を補正すべく、可変遅延回路１２、１０Ｆを制御する。この結果、ＤＬＬ回路の出力である合成回路１３は、デューティ値５５％の出力を行なう。これらの構成回路の作用により、デューティ検出回路１０２は、合成回路１３のＤＬＬ出力信号（デューティ値＝５５％）をデューティ変更回路１０１に入力されるデューティ制御信号のオフセット値（−５％）により、デューティ値５０％と認識し、ＤＬＬ出力信号はデューティ値５５％で出力されることになる。これは、メモリの外部インタフェース（Ｉ／Ｆ）の信号のデューティを、外部信号（ＣＫ）のデューティ値と合致させるＤＬＬ出力信号である。
【０１０３】
なお、前述のように本発明のデューティ値の制御は、外部信号によらずデューティ値５０％を基準デューティ値とする事に注意が必要である。
【０１０４】
顧客がモードレジスタ（図１の１−５）等に、デューティ制御信号のデューティ補正値（オフセット値）を予め設定しておくことで、顧客のシステム上でメモリデバイスのＩ／ＯインタフェースはＤＬＬ出力（デューティ値＝５５％）で動作する。
【０１０５】
また、メモリベンダのテスト時に、デューティ制御信号（図４参照）を可変にすることで、デューティ検出回路の外部信号に対する製造上の特性バラツキを補正することができる。この場合、補正値は、メモリデバイス内のＲＯＭ等に記憶される。
【０１０６】
本実施例において、外部信号（ＣＫ）のデューティにかかわらず、メモリの外部インタフェース（Ｉ／Ｆ）の信号をデューティ値５５％とする場合、デューティ制御信号のデューティ補正値を４５％に設定すると、ＤＬＬ出力はデューティ値５５％になり、メモリデバイスのＩ／Ｏインタフェースはデューティ値５５％で動作する。
【０１０７】
本発明の更なる応用例を以下に示す。
【０１０８】
本発明は、メモリシステムまたはメモリモジュール等のメモリコントローラとメモリデバイス間の信号伝送路の問題も解決することができる。例えば、顧客が外部信号（デューティ値＝６０％）を出力するのにもかかわらず、顧客のシステム上でメモリデバイスの入力ポイント（メモリ外部端子）で外部信号（デューティ値＝５５％）となってしまう場合、言い換えれば、メモリデバイスが備える外部端子である外部信号（ＣＫ）がデューティ値＝５５％で入力され、メモリの外部インタフェース（Ｉ／Ｆ）の信号のデューティ値を６０％とする場合である。この場合、メモリデバイスは、デューティ検出回路１０２において、外部信号のデューティ値（５５％）をそのままＤＬＬのデューティとして出力するという条件の場合に相当する。
【０１０９】
これを解決するには、デューティ変更回路１０１のデューティ制御信号を５５％に設定することにより、メモリデバイス内のＤＬＬ出力は、デューティ値＝６０％となる。即ち、メモリデバイスのＩ／Ｏインタフェースの信号は、デューティ値＝６０％で動作し、メモリシステムのメモリコントローラが期待するデューティ値（６０％）の期待値にマッチングさせることができる。
【０１１０】
前記デューティ補正値（オフセット値）は、メモリデバイス内に備えるモードレジスタ等に格納し、そのレジスタ値をメモリコントローラ等が指示することで、前記信号伝送路の問題をクリアできるメモリシステム、メモリモジュール等が実現できる。なお、それらが複数のメモリデバイスを備える場合、信号伝送路にそれぞれ位置付けられるメモリデバイス毎に、前記モードレジスタ値を変更することによって、前記デューティ補正値（オフセット値）を個別に設定できることは言うまでもない。
【０１１１】
上記した本実施例によれば、特許文献１のような、可変遅延回路（ＶＤＬ）の帰還ループとデューティ調整回路（ＣＤＣ）の帰還ループの２つのルートを具備することは不要とされ、冗長回路を不要とし、回路規模の増大を回避している。
【０１１２】
以上本発明の各種実施例を説明したが、本発明は上記実施例の構成に限定されるものでなく、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１３】
例えば、デューティ変更回路１０１（図４）が出力する４つの信号（ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ）は、簡素に２つの信号（ＤＣＣ＿ＣＬＫＦ＿ＮＰ、ＤＣＣ＿ＣＬＫＲ＿ＮＰ）に置き換えることができる。
【０１１４】
例えば、バイアス電圧ＤＣＣ＿ＢＩＡＳをプリチャージ信号ＤＣＣ＿ＰＲＥＢにも同期する論理とすることによって、前記２つの信号に簡略化できる。この場合、デューティ変更回路１０１（図４）におけるＮＡＮＤ１、ＮＡＮＤ２、ＮＯＲ１、ＮＯＲ２、ＩＮＶ３〜６は不要である。
【０１１５】
さらに、例えば、デューティ検出回路１０２の前段（図５）において、ＰＭＯＳトランジスタＰＭ３１とＮＭＯＳトランジスタＮＭ３１のいずれか一方のみを備えた構成とすることも可能である。
【０１１６】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１７】
上記実施形態では、本発明をメモリ装置に適用した場合を例に説明したが、本願はＣＰＵ、ＭＣＵ，ＤＳＰ等の半導体装置に含まれるＤＬＬ回路を含む装置全般に適用できることは言うまでもない。また、本発明は、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等に含まれるＤＬＬ回路を搭載した半導体装置に適用できる。更に、この装置を適用したシステムにも効果をもたらす。
【０１１８】
また、トランジスタは、ＭＯＳトランジスタに限定されず、他の種類の電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ； ＦＥＴ）、例えば、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１１９】
＜別の実施例＞
次に本発明の別の実施例を説明する。図９は、本発明の別の実施例のデューティ変更検出回路（ＤＣＣ）のデューティ変更回路（図３の１０１）の構成を示す。
【０１２０】
図９に示すように、本実施例のデューティ変更回路は、図４のデューティ変更回路の左半分相当が削除され、右半分相当の回路からなる。図９に示すように、ＤＬＬ出力信号はインバータＩＮＶ２に入力され、ＮＡＮＤ回路ＮＡＮＤ１、インバータＩＮＶ３からＤＣＣ＿ＣＬＫＦ＿Ｎ、ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ４からＤＣＣ＿ＣＬＫＦ＿Ｐが生成され、ＤＬＬ出力信号を入力するＮＡＮＤ回路ＮＡＮＤ２、インバータＩＮＶ５を介してＤＣＣ＿ＣＬＫＲ＿Ｎが生成され、ＤＬＬ出力信号を入力するＮＯＲ回路ＮＯＲ２、インバータＩＮＶ６を介してＤＣＣ＿ＣＬＫＲ＿Ｐが生成される。ＤＣＣ＿ＡＣＴがＬｏｗのとき、ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿ＮはＬｏｗに固定され、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＰはＨｉｇｈに固定される。
【０１２１】
ＤＣＣ＿ＡＣＴがＨｉｇｈのとき、ＤＣＣ＿ＣＬＫＲ＿ＰとＤＣＣ＿ＣＬＫＲ＿Ｎは、ＤＬＬ出力信号の立ち上がりエッジに同期してＨｉｇｈに立ち上がり、ＤＬＬ出力信号の立ち下がりエッジに同期してＬｏｗに立ち下がり、ＤＣＣ＿ＣＬＫＲ＿ＰとＤＣＣ＿ＣＬＫＲ＿ＮのＨｉｇｈ期間（パルス幅）は、ＤＬＬ出力信号（出力クロック）のＨｉｇｈ期間に対応したパルス波形とされる（図７の（ｃ）参照）。またＤＣＣ＿ＡＣＴがＨｉｇｈのとき、ＤＣＣ＿ＣＬＫＦ＿ＰとＤＣＣ＿ＣＬＫＦ＿Ｎは、ＤＬＬ出力信号の立ち下がりエッジに同期してＨｉｇｈに立ち上がり、ＤＬＬ出力信号の立ち上がりエッジに同期してＬｏｗに立ち上がり、ＤＣＣ＿ＣＬＫＦ＿ＰとＤＣＣ＿ＣＬＫＦ＿ＮのＨｉｇｈ期間（パルス幅）は、ＤＬＬ出力信号（出力クロック）のＬｏｗ期間に対応したパルス波形とされる（図７の（ｂ）参照）。
【０１２２】
図１０は、本実施例のデューティ検出回路（図３の１０２）の構成を示す図である。本実施例においては、デューティ検出回路において、ＤＬＬ出力信号のデューティ検出に用いる容量の容量値（サイズ）を変更することで、ＤＬＬ出力信号のデューティの変更を可能としている。
【０１２３】
図１０を参照すると、本実施例のデューティ検出回路は、ＤＬＬ出力信号と同相の信号のＤＣＣ＿ＣＬＫＲ＿ＮのＨｉｇｈ期間に導通し、予め電源電位ＶＤＤにリセットされているノードＤＣＣ＿ＤＢＲをＧＮＤ側に放電するＮＭＯＳトランジスタＮＭ３２（第１の放電素子）と、ＤＬＬ出力信号と逆相の信号ＤＣＣ＿ＣＬＫＦ＿ＮのＨｉｇｈ期間に導通し、予め電源電位ＶＤＤにリセットされているノードＤＣＣ＿ＤＢＦをＧＮＤ側に放電するＮＭＯＳトランジスタＮＭ３３（第２の放電素子）と、ノードＤＣＣ＿ＤＢＲに接続される容量素子（Ｃｒ、Ｃｒ１、ただし、容量値はＣｒ＞Ｃｒ１）と、ノードＤＣＣ＿ＤＢＦに接続される容量素子（Ｃｆ、Ｃｆ１、ただし、容量値はＣｆ＞Ｃｆ１）を備えている。
【０１２４】
本実施例においては、ノードＤＣＣ＿ＤＢＲに接続される容量の容量値、ノードＤＣＣ＿ＤＢＦに接続される容量の容量値を可変させることで、ＤＬＬ出力信号のデューティの変更を可能としている。
【０１２５】
本実施例のデューティ検出回路は、さらに、ＤＬＬ出力信号と同相の信号ＤＣＣ＿ＣＬＫＲ＿ＰのＬｏｗ期間に導通し、ノードＤＣＣ＿ＤＢＲを電源側から充電するＰＭＯＳトランジスタＰＭ３２（第１の充電素子）と、ＤＬＬ出力信号と逆相の信号ＤＣＣ＿ＣＬＫＦ＿ＰのＬｏｗ期間に導通し、ノードＤＣＣ＿ＤＢＦを充電するＰＭＯＳトランジスタＰＭ３３（第２の充電素子）とを備えている。
【０１２６】
例えばＤＬＬ出力信号と同相の信号ＤＣＣ＿ＣＬＫＲ＿Ｎのデューティが５０％よりも少ない場合、ＤＬＬ出力信号と同相の信号ＤＣＣ＿ＣＬＫＲ＿ＮのＨｉｇｈパルスの立ち下がりエッジを遅らせるため、ノードＤＣＣ＿ＤＢＲに容量素子Ｃｒ、Ｃｒ１を接続し、ノードＤＣＣ＿ＤＢＦには容量素子Ｃｆのみを接続する。
【０１２７】
本実施例において、容量Ｃｒ、Ｃｒ１、Ｃｆ、Ｃｆ１はいずれもＭＯＳ容量（ＭＯＳキャパシタ）で構成される。
【０１２８】
なお、図１０において、制御回路１０３（図３参照）からのバイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｎ、ＤＣＣ＿ＢＩＡＳ＿Ｐをそれぞれゲートに受けるＭＯＳトランジスタＮＭ３１、ＰＭ３１、制御回路１０３（図３参照）からの制御信号ＤＣＣ＿ＰＲＥＢをゲートに受け、制御信号ＤＣＣ＿ＰＲＥＢがＬｏｗのとき導通し、ノードＤＣＣ＿ＤＢＲ、ノードＤＣＣ＿ＤＢＦを電源電位にリセットし、イコライズするＰＭＯＳトランジスタＰＭ３４、ＰＭ３５、ＰＭ３６は、いずれも、図５の回路と同一であるため、説明は省略する。
【０１２９】
図４、図５に示した前記実施例では、デューティ検出回路１０２へ入力する信号をデューティ変更回路１０１で調整している。これに対して、図９、図１０に示す本実施例のデューティ変更検出回路（ＤＣＣ）では、ＤＬＬ出力信号のデューティの検出（認識）に用いられる容量の容量値を変更することで、デューティの変更・調整を行っていることが前記実施例と相違している。
【０１３０】
以下に、容量の変更によるデューティ変更検出回路（ＤＣＣ）について説明する。前述したように、ＤＣＣは、ＤＬＬ出力信号のデューティを調整する。一般に調整済みデューティを５０％とした場合、各種のバラツキ等により５０％以外の値を取る場合ある。図１１乃至図１４は、ＤＬＬ等で多用されるＭＯＳ容量（ＭＯＳＣＡＰ）を利用したＤＣＣの動作を説明するための図である。
【０１３１】
図１１において、入力信号のデューティは５０％ではない（３０％）。ＤＣＣおよびＤＣＣ前段に用意されたサーボ回路にて、入力信号に同相の内部同相信号（ＲＣＬＫ）と、逆相の内部逆相信号（ＦＣＬＫ）を生成する。図１４に、ＤＣＣおよびＤＬＬ全体の構成の模式図にて示す。内部同相信号（ＲＣＬＫ）のデューティは３０％であり、内部逆相信号（ＦＣＬＫ）のデューティは７０％であり、内部同相信号（ＲＣＬＫ）のデューティと逆転している（７０％＝１００％−３０％）。
【０１３２】
図１２において、ＲＣＬＫ、ＦＣＬＫのそれぞれに同電位にチャージされた同一の容量値の容量（キャパシタ）Ｃｒ、Ｃｆを用意する。なお、集積回路内で容量成分を利用する場合、一般に、ＭＯＳ容量（ＭＯＳＣＡＰ）が用いられる。ＲＣＬＫ（内部同相信号）、ＦＣＬＫ（内部逆相信号）に対してそれぞれ用意されたＭＯＳ容量Ｃｒ、Ｃｆは、予め所定の同電位にプリリセットされており、ＲＣＬＫ、ＦＣＬＫがＨｉｇｈのとき、ＮＭＯＳトランジスタＭＮ１、ＭＮ２がそれぞれ導通して、電荷をＧＮＤ側に引き抜き、ＲＣＬＫ、ＦＣＬＫがＨｉｇｈ期間の時間幅（＝デューティ）に応じて、それぞれ電位が降下する。そして、電位比較回路２１０において電位降下後の容量Ｃｒ、Ｃｆの端子電圧を比較することで、ＲＣＬＫ、ＦＣＬＫのデューティの比較が可能である（ＲＣＬＫ、ＦＣＬＫのうち、Ｈｉｇｈ期間の長い方が、より低電位となる）。
【０１３３】
そして、電位比較回路２１０において低電位側と検出された内部信号（ＲＣＬＫ又はＦＣＬＫ）のデューティが長くなるように、図１４の出力信号ＲＩＳＥエッジ生成部２００のカウンタ回路２０１（図２のＲｉｓｅ Ｃｏｕｎｔｅｒ １６Ｒに対応）又は出力信号ＦＡＬＬエッジ生成部２０８のカウンタ回路２０２（図２のＦａｌｌ Ｃｏｕｎｔｅｒ １６Ｆに対応）を調整することで、デューティは常に５０％付近に調整され続ける。デューティが短い側の内部信号の立ち下がりエッジ（Ｆａｌｌエッジ）を遅延させることで、ＤＬＬ出力信号のデューティは５０％付近に近づく。
【０１３４】
図１３において、図１２の電位比較回路２１０での比較結果に基づき、ＲＣＬＫ（内部同相信号）の立ち下がりエッジ（Ｆａｌｌエッジ）の遅延を増加させ、ＦＣＬＫ（内部逆相信号）の立ち上がりエッジ（Ｒｉｓｅエッジ）の遅延を増加させる。なお、ＲＣＬＫ（内部同相信号）はほぼ出力信号に等しい。デューティ調整の結果、ＤＬＬ出力信号のデューティは５０％となる。デューティが５０％となった後も、内部同相信号のデューティが５０％を超えた場合、ＲＣＬＫ（内部同相信号）の立ち下がりエッジ（Ｆａｌｌエッジ）の遅延を減少させる。その結果、ＲＣＬＫ（内部同相信号）のデューティは５０％に調整され続ける。
【０１３５】
図１４に示した構成のＤＬＬ（ＤＣＣを備えたＤＬＬ）では、ＲＩＳＥエッジ側カウンタ回路２０１、ＦＡＬＬエッジ側カウンタ回路２０２は独立しており、ＤＣＣ２０７では、ディレイライン２０５の出力信号（≒内部同相信号）の同相信号と逆相信号をモニタしている。出力信号の逆相信号はサーボ回路２０６で生成される。特に制限されないが、出力信号ＦＡＬＬエッジ生成部２０８のカウンタ回路２０２を、ＤＣＣ２０７の出力信号で制御し、出力信号（遅延増加済み信号）の１サイクルの中央に（デューティ＝５０％）、ＦＡＬＬエッジが得られるように調整される。ＭＯＳ容量によるＤＣＣの信号補正の精度は、以下により左右される。
【０１３６】
（ａ）電位比較回路２１０が比較対象電位Ｖｆ、Ｖｒを公平に比較できること、
【０１３７】
（ｂ）ＲＣＬＫ、ＦＣＬＫ間での充電済みキャパシタ特性の一致度合い（同等であること）。
【０１３８】
（ｃ）ＤＣＣへの入力信号のデューティが、ＤＬＬ出力信号のデューティと同一であること。
【０１３９】
上記（ａ）〜（ｃ）の各条件を満たさない場合に、出力信号のデューティは５０％から外れる。なお、（ａ）〜（ｃ）を妨げる不具合として、例えば以下の例がある。
【０１４０】
（ａ）電位比較回路２１０のアナログ特性が、比較される２信号のいずれかを高めに検出する。これは、電位比較回路２１０がアナログ回路で構成されることに由来する（オフセット）。アナログ回路は、半導体製造時のプロセスばらつきの影響を受けやすい。そのため、異なるサンプルの間では、一定のばらつきが示される。
【０１４１】
（ｂ）ＤＣＣ内のＭＯＳ容量〜電位比較回路２１０間の時定数が、ＲＣＬＫ、ＦＣＬＫ間で差を持つ。ＲＣＬＫ、ＦＣＬＫ向けのキャパシタのサイズが異なる場合、製造時に発生する位置的な膜圧ばらつき等が原因となり、ＲＣＬＫ、ＦＣＬＫ間の容量が異なる場合が該当する。
【０１４２】
（ｃ）ＤＣＣへの入力信号が、補正前のＤＬＬ信号出力デューティと異なっている。例えばＤＣＣ補正前の段階で、ＤＣＣへの入力信号デューティが４３％であり、ＤＬＬ出力信号デューティが４５％であったと仮定する。ＤＣＣにて、５０％への調整（＋７ポイント：１ポイントは遅延単位）を実施することにより、ＤＬＬ出力信号デューティも５２％（＋７ポイント）となる。
【０１４３】
例えば図１６に示すように、ＤＣＣによるデューティ調整を実施したものの、出力信号のデューティが５０％と異なった値、例えば４８％（ＦＡＬＬエッジがやや前進気味）となってしまったとする。この場合、本実施例においては、ＲＣＬＫ（内部同相信号）のＦａｌｌエッジ出力タイミングを意図的に遅延ですることで、デューティの調整が可能となる。
【０１４４】
本実施例によれば、図１７に模式的に示すように、ＲＣＬＫ側の容量Ｃｒの値を増加させる。ＲＣＬＫ側の全体の容量をＣｒ＋Ｃｒ１とする。ＦＣＬＫ側の容量はＣｆのままとする。この結果、電位比較回路２１０において、Ｖｆ＝Ｖｒと判断するＲＣＬＫ、ＦＣＬＫの比率（Ｈｉｇｈ期間の時間幅の比）が変わる。すなわち、ＲＣＬＫのＨｉｇｈ期間の幅をやや長めにした場合、Ｖｆ＝Ｖｒとなる。
【０１４５】
図１０、図１７に示すように、本実施例においては、未使用のＭＯＳ容量Ｃｒ１を用意しておき、デューティの状況によって、未使用のＭＯＳ容量Ｃｒ１の適用の有無を決定する。Ｃｆについても、同様に、Ｃｆ１を用意しておく。出力信号のデューティが５０％でなく例えば５２％（例えば同相信号のＲＩＳＥエッジが前進気味）となってしまったとする。この場合、ＦＣＬＫ側全体の容量をＣｆ＋Ｃｆ１とする。ＲＣＬＫ側はＣｒのままとする。この結果、電位比較回路２１０において、Ｖｆ＝Ｖｒと判断するＲＣＬＫ、ＦＣＬＫの比率（Ｈｉｇｈ期間の時間幅の比）が変わる。すなわち、ＦＣＬＫのＨｉｇｈ期間の幅をやや長めにした場合（したがってＲＣＬＫのＨｉｇｈ期間を短くする）、Ｖｆ＝Ｖｒとなる。
【０１４６】
図１８は、図５に示したデューティ検出回路に、本実施例を適用した回路構成を示す図である。図１８を参照すると、図５のノードＤＣＣ＿ＤＢＲに、容量Ｃｒ（ＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量）と、Ｃｒ１（ＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量）とを接続し、ノードＤＣＣ＿ＤＢＦに、容量Ｃｆ（ＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量）と、Ｃｆ１（ＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量）を接続している。各ＭＯＳ容量は、ゲートがノードＤＣＣ＿ＤＢＲ又はノードＤＣＣ＿ＤＢＦに接続され、ドレイン端子（Ｄｒａｉｎ）とソース端子（Ｓｏｕｒｃｅ）とサブストレート端子（バックゲート端子）（Ｓｕｂ）とが共通接続されている。Ｃｒ１（補助容量）のＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量は、ＣｒのＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量よりもサイズは小さい。Ｃｆ１（補助容量）のＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量は、ＣｆのＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量よりもサイズは小さい。
【０１４７】
ＭＯＳ容量Ｃｒ１の未適用時、各部の電圧は、図１５の「適用無」の段に示す通りである。ＰチャネルＭＯＳ容量Ｃｒのサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＨｉｇｈ、ＰチャネルＭＯＳ容量Ｃｒ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＬｏｗ、ＰチャネルＭＯＳ容量Ｃｆのサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＨｉｇｈ、ＰチャネルＭＯＳ容量Ｃｆ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＬｏｗである。ＮチャネルＭＯＳ容量Ｃｒのサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＬｏｗ、ＮチャネルＭＯＳ容量Ｃｒ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレインはともにＨｉｇｈ、ＮチャネルＭＯＳ容量Ｃｆのサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＬｏｗ、ＮチャネルＭＯＳ容量Ｃｆ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレインはともにＨｉｇｈである。ＭＯＳ容量の各部の電圧は、例えば図３の制御回路１０３から供給される。
【０１４８】
ＭＯＳ容量Ｃｒ１では、Ｐチャネル／Ｎチャネルの各部の電位はＬｏｗ／Ｈｉｇｈに設定されており、通常利用時のＭＯＳ容量のＰチャネル／Ｎチャネルの各部電位であるＨｉｇｈ／Ｌｏｗとは異なる。このため、Ｃｒ１は、ＭＯＳ容量として容量値が減少する。なお、ＭＯＳ容量Ｃｆ１も、Ｐチャネル／Ｎチャネルの各部の電位は、ＭＯＳ容量Ｃｒ１のＰチャネル／Ｎチャネルの各部の電位と同様とされ、Ｃｆ１は、ＭＯＳ容量として容量値が減少する。
【０１４９】
ＭＯＳ容量Ｃｒ１のノードＤＣＣ＿ＤＢＲへの接続時は、各部電圧が、図１５の下段の「適用有」に変わる。ＰチャネルＭＯＳ容量Ｃｒ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はＬｏｗからＨｉｇｈに設定され、ＮチャネルＭＯＳ容量Ｃｒ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はＨｉｇｈからＬｏｗに設定される。
【０１５０】
図１８に示すように、ＭＯＳ容量ＣｒとＭＯＳ容量Ｃｒ１は並列に接続されているため、ＲＣＬＫ側の容量成分、すなわちノードＤＣＣ＿ＤＢＲに付加される容量値は、Ｃｒ１適用分だけ増加する。ＭＯＳ容量Ｃｒ１の適用の結果、Ｒｉｓｅエッジ生成信号であるＲＣＬＫの蓄積電荷は増大する。一方、ノードＤＣＣ＿ＤＢＦに付加される容量値はＣｆである（Ｃｆ１のＤＣＣ＿ＤＢＦの接続は適用無）。
【０１５１】
ＲＣＬＫの電位（Ｖｒ）がＦＣＬＫの電位（Ｖｆ）と同等になるためには、ＲＣＬＫのＨｉｇｈ期間がより長く継続されなくてはならない（ＲＣＬＫのＦＡＬＬエッジの遅延増大）。すなわち、ＤＣＣは、ＲＣＬＫのＨｉｇｈ期間の長時間化を実現できるまで、ＲＣＬＫ側のカウンタ回路（図１４の２０１）のカウント操作を継続する。
【０１５２】
ＲＣＬＫのＨｉｇｈ期間の時間幅の拡大は、その逆相信号であるＦＣＬＫのＨｉｇｈ期間の時間幅の縮小を意味する。この操作の実行に当たり、ＲＣＬＫのＲＩＳＥ（立ち上がり）エッジ位置が変わらなければ、ＦＣＬＫのＦＡＬＬ（立ち下がり）エッジは後退する。そして、ＦＣＬＫの立ち上がりエッジは、ＤＬＬ出力信号の立ち下がり（ＦＡＬＬ）エッジに相当することから、その立ち下がりエッジのタイミングが遅れることとなり、デューティが補正されるのである。
【０１５３】
なお、図１８のノードＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦは、図６の差動回路（判定回路）に入力され、図６のラッチ回路（Ｌａｔｃｈ）でラッチされる。図６の差動回路（判定回路）は、図１２、図１７の電位比較回路２１０に対応する。
【０１５４】
次に、本発明の実施例の変形例を説明する。図１０、図１８に示した実施例では、主たる電荷蓄積容量ＭＯＳ容量（Ｃｒ／Ｃｆ）と、補正用のＭＯＳ容量（Ｃｒ１／Ｃｆ１）（Ｃｒ１＜Ｃｒ、Ｃｆ１＜Ｃｆ）を備えた構成としたが、別の例として、大小ＭＯＳ容量の組合せを拡張し、互いに面積の異なる８種類のＭＯＳ容量からなる構成とする。
【０１５５】
図１９は、ＭＯＳ容量のゲート部分を上からみた図である。８種類のＭＯＳ容量は、１段階の変化するごとに、２倍ずつ面積（サイズ）が異なっている。よって、ＭＯＳ容量の組合せの違いより、トータル２５６段階（２の８乗）に蓄積電荷量の変更が可能である。また、各ＭＯＳ容量のソース・ドレイン電位をサブ電位との間で分離できる仕様としておくことで、更に、細かい調整も可能である。仮に、１２７〜１２８番目の容量値を標準値に設定しておけば、電荷量の最大値は、標準状態の２倍まで拡張でき、小容量化への対応余力も大きい。なお、実際の製品（ＤＤＲ２／ＤＤＲ３−ＳＤＲＡＭ）では、ＤＣＣ用ＭＯＳ容量のサイズは４ｕｍｘ４ｕｍ程度である。すなわち、現在の最小プロセスルール（Ｗｍｉｎ＝１ｕｍ／Ｌｍｉｎ＝６０ｎｍ内外、Ｗはゲート幅、Ｌはゲート長）であれば、最小ＭＯＳ容量のサイズは基準となる４ｕｍｘ４ｕｍの０．５％以下程度のサイズに抑えることができる。この結果、微調整時の変化量をきめ細かく調整できる。
【０１５６】
なお、更なる微調整を実現する場合には、ベースとなるＭＯＳ容量のサイズの拡大が有効である。ベースとなるＭＯＳ容量が拡大すれば、調整用ＭＯＳ容量の容量は相対的に減ることとなり、変化量のステップを微小化できる。
【０１５７】
容量成分全体の拡大への対処として、他の要素に変更無ければ、容量成分の拡大に伴い電荷引き抜き時間（放電時間）が増加するため、ベースとなるＭＯＳ容量の容量成分の拡大に合わせディスチャージＮＭＯＳトランジスタ（図１７のＭＮ１、ＭＮ２）のゲート幅（Ｗ）サイズを拡大する。Ｗの拡大に伴い、ディスチャージ電流が増加し、電位降下が高速化される。
【０１５８】
本発明の適用例として、半導体製品の検査への展開例を説明する。半導体製品の検査プログラムでは、製造された半導体製品（ＤＣＣ付きＤＬＬを搭載した製品（ＤＤＲ３−ＤＲＡＭ等を想定する）の検査をテスタ（メモリテスタ等）を用いて行う。検査工程にて、デューティ調査を行う。
【０１５９】
デューティ調整の結果、図１４に示すように、出力信号のデューティが４８％の場合、図１７に示したＭＯＳ容量の容量増加（Ｃｒ１の付加）を行うことで、デューティを５０％に近づけることが可能である。特に、製品の品質が安定しない状況で量産が実施された場合、ＤＣＣにより調整されたＤＬＬ出力信号のデューティが所望の値から乖離しやすい。すなわち、ＤＣＣ回路部が正しく機能し、ＤＬＬ出力信号のデューティ調整が実施されるも、本明細書の段落番号０１３６〜０１３８等（ａ）、（ｂ）、（ｃ）を原因として、調整後のＤＬＬ出力信号のデューティが５０％以外の値を取る現象が起こりやすい。大量生産時に上記の問題が発生すると、生産されたチップごと（チップ別に）に調整後のデューティが異なる事態となる。そして、調整済みのデューティの固有値は生産されたチップ数に応じて増加する（≒チップ間差）から、生産数の増加に従い、製品品質の均質化が困難となる。そこで、本発明を適用し、生産後のチップに対して外部からＤＣＣ回路の補正を実施する。結果としてチップ間差は削減され、製品全体の品質の均質化が促進されるのである。
【０１６０】
本実施例においては、図１９に示したように、複数サイズのＭＯＳ容量を統合して容量成分を形成する。設計上の調整幅を大きく取ることで、製品量産時に出現が予測されるデューティ調整値のばらつきへの対応が可能となる。デューティの調整は容量のサイズの変更により行う。
【０１６１】
前述したように、ＤＣＣは、本来、出力信号のデューティを５０％とするものであるが、半導体製造ばらつきなどを原因として、デューティ≠５０％となる場合があるが、本実施例によれば、デューティ調整に際し出力信号のデューティ認識に用いるＭＯＳ容量のサイズを意図的に変えることで、出力信号のデューティの変更を可能としている。
【０１６２】
なお、図１７に示した上記実施例では、ＤＣＣの電位比較回路２１０において、ＶｆとＶｒの電位が等しくなるように、デューティ検出に用いる容量の値（Ｃｆ、Ｃｒ＋Ｃｒ１）を設定することで、出力信号のデューティ＝５０％を実現しているが、本発明は、デューティ＝５０％に限定されるものではない。電位比較回路２１０においてＶｆとＶｒの比が１：１以外の所定比となるように、デューティ検出に用いる容量の値を設定することで、ＤＬＬの帰還制御により、ＤＬＬの出力信号のデューティを５０％以外の所定値となるように調整することもできる。
【０１６３】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
【符号の説明】
【０１６４】
１−１ メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）
１−２ センスアンプ（Ｓｅｎｓｅ ａｍｐ．）
１−３ カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｒｄｅｒ）
１−４ ロウデコーダ（Ｒｏｗ ｄｅｃｏｒｄｅｒ）
１−５ モードレジスタ（Ｍｏｄｅ ｒｅｇｉｓｔｅｒ）
１−６ ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ａｎｄ ｒｅｆｒｅｓｈ ｃｏｕｎｔｅｒ）
１−７ カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ａｎｄ ｂｕｒｓｔ ｃｏｕｎｔｅｒ）
１−８ データコントロール回路（Ｄａｔａ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）
１−９ コマンドデコーダ（Ｃｏｍｍａｎｄ ｄｅｃｏｒｄｅｒ）
１−１０ コントロールロジック（Ｃｏｎｔｒｏｌ ｌｏｇｉｃ）
１−１１ ラッチ回路（Ｌａｃｔｈ ｃｉｒｃｕｉｔ）
１−１２ ＤＬＬ
１−１３ 入力出力バッファ（Ｉｎｐｕｔ ａｎｄ Ｏｕｔｐｕｔ ｂｕｆｆｅｒ）
１−１４ クロックジェネレータ（Ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ）
１０Ｒ、１０Ｆ 可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）
１１ 入力回路（ＩＮ）
１２ 可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）
１３ 合成回路（Ｓｙｎｔｈｅｓｉｚｅｒ）
１４Ｆ、１４Ｒ 位相検出器（Ｐ／Ｄ）
１５Ｒ 遅延制御回路（Ｒｉｓｅ Ｃｏｎｔｒｏｌ）
１５Ｆ 遅延制御回路（Ｆａｌｌ Ｃｏｎｔｒｏｌ）
１６Ｒ カウンタ（Ｒｉｓｅ Ｃｏｕｎｔｅｒ）
１６Ｆ カウンタ（Ｆａｌｌ Ｃｏｕｎｔｅｒ）
１７Ｒ、１７Ｆ プリデコーダ（Ｐｒｅ Ｄｅｃ）
１８Ｒ、１８Ｆ ＤＡＣ
１９ ＯＥ
２０ レプリカ
２１ デューティ変更検出回路
２２ 選択回路（Ｓｅｌｅｃｔｏｒ）
１０１ デューティ変更回路
１０２ デューティ検出回路
１０３ 制御回路
２００ 出力信号ＲＩＳＥエッジ生成部
２０１、２０２ カウンタ
２０３、２０４ デコーダ回路
２０５ ディレイライン
２０６ サーボ回路
２０７ ＤＣＣ回路
２０８ 出力信号ＦＡＬＬエッジ生成部
２１０ 電位比較回路
ＮＭ１０、ＮＭ１０＿１〜ＮＭ１０＿ｎ、ＮＭ１１、ＮＭ２１、ＮＭ２２、ＮＭ３１、ＮＭ３２、ＮＭ３３、ＮＭ４１、ＮＭ４２、ＮＭ４３、ＮＭ４４、ＮＭ４５ ＮＭＯＳトランジスタ
ＰＭ１１、ＰＭ１２、ＰＭ２０＿１〜ＰＭ２０＿ｎ、ＰＭ２１、ＰＭ２２、ＰＭ３１、ＰＭ３２、ＰＭ３３、ＰＭ３４、ＰＭ３５、ＰＭ３６、ＰＭ４１、ＰＭ４２、ＰＭ４３、ＰＭ４４、ＰＭ４５ ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路及びこれを備える半導体装置に関し、特に、高速クロック動作可能なＤＬＬ回路及びこれを備える半導体装置と制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等において、クロック生成回路として用いられているＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、入力されたクロックの遅延量を可変制御することで所望の位相を持つクロックを発生する。ＤＣＣ（Ｄｕｔｙ Ｃｏｒｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ：デューティ補正回路）を備えたＤＬＬ回路では、外部クロックのデューティ（Ｄｕｔｙ：１周期に対するハイレベル期間の割合をいい、デューティ比ともいう）によらず、例えばデューティ５０％の内部信号の波形を作り出している。
【０００３】
動作周波数が高くなると、デューティに崩れが生じる。例えば、ＤＬＬの出力は擬似出力回路（レプリカ）に入力され、擬似出力回路からの出力信号を帰還させ、クロックＣＫと位相比較する制御を行うことで、ある程度、デューティの崩れの影響を相殺することはできる。しかし、擬似出力回路（レプリカ）はあくまで擬似回路であるため、配線、信号等の性質から、前記相殺は万全ではない。
【０００４】
なお、ＤＬＬにおいて、入力クロックのデューティと出力クロックのデューティとを一致させる構成として、例えば特許文献１には、可変遅延回路（ＶＤＬ）の後段に、クロックのデューティ調整回路（ＣＤＣ）を設ける構成が開示される。それは、クロックの立ち上がりエッジで可変遅延回路（ＶＤＬ）の遅延量を制御し、可変遅延回路のパス（レプリカ、分周回路、ＰＤ（位相比較器）、ＣＰ１（チャージポンプ）、バイアス）で、立ち上がりエッジの位相が基準となる入力クロックと一致させる。その一致した段階で、立ち下がりエッジによってデューティ調整回路（ＣＤＣ）のパス（レプリカ、ＰＦＤ（位相周波数比較器）、ＣＰ２（チャージポンプ））により、信号のパルス幅を調整し、出力クロックのデューティを基準となるクロックのデューティと一致させるようにした構成が開示される。ＤＬＬ回路の動作開始から立ち上がりエッジが位相ロックされるまでは、出力クロックのデューティが５０％に向かうように制御し、立ち上がりエッジが位相ロックしたタイミング以降は、出力クロックのデューティを、外部クロックと一致させるように制御するため、出力データのデューティは５０％から入力クロックのデューティに変化する。
【０００５】
その他に、特許文献２も開示される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−４２４６９号公報（図１、図１４）
【特許文献２】特開２００３−９１３３１号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下に本発明による関連技術の分析を与える。
【０００８】
特許文献１の構成は、可変遅延回路（ＶＤＬ）で立ち上がりエッジの位相をロックし、その後段のデューティ調整回路で出力クロックのデューティを調整するという直列方式であるため、入力クロックのデューティに変化するまでの時間が遅い（特許文献１の図１４参照）。また、デューティ調整回路（ＣＤＣ）の感度も問題となる。
【０００９】
さらに、可変遅延回路（ＶＤＬ）とデューティ調整回路（ＣＤＣ）での２つのルートでの位相ロックが行われるため、可変遅延回路（ＶＤＬ）のルート上のＰＤ（位相比較器）とＣＰ１（チャージポンプ）等の付加回路に加え、デューティ調整回路（ＣＤＣ）用のＰＦＤ（位相周波数比較器）及びＣＰ２（チャージポンプ）等の付加回路が必要とされ、回路規模が冗長である。
【００１０】
また製造ばらつき等によりデューティのずれが生じた場合、本来のデューティ値に調整することが望まれる。
【課題を解決するための手段】
【００１１】
本願で開示される発明は概略以下の構成とされる。
【００１２】
本発明によれば、可変遅延回路から、外部信号の第１の遷移、第２の遷移に対応して出力される遅延信号を合成する合成回路の出力信号のデューティを検出するデューティ検出回路と、前記合成回路の出力信号のデューティを予め定められた所定のデューティ値とは異なる値に変更するデューティ変更回路と、を含むデューティ変更検出回路を備えているＤＬＬ回路が提供される。前記デューティ変更検出回路のデューティ検出結果と、前記合成回路の出力信号と外部信号の位相を比較する位相検出器（Ｐ／Ｄ）での位相比較結果との一方を選択する選択回路の出力が、前記第１の可変遅延回路と前記第２の可変遅延回路のうち少なくとも一つの遅延を可変させる遅延制御回路に供給される。
【００１３】
本発明によれば、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）のデューティ値の出力信号を受け、前記ＤＬＬの出力信号のデューティ値を可変させた信号を生成し、前記デューティ値を可変させた信号を基準デューティ値に従って比較し、前記比較結果に従って、前記ＤＬＬの遅延を制御する遅延制御回路の遅延量を制御する、ＤＬＬの制御方法が提供される。
【００１４】
本発明の別の側面によれば、外部信号の第１遷移を可変に遅延させて出力する第１の可変遅延回路と、前記外部信号の第２の遷移を可変に遅延させて出力する第２の可変遅延回路と、前記第１の可変遅延回路の出力信号と前記第２の可変遅延回路の出力信号とを合成する合成回路と、前記合成回路の出力信号に基づき放電又は充電される容量を用いて前記合成回路の出力信号のデューティを検出するデューティ検出回路と、前記デューティ検出回路がデューティ検出に用いる前記容量の容量値を変更することで、前記合成回路の出力信号のデューティを変更するデューティ変更回路と、を含むデューティ変更検出回路と、前記デューティ変更検出回路のデューティ検出結果に従って、前記第１の可変遅延回路と前記第２の可変遅延回路のうち少なくとも一つの遅延を可変させる遅延制御回路と、を備えたＤＬＬ回路が提供される。
【００１５】
本発明において、前記デューティ検出回路は、デューティ検出用の前記容量として、前記合成回路の出力信号と同相の同相信号の活性化時に、放電又は充電が行われ、端子電圧が前記同相信号の活性化期間の時間幅に対応した端子電圧に設定される第１の容量と、前記合成回路の出力信号と逆相の逆相信号の活性化時に、放電又は充電が行われ、端子電圧が前記逆相信号の活性化期間の時間幅に対応した端子電圧に設定される第２の容量と、を備えている。前記第１の容量の端子電圧と前記第２の容量の端子電圧を比較することで、前記合成回路の出力信号のデューティの検出が行われ、前記第１の容量の容量値及び／又は前記第２の容量の容量値を可変させることで、前記合成回路の出力信号のデューティの変更が行われる。
【発明の効果】
【００１６】
本発明は、冗長なパス、回路を不要とし、回路規模の増大を回避しながらデューティの変更を可能としている。
【００１７】
本発明によれば、製造ばらつき等によりデューティのずれが生じた場合にもとの値に調整することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例のメモリの全体構成を示す図である。
【図２】本発明の一実施例のＤＬＬの構成を示す図である。
【図３】本発明の一実施例のデューティ変更検出回路の構成を示す図である。
【図４】本発明の一実施例のデューティ変更回路の構成を示す図である。
【図５】本発明の一実施例のデューティ検出回路（前段）の構成を示す図である。
【図６】本発明の一実施例のデューティ検出回路（後段）の構成を示す図である。
【図７】本発明の一実施例のデューティ検出回路の動作を説明するタイミング波形図である。
【図８】本発明の一実施例の選択回路の構成を示す図である。
【図９】本発明の別の実施例のデューティ変更検出回路の構成を示す図である。
【図１０】本発明の別の実施例のデューティ変更検出回路の構成を示す図である。
【図１１】入力信号、内部同相信号、内部逆相信号の関係を示す図（未調整状態）である。
【図１２】電荷ディスチャージ回路と電位比較回路の構成を示す図である。
【図１３】内部信号エッジの調整によるデューティ補正例（調整完了状態）を示す図である。
【図１４】ＤＣＣを搭載するＤＬＬの構成をブロック図にて示す図である。
【図１５】ＭＯＳ容量（Ｃｒ、Ｃｆ、Ｃｒ１、Ｃｆ１）の適用と電圧の関係を示す図である。
【図１６】ＤＣＣによりデューティ補正を実施したもののデューティ＜＞５０％となった場合を示す図である。
【図１７】Ｃｒ１による比較電位の補正を説明する図である。
【図１８】ＭＯＳ容量を用いた例を示す図である。
【図１９】８種類の面積のＭＯＳ容量を上から見た図である。
【発明を実施するための形態】
【００１９】
本発明においては、所定のデューティ値のＤＬＬ回路の出力信号をデューティ変更回路に入力してＤＬＬ回路の出力信号のデューティ値を可変させた信号を生成し、これをデューティ検出回路へ入力し、デューティ検出回路では、前記デューティ値を可変させた信号を基準デューティ値と比較し、デューティ検出回路での比較検出結果に従って、ＤＬＬ回路の遅延を制御する遅延制御回路の遅延量を制御する。本発明において、ＤＬＬの出力信号のデューティ値は、基準デューティ値に前記可変させた量を示すデューティのオフセット値（絶対値）を加算又は減算したデューティ値に制御される。尚、デューティとは、信号の１周期における所定の基準電圧を境にしたハイレベル（Ｈｉｇｈの期間）とロウレベル（Ｌｏｗ期間）の割合（ｒａｔｉｏ）を示し、デューティ比ともいう。どちらか一方（ＨｉｇｈまたはＬｏｗ）の期間が、１周期に占める割合を示す。
【００２０】
より詳細には、本発明の１つの態様（ｍｏｄｅ）において、外部信号の第１の遷移（Ｒｉｓｅ）を可変に遅延させる第１の可変遅延回路（１０Ｒ）と、外部信号の第２の遷移（Ｆａｌｌ）を可変に遅延させる第２の可変遅延回路（１０Ｆ）と、第１の可変遅延回路（１０Ｒ）の出力信号と第２の可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）でのデューティ検出結果（ＤＣＣ）に基づき、第１及び第２の可変遅延回路（１０Ｒ、１０Ｆ）の少なくとも一方の遅延を可変させる遅延制御回路（例えば１５Ｆ）と、を備える。
【００２１】
本発明によれば、合成回路（１３）の出力のデューティを、デューティ変更検出回路（２１）で変更及び検出し、デューティ検出結果に従って、遅延制御回路（１５Ｆ）を制御し、所望のデューティが生成される。
【００２２】
本発明の１つの態様においては、デューティ変更検出回路（２１）は、デューティを可変に制御するデューティ制御信号を入力し、デューティ制御信号に従って所定のデューティ値（例えば５０％）から変更された信号を生成し、前記デューティ値を可変させた信号を基準デューティ値と比較し、比較結果を、遅延制御回路に出力する。テスト時等に、デューティ制御信号を可変させることで、内部信号のデューティを可変させることができる。
【００２３】
本発明の１つの態様においては、デューティ変更検出回路（２１）において、合成回路（１３）の出力は、デューティ変更回路（１０１）に入力され、デューティ変更回路（１０１）の出力がデューティ検出回路（１０２）に入力される。合成回路（１３）が出力するデューティ値（例えば５０％）を、デューティ変更回路（１０１）で擬似的に異なるデューティ値（例えば４５％）として、デューティ検出回路（１０２）に入力し、デューティ値５０％に調整するデューティ検出回路（１０２）からの出力信号（ＤＣＣ）に従って、遅延制御回路（１５Ｆ）を動作させる。かかる構成により、センシティブなデューティ検出回路（１０２）に、デューティを変更のための回路素子を付加することを不要としており、このため、デューティ検出回路の検出精度の向上を可能としている。
【００２４】
本発明の１つの態様においては、デューティ変更回路（１０１）は、合成回路の出力の立ち上がり、立ち下がり波形を制御する制御部（１０３）を備えている。デューティ変更回路（１０１）では、デューティ検出回路（１０２）に入力される信号の立ち上がり／立ち下がり波形を変更し、所定のデューティ値（５０％）を擬似的に異なるデューティ値へ変更する。かかる本発明によれば、簡素な回路構成で、所定のデューティ値（例えば５０％）とは異なるデューティ（例えば４０％）を生成することができる。
【００２５】
本発明の１つの態様においては、外部信号（ＣＫ、ＣＫＢ）とレプリカ（２０）の出力信号（ＲＣＬＫ、ＦＣＬＫ）との位相差を検出する位相検出器（位相比較器）（１４Ｒ、１４Ｆ）と、デューティ変更検出回路（２１）の出力信号と位相検出器（１４Ｒ、１４Ｆ）の出力信号を選択的に切り替える選択回路（２２）を備え、選択回路（２２）の出力が遅延制御回路（１５Ｆ）に入力される、本発明によれば、第１の遷移（Ｒｉｓｅ）で位相の調整（ロック）を行ない、第２の遷移（Ｆａｌｌ）の信号側でデューティの調整を行う。回路規模を縮減し、位相ロック制御とデューティ制御とを両立できる。
【００２６】
本発明においては、メモリセルアレイ（１−１）と、メモリセルアレイへのアクセス回路を有するメモリ制御回路（１−１３）と、前記メモリ制御回路のよるメモリセルデータの出力のタイミングクロックを生成するＤＬＬ回路（１−１２）と、を備えている。ＤＬＬ回路（１−１２）は、外部信号の第１の遷移（Ｒｉｓｅ）を可変に遅延させる第１の可変遅延回路（１０Ｒ）と、外部信号の第２の遷移を可変に遅延する第２の可変遅延回路（１０Ｆ）と、
前記第１の可変遅延回路の出力信号と前記第２の可変遅延回路の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティを検出するデューティ検出回路（１０２）と、合成回路（１３）の出力信号のデューティを、前記所定のデューティ値とは異なる値に変更するデューティ変更回路（１０１）と、を含むデューティ変更検出回路（２１）と、前記デューティ変更検出回路（２１）のデューティ検出結果に従って、前記第１の可変遅延回路（１０Ｒ）又は前記第２の可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｆ）と、を備える。
【００２７】
本発明においては、ＤＬＬから出力される所定のデューティ値の信号のデューティを検出し、デューティの検出結果に従って、ＤＬＬの遅延を制御する回路に入力する信号のデューティを制御する、ＤＬＬの動作の方法が提供される。以下実施例に即して説明する。
【実施例】
【００２８】
図１は、本発明の一実施例のＤＬＬを搭載したＤＲＡＭデバイスの全体構成を示す図である。特に制限されないが、図１のＤＲＡＭデバイスは、８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）である。図１において、ロウデコーダ１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１−２は、メモリセルアレイ１−１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１−３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオン（導通）としてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１−９は、所定のアドレス信号と、制御信号として、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、コマンドをデコードする（なお、信号名の／はＬｏｗでアクティブであることを示す）。カラムアドレスバッファ及びバーストカウンタ１−７は、コマンドデコーダ１−９からの制御信号を受けるコントロールロジック１−１０の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１−３に供給する。モードレジスタ１−５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コントロールロジック１−１０に制御信号を出力する。
【００２９】
ロウアドレスバッファ及びリフレッシュカウンタ１−６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１−４に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスを選択し、ロウデコーダ１−４に供給される。
【００３０】
クロックジェネレータ１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがＨｉｇｈのとき、内部クロックを出力し、クロックイネーブル信号ＣＫＥがＬｏｗとなると、以降、クロックの供給を停止する。
【００３１】
データコントロール回路１−８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路１−１１は書き込みデータと読出しデータをラッチする。入力出力バッファ１−１３は、データ端子ＤＱからのデータの入出力を行う。ＤＬＬ１−１２は、外部クロックＣＫ、／ＣＫに遅延同期した信号を生成し、入力出力バッファ１−１３に供給する。メモリセルアレイ１−１からの読み出しデータはラッチ回路１−１１から入力出力バッファ１−１３に供給され、入力出力バッファ１−１３は、ＤＬＬ１−１２で外部クロックＣＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いて、データ端子ＤＱから読み出したデータをダブルデータレートで出力する。
【００３２】
ＤＭはライトデータのデータマスク信号であり、ライト時、Ｈｉｇｈのときデータは書き込まれる。ＤＱＳ、／ＤＱＳは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のＩＯ信号である。ＴＤＱＳ、／ＴＤＤＱは、データのＸ８構成をＸ４構成とコンパチブルとする差動の切替信号である。ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）はＤＱ、ＤＱＳ、／ＤＱＳ、ＴＤＱＳ、／ＴＤＱＳの終端抵抗をオン・オフさせる制御信号である。なお、図１は、ＤＲＡＭデバイスの一典型例を模式的に示したものであり、本発明はかかる構成に限定されるものでないことは勿論である。
【００３３】
図２は、図１のＤＬＬの構成を示す図である。なお、図２のＣＫ、ＣＫＢは、図１のＣＫ、／ＣＫに対応する。入力回路（ＩＮ）１１、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２、可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆ、合成回路１３、位相検出器（Ｐ／Ｄ）１４Ｒ／１４Ｆ、Ｒｉｓｅ／Ｆａｌｌ遅延制御回路（Ｒｉｓｅ／Ｆａｌｌ Ｃｏｎｔｒｏｌ）１５Ｒ／１５Ｆ、Ｒｉｓｅ／Ｆａｌｌカウンタ（Ｒｉｓｅ／Ｆａｌｌ Ｃｏｕｎｔｅｒ）１６Ｒ／１６Ｆ、プリデコーダ（Ｐｒｅ Ｄｅｃ）１７Ｒ／１７Ｆ、デジタルアナログ変換器（ＤＡＣ）１８Ｒ／１８Ｆ、出力回路（ＯＥ）１９、レプリカ（Ｒｅｐｌｉｃａ）２０、デューティ変更検出回路２１、選択回路（Ｓｅｌｅｃｔｏｒ）２２を備えている。尚、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２と可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆは、共に時間を調整する機能を備えた回路である。可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆは精度が高い時間の遅延（Ｆｉｎｅ ｄｅｌａｙ）を調整する回路であり、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２は合成回路よりも精度が荒い時間の遅延（Ｃｏａｒｓｅ ｄｅｌａｙ）を調整する回路である。尚、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２と可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆは、共に時間を調整する機能を備えた回路である。可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ／１０Ｆは精度が高い時間の遅延（Ｆｉｎｅ ｄｅｌａｙ）を調整する回路であり、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２は合成回路よりも精度が荒い時間の遅延（Ｃｏａｒｓｅ ｄｅｌａｙ）を調整する回路である。
【００３４】
位相検出器（Ｐ／Ｄ）１４Ｒは、外部クロック（ＣＫ）とレプリカ２０の出力ＲＣＬＫの立ち上がりエッジの位相を比較する。
【００３５】
Ｒｉｓｅ遅延制御回路１５Ｒは、位相検出器１４Ｒの位相比較結果出力ＤＬＵＰ１Ｒを受けて、Ｒｉｓｅカウンタ１６Ｒにアップ又はダウン信号（ＣＮＴＤＩＲＲ）を出力する。すなわち、Ｒｉｓｅ遅延制御回路１５Ｒは、位相検出器１４Ｒでの位相比較結果を受け、ＲＣＬＫの立ち上がりエッジの位相がＣＫよりも遅れている場合、ＲＣＬＫの立ち上がりエッジの位相を進めるように制御し、ＲＣＬＫの立ち上がりエッジの位相がＣＫよりも進んでいる場合、ＲＣＬＫの立ち上がりエッジの位相を遅らせるように制御する信号ＣＮＴＤＩＲＲを生成し、Ｒｉｓｅカウンタ１６Ｒに供給し、カウント動作を制御する。特に制限されないが遅延制御回路１５Ｒは、バッファ回路（正転又は反転型バッファ）から構成される。
【００３６】
Ｒｉｓｅカウンタ１６Ｒの上位ビットは、プリデコーダ１７Ｒでプリデコードされ、プリデコーダ１７Ｒでのデコード結果は、可変遅延回路１２に入力される。Ｒｉｓｅカウンタ１６Ｒの下位ビットは、デジタルアナログ変換器１８Ｒに入力され、Ｅｖｅｎ（偶数番目）、Ｏｄｄ（奇数番目）用のバイアス電圧ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成する。デジタルアナログ変換器１８Ｒで２つのバイアス電圧ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成する場合、電流モードのデジタルアナログ変換器１８Ｒにおいて、カウンタ１６Ｒの下位ビットに対応する電流を差動で作成し、差動の電流をそれぞれ電圧に変換することで、ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成すようにしてもよい（例えば特許文献２の図１等参照）。あるいは、電圧モードのデジタルアナログ変換器１８Ｒにおいて、Ｅｖｅｎ用のバイアス電圧ＢＩＡＳＲＥを共通電圧ＶＣＭ＋ΔＶ／２とし、Ｏｄｄ用のバイアス電圧ＢＩＡＳＲＯをＶＣＭ−ΔＶ／２とし（ＢＩＡＳＲＥ−ＢＩＡＳＲＯ＝ΔＶ）、デジタルアナログ変換器１８Ｒにおいてカウンタ１６Ｒの下位ビットに対応する電圧ΔＶを生成し、ＶＣＭと（１／２）ΔＶとを加減算するようにしてもよい（実質的には電流で加算減算され電圧に変換される）。
【００３７】
位相検出器（Ｐ／Ｄ）１４Ｆは、外部クロック（ＣＫ）とレプリカ２０の出力ＦＣＬＫの立ち下がりエッジの位相を比較し、位相比較結果ＤＬＵＰ１Ｆを選択回路２２に出力する。
【００３８】
Ｆａｌｌ遅延制御回路１５Ｆは、選択回路２２の出力ＤＬＵＰ１ＤＦを受けて、Ｆａｌｌカウンタ１６Ｆにアップ又はダウン信号（ＣＮＴＤＩＲＦ）を出力する。例えば選択回路２２で位相比較結果ＤＬＵＰ１Ｆが選択される場合、Ｆａｌｌ遅延制御回路１５Ｆは、位相検出器１４Ｆでの位相比較結果を受け、ＦＣＬＫの立ち下がりエッジの位相がＣＫよりも遅れている場合、位相を進めるように制御し、ＦＣＬＫの立ち下がりエッジの位相がＣＫよりも進んでいる場合、ＦＣＬＫの立ち下がりエッジの位相を遅らせるように制御する信号ＣＮＴＤＩＲＦを生成し、Ｆａｌｌカウンタ１６Ｆに供給し、カウント動作を制御する。特に制限されないが遅延制御回路１５Ｆは、バッファ回路（正転又は反転型バッファ）から構成される。
【００３９】
Ｆａｌｌカウンタ１６Ｆの上位ビットは、プリデコーダ１７Ｆでプリデコードされ、プリデコーダ１７Ｆでのデコード結果は可変遅延回路１２に入力される。Ｆａｌｌカウンタ１６Ｆの下位ビットは、デジタルアナログ変換器１８Ｆに入力され、デジタルアナログ変換器１８Ｆは、２つのバイアス電圧ＢＩＡＳＦＥ／ＢＩＡＳＦＯを生成する。
【００４０】
入力回路（ＩＮ）１１は、相補の外部クロックＣＫ、ＣＫＢを入力し、ＣＫに同相のクロック信号ＤＬＣＬＫＡをシングルエンド出力する。
【００４１】
可変遅延回路１２は、プリデコーダ１７Ｒ、１７Ｆのそれぞれのデコード結果を受け、連続して連なる遅延素子（Ｄｅｌａｙ Ｌｉｎｅ）のうち遅延量を決定する。クロック信号ＤＬＣＬＫＡの立ち上がり（Ｒｉｓｅ）に対応して、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）信号ＯＵＴＲＥ、ＯＵＴＲＯを生成し、クロックＤＬＣＬＫＡの立ち下がり（Ｆａｌｌ）に対応して、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）の信号ＯＵＴＦＥ、ＯＵＴＦＯを出力する。可変遅延回路１２は、Ｅｖｅｎ／Ｏｄｄの時間差を最小遅延単位として遅延調節を行う。Ｅｖｅｎ／Ｏｄｄの時間差は、例えばＮＡＮＤ回路２段分（単位遅延）に対応する。
【００４２】
可変遅延回路１０Ｒは、外部クロックＣＫの立ち上がり遷移から生成された、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＲＥ、ＯＵＴＲＯを入力し、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯにしたがってＯＵＴＲＥ、ＯＵＴＲＯを合成して出力する。すなわち、可変遅延回路１０Ｒは、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＲＥ、ＯＵＴＲＯの立ち上がりエッジの遅延（位相差）を、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯで制御される比率で内挿（インターポレート）した遅延で立ち上がる信号を出力する。例えばＥｖｅｎ側が１００％、Ｏｄｄ側が０％の場合、ＯＵＴＲＥ＝１００％、ＯＵＴＲＯ＝０％として波形を合成し、出力ＮＲを生成する。すなわち、ＯＵＴＲＥの遷移タイミング＝ＮＲの遷移タイミングとして出力される（回路内を通過する際の固有の遅延は除く）。Ｅｖｅｎ側が５０％、Ｏｄｄ側が５０％の場合、入力信号のＯＵＴＲＥ＝５０％、ＯＵＴＲＯ＝５０％として波形を合成するため、ＯＵＴＲＥの遷移とＯＵＴＲＯの遷移の中間のタイミング（ＯＵＴＲＥとＯＵＴＲＯの遷移タイミングの中間値＋回路内通過時の固有の遅延）で出力される。
【００４３】
可変遅延回路１０Ｆは、外部クロックＣＫの立ち下がり遷移から生成された、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＦＥ、ＯＵＴＦＯを入力し、バイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯにしたがってＯＵＴＦＥ、ＯＵＴＦＯを合成して出力する。すなわち、可変遅延回路１０Ｆは、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＦＥ、ＯＵＴＦＯの立ち下がりエッジの遅延（位相差）をバイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯで制御される比率で内挿（インターポレート）した遅延で立ち下がる信号を出力する。可変遅延回路１０Ｆからの出力信号ＮＦは、ＯＵＴＦＥ、ＯＵＴＦＯのＬｏｗへの立ち下がりに応答して出力信号ＮＦがＨｉｇｈに立ち上がる構成としてもよい。この場合、可変遅延回路１０ＦにＯＵＴＦＥ、ＯＵＴＦＯの反転信号を入力する構成とすることで、可変遅延回路１０Ｆは可変遅延回路１０Ｒと同一の構成となる。
【００４４】
可変遅延回路１０Ｒ／１０Ｆによって、可変遅延回路１２の持つ最小遅延単位（例えばＮＡＮＤ２段分の絶対遅延時間値）よりも細かい時間分解能で遅延を調整することを可能としており、必要な時間分解能・精度を確保しつつ、高速動作周波数に対応可能としている。
【００４５】
合成回路１３は、外部クロックＣＫの立ち上がり遷移に対応した可変遅延回路１０Ｒからの出力信号ＮＲと、外部クロックＣＫの立ち下がり遷移に対応した可変遅延回路１０Ｆからの出力信号ＮＦを受け、出力信号ＮＲの立ち上がり遷移に対応して立ち上がり、出力信号ＮＦの立ち下がり遷移に対応して立ち下がる出力信号を合成する。合成回路１３は、入力と出力を相互に接続したインバータ２段の一般的なフリップフロップと等価な回路構成よりなる（但し、高精度に設計されている）。
【００４６】
レプリカ２０は、出力ＤＱを模擬する回路であり、ＤＬＬ出力（合成回路１０の出力）から出力ＤＱ端子までの実際の信号ルートの遅延と等価の回路である。レプリカ２０は、出力遅延のみを複製（模擬）すればよいため、実際の信号ルート以外に、本質的に必要ない素子は削除され、簡素化が図られる。レプリカ２０は、外部クロックＣＫに同相のＲｉｓｅ側のクロックＲＣＬＫと、ＣＫＢに同相（ＲＣＬＫに逆相）のＦａｌｌ側のクロックＦＣＬＫを出力する。
【００４７】
出力回路（ＯＥ）１９は、図１の入力出力バッファ回路１−１３内に設けられ、第１の合成回路（シンセサイザ）３０からのＤＬＬ出力（クロック）の立ち上がりと立ち下がりに同期して、読み出しデータを端子ＤＱからシリアルに出力する。ＯＥ１９は例えば二つの読み出しデータをパラレルに入力し、ＤＬＬ出力の値に応じて入力を選択出力するマルチプレクサから構成される。
【００４８】
デューティ変更検出回路２１は、合成回路１３の出力（ＤＬＬ出力）を受け、デューティの変更を行う。デューティの変更情報ＤＣＣは、選択回路２２に入力される。
【００４９】
選択回路２２は、入力される選択制御信号ＤＣＣＥＮに基づき、位相検出器１４Ｆの出力ＤＬＵＰ１Ｆ、又はデューティ変更検出回路２１の出力ＤＣＣを選択し、Ｆａｌｌ遅延制御回路１５Ｆに供給する。なお、選択制御信号ＤＣＣＥＮは、図１のコントロールロジック１−１０から供給される。
【００５０】
図３は、図２のデューティ変更検出回路２１の構成の一例を示す図である。図３を参照すると、デューティ変更検出回路２１は、デューティ変更回路１０１と、デューティ検出回路１０２と、制御回路１０３を備えている。
【００５１】
デューティ変更回路１０１は、合成回路１３の出力（ＤＬＬ出力信号）を入力として受け、ＤＬＬ出力信号から、信号ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎを生成し、デューティ検出回路１０２に供給する。デューティ変更回路１０１は、ＤＬＬ出力信号のデューティを変更し、生成した４つの信号ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎでデューティ検出回路１０２を動作させる。このように、本実施例では、デューティの検出前に、デューティ検出回路１０２に入力される信号のデューティを変更している。
【００５２】
制御回路１０３は、制御信号、周波数信号を入力し、プリチャージ信号（ＤＣＣ＿ＰＲＥＢ）、それに対応する停止信号（ＤＣＣ＿ＡＣＴＢ）、及びラッチ信号（ＤＣＣ＿ＬＡＴ）を生成する。制御回路１０３は、デューティ検出回路１０２にバイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｐ／Ｎを供給する。制御信号、周波数信号は、図１のコントロールロジック１−１０から制御回路１０３に供給される。デューティ変更回路１０１は、制御回路１０３から出力される停止信号ＤＣＣ＿ＡＣＴＢをインバータで反転した信号ＤＣＣ＿ＡＣＴを入力し、信号ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎの出力動作が制御される。
【００５３】
デューティ検出回路１０２は、デューティ変更回路１０１から、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎを入力する。またデューティ検出回路１０２は、制御回路１０３から、バイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｐ／Ｎ、プリチャージ信号ＤＣＣ＿ＰＲＥＢ、活性化信号ＤＤＣ＿ＡＣＴＢ、ラッチ信号ＤＣＣ＿ＬＡＴを入力し、デューティを検出する。
【００５４】
本実施例において、デューティ検出回路１０２は、例えば外部信号（ＣＫ）の複数サイクル（例えば８サイクル）に１回の割合でデューティ検出結果を出力する。このため、デューティ検出回路１０２内のノードをプリチャージしておく期間が必要である。デューティ検出回路１０２におけるノードのプリチャージ期間には、デューティ検出回路１０２の入力（デューティ変更回路１０１の出力）ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎを停止する必要がある。制御回路１０３から出力される活性化信号ＤＣＣ＿ＡＣＴＢ（Ｌｏｗでアクティブ）は、デューティ検出回路１０２に入力され、ＤＣＣ＿ＡＣＴＢを反転させたＤＣＣ＿ＡＣＴは、デューティ変更回路１０１に入力される。
【００５５】
選択回路２２は、選択制御信号ＤＣＣＥＮに基づき、デューティ変更検出回路２１の出力信号ＤＣＣと位相検出器（Ｐ／Ｄ）１４Ｆの出力信号ＤＬＵＰ１Ｆの一方を選択する。選択回路２２において、デューティ変更検出回路２１の出力信号ＤＣＣが選択された場合、デューティ変更検出回路２１の出力信号ＤＣＣは、Ｆａｌｌ遅延制御回路１５Ｆを介して、Ｆａｌｌカウンタ１６Ｆに供給される。
【００５６】
図４は、図３のデューティ変更回路１０１の構成の一例を示す図である。図４を参照すると、デューティ変更回路１０１は、
電源ＶＤＤとＶＳＳ間に接続されたＰＭＯＳトランジスタＰＭ１１、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１０と、
ソースが電源ＶＳＳに接続され、ドレインがＮＭＯＳトランジスタＮＭ１０のドレインに接続され、ゲートにデューティ制御信号（Ａ）を受けるＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎと、
電源ＶＤＤとＶＳＳ間に接続されたＰＭＯＳトランジスタＰＭ２０、ＰＭ２１、ＮＭＯＳトランジスタＮＭ２１と、
ソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＭ２０のドレインに接続され、ゲートにデューティ制御信号（Ｂ）を受けるＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎと、
ソースが電源ＶＤＤに接続され、ＰＭＯＳトランジスタＰＭ１１のドレインとＮＭＯＳトランジスタＮＭ１１のドレインの接続点ノードＮＡにゲートが接続されたＰＭＯＳトランジスタＰＭ１２と、
ソースが電源ＶＳＳに接続され、ＮＭＯＳトランジスタＮＭ２１のドレインとＰＭＯＳトランジスタＰＭ２１のドレインの接続ノードＮＢにゲートが接続されたＮＭＯＳトランジスタＮＭ２２と、
を備えている。
【００５７】
複数のデューティ制御信号（Ａ）と複数のデューティ制御信号（Ｂ）は、デューティ補正値（オフセット値）に対応して、それぞれのＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎとＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎに対応付ける。
【００５８】
ＰＭＯＳトランジスタＰＭ１２のドレインとＮＭＯＳトランジスタＮＭ２２のドレインの接続ノードＮＣ（ノードＮＣ）に入力が接続されたインバータＩＮＶ１と、
インバータＩＮＶ１の出力に入力が接続されたインバータＩＮＶ２と、インバータＩＮＶ２の出力とＤＣＣ＿ＡＣＴを入力するＮＡＮＤゲートＮＡＮＤ１と、
ＮＡＮＤ１の出力に入力が接続されたインバータＩＮＶ３と、
インバータＩＮＶ２の出力とＤＣＣ＿ＡＣＴを入力するＮＯＲゲートＮＯＲ１と、
ＮＯＲ１の出力に入力が接続されたインバータＩＮＶ４と、
インバータＩＮＶ１の出力とＤＣＣ＿ＡＣＴを入力するＮＡＮＤゲートＮＡＮＤ２と、
ＮＡＮＤ２の出力に入力が接続されたインバータＩＮＶ５と、
インバータＩＮＶ１の出力とＤＣＣ＿ＡＣＴを入力するＮＯＲゲートＮＯＲ２と、
ＮＯＲ２の出力に入力が接続されたインバータＩＮＶ６と、
を備え、インバータＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６から、ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐがそれぞれ出力される。
【００５９】
ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎのゲートにそれぞれ入力されるデューティ制御信号（Ａ）の値を変えることで、ＰＭＯＳトランジスタＰＭ１２のゲートノードＮＡの立ち下がり時間が可変される。ＤＬＬ出力信号がＨｉｇｈからＬｏｗへの遷移時、インバータＩＮＶ０がＬｏｗからＨｉｇｈへ遷移し、ＮＭＯＳトランジスタＮＭ１０、ＮＭ１１をオン（導通）させ、ＰＭＯＳトランジスタＰＭ１２のゲートノードＮＡを放電してＬｏｗ電位とし、ＰＭＯＳトランジスタＰＭ２１をオンしノードＮＣをＨｉｇｈとするが、ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎのゲートに入力されるデューティ制御信号ＡをすべてＨｉｇｈとした場合、ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎがオンし、ＮＭＯＳトランジスタＮＭ１１のソースをＮＭＯＳトランジスタＮＭ１０のターンオンを待たずして、ＮＭＯＳトランジスタＮＭ１０＿１〜ＮＭ１−ｎにより放電し、ノードＮＡのＬｏｗ電位への立ち下がりを高速化する。これに対して、ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎをすべてオフ（非導通）とした場合、ＮＭＯＳトランジスタＮＭ１１のソースは、ターンオンしたトランジスタＮＭ１０で放電され、ノードＮＡのＬｏｗ電位への立ち下がりは遅れる。
【００６０】
なお、ＤＬＬ出力信号を受けてデューティ値の補正と検出を行なうデューティ変更検出回路２１の各ノードは、デューティの精度を確保する上で非常にセンシティブであり、寄生抵抗、寄生容量等に注意が必要である。この視点で、ノードＮＡには、ＮＭＯＳトランジスタＮＭ１０＿１〜１０＿ｎのドレインを接続せず、ＮＭＯＳトランジスタＮＭ１１のソース抵抗を可変にして放電電流を制御する。後述するノードＮＢとＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎの関係も同様である。
【００６１】
さらに、後段回路（ＩＮＶ１〜６、ＮＡＮＤ１〜２、ＮＯＲ１〜２）も同様であり、デューティ変更回路１０１の後段回路は、補正されたデューティを反映したノードＮＣの波形を忠実に維持した状態でデューティ検出回路１０２へ伝達する。
【００６２】
ＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎのゲートにそれぞれ入力されるデューティ制御信号（Ｂ）の値を変えることで、ＮＭＯＳトランジスタＮＭ２２のゲートノードＮＢの立ち上がり時間が可変される。ＤＬＬ出力信号がＬｏｗからＨｉｇｈへの遷移時、インバータＩＮＶ０がＨｉｇｈからＬｏｗへ遷移し、ＰＭＯＳトランジスタＰＭ２０、ＰＭ２１をオンさせ、ＮＭＯＳトランジスタＮＭ２２のゲートノードＮＢを充電してＨｉｇｈ電位とし、ＮＭＯＳトランジスタＮＭ２２をオンしノードＮＣをＬｏｗとするが、ＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎのゲートに入力されるデューティ制御信号（Ｂ）をすべてＬｏｗとした場合、ＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎがオンし、ＰＭＯＳトランジスタＰＭ２１のソースを、ＰＭＯＳトランジスタＰＭ２０のターンオンを待たずしてＰＭＯＳトランジスタＰＭ２０＿１〜ＰＭ２０＿ｎで充電しノードＮＢのＨｉｇｈ電位への立ち上がりを高速化する。ＰＭＯＳトランジスタＰＭ２０＿１〜２０＿ｎをすべてオフとした場合、ＰＭＯＳトランジスタＰＭ２１のソースは、ターンオンしたトランジスタＰＭ２０で充電され、ノードＮＢのＨｉｇｈ電位への立ち上がりは遅れる。
【００６３】
したがって、デューティ制御信号（Ａ）、（Ｂ）の設定により、ＰＭＯＳトランジスタＰＭ１２とＮＭＯＳトランジスタＮＭ２２のドレインの接続点ＮＣから出力される出力信号波形の立ち上がり、立ち下がり波形が可変されることになり、デューティが変更される。なお、ＤＣＣ＿ＡＣＴがＬｏｗのとき、ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿ＮはＬｏｗに固定され、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＰはＨｉｇｈに固定される。ＤＣＣ＿ＡＣＴがＨｉｇｈのとき、
ＤＣＣ＿ＣＬＫＲ＿ＰとＤＣＣ＿ＣＬＫＲ＿Ｎは、
ＤＬＬ出力の立ち上がりエッジに同期して立ち上がり、Ｈｉｇｈ期間（パルス幅）がＤＬＬクロックのＨｉｇｈ期間に対応したパルス波形とされる。
またＤＣＣ＿ＣＬＫＦ＿ＰとＤＣＣ＿ＣＬＫＦ＿Ｎは、ＤＬＬ出力の立ち下がりエッジに同期して立ち上がり、Ｈｉｇｈ期間（パルス幅）がＤＬＬクロックのＬｏｗ期間に対応したパルス波形とされる。
【００６４】
なお、デューティ制御信号（Ａ）、（Ｂ）は単独でデューティ補正値（オフセット値）を制御することができる。一方、ノードＮＣの波形精度をさらに高めるためにデューティ制御信号（Ａ）、（Ｂ）を組み合わせてもよい。
【００６５】
図５は、図３のデューティ検出回路１０２の一部（前段）の構成の一例を示す図である。デューティ検出回路１０２の後段の構成は図６を参照して後に説明される。
【００６６】
図５を参照すると、デューティ検出回路１０２は、デューティ変更回路の出力信号ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎの信号を受けて、ノードＮ１、ノードＮ２を充放電する。ノードＮ１、Ｎ２の電圧は、それぞれＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦとして出力される。
【００６７】
図５に示すように、
電源ＶＤＤにソースが接続されゲートにバイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｐを入力するＰＭＯＳトランジスタＰＭ３１と、
ＰＭＯＳトランジスタＰＭ３１のドレインにソースが共通接続され、ゲートに信号ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＣＤＤ＿ＣＬＫＦ＿Ｐをそれぞれ入力するＰＭＯＳトランジスタＰＭ３２、ＰＭ３３と、
ＰＭＯＳトランジスタＰＭ３２、ＰＭ３３のドレインにドレインがそれぞれ接続され、ゲートに信号ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｎを入力し、ソースが共通接続されたＮＭＯＳトランジスタＮＭ３２、ＮＭ３３と、
ＮＭＯＳトランジスタＮＭ３２、ＮＭ３３の共通ソースにドレインが接続され、バイアスＤＣＣ＿ＢＩＡＳ＿Ｎをゲートに入力し、ソースが電源ＶＳＳに接続されたＮＭＯＳトランジスタＮＭ３１と、
電源にソースが接続され、ドレインがＮＭＯＳトランジスタＮＭ３２、ＮＭ３３のドレインであるノードＮ１、Ｎ２にそれぞれ接続され、ゲートがプリチャージ信号ＤＣＣ＿ＰＲＥＢに接続されたＰＭＯＳトランジスタＰＭ３４、ＰＭ３５と、
ソースとドレインがノードＮ１、Ｎ２間に接続され、ゲートがＤＣＣ＿ＰＲＥＢに接続されたＰＭＯＳトランジスタＰＭ３６と、を備えている。
【００６８】
デューティ変更回路１０１からの信号ＤＣＣ＿ＣＬＫＲ＿ＰがＨｉｇｈ、ＤＣＣ＿ＣＬＫＲ＿ＮがＬｏｗ、ＤＣＣ＿ＣＬＫＦ＿ＰがＨｉｇｈ、ＤＣＣ＿ＣＬＫＦ＿ＮがＬｏｗのとき、ＰＭＯＳトランジスタＰＭ３２、ＰＭ３３がオフ、ＮＭＯＳトランジスタＮＭ３２、ＮＭ３３がオフとされ、ノードＮ１、Ｎ２（ＰＭ３４−ＰＭ３６によってプリチャージ済み）はフローティング状態となる。即ち、ＰＭ３４とＰＭ３６によって電源電圧へプリチャージされた後の状態において所定時間フローティング状態となる。デューティ変更回路１０１の出力ＤＣＣ＿ＣＬＫＲ＿Ｐ、出力ＤＣＣ＿ＣＬＫＲ＿ＮがともにＨｉｇｈとなることで、Ｒｉｓｅ側出力ＤＣＣ＿ＤＢＲは、予めプリチャージされた所定電圧から放電される。その後、ＤＬＬ出力信号の遷移に対応したデューティ変更回路のＲｉｓｅ側出力ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＮがＬｏｗになり、ＤＣＣ＿ＤＢＲが充電される。以降、これを繰り返していく。
【００６９】
デューティ変更回路１０１からのＦａｌｌ側の出力信号ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＦ＿Ｎも、Ｒｉｓｅ側出力ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎに対して逆相で、前述した放電・充電の繰り返し動作を行い、出力信号ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲの到達電圧が、デューティ検出回路１０２の出力信号となる。出力信号ＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦは、図６を参照して後述される回路で差動増幅されラッチされる。
【００７０】
出力信号ＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦがラッチされ後、ノードＮ１、ノードＮ２はプリチャージ回路（ＰＭ３４−ＰＭ３６）により電源電圧にプリチャージ・イコライズされ、次のデューティ検出（外部信号ＣＫの８サイクルで１回のデューティ検出結果を出力する）のための放電に備える。
【００７１】
デューティ変更回路１０１からのＦａｌｌ側の信号ＤＣＣ＿ＣＬＫＦ＿Ｐ／ＮとＲｉｓｅ側の信号ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎが逆相ということは、
［ＤＣＣ＿ＣＬＫＲ＿Ｐ／ＮによるノードＮ１の放電時間］＝［ＤＣＣ＿ＣＬＫＦ＿Ｐ／ＮによるノードＮ２の充電時間］
といい換えることができる。
【００７２】
つまり、
［ＤＣＣ＿ＣＬＫＲ＿Ｐ／ＮによるノードＮ１の放電時間が長い］＝［ＤＣＣ＿ＣＬＫＦ＿Ｐ／ＮによるノードＮ２の充電時間が長い］
となるので、ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲに関して、
ＤＣＣ＿ＤＢＲはより多く放電され、ＤＣＣ＿ＤＢＦはより多く充電されることになる。
【００７３】
その結果、ＤＣＣ＿ＤＢＦとＤＣＣ＿ＤＢＲの間に電位差（＝ΔＶ）（図７（ｄ）参照）が発生することになる。
【００７４】
ＤＣＣ＿ＤＢＦとＤＣＣ＿ＤＢＲの間の電位差ΔＶが０（ＤＣＣ＿ＤＢＦの電圧＝ＤＣＣ＿ＤＢＲの電圧）の状態が、ＤＬＬ出力信号のデューティ値が５０％であることを意味する。ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＞０の場合（図７（ｄ）参照）、ＤＣＣ＿ＤＢＲがより多く放電され、ＤＣＣ＿ＤＢＦがより多く充電され、ＤＬＬ出力のＨｉｇｈ期間がＤＬＬのＬｏｗ期間よりも短くデューティ値が５０％未満であることを意味する。逆に、ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＜０の場合、ＤＣＣ＿ＤＢＦがより多く放電され、ＤＣＣ＿ＤＢＲがより多く充電され、ＤＬＬ出力のＨｉｇｈ期間がＤＬＬのＬｏｗ期間よりも長くデューティ値が５０％を超えていることを意味する。
【００７５】
よって、デューティ検出回路１０２の入力信号（ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ）のデューティをデューティ変更回路１０１によって変更することで、デューティ検出回路１０２に手を加えず、デューティ検出回路１０２におけるノードＮ１、Ｎ２の高精度な放電特性、充電特性を維持した状態で、デューティを（意図的に）変動させることが可能となる。
【００７６】
なお、デューティ検出回路１０２は、外部信号によらずデューティ値５０％を基準デューティ値とする。本発明は、ＤＬＬ回路の出力（合成回路１３の出力）の波形のデューティをデューティ変更回路１０１によって変更するが、デューティ検出回路１０２は、その変更されたデューティ値を、前記基準デューティ値（５０％）に従って比較検証を行なう。Ｆａｌｌ遅延制御回路１５Ｆが、その比較検証の検出結果（ＤＣＣ）に対応して、可変遅延回路１２、１０Ｆを制御する。その結果、デューティ検出回路１０２の視点としては、前記基準デューティ値となる。よって、ＤＬＬ回路の出力に対して−５％（デューティ値４５％）のオフセットをデューティ検出回路に与えることによって、ＤＬＬ回路の出力は＋５％（デューティ値５５％）の信号を出力する。逆に、＋５％のオフセット値をデューティ検出回路に与えることによって、ＤＬＬ回路の出力は−５％（デューティ値４５％）の信号を出力する。つまり、ＤＬＬの出力信号のデューティ値は、前記基準デューティ値に前記可変させた量を示すデューティのオフセット値（絶対値）を加算または減算したデューティ値である。
【００７７】
以上の通り、本実施例においては、精度、回路特性に影響するデューティ検出回路１０２に手を加えずに、デューティ検出回路１０２に入力される４つの信号を生成する部分にデューティ変更回路１０１を配置し、デューティ検出回路１０２の入力信号（ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ）のデューティを変更する構成としている。
【００７８】
デューティ検出回路１０２において、バイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｐ、ＤＣＣ＿ＢＩＡＳ＿Ｎを受けるトランジスタＰＭ３１、ＮＭ３１は、ノードＮ１、ノードＮ２が、デューティ変更回路１０１からの信号（ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ）にて充電／放電する時間を調整する。制御回路１０３は、コントロールロジック１−１０からの周波数（動作周波数情報）や、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎをゲートに受けるトランジスタの充電／放電能力（電流駆動能力）との兼ね合いで、バイアス信号ＤＣＣ＿ＢＩＡＳ＿Ｐ、ＤＣＣ＿ＢＩＡＳ＿Ｎを生成する。ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎをゲートに受けるトランジスタの充電／放電能力（電流駆動能力）は、デバイス製造時のテストにおいて求めておき、制御回路１０３内の書き込み可能なＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等に記録するようにしてもよい。
【００７９】
本実施例において、デューティの検出は複数クロックサイクル（例えば８サイクル）に１回の割合でデューティ検出結果（ＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦ）を出力する。このため、８サイクル毎に、ノードＮ１、Ｎ２のプリチャージを行う。このとき、ＤＣＣ＿ＡＣＴはＬｏｗとされ、ＤＣＣ＿ＣＬＫＲ＿Ｐ／ＤＣＣ＿ＣＬＫＲ＿ＮはＨｉｇｈ／Ｌｏｗ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／ＤＣＣ＿ＣＬＫＦ＿ＮはＨｉｇｈ／Ｌｏｗとされ、ノードＮ１、Ｎ２はフローティング状態とされる。この状態で、信号ＤＣＣ＿ＰＲＥＢをＬｏｗとして、ノードＮ１、Ｎ２を電源電圧ＶＤＤにプリチャージ・イコライズする。プリチャージ期間（８サイクルのうちの１サイクル）終了後、ＤＣＣ＿ＰＲＥＢをＨｉｇｈとし、ＤＬＬ出力パルスの立ち上がりと、立ち下がりのエッジに応答して、ＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎが出力される。
【００８０】
ＤＣＣ＿ＣＬＫＲ＿ＮがＨｉｇｈの期間、ＮＭＯＳトランジスタＮＭ３２がオン（導通）し、ノードＮ１を放電し、ＤＣＣ＿ＣＬＫＲ＿ＰのＬｏｗの期間、ＰＭＯＳトランジスタＰＭ３２がオンし、ノードＮ１を電源電圧ＶＤＤ側に充電する。ＤＣＣ＿ＣＬＫＦ＿ＮがＨｉｇｈの期間、ＮＭＯＳトランジスタＮＭ３３がオンし、ノードＮ２を放電し、ＤＣＣ＿ＣＬＫＦ＿ＰのＬｏｗの期間、ＰＭＯＳトランジスタＰＭ３３がオンし、ノードＮ２を電源電圧側に充電する。この動作を、ＤＬＬ出力クロックの複数サイクル分行った結果、ＤＣＣ＿ＤＢＲとＤＣＣ＿ＤＢＦの電圧が等しい場合、デューティが５０％となる。ＤＣＣ＿ＤＢＦの方がＤＣＣ＿ＤＢＲよりも低電位のときは、ＤＣＣ＿ＣＬＫＲ＿ＮがＨｉｇｈの期間（ＤＬＬ出力のＨｉｇｈ期間に対応する）がＤＣＣ＿ＣＬＫＦ＿ＮのＨｉｇｈ期間（ＤＬＬ出力のＬｏｗ期間に対応する）よりも長いことになり、ＤＬＬ出力クロックパルスのＨｉｇｈ期間はＬｏｗ期間よりも長い（デューティ５０％より大）。
【００８１】
図６は、図３のデューティ検出回路１０２の一部（後段）の構成の一例を示す図である。デューティ検出回路１０２の前段の構成は図５である。デューティ検出回路１０２の後段の構成は、デューティ検出回路１０２（前段）の２つの出力信号（ＤＣＣ＿ＤＢＦとＤＣＣ＿ＤＢＲ）のどちらが高いレベルであるか否かを判定する判定回路と判定結果をラッチするラッチ回路を備えている。
【００８２】
図６を参照すると、判定回路は、ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲを差動入力する差動対と、差動対の出力をそれぞれ入力に受け、入力と出力を交差接続した二つのインバータ（フリップフロップ）を備え構成される。すなわち、ＤＣＣ＿ＡＣＴＢでオン・オフさせる電流源トランジスタＮＭ４１に共通ソースが接続され、ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲを差動入力する差動対（ＮＭ４２、ＮＭ４３）と、差動対の差動出力と電源ＶＤＤ間に接続され、入力が相手の出力に接続され、出力が相手の入力に接続された２つのインバータ（ＰＭ４１、ＮＭ４４）、（ＰＭ４２、ＮＭ４５）を備え、インバータ（ＰＭ４２、ＮＭ４５）、（ＰＭ４１、ＮＭ４４）の出力ノードＮ＿１、Ｎ＿２をプリチャージ・イコライズする回路（ＰＭ４３、ＰＭ４４、ＰＭ４５）と、出力ノードＮ＿１、Ｎ＿２にそれぞれ接続されたインバータ（反転バッファ）ＩＮＶ＿１とＩＮＶ＿２を備えている。
【００８３】
よりし詳しくは、ソースがＶＳＳに接続され、ゲートにＤＣＣ＿ＡＣＴＢを入力するＮＭＯＳトランジスタＮＭ４１と、
共通接続されたソースがＮＭＯＳトランジスタＮＭ４１のドレインに接続され、ゲートに、信号ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲを入力するＮＭＯＳトランジスタＮＭ４２、ＮＭ４３と、
ＮＭＯＳトランジスタＮＭ４２、ＮＭ４３のドレインにソースがそれぞれ接続されたＮＭＯＳトランジスタＮＭ４４、ＮＭ４５と、
ソースが電源ＶＤＤに接続されドレインがＮＭＯＳトランジスタＮＭ４４、ＮＭ４５のドレインに接続され、ゲートがＮＭＯＳトランジスタＮＭ４４、ＮＭ４５のゲートにそれぞれ接続されたＰＭＯＳトランジスタＰＭ４１、ＰＭ４２と、
ソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＰＭ４１、ＰＭ４２のドレインノードＮ＿２、Ｎ＿１にそれぞれ接続され、共通接続されたゲートがＤＣＣ＿ＡＣＴＢに接続されたＰＭＯＳトランジスタＰＭ４３、ＰＭ４４と、
ＰＭＯＳトランジスタＭ４１、ＰＭ４２のドレインノードＮ＿１、Ｎ＿２間に接続されゲートがＤＣＣ＿ＡＣＴＢに接続されたＰＭＯＳトランジスタＰＭ４５と、
ノードＮ＿１、Ｎ＿２に入力がそれぞれ接続されたインバータＩＮＶ＿１、ＩＮＶ＿２と、
を備え、インバータＩＮＶ＿１の出力はラッチ（Ｌａｔｃｈ）のデータ端子に入力されている。インバータＩＮＶ＿２の出力はオープンとされる。
【００８４】
ラッチ（Ｌａｔｃｈ）は、ラッチ信号ＤＣＣ＿ＬＡＴがＨｉｇｈのとき、制御回路での判定結果（インバータＩＮＶ１＿１の出力）をＤＣＣとして出力する。
【００８５】
ＤＣＣ＿ＡＣＴＢがＬｏｗのとき、ＮＭＯＳトランジスタＮＭ４１はオフし、ＰＭＯＳトランジスタＰＭ４２、ＰＭ４３、ＰＭ３５がオンし、ノードＮ＿１、Ｎ＿２を電源電圧ＶＤＤにプリチャージ・イコライズする。
【００８６】
ＤＣＣ＿ＡＣＴＢがＨｉｇｈのとき、ＮＭＯＳトランジスタＮＭ４１はオンし、ＰＭＯＳトランジスタＰＭ４３、ＰＭ４４、ＰＭ４５はオフする。
【００８７】
ＤＣＣ＿ＤＢＦ、ＤＣＣ＿ＤＢＲを差動入力する差動対（ＮＭ４２、ＮＭ４３）において、ＤＣＣ＿ＤＢＦがＤＣＣ＿ＤＢＲよりも高電位のとき（ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＞０）、ＮＭＯＳトランジスタＮＭ４２のドレイン電流は、ＮＭＯＳトランジスタＮＭ４３のドレイン電流よりも大となる。ＮＭＯＳトランジスタＮＭ４４、ＮＭ４５のゲートは電源電圧ＶＤＤにプリチャージされているため、ＮＭＯＳトランジスタＮＭ４４、ＮＭ４５はともにオン（導通）状態とされている。この状態で、ノードＮ＿２がノードＮ＿１よりも大きな電流で放電される結果、ノードＮ＿２の電圧が、電源電圧ＶＤＤ−ＰＭＯＳトランジスタＰＭ４２の閾値電圧以下になると、ＰＭＯＳトランジスタＰＭ４２がオンし、ノードＮ＿２の電圧（＝ＮＭＯＳトランジスタＮＭ４５のゲート電位）がＮＭＯＳトランジスタＮＭ４５のソース電圧＋閾値電圧以下になると、ＮＭＯＳトランジスタＮＭ４５がオフし、ノードＮ＿１の放電は停止し、オン状態のＰＭＯＳトランジスタＰＭ４２によってＨｉｇｈ状態に保持され、インバータＩＮＶ＿１の出力はＬｏｗとなる。また、ノードＮ＿１のＨｉｇｈをゲートに受けるＮＭＯＳトランジスタＮＭ４４はオンし、ＰＭＯＳトランジスタＰＭ４１はオフ（非導通）し、この結果、ノードＮ＿２はＬｏｗ状態とされる。
【００８８】
一方、差動対（ＮＭ４２、ＮＭ４３）において、ＤＣＣ＿ＤＢＦがＤＣＣ＿ＤＢＲよりも低電位のとき（ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＜０）、ＮＭＯＳトランジスタＮＭ４３のドレイン電流はＮＭＯＳトランジスタＮＭ４２のドレイン電流よりも大となる。ＮＭＯＳトランジスタＮＭ４４、ＮＭ４５のゲートはＨｉｇｈ電位にプリチャージされているため、ＮＭＯＳトランジスタＮＭ４４、ＮＭ４５はともにオン状態とされる。ノードＮ＿１がノードＮ＿２よりも大きな電流で放電され、ノードＮ＿１の電圧が電源電圧ＶＤＤ−ＰＭＯＳトランジスタＰＭ４１の閾値電圧以下になると、ＰＭＯＳトランジスタＰＭ４１がオンし、ノードＮ＿１の電圧（＝ＮＭＯＳトランジスタＮＭ４４のゲート電位）がＮＭＯＳトランジスタＮＭ４４のソース電圧＋閾値電圧以下になると、ＮＭＯＳトランジスタＮＭ４４がオフし、ノードＮ＿２はＨｉｇｈ状態に保持され、ノードＮ＿２のＨｉｇｈをゲートに受けるＮＭＯＳトランジスタＮＭ４５はオン、ＰＭＯＳトランジスタＰＭ４２はオフであり、ノードＮ＿１はＬｏｗ状態とされ、インバータＩＮＶ＿１の出力はＨｉｇｈとなる。
【００８９】
前述したように、ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＝０がデューティ５０％に対応し、デューティ検出回路１０２においては、図６の判定回路が、検出されたＤＬＬ出力信号のデューティが５０％より大きいか小さいか（ΔＶ＝ＤＣＣ＿ＤＢＦ−ＤＣＣ＿ＤＢＲ＞０、又は、ΔＶ＜０）の結果を、２値論理信号ＤＣＣとして、選択回路２２に出力する。
【００９０】
検出されたＤＬＬ出力信号のデューティが５０％より大の場合（ＤＣＣ＿ＤＢＦ＜ＤＣＣ＿ＤＢＲ）、判定回路の出力はＨｉｇｈ、検出されたＤＬＬ出力信号のデューティが５０％より小の場合、判定回路の出力はＬｏｗとなる。
【００９１】
ラッチ回路（Ｌａｔｃｈ）は、ラッチ信号ＤＣＣ＿ＬＡＴがＨｉｇｈのとき、判定回路の出力信号を選択回路２２へスルーで出力し、ラッチ信号ＤＣＣ＿ＬＡＴがＬｏｗのときは、ラッチ信号ＤＣＣ＿ＬＡＴがＨｉｇｈからＬｏｗへ遷移する時の判定回路の出力信号を保持出力し、次の外部信号（ＣＫ）の８サイクルに対して、１回のデューティ検出結果ＤＣＣを出力するまで、前サイクルの判定回路の出力信号ＤＣＣで、遅延制御回路１５Ｆを制御する。
【００９２】
特に制限されないが、本実施例において、デューティ検出回路１０２の出力信号ＤＣＣは、ＤＬＬ出力信号のデューティが５０％より大の場合、Ｈｉｇｈ、検出されたＤＬＬ出力信号のデューティが５０％より小の場合、判定回路の出力はＬｏｗとなる。
【００９３】
図７は、図５を参照して説明したデューティ検出回路１０２の前段の動作を説明するタイミング波形図である。（ａ）はＤＬＬ出力、（ｂ）はＤＣＣ＿ＣＬＫＦ＿Ｐ／Ｎ、（ｃ）はＤＣＣ＿ＣＬＫＲ＿Ｐ／Ｎ、（ｄ）はＤＣＣ＿ＤＢＲ／ＤＣＣ＿ＤＢＦ、（ｅ）はＤＣＣ＿ＬＡＴ、ＤＣＣ＿ＰＲＥＢの電圧波形である。
【００９４】
図７（ａ）のＤＬＬ出力パルスの立ち下がりエッジに応答して、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＦ＿Ｎを生成、ＤＬＬ出力パルスの立ち上がりエッジに応答して、ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎを生成する。
【００９５】
前述したように８クロックサイクルあたり１回デューティの検出が行われ、ＤＣＣ＿ＡＣＴをＬｏｗとして、ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿ＮをＬｏｗ、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＰをＨｉｇｈとし、ノードＮ＿１、Ｎ＿２をフローティング状態とし、ＤＣＣ＿ＰＲＥＢをＬｏｗとして、ＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦを所定電圧（電源電圧ＶＤＤ）にプリチャージする（プリチャージ期間）。
【００９６】
つづいて、ＤＣＣ＿ＡＣＴをＨｉｇｈとしてデューティ検出動作が行われる。ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＦ＿ＮのＨｉｇｈ期間中でＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦが放電され、ＤＣＣ＿ＣＬＫＲ＿Ｐ、ＤＣＣ＿ＣＬＫＦ＿ＰのＬｏｗ期間中でＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦが充電される。特に制限されないが、この動作を、４サイクル繰り返したのち、６サイクル目で、ＤＣＣ＿ＡＣＴをＬｏｗとして、ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿ＰをＬｏｗ、Ｈｉｇｈとし、半サイクル後、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＰをＨｉｇｈ、Ｌｏｗとし、ノードＮ＿１、Ｎ＿２をフローティング状態とする。ＤＣＣ＿ＤＢＲとＤＣＣ＿ＤＢＦの差電圧を判定回路で判定し、８サイクル目に判定回路での判定出力をＤＣＣ＿ＬＡＴに従って出力する。
【００９７】
図８は、図２及び図３の選択回路２２の構成を模式的に示す図である。選択回路２２は、デューティ変更検出回路２１の出力ＤＣＣと、位相検出器（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ ；Ｐ／Ｄ）１４Ｆの出力ＤＬＵＰ１Ｆとを入力し、選択制御信号ＤＣＣＥＮにより一方を選択する。選択回路２２の出力は、Ｒｉｓｅ制御用の遅延制御回路１５Ｒ又はＦａｌｌ制御用の遅延制御回路１５Ｆのいずれか一方へ送られる。
【００９８】
本実施例において、デューティ変更検出回路２１にて、ＤＬＬ出力信号のデューティ値が５０％より大きい場合、Ｈｉｇｈ、小さい場合をＬｏｗ信号としているため、デューティ変更検出回路２１の出力（ＤＣＣ）は、位相検出器（Ｐ／Ｄ）からの信号（ＤＬＵＰ１Ｆ；位相が進んでいるか遅れているかを示す信号）と同じ意味を持っている。すなわち、選択回路２２の出力ＤＬＵＰ１ＤＦは、デューティ変更検出回路２１の出力ＤＣＣを用いるときも、位相検出器１４Ｆの出力ＤＬＵＰ１Ｆを用いるときも、同じ意味（＝可変遅延回路の遅延時間を調整する）の信号として扱うことができる。より具体的には、デューティ変更検出回路２１の出力ＤＣＣがＨｉｇｈのとき、ＤＬＬ出力信号のデューティが５０％より大であることを意味している。また、位相検出器１４Ｆの出力ＤＬＵＰ１ＦがＨｉｇｈのとき、ＤＬＬ出力信号の立ち上がりの位相が外部クロックＣＫの立ち上がりよりも遅れていることを表しているものとする。選択回路２２の出力ＤＬＵＰ１ＤＦは、出力ＤＣＣ、ＤＬＵＰ１Ｆのいずれが選択されてもＨｉｇｈとなり、Ｆａｌｌ遅延制御回路１５Ｆを介してカウンタを制御し、可変遅延回路１２、可変遅延回路１０Ｆにおいて立ち下がりのタイミングを早める制御が行われ、結果として、デューティ値を小さくすることになる。
【００９９】
なお、図２の構成において、選択回路２２は、デューティ変更検出回路２１と共に外部クロックのＦａｌｌ側に配置されており、外部クロックに対する位相の調整（ロック）は、Ｒｉｓｅ側で行い、デューティの変更はＦａｌｌ側で行う構成とされる。選択回路、デューティ変更検出回路をＲｉｓｅ側に備え、外部クロックに対する位相の調整（ロック）は、Ｆａｌｌ側で行い、デューティの変更はＲｉｓｅ側で行う構成としてもよいし、デューティ変更検出回路は、Ｒｉｓｅ／Ｆａｌｌの両側に配置するようにしてもよい。
【０１００】
本発明の一つの応用例を以下に示す。本実施例において、外部信号（ＣＫ）（デューティ値＝５５％）が入力され、メモリの外部インタフェース（Ｉ／Ｆ）の信号のデューティを５５％とする場合、従来のデューティ検出回路では、デューティ値５０％に補正する（ＤＬＬ出力もデューティ値５０％になる）ことになる。
【０１０１】
これに対して、本発明においては、デューティ制御信号のデューティ値が、５０％―（外部信号ＣＫのデューティ値―５０％）に設定される。即ち、４５％に設定される。デューティ変更回路１０１は、デューティ値＝４５％のＤＣＣ＿ＣＬＫＦ＿Ｎ／Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎ／Ｐを生成し、デューティ検出回路１０２に出力する。
【０１０２】
デューティ値＝５０％を目標に検出するデューティ検出回路１０２では、ＤＣＣ＿ＤＢＲとＤＣＣ＿ＤＢＦを比較し、−５％の比較結果をラッチ出力する。Ｆａｌｌ遅延制御回路（Ｆａｌｌ Ｃｏｎｔｒｏｌ）１５Ｆは、−５％を補正すべく、可変遅延回路１２、１０Ｆを制御する。この結果、ＤＬＬ回路の出力である合成回路１３は、デューティ値５５％の出力を行なう。これらの構成回路の作用により、デューティ検出回路１０２は、合成回路１３のＤＬＬ出力信号（デューティ値＝５５％）をデューティ変更回路１０１に入力されるデューティ制御信号のオフセット値（−５％）により、デューティ値５０％と認識し、ＤＬＬ出力信号はデューティ値５５％で出力されることになる。これは、メモリの外部インタフェース（Ｉ／Ｆ）の信号のデューティを、外部信号（ＣＫ）のデューティ値と合致させるＤＬＬ出力信号である。
【０１０３】
なお、前述のように本発明のデューティ値の制御は、外部信号によらずデューティ値５０％を基準デューティ値とする事に注意が必要である。
【０１０４】
顧客がモードレジスタ（図１の１−５）等に、デューティ制御信号のデューティ補正値（オフセット値）を予め設定しておくことで、顧客のシステム上でメモリデバイスのＩ／ＯインタフェースはＤＬＬ出力（デューティ値＝５５％）で動作する。
【０１０５】
また、メモリベンダのテスト時に、デューティ制御信号（図４参照）を可変にすることで、デューティ検出回路の外部信号に対する製造上の特性バラツキを補正することができる。この場合、補正値は、メモリデバイス内のＲＯＭ等に記憶される。
【０１０６】
本実施例において、外部信号（ＣＫ）のデューティにかかわらず、メモリの外部インタフェース（Ｉ／Ｆ）の信号をデューティ値５５％とする場合、デューティ制御信号のデューティ補正値を４５％に設定すると、ＤＬＬ出力はデューティ値５５％になり、メモリデバイスのＩ／Ｏインタフェースはデューティ値５５％で動作する。
【０１０７】
本発明の更なる応用例を以下に示す。
【０１０８】
本発明は、メモリシステムまたはメモリモジュール等のメモリコントローラとメモリデバイス間の信号伝送路の問題も解決することができる。例えば、顧客が外部信号（デューティ値＝６０％）を出力するのにもかかわらず、顧客のシステム上でメモリデバイスの入力ポイント（メモリ外部端子）で外部信号（デューティ値＝５５％）となってしまう場合、言い換えれば、メモリデバイスが備える外部端子である外部信号（ＣＫ）がデューティ値＝５５％で入力され、メモリの外部インタフェース（Ｉ／Ｆ）の信号のデューティ値を６０％とする場合である。この場合、メモリデバイスは、デューティ検出回路１０２において、外部信号のデューティ値（５５％）をそのままＤＬＬのデューティとして出力するという条件の場合に相当する。
【０１０９】
これを解決するには、デューティ変更回路１０１のデューティ制御信号を５５％に設定することにより、メモリデバイス内のＤＬＬ出力は、デューティ値＝６０％となる。即ち、メモリデバイスのＩ／Ｏインタフェースの信号は、デューティ値＝６０％で動作し、メモリシステムのメモリコントローラが期待するデューティ値（６０％）の期待値にマッチングさせることができる。
【０１１０】
前記デューティ補正値（オフセット値）は、メモリデバイス内に備えるモードレジスタ等に格納し、そのレジスタ値をメモリコントローラ等が指示することで、前記信号伝送路の問題をクリアできるメモリシステム、メモリモジュール等が実現できる。なお、それらが複数のメモリデバイスを備える場合、信号伝送路にそれぞれ位置付けられるメモリデバイス毎に、前記モードレジスタ値を変更することによって、前記デューティ補正値（オフセット値）を個別に設定できることは言うまでもない。
【０１１１】
上記した本実施例によれば、特許文献１のような、可変遅延回路（ＶＤＬ）の帰還ループとデューティ調整回路（ＣＤＣ）の帰還ループの２つのルートを具備することは不要とされ、冗長回路を不要とし、回路規模の増大を回避している。
【０１１２】
以上本発明の各種実施例を説明したが、本発明は上記実施例の構成に限定されるものでなく、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１３】
例えば、デューティ変更回路１０１（図４）が出力する４つの信号（ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿Ｐ）は、簡素に２つの信号（ＤＣＣ＿ＣＬＫＦ＿ＮＰ、ＤＣＣ＿ＣＬＫＲ＿ＮＰ）に置き換えることができる。
【０１１４】
例えば、バイアス電圧ＤＣＣ＿ＢＩＡＳをプリチャージ信号ＤＣＣ＿ＰＲＥＢにも同期する論理とすることによって、前記２つの信号に簡略化できる。この場合、デューティ変更回路１０１（図４）におけるＮＡＮＤ１、ＮＡＮＤ２、ＮＯＲ１、ＮＯＲ２、ＩＮＶ３〜６は不要である。
【０１１５】
さらに、例えば、デューティ検出回路１０２の前段（図５）において、ＰＭＯＳトランジスタＰＭ３１とＮＭＯＳトランジスタＮＭ３１のいずれか一方のみを備えた構成とすることも可能である。
【０１１６】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１７】
上記実施形態では、本発明をメモリ装置に適用した場合を例に説明したが、本願はＣＰＵ、ＭＣＵ，ＤＳＰ等の半導体装置に含まれるＤＬＬ回路を含む装置全般に適用できることは言うまでもない。また、本発明は、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等に含まれるＤＬＬ回路を搭載した半導体装置に適用できる。更に、この装置を適用したシステムにも効果をもたらす。
【０１１８】
また、トランジスタは、ＭＯＳトランジスタに限定されず、他の種類の電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ； ＦＥＴ）、例えば、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１１９】
＜別の実施例＞
次に本発明の別の実施例を説明する。図９は、本発明の別の実施例のデューティ変更検出回路（ＤＣＣ）のデューティ変更回路（図３の１０１）の構成を示す。
【０１２０】
図９に示すように、本実施例のデューティ変更回路は、図４のデューティ変更回路の左半分相当が削除され、右半分相当の回路からなる。図９に示すように、ＤＬＬ出力信号はインバータＩＮＶ２に入力され、ＮＡＮＤ回路ＮＡＮＤ１、インバータＩＮＶ３からＤＣＣ＿ＣＬＫＦ＿Ｎ、ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ４からＤＣＣ＿ＣＬＫＦ＿Ｐが生成され、ＤＬＬ出力信号を入力するＮＡＮＤ回路ＮＡＮＤ２、インバータＩＮＶ５を介してＤＣＣ＿ＣＬＫＲ＿Ｎが生成され、ＤＬＬ出力信号を入力するＮＯＲ回路ＮＯＲ２、インバータＩＮＶ６を介してＤＣＣ＿ＣＬＫＲ＿Ｐが生成される。ＤＣＣ＿ＡＣＴがＬｏｗのとき、ＤＣＣ＿ＣＬＫＦ＿Ｎ、ＤＣＣ＿ＣＬＫＲ＿ＮはＬｏｗに固定され、ＤＣＣ＿ＣＬＫＦ＿Ｐ、ＤＣＣ＿ＣＬＫＲ＿ＰはＨｉｇｈに固定される。
【０１２１】
ＤＣＣ＿ＡＣＴがＨｉｇｈのとき、ＤＣＣ＿ＣＬＫＲ＿ＰとＤＣＣ＿ＣＬＫＲ＿Ｎは、ＤＬＬ出力信号の立ち上がりエッジに同期してＨｉｇｈに立ち上がり、ＤＬＬ出力信号の立ち下がりエッジに同期してＬｏｗに立ち下がり、ＤＣＣ＿ＣＬＫＲ＿ＰとＤＣＣ＿ＣＬＫＲ＿ＮのＨｉｇｈ期間（パルス幅）は、ＤＬＬ出力信号（出力クロック）のＨｉｇｈ期間に対応したパルス波形とされる（図７の（ｃ）参照）。またＤＣＣ＿ＡＣＴがＨｉｇｈのとき、ＤＣＣ＿ＣＬＫＦ＿ＰとＤＣＣ＿ＣＬＫＦ＿Ｎは、ＤＬＬ出力信号の立ち下がりエッジに同期してＨｉｇｈに立ち上がり、ＤＬＬ出力信号の立ち上がりエッジに同期してＬｏｗに立ち上がり、ＤＣＣ＿ＣＬＫＦ＿ＰとＤＣＣ＿ＣＬＫＦ＿ＮのＨｉｇｈ期間（パルス幅）は、ＤＬＬ出力信号（出力クロック）のＬｏｗ期間に対応したパルス波形とされる（図７の（ｂ）参照）。
【０１２２】
図１０は、本実施例のデューティ検出回路（図３の１０２）の構成を示す図である。本実施例においては、デューティ検出回路において、ＤＬＬ出力信号のデューティ検出に用いる容量の容量値（サイズ）を変更することで、ＤＬＬ出力信号のデューティの変更を可能としている。
【０１２３】
図１０を参照すると、本実施例のデューティ検出回路は、ＤＬＬ出力信号と同相の信号のＤＣＣ＿ＣＬＫＲ＿ＮのＨｉｇｈ期間に導通し、予め電源電位ＶＤＤにリセットされているノードＤＣＣ＿ＤＢＲをＧＮＤ側に放電するＮＭＯＳトランジスタＮＭ３２（第１の放電素子）と、ＤＬＬ出力信号と逆相の信号ＤＣＣ＿ＣＬＫＦ＿ＮのＨｉｇｈ期間に導通し、予め電源電位ＶＤＤにリセットされているノードＤＣＣ＿ＤＢＦをＧＮＤ側に放電するＮＭＯＳトランジスタＮＭ３３（第２の放電素子）と、ノードＤＣＣ＿ＤＢＲに接続される容量素子（Ｃｒ、Ｃｒ１、ただし、容量値はＣｒ＞Ｃｒ１）と、ノードＤＣＣ＿ＤＢＦに接続される容量素子（Ｃｆ、Ｃｆ１、ただし、容量値はＣｆ＞Ｃｆ１）を備えている。
【０１２４】
本実施例においては、ノードＤＣＣ＿ＤＢＲに接続される容量の容量値、ノードＤＣＣ＿ＤＢＦに接続される容量の容量値を可変させることで、ＤＬＬ出力信号のデューティの変更を可能としている。
【０１２５】
本実施例のデューティ検出回路は、さらに、ＤＬＬ出力信号と同相の信号ＤＣＣ＿ＣＬＫＲ＿ＰのＬｏｗ期間に導通し、ノードＤＣＣ＿ＤＢＲを電源側から充電するＰＭＯＳトランジスタＰＭ３２（第１の充電素子）と、ＤＬＬ出力信号と逆相の信号ＤＣＣ＿ＣＬＫＦ＿ＰのＬｏｗ期間に導通し、ノードＤＣＣ＿ＤＢＦを充電するＰＭＯＳトランジスタＰＭ３３（第２の充電素子）とを備えている。
【０１２６】
例えばＤＬＬ出力信号と同相の信号ＤＣＣ＿ＣＬＫＲ＿Ｎのデューティが５０％よりも少ない場合、ＤＬＬ出力信号と同相の信号ＤＣＣ＿ＣＬＫＲ＿ＮのＨｉｇｈパルスの立ち下がりエッジを遅らせるため、ノードＤＣＣ＿ＤＢＲに容量素子Ｃｒ、Ｃｒ１を接続し、ノードＤＣＣ＿ＤＢＦには容量素子Ｃｆのみを接続する。
【０１２７】
本実施例において、容量Ｃｒ、Ｃｒ１、Ｃｆ、Ｃｆ１はいずれもＭＯＳ容量（ＭＯＳキャパシタ）で構成される。
【０１２８】
なお、図１０において、制御回路１０３（図３参照）からのバイアス電圧ＤＣＣ＿ＢＩＡＳ＿Ｎ、ＤＣＣ＿ＢＩＡＳ＿Ｐをそれぞれゲートに受けるＭＯＳトランジスタＮＭ３１、ＰＭ３１、制御回路１０３（図３参照）からの制御信号ＤＣＣ＿ＰＲＥＢをゲートに受け、制御信号ＤＣＣ＿ＰＲＥＢがＬｏｗのとき導通し、ノードＤＣＣ＿ＤＢＲ、ノードＤＣＣ＿ＤＢＦを電源電位にリセットし、イコライズするＰＭＯＳトランジスタＰＭ３４、ＰＭ３５、ＰＭ３６は、いずれも、図５の回路と同一であるため、説明は省略する。
【０１２９】
図４、図５に示した前記実施例では、デューティ検出回路１０２へ入力する信号をデューティ変更回路１０１で調整している。これに対して、図９、図１０に示す本実施例のデューティ変更検出回路（ＤＣＣ）では、ＤＬＬ出力信号のデューティの検出（認識）に用いられる容量の容量値を変更することで、デューティの変更・調整を行っていることが前記実施例と相違している。
【０１３０】
以下に、容量の変更によるデューティ変更検出回路（ＤＣＣ）について説明する。前述したように、ＤＣＣは、ＤＬＬ出力信号のデューティを調整する。一般に調整済みデューティを５０％とした場合、各種のバラツキ等により５０％以外の値を取る場合ある。図１１乃至図１４は、ＤＬＬ等で多用されるＭＯＳ容量（ＭＯＳＣＡＰ）を利用したＤＣＣの動作を説明するための図である。
【０１３１】
図１１において、入力信号のデューティは５０％ではない（３０％）。ＤＣＣおよびＤＣＣ前段に用意されたサーボ回路にて、入力信号に同相の内部同相信号（ＲＣＬＫ）と、逆相の内部逆相信号（ＦＣＬＫ）を生成する。図１４に、ＤＣＣおよびＤＬＬ全体の構成の模式図にて示す。内部同相信号（ＲＣＬＫ）のデューティは３０％であり、内部逆相信号（ＦＣＬＫ）のデューティは７０％であり、内部同相信号（ＲＣＬＫ）のデューティと逆転している（７０％＝１００％−３０％）。
【０１３２】
図１２において、ＲＣＬＫ、ＦＣＬＫのそれぞれに同電位にチャージされた同一の容量値の容量（キャパシタ）Ｃｒ、Ｃｆを用意する。なお、集積回路内で容量成分を利用する場合、一般に、ＭＯＳ容量（ＭＯＳＣＡＰ）が用いられる。ＲＣＬＫ（内部同相信号）、ＦＣＬＫ（内部逆相信号）に対してそれぞれ用意されたＭＯＳ容量Ｃｒ、Ｃｆは、予め所定の同電位にプリリセットされており、ＲＣＬＫ、ＦＣＬＫがＨｉｇｈのとき、ＮＭＯＳトランジスタＭＮ１、ＭＮ２がそれぞれ導通して、電荷をＧＮＤ側に引き抜き、ＲＣＬＫ、ＦＣＬＫがＨｉｇｈ期間の時間幅（＝デューティ）に応じて、それぞれ電位が降下する。そして、電位比較回路２１０において電位降下後の容量Ｃｒ、Ｃｆの端子電圧を比較することで、ＲＣＬＫ、ＦＣＬＫのデューティの比較が可能である（ＲＣＬＫ、ＦＣＬＫのうち、Ｈｉｇｈ期間の長い方が、より低電位となる）。
【０１３３】
そして、電位比較回路２１０において低電位側と検出された内部信号（ＲＣＬＫ又はＦＣＬＫ）のデューティが長くなるように、図１４の出力信号ＲＩＳＥエッジ生成部２００のカウンタ回路２０１（図２のＲｉｓｅ Ｃｏｕｎｔｅｒ １６Ｒに対応）又は出力信号ＦＡＬＬエッジ生成部２０８のカウンタ回路２０２（図２のＦａｌｌ Ｃｏｕｎｔｅｒ １６Ｆに対応）を調整することで、デューティは常に５０％付近に調整され続ける。デューティが短い側の内部信号の立ち下がりエッジ（Ｆａｌｌエッジ）を遅延させることで、ＤＬＬ出力信号のデューティは５０％付近に近づく。
【０１３４】
図１３において、図１２の電位比較回路２１０での比較結果に基づき、ＲＣＬＫ（内部同相信号）の立ち下がりエッジ（Ｆａｌｌエッジ）の遅延を増加させ、ＦＣＬＫ（内部逆相信号）の立ち上がりエッジ（Ｒｉｓｅエッジ）の遅延を増加させる。なお、ＲＣＬＫ（内部同相信号）はほぼ出力信号に等しい。デューティ調整の結果、ＤＬＬ出力信号のデューティは５０％となる。デューティが５０％となった後も、内部同相信号のデューティが５０％を超えた場合、ＲＣＬＫ（内部同相信号）の立ち下がりエッジ（Ｆａｌｌエッジ）の遅延を減少させる。その結果、ＲＣＬＫ（内部同相信号）のデューティは５０％に調整され続ける。
【０１３５】
図１４に示した構成のＤＬＬ（ＤＣＣを備えたＤＬＬ）では、ＲＩＳＥエッジ側カウンタ回路２０１、ＦＡＬＬエッジ側カウンタ回路２０２は独立しており、ＤＣＣ２０７では、ディレイライン２０５の出力信号（≒内部同相信号）の同相信号と逆相信号をモニタしている。出力信号の逆相信号はサーボ回路２０６で生成される。特に制限されないが、出力信号ＦＡＬＬエッジ生成部２０８のカウンタ回路２０２を、ＤＣＣ２０７の出力信号で制御し、出力信号（遅延増加済み信号）の１サイクルの中央に（デューティ＝５０％）、ＦＡＬＬエッジが得られるように調整される。ＭＯＳ容量によるＤＣＣの信号補正の精度は、以下により左右される。
【０１３６】
（ａ）電位比較回路２１０が比較対象電位Ｖｆ、Ｖｒを公平に比較できること、
【０１３７】
（ｂ）ＲＣＬＫ、ＦＣＬＫ間での充電済みキャパシタ特性の一致度合い（同等であること）。
【０１３８】
（ｃ）ＤＣＣへの入力信号のデューティが、ＤＬＬ出力信号のデューティと同一であること。
【０１３９】
上記（ａ）〜（ｃ）の各条件を満たさない場合に、出力信号のデューティは５０％から外れる。なお、（ａ）〜（ｃ）を妨げる不具合として、例えば以下の例がある。
【０１４０】
（ａ）電位比較回路２１０のアナログ特性が、比較される２信号のいずれかを高めに検出する。これは、電位比較回路２１０がアナログ回路で構成されることに由来する（オフセット）。アナログ回路は、半導体製造時のプロセスばらつきの影響を受けやすい。そのため、異なるサンプルの間では、一定のばらつきが示される。
【０１４１】
（ｂ）ＤＣＣ内のＭＯＳ容量〜電位比較回路２１０間の時定数が、ＲＣＬＫ、ＦＣＬＫ間で差を持つ。ＲＣＬＫ、ＦＣＬＫ向けのキャパシタのサイズが異なる場合、製造時に発生する位置的な膜圧ばらつき等が原因となり、ＲＣＬＫ、ＦＣＬＫ間の容量が異なる場合が該当する。
【０１４２】
（ｃ）ＤＣＣへの入力信号が、補正前のＤＬＬ信号出力デューティと異なっている。例えばＤＣＣ補正前の段階で、ＤＣＣへの入力信号デューティが４３％であり、ＤＬＬ出力信号デューティが４５％であったと仮定する。ＤＣＣにて、５０％への調整（＋７ポイント：１ポイントは遅延単位）を実施することにより、ＤＬＬ出力信号デューティも５２％（＋７ポイント）となる。
【０１４３】
例えば図１６に示すように、ＤＣＣによるデューティ調整を実施したものの、出力信号のデューティが５０％と異なった値、例えば４８％（ＦＡＬＬエッジがやや前進気味）となってしまったとする。この場合、本実施例においては、ＲＣＬＫ（内部同相信号）のＦａｌｌエッジ出力タイミングを意図的に遅延ですることで、デューティの調整が可能となる。
【０１４４】
本実施例によれば、図１７に模式的に示すように、ＲＣＬＫ側の容量Ｃｒの値を増加させる。ＲＣＬＫ側の全体の容量をＣｒ＋Ｃｒ１とする。ＦＣＬＫ側の容量はＣｆのままとする。この結果、電位比較回路２１０において、Ｖｆ＝Ｖｒと判断するＲＣＬＫ、ＦＣＬＫの比率（Ｈｉｇｈ期間の時間幅の比）が変わる。すなわち、ＲＣＬＫのＨｉｇｈ期間の幅をやや長めにした場合、Ｖｆ＝Ｖｒとなる。
【０１４５】
図１０、図１７に示すように、本実施例においては、未使用のＭＯＳ容量Ｃｒ１を用意しておき、デューティの状況によって、未使用のＭＯＳ容量Ｃｒ１の適用の有無を決定する。Ｃｆについても、同様に、Ｃｆ１を用意しておく。出力信号のデューティが５０％でなく例えば５２％（例えば同相信号のＲＩＳＥエッジが前進気味）となってしまったとする。この場合、ＦＣＬＫ側全体の容量をＣｆ＋Ｃｆ１とする。ＲＣＬＫ側はＣｒのままとする。この結果、電位比較回路２１０において、Ｖｆ＝Ｖｒと判断するＲＣＬＫ、ＦＣＬＫの比率（Ｈｉｇｈ期間の時間幅の比）が変わる。すなわち、ＦＣＬＫのＨｉｇｈ期間の幅をやや長めにした場合（したがってＲＣＬＫのＨｉｇｈ期間を短くする）、Ｖｆ＝Ｖｒとなる。
【０１４６】
図１８は、図５に示したデューティ検出回路に、本実施例を適用した回路構成を示す図である。図１８を参照すると、図５のノードＤＣＣ＿ＤＢＲに、容量Ｃｒ（ＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量）と、Ｃｒ１（ＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量）とを接続し、ノードＤＣＣ＿ＤＢＦに、容量Ｃｆ（ＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量）と、Ｃｆ１（ＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量）を接続している。各ＭＯＳ容量は、ゲートがノードＤＣＣ＿ＤＢＲ又はノードＤＣＣ＿ＤＢＦに接続され、ドレイン端子（Ｄｒａｉｎ）とソース端子（Ｓｏｕｒｃｅ）とサブストレート端子（バックゲート端子）（Ｓｕｂ）とが共通接続されている。Ｃｒ１（補助容量）のＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量は、ＣｒのＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量よりもサイズは小さい。Ｃｆ１（補助容量）のＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量は、ＣｆのＰチャネルＭＯＳ容量とＮチャネルＭＯＳ容量よりもサイズは小さい。
【０１４７】
ＭＯＳ容量Ｃｒ１の未適用時、各部の電圧は、図１５の「適用無」の段に示す通りである。ＰチャネルＭＯＳ容量Ｃｒのサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＨｉｇｈ、ＰチャネルＭＯＳ容量Ｃｒ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＬｏｗ、ＰチャネルＭＯＳ容量Ｃｆのサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＨｉｇｈ、ＰチャネルＭＯＳ容量Ｃｆ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＬｏｗである。ＮチャネルＭＯＳ容量Ｃｒのサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＬｏｗ、ＮチャネルＭＯＳ容量Ｃｒ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレインはともにＨｉｇｈ、ＮチャネルＭＯＳ容量Ｃｆのサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はともにＬｏｗ、ＮチャネルＭＯＳ容量Ｃｆ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレインはともにＨｉｇｈである。ＭＯＳ容量の各部の電圧は、例えば図３の制御回路１０３から供給される。
【０１４８】
ＭＯＳ容量Ｃｒ１では、Ｐチャネル／Ｎチャネルの各部の電位はＬｏｗ／Ｈｉｇｈに設定されており、通常利用時のＭＯＳ容量のＰチャネル／Ｎチャネルの各部電位であるＨｉｇｈ／Ｌｏｗとは異なる。このため、Ｃｒ１は、ＭＯＳ容量として容量値が減少する。なお、ＭＯＳ容量Ｃｆ１も、Ｐチャネル／Ｎチャネルの各部の電位は、ＭＯＳ容量Ｃｒ１のＰチャネル／Ｎチャネルの各部の電位と同様とされ、Ｃｆ１は、ＭＯＳ容量として容量値が減少する。
【０１４９】
ＭＯＳ容量Ｃｒ１のノードＤＣＣ＿ＤＢＲへの接続時は、各部電圧が、図１５の下段の「適用有」に変わる。ＰチャネルＭＯＳ容量Ｃｒ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はＬｏｗからＨｉｇｈに設定され、ＮチャネルＭＯＳ容量Ｃｒ１のサブストレート端子（Ｓｕｂ）、ソース端子、ドレイン端子はＨｉｇｈからＬｏｗに設定される。
【０１５０】
図１８に示すように、ＭＯＳ容量ＣｒとＭＯＳ容量Ｃｒ１は並列に接続されているため、ＲＣＬＫ側の容量成分、すなわちノードＤＣＣ＿ＤＢＲに付加される容量値は、Ｃｒ１適用分だけ増加する。ＭＯＳ容量Ｃｒ１の適用の結果、Ｒｉｓｅエッジ生成信号であるＲＣＬＫの蓄積電荷は増大する。一方、ノードＤＣＣ＿ＤＢＦに付加される容量値はＣｆである（Ｃｆ１のＤＣＣ＿ＤＢＦの接続は適用無）。
【０１５１】
ＲＣＬＫの電位（Ｖｒ）がＦＣＬＫの電位（Ｖｆ）と同等になるためには、ＲＣＬＫのＨｉｇｈ期間がより長く継続されなくてはならない（ＲＣＬＫのＦＡＬＬエッジの遅延増大）。すなわち、ＤＣＣは、ＲＣＬＫのＨｉｇｈ期間の長時間化を実現できるまで、ＲＣＬＫ側のカウンタ回路（図１４の２０１）のカウント操作を継続する。
【０１５２】
ＲＣＬＫのＨｉｇｈ期間の時間幅の拡大は、その逆相信号であるＦＣＬＫのＨｉｇｈ期間の時間幅の縮小を意味する。この操作の実行に当たり、ＲＣＬＫのＲＩＳＥ（立ち上がり）エッジ位置が変わらなければ、ＦＣＬＫのＦＡＬＬ（立ち下がり）エッジは後退する。そして、ＦＣＬＫの立ち上がりエッジは、ＤＬＬ出力信号の立ち下がり（ＦＡＬＬ）エッジに相当することから、その立ち下がりエッジのタイミングが遅れることとなり、デューティが補正されるのである。
【０１５３】
なお、図１８のノードＤＣＣ＿ＤＢＲ、ＤＣＣ＿ＤＢＦは、図６の差動回路（判定回路）に入力され、図６のラッチ回路（Ｌａｔｃｈ）でラッチされる。図６の差動回路（判定回路）は、図１２、図１７の電位比較回路２１０に対応する。
【０１５４】
次に、本発明の実施例の変形例を説明する。図１０、図１８に示した実施例では、主たる電荷蓄積容量ＭＯＳ容量（Ｃｒ／Ｃｆ）と、補正用のＭＯＳ容量（Ｃｒ１／Ｃｆ１）（Ｃｒ１＜Ｃｒ、Ｃｆ１＜Ｃｆ）を備えた構成としたが、別の例として、大小ＭＯＳ容量の組合せを拡張し、互いに面積の異なる８種類のＭＯＳ容量からなる構成とする。
【０１５５】
図１９は、ＭＯＳ容量のゲート部分を上からみた図である。８種類のＭＯＳ容量は、１段階の変化するごとに、２倍ずつ面積（サイズ）が異なっている。よって、ＭＯＳ容量の組合せの違いより、トータル２５６段階（２の８乗）に蓄積電荷量の変更が可能である。また、各ＭＯＳ容量のソース・ドレイン電位をサブ電位との間で分離できる仕様としておくことで、更に、細かい調整も可能である。仮に、１２７〜１２８番目の容量値を標準値に設定しておけば、電荷量の最大値は、標準状態の２倍まで拡張でき、小容量化への対応余力も大きい。なお、実際の製品（ＤＤＲ２／ＤＤＲ３−ＳＤＲＡＭ）では、ＤＣＣ用ＭＯＳ容量のサイズは４ｕｍｘ４ｕｍ程度である。すなわち、現在の最小プロセスルール（Ｗｍｉｎ＝１ｕｍ／Ｌｍｉｎ＝６０ｎｍ内外、Ｗはゲート幅、Ｌはゲート長）であれば、最小ＭＯＳ容量のサイズは基準となる４ｕｍｘ４ｕｍの０．５％以下程度のサイズに抑えることができる。この結果、微調整時の変化量をきめ細かく調整できる。
【０１５６】
なお、更なる微調整を実現する場合には、ベースとなるＭＯＳ容量のサイズの拡大が有効である。ベースとなるＭＯＳ容量が拡大すれば、調整用ＭＯＳ容量の容量は相対的に減ることとなり、変化量のステップを微小化できる。
【０１５７】
容量成分全体の拡大への対処として、他の要素に変更無ければ、容量成分の拡大に伴い電荷引き抜き時間（放電時間）が増加するため、ベースとなるＭＯＳ容量の容量成分の拡大に合わせディスチャージＮＭＯＳトランジスタ（図１７のＭＮ１、ＭＮ２）のゲート幅（Ｗ）サイズを拡大する。Ｗの拡大に伴い、ディスチャージ電流が増加し、電位降下が高速化される。
【０１５８】
本発明の適用例として、半導体製品の検査への展開例を説明する。半導体製品の検査プログラムでは、製造された半導体製品（ＤＣＣ付きＤＬＬを搭載した製品（ＤＤＲ３−ＤＲＡＭ等を想定する）の検査をテスタ（メモリテスタ等）を用いて行う。検査工程にて、デューティ調査を行う。
【０１５９】
デューティ調整の結果、図１４に示すように、出力信号のデューティが４８％の場合、図１７に示したＭＯＳ容量の容量増加（Ｃｒ１の付加）を行うことで、デューティを５０％に近づけることが可能である。特に、製品の品質が安定しない状況で量産が実施された場合、ＤＣＣにより調整されたＤＬＬ出力信号のデューティが所望の値から乖離しやすい。すなわち、ＤＣＣ回路部が正しく機能し、ＤＬＬ出力信号のデューティ調整が実施されるも、本明細書の段落番号０１３６〜０１３８等（ａ）、（ｂ）、（ｃ）を原因として、調整後のＤＬＬ出力信号のデューティが５０％以外の値を取る現象が起こりやすい。大量生産時に上記の問題が発生すると、生産されたチップごと（チップ別に）に調整後のデューティが異なる事態となる。そして、調整済みのデューティの固有値は生産されたチップ数に応じて増加する（≒チップ間差）から、生産数の増加に従い、製品品質の均質化が困難となる。そこで、本発明を適用し、生産後のチップに対して外部からＤＣＣ回路の補正を実施する。結果としてチップ間差は削減され、製品全体の品質の均質化が促進されるのである。
【０１６０】
本実施例においては、図１９に示したように、複数サイズのＭＯＳ容量を統合して容量成分を形成する。設計上の調整幅を大きく取ることで、製品量産時に出現が予測されるデューティ調整値のばらつきへの対応が可能となる。デューティの調整は容量のサイズの変更により行う。
【０１６１】
前述したように、ＤＣＣは、本来、出力信号のデューティを５０％とするものであるが、半導体製造ばらつきなどを原因として、デューティ≠５０％となる場合があるが、本実施例によれば、デューティ調整に際し出力信号のデューティ認識に用いるＭＯＳ容量のサイズを意図的に変えることで、出力信号のデューティの変更を可能としている。
【０１６２】
なお、図１７に示した上記実施例では、ＤＣＣの電位比較回路２１０において、ＶｆとＶｒの電位が等しくなるように、デューティ検出に用いる容量の値（Ｃｆ、Ｃｒ＋Ｃｒ１）を設定することで、出力信号のデューティ＝５０％を実現しているが、本発明は、デューティ＝５０％に限定されるものではない。電位比較回路２１０においてＶｆとＶｒの比が１：１以外の所定比となるように、デューティ検出に用いる容量の値を設定することで、ＤＬＬの帰還制御により、ＤＬＬの出力信号のデューティを５０％以外の所定値となるように調整することもできる。
【０１６３】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
【符号の説明】
【０１６４】
１−１ メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）
１−２ センスアンプ（Ｓｅｎｓｅ ａｍｐ．）
１−３ カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｒｄｅｒ）
１−４ ロウデコーダ（Ｒｏｗ ｄｅｃｏｒｄｅｒ）
１−５ モードレジスタ（Ｍｏｄｅ ｒｅｇｉｓｔｅｒ）
１−６ ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ａｎｄ ｒｅｆｒｅｓｈ ｃｏｕｎｔｅｒ）
１−７ カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ａｎｄ ｂｕｒｓｔ ｃｏｕｎｔｅｒ）
１−８ データコントロール回路（Ｄａｔａ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）
１−９ コマンドデコーダ（Ｃｏｍｍａｎｄ ｄｅｃｏｒｄｅｒ）
１−１０ コントロールロジック（Ｃｏｎｔｒｏｌ ｌｏｇｉｃ）
１−１１ ラッチ回路（Ｌａｃｔｈ ｃｉｒｃｕｉｔ）
１−１２ ＤＬＬ
１−１３ 入力出力バッファ（Ｉｎｐｕｔ ａｎｄ Ｏｕｔｐｕｔ ｂｕｆｆｅｒ）
１−１４ クロックジェネレータ（Ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ）
１０Ｒ、１０Ｆ 可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）
１１ 入力回路（ＩＮ）
１２ 可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）
１３ 合成回路（Ｓｙｎｔｈｅｓｉｚｅｒ）
１４Ｆ、１４Ｒ 位相検出器（Ｐ／Ｄ）
１５Ｒ 遅延制御回路（Ｒｉｓｅ Ｃｏｎｔｒｏｌ）
１５Ｆ 遅延制御回路（Ｆａｌｌ Ｃｏｎｔｒｏｌ）
１６Ｒ カウンタ（Ｒｉｓｅ Ｃｏｕｎｔｅｒ）
１６Ｆ カウンタ（Ｆａｌｌ Ｃｏｕｎｔｅｒ）
１７Ｒ、１７Ｆ プリデコーダ（Ｐｒｅ Ｄｅｃ）
１８Ｒ、１８Ｆ ＤＡＣ
１９ ＯＥ
２０ レプリカ
２１ デューティ変更検出回路
２２ 選択回路（Ｓｅｌｅｃｔｏｒ）
１０１ デューティ変更回路
１０２ デューティ検出回路
１０３ 制御回路
２００ 出力信号ＲＩＳＥエッジ生成部
２０１、２０２ カウンタ
２０３、２０４ デコーダ回路
２０５ ディレイライン
２０６ サーボ回路
２０７ ＤＣＣ回路
２０８ 出力信号ＦＡＬＬエッジ生成部
２１０ 電位比較回路
ＮＭ１０、ＮＭ１０＿１〜ＮＭ１０＿ｎ、ＮＭ１１、ＮＭ２１、ＮＭ２２、ＮＭ３１、ＮＭ３２、ＮＭ３３、ＮＭ４１、ＮＭ４２、ＮＭ４３、ＮＭ４４、ＮＭ４５ ＮＭＯＳトランジスタ
ＰＭ１１、ＰＭ１２、ＰＭ２０＿１〜ＰＭ２０＿ｎ、ＰＭ２１、ＰＭ２２、ＰＭ３１、ＰＭ３２、ＰＭ３３、ＰＭ３４、ＰＭ３５、ＰＭ３６、ＰＭ４１、ＰＭ４２、ＰＭ４３、ＰＭ４４、ＰＭ４５ ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
外部信号の第１遷移を可変に遅延させて出力する第１の可変遅延回路と、
前記外部信号の第２の遷移を可変に遅延させて出力する第２の可変遅延回路と、
前記第１の可変遅延回路の出力信号と前記第２の可変遅延回路の出力信号とを合成する合成回路と、
前記合成回路の出力信号のデューティを検出するデューティ検出回路と、前記合成回路の出力信号のデューティを予め定められた所定のデューティ値とは異なる値に変更するデューティ変更回路と、を含むデューティ変更検出回路と、
前記デューティ変更検出回路のデューティ検出結果に従って、前記第１の可変遅延回路と前記第２の可変遅延回路のうち少なくとも一つの遅延を可変させる遅延制御回路と、
を備えるＤＬＬ回路。
【請求項２】
前記デューティ変更検出回路は、デューティを可変に制御するデューティ制御信号を入力し、前記デューティ制御信号にしたがって前記合成回路の出力信号のデューティを可変させる、請求項１記載のＤＬＬ回路。
【請求項３】
前記デューティ変更検出回路において、
前記デューティ変更回路は、前記合成回路の出力信号を入力として受け、
前記デューティ検出回路は、前記デューティ変更回路の出力信号を入力として受ける、請求項１又は２記載のＤＬＬ回路。
【請求項４】
前記デューティ変更回路は、前記合成回路の出力の立ち上がり波形と立ち下がり波形を制御する制御部を備える、請求項１乃至３のいずれか１項に記載のＤＬＬ回路。
【請求項５】
前記外部信号と前記合成回路の出力信号との位相差を検出する位相検出回路と、
前記デューティ変更検出回路の出力信号と前記位相検出回路の出力信号を受け、いずれか一方を選択出力する選択回路と、
を備え、前記選択回路の出力が前記遅延制御回路に入力される、請求項１乃至４のいずれか１項に記載のＤＬＬ回路。
【請求項６】
外部信号を入力し、前記外部信号の遅延を制御する選択制御信号に基づき所定の遅延単位で前記遅延時間を可変に設定し、前記外部信号の第１の遷移に対応して異なる遅延時間の第１組の第１及び第２の遅延信号を出力し、前記外部信号の第２の遷移に対応してなる遅延時間の第１組の第１及び第２の遅延信号を出力するディレイラインと、
前記外部信号の前記第１の遷移に対応する前記第１及び第２の遅延信号の組と、前記第２の遷移に対応する前記第１及び第２の遅延信号の組とにそれぞれ対応して配設され、対応する組の前記第１及び第２の遅延信号を受け、前記所定の遅延単位よりも細かく遅延時間を設定した遅延信号を出力する、第１、第２のインターポレータと、
前記第１、第２のインターポレータからそれぞれ出力される遅延信号に基づき、出力信号を合成する合成回路と、
前記合成回路の出力信号を受け、与えられたデューティ制御信号に基づき前記合成回路の出力信号のデューティを可変させた信号を出力するデューティ変更回路と、前記デューティ変更回路でデューティを可変制御させた信号のデューティを検出し、該検出したデューティが予め定められた所定のデューティ値よりも大であるか小であるかを示す値の信号を、デューティ検出結果信号として出力するデューティ検出回路と、を含むデューティ変更検出回路と、
前記デューティ変更検出回路からのデューティ検出結果信号と、前記合成回路の出力信号と前記外部信号との位相を比較する位相検出器からの位相比較結果信号とを入力し、一方を選択する選択回路と、
前記選択回路の出力に基づき、前記外部信号の前記第１の遷移と第２の遷移の少なくとも一方に対応する、前記ディレイライン及び／又は前記インターポレータの遅延を可変に制御する遅延制御回路と、
を備えている、ＤＬＬ回路。
【請求項７】
前記デューティ変更回路は、
第１の電源と第２の電源間に直列に接続された、第１のトランジスタと第２のトランジスタとを備え、
前記合成回路の出力信号に対応して前記第１のトランジスタのゲートを充放電する第１充放電回路と、
前記合成回路の出力信号に対応して前記第２のトランジスタのゲートを充放電する第２充放電回路と、
前記デューティ制御信号に基づいて前記第１充放電回路の充放電電流と前記第１充放電回路の充放電電流の少なくとも一方を可変制御する、
請求項１乃至６のいずれか１項に記載のＤＬＬ回路。
【請求項８】
前記第１充放電回路は、
前記第１の電源と前記第１のトランジスタのゲートとの間に第３のトランジスタを備え、
前記第１のトランジスタのゲートと前記第２の電源間に直列に、第４のトランジスタと第５のトランジスタを備え、
前記第４のトランジスタと前記第５のトランジスタの接続点と前記第２の電源間に、それぞれデューティ制御信号に基づきオン・オフ制御される、第６のトランジスタを１つ又は、並列に複数個備え、
前記第３乃至第５のトランジスタの制御端子には、前記合成回路の出力が直接又は間接に共通に与えられ、
前記第２充放電回路は、
前記第２の電源と前記第２のトランジスタのゲートとの間に第７のトランジスタを備え、
前記第２のトランジスタのゲートと前記第１の電源間に直列に、第８のトランジスタと第９のトランジスタを備え、
前記第８のトランジスタと前記第９のトランジスタの接続点と前記第１の電源間に、それぞれデューティ制御信号に基づき、オン・オフ制御される第１０のトランジスタを１つ又は並列に複数個備え、
前記第７乃至第９のトランジスタの制御端子には、前記合成回路の出力信号が直接又は間接に共通に与えられる、請求項７に記載のＤＬＬ回路。
【請求項９】
前記デューティ変更回路は、
前記第１のトランジスタと前記第２のトランジスタの接続点の信号から、第１の信号を出力し、前記第１の信号とは逆相の第２の信号を出力する回路を備えている、請求項７又は８に記載のＤＬＬ回路。
【請求項１０】
第１の電源と第２の電源との間に、直列に接続された互いに逆導電型のトランジスタ対を、並列に２組備え、
直列接続された一方のトランジスタ対の制御端子には、前記デューティ変更回路からの前記第１の信号が入力され、
直列接続された他方のトランジスタ対の制御端子には、前記デューティ変更回路からの前記第２の信号が入力され、
直列接続された一方のトランジスタ対の接続点ノードと、直列接続された他方トランジスタ対の接続点ノードとの電圧を差動増幅する差動回路を備え、
前記差動回路の出力がデューティ検出結果として出力される、請求項９に記載のＤＬＬ回路。
【請求項１１】
前記デューティ変更回路は、
動作・停止を制御する信号が動作を示す時に、前記第１のトランジスタと前記第２のトランジスタの接続点から同相の第１、第２の信号を出力し、前記動作・停止を制御する信号が停止を示す時に、前記第１、第２の信号を予め定められた相補の値に設定する回路と、
前記動作・停止を制御する信号が動作を示す時に、前記第１のトランジスタと前記第２のトランジスタの接続点から前記第１、第２の信号と逆相の第３、第４の信号を出力し、前記動作・停止を制御する信号が停止を示す時に、前記第３、第４の信号を予め定められた、相補の値に設定する回路と、
を備えている、請求項７又は８に記載のＤＬＬ回路。
【請求項１２】
前記デューティ検出回路は、
第１の電源と第２の電源との間に、直列に接続された互いに逆導電型のトランジスタ対を、並列に２組備え、
直列接続された一方のトランジスタ対の制御端子には、前記デューティ変更回路からの前記第１、第２の信号が入力され、
直列接続された他方のトランジスタ対の制御端子には、前記デューティ変更回路からの前記第３、第４の信号が入力され、
直列接続された一方のトランジスタ対の接続点ノードと、直列接続された他方トランジスタ対の接続点ノードとの電圧を差動増幅する差動回路を備え、
前記差動回路の出力がデューティ検出結果として出力される、請求項１１に記載のＤＬＬ回路。
【請求項１３】
前記デューティ検出回路は、
前記第１の電源及び／又は前記第２の電源と、前記逆導電型のトランジスタ対との間に接続され、バイアス電圧によって制御される電流源を備える、請求項１０又は１２に記載のＤＬＬ回路。
【請求項１４】
前記デューティ検出回路は、
前記差動回路の出力をラッチ制御信号に基づきラッチするラッチ回路を備え、
前記ラッチ回路の出力が前記デューティ検出結果として出力される、請求項１０又は１２に記載のＤＬＬ回路。
【請求項１５】
前記デューティ検出回路は、
プリリセットを制御する信号に応答して、前記直列接続された一方のトランジスタ対の接続点ノードと、前記直列接続された他方のトランジスタ対の接続点ノードを、所定の電圧にリセットするプリリセット回路を備えている、請求項１０又は１２に記載のＤＬＬ回路。
【請求項１６】
前記デューティ検出回路において、直列接続された一方のトランジスタ対と、直列接続された他方のトランジスタ対とは、動作・停止を制御する信号が停止を示す時に、それぞれ、前記デューティ変更回路からの前記第１、第２の信号と、前記デューティ変更回路からの前記第３、第４の信号により、いずれもオフ状態とされ、前記直列接続された１方のトランジスタ対の接続点ノードと、前記直列接続された他方のトランジスタ対の接続点ノードとは、ともにフローティング状態とされる、請求項１２乃至１５のいずれか１項に記載のＤＬＬ回路。
【請求項１７】
前記デューティ検出回路において、前記差動回路は、
入力と出力が相互に接続された第１、第２のインバータを備え、
前記第１、第２のインバータとそれらの電源間にそれぞれ接続されたトランジスタと、
それぞれの前記トランジスタのゲートに前記直列接続された一方のトランジスタ対の接続点ノードと、前記直列接続された他方のトランジスタ対の接続点ノードが接続され、
前記第１、第２のインバータのうちの一のインバータの出力が、直接又は間接に前記ラッチ回路に接続される、請求項１０、１２又は１４記載のＤＬＬ回路。
【請求項１８】
動作・停止を制御する信号が停止を示す時に前記第１、第２のインバータの出力ノードを所定電圧にリセットする回路を備えている、請求項１７に記載のＤＬＬ回路。
【請求項１９】
メモリセルアレイと、
メモリセルアレイへのアクセス回路を有するメモリ制御回路と、
前記メモリ制御回路によるメモリセルデータの入力及び／又は出力のタイミングクロックを生成するＤＬＬ回路と、
を備え、
前記ＤＬＬ回路は、請求項１乃至１８のいずれか１項に記載のＤＬＬ回路よりなる、半導体装置。
【請求項２０】
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）のデューティ値の出力信号を受け、前記ＤＬＬの出力信号のデューティ値を可変させた信号を生成し、
前記デューティ値を可変させた信号を基準デューティ値に従って比較し、前記比較結果に従って、前記ＤＬＬの遅延量を制御する遅延制御回路の遅延量を制御する、ＤＬＬの制御方法。
【請求項２１】
請求項２０記載のＤＬＬの制御方法は、
外部信号の第１遷移を基準として前記ＤＬＬの出力信号の位相を制御し、
前記外部信号の第２遷移を基準として前記ＤＬＬの出力信号のデューティ値を制御する、ＤＬＬの制御方法。
【請求項２２】
前記ＤＬＬの出力信号のデューティ値は、前記基準デューティ値に前記可変させた量を示すデューティのオフセット値（絶対値）を加算又は減算したデューティ値である、請求項２０又は２１に記載のＤＬＬの制御方法。
【請求項２３】
外部信号の第１遷移を可変に遅延させて出力する第１の可変遅延回路と、
前記外部信号の第２の遷移を可変に遅延させて出力する第２の可変遅延回路と、
前記第１の可変遅延回路の出力信号と前記第２の可変遅延回路の出力信号とを合成する合成回路と、
前記合成回路の出力信号に基づき放電又は充電される容量を用いて前記合成回路の出力信号のデューティを検出するデューティ検出回路と、前記デューティ検出回路がデューティ検出に用いる前記容量の容量値を変更することで、前記合成回路の出力信号のデューティを変更するデューティ変更回路と、を含むデューティ変更検出回路と、
前記デューティ変更検出回路のデューティ検出結果に従って、前記第１の可変遅延回路と前記第２の可変遅延回路のうち少なくとも一つの遅延を可変させる遅延制御回路と、
を備えるＤＬＬ回路。
【請求項２４】
前記デューティ検出回路は、デューティ検出用の前記容量として、
前記合成回路の出力信号と同相の同相信号の活性化時に、放電又は充電が行われ、端子電圧が前記同相信号の活性化期間の時間幅に対応した端子電圧に設定される第１の容量と、
前記合成回路の出力信号と逆相の逆相信号の活性化時に、放電又は充電が行われ、端子電圧が前記逆相信号の活性化期間の時間幅に対応した端子電圧に設定される第２の容量と、
を備え、
前記第１の容量の端子電圧と前記第２の容量の端子電圧を比較することで、前記合成回路の出力信号のデューティの検出が行われ、
前記第１の容量の容量値及び／又は前記第２の容量の容量値を可変させることで、前記合成回路の出力信号のデューティの変更が行われる、請求項２３記載のＤＬＬ回路。
【請求項２５】
前記デューティ検出回路は、
前記第１の容量が接続され、予め所定電位にリセットされる第１のノードを、前記同相信号の活性期間に対応して、放電する第１の放電素子と、
前記第２の容量が接続され、予め前記所定電位にリセットされる第２のノードを、前記逆相信号の活性期間に対応して、放電する第２の放電素子と、
前記第１のノードの電位と前記第２のノードの電位を比較する電位比較回路と、
を備え、
前記電位比較回路での比較結果に基づき前記デューティ検出結果が出力される、請求項２４記載のＤＬＬ回路。
【請求項２６】
前記第１の容量と前記第２の容量がそれぞれ複数のＭＯＳキャパシタを含む、請求項２４又は２５記載のＤＬＬ回路。
【請求項２７】
前記複数のＭＯＳキャパシタのサイズが互いに異なる、請求項２６記載のＤＬＬ回路。
【請求項２８】
前記デューティ検出回路は、
前記合成回路の出力信号と同相の同相信号の非活性期間に対応して、前記第１のノードを充電する第１の充電素子と、
前記合成回路の出力信号と逆相の逆相信号の非活性期間に対応して、前記第２のノードを充電する第２の充電素子と、
を備えた請求項２５記載のＤＬＬ回路。
【請求項２９】
入力される制御信号に応答して、前記第１及び第２のノードを同一の所定電位にリセットするプリリセット回路を備えている、請求項２５又は２８記載のＤＬＬ回路。
【請求項３０】
メモリセルアレイと、
メモリセルアレイへのアクセス回路を有するメモリ制御回路と、
前記メモリ制御回路によるメモリセルデータの入力及び／又は出力のタイミングクロックを生成するＤＬＬ回路と、
を備え、
前記ＤＬＬ回路は、請求項２３乃至２９のいずれか１項に記載のＤＬＬ回路よりなる、半導体装置。
【請求項１】
外部信号の第１遷移を可変に遅延させて出力する第１の可変遅延回路と、
前記外部信号の第２の遷移を可変に遅延させて出力する第２の可変遅延回路と、
前記第１の可変遅延回路の出力信号と前記第２の可変遅延回路の出力信号とを合成する合成回路と、
前記合成回路の出力信号のデューティを検出するデューティ検出回路と、前記合成回路の出力信号のデューティを予め定められた所定のデューティ値とは異なる値に変更するデューティ変更回路と、を含むデューティ変更検出回路と、
前記デューティ変更検出回路のデューティ検出結果に従って、前記第１の可変遅延回路と前記第２の可変遅延回路のうち少なくとも一つの遅延を可変させる遅延制御回路と、
を備えるＤＬＬ回路。
【請求項２】
前記デューティ変更検出回路は、デューティを可変に制御するデューティ制御信号を入力し、前記デューティ制御信号にしたがって前記合成回路の出力信号のデューティを可変させる、請求項１記載のＤＬＬ回路。
【請求項３】
前記デューティ変更検出回路において、
前記デューティ変更回路は、前記合成回路の出力信号を入力として受け、
前記デューティ検出回路は、前記デューティ変更回路の出力信号を入力として受ける、請求項１又は２記載のＤＬＬ回路。
【請求項４】
前記デューティ変更回路は、前記合成回路の出力の立ち上がり波形と立ち下がり波形を制御する制御部を備える、請求項１乃至３のいずれか１項に記載のＤＬＬ回路。
【請求項５】
前記外部信号と前記合成回路の出力信号との位相差を検出する位相検出回路と、
前記デューティ変更検出回路の出力信号と前記位相検出回路の出力信号を受け、いずれか一方を選択出力する選択回路と、
を備え、前記選択回路の出力が前記遅延制御回路に入力される、請求項１乃至４のいずれか１項に記載のＤＬＬ回路。
【請求項６】
外部信号を入力し、前記外部信号の遅延を制御する選択制御信号に基づき所定の遅延単位で前記遅延時間を可変に設定し、前記外部信号の第１の遷移に対応して異なる遅延時間の第１組の第１及び第２の遅延信号を出力し、前記外部信号の第２の遷移に対応してなる遅延時間の第１組の第１及び第２の遅延信号を出力するディレイラインと、
前記外部信号の前記第１の遷移に対応する前記第１及び第２の遅延信号の組と、前記第２の遷移に対応する前記第１及び第２の遅延信号の組とにそれぞれ対応して配設され、対応する組の前記第１及び第２の遅延信号を受け、前記所定の遅延単位よりも細かく遅延時間を設定した遅延信号を出力する、第１、第２のインターポレータと、
前記第１、第２のインターポレータからそれぞれ出力される遅延信号に基づき、出力信号を合成する合成回路と、
前記合成回路の出力信号を受け、与えられたデューティ制御信号に基づき前記合成回路の出力信号のデューティを可変させた信号を出力するデューティ変更回路と、前記デューティ変更回路でデューティを可変制御させた信号のデューティを検出し、該検出したデューティが予め定められた所定のデューティ値よりも大であるか小であるかを示す値の信号を、デューティ検出結果信号として出力するデューティ検出回路と、を含むデューティ変更検出回路と、
前記デューティ変更検出回路からのデューティ検出結果信号と、前記合成回路の出力信号と前記外部信号との位相を比較する位相検出器からの位相比較結果信号とを入力し、一方を選択する選択回路と、
前記選択回路の出力に基づき、前記外部信号の前記第１の遷移と第２の遷移の少なくとも一方に対応する、前記ディレイライン及び／又は前記インターポレータの遅延を可変に制御する遅延制御回路と、
を備えている、ＤＬＬ回路。
【請求項７】
前記デューティ変更回路は、
第１の電源と第２の電源間に直列に接続された、第１のトランジスタと第２のトランジスタとを備え、
前記合成回路の出力信号に対応して前記第１のトランジスタのゲートを充放電する第１充放電回路と、
前記合成回路の出力信号に対応して前記第２のトランジスタのゲートを充放電する第２充放電回路と、
前記デューティ制御信号に基づいて前記第１充放電回路の充放電電流と前記第１充放電回路の充放電電流の少なくとも一方を可変制御する、
請求項１乃至６のいずれか１項に記載のＤＬＬ回路。
【請求項８】
前記第１充放電回路は、
前記第１の電源と前記第１のトランジスタのゲートとの間に第３のトランジスタを備え、
前記第１のトランジスタのゲートと前記第２の電源間に直列に、第４のトランジスタと第５のトランジスタを備え、
前記第４のトランジスタと前記第５のトランジスタの接続点と前記第２の電源間に、それぞれデューティ制御信号に基づきオン・オフ制御される、第６のトランジスタを１つ又は、並列に複数個備え、
前記第３乃至第５のトランジスタの制御端子には、前記合成回路の出力が直接又は間接に共通に与えられ、
前記第２充放電回路は、
前記第２の電源と前記第２のトランジスタのゲートとの間に第７のトランジスタを備え、
前記第２のトランジスタのゲートと前記第１の電源間に直列に、第８のトランジスタと第９のトランジスタを備え、
前記第８のトランジスタと前記第９のトランジスタの接続点と前記第１の電源間に、それぞれデューティ制御信号に基づき、オン・オフ制御される第１０のトランジスタを１つ又は並列に複数個備え、
前記第７乃至第９のトランジスタの制御端子には、前記合成回路の出力信号が直接又は間接に共通に与えられる、請求項７に記載のＤＬＬ回路。
【請求項９】
前記デューティ変更回路は、
前記第１のトランジスタと前記第２のトランジスタの接続点の信号から、第１の信号を出力し、前記第１の信号とは逆相の第２の信号を出力する回路を備えている、請求項７又は８に記載のＤＬＬ回路。
【請求項１０】
第１の電源と第２の電源との間に、直列に接続された互いに逆導電型のトランジスタ対を、並列に２組備え、
直列接続された一方のトランジスタ対の制御端子には、前記デューティ変更回路からの前記第１の信号が入力され、
直列接続された他方のトランジスタ対の制御端子には、前記デューティ変更回路からの前記第２の信号が入力され、
直列接続された一方のトランジスタ対の接続点ノードと、直列接続された他方トランジスタ対の接続点ノードとの電圧を差動増幅する差動回路を備え、
前記差動回路の出力がデューティ検出結果として出力される、請求項９に記載のＤＬＬ回路。
【請求項１１】
前記デューティ変更回路は、
動作・停止を制御する信号が動作を示す時に、前記第１のトランジスタと前記第２のトランジスタの接続点から同相の第１、第２の信号を出力し、前記動作・停止を制御する信号が停止を示す時に、前記第１、第２の信号を予め定められた相補の値に設定する回路と、
前記動作・停止を制御する信号が動作を示す時に、前記第１のトランジスタと前記第２のトランジスタの接続点から前記第１、第２の信号と逆相の第３、第４の信号を出力し、前記動作・停止を制御する信号が停止を示す時に、前記第３、第４の信号を予め定められた、相補の値に設定する回路と、
を備えている、請求項７又は８に記載のＤＬＬ回路。
【請求項１２】
前記デューティ検出回路は、
第１の電源と第２の電源との間に、直列に接続された互いに逆導電型のトランジスタ対を、並列に２組備え、
直列接続された一方のトランジスタ対の制御端子には、前記デューティ変更回路からの前記第１、第２の信号が入力され、
直列接続された他方のトランジスタ対の制御端子には、前記デューティ変更回路からの前記第３、第４の信号が入力され、
直列接続された一方のトランジスタ対の接続点ノードと、直列接続された他方トランジスタ対の接続点ノードとの電圧を差動増幅する差動回路を備え、
前記差動回路の出力がデューティ検出結果として出力される、請求項１１に記載のＤＬＬ回路。
【請求項１３】
前記デューティ検出回路は、
前記第１の電源及び／又は前記第２の電源と、前記逆導電型のトランジスタ対との間に接続され、バイアス電圧によって制御される電流源を備える、請求項１０又は１２に記載のＤＬＬ回路。
【請求項１４】
前記デューティ検出回路は、
前記差動回路の出力をラッチ制御信号に基づきラッチするラッチ回路を備え、
前記ラッチ回路の出力が前記デューティ検出結果として出力される、請求項１０又は１２に記載のＤＬＬ回路。
【請求項１５】
前記デューティ検出回路は、
プリリセットを制御する信号に応答して、前記直列接続された一方のトランジスタ対の接続点ノードと、前記直列接続された他方のトランジスタ対の接続点ノードを、所定の電圧にリセットするプリリセット回路を備えている、請求項１０又は１２に記載のＤＬＬ回路。
【請求項１６】
前記デューティ検出回路において、直列接続された一方のトランジスタ対と、直列接続された他方のトランジスタ対とは、動作・停止を制御する信号が停止を示す時に、それぞれ、前記デューティ変更回路からの前記第１、第２の信号と、前記デューティ変更回路からの前記第３、第４の信号により、いずれもオフ状態とされ、前記直列接続された１方のトランジスタ対の接続点ノードと、前記直列接続された他方のトランジスタ対の接続点ノードとは、ともにフローティング状態とされる、請求項１２乃至１５のいずれか１項に記載のＤＬＬ回路。
【請求項１７】
前記デューティ検出回路において、前記差動回路は、
入力と出力が相互に接続された第１、第２のインバータを備え、
前記第１、第２のインバータとそれらの電源間にそれぞれ接続されたトランジスタと、
それぞれの前記トランジスタのゲートに前記直列接続された一方のトランジスタ対の接続点ノードと、前記直列接続された他方のトランジスタ対の接続点ノードが接続され、
前記第１、第２のインバータのうちの一のインバータの出力が、直接又は間接に前記ラッチ回路に接続される、請求項１０、１２又は１４記載のＤＬＬ回路。
【請求項１８】
動作・停止を制御する信号が停止を示す時に前記第１、第２のインバータの出力ノードを所定電圧にリセットする回路を備えている、請求項１７に記載のＤＬＬ回路。
【請求項１９】
メモリセルアレイと、
メモリセルアレイへのアクセス回路を有するメモリ制御回路と、
前記メモリ制御回路によるメモリセルデータの入力及び／又は出力のタイミングクロックを生成するＤＬＬ回路と、
を備え、
前記ＤＬＬ回路は、請求項１乃至１８のいずれか１項に記載のＤＬＬ回路よりなる、半導体装置。
【請求項２０】
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）のデューティ値の出力信号を受け、前記ＤＬＬの出力信号のデューティ値を可変させた信号を生成し、
前記デューティ値を可変させた信号を基準デューティ値に従って比較し、前記比較結果に従って、前記ＤＬＬの遅延量を制御する遅延制御回路の遅延量を制御する、ＤＬＬの制御方法。
【請求項２１】
請求項２０記載のＤＬＬの制御方法は、
外部信号の第１遷移を基準として前記ＤＬＬの出力信号の位相を制御し、
前記外部信号の第２遷移を基準として前記ＤＬＬの出力信号のデューティ値を制御する、ＤＬＬの制御方法。
【請求項２２】
前記ＤＬＬの出力信号のデューティ値は、前記基準デューティ値に前記可変させた量を示すデューティのオフセット値（絶対値）を加算又は減算したデューティ値である、請求項２０又は２１に記載のＤＬＬの制御方法。
【請求項２３】
外部信号の第１遷移を可変に遅延させて出力する第１の可変遅延回路と、
前記外部信号の第２の遷移を可変に遅延させて出力する第２の可変遅延回路と、
前記第１の可変遅延回路の出力信号と前記第２の可変遅延回路の出力信号とを合成する合成回路と、
前記合成回路の出力信号に基づき放電又は充電される容量を用いて前記合成回路の出力信号のデューティを検出するデューティ検出回路と、前記デューティ検出回路がデューティ検出に用いる前記容量の容量値を変更することで、前記合成回路の出力信号のデューティを変更するデューティ変更回路と、を含むデューティ変更検出回路と、
前記デューティ変更検出回路のデューティ検出結果に従って、前記第１の可変遅延回路と前記第２の可変遅延回路のうち少なくとも一つの遅延を可変させる遅延制御回路と、
を備えるＤＬＬ回路。
【請求項２４】
前記デューティ検出回路は、デューティ検出用の前記容量として、
前記合成回路の出力信号と同相の同相信号の活性化時に、放電又は充電が行われ、端子電圧が前記同相信号の活性化期間の時間幅に対応した端子電圧に設定される第１の容量と、
前記合成回路の出力信号と逆相の逆相信号の活性化時に、放電又は充電が行われ、端子電圧が前記逆相信号の活性化期間の時間幅に対応した端子電圧に設定される第２の容量と、
を備え、
前記第１の容量の端子電圧と前記第２の容量の端子電圧を比較することで、前記合成回路の出力信号のデューティの検出が行われ、
前記第１の容量の容量値及び／又は前記第２の容量の容量値を可変させることで、前記合成回路の出力信号のデューティの変更が行われる、請求項２３記載のＤＬＬ回路。
【請求項２５】
前記デューティ検出回路は、
前記第１の容量が接続され、予め所定電位にリセットされる第１のノードを、前記同相信号の活性期間に対応して、放電する第１の放電素子と、
前記第２の容量が接続され、予め前記所定電位にリセットされる第２のノードを、前記逆相信号の活性期間に対応して、放電する第２の放電素子と、
前記第１のノードの電位と前記第２のノードの電位を比較する電位比較回路と、
を備え、
前記電位比較回路での比較結果に基づき前記デューティ検出結果が出力される、請求項２４記載のＤＬＬ回路。
【請求項２６】
前記第１の容量と前記第２の容量がそれぞれ複数のＭＯＳキャパシタを含む、請求項２４又は２５記載のＤＬＬ回路。
【請求項２７】
前記複数のＭＯＳキャパシタのサイズが互いに異なる、請求項２６記載のＤＬＬ回路。
【請求項２８】
前記デューティ検出回路は、
前記合成回路の出力信号と同相の同相信号の非活性期間に対応して、前記第１のノードを充電する第１の充電素子と、
前記合成回路の出力信号と逆相の逆相信号の非活性期間に対応して、前記第２のノードを充電する第２の充電素子と、
を備えた請求項２５記載のＤＬＬ回路。
【請求項２９】
入力される制御信号に応答して、前記第１及び第２のノードを同一の所定電位にリセットするプリリセット回路を備えている、請求項２５又は２８記載のＤＬＬ回路。
【請求項３０】
メモリセルアレイと、
メモリセルアレイへのアクセス回路を有するメモリ制御回路と、
前記メモリ制御回路によるメモリセルデータの入力及び／又は出力のタイミングクロックを生成するＤＬＬ回路と、
を備え、
前記ＤＬＬ回路は、請求項２３乃至２９のいずれか１項に記載のＤＬＬ回路よりなる、半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
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【図１８】
【図１９】
【公開番号】特開２０１０−８８１０８（Ｐ２０１０−８８１０８Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００９−１９０４２８（Ｐ２００９−１９０４２８）
【出願日】平成２１年８月１９日（２００９．８．１９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２１年８月１９日（２００９．８．１９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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