【課題】従来のＤＲＡＭでは微細化と共にデータの読み出しエラーが発生しやすくなる。
【解決手段】第１のビット線ＢＬ＿１の微弱な電位の変動はＮチャネル型トランジスタＴＮＲとＰチャネル型トランジスタＴＰＲで構成される第１のインバータで反転され、第１のスイッチである第１の選択トランジスタＳＴ１を介して、第２のビット線ＢＬ＿２に出力される。第２のビット線ＢＬ＿２の電位は、第１のビット線ＢＬ＿１の電位とは反転した電位であるため、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位差は拡大する。この拡大した電位差を公知のセンスアンプＳＡ＿１／２あるいは、第２のインバータ（Ｎチャネル型トランジスタＴＮＬとＰチャネル型トランジスタＴＰＬで構成される）と第１のインバータで構成されるフリップフロップ回路等で増幅する。 （もっと読む）

【課題】低電圧駆動時における動作完了直後のビット線のプリチャージ電圧復帰するまでの時間を高速化し、読み取りエラーを防止する。
【解決手段】メモリセルＢＬＣＥＬＬ＜０＞、ＢＬＣＥＬＬ＜１＞と、メモリセルのビット線対ｂｌ／ｂｌｂと、ビット線対の電位差を増幅するセンスアンプ回路ＢＬＳＡと、センスアンプ回路ＢＬＳＡのグローバルビット線対ｇｂｌ／ｇｂｌｂと、を有する半導体記憶装置である。センスアンプ回路ＢＬＳＡは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含むＳＲＡＭ型であり、該ＳＲＡＭの接続ノードａ及び接続ノードｂに専用のイコライズ線ｅｑｃを設けることによって、各駆動信号線に分布する寄生容量を分散させる。 （もっと読む）

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１を介して設定可能な第１及び第２のモード情報を記憶するモード情報記憶部１０８−１と、クロック信号ＣＫ１が供給され第１のモード情報に基づいて動作するメモリコア１０６−１と、クロック信号ＣＫ２が供給されるメモリコア１０６−２と、メモリコア１０６−１をバスインターフェイス回路１０５−１に結合させ、メモリコア１０６−２を所定の切替情報に基づいてバスインターフェイス回路１０５−１，１０５−２のいずれかに選択的に結合させる選択回路１０７−１と、を備える。そして、メモリコア１０６−２は、バスインターフェイス回路１０５−２に結合された場合に第２のモード情報に基づいて動作する。 （もっと読む）

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１に第１のデータバスを介して結合されると共に、インターフェイス回路１０５−１から出力される第１のアクセス制御信号に結合されたメモリコア１０６−１と、インターフェイス回路１０５−２に第２のデータバスを介して結合されたメモリコア１０６−２と、第１のアクセス制御信号、又は、インターフェイス回路１０５−２から出力される第２のアクセス制御信号を選択的にメモリコア１０６−２に結合させる選択回路１０７−１と、を備える。 （もっと読む）

【課題】メモリ回路システムを提供する。
【解決手段】インタフェース回路１０４が複数のメモリ回路１０２及びシステム１０６と通信できる。使用時、インタフェース回路は、メモリ回路の命令スケジューリングにおける制約を減少させるため、メモリ回路及びシステムをインターフェースするように動作する。別の実施形態では、インタフェース回路が、複数のメモリ回路、及びシステムと通信することができる。使用時、インタフェース回路は、システムとメモリ回路との間で伝達される命令に関連付けられているアドレスを変換するように動作する。更に別の実施形態では、少なくとも１つのメモリ積層体が、複数のＤＲＡＭ集積回路を備えている。ＤＲＡＭ集積回路とホストシステムの間で１つ以上の物理パラメータを変換する目的で、ホストシステムに結合されたバッファ回路を使用して、ホストシステムにメモリ積層体をインターフェースする。 （もっと読む）

【課題】高速動作を実現できる記憶装置、或いは、リフレッシュ動作の頻度が低減できる記憶装置を提供する。
【解決手段】セルアレイ１０１の内部において、メモリセル１００に接続された配線に、駆動回路１０２から電位の供給が行われる。さらに、駆動回路１０２上にセルアレイ１０１が設けられており、セルアレイ１０１が有する複数の各メモリセル１００は、スイッチング素子と、スイッチング素子により電荷の供給、保持、放出が制御される容量素子とを有する。そして、スイッチング素子として用いられるトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。 （もっと読む）

【課題】ブリード電流の発生を防止し、プリチャージ動作の電力消費を節減する。
【解決手段】オープンビットライン構造を有する半導体メモリ装置の駆動方法において、第１セルアレイ３００ａに設置されている第１ビットラインにデータ信号を出力するデータ伝送ステップと、第２セルアレイ３００ｂに設置されている第２ビットラインに基準信号を出力する基準信号伝送ステップと、第１ビットライン及び第２ビットラインのうち、電圧の低い方のビットラインの電圧を接地電圧に増幅して維持する補助センシングステップと、第１センスアンプノード及び第２センスアンプノードの電圧を等価化し、フローティングさせるプリチャージステップとを含み、センシングステップ動作を、接地電圧より低いレベルの低電圧、及び電源電圧よりも高いレベルの高電圧を用いて実行し、低電圧が第１ビットライン及び前記第２ビットラインに伝送されないようにクランピングする。 （もっと読む）

【課題】メモリセル毎に選択動作を行う。
【解決手段】装置は、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、を具備し、前記第１及び第２のメモリセルのそれぞれは、第１のゲート及び第２のゲートを有し、オン状態又はオフ状態になることにより、メモリセルにおける少なくともデータの書き込み及びデータの保持を制御する電界効果トランジスタを備え、前記第１のメモリセル及び前記第２のメモリセルが備える前記電界効果トランジスタの前記第１のゲートのそれぞれに電気的に接続される行選択線と、前記第１のメモリセルが備える前記電界効果トランジスタの前記第２のゲートに電気的に接続される第１の列選択線と、前記第２のメモリセルが備える前記電界効果トランジスタの前記第２のゲートに電気的に接続される第２の列選択線と、をさらに具備する。 （もっと読む）

【課題】データ処理性能の低下を防止することが可能な半導体装置を提供すること。
【解決手段】本発明にかかるメモリ１０２は、メモリコア１０６−１及びメモリコア１０６−２と、インターフェイス回路回路１０５−１及びインターフェイス回路１０５−２と、メモリコア１０６−１及びメモリコア１０６−２とインターフェイス回路回路１０５−１及びインターフェイス回路１０５−２との間の信号の接続経路を選択する選択回路１０７と、を有する。選択回路１０７は、メモリコア１０６−２をインターフェイス回路１０５−２に接続し、メモリコア１０６−１を外部からの設定情報に基づいてインターフェイス回路１０５−１又はインターフェイス回路１０５−２に選択的に接続することを特徴とする。 （もっと読む）

【課題】階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。
【解決手段】階層化ビット線構成の通常領域であるメモリ領域ＳＭ（０）及び冗長領域を含むメモリ領域ＳＭ（ｍ）を有する。スタンバイ時にはグローバルビット線ＧＢＬ及びメモリ領域ＳＭ（ｍ）のローカルビット線ＬＢＬをプリチャージし、メモリ領域ＳＭ（０）のローカルビット線ＬＢＬはプリチャージしない。例えば、メモリ領域ＳＭ（０）のアクティブ動作時には直ちにメモリ領域ＳＭ（０）のローカルビット線ＬＢＬをプリチャージし、その後の冗長判定結果に応じて各メモリ領域ＳＭ（０）、ＳＭ（ｍ）の階層スイッチＳＷをそれぞれ維持または非活性状態に制御して通常メモリセルＭＣ又は冗長メモリセルＲＣをアクセスする。 （もっと読む）

【課題】半導体メモリに対するアクセス要求が連続して発行される場合でも、アクセス要求とリフレッシュとを効率良く実行することができるメモリアクセス制御回路を提供する。
【解決手段】リフレッシュ要求部２０は、半導体メモリ３のリフレッシュを実行するか否かを指定するリフレッシュ発行要求１３０を出力する。調停部３０は、リフレッシュ発行要求１３０と、半導体メモリ３に対するアクセス要求１０１及びアクセス対象のアドレス１０２とを受け取り、リフレッシュ発行要求１３０がリフレッシュの実行を示す場合、半導体メモリ３に対してリフレッシュ要求を出力し、リフレッシュを実行しないことを示す場合、半導体メモリ３に対してアクセス要求１０１及びアドレス１０２を出力する。リフレッシュ要求部２０は、マスク部４０と要求部６０とを備える。 （もっと読む）

【課題】低周波数のクロックしか供給できないバーンインテスタを用いた場合であっても、テストに長時間を要するディスターブテストを、高周波数で実行可能な半導体装置を提供する。
【解決手段】テスト動作モードにおいて、ロウアドレスバッファ部１２ｄにより、第１のワード線の位置を示すロウアドレスを取り込む。制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 （もっと読む）

【課題】供給先回路の電流消費量によらず、内部電圧を短時間で安定化させる。
【解決手段】半導体装置１０は、外部電位ＶＤＤを降圧することによって内部電圧ＶＰＥＲＤを生成し、電源配線Ｌ１へ供給するＶＰＥＲＤ生成回路２ａと、接地電圧が供給される接地配線と電源配線Ｌ１との間に接続されたスイッチ５２と、スイッチ５２の開閉制御を行うワンショット信号生成部５１とを備え、ワンショット信号生成部５１は、ＶＰＥＲＤ生成回路２ａによる内部電圧ＶＰＥＲＤの開始と同期してスイッチ５２を導通させる。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、階層スイッチＬＳＷによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続が制御され、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。プリチャージ動作時には、階層スイッチＬＳＷが導通している状態で、グローバルビット線ＧＢＬの側のプリチャージ回路（不図示）によりプリチャージ電圧がグローバルビット線ＧＢＬに供給される。所定時間が経過してローカルビット線ＬＢＬの電位がプリチャージ電圧に収束すると、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。 （もっと読む）

【課題】複数のランクに分類された積層型の半導体装置において、異なるランクに対して連続アクセスされた場合のデータの衝突を防止する。
【解決手段】ライトデータを伝送する貫通電極ＴＳＶＷとリードデータを伝送する貫通電極ＴＳＶＲとをそれぞれ有する互いに積層された複数のコアチップＣＣ０〜ＣＣ７と、これらコアチップＣＣ０〜ＣＣ７に共通接続されたインターフェースチップＩＦとを備える。インターフェースチップＩＦは、データ入出力端子１６と、データ入出力端子と貫通電極ＴＳＶＷとの間に設けられた５２入力バッファと、データ入出力端子１６と貫通電極ＴＳＶＲの間に設けられた出力バッファ５１とを有する。本発明によれば、ライトデータとリードデータを互いに異なる貫通電極を介して伝送していることから、異なるランクに対して連続アクセスされた場合であってもデータの衝突が生じない。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

【課題】リセット時において所望の電位から外れている内部電圧を速やかに所望の電位に安定させる。
【解決手段】アクセス制御回路１４を含む内部回路１０と、内部回路１０に内部電圧Ｖ２を供給する内部電源生成回路２０と、外部から供給されるリセット信号ＲＥＳＥＴによってアクセス制御回路１４をリセットするリセットコマンド発生回路２８と、リセット信号ＲＥＳＥＴが供給された場合且つ内部電圧Ｖ２が所望の電位ではないと内部電位検出回路２４が判定した場合、アクセス制御回路１４のリセット後にアクセス制御回路１４を起動するダミーアクセス制御回路２６を備える。本発明によれば、リセット信号ＲＥＳＥＴが供給された場合、内部電圧Ｖ２が所望の電位から外れていることを条件としてダミーアクセスを行っていることから、所望の電位から外れている内部電圧を速やかに所望の電位とすることが可能となる。 （もっと読む）

【課題】リフレッシュ動作によるシステム性能の低下を
防止する。
【解決手段】各バンクが多くの行を有する多くのバンクを有する揮発性メモリと、目標バンクアドレスを揮発性メモリに提供するように構成され、前記揮発性メモリに対して自動リフレッシュモードで動作するよう指示するメモリコントローラとを含み、前記揮発性メモリは、前記目標バンクアドレスによって識別される目標バンクについて自動リフレッシュ動作を自動リフレッシュモードで実行するように構成され、自動リフレッシュ動作が目標バンクについて実行されている間、目標バンク以外の複数のバンクにおける残りのバンクは、メモリアクセスのために利用可能に制御される。 （もっと読む）

【課題】パワーの低減とメモリアクセスの短縮を可能とする。
【解決手段】メモリセルアレイの複数の基本単位１１に共通に設けられ、書き込み及び読み出しデータが転送される双方向の第１のバス（ＲＷＢＳ）と、アドレス及び／又はコマンドを転送する第２のバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）を備え、前記複数の基本単位１１のそれぞれに設けられ、前記アドレス及び／又はコマンドを供給する複数の第１のバッファ回路１３を備える。前記基本単位１１は、前記第１のバスに接続され、書き込み用の第１のアンプ（ＷＲＩＴＥ ＡＭＰ）と読み出し用の第２のアンプ（ＤＡＴＡ ＡＭＰ）を備え、書き込みアクセスの第１の期間（＝γ）と、選択領域のメモリセル選択時間を含む第２の期間（＝α）と、読み出しアクセスの第３の期間（＝γ）をパイプライン制御単位とし、前記第１と第３の期間を第２の期間以上（γ＝α又はγ＞α）とする。 （もっと読む）