【課題】簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現する。
【解決手段】昇圧回路は、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含む。 （もっと読む）

【課題】制御ピンを通じて入力された１つの制御信号のレベルによって命令をイシューすることができるメモリ装置の動作方法及び該方法を行う装置を提供する。
【解決手段】複数のクロックサイクルで入力されるＯＤＴ入力のＨとＬの組み合わせに応じて、ＯＤＴコントローラによる終端抵抗の抵抗値変更、ＯＤＴ回路のターンオフまたはターンオンを実行するか、パワーダウン中でも必要とされるメモリのリフレッシュ動作を実行するか等のメモリの動作制御を行う。 （もっと読む）

【課題】スルーレートを安定させつつ、出力波形の品質の向上を図ることが可能な出力ドライバ回路を提供する。
【解決手段】出力ドライバ回路は、出力データに基づいたプルアップ信号に応じて、出力端子の電圧をプルアップする複数のプルアップサブドライバと、出力データに基づいたプルダウン信号に応じて、出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を備える。出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択される。プルアップサブドライバをオン駆動するタイミングがプルダウン用較正信号により較正される。プルダウンサブドライバをオン駆動するタイミングがプルアップ用較正信号により較正される。 （もっと読む）

【課題】センスアンプのセンスマージンを拡大する。
【解決手段】２つの素子分離領域３に隣接して各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂをそれぞれ配置し、各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂよりも素子分離領域３ａ，３ｂから離れた位置にクロスカップルされた２つの一対のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂをそれぞれ配置する。これにより、センストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂと夫々対応する素子分離領域３ａ，３ｂと間に一定以上の距離が確保されることから、素子分離領域３ａ，３ｂからの距離によってトランジスタのしきい値が変化する現象の影響が低減され、その結果、夫々クロスカップルされた一対のトランジスタの特性を正確に一致させることが可能となる。 （もっと読む）

【課題】電圧レベルシフト回路において、入力信号の信号レベルによる応答特性の差違を抑制する。
【解決手段】電圧レベルシフト回路は、入力信号とは異なる電圧振幅を有する出力信号ＶＯＵＴを生成する。インバータＩＮＶ２は、入力信号にしたがってＶＳＳ〜ＶＤＤＩの範囲の電圧Ｖ１を生成する。インバータＩＮＶ３は、入力信号にしたがってＶＳＳ〜ＶＰＥＲＩの範囲の電圧Ｖ２を生成する。インバータＩＮＶ４は、Ｖ１およびＶ２にしたがって出力信号ＶＯＵＴを生成する。 （もっと読む）

【課題】ＦＥＴの閾値電圧の変動に起因するアンプのセンスマージンの低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、信号線（ＢＬ）に信号を出力する第１の回路（ＭＣ）と、ＦＥＴ（Ｑ１、Ｑ２、Ｑ３）と、信号線に基準電位を与える第２の回路（Ｑ５）を備えている。ＦＥＴＱ１はノードＮ１の電位と駆動信号ＳＥＴの電位との間の電位差に応じてゲート容量が制御されるゲーテッドダイオードとして機能し、ＦＥＴＱ２は制御信号ＴＧに応じて信号線とノードＮ１との間の接続を制御し、ＦＥＴＱ３はゲートがノードＮ１に接続されノードＮ１の信号電圧を増幅する。導通状態のＦＥＴＱ２を非導通に制御した後、駆動信号ＳＥＴの電位は第１の電位から第２の電位に遷移する。ＦＥＴＱ１の閾値電圧の変動量に対応して少なくとも第１の電位をオフセット制御し、ＦＥＴＱ３のセンス増幅時にＦＥＴＱ１の閾値電圧の変動を補償する。 （もっと読む）

【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置であっても、正確な情報の保持を可能にすること。
【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 （もっと読む）

【課題】低電圧動作でも、センスアンプに対する読み出し／書き込み時のノイズマージンを確保する。
【解決手段】センシングされたメモリセルのデータを保持するセンスアンプと、複数のセンスアンプと一つのデータバスとをアドレスによって選択的に導通接続する複数のトランジスタと、一つのデータバスに接続するライトアンプと、第１の動作（リード）モードにおいて、メモリセルのデータを外部へ出力し、第２の動作（ライト）モードにおいて、外部から供給されたデータをセンスアンプへ出力する外部端子と、前記導通接続すべき第１のトランジスタのゲート電極ＹＳに、第１の動作モード時に、第１のトランジスタが第１のインピーダンス値となるように第１の電位（ＶＤＤＬ）を供給し、第２の動作モード時に、第１のトランジスタが第１のインピーダンス値よりも絶対値で低い第２のインピーダンス値となるように第２の電位（ＶＤＤＨ）を供給する制御回路を備える。 （もっと読む）

【課題】シングルエンド型のセンスアンプを用い、トランジスタの閾値電圧のばらつき分布に起因する動作不良を防止して良好なセンスマージンを確保し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、例えば、メモリセルＭＣと選択的に接続されるビット線ＢＬに伝送される信号電圧をセンス増幅するシングルエンド型の所定数のセンスアンプＳＡを含んでいる。センスアンプＳＡは、転送制御信号ＴＧに応じてビット線ＢＬと入力ノードＮｓとの間の電荷転送を制御するトランジスタＱ１を含む。転送制御信号の活性化時の電位は、複数の基準電圧の中から選択される基準電圧となるように制御され、この複数の基準電圧はトランジスタＱ１の閾値電圧のばらつき分布に関連付けられた互いに異なる電圧値に設定されている。所定数のセンスアンプＳＡごとに適切な基準電圧を選択することにより、センスアンプＳＡの良好なセンスマージンを確保することができる。 （もっと読む）

【課題】 起動時に遅延回路部の遅延時間を調整する半導体装置を提供する。
【解決手段】 半導体装置は、電源立ち上げ動作時に遅延回路部の遅延時間を検出し、検出結果に基づいて遅延調整信号を生成する遅延制御部と、遅延回路部に設けられ、遅延調整信号に応じて遅延回路部の遅延時間を調整する遅延調整部とを備える。 （もっと読む）

【課題】オーバードライブによる効果が安定して得られると共に半導体装置の消費電流を低減できる半導体装置及びその制御方法を提供する。
【解決手段】センスアンプに供給する第１の電源電圧のオーバードライブ時、第１の電源電圧の配線と、それよりも高い第２の電源電圧の配線とを第１のトランジスタを用いて接続することで第１の電源電圧を昇圧する。さらにセンスアンプが活性化することで第１の電源電圧が低下したとき、第１の電源電圧の配線と第２の電源電圧の配線とを第２のトランジスタを用いて接続することで電流供給能力を増大させる。第１のトランジスタ及び第２のトランジスタはフル駆動することでスイッチとして動作させる。 （もっと読む）

【課題】正確な時間に入力信号を目標回路まで伝達でき、特に、ＰＶＴの変動などによってチップ内の状況が変化しても常に正確な時間にチップ内に入力された信号を目標回路に伝達できるレイテンシ調節回路、これを備えた半導体メモリ装置、およびレイテンシ調節方法を提供すること。
【解決手段】
レイテンシ調節回路２００は、入力信号ＩＮＰＵＴがチップ内で通過する経路による遅延値を求めて経路情報ＰＡＴＨ＜２：０＞として出力する経路計算部２０１と、入力信号ＩＮＰＵＴのレイテンシ値と経路情報ＰＡＴＨ＜２：０＞とを用いて入力信号ＩＮＰＵＴを遅延させる値を表す遅延情報ＤＥＬＡＹ＜２：０＞を出力する遅延値計算部２２０と、入力信号ＩＮＰＵＴを遅延情報ＤＥＬＡＹ＜２：０＞の分だけ遅延させる遅延部２３０とを備える。 （もっと読む）

【課題】データマスク時に、記憶セルの保持データの破壊を回避する半導体装置を提供する。
【解決手段】第１のデータ線対ＢＬＴ／Ｂ、第２のデータ線対ＬＩＯＴ／Ｂ、第３のデータ線対ＭＩＯＴ／Ｂと、第１のデータ線対と第２のデータ線対間の接続を制御する第１スイッチＹＳと、第２のデータ線対と第３のデータ線対間の接続を制御する第２スイッチ４０１，４０２と、前記第２スイッチ対を制御する制御回路８０１と、を備える。制御回路８０１は、第３のデータ線対ＭＩＯＴ／Ｂを構成する２つのデータ線が共に第１の状態である時、前記第２のスイッチを非導通に制御し、前記第３のデータ線対ＭＩＯＴ／Ｂを構成する２つのデータ線が、前記第１の状態と異なる第２の状態である時、前記第２のスイッチを導通に制御する。 （もっと読む）

【課題】複数の内部電圧発生回路を備える半導体装置において、負荷回路の特性に応じた内部電圧生成回路を割り当てることのできる半導体装置を提供する。
【解決手段】半導体装置３００は、内部電圧生成回路１１と内部電圧生成回路１２ａを備える。スイッチ回路ＳＷは、入力端子Ｔ１、入力端子Ｔ３、出力端子Ｔ２及び出力端子Ｔ４を備える。スイッチ回路ＳＷは、スイッチ制御回路３２３が出力するゲート信号ＧＡＴＥにより制御され、ｍ^ｎ通り（図３においてｍ＝ｎ＝２）のスイッチングで、内部電圧生成回路と負荷回路とを接続し、負荷回路へ負電圧ＶＢＢまたは負電圧ＶＫＫを供給する。 （もっと読む）

【課題】内部電源回路の電流供給能力が過剰となり、無駄な消費電流が発生することを防止する。
【解決手段】内部電源配線１９Ａを介して半導体装置１０の内部回路１２に電源電圧を供給する内部電源回路１１であって、内部電源配線１９Ａに共通接続された複数の電力供給部３０ａ〜３０ｃと、複数の電力供給部３０ａ〜３０ｃのうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択する内部電源制御回路１７とを備えることを特徴とする。 （もっと読む）

【課題】ヒューズを含む電流経路で駆動される出力端の電圧レベルを所定の電圧レベルと比較できるヒューズ回路を提供すること。
【解決手段】本発明のヒューズ回路は、ヒューズイネーブル信号EN_ADDに応答してヒューズ４１２を含む電流経路を介して出力端COMを駆動するヒューズ部４１０と、所定レベルの基準電圧VREFと前記出力端の電圧レベルとを比較し、ヒューズ状態信号FOUTを生成する比較部４５０とを備える。 （もっと読む）

【課題】単一の読出し動作でDQSイネーブル信号の最適なタイミングを決定するスナップショットデータトレーニングの方法を提供する。
【解決手段】先ずグレイコードカウントのシーケンスをメモリに書き込み、次いで単一のバーストでそれを読み出すことで実現する。コントローラは、コマンドが発行された時点から一定間隔で読出しバーストをサンプリングし、周回遅延を決定する。簡単な真理値表の検索により、通常読出しに対する最適のDQSイネーブルのタイミングを決定する。通常の読出し動作中、イネーブルされたDQS信号の第1のポジティブエッジを使用して、コマンドが発行されるたびにイネーブルされたカウンタをサンプリングすることが好ましい。カウンタサンプルが変化した場合、これはタイミングの変動が生じたことを示すが、DQSイネーブル信号を調整して変動を補正し、DQSプリアンブルの中央に合わせた位置に保つことができる。 （もっと読む）

【課題】差動入力信号の電圧レベルが低くなっても、誤動作なく高速動作可能な差動増幅回路を提供する。
【解決手段】差動増幅回路は、ラッチ部（クロスカップル接続されたインバータ）、差動対トランジスタ（ＮＭＯＳトランジスタＭｎ０，Ｍｎ１）、電流加算トランジスタ（ＮＭＯＳトランジスタＭｎ５，Ｍｎ６）及び制御トランジスタ（ＮＭＯＳトランジスタＭｎ２）から構成される。差動増幅回路は、増幅開始信号ＥＮが入力されると増幅動作を開始し、例えばさらに遅延ＤＬＹで決まる遅延時間経過後に、電流加算トランジスタがオンすることで、差動出力信号ＯＵＴ０、ＯＵＴ１の電圧レベルの差を高速かつ誤動作なく増幅する。 （もっと読む）

【課題】相補電界効果トランジスタのオフ電流の周囲温度の変動に伴う変動を抑制する。
【解決手段】ＣＭＯＳを構成するＮチャンネルＭＯＳトランジスタの基板電圧ＶＰＷを生成する基板電圧生成回路３１と、上記ＮチャンネルＭＯＳトランジスタのレプリカであり、かつダイオード接続されたレプリカトランジスタ３２と、レプリカトランジスタ３２のアノード−カソード間に所定の電圧値ＶＦの電圧を印加する電圧印加部３３とを備え、レプリカトランジスタ３２の基板電圧は基板電圧生成回路３１が生成する基板電圧ＶＰＷであり、基板電圧生成回路３１は、レプリカトランジスタ３２に流れる電流の電流値が所与の目標値となるよう、生成する基板電圧ＶＰＷを制御する。 （もっと読む）

【課題】微細化が進むと、センスアンプのオフセットが増加し、読み出し時に誤動作が生じてしまい、チップの歩留まりを低下させてしまう。
【解決手段】複数のプルダウン回路と一つのプルアップ回路から構成されるセンスアンプ回路を有する。また、複数のプルダウン回路の中、その一つにおいて、プルダウン回路を構成するトランジスタは、他方のプルダウン回路を構成するトランジスタよりも、チャネル長やチャネル幅といった定数が大きいことを特徴とする。さらに、複数のプルダウン回路のうち、トランジスタの定数が大きいプルダウン回路を先に活性化し、その後もう一つのプルダウン回路とプルアップ回路を活性化して読み出しを行う。 （もっと読む）