セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路
【課題】 少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に集積回路の分野に関し、さらに詳しくは、集積回路のデジタル回路機構における信号のスキュー調整に関する。
【背景技術】
【０００２】
集積回路の設計は一般的に、「配置配線」ＣＡＤシステムのようなコンピュータ支援設計機器を通して実行される。そのようなシステムでは、集積回路のレイアウトは、回路素子の様々な配置、方位、および配線を生成するために必要なマスクの幾何学的構成を記述する標準セルによって定義される。所与の製造技術に従って集積回路を設計するのに利用可能な標準セル群は、一般的に標準セル・ライブラリと呼ばれる。標準セル・ライブラリは一般的に、タイミング、ノイズ、信頼性等について完全に特徴付けられた所定の組の論理ブロックを含む。
【０００３】
市販の標準セル・ライブラリはブール論理に基づいている。この組合せ論理は主として、論理「ａｎｄ」、「ｏｒ」、および「ｉｎｖｅｒｔ」機能から形成される。メモリ素子は一般的にフリップフロップおよびラッチにより実現される。通常、ライブラリはこれらの基本的セルの数百のバリエーションを含む。加算器、乗算器のような算術ブロックを含む高レベル論理は、これらの標準セルの組合せから構成される。
【０００４】
設計者は通常、ライブラリの頑健性および柔軟性のため、標準セル・ライブラリを使用する。これは、製品開発サイクル時間を短縮することによって、時間および金を節約する。加えて、予め設計され、予め試験され、かつ予め特徴付けられた標準セル・ライブラリを使用することによって、リスクが低減される。
【０００５】
しかし、標準セルで設計された集積回路はしばしば、望ましくない信号スキューを結果的に生じる。例えば、理想的信号波は５０／５０または５０％のデューティ・サイクルを持つことができ、所与の周期で信号が高レベルである時間の量は、信号が低レベルである時間の量に等しい。本明細書ではデューティ・サイクル歪みともいう信号スキューは、所与の波形周期で信号が高レベルである時間の量が、信号が低レベルである時間の量よりかなり大きいかまたは小さいときに発生する。例えば、１０ｎｓ（ナノ秒）の周期を有する理想的波形は５ｎｓ高レベル／５ｎｓ低レベルのパターンを持つことができ、スキューした波形は６ｎｓ高レベル／４ｎｓ低レベルのパターンを持つことができ、結果的に２ｎｓの信号スキューを生じる。
【０００６】
この問題を解決しようとする従前の試みは、カスタマイズされたセルを作成したり、既存のセルを手動修正したり、手動の配置配線修正を利用して所与の回路を調整することを含んでいた。米国特許第６６９０２０２号および第６５０７２２０号は、信号電圧を集積回路の論理しきい電圧に一致させることによりデューティ・サイクル歪みを補正または防止するための回路機構を記載している。米国特許第６４１１１４５号は、集積回路の入力のＤＣレベルを変更するように構成された差動対のトランジスタを通して、デューティ・サイクルを補正するように構成された回路を記載している。米国特許第５７５７２１８号は、コンパレータ回路および制御回路を有するデューティ・サイクル補正回路を記載している。特許公開公報第２００３−１５２０７８号および第０８−０７７２２７号は、セルの総遅延の変更におけるＲＣ効果の使用を記載している。
【０００７】
これらの技術は、集積回路設計者が標準セル集積回路設計で使用される標準設計フロー方法から逸脱することを余儀なくさせる。セルを手動的にカスタマイズしあるいは回路レイアウトを修正する必要性は、設計サイクル時間を長引かせかつ複雑化し、おそらく余分なリスク、コスト、およびスケジュールの遅れを追加する。したがって、集積回路のデジタル回路機構における信号スキュー調整の更なる改善が依然として必要である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６６９０２０２号
【特許文献２】米国特許第６５０７２２０号
【特許文献３】米国特許第６４１１１４５号
【特許文献４】米国特許第５７５７２１８号
【特許文献５】特開２００３−１５２０７８
【特許文献６】特開平０８−０７７２２７
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は例示的実施形態で、集積回路の設計でセル・ライブラリから選択された１つまたは複数の信号スキュー調整セルを使用して、集積回路のデジタル回路機構における信号のスキューを調整するための技術を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様では、集積回路のデジタル回路機構は、少なくとも１つのデジタル論理セルと、少なくとも１つのスキュー調整セルとを備える。スキュー調整セルは、集積回路のデジタル回路機構の信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。
セル・ライブラリのスキュー調整セルは、基本的組合わせ論理機能を含むことができ、トランジスタ・レベルで、同様のコア論理セルのスキューとは異なるスキューを提供するように設計することができる。回路設計者は、ライブラリの通常の標準セルの代わりに、またはそれに加えて、これらの特殊スキュー調整セルを使用して、集積回路のデジタル回路機構のクリティカル・パスのスキューを低減することができる。
【００１１】
本発明の別の態様では、信号のスキューを調整することのできる集積回路を設計する方法を記載する。セル・ライブラリからの少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューが決定される。セル・ライブラリからの少なくとも１つのスキュー調整セルは、集積回路に組み込まれる。少なくとも１つのスキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。
【００１２】
本発明のさらなる態様では、集積回路のデジタル回路機構における信号のスキューを調整する方法を記載する。信号は集積回路のデジタル回路機能に入力され、集積回路のデジタル回路機構の少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを通して伝達される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。デジタル論理セルは信号にスキューを引き起こし、スキュー調整セルは集積回路のデジタル回路機構における信号のスキューを所望の値に調整するように構成される。所望の量のスキューを有する信号が、集積回路のデジタル回路機構から出力される。
【００１３】
本発明の例示的実施形態は、回路設計者が、スケジュール上の影響をほとんどまたは全く受けずに、標準論理セルを使用する推薦集積回路設計フローを維持しながら、集積回路のデジタル回路機構のクリティカル・パスにおける信号スキューを最小化することを可能にするので、好都合である。
【００１４】
本発明のこれらおよび他の目的、特長、および利点は、添付の図面に関連して読むべき、その例示的実施形態の以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】集積回路のデジタル回路機構における信号スキューを示す図である。
【図２】本発明を実現することができる集積回路のデジタル回路機構の一例を示す図である。
【図３】本発明と共に利用可能なインバータのトランジスタ実現を示す図である。
【図４】本発明の実施形態に係る信号スキュー調整を達成する集積回路設計方法論を示す流れ図である。
【図５】図２の回路パスに加えられたスキュー調整ステージを有する、本発明の実施形態に係る集積回路のデジタル回路機構を示す図である。
【図６】図２の回路パスのインバータをスキュー調整インバータに置換した、本発明の実施形態に係る集積回路のデジタル回路機構を示す図である。
【図７】本発明の実施形態に係る信号スキュー調整方法論を示す流れ図である。
【図８】本発明の実施形態に係る信号スキュー調整技術を実現するのに適した例示的コンピュータ支援設計機器を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下に詳述するように、本発明は例示的実施形態で、セル・ライブラリの１つまたは複数のスキュー調整セルを使用することにより、集積回路のデジタル回路機構における信号スキュー調整を達成する。
【００１７】
最初に図１を参照すると、図は信号スキューまたはデューティ・サイクル歪みの概念を示す。５０／５０（５０％）のデューティ・サイクル（零スキュー）を持つ理想的波形１０２は、集積回路のデジタル回路機構１０４への入力Ａである。波形１０２は、所与の周期で信号が高レベルの時間の量と信号が低レベルの時間の量が実質的に等しいので、零スキューを持つ。デジタル回路機構１０４は１つまたは複数の論理演算を実行し、結果的に出力波形１０６として図示された出力信号Ｚを生じる。出力波形１０６は６０／４０デューティ・サイクルを有し、信号が高レベルである時間の量は、信号が低レベルである時間の量より大きい。これが１０ｎｓの周期を持つ１００ＭＨｚの信号であるならば、理想的波形１０２は５ｎｓ高レベル／５ｎｓ低ベルのパターンを有する。出力波形１０６は６ｎｓ高レベル／４ｎｓ低レベルのパターンを持ち、結果的に２ｎｓのスキューを生じる。
【００１８】
図２を参照すると、図は集積回路における一連のデジタル回路機構の一例を示す。入力信号Ａは６個の論理ゲート、すなわちＯＲゲート２０２、ＮＯＲゲート２０４、ＮＡＮＤゲート２０６、ＭＵＸゲート２０８、ならびにインバータ２１０および２１２を通して伝達される。インバータ２１２は出力信号Ｚを生成する。図２に示し、かつ本明細書に記載する他の回路機構の構成に示す素子の特定の配置は、単に例示的実施形態として提示するものであることを理解されたい。他の集積回路は、例えばメモリ素子およびフリップフロップまたは他の型の論理ゲートのような、代替的または追加的素子を含むことができる。完全なる設計では、各回路素子は一般的に零スキューとなるように設計される。しかし、実際には、高速および小サイズ要件がしばしば結果的に、かなりのスキューを有する回路素子をもたらす。多くのそのような素子が、図２に示すように、所与の回路パスに沿って直列に配置される場合、結果的に生じるスキューは望ましくないほど大きくなることがある。
【００１９】
ＭＯＳインバータのトランジスタ実現を示す図を図３に示す。図３のＭＯＳインバータは、例えば図２のインバータ２１０または２１２として利用可能である。ＭＯＳインバータにおいて、Ｐチャネル・トランジスタ３０２は、Ｎチャネル・トランジスタ３０４と相互接続される。この共通ゲートはインバータの入力Ａであり、それらの共通ドレイン接続は出力Ｚである。ＶＳＳは接地または回路の低位供給電圧を表し、ＶＤＤは上位供給電圧を表す。出力信号Ｚの高レベルから低レベルへの遷移にかかる速度または時間の量は、Ｎチャネル・トランジスタ３０４の強度に依存し、出力信号Ｚの低レベルから高レベルへの遷移にかかる速度または時間の量は、Ｐチャネル・トランジスタ３０２の強度に依存する。したがって、Ｐチャネル・トランジスタ３０２およびＮチャネル・トランジスタ３０４の強度の比は、このインバータが入力信号Ａから生じる信号Ｚのスキューを決定する。
【００２０】
ほとんどの標準セルでは、トランジスタの強度はそのサイズに依存し、さらに詳しくは、トランジスタの幅／長さ比に依存する。多くの場合、Ｐチャネル・トランジスタおよびＮチャネル・トランジスタのサイズは、セルのサイズおよび速度の考慮事項によって決定される。最新の高速ＣＭＯＳ技術で標準セルで使用されるＮチャネルおよびＰチャネル・トランジスタは一般的に、約０．４μｍから２μｍの間の幅、および約０．１μｍから０．２μｍの間のゲート長を有する。プロセスにもよるが、Ｐチャネル・トランジスタの幅／長さとＮチャネル・トランジスタの幅／長さの比が約２から４の間の場合に、最小スキューが得られる。しかし、ほとんどの標準セルでは、サイズおよび速度の考慮事項のため、この比は２未満であり、その結果スキューした出力信号Ｚが生じる。
【００２１】
図４を参照すると、流れ図は、本発明の一実施形態に係る信号スキュー調整を達成する集積回路設計方法論を示す。該方法論はブロック４０２から始まり、そこでセル・ライブラリからの少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューが決定される。ブロック４０４で、セル・ライブラリからの少なくとも１つのスキュー調整セルが、集積回路のデジタル回路機構に組み込まれる。少なくとも１つのスキュー調整セルは、デジタル回路機構における信号のスキューを所望の量に調整するように構成される。この組込み工程は、デジタル回路機構に少なくとも１つのスキュー調整セルを追加すること、または集積回路のデジタル回路機構で少なくとも１つのデジタル論理セルを少なくとも１つのスキュー調整セルに置換することとすることができる。
【００２２】
一例として、図１のスキューした出力波形１０６が、図２の一連のデジタル回路機構によって生成されると考えた場合、スキューを低減するために、低レベルから高レベルへの遷移の速度を、高レベルから低レベルへの遷移の速度に比較して低減しなければならない。これは、本発明の実施形態に従って、図５に示すように、既存の回路パスの端部に配置された２つの新しいインバータ５０２および５０４の追加を通して達成することができる。インバータ５０２は、通常のインバータ２１０または２１２のそれより小さい幅／長さ比を有するＮチャネル・トランジスタで作成される。Ｎチャネル・トランジスタの幅／長さ比が低減するので、その強度も低下し、よってその速度が低下し、図１の出力信号１０６の反転形の高レベルから低レベルへの遷移にかかる時間が長くなる。
【００２３】
インバータ５０４は、インバータ２１０または２１２のそれより小さい幅／長さ比を有するＰチャネル・トランジスタにより作成される。Ｐチャネル・トランジスタの幅／長さ比は低減するので、その強度も低下し、よってその速度が低下し、インバータ５０２から受け取った信号の反転形の低レベルから高レベルへの遷移にかかる時間が長くなる。インバータ５０２および５０４を図５に示すように直列に接続すると、結果的に得られる出力は、信号の低レベルから高レベルへの遷移は、その高レベルから低レベルへの遷移に比較して遅くなる。この遅くなる低レベルから高レベルへの遷移は出力Ｚのスキューを低減するので、好都合である。
【００２４】
インバータ５０２および５０４は、本明細書でより一般的にスキュー調整セルと呼ぶものの例である。言うまでもなく、本発明は多種多様な他の型のそのようなセルを任意の組合せで利用することができる。
【００２５】
本実施例におけるスキュー補正の代替的解決策は、図２の既存のインバータ２１０および２１２を、図６に示すインバータ６０２および６０４に置換することである。実際には、セルの置換およびセルの追加の何らかの組合せが必要になるかもしれない。再び、本明細書に提示する実施例はインバータを含むが、本発明に係るスキュー調整技術の実現には、ＮＡＮＤ、ＮＯＲ、および他のゲートのような他の素子を利用することもできることを、回路設計業者は理解されるであろう。
【００２６】
本明細書に記載したスキュー調整セルは、組合せ論理機能を実行することもできる。しかし、スキュー調整セルから生じるスキューは、実質的に同様の論理機能を有するセル・ライブラリのデジタル論理セルのそれとは異なる。例えば＋／−１００ｐｓ（ピコ秒）刻みまたは他の刻み間隔である範囲の設計組込みスキューを網羅する一系列のそのような標準セル論理ゲートが開発されると、物理的レイアウト、スケジュール、またはコストにほとんどまたは全く影響を及ぼすことなく、そのようなセルの１つまたは複数を、集積回路の最終設計段階中に追加することができる。
【００２７】
図７を参照すると、流れ図は本発明の実施形態に係る信号スキュー調整プロセスを示している。プロセスはブロック７０２から始まり、信号が集積回路のデジタル回路機構に入力される。ブロック７０４で、信号は、集積回路のデジタル回路機構における少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを通して伝達される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。デジタル論理セルは、信号のスキューまたはデューティ・サイクル歪みを引き起こし、スキュー調整セルは信号のスキューを所望の量だけ調整するように構成される。デジタル論理セルおよびスキュー調整セルは、デジタル論理セルをスキュー調整セルの前または後に配置して、あるいは他の配置で、直列に接続することができる。次いで信号は、ブロック７０６で集積回路のデジタル回路機構から所望のスキューで出力される。多くの場合、この所望のスキューは実質的に零に等しいスキューであるが、記載した技術は言うまでもなく他の所望量のスキューを生成するように利用することができる。
【００２８】
図８を参照すると、ブロック図は、本発明の信号スキュー調整技術を実現することのできる、コンピュータ支援設計機器８００の一例を示す。図示するとおり、コンピュータ支援設計機器８００はプロセッサ８０２およびメモリ８０４を有する。図４に示したブロックの１つまたは複数は少なくとも部分的に、プロセッサ８０２によって実行されかつメモリ８０４に格納されたソフトウェアを利用して実行することができる。
【００２９】
したがって、本明細書で記載したように、本発明の例示的実施形態は、セル・ライブラリから選択されたスキュー調整セルを使用して、集積回路のデジタル回路機構における信号のスキューを調整するための技術を提供する。
【００３０】
本発明の追加の実施形態は、所与の集積回路に様々な個数、組合せ、および配置のデジタル論理セル、スキュー調整セル、およびデジタル回路機構を組み込むことができる。追加の実施形態はまた、様々な程度の調整および様々な論理機能を有するスキュー調整セルを組み込むこともできる。さらに、集積回路はデジタル回路機構のみならずアナログ回路機構をも組み込むことができる。
【００３１】
集積回路一般に関して、半導体ウェハの表面に複数の同一ダイが一般的に反復パターンで形成される。各ダイは、本明細書で記述したように、少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデバイスを含むことができ、他の構造または回路を含むことができる。個々のダイは、ウェハから裁断またはダイシングされ、次いで集積回路として実装される。ウェハをダイシングし、ダイを実装して集積回路を製造する方法は、当業者には周知である。そのように製造された集積回路は、本発明の一部とみなされる。
【００３２】
したがって、本明細書では添付の図面を参照しながら本発明の例示的実施形態について説明したが、本発明はこれらの厳密な実施形態に限定されず、本発明の範囲または精神から逸脱することなく、様々な他の変更および変形を当業者が施すことができることを理解されたい。
【技術分野】
【０００１】
本発明は、一般的に集積回路の分野に関し、さらに詳しくは、集積回路のデジタル回路機構における信号のスキュー調整に関する。
【背景技術】
【０００２】
集積回路の設計は一般的に、「配置配線」ＣＡＤシステムのようなコンピュータ支援設計機器を通して実行される。そのようなシステムでは、集積回路のレイアウトは、回路素子の様々な配置、方位、および配線を生成するために必要なマスクの幾何学的構成を記述する標準セルによって定義される。所与の製造技術に従って集積回路を設計するのに利用可能な標準セル群は、一般的に標準セル・ライブラリと呼ばれる。標準セル・ライブラリは一般的に、タイミング、ノイズ、信頼性等について完全に特徴付けられた所定の組の論理ブロックを含む。
【０００３】
市販の標準セル・ライブラリはブール論理に基づいている。この組合せ論理は主として、論理「ａｎｄ」、「ｏｒ」、および「ｉｎｖｅｒｔ」機能から形成される。メモリ素子は一般的にフリップフロップおよびラッチにより実現される。通常、ライブラリはこれらの基本的セルの数百のバリエーションを含む。加算器、乗算器のような算術ブロックを含む高レベル論理は、これらの標準セルの組合せから構成される。
【０００４】
設計者は通常、ライブラリの頑健性および柔軟性のため、標準セル・ライブラリを使用する。これは、製品開発サイクル時間を短縮することによって、時間および金を節約する。加えて、予め設計され、予め試験され、かつ予め特徴付けられた標準セル・ライブラリを使用することによって、リスクが低減される。
【０００５】
しかし、標準セルで設計された集積回路はしばしば、望ましくない信号スキューを結果的に生じる。例えば、理想的信号波は５０／５０または５０％のデューティ・サイクルを持つことができ、所与の周期で信号が高レベルである時間の量は、信号が低レベルである時間の量に等しい。本明細書ではデューティ・サイクル歪みともいう信号スキューは、所与の波形周期で信号が高レベルである時間の量が、信号が低レベルである時間の量よりかなり大きいかまたは小さいときに発生する。例えば、１０ｎｓ（ナノ秒）の周期を有する理想的波形は５ｎｓ高レベル／５ｎｓ低レベルのパターンを持つことができ、スキューした波形は６ｎｓ高レベル／４ｎｓ低レベルのパターンを持つことができ、結果的に２ｎｓの信号スキューを生じる。
【０００６】
この問題を解決しようとする従前の試みは、カスタマイズされたセルを作成したり、既存のセルを手動修正したり、手動の配置配線修正を利用して所与の回路を調整することを含んでいた。米国特許第６６９０２０２号および第６５０７２２０号は、信号電圧を集積回路の論理しきい電圧に一致させることによりデューティ・サイクル歪みを補正または防止するための回路機構を記載している。米国特許第６４１１１４５号は、集積回路の入力のＤＣレベルを変更するように構成された差動対のトランジスタを通して、デューティ・サイクルを補正するように構成された回路を記載している。米国特許第５７５７２１８号は、コンパレータ回路および制御回路を有するデューティ・サイクル補正回路を記載している。特許公開公報第２００３−１５２０７８号および第０８−０７７２２７号は、セルの総遅延の変更におけるＲＣ効果の使用を記載している。
【０００７】
これらの技術は、集積回路設計者が標準セル集積回路設計で使用される標準設計フロー方法から逸脱することを余儀なくさせる。セルを手動的にカスタマイズしあるいは回路レイアウトを修正する必要性は、設計サイクル時間を長引かせかつ複雑化し、おそらく余分なリスク、コスト、およびスケジュールの遅れを追加する。したがって、集積回路のデジタル回路機構における信号スキュー調整の更なる改善が依然として必要である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６６９０２０２号
【特許文献２】米国特許第６５０７２２０号
【特許文献３】米国特許第６４１１１４５号
【特許文献４】米国特許第５７５７２１８号
【特許文献５】特開２００３−１５２０７８
【特許文献６】特開平０８−０７７２２７
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は例示的実施形態で、集積回路の設計でセル・ライブラリから選択された１つまたは複数の信号スキュー調整セルを使用して、集積回路のデジタル回路機構における信号のスキューを調整するための技術を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様では、集積回路のデジタル回路機構は、少なくとも１つのデジタル論理セルと、少なくとも１つのスキュー調整セルとを備える。スキュー調整セルは、集積回路のデジタル回路機構の信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。
セル・ライブラリのスキュー調整セルは、基本的組合わせ論理機能を含むことができ、トランジスタ・レベルで、同様のコア論理セルのスキューとは異なるスキューを提供するように設計することができる。回路設計者は、ライブラリの通常の標準セルの代わりに、またはそれに加えて、これらの特殊スキュー調整セルを使用して、集積回路のデジタル回路機構のクリティカル・パスのスキューを低減することができる。
【００１１】
本発明の別の態様では、信号のスキューを調整することのできる集積回路を設計する方法を記載する。セル・ライブラリからの少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューが決定される。セル・ライブラリからの少なくとも１つのスキュー調整セルは、集積回路に組み込まれる。少なくとも１つのスキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。
【００１２】
本発明のさらなる態様では、集積回路のデジタル回路機構における信号のスキューを調整する方法を記載する。信号は集積回路のデジタル回路機能に入力され、集積回路のデジタル回路機構の少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを通して伝達される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。デジタル論理セルは信号にスキューを引き起こし、スキュー調整セルは集積回路のデジタル回路機構における信号のスキューを所望の値に調整するように構成される。所望の量のスキューを有する信号が、集積回路のデジタル回路機構から出力される。
【００１３】
本発明の例示的実施形態は、回路設計者が、スケジュール上の影響をほとんどまたは全く受けずに、標準論理セルを使用する推薦集積回路設計フローを維持しながら、集積回路のデジタル回路機構のクリティカル・パスにおける信号スキューを最小化することを可能にするので、好都合である。
【００１４】
本発明のこれらおよび他の目的、特長、および利点は、添付の図面に関連して読むべき、その例示的実施形態の以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】集積回路のデジタル回路機構における信号スキューを示す図である。
【図２】本発明を実現することができる集積回路のデジタル回路機構の一例を示す図である。
【図３】本発明と共に利用可能なインバータのトランジスタ実現を示す図である。
【図４】本発明の実施形態に係る信号スキュー調整を達成する集積回路設計方法論を示す流れ図である。
【図５】図２の回路パスに加えられたスキュー調整ステージを有する、本発明の実施形態に係る集積回路のデジタル回路機構を示す図である。
【図６】図２の回路パスのインバータをスキュー調整インバータに置換した、本発明の実施形態に係る集積回路のデジタル回路機構を示す図である。
【図７】本発明の実施形態に係る信号スキュー調整方法論を示す流れ図である。
【図８】本発明の実施形態に係る信号スキュー調整技術を実現するのに適した例示的コンピュータ支援設計機器を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下に詳述するように、本発明は例示的実施形態で、セル・ライブラリの１つまたは複数のスキュー調整セルを使用することにより、集積回路のデジタル回路機構における信号スキュー調整を達成する。
【００１７】
最初に図１を参照すると、図は信号スキューまたはデューティ・サイクル歪みの概念を示す。５０／５０（５０％）のデューティ・サイクル（零スキュー）を持つ理想的波形１０２は、集積回路のデジタル回路機構１０４への入力Ａである。波形１０２は、所与の周期で信号が高レベルの時間の量と信号が低レベルの時間の量が実質的に等しいので、零スキューを持つ。デジタル回路機構１０４は１つまたは複数の論理演算を実行し、結果的に出力波形１０６として図示された出力信号Ｚを生じる。出力波形１０６は６０／４０デューティ・サイクルを有し、信号が高レベルである時間の量は、信号が低レベルである時間の量より大きい。これが１０ｎｓの周期を持つ１００ＭＨｚの信号であるならば、理想的波形１０２は５ｎｓ高レベル／５ｎｓ低ベルのパターンを有する。出力波形１０６は６ｎｓ高レベル／４ｎｓ低レベルのパターンを持ち、結果的に２ｎｓのスキューを生じる。
【００１８】
図２を参照すると、図は集積回路における一連のデジタル回路機構の一例を示す。入力信号Ａは６個の論理ゲート、すなわちＯＲゲート２０２、ＮＯＲゲート２０４、ＮＡＮＤゲート２０６、ＭＵＸゲート２０８、ならびにインバータ２１０および２１２を通して伝達される。インバータ２１２は出力信号Ｚを生成する。図２に示し、かつ本明細書に記載する他の回路機構の構成に示す素子の特定の配置は、単に例示的実施形態として提示するものであることを理解されたい。他の集積回路は、例えばメモリ素子およびフリップフロップまたは他の型の論理ゲートのような、代替的または追加的素子を含むことができる。完全なる設計では、各回路素子は一般的に零スキューとなるように設計される。しかし、実際には、高速および小サイズ要件がしばしば結果的に、かなりのスキューを有する回路素子をもたらす。多くのそのような素子が、図２に示すように、所与の回路パスに沿って直列に配置される場合、結果的に生じるスキューは望ましくないほど大きくなることがある。
【００１９】
ＭＯＳインバータのトランジスタ実現を示す図を図３に示す。図３のＭＯＳインバータは、例えば図２のインバータ２１０または２１２として利用可能である。ＭＯＳインバータにおいて、Ｐチャネル・トランジスタ３０２は、Ｎチャネル・トランジスタ３０４と相互接続される。この共通ゲートはインバータの入力Ａであり、それらの共通ドレイン接続は出力Ｚである。ＶＳＳは接地または回路の低位供給電圧を表し、ＶＤＤは上位供給電圧を表す。出力信号Ｚの高レベルから低レベルへの遷移にかかる速度または時間の量は、Ｎチャネル・トランジスタ３０４の強度に依存し、出力信号Ｚの低レベルから高レベルへの遷移にかかる速度または時間の量は、Ｐチャネル・トランジスタ３０２の強度に依存する。したがって、Ｐチャネル・トランジスタ３０２およびＮチャネル・トランジスタ３０４の強度の比は、このインバータが入力信号Ａから生じる信号Ｚのスキューを決定する。
【００２０】
ほとんどの標準セルでは、トランジスタの強度はそのサイズに依存し、さらに詳しくは、トランジスタの幅／長さ比に依存する。多くの場合、Ｐチャネル・トランジスタおよびＮチャネル・トランジスタのサイズは、セルのサイズおよび速度の考慮事項によって決定される。最新の高速ＣＭＯＳ技術で標準セルで使用されるＮチャネルおよびＰチャネル・トランジスタは一般的に、約０．４μｍから２μｍの間の幅、および約０．１μｍから０．２μｍの間のゲート長を有する。プロセスにもよるが、Ｐチャネル・トランジスタの幅／長さとＮチャネル・トランジスタの幅／長さの比が約２から４の間の場合に、最小スキューが得られる。しかし、ほとんどの標準セルでは、サイズおよび速度の考慮事項のため、この比は２未満であり、その結果スキューした出力信号Ｚが生じる。
【００２１】
図４を参照すると、流れ図は、本発明の一実施形態に係る信号スキュー調整を達成する集積回路設計方法論を示す。該方法論はブロック４０２から始まり、そこでセル・ライブラリからの少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューが決定される。ブロック４０４で、セル・ライブラリからの少なくとも１つのスキュー調整セルが、集積回路のデジタル回路機構に組み込まれる。少なくとも１つのスキュー調整セルは、デジタル回路機構における信号のスキューを所望の量に調整するように構成される。この組込み工程は、デジタル回路機構に少なくとも１つのスキュー調整セルを追加すること、または集積回路のデジタル回路機構で少なくとも１つのデジタル論理セルを少なくとも１つのスキュー調整セルに置換することとすることができる。
【００２２】
一例として、図１のスキューした出力波形１０６が、図２の一連のデジタル回路機構によって生成されると考えた場合、スキューを低減するために、低レベルから高レベルへの遷移の速度を、高レベルから低レベルへの遷移の速度に比較して低減しなければならない。これは、本発明の実施形態に従って、図５に示すように、既存の回路パスの端部に配置された２つの新しいインバータ５０２および５０４の追加を通して達成することができる。インバータ５０２は、通常のインバータ２１０または２１２のそれより小さい幅／長さ比を有するＮチャネル・トランジスタで作成される。Ｎチャネル・トランジスタの幅／長さ比が低減するので、その強度も低下し、よってその速度が低下し、図１の出力信号１０６の反転形の高レベルから低レベルへの遷移にかかる時間が長くなる。
【００２３】
インバータ５０４は、インバータ２１０または２１２のそれより小さい幅／長さ比を有するＰチャネル・トランジスタにより作成される。Ｐチャネル・トランジスタの幅／長さ比は低減するので、その強度も低下し、よってその速度が低下し、インバータ５０２から受け取った信号の反転形の低レベルから高レベルへの遷移にかかる時間が長くなる。インバータ５０２および５０４を図５に示すように直列に接続すると、結果的に得られる出力は、信号の低レベルから高レベルへの遷移は、その高レベルから低レベルへの遷移に比較して遅くなる。この遅くなる低レベルから高レベルへの遷移は出力Ｚのスキューを低減するので、好都合である。
【００２４】
インバータ５０２および５０４は、本明細書でより一般的にスキュー調整セルと呼ぶものの例である。言うまでもなく、本発明は多種多様な他の型のそのようなセルを任意の組合せで利用することができる。
【００２５】
本実施例におけるスキュー補正の代替的解決策は、図２の既存のインバータ２１０および２１２を、図６に示すインバータ６０２および６０４に置換することである。実際には、セルの置換およびセルの追加の何らかの組合せが必要になるかもしれない。再び、本明細書に提示する実施例はインバータを含むが、本発明に係るスキュー調整技術の実現には、ＮＡＮＤ、ＮＯＲ、および他のゲートのような他の素子を利用することもできることを、回路設計業者は理解されるであろう。
【００２６】
本明細書に記載したスキュー調整セルは、組合せ論理機能を実行することもできる。しかし、スキュー調整セルから生じるスキューは、実質的に同様の論理機能を有するセル・ライブラリのデジタル論理セルのそれとは異なる。例えば＋／−１００ｐｓ（ピコ秒）刻みまたは他の刻み間隔である範囲の設計組込みスキューを網羅する一系列のそのような標準セル論理ゲートが開発されると、物理的レイアウト、スケジュール、またはコストにほとんどまたは全く影響を及ぼすことなく、そのようなセルの１つまたは複数を、集積回路の最終設計段階中に追加することができる。
【００２７】
図７を参照すると、流れ図は本発明の実施形態に係る信号スキュー調整プロセスを示している。プロセスはブロック７０２から始まり、信号が集積回路のデジタル回路機構に入力される。ブロック７０４で、信号は、集積回路のデジタル回路機構における少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを通して伝達される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。デジタル論理セルは、信号のスキューまたはデューティ・サイクル歪みを引き起こし、スキュー調整セルは信号のスキューを所望の量だけ調整するように構成される。デジタル論理セルおよびスキュー調整セルは、デジタル論理セルをスキュー調整セルの前または後に配置して、あるいは他の配置で、直列に接続することができる。次いで信号は、ブロック７０６で集積回路のデジタル回路機構から所望のスキューで出力される。多くの場合、この所望のスキューは実質的に零に等しいスキューであるが、記載した技術は言うまでもなく他の所望量のスキューを生成するように利用することができる。
【００２８】
図８を参照すると、ブロック図は、本発明の信号スキュー調整技術を実現することのできる、コンピュータ支援設計機器８００の一例を示す。図示するとおり、コンピュータ支援設計機器８００はプロセッサ８０２およびメモリ８０４を有する。図４に示したブロックの１つまたは複数は少なくとも部分的に、プロセッサ８０２によって実行されかつメモリ８０４に格納されたソフトウェアを利用して実行することができる。
【００２９】
したがって、本明細書で記載したように、本発明の例示的実施形態は、セル・ライブラリから選択されたスキュー調整セルを使用して、集積回路のデジタル回路機構における信号のスキューを調整するための技術を提供する。
【００３０】
本発明の追加の実施形態は、所与の集積回路に様々な個数、組合せ、および配置のデジタル論理セル、スキュー調整セル、およびデジタル回路機構を組み込むことができる。追加の実施形態はまた、様々な程度の調整および様々な論理機能を有するスキュー調整セルを組み込むこともできる。さらに、集積回路はデジタル回路機構のみならずアナログ回路機構をも組み込むことができる。
【００３１】
集積回路一般に関して、半導体ウェハの表面に複数の同一ダイが一般的に反復パターンで形成される。各ダイは、本明細書で記述したように、少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデバイスを含むことができ、他の構造または回路を含むことができる。個々のダイは、ウェハから裁断またはダイシングされ、次いで集積回路として実装される。ウェハをダイシングし、ダイを実装して集積回路を製造する方法は、当業者には周知である。そのように製造された集積回路は、本発明の一部とみなされる。
【００３２】
したがって、本明細書では添付の図面を参照しながら本発明の例示的実施形態について説明したが、本発明はこれらの厳密な実施形態に限定されず、本発明の範囲または精神から逸脱することなく、様々な他の変更および変形を当業者が施すことができることを理解されたい。
【特許請求の範囲】
【請求項１】
少なくとも１つのデジタル論理セルと、
集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成された少なくとも１つのスキュー調整セルと、を備えたデジタル回路機構を有する集積回路であって、
前記少なくとも１つのデジタル論理セルおよび前記少なくとも１つのスキュー調整セルがセル・ライブラリから選択される、集積回路。
【請求項１】
少なくとも１つのデジタル論理セルと、
集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成された少なくとも１つのスキュー調整セルと、を備えたデジタル回路機構を有する集積回路であって、
前記少なくとも１つのデジタル論理セルおよび前記少なくとも１つのスキュー調整セルがセル・ライブラリから選択される、集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２３９１８５（Ｐ２０１２−２３９１８５Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１５１０２６（Ｐ２０１２−１５１０２６）
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００５−２４２０１０（Ｐ２００５−２４２０１０）の分割
【原出願日】平成１７年８月２４日（２００５．８．２４）
【出願人】（５００５８７０６７）アギア システムズ インコーポレーテッド (302)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００５−２４２０１０（Ｐ２００５−２４２０１０）の分割
【原出願日】平成１７年８月２４日（２００５．８．２４）
【出願人】（５００５８７０６７）アギア システムズ インコーポレーテッド (302)
【Ｆターム（参考）】
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