半導体集積回路
【課題】主電源とバックアップ電源とを切り換える切換回路を内蔵しないリアルタイムクロック用の半導体集積回路において、バックアップモードにおける消費電力を低減する。
【解決手段】この半導体集積回路は、外部の主電源による第１の電源電圧又は外部のバックアップ電源による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、第１又は第２の電源電圧に基づいて第３の電源電圧を生成する定電圧回路と、第３の電源電圧が供給されて原振クロック信号を生成する発振回路と、原振クロック信号を分周し、分周されたクロック信号に基づいて計時情報を管理するロジック回路と、第１の電源電圧が供給されているか否かを表す信号に従って、第１の電源電圧が供給されていないときに、定電圧回路から出力される第３の電源電圧の値又は定電圧回路の動作期間を減少させる制御回路とを具備する。
【解決手段】この半導体集積回路は、外部の主電源による第１の電源電圧又は外部のバックアップ電源による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、第１又は第２の電源電圧に基づいて第３の電源電圧を生成する定電圧回路と、第３の電源電圧が供給されて原振クロック信号を生成する発振回路と、原振クロック信号を分周し、分周されたクロック信号に基づいて計時情報を管理するロジック回路と、第１の電源電圧が供給されているか否かを表す信号に従って、第１の電源電圧が供給されていないときに、定電圧回路から出力される第３の電源電圧の値又は定電圧回路の動作期間を減少させる制御回路とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計時情報を管理するリアルタイムクロック用の半導体集積回路に関する。
【背景技術】
【０００２】
計時情報を管理するリアルタイムクロック（ＲＴＣ）用の半導体集積回路（ＩＣ）においては、発振回路が原振クロック信号を生成し、原振クロック信号を分周して得られる分周クロック信号に基づいてロジック回路が動作する。ここで、発振回路は、ロジック回路に供給される電源電圧よりも低い電源電圧が供給されて動作することが可能であり、安定化された電源電圧を発振回路に供給するために、定電圧回路が用いられることが多い。
【０００３】
さらに、携帯電話機等のようにバッテリーで動作する機器においては、バッテリーを取り外してもＲＴＣ用ＩＣが計時情報を管理できるように、定電圧回路やロジック回路等に電源電圧を供給する２次電池又は大容量キャパシタ等のバックアップ電源が設けられている。しかしながら、バックアップ電源が供給できる電力には限りがあるので、バックアップモードにおけるＲＴＣ用ＩＣの消費電力を低減することが望まれている。
【０００４】
関連する技術として、特許文献１には、バックアップ電源による駆動時の消費電流を小さくすることができ、バックアップ電源による駆動時間を長くするとともに、誤動作を防止して信頼性を向上させることができる定電圧発生装置が開示されている。この定電圧出力装置は、第１の電源と第２の電源とを切り換える切換回路と、切換回路から供給される第１の電源または第２の電源によって稼動し、所定の電圧の電源を出力する定電圧回路とを備えた定電圧出力装置であって、切換回路が、定電圧回路に供給している電源が第１の電源か第２の電源かを示す制御信号を定電圧回路に出力し、定電圧回路が、切換回路からの制御信号に基づいて間欠動作を行うことを特徴とする。
【０００５】
特許文献１によれば、第１の電源と第２の電源とを切り換える切換回路から定電圧回路に制御信号を出力することにより、定電圧回路が間欠動作を行うことが可能となる。しかしながら、そのような切換回路を内蔵しないＲＴＣ用ＩＣにおいては、バックアップモードにおける消費電力を低減することができなかった。
【特許文献１】特開２００２−９１５８３号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、主電源とバックアップ電源とを切り換える切換回路を内蔵しないリアルタイムクロック用の半導体集積回路においても、バックアップモードにおける消費電力を低減することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、外部の主電源による第１の電源電圧又は外部のバックアップ電源による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、第１又は第２の電源電圧に基づいて第３の電源電圧を生成する定電圧回路と、定電圧回路によって生成される第３の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、発振回路によって生成される原振クロック信号を分周し、分周されたクロック信号に基づいて計時情報を管理するロジック回路と、第１の電源電圧が供給されているか否かを表す信号に従って、第１の電源電圧が供給されていないときに、定電圧回路から出力される第３の電源電圧の値又は定電圧回路の動作期間を減少させる制御回路とを具備する。
【０００８】
ここで、定電圧回路が、ゲートがソースに接続されたディプリーションタイプの複数のトランジスタを含み、制御回路が、定電圧回路における複数のトランジスタの接続状態を変化させることにより、複数のトランジスタの内の少なくとも１つを第３の電源電圧生成のための定電流源として動作させるスイッチ回路を含み、第１の電源電圧が供給されているときに、定電圧回路から出力される第３の電源電圧の値を第１の値に設定し、第１の電源電圧が供給されていないときに、定電圧回路から出力される第３の電源電圧の値を第１の値よりも低い第２の値に設定するようにしても良い。
【０００９】
あるいは、ロジック回路が、分周されたクロック信号に基づいて所定のデューティを有するサンプリング信号を生成し、制御回路が、定電圧回路の動作をオン／オフさせるスイッチ回路を含み、第１の電源電圧が供給されているときに、定電圧回路を連続動作させ、第１の電源電圧が供給されていないときに、ロジック回路によって生成されるサンプリング信号に従って定電圧回路を間欠動作させるようにしても良い。その場合に、ロジック回路によって生成されるサンプリング信号のデューティは、１／１６以上かつ１／４以下であることが望ましい。
【発明の効果】
【００１０】
本発明によれば、主電源からの電源電圧が供給されているか否かを表す信号に従って、主電源からの電源電圧が供給されていないときに、定電圧回路から出力される電源電圧の値又は定電圧回路の動作期間を減少させることにより、主電源とバックアップ電源とを切り換える切換回路を内蔵しないリアルタイムクロック用の半導体集積回路においても、バックアップモードにおける消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るリアルタイムクロック用の半導体集積回路を含む機器の回路構成を示すブロック図である。
【００１２】
この機器は、バッテリーで動作する携帯電話機等の機器であり、図１に示すように、バッテリー又はＡＣアダプタ等の主電源（システム電源）１０と、電源制御回路２０と、水晶振動子３０が外付けされたリアルタイムクロック用の半導体集積回路４０と、メインシステム５０とによって構成される。電源制御回路２０及びメインシステム５０には、主電源１０から電源電圧（ＶＤＤ−ＶＳＳ）が供給される。以下においては、電源電位ＶＤＤが５Ｖで、電源電位ＶＳＳが０Ｖ（接地電位）である場合について説明する。
【００１３】
電源制御回路２０は、抵抗２１〜２４と、ＰＮＰバイポーラトランジスタ２５と、ＮＰＮバイポーラトランジスタ２６と、逆流防止用のダイオード２７と、バックアップ電源としての２次電池２８と、平滑用のコンデンサ２９とを含んでいる。抵抗２１及び２２は、主電源１０から供給される電源電圧（ＶＤＤ−ＶＳＳ）を分圧することにより、制御信号ＳＣを生成する。制御信号ＳＣは、主電源１０による第１の電源電圧が半導体集積回路４０に供給されているか否かを表している。
【００１４】
主電源１０から正常な電源電圧が供給されている場合には、メインシステム５０が動作すると共に、制御信号ＳＣの電圧がトランジスタ２６のしきい電圧を超えてトランジスタ２６がオン状態となり、抵抗２３を介してトランジスタ２５のベース電流が流れるので、トランジスタ２５もオン状態となる。これにより、半導体集積回路４０に第１の電源電圧（約５Ｖ）が供給される。
【００１５】
一方、バッテリーが取り外される等により主電源１０から正常な電源電圧が供給されなくなると、メインシステム５０が動作しなくなると共に、トランジスタ２６がオフ状態となり、トランジスタ２５のベース電流が流れなくなるので、トランジスタ２５もオフ状態となる。その場合には、２次電池２８から抵抗２４及びダイオード２７を介して半導体集積回路４０に第２の電源電圧（例えば、約３Ｖ）が供給される。
【００１６】
半導体集積回路４０は、外部の主電源１０による第１の電源電圧又は外部の２次電池２８による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、制御回路４１と、定電圧回路４２と、発振回路４３と、レベルシフタ４４と、ロジック回路４５と、入出力回路４６とを内蔵している。
【００１７】
図１等においては、半導体集積回路４０の正極性の電源端子に供給される電源電位をＶＩＮで表している。制御回路４１は、第１の電源電圧が供給されているか否かを表す制御信号ＳＣに従って、第１の電源電圧が供給されていないときに、定電圧回路４２から出力される安定化された第３の電源電圧ＶＲＥＧの値を減少させる。
【００１８】
図２は、図１に示す制御回路及び定電圧回路の具体的な構成例を示す回路図である。図２に示すように、定電圧回路４２は、外部から供給される電源電位ＶＩＮがソースに供給され、ゲートがドレインに接続されたＰチャネルＭＯＳトランジスタＱＰ１１と、トランジスタＱＰ１１のドレインに接続されたドレインを有し、ゲートがソースに接続された複数のディプリーションタイプのＮチャネルＭＯＳトランジスタＱＮ１０及びＱＮ１１と、トランジスタＱＰ１１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２と、トランジスタＱＰ１２に直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１２とを含んでいる。
【００１９】
さらに、定電圧回路４２は、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２、及び、ＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３によって構成される差動増幅器と、この差動増幅器の出力信号がゲートに印加される出力段のＰチャネルＭＯＳトランジスタＱＰ３１と、トランジスタＱＰ３１に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ３２及びＮチャネルＭＯＳトランジスタＱＮ３１とを含んでいる。トランジスタＱＮ１２、ＱＮ２３、及び、ＱＮ３１は、カレントミラー回路を構成している。また、トランジスタＱＰ３１のゲート・ドレイン間には、位相補償用のコンデンサＣ１が接続されている。なお、ディプリーションタイプのトランジスタＱＮ１０及びＱＮ１１以外は、エンハンスメントタイプのトランジスタである。
【００２０】
ディプリーションタイプのトランジスタＱＮ１０及びＱＮ１１は、負のしきい値を有しており、ゲート電圧ＶＧＳが０Ｖでもドレイン電流が流れる。定電圧回路１０は、トランジスタＱＮ１０及び／又はＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流をトランジスタＱＮ１２にも流すことにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、安定化された第３の電源電位ＶＲＥＧを生成する。
【００２１】
制御回路４１は、ＮチャネルＭＯＳトランジスタＱＮ４１によって構成されるスイッチ回路を含んでいる。スイッチ回路は、バックアップモード端子に印加される制御信号ＳＣに従って、定電圧回路４１におけるディプリーションタイプの複数のトランジスタＱＮ１０及びＱＮ１１の接続状態を変化させることにより、それらのトランジスタの内の少なくとも１つを、第３の電源電位ＶＲＥＧを生成するための定電流源として動作させる。
【００２２】
図２に示す例においては、トランジスタＱＮ１１のゲート及びソースは、トランジスタＱＮ４１のドレインに接続されており、トランジスタＱＮ４１のソースは、電源電位ＶＳＳに接続されている。また、トランジスタＱＮ１１のゲート及びソースは、電源電位ＶＳＳに接続されている。
【００２３】
第１の電源電圧が供給されているときには、制御信号ＳＣがハイレベルとなるので、トランジスタＱＮ４１がオン状態となって、トランジスタＱＮ１０のゲート及びソースが電源電位ＶＳＳに接続される。その結果、トランジスタＱＮ１０及びＱＮ１１の両方が定電流源として動作し、トランジスタＱＮ１０及びＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流がトランジスタＱＮ１２にも流れることにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、第３の電源電圧ＶＲＥＧの値が第１の値（例えば、０．８Ｖ〜１Ｖ）に設定される。
【００２４】
一方、第１の電源電圧が供給されていないときには、制御信号ＳＣがローレベルとなるので、トランジスタＱＮ４１がオフ状態となって、トランジスタＱＮ１０のゲート及びソースがフローティング状態となる。その結果、トランジスタＱＮ１１のみが定電流源として動作し、トランジスタＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流がトランジスタＱＮ１２にも流れることにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、第３の電源電圧ＶＲＥＧの値が第２の値に設定される。ここで、第２の値は、第１の値よりも１００ｍＶ〜２００ｍＶ程度低くなっている。これにより、バックアップモードにおいては、第３の電源電圧ＶＲＥＧが供給されて動作する発振回路４３の消費電流が低減して、半導体集積回路４０全体の消費電力が低減する。
【００２５】
図２においては、制御回路４１において１つのトランジスタＱＮ４１を用いる場合について説明したが、トランジスタＱＮ１１のゲート及びソースと電源電位ＶＳＳとの間にもう１つのＮチャネルＭＯＳトランジスタを接続すると共に、制御信号ＳＣを反転するインバータを追加することにより、第１の電源電圧が供給されているときにトランジスタＱＮ４１をオン状態とし、第１の電源電圧が供給されていないときに他方のトランジスタをオン状態とするようにしても良い。いずれにしても、第１の電源電圧が供給されているときに第３の電源電圧ＶＲＥＧの値が第１の値となり、第１の電源電圧が供給されていないときに第３の電源電圧ＶＲＥＧの値が第２の値となるように、トランジスタＱＮ１０及びＱＮ１１のゲート長及びゲート幅等が決定される。
【００２６】
再び図１を参照すると、発振回路４３は、定電圧回路４２によって生成される第３の電源電圧ＶＲＥＧが供給され、発振動作を行うことにより原振クロック信号を生成する。発振回路４３としては、水晶振動子３０を用いる水晶発振回路の他にも、セラミック振動子又はＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の振動子を用いる発振回路や、ＣＲ又はＬＣを用いる発振回路や、多段接続されたインバータを用いる発振回路等を使用することができる。
【００２７】
発振回路４３によって生成される原振クロック信号は、レベルシフタ４４に供給されて、ロジック回路４５に供給される電源電圧ＶＩＮに対応する振幅を有するようにレベルがシフトされる。
【００２８】
ロジック回路４５は、発振回路４３によって生成されレベルシフタ４４によってレベルがシフトされた原振クロック信号を分周して分周クロック信号を生成し、分周クロック信号に基づいて計時情報を管理する。例えば、ロジック回路４５は、複数のカウンタを備えており、分周クロック信号を計数して、年月日・時分秒の現在日時データを生成するようになっている。ロジック回路４５は、メインシステム５０から要求があったときに、入出力回路４６及びシリアルインタフェース（Ｉ／Ｆ）を介して、計時情報を送受信する。
【００２９】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係るリアルタイムクロック用の半導体集積回路を含む機器の回路構成を示すブロック図である。
【００３０】
第２の実施形態においては、制御回路が、ＮＯＲ回路４１ａと、インバータ４１ｂと、ＰチャネルＭＯＳトランジスタ４１ｃと、ＮチャネルＭＯＳトランジスタ４１ｄとを含んでいる。また、図１に示す第１の実施形態における定電圧回路４２及びロジック回路４５の替わりに、定電圧回路４２ａ及びロジック回路４５ａが設けられている。制御回路は、第１の電源電圧が供給されているか否かを表す制御信号ＳＣに従って、第１の電源電圧が供給されていないときに、定電圧回路４２ａの動作期間を減少させる。その他の点に関しては、第１の実施形態と同様である。
【００３１】
図４は、図３に示す定電圧回路の具体的な構成例を示す回路図である。図４に示すように、定電圧回路４２ａは、制御回路のトランジスタ４１ｃのドレインに接続されたソースを有し、ゲートがドレインに接続されたＰチャネルＭＯＳトランジスタＱＰ１１と、トランジスタＱＰ１１のドレインに接続されたドレインを有し、制御回路のトランジスタ４１ｄのドレインに接続されたゲート及びソースを有するディプリーションタイプのＮチャネルＭＯＳトランジスタＱＮ１１と、トランジスタＱＰ１１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２と、トランジスタＱＰ１２に直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１２とを含んでいる。
【００３２】
さらに、定電圧回路４２ａは、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２、及び、ＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３によって構成される差動増幅器と、この差動増幅器の出力信号がゲートに印加される出力段のＰチャネルＭＯＳトランジスタＱＰ３１と、トランジスタＱＰ３１に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ３２及びＮチャネルＭＯＳトランジスタＱＮ３１とを含んでいる。トランジスタＱＮ１２、ＱＮ２３、及び、ＱＮ３１は、カレントミラー回路を構成している。また、トランジスタＱＰ３１のゲート・ドレイン間には、位相補償用のコンデンサＣ１が接続されている。なお、ディプリーションタイプのトランジスタＱＮ１１以外は、エンハンスメントタイプのトランジスタである。
【００３３】
ディプリーションタイプのトランジスタＱＮ１１は、負のしきい値を有しており、ゲート電圧ＶＧＳが０Ｖでもドレイン電流が流れる。定電圧回路４２ａは、トランジスタＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流をトランジスタＱＮ１２にも流すことにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、安定化された第３の電源電圧ＶＲＥＧ（例えば、０．８Ｖ〜１Ｖ）を生成する。また、制御回路は、定電圧回路４２ａの動作をオン／オフさせるスイッチ回路を構成するトランジスタ４１ｃ及び４１ｄを含んでいる。
【００３４】
再び図３を参照すると、ロジック回路４５ａは、発振回路４３によって生成されレベルシフタ４４によってレベルがシフトされた原振クロック信号を分周して分周クロック信号を生成し、分周クロック信号に基づいて計時情報を管理すると共に、分周クロック信号に基づいて所定のデューティを有するサンプリング信号を生成する。
【００３５】
第１の電源電圧が供給されているときには、制御信号ＳＣがハイレベルとなるので、ＮＯＲ回路４１ａの出力信号がローレベルとなり、インバータ４１ｂの出力信号がハイレベルとなる。これにより、スイッチ回路を構成するトランジスタ４１ｃ及び４１ｄがオン状態となり、定電圧回路４２ａが連続動作を行う。
【００３６】
一方、第１の電源電圧が供給されていないときには、制御信号ＳＣがローレベルとなるので、ＮＯＲ回路４１ａは、ロジック回路４５ａによって生成されるサンプリング信号を反転して出力し、インバータ４１ｂは、ＮＯＲ回路４１ａによって反転されたサンプリング信号をさらに反転して出力する。これにより、スイッチ回路を構成するトランジスタ４１ｃ及び４１ｄがサンプリング信号のハイレベル期間に対応してオン状態となり、定電圧回路４２ａが間欠動作を行う。
【００３７】
定電圧回路４２ａの動作が停止している時には、定電圧回路４２ａによって生成される第３の電源電圧ＶＲＥＧが若干低下するが、サンプリング信号のデューティを適切に設定することによって、発振回路４３の動作を維持することができる。これにより、バックアップモードにおいては、定電圧回路４２ａ及び発振回路４３の消費電流が低減して、半導体集積回路４０全体の消費電力が低減する。
【００３８】
図５は、図３に示すロジック回路によって生成されるサンプリング信号の波形を示すタイミングチャートである。図５においては、サンプリング信号の周期が９７６μｓで、サンプリング信号のハイレベル期間が１２２μｓであるので、サンプリング信号のデューティが１／８（１２．５％）となっている。
【００３９】
ここで、サンプリング信号のデューティが１／１６よりも小さくなると、定電圧回路４２ａによって生成される第３の電源電圧ＶＲＥＧの低下が大きくなって、定電圧回路４２ａの負荷となる回路の動作に悪影響を与えてしまう。一方、サンプリング信号のデューティが１／４よりも大きくなると、消費電流を低減する効果が薄れてしまう。従って、ロジック回路４５ａによって生成されるサンプリング信号のデューティは、１／１６（６．２５％）以上で、かつ、１／４（２５％）以下であることが望ましい。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る半導体集積回路を含む機器を示すブロック図。
【図２】図１に示す制御回路及び定電圧回路の具体的な構成例を示す回路図。
【図３】本発明の第２の実施形態に係る半導体集積回路を含む機器を示すブロック図。
【図４】図３に示す定電圧回路の具体的な構成例を示す回路図。
【図５】図３に示すロジック回路によって生成されるサンプリング信号を示す図。
【符号の説明】
【００４１】
１０ 主電源、 ２０ 電源制御回路、 ３０ 水晶振動子、 ４０ 半導体集積回路、 ４１ 制御回路、 ４１ａ ＮＯＲ回路、 ４１ｂ インバータ、 ４１ｃ、ＱＰ１１〜ＱＰ３２ ＰチャネルＭＯＳトランジスタ、 ４１ｄ、ＱＮ１０〜ＱＮ４１ ＮチャネルＭＯＳトランジスタ、 ４２、４２ａ 定電圧回路、 ４３ 発振回路、 ４４ レベルシフタ、 ４５、４５ａ ロジック回路、 ４６ 入出力回路、 ５０ メインシステム、 Ｃ１ コンデンサ
【技術分野】
【０００１】
本発明は、計時情報を管理するリアルタイムクロック用の半導体集積回路に関する。
【背景技術】
【０００２】
計時情報を管理するリアルタイムクロック（ＲＴＣ）用の半導体集積回路（ＩＣ）においては、発振回路が原振クロック信号を生成し、原振クロック信号を分周して得られる分周クロック信号に基づいてロジック回路が動作する。ここで、発振回路は、ロジック回路に供給される電源電圧よりも低い電源電圧が供給されて動作することが可能であり、安定化された電源電圧を発振回路に供給するために、定電圧回路が用いられることが多い。
【０００３】
さらに、携帯電話機等のようにバッテリーで動作する機器においては、バッテリーを取り外してもＲＴＣ用ＩＣが計時情報を管理できるように、定電圧回路やロジック回路等に電源電圧を供給する２次電池又は大容量キャパシタ等のバックアップ電源が設けられている。しかしながら、バックアップ電源が供給できる電力には限りがあるので、バックアップモードにおけるＲＴＣ用ＩＣの消費電力を低減することが望まれている。
【０００４】
関連する技術として、特許文献１には、バックアップ電源による駆動時の消費電流を小さくすることができ、バックアップ電源による駆動時間を長くするとともに、誤動作を防止して信頼性を向上させることができる定電圧発生装置が開示されている。この定電圧出力装置は、第１の電源と第２の電源とを切り換える切換回路と、切換回路から供給される第１の電源または第２の電源によって稼動し、所定の電圧の電源を出力する定電圧回路とを備えた定電圧出力装置であって、切換回路が、定電圧回路に供給している電源が第１の電源か第２の電源かを示す制御信号を定電圧回路に出力し、定電圧回路が、切換回路からの制御信号に基づいて間欠動作を行うことを特徴とする。
【０００５】
特許文献１によれば、第１の電源と第２の電源とを切り換える切換回路から定電圧回路に制御信号を出力することにより、定電圧回路が間欠動作を行うことが可能となる。しかしながら、そのような切換回路を内蔵しないＲＴＣ用ＩＣにおいては、バックアップモードにおける消費電力を低減することができなかった。
【特許文献１】特開２００２−９１５８３号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、主電源とバックアップ電源とを切り換える切換回路を内蔵しないリアルタイムクロック用の半導体集積回路においても、バックアップモードにおける消費電力を低減することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、外部の主電源による第１の電源電圧又は外部のバックアップ電源による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、第１又は第２の電源電圧に基づいて第３の電源電圧を生成する定電圧回路と、定電圧回路によって生成される第３の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、発振回路によって生成される原振クロック信号を分周し、分周されたクロック信号に基づいて計時情報を管理するロジック回路と、第１の電源電圧が供給されているか否かを表す信号に従って、第１の電源電圧が供給されていないときに、定電圧回路から出力される第３の電源電圧の値又は定電圧回路の動作期間を減少させる制御回路とを具備する。
【０００８】
ここで、定電圧回路が、ゲートがソースに接続されたディプリーションタイプの複数のトランジスタを含み、制御回路が、定電圧回路における複数のトランジスタの接続状態を変化させることにより、複数のトランジスタの内の少なくとも１つを第３の電源電圧生成のための定電流源として動作させるスイッチ回路を含み、第１の電源電圧が供給されているときに、定電圧回路から出力される第３の電源電圧の値を第１の値に設定し、第１の電源電圧が供給されていないときに、定電圧回路から出力される第３の電源電圧の値を第１の値よりも低い第２の値に設定するようにしても良い。
【０００９】
あるいは、ロジック回路が、分周されたクロック信号に基づいて所定のデューティを有するサンプリング信号を生成し、制御回路が、定電圧回路の動作をオン／オフさせるスイッチ回路を含み、第１の電源電圧が供給されているときに、定電圧回路を連続動作させ、第１の電源電圧が供給されていないときに、ロジック回路によって生成されるサンプリング信号に従って定電圧回路を間欠動作させるようにしても良い。その場合に、ロジック回路によって生成されるサンプリング信号のデューティは、１／１６以上かつ１／４以下であることが望ましい。
【発明の効果】
【００１０】
本発明によれば、主電源からの電源電圧が供給されているか否かを表す信号に従って、主電源からの電源電圧が供給されていないときに、定電圧回路から出力される電源電圧の値又は定電圧回路の動作期間を減少させることにより、主電源とバックアップ電源とを切り換える切換回路を内蔵しないリアルタイムクロック用の半導体集積回路においても、バックアップモードにおける消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るリアルタイムクロック用の半導体集積回路を含む機器の回路構成を示すブロック図である。
【００１２】
この機器は、バッテリーで動作する携帯電話機等の機器であり、図１に示すように、バッテリー又はＡＣアダプタ等の主電源（システム電源）１０と、電源制御回路２０と、水晶振動子３０が外付けされたリアルタイムクロック用の半導体集積回路４０と、メインシステム５０とによって構成される。電源制御回路２０及びメインシステム５０には、主電源１０から電源電圧（ＶＤＤ−ＶＳＳ）が供給される。以下においては、電源電位ＶＤＤが５Ｖで、電源電位ＶＳＳが０Ｖ（接地電位）である場合について説明する。
【００１３】
電源制御回路２０は、抵抗２１〜２４と、ＰＮＰバイポーラトランジスタ２５と、ＮＰＮバイポーラトランジスタ２６と、逆流防止用のダイオード２７と、バックアップ電源としての２次電池２８と、平滑用のコンデンサ２９とを含んでいる。抵抗２１及び２２は、主電源１０から供給される電源電圧（ＶＤＤ−ＶＳＳ）を分圧することにより、制御信号ＳＣを生成する。制御信号ＳＣは、主電源１０による第１の電源電圧が半導体集積回路４０に供給されているか否かを表している。
【００１４】
主電源１０から正常な電源電圧が供給されている場合には、メインシステム５０が動作すると共に、制御信号ＳＣの電圧がトランジスタ２６のしきい電圧を超えてトランジスタ２６がオン状態となり、抵抗２３を介してトランジスタ２５のベース電流が流れるので、トランジスタ２５もオン状態となる。これにより、半導体集積回路４０に第１の電源電圧（約５Ｖ）が供給される。
【００１５】
一方、バッテリーが取り外される等により主電源１０から正常な電源電圧が供給されなくなると、メインシステム５０が動作しなくなると共に、トランジスタ２６がオフ状態となり、トランジスタ２５のベース電流が流れなくなるので、トランジスタ２５もオフ状態となる。その場合には、２次電池２８から抵抗２４及びダイオード２７を介して半導体集積回路４０に第２の電源電圧（例えば、約３Ｖ）が供給される。
【００１６】
半導体集積回路４０は、外部の主電源１０による第１の電源電圧又は外部の２次電池２８による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、制御回路４１と、定電圧回路４２と、発振回路４３と、レベルシフタ４４と、ロジック回路４５と、入出力回路４６とを内蔵している。
【００１７】
図１等においては、半導体集積回路４０の正極性の電源端子に供給される電源電位をＶＩＮで表している。制御回路４１は、第１の電源電圧が供給されているか否かを表す制御信号ＳＣに従って、第１の電源電圧が供給されていないときに、定電圧回路４２から出力される安定化された第３の電源電圧ＶＲＥＧの値を減少させる。
【００１８】
図２は、図１に示す制御回路及び定電圧回路の具体的な構成例を示す回路図である。図２に示すように、定電圧回路４２は、外部から供給される電源電位ＶＩＮがソースに供給され、ゲートがドレインに接続されたＰチャネルＭＯＳトランジスタＱＰ１１と、トランジスタＱＰ１１のドレインに接続されたドレインを有し、ゲートがソースに接続された複数のディプリーションタイプのＮチャネルＭＯＳトランジスタＱＮ１０及びＱＮ１１と、トランジスタＱＰ１１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２と、トランジスタＱＰ１２に直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１２とを含んでいる。
【００１９】
さらに、定電圧回路４２は、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２、及び、ＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３によって構成される差動増幅器と、この差動増幅器の出力信号がゲートに印加される出力段のＰチャネルＭＯＳトランジスタＱＰ３１と、トランジスタＱＰ３１に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ３２及びＮチャネルＭＯＳトランジスタＱＮ３１とを含んでいる。トランジスタＱＮ１２、ＱＮ２３、及び、ＱＮ３１は、カレントミラー回路を構成している。また、トランジスタＱＰ３１のゲート・ドレイン間には、位相補償用のコンデンサＣ１が接続されている。なお、ディプリーションタイプのトランジスタＱＮ１０及びＱＮ１１以外は、エンハンスメントタイプのトランジスタである。
【００２０】
ディプリーションタイプのトランジスタＱＮ１０及びＱＮ１１は、負のしきい値を有しており、ゲート電圧ＶＧＳが０Ｖでもドレイン電流が流れる。定電圧回路１０は、トランジスタＱＮ１０及び／又はＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流をトランジスタＱＮ１２にも流すことにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、安定化された第３の電源電位ＶＲＥＧを生成する。
【００２１】
制御回路４１は、ＮチャネルＭＯＳトランジスタＱＮ４１によって構成されるスイッチ回路を含んでいる。スイッチ回路は、バックアップモード端子に印加される制御信号ＳＣに従って、定電圧回路４１におけるディプリーションタイプの複数のトランジスタＱＮ１０及びＱＮ１１の接続状態を変化させることにより、それらのトランジスタの内の少なくとも１つを、第３の電源電位ＶＲＥＧを生成するための定電流源として動作させる。
【００２２】
図２に示す例においては、トランジスタＱＮ１１のゲート及びソースは、トランジスタＱＮ４１のドレインに接続されており、トランジスタＱＮ４１のソースは、電源電位ＶＳＳに接続されている。また、トランジスタＱＮ１１のゲート及びソースは、電源電位ＶＳＳに接続されている。
【００２３】
第１の電源電圧が供給されているときには、制御信号ＳＣがハイレベルとなるので、トランジスタＱＮ４１がオン状態となって、トランジスタＱＮ１０のゲート及びソースが電源電位ＶＳＳに接続される。その結果、トランジスタＱＮ１０及びＱＮ１１の両方が定電流源として動作し、トランジスタＱＮ１０及びＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流がトランジスタＱＮ１２にも流れることにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、第３の電源電圧ＶＲＥＧの値が第１の値（例えば、０．８Ｖ〜１Ｖ）に設定される。
【００２４】
一方、第１の電源電圧が供給されていないときには、制御信号ＳＣがローレベルとなるので、トランジスタＱＮ４１がオフ状態となって、トランジスタＱＮ１０のゲート及びソースがフローティング状態となる。その結果、トランジスタＱＮ１１のみが定電流源として動作し、トランジスタＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流がトランジスタＱＮ１２にも流れることにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、第３の電源電圧ＶＲＥＧの値が第２の値に設定される。ここで、第２の値は、第１の値よりも１００ｍＶ〜２００ｍＶ程度低くなっている。これにより、バックアップモードにおいては、第３の電源電圧ＶＲＥＧが供給されて動作する発振回路４３の消費電流が低減して、半導体集積回路４０全体の消費電力が低減する。
【００２５】
図２においては、制御回路４１において１つのトランジスタＱＮ４１を用いる場合について説明したが、トランジスタＱＮ１１のゲート及びソースと電源電位ＶＳＳとの間にもう１つのＮチャネルＭＯＳトランジスタを接続すると共に、制御信号ＳＣを反転するインバータを追加することにより、第１の電源電圧が供給されているときにトランジスタＱＮ４１をオン状態とし、第１の電源電圧が供給されていないときに他方のトランジスタをオン状態とするようにしても良い。いずれにしても、第１の電源電圧が供給されているときに第３の電源電圧ＶＲＥＧの値が第１の値となり、第１の電源電圧が供給されていないときに第３の電源電圧ＶＲＥＧの値が第２の値となるように、トランジスタＱＮ１０及びＱＮ１１のゲート長及びゲート幅等が決定される。
【００２６】
再び図１を参照すると、発振回路４３は、定電圧回路４２によって生成される第３の電源電圧ＶＲＥＧが供給され、発振動作を行うことにより原振クロック信号を生成する。発振回路４３としては、水晶振動子３０を用いる水晶発振回路の他にも、セラミック振動子又はＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の振動子を用いる発振回路や、ＣＲ又はＬＣを用いる発振回路や、多段接続されたインバータを用いる発振回路等を使用することができる。
【００２７】
発振回路４３によって生成される原振クロック信号は、レベルシフタ４４に供給されて、ロジック回路４５に供給される電源電圧ＶＩＮに対応する振幅を有するようにレベルがシフトされる。
【００２８】
ロジック回路４５は、発振回路４３によって生成されレベルシフタ４４によってレベルがシフトされた原振クロック信号を分周して分周クロック信号を生成し、分周クロック信号に基づいて計時情報を管理する。例えば、ロジック回路４５は、複数のカウンタを備えており、分周クロック信号を計数して、年月日・時分秒の現在日時データを生成するようになっている。ロジック回路４５は、メインシステム５０から要求があったときに、入出力回路４６及びシリアルインタフェース（Ｉ／Ｆ）を介して、計時情報を送受信する。
【００２９】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係るリアルタイムクロック用の半導体集積回路を含む機器の回路構成を示すブロック図である。
【００３０】
第２の実施形態においては、制御回路が、ＮＯＲ回路４１ａと、インバータ４１ｂと、ＰチャネルＭＯＳトランジスタ４１ｃと、ＮチャネルＭＯＳトランジスタ４１ｄとを含んでいる。また、図１に示す第１の実施形態における定電圧回路４２及びロジック回路４５の替わりに、定電圧回路４２ａ及びロジック回路４５ａが設けられている。制御回路は、第１の電源電圧が供給されているか否かを表す制御信号ＳＣに従って、第１の電源電圧が供給されていないときに、定電圧回路４２ａの動作期間を減少させる。その他の点に関しては、第１の実施形態と同様である。
【００３１】
図４は、図３に示す定電圧回路の具体的な構成例を示す回路図である。図４に示すように、定電圧回路４２ａは、制御回路のトランジスタ４１ｃのドレインに接続されたソースを有し、ゲートがドレインに接続されたＰチャネルＭＯＳトランジスタＱＰ１１と、トランジスタＱＰ１１のドレインに接続されたドレインを有し、制御回路のトランジスタ４１ｄのドレインに接続されたゲート及びソースを有するディプリーションタイプのＮチャネルＭＯＳトランジスタＱＮ１１と、トランジスタＱＰ１１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２と、トランジスタＱＰ１２に直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１２とを含んでいる。
【００３２】
さらに、定電圧回路４２ａは、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２、及び、ＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３によって構成される差動増幅器と、この差動増幅器の出力信号がゲートに印加される出力段のＰチャネルＭＯＳトランジスタＱＰ３１と、トランジスタＱＰ３１に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ３２及びＮチャネルＭＯＳトランジスタＱＮ３１とを含んでいる。トランジスタＱＮ１２、ＱＮ２３、及び、ＱＮ３１は、カレントミラー回路を構成している。また、トランジスタＱＰ３１のゲート・ドレイン間には、位相補償用のコンデンサＣ１が接続されている。なお、ディプリーションタイプのトランジスタＱＮ１１以外は、エンハンスメントタイプのトランジスタである。
【００３３】
ディプリーションタイプのトランジスタＱＮ１１は、負のしきい値を有しており、ゲート電圧ＶＧＳが０Ｖでもドレイン電流が流れる。定電圧回路４２ａは、トランジスタＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流をトランジスタＱＮ１２にも流すことにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、安定化された第３の電源電圧ＶＲＥＧ（例えば、０．８Ｖ〜１Ｖ）を生成する。また、制御回路は、定電圧回路４２ａの動作をオン／オフさせるスイッチ回路を構成するトランジスタ４１ｃ及び４１ｄを含んでいる。
【００３４】
再び図３を参照すると、ロジック回路４５ａは、発振回路４３によって生成されレベルシフタ４４によってレベルがシフトされた原振クロック信号を分周して分周クロック信号を生成し、分周クロック信号に基づいて計時情報を管理すると共に、分周クロック信号に基づいて所定のデューティを有するサンプリング信号を生成する。
【００３５】
第１の電源電圧が供給されているときには、制御信号ＳＣがハイレベルとなるので、ＮＯＲ回路４１ａの出力信号がローレベルとなり、インバータ４１ｂの出力信号がハイレベルとなる。これにより、スイッチ回路を構成するトランジスタ４１ｃ及び４１ｄがオン状態となり、定電圧回路４２ａが連続動作を行う。
【００３６】
一方、第１の電源電圧が供給されていないときには、制御信号ＳＣがローレベルとなるので、ＮＯＲ回路４１ａは、ロジック回路４５ａによって生成されるサンプリング信号を反転して出力し、インバータ４１ｂは、ＮＯＲ回路４１ａによって反転されたサンプリング信号をさらに反転して出力する。これにより、スイッチ回路を構成するトランジスタ４１ｃ及び４１ｄがサンプリング信号のハイレベル期間に対応してオン状態となり、定電圧回路４２ａが間欠動作を行う。
【００３７】
定電圧回路４２ａの動作が停止している時には、定電圧回路４２ａによって生成される第３の電源電圧ＶＲＥＧが若干低下するが、サンプリング信号のデューティを適切に設定することによって、発振回路４３の動作を維持することができる。これにより、バックアップモードにおいては、定電圧回路４２ａ及び発振回路４３の消費電流が低減して、半導体集積回路４０全体の消費電力が低減する。
【００３８】
図５は、図３に示すロジック回路によって生成されるサンプリング信号の波形を示すタイミングチャートである。図５においては、サンプリング信号の周期が９７６μｓで、サンプリング信号のハイレベル期間が１２２μｓであるので、サンプリング信号のデューティが１／８（１２．５％）となっている。
【００３９】
ここで、サンプリング信号のデューティが１／１６よりも小さくなると、定電圧回路４２ａによって生成される第３の電源電圧ＶＲＥＧの低下が大きくなって、定電圧回路４２ａの負荷となる回路の動作に悪影響を与えてしまう。一方、サンプリング信号のデューティが１／４よりも大きくなると、消費電流を低減する効果が薄れてしまう。従って、ロジック回路４５ａによって生成されるサンプリング信号のデューティは、１／１６（６．２５％）以上で、かつ、１／４（２５％）以下であることが望ましい。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る半導体集積回路を含む機器を示すブロック図。
【図２】図１に示す制御回路及び定電圧回路の具体的な構成例を示す回路図。
【図３】本発明の第２の実施形態に係る半導体集積回路を含む機器を示すブロック図。
【図４】図３に示す定電圧回路の具体的な構成例を示す回路図。
【図５】図３に示すロジック回路によって生成されるサンプリング信号を示す図。
【符号の説明】
【００４１】
１０ 主電源、 ２０ 電源制御回路、 ３０ 水晶振動子、 ４０ 半導体集積回路、 ４１ 制御回路、 ４１ａ ＮＯＲ回路、 ４１ｂ インバータ、 ４１ｃ、ＱＰ１１〜ＱＰ３２ ＰチャネルＭＯＳトランジスタ、 ４１ｄ、ＱＮ１０〜ＱＮ４１ ＮチャネルＭＯＳトランジスタ、 ４２、４２ａ 定電圧回路、 ４３ 発振回路、 ４４ レベルシフタ、 ４５、４５ａ ロジック回路、 ４６ 入出力回路、 ５０ メインシステム、 Ｃ１ コンデンサ
【特許請求の範囲】
【請求項１】
外部の主電源による第１の電源電圧又は外部のバックアップ電源による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、
第１又は第２の電源電圧に基づいて第３の電源電圧を生成する定電圧回路と、
前記定電圧回路によって生成される第３の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、
前記発振回路によって生成される原振クロック信号を分周し、分周されたクロック信号に基づいて計時情報を管理するロジック回路と、
第１の電源電圧が供給されているか否かを表す信号に従って、第１の電源電圧が供給されていないときに、前記定電圧回路から出力される第３の電源電圧の値又は前記定電圧回路の動作期間を減少させる制御回路と、
を具備する半導体集積回路。
【請求項２】
前記定電圧回路が、ゲートがソースに接続されたディプリーションタイプの複数のトランジスタを含み、
前記制御回路が、前記定電圧回路における前記複数のトランジスタの接続状態を変化させることにより、前記複数のトランジスタの内の少なくとも１つを第３の電源電圧生成のための定電流源として動作させるスイッチ回路を含み、第１の電源電圧が供給されているときに、前記定電圧回路から出力される第３の電源電圧の値を第１の値に設定し、第１の電源電圧が供給されていないときに、前記定電圧回路から出力される第３の電源電圧の値を第１の値よりも低い第２の値に設定する、請求項１記載の半導体集積回路。
【請求項３】
前記ロジック回路が、分周されたクロック信号に基づいて所定のデューティを有するサンプリング信号を生成し、
前記制御回路が、前記定電圧回路の動作をオン／オフさせるスイッチ回路を含み、第１の電源電圧が供給されているときに、前記定電圧回路を連続動作させ、第１の電源電圧が供給されていないときに、前記ロジック回路によって生成されるサンプリング信号に従って前記定電圧回路を間欠動作させる、請求項１記載の半導体集積回路。
【請求項４】
前記ロジック回路によって生成されるサンプリング信号のデューティが、１／１６以上かつ１／４以下である、請求項３記載の半導体集積回路。
【請求項１】
外部の主電源による第１の電源電圧又は外部のバックアップ電源による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、
第１又は第２の電源電圧に基づいて第３の電源電圧を生成する定電圧回路と、
前記定電圧回路によって生成される第３の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、
前記発振回路によって生成される原振クロック信号を分周し、分周されたクロック信号に基づいて計時情報を管理するロジック回路と、
第１の電源電圧が供給されているか否かを表す信号に従って、第１の電源電圧が供給されていないときに、前記定電圧回路から出力される第３の電源電圧の値又は前記定電圧回路の動作期間を減少させる制御回路と、
を具備する半導体集積回路。
【請求項２】
前記定電圧回路が、ゲートがソースに接続されたディプリーションタイプの複数のトランジスタを含み、
前記制御回路が、前記定電圧回路における前記複数のトランジスタの接続状態を変化させることにより、前記複数のトランジスタの内の少なくとも１つを第３の電源電圧生成のための定電流源として動作させるスイッチ回路を含み、第１の電源電圧が供給されているときに、前記定電圧回路から出力される第３の電源電圧の値を第１の値に設定し、第１の電源電圧が供給されていないときに、前記定電圧回路から出力される第３の電源電圧の値を第１の値よりも低い第２の値に設定する、請求項１記載の半導体集積回路。
【請求項３】
前記ロジック回路が、分周されたクロック信号に基づいて所定のデューティを有するサンプリング信号を生成し、
前記制御回路が、前記定電圧回路の動作をオン／オフさせるスイッチ回路を含み、第１の電源電圧が供給されているときに、前記定電圧回路を連続動作させ、第１の電源電圧が供給されていないときに、前記ロジック回路によって生成されるサンプリング信号に従って前記定電圧回路を間欠動作させる、請求項１記載の半導体集積回路。
【請求項４】
前記ロジック回路によって生成されるサンプリング信号のデューティが、１／１６以上かつ１／４以下である、請求項３記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１１３６５４（Ｐ２０１０−１１３６５４Ａ）
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００８−２８７７５９（Ｐ２００８−２８７７５９）
【出願日】平成２０年１１月１０日（２００８．１１．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願日】平成２０年１１月１０日（２００８．１１．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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