信号再生回路
【課題】受信マージンを拡大可能な信号再生回路を提供する。
【解決手段】例えば、クロック信号CLKa,CLKb,CLKcを生成するクロック生成部CLK_GENと、CLKaとCLKbの間、又はCLKbとCLKcの間にデータ信号Diのエッジが入り込んだ際に、位相検出信号(EARLY,LATE)を生成するクロック・データ判定部CD_JGEと、ウインドウ幅制御部WW_CTL等を設ける。CLK_GENは、この位相検出信号に基づいて、前述したDiのエッジが入り込まないように、CLKa,CLKb,CLKcの全体位相を互いの位相差を保ったままで制御すると共に、WW_CTLからの信号(Sww)に基づいて、CLKaとCLKbの位相差、およびCLKbとCLKcの位相差を制御する。
【解決手段】例えば、クロック信号CLKa,CLKb,CLKcを生成するクロック生成部CLK_GENと、CLKaとCLKbの間、又はCLKbとCLKcの間にデータ信号Diのエッジが入り込んだ際に、位相検出信号(EARLY,LATE)を生成するクロック・データ判定部CD_JGEと、ウインドウ幅制御部WW_CTL等を設ける。CLK_GENは、この位相検出信号に基づいて、前述したDiのエッジが入り込まないように、CLKa,CLKb,CLKcの全体位相を互いの位相差を保ったままで制御すると共に、WW_CTLからの信号(Sww)に基づいて、CLKaとCLKbの位相差、およびCLKbとCLKcの位相差を制御する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は信号再生回路に関し、特に、アイトラック方式の位相比較を行うクロックデータリカバリ(CDR:Clock and Data Recovery)回路に適用して有益な技術に関するものである。
【背景技術】
【0002】
例えば、特許文献1には、ジッタトレランス等を拡張可能にするクロックデータリカバリ回路が示されている。このクロックデータリカバリ回路では、データのエッジとクロックのエッジを比較し、その間隔が基準値を下回った場合に、クロックのエッジをデータのエッジから遠ざけるように制御することでクロックの再生を行っている。
【特許文献1】特開2004−180188号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明者等は、本願に先立ち非公知の特願2006−305379号(以下、参考文献1と称す)を出願している。この参考文献1や特許文献1では、一般的に用いられているアレキサンダー方式(エッジ合わせ方式)の位相比較器ではなく、アイトラック方式の位相比較器を用いてクロック信号の再生を行っている。図13は、本発明の前提として検討した信号再生回路において、アイトラック方式の位相比較の概要を示すものであり、(a)はその主要部の構成例を示す概略図、(b)はその動作の一例を示す説明図である。
【0004】
図13(b)に示すように、アイトラック方式では、受信データ信号Diの所謂アイパターンにおけるアイ(データ出力領域)EYEの中で、その中心付近に符号判定用のクロック信号CLKbのエッジが設定され、その前後に位相比較用のクロック信号CLKa,CLKcのエッジが設定される。クロック信号CLKa,CLKb,CLKcの位相は、CLKaのエッジとCLKcのエッジの間にDiの切り替わりエッジEGが入り込まないよう、互いの位相差を保ちながら前後にシフト制御され、これによって、常にEYEの中心付近にCLKbのエッジが維持される。なお、一般的なエッジ合わせ方式では、Diの切り替わりエッジEGにクロック信号のエッジが設定され、このクロック信号から常に一定の間隔をおいた箇所に符号判定用のクロック信号のエッジが設定されることになる。
【0005】
このような動作を実現するため、図13(a)に示すクロック・データ判定部CD_JGEは、フリップフロップ回路(ラッチ回路)FF91〜FF93と排他的論理和(EXOR)回路EOR91,92を含んでいる。FF91,FF92,FF93は、受信データ信号Diをクロック信号CLKa,CLKb,CLKcの各エッジでラッチする。ここで、CLKbによるラッチ結果(FF92の出力)が、再生データ信号Drとなる。EOR91は、FF91とFF92のラッチ結果が異なる場合にアーリー信号(EARLY信号)を出力し、EOR92は、FF92とFF93のラッチ結果が異なる場合にレイト信号(LATE信号)を出力する。
【0006】
すなわち、図13(b)において、EARLY信号は、CLKaとCLKbの間にDiの前側のエッジEGが入り込んだ場合に出力され、LATE信号は、CLKbとCLKcの間にDiの後側のエッジEGが入り込んだ場合に出力される。図示はしないが、EARLY信号が出力された場合は、CLKa,CLKb,CLKcを全的的に遅らせる(図13(b)で右側にシフトする)ような制御が行われ、LATE信号が出力された場合は、CLKa,CLKb,CLKcを全体的に早める(図13(b)で左側にシフトする)ような制御が行われる。
【0007】
このようなアイトラック方式は、エッジ合わせ方式と比べて、高周波ジッタ耐性と低周波ワンダー追随性能がともに優れるという利点をもつ。ただし、アイトラック方式は、確率共振現象を利用しているため、アイトラックウインドウ幅(例えばCLKaのエッジとCLKcのエッジの間)に受信データ信号DiのエッジEGが入る確率がある値であるときに、位相検出能力が最大になる。エッジが入る確率が、その最適な確率より小さくても、大きくても位相検出能力が低下する。
【0008】
一方、受信データ信号Diが含むジッタのうちの大きな部分を占めるパタンジッタは、伝送線路の損失(≒長さ)によって大きさが変わる。図14は、従来技術の問題点を示す説明図であり、(a)、(b)は、それぞれ異なる伝送線路を用いた場合での受信データ信号のアイパターンの一例を示すものである。すなわち、図14(a)に示すように、伝送線路の損失が小さいとパタンジッタは小さくなり、図14(b)に示すように、伝送線路の損失が大きいとパタンジッタは大きくなる。
【0009】
しかしながら、従来技術においては、アイトラックウインドウ幅WWが固定のため、伝送線路の損失(=長さ)に依存してアイトラックウインドウ幅WWが狭すぎる場合(例えば図14(a))や広すぎる場合(例えば図14(b))が生じていた。狭すぎる場合だと、例えば、符号判定用のクロック信号CLKbがアイEYEの中心付近ではなく前後に偏った位置で固定され、Diの振幅マージンが小さい位置で符号判定を行う事態や適切な位相の再生クロックが得られない事態などが生じ得る。一方、広すぎる場合だと、例えば、EARLY信号とLATE信号が同時に発生するなどによりクロック信号CLKbの位置が安定せず、クロック再生およびデータ再生の動作も不安定になり得る。このようなことから、従来技術においては、受信マージンの低下ひいてはBER(Bit Error Rate)の低下を招いていた。
【0010】
そこで、本発明の目的の一つは、受信マージンを拡大可能な信号再生回路を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明の一実施の形態による信号再生回路は、符号判定用のクロックエッジと位相比較用のクロックエッジの間の期間となるウインドウ内にデータ信号のエッジが所定の頻度で入り込むように各クロックエッジの位相制御を行うものとなっている。具体的には、例えば、このウインドウ内にデータ信号のエッジが入り込んだ場合に、ウインドウの幅を保ったまま、このウインドウがデータ信号のエッジから遠ざかるように各クロックエッジの位相を制御する第1手段と、設定信号に応じてこのウインドウの幅を変更する第2手段とを備える。このように、ウインドウ内にデータ信号のエッジが所定の頻度で入り込むように制御を行うことで、符号判定用のクロックエッジの位置が最適化され、受信マージンを拡大でき、ひいてはBERの向上が図れる。
【0013】
ここで、前述したウインドウの幅の定める設定信号は、外部からの信号であっても、内部回路によって生成した信号であってもよい。すなわち、ウインドウの幅は伝送線路長に応じて最適値をほぼ定めることができるため、この伝送線路長を表す値が外部から入力される構成とすることも、内部回路で伝送線路長を測定する構成とすることも可能である。ただし、より正確にウインドウの幅の最適値を定めるためには、内部回路を用いて、実際にウインドウ内にデータ信号のエッジが入り込む頻度を計測しながら最適なウインドウの幅を探索していく方式や、BERを測定しながら最適なウインドウの幅を探索していく方式を用いることが望ましい。これによって、受信マージンをより拡大でき、BERの向上がより図れる。
【0014】
なお、位相比較用のクロックエッジは、通常、符号判定用のクロックエッジを挟んで前エッジと後エッジが設けられる。この前エッジと符号判定用のクロックエッジからなる前ウインドウの幅と、後エッジと符号判定用のクロックエッジからなる後ウインドウの幅は、互いに連動して同一値に設定されてもよく、互いに独立して任意の値に設定されてもよい。後者を用いた場合、受信マージンが最大となる符号判定用のクロックエッジの位置が、原理的にアイパターンの中心とならないような場合においても、この最大となる位置に合わせ込むことが可能になる。これによって、受信マージンをより拡大でき、BERの向上がより図れる。
【発明の効果】
【0015】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、受信マージンを拡大可能な信号再生回路を実現可能となる。
【発明を実施するための最良の形態】
【0016】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0017】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0018】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0019】
(実施の形態1)
図1は、本発明の実施の形態1による信号再生回路において、その構成の一例を示すブロック図である。図1の信号再生回路(クロックデータリカバリ回路)CDRは、クロック・データ判定部CD_JGE、平均化部FIL_BK、およびクロック生成部CLK_GENに加えて、ウインドウ幅制御部WW_CTLを備えたものとなっている。図示はしないが、図1のCDRは、送信回路と受信回路とそれらを接続する伝送線路とからなる伝送システムにおいて、受信回路の一部に含まれる。
【0020】
クロック・データ判定部CD_JGEは、例えば図13で述べたようなアイトラック方式での位相比較機能および符号判定機能を備え、図示しない伝送線路を介して伝送されてきた受信データ信号Diを処理して再生データ信号Dr、アーリー信号(EARLY信号)、およびレイト信号(LATE信号)を出力する。EARLY信号およびLATE信号は、位相検出信号とも呼ばれる。なお、CD_JGEは、図13のような構成例に限らず、前述した特許文献1や参考文献1などに記載されているようなアイトラック方式を備えた各種構成を適用してもよい。
【0021】
平均化部FIL_BKは、例えばディジタルロウパスフィルタなどであり、EARLY信号およびLATE信号の発生回数を平均化した上でクロック生成部CLK_GENに向けてクロック位相制御信号Sphを出力する。すなわち、特に限定はされないが、FIL_BKは、例えば、ある一定の周期を単位として、各周期の中でEARLY信号とLATE信号のそれぞれの発生回数を集計し、発生回数が多かった方の信号に対応する位相シフト命令を発行する。
【0022】
クロック生成部CLK_GENは、3相のクロック信号CLKa,CLKb,CLKcを生成する。図13で述べたように、CLKaおよびCLKcは、位相比較用のクロック信号であり、CLKbは、符号判定用のクロック信号である。また、CLKbは再生クロック信号でもある。CLK_GENは、クロック位相制御信号Sphに応じて、CLKa,CLKb,CLKcの全体的な位相(基準位相)を互いの位相差を保ったままで制御する。
【0023】
ウインドウ幅制御部WW_CTLは、アイトラックウインドウ幅を制御するためのウインドウ幅制御信号Swwを生成し、それをCLK_GENに出力する。アイトラックウインドウ幅とは、2つのクロック信号のエッジ間の幅であり、その間に受信データ信号Diの切り替わりエッジが存在するか否かを判定するための幅である。具体的には、図13で述べたように、CLKaとCLKcの位相差であったり、あるいは、CLKbとCLKaの位相差およびCLKbとCLKcの位相差とすることもできる。CLK_GENは、このウインドウ幅制御信号Swwを受けて、各クロック信号CLKa,CLKb,CLKcの互いの位相差を制御する。言い換えれば、各クロック信号CLKa,CLKb,CLKc毎に、基準位相との間の位相差を制御する。
【0024】
図2は、図1におけるクロック生成部CLK_GENの詳細な構成例を示すブロック図である。図3は、図1におけるクロック生成部CLK_GENの他の例を示すものであり、(a)はその詳細な構成例を示すブロック図、(b)は(a)の動作例を示す説明図である。図4は、図2および図3における位相補間回路PH_ITP_A,PH_ITP_Bの一例を示すものであり、(a)、(b)はそれぞれ異なる構成例を示す概略図である。
【0025】
図2に示すクロック生成部CLK_GEN1は、オシレータ回路OSCと、位相補間回路PH_ITP_Aと、可変遅延回路DLY1,DLY2を備えている。OSCは、基準クロック信号CLKrefを生成し、PH_ITP_Aに出力する。PH_ITP_Aは、前述したクロック位相制御信号Sphに基づいて、CLKrefの位相を0〜360度の範囲で変更する。PH_ITP_Aは、例えば、図4(a)に示すように、0度、90度、180度、270度の位相を持ったCLKrefを用い、隣接する位相の間を補間することで所望の位相を備えたクロック信号を生成する。例えば、45度の位相のクロック信号を生成する場合には、0度と90度のCLKrefに同じ重み付けを行った(すなわち同じ駆動能力で傾きを等しくした)後に加算すればよく、0〜45度のクロック信号を生成する場合には90度よりも0度の方の重み付けを大きくした後に加算すればよい。これらの重み付けがSphによって設定される。
【0026】
PH_ITP_Aは、このようにして位相の変更が行われたクロックをクロック信号CLKaとして出力する。可変遅延回路DLY1は、CLKaを前述したウインドウ幅制御信号Sww(Sdly1)に基づいて遅延させ、クロック信号CLKbを出力する。可変遅延回路DLY2は、CLKbを前述したウインドウ幅制御信号Sww(Sdly2)に基づいて遅延させ、クロック信号CLKcを出力する。例えば、CLKaとCLKcの位相差をウインドウ幅として制御する場合は、DLY1とDLY2が同一のSww(すなわちSdly1=Sdly2)によって同一の遅延時間となるように制御される。一方、CLKbとCLKaの位相差およびCLKbとCLKcの位相差をそれぞれウインドウ幅として制御する場合は、DLY1とDLY2がそれぞれ個別のSww(すなわちSdly1とSdly2の独立制御)によって任意の遅延時間となるように制御される。
【0027】
一方、図3(a)に示すクロック生成部CLK_GEN2は、オシレータ回路OSCと、3個の位相補間回路PH_ITP_A,PH_ITP_B1,PH_ITP_B2と、インバータ回路IVと、遅延回路DLYなどを備えている。位相補間回路PH_ITP_Aは、図4(a)で述べたような構成を備えており、OSCからの基準クロック信号CLKrefを、クロック位相制御信号Sphに基づいて0〜360度の範囲で位相変更した後に出力する。
【0028】
このPH_ITP_Aの出力信号は、遅延回路DLYを介してクロック信号CLKbとなる。位相補間回路PH_ITP_B1は、PH_ITP_Aの出力信号とCLKbとを受けて、ウインドウ幅制御信号Sdly1(Sww)に基づく位相補間を行い、その結果をクロック信号CLKaとして出力する。位相補間回路PH_ITP_B2は、PH_ITP_Aの出力信号をインバータ回路IVで反転した信号とCLKbとを受けて、ウインドウ幅制御信号Sdly2(Sww)に基づく位相補間を行い、その結果をクロック信号CLKcとして出力する。位相補間回路PH_ITP_B1,PH_ITP_B2は、図4(b)に示すように、2本の入力信号I1,I2に対してウインドウ幅制御信号Swwに基づく重み付けを行い、これらを加算して出力する。
【0029】
図3(b)には、この図3(a)のクロック生成部CLK_GEN2の動作例が示されている。PH_ITP_B1は、入力信号I11とCLKbを受け、その間の位相で補間を行った結果をCLKaとして出力し、PH_ITP_B2は、入力信号I22とCLKbを受け、その間の位相で補間を行った結果をCLKbとして出力する。これによって、CLKbとCLKaのウインドウ幅がウインドウ幅制御信号Sdly1によって制御され、CLKbとCLKcのウインドウ幅がウインドウ幅制御信号Sdly2によって制御される。
【0030】
この図3(a)のクロック生成部CLK_GEN2は、図2のクロック生成部CLK_GEN1と比較して、PVT(プロセス/電圧/温度)変動に対する耐性が強いという利点がある。また、図3(a)の構成例は、図2の構成例がウインドウ幅を時間の絶対値で設定する構成となっているのに対して、ウインドウ幅をCLKrefのサイクル時間に応じた相対値で設定可能な構成となっているため、CLKrefの周波数が可変で用いられるような場合(すなわち通信速度が可変で用いられる場合)に有益となる。
【0031】
図5に、図1の信号再生回路を用いてアイトラックウインドウ幅とビットエラーレート(BER)の関係をシミュレーションした結果を示す。詳細に言うと、図1および図2におけるCLKaとCLKcの位相差をウインドウ幅とし、伝送線路が、ガラスエポキシ基板上の長さ1mと長い配線である場合(ジッタが大きい場合)と、同基板上の長さ0.5mと短い配線である場合(ジッタが小さい場合)とで、ウインドウ幅を変えながらBERを算出した結果をそれぞれ曲線で示している。
【0032】
図5に示すように、各伝送線路の条件でウインドウ幅を広くしていった場合、BERは、あるポイントで最低となり、以降再び高くなっていく。したがって、このBERが最低となるポイントが、本来、最適値となるウインドウ幅である。また、各伝送線路間で比較すると、最適値となるウインドウ幅は、伝送線路の長さに応じて異なり、伝送線路が長い場合(損失が大きくパタンジッタが大きい場合)の方が短い場合(損失が小さくパタンジッタが小さい場合)よりも小さくなる。
【0033】
図5において、例えばBERがある基準値以下であればよいという観点では、採り得るウインドウ幅は比較的広い範囲で存在する。ただし、その中でも前述した最適値となるウインドウ幅を採用することで、このBERの基準値に対してマージンを確保でき、受信マージンを広げることができる。そこで、図1および図2に示したように、ウインドウ幅を可変設定可能な機構を備えたクロックデータリカバリ回路を用いることで、各種伝送システムに応じて当該回路に様々の長さの伝送線路が接続された場合にも、各伝送線路毎に前述した最適値またはそれに極めて近いウインドウ幅を設定可能になる。
【0034】
ところで、前述した図1のウインドウ幅制御部WW_CTLは、具体的には、例えば、伝送線路の長さに対応する設定値を外部入力として受け、それに対応するウインドウ幅制御信号Swwを生成する機能や、あるいは自身に各種判断機構を備え、その判断結果に基づいて最適なSwwを生成する機能を有している。後者の各種判断機構を備える場合には、例えば、送受信間で通常の通信動作を行う間で常時判断を行いながらその都度最適なSwwを生成する構成でもよく、あるいはトレーニング期間に最適なSwwを生成し、通常の通信動作を行う間はこのトレーニング期間に生成したSwwを固定的に用いる構成でもよい。トレーニング期間とは、例えば、送受信間の通信起動時にトレーニングシーケンスなどと呼ばれる規定の信号パターンを伝送することで各種通信条件の調整などが行われる期間であり、一般的に広く知られているように、アンプ回路のゲイン調整や各種等化器(フィルタ)の調整などを代表に様々な調整が行われる期間である。
【0035】
この最適なSwwを生成する期間に関しては、図5に示したように、ある伝送線路に対してSwwの最適値が一義的に定まるため、この観点では、トレーニング期間にSwwを生成する方式の方が、通常の通信動作時の消費電力等の観点から望ましい。ただし、伝送線路が同一でも場合によっては外部環境(温度、電圧等)に応じてSwwの最適値が若干変動するようなことも考えられ、受信マージンをより高める観点からは、通常の通信動作時にも常時判断を行いながらその都度最適なSwwを生成する構成の方が望ましい。
【0036】
以上、本実施の形態1の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、このようにウインドウ幅を任意に設定可能な構成を用いることで、伝送線路長などが異なる様々な伝送システムに対して同一のデバイスで対応可能となりデバイスの低コスト化が図れる。
【0037】
(実施の形態2)
本実施の形態2では、図1に示したウインドウ幅制御部WW_CTLの詳細な構成例について説明する。図6は、本発明の実施の形態2による信号再生回路において、その構成の一例を示すブロック図である。図6に示す信号再生回路(クロックデータリカバリ回路)CDR1は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL1を備える。そして、ウインドウ幅制御部WW_CTL1が、位相検出頻度算出部FRQ_CALとコントローラCTL1を備えたことが特徴となっている。
【0038】
位相検出頻度算出部FRQ_CALは、位相検出信号(EARLY信号、LATE信号)および再生データ信号Drを受けて、EARLY信号やLATE信号の発生頻度(例えばDrのエッジの発生回数を母数とする位相検出信号の発生回数の比率)を算出する。そして、FRQ_CALは、その発生頻度が高くもなく低くもないある一定の範囲に収まるようなアイトラックウインドウ幅(ウインドウ幅制御信号Swwの値)を探索し、それをCLK_GENに設定する。コントローラCTL1は、このようなFRQ_CALの動作を全体的に制御する。このFRQ_CALは、送受信間の通常の通信動作の間や、トレーニング期間や、その両方で動作させることができる。このような動作期間の選択機能は、コントローラCTL1に持たせることができる。
【0039】
図7は、図6における位相検出頻度算出部FRQ_CALの詳細な構成例を示すブロック図である。図7に示す位相検出頻度算出部FRQ_CAL1は、1サイクル遅延回路CDLY1、EXOR回路EOR5、エッジカウンタ回路EG_CNT、アーリーカウンタ回路E_CNT、レイトカウンタ回路L_CNT、比較回路CMP1,CMP2、およびコントローラCTL11を備えている。
【0040】
EOR5は、再生データ信号Drと、その1サイクル前のDrとなるCDLY1を介した信号とをEXOR判定する。すなわち、EOR5は、Drに信号の切り替わりエッジが存在した場合に‘H’パルスを出力する。EG_CNTは、このEOR5からの‘H’パルスの発生回数をカウントする。また、この際のカウントの上限値は、CTL11からの母数設定信号Spmにより定められ、EG_CNTは、この上限値に達した際にオーバーフロー信号Sofを出力する。そして、EG_CNTは、Sofを出力した際にカウント値をゼロに戻し再びカウントを開始する。
【0041】
E_CNTは、EARLY信号の発生回数をカウントし、L_CNTは、LATE信号の発生回数をカウントする。E_CNTは、EG_CNTよりオーバーフロー信号Sofが出力された際に、その時点での自身のカウント値をアーリー発生頻度信号Sfeとして出力する。そして、E_CNTは、Sfeを出力した際にカウント値をゼロに戻し再びカウントを開始する。同様に、L_CNTは、EG_CNTよりSofが出力された際に、その時点での自身のカウント値をレイト発生頻度信号Sflとして出力し、更に、カウント値をゼロに戻して再びカウントを開始する。
【0042】
CMP1は、CTL11よって予め設定されたアーリー側の上限しきい値設定信号Sthe(max)および下限しきい値設定信号Sthe(min)と、前述したアーリー発生頻度信号Sfeとを比較し、この上限しきい値と下限しきい値の間にEARLY信号の発生頻度が収まるようにアーリー側ウインドウ幅制御信号Sdly1を出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはアーリー側のウインドウ幅(すなわち図13におけるCLKaとCLKbの間隔)が狭められ、下限しきい値よりも低かった場合にはアーリー側のウインドウ幅が広げられる。
【0043】
同様に、CMP2は、CTL11よって予め設定されたレイト側の上限しきい値設定信号Sthl(max)および下限しきい値設定信号Sthl(min)と、前述したレイト発生頻度信号Sflとを比較し、この上限しきい値と下限しきい値の間にLATE信号の発生頻度が収まるようにレイト側ウインドウ幅制御信号Sdly2を出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはレイト側のウインドウ幅(すなわち図13におけるCLKbとCLKcの間隔)が狭められ、下限しきい値よりも低かった場合にはレイト側のウインドウ幅が広げられる。
【0044】
また、仮にEARLY信号やLATE信号が偏って発生した場合には、図6の平均化部FIL_BKからのクロック位相制御信号Sphによって、CLKa、CLKb、CLKcが全体的にアイEYEの中心に戻るように制御される。したがって、このクロック位相制御信号Sphに基づく制御と、各ウインドウ幅制御信号(Sdly1,Sdly2)に基づく制御とのバランスによって、結果的に、アーリー側およびレイト側のウインドウ幅と、符号判定用のクロック信号(図13におけるCLKb)の位置が最適に設定される。この各ウインドウ幅の最適化によって、図5で述べたように受信マージンの拡大が可能となる。
【0045】
さらに、アーリー側とレイト側のウインドウ幅をそれぞれ個別に設定できることにより、符号判定用のクロック信号の位置をより最適化することができる。すなわち、例えば通信方式や通信環境などに応じてデータ信号の立ち上がり時間と立ち下がり時間に差違があるような場合には、必ずしもデータ信号の前エッジと後エッジの真ん中が振幅の最大値であるとは限らない。図7のような構成例を用いると、このような場合にも、各種アイパターンに応じた最適な符号判定用のクロック信号の位置と最適なウインドウ幅を設定可能となるため、より受信マージンの拡大が図れる。
【0046】
以上、本実施の形態2の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、アーリー側のウインドウ幅とレイト側のウインドウ幅を個別に設定できるため、様々な通信方式や通信環境に対して柔軟に対応可能となる。なお、前述した母数設定信号Spmやしきい値設定信号Sthe,Sthlは、柔軟性を持たせる観点からは任意の値を設定可能とすることが望ましいが、勿論、固定値とすることも可能である。
【0047】
(実施の形態3)
本実施の形態3では、実施の形態2で述べた図7の位相検出頻度算出部FRQ_CAL1の変形例について説明する。図8は、本発明の実施の形態3による信号再生回路において、図6における位相検出頻度算出部FRQ_CALの詳細な構成例を示すブロック図である。図8に示す位相検出頻度算出部FRQ_CAL2は、1サイクル遅延回路CDLY2、EXOR回路EOR6、エッジカウンタ回路EG_CNT、アーリー・レイトカウンタ回路EL_CNT、比較回路CMP3、およびコントローラCTL12を備えている。
【0048】
EOR6は、図7の場合と同様に、再生データ信号Drと、その1サイクル前のDrとなるCDLY2を介した信号とをEXOR判定し、Drに信号の切り替わりエッジが存在した場合に‘H’パルスを出力する。EG_CNTも、図7の場合と同様に、このEOR6からの‘H’パルスの発生回数をカウントする。また、この際のカウントの上限値は、CTL12からの母数設定信号Spmにより定められ、EG_CNTは、この上限値に達した際にオーバーフロー信号Sofを出力する。そして、EG_CNTは、Sofを出力した際にカウント値をゼロに戻し再びカウントを開始する。
【0049】
EL_CNTは、EARLY信号およびLATE信号の発生回数を合計してカウントする。EL_CNTは、EG_CNTよりオーバーフロー信号Sofが出力された際に、その時点での自身のカウント値をアーリー・レイト発生頻度信号Sfelとして出力する。そして、EL_CNTは、Sfelを出力した際にカウント値をゼロに戻し再びカウントを開始する。CMP3は、CTL12よって予め設定された上限しきい値設定信号Sthel(max)および下限しきい値設定信号Sthel(min)と、前述したアーリー・レイト発生頻度信号Sfelとを比較し、この上限しきい値と下限しきい値の間に位相検出信号(EARLY信号+LATE信号)の発生頻度が収まるようにウインドウ幅制御信号Swwを出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはウインドウ幅(すなわち図13におけるCLKaとCLKcの間隔)が狭められ、下限しきい値よりも低かった場合にはウインドウ幅が広げられる。
【0050】
このような構成を用いると、図7の場合と異なり図13におけるCLKaとCLKcの常に中間の位置に符号判定用のCLKbが位置する形で、CLKaとCLKcの間隔が調整される。図8の構成例の場合、EARLY信号の発生とLATE信号の発生を区別していないが、仮にEARLY信号やLATE信号が偏って発生した場合には、図6の平均化部FIL_BKからのクロック位相制御信号SphによってCLKa、CLKb、CLKcが全体的に制御される。したがって、ウインドウがデータ信号の前エッジまたは後エッジの一方に偏って配置されてしまうようなこともなく、結果的に最適なウインドウ幅を設定可能となる。
【0051】
以上、本実施の形態3の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、実施の形態2で述べた図7の構成例と比較して、小面積化を図れる。なお、前述した母数設定信号Spmやしきい値設定信号Sthelは、柔軟性を持たせる観点からは任意の値を設定可能とすることが望ましいが、勿論、固定値とすることも可能である。
【0052】
(実施の形態4)
本実施の形態4では、図1に示したウインドウ幅制御部WW_CTLにおける、実施の形態1〜3とは異なる構成例について説明する。図9は、本発明の実施の形態4による信号再生回路において、その構成の一例を示すブロック図である。図9に示す信号再生回路(クロックデータリカバリ回路)CDR2は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL2を備える。そして、ウインドウ幅制御部WW_CTL2が、伝送線路長測定部MES_LGとテーブルTBL1とコントローラCTL2を備えたことが特徴となっている。
【0053】
伝送線路長測定部MES_LGは、トレーニング期間に、図示しない送信回路から受信回路の一部となるクロック・データ判定部CD_JGEに向けて受信データ信号Diを伝送する伝送線路MSの線路長を測定する。MES_LGは、特に限定はされないが、例えば、伝送線路MSの送信端で予め知られている信号振幅と受信端で検出した信号振幅とを比較し、その伝送損失を用いて算出する方式や、送信端および受信端の一方からパルス信号を印加し、それが他方で全反射して戻ってくるまでの時間を用いて算出する方式などで実現可能である。
【0054】
テーブルTBL1は、メモリ、あるいはデコーダ等の変換回路によって実現され、伝送線路MSの線路長を入力として、それに対応するアイトラックウインドウ幅を出力する機能を備える。すなわち、MES_LGから線路長を表す測定結果信号Slgを受けて、ウインドウ幅の設定値を表すウインドウ幅制御信号Swwを出力する。具体的には、テーブルTBL1は、線路長が長くなるにつれてウインドウ幅が狭くなるような変換を行う。コントローラCTL2は、このようなMES_LGとTBL1を用いた一連の処理を全体的に制御する。
【0055】
以上、本実施の形態4の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、伝送線路長測定部MES_LGが予め受信回路内に備わっている場合には、小面積での実現が可能となる。なお、図9の構成例を用いる場合、テーブルTBL1上には、アーリー側のウインドウ幅とレイト側のウインドウ幅が、同一値となるように定義してもよく、所定の比率で異なるように定義してもよい。
【0056】
(実施の形態5)
本実施の形態5では、図1に示したウインドウ幅制御部WW_CTLにおける、実施の形態1〜4とは異なる構成例について説明する。図10は、本発明の実施の形態5による信号再生回路において、その構成の一例を示すブロック図である。図10に示す信号再生回路(クロックデータリカバリ回路)CDR3は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL3を備える。そして、ウインドウ幅制御部WW_CTL3が、ビットエラーレート測定部MES_BERとコントローラCTL3を備えたことが特徴となっている。
【0057】
ビットエラーレート測定部MES_BERは、例えば、トレーニング期間に、図示しない送信回路から伝送線路MSを介して送信され、予めデータパターンの期待値が判明している受信データ信号Diを受け、期待値との比較によってビットエラーレート(BER)を測定する機能を備える。コントローラCTL3は、ウインドウ幅制御信号Swwをクロック生成部CLK_GENに出力することでウインドウ幅を変更しながら、その都度MES_BERを制御してBERの測定を行う。このような処理を経て、コントローラCTL3は、BERが所定の値より小さくなるようなウインドウ幅を探索および決定する。
【0058】
また、ビットエラーレート測定部MES_BERは、前述した機能とは異なる機能として、受信データ量を監視する機能と、エラー検出用の符号を判定する機能を備えるものであってもよい。通信装置などにおいては、一般的に、送信回路からの送信データに対してエラー検出/訂正用の符号(例えばCRC符号等)が付加される場合が多い。MES_BERは、このような送信データに対して、その符号部の判定によりエラーを検出し、受信データ量との比率によってBERを測定する。なお、この測定は、トレーニング時、および/または通常の通信動作時に行うことが可能である。コントローラCTL3は、ウインドウ幅制御信号Swwをクロック生成部CLK_GENに出力することでウインドウ幅を変更しながら、その都度MES_BERを制御してBERの測定を行う。このような処理を経て、コントローラCTL3は、BERが所定の値より小さくなるようなウインドウ幅を探索および決定する。
【0059】
以上、本実施の形態5の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、BERを直接測定するため、厳密なBERの管理が実現可能となる。なお、図10の構成例を用いる場合、コントローラCTL3は、アーリー側とレイト側のウインドウ幅を常に同一値となるように変更してもよく、所定の比率を維持しながら変更してもよい。
【0060】
(実施の形態6)
本実施の形態6では、図1に示したウインドウ幅制御部WW_CTLにおける、実施の形態1〜5とは異なる構成例について説明する。図11は、本発明の実施の形態6による信号再生回路を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す説明図である。図11に示す信号再生回路(クロックデータリカバリ回路)CDR4は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL4を備え、更にセレクタSELが加わった構成となっている。そして、ウインドウ幅制御部WW_CTL4が、アイ開口幅測定部MES_EYと、コントローラCTL4を備えたことが特徴となっている。
【0061】
アイ開口幅測定部MES_EYは、トレーニング期間に、図示しない送信回路から伝送線路MSを介して入力された受信データ信号Di(例えば期待値が予め判明している疑似ランダムパターン)を観測して、そのアイEYEの開口幅を測定する。具体的には、MES_EYは、例えば、図13に示すようなクロック・データ判定部CD_JGEにおける位相比較動作(すなわちEARLY信号、LATE信号の発生)を停止し、CLKbでラッチした再生データ信号Drが期待値と一致するかを判定すればよい。この際に、CTL4は、SELを介してCLK_GENに対してそれぞれ値が異なるクロック位相制御信号Sphを順次出力することで、図11(b)に示すようにCLKbを一定の間隔でスキャンし、その都度、MES_EYが期待値判定を行う。これによって、アイEYEの開口幅を測定できる。
【0062】
CTL4は、このアイEYEの開口幅の測定結果に応じたウインドウ幅制御信号Swwを生成し、CLK_GENに設定する。その後は、SELの入力をFIL_BK側に設定し、通常の通信動作を行えばよい。なお、アイ開口幅測定部MES_EYの構成は、勿論これに限定されるものではなく、一般的にジッタ測定回路等として知られているものを用いることでも代用可能である。すなわち、ジッタ成分が判れば、予め判明している1ビット時間幅との差分によりアイEYEの開口幅が判明する。ジッタ測定回路としては、例えば、クロック信号のエッジとデータ信号のエッジとの時間差に比例する電圧を発生する回路を用い、この電圧値の最大値と最小値の差分によってジッタ成分を検出する方法や、データ信号を、ラッチタイミングが所定幅で異なる多段のフリップフロップでラッチすることでジッタ成分を検出する方式などが知られている。
【0063】
以上、本実施の形態6の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、ジッタ測定回路などが予め受信回路内に備わっている場合には、小面積での実現が可能となる。なお、図11の構成例を用いる場合、アーリー側のウインドウ幅とレイト側のウインドウ幅は、同一値となるように設定してもよく、所定の比率で異なるように設定してもよい。
【0064】
(実施の形態7)
本実施の形態7では、図1に示したウインドウ幅制御部WW_CTLにおける、実施の形態1〜6とは異なる構成例について説明する。図12は、本発明の実施の形態7による信号再生回路において、その構成の一例を示すブロック図である。図12に示す信号再生回路(クロックデータリカバリ回路)CDR5は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL5を備え、更にセレクタSELが加わった構成となっている。そして、ウインドウ幅制御部WW_CTL5が、図6および図7で述べたようなウインドウ幅制御部WW_CTL1(位相検出頻度算出部FRQ_CAL1)と図11とほぼ同様のウインドウ幅制御部WW_CTL4’とを組み合わせたような構成となっていることが特徴となっている。
【0065】
図7に示した位相検出頻度算出部FRQ_CAL1を用いると、例えば、クロック信号CLKbの初期状態の位置が受信データ信号Diのいずれかのエッジに偏っていたような場合に、このCLKbの位置がアイの中心から必要以上に偏った位置に収束してしまう可能性が考えられる。そこで、図11のようなウインドウ幅制御部WW_CTL4を用いることで、予め初期状態としてクロック信号CLKbの位置をアイEYEの中心付近に設定し、その後にWW_CTL1の動作を行わせることで、CLKa,CLKb,CLKcの調整を行う。
【0066】
すなわち、トレーニング期間において、まず、WW_CTL1を停止した状態で、WW_CTL4’が図11で述べたような方法でアイEYEの開口幅を測定し、WW_CTL4’内のコントローラCLT5が、開口幅の中心付近にCLKbを位置させるクロック位相制御信号SphをSELを介してCLK_GENに設定する。次いで、WW_CTL4’を停止し、SELの入力をFIL_BK側に切り替え、前述したWW_CTL4’によるCLKbの位置を初期状態としてWW_CTL1を動作させる。これによって、CLKbの位置と、CLKaとCLKb間のウインドウ幅と、CLKbとCLKc間のウインドウ幅とが最適に設定される。その後は、この設定値を維持して、通常の通信動作を行う。
【0067】
以上、本実施の形態7の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、アーリー側のウインドウ幅とレイト側のウインドウ幅を個別に設定できるため、様々な通信方式や通信環境に対して柔軟に対応可能となる。
【0068】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0069】
例えば、前述した実施の形態では、3相のクロック信号(CLKa、CLKb、CLKc)を用いてウインドウ幅の制御を行っている。参考文献1の図4等に記載されているように、ハーフレート方式と呼ばれる構成に対して本実施の形態を適用する場合、ハーフレート方式では元々3相のクロック信号を用いるため、面積オーバーヘッドが小さく、より好適となる。なお、ハーフレート方式とは、消費電力低減等のためクロック信号の周波数を半分に落とし、連続する2サイクルの一方で3相クロック信号の立ち上がりエッジを用いて位相比較等の処理を行い、他方で立ち下がりエッジを用いて位相比較等の処理を行う方式である。
【0070】
一方、参考文献1の図2等に記載されているように、周波数を半分に落とさないフルレート方式と呼ばれる構成では、勿論、3相のクロック信号を用いてもよいが、2相のクロック信号を用いることでも位相比較等の処理が実現できる。この場合、例えば、符号判定用のクロック信号(CLKb)を第1相目のクロック信号の立ち上がりエッジを用い、位相比較用のクロック信号(CLKa、CLKc)を第2相目のクロック信号の立ち上がりエッジと立ち下がりエッジを用いる。このような2相のクロック信号を用いた構成に対して本実施の形態を適用する場合、制御は複雑になるが、第1相目と第2相目のクロック信号の位相差と、CLKaとCLKcの間隔(すなわち第2相目のクロック信号のデューティ)を調整できるように構成すれば実現可能である。
【産業上の利用可能性】
【0071】
本実施の形態による信号再生回路は、アイトラック方式を用いてクロック信号および/またはデータ信号の再生を行うシリアル伝送システムに対して広く適用可能である。中でも、特に、受信マージンの拡大が強く求められる数十Gbpsを超える高速光伝送システムなどに適用して有益となる。
【図面の簡単な説明】
【0072】
【図1】本発明の実施の形態1による信号再生回路において、その構成の一例を示すブロック図である。
【図2】図1におけるクロック生成部の詳細な構成例を示すブロック図である。
【図3】図1におけるクロック生成部の他の例を示すものであり、(a)はその詳細な構成例を示すブロック図、(b)は(a)の動作例を示す説明図である。
【図4】図2および図3における位相補間回路の一例を示すものであり、(a)、(b)はそれぞれ異なる構成例を示す概略図である。
【図5】図1の信号再生回路を用いてアイトラックウインドウ幅とビットエラーレート(BER)の関係をシミュレーションした結果を示すグラフである。
【図6】本発明の実施の形態2による信号再生回路において、その構成の一例を示すブロック図である。
【図7】図6における位相検出頻度算出部の詳細な構成例を示すブロック図である。
【図8】本発明の実施の形態3による信号再生回路において、図6における位相検出頻度算出部の詳細な構成例を示すブロック図である。
【図9】本発明の実施の形態4による信号再生回路において、その構成の一例を示すブロック図である。
【図10】本発明の実施の形態5による信号再生回路において、その構成の一例を示すブロック図である。
【図11】本発明の実施の形態6による信号再生回路を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す説明図である。
【図12】本発明の実施の形態7による信号再生回路において、その構成の一例を示すブロック図である。
【図13】本発明の前提として検討した信号再生回路において、アイトラック方式の位相比較の概要を示すものであり、(a)はその主要部の構成例を示す概略図、(b)はその動作の一例を示す説明図である。
【図14】従来技術の問題点を示す説明図であり、(a)、(b)は、それぞれ異なる伝送線路を用いた場合での受信データ信号のアイパターンの一例を示すものである。
【符号の説明】
【0073】
CD_JGE クロック・データ判定部
CDLY 1サイクル遅延回路
CDR 信号再生回路
CLK クロック信号
CLK_GEN クロック生成部
CMP 比較回路
CTL コントローラ
DLY 可変遅延回路
Di 受信データ信号
Dr 再生データ信号
E_CNT アーリーカウンタ回路
EARLY アーリー信号
EG エッジ
EG_CNT エッジカウンタ回路
EL_CNT アーリー・レイトカウンタ回路
EOR 排他的論理和回路
EYE アイ
FF フリップフロップ回路
FIL_BK 平均化部
FRQ_CAL 位相検出頻度算出部
IV インバータ回路
I 入力信号
L_CNT レイトカウンタ回路
LATE レイト信号
MES_BER ビットエラーレート測定部
MES_EY アイ開口幅測定部
MES_LG 伝送線路長測定部
MS 伝送線路
OSC オシレータ回路
PH_ITP 位相補間回路
SEL セレクタ
Sfe アーリー発生頻度信号
Sfel アーリー・レイト発生頻度信号
Sfl レイト発生頻度信号
Slg,Sjt 測定結果信号
Sof オーバーフロー信号
Sph クロック位相制御信号
Spm 母数設定信号
Sthl,Sthe しきい値設定信号
Sww,Sdly ウインドウ幅制御信号
TBL テーブル
WW_CTL ウインドウ幅制御部
【技術分野】
【0001】
本発明は信号再生回路に関し、特に、アイトラック方式の位相比較を行うクロックデータリカバリ(CDR:Clock and Data Recovery)回路に適用して有益な技術に関するものである。
【背景技術】
【0002】
例えば、特許文献1には、ジッタトレランス等を拡張可能にするクロックデータリカバリ回路が示されている。このクロックデータリカバリ回路では、データのエッジとクロックのエッジを比較し、その間隔が基準値を下回った場合に、クロックのエッジをデータのエッジから遠ざけるように制御することでクロックの再生を行っている。
【特許文献1】特開2004−180188号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明者等は、本願に先立ち非公知の特願2006−305379号(以下、参考文献1と称す)を出願している。この参考文献1や特許文献1では、一般的に用いられているアレキサンダー方式(エッジ合わせ方式)の位相比較器ではなく、アイトラック方式の位相比較器を用いてクロック信号の再生を行っている。図13は、本発明の前提として検討した信号再生回路において、アイトラック方式の位相比較の概要を示すものであり、(a)はその主要部の構成例を示す概略図、(b)はその動作の一例を示す説明図である。
【0004】
図13(b)に示すように、アイトラック方式では、受信データ信号Diの所謂アイパターンにおけるアイ(データ出力領域)EYEの中で、その中心付近に符号判定用のクロック信号CLKbのエッジが設定され、その前後に位相比較用のクロック信号CLKa,CLKcのエッジが設定される。クロック信号CLKa,CLKb,CLKcの位相は、CLKaのエッジとCLKcのエッジの間にDiの切り替わりエッジEGが入り込まないよう、互いの位相差を保ちながら前後にシフト制御され、これによって、常にEYEの中心付近にCLKbのエッジが維持される。なお、一般的なエッジ合わせ方式では、Diの切り替わりエッジEGにクロック信号のエッジが設定され、このクロック信号から常に一定の間隔をおいた箇所に符号判定用のクロック信号のエッジが設定されることになる。
【0005】
このような動作を実現するため、図13(a)に示すクロック・データ判定部CD_JGEは、フリップフロップ回路(ラッチ回路)FF91〜FF93と排他的論理和(EXOR)回路EOR91,92を含んでいる。FF91,FF92,FF93は、受信データ信号Diをクロック信号CLKa,CLKb,CLKcの各エッジでラッチする。ここで、CLKbによるラッチ結果(FF92の出力)が、再生データ信号Drとなる。EOR91は、FF91とFF92のラッチ結果が異なる場合にアーリー信号(EARLY信号)を出力し、EOR92は、FF92とFF93のラッチ結果が異なる場合にレイト信号(LATE信号)を出力する。
【0006】
すなわち、図13(b)において、EARLY信号は、CLKaとCLKbの間にDiの前側のエッジEGが入り込んだ場合に出力され、LATE信号は、CLKbとCLKcの間にDiの後側のエッジEGが入り込んだ場合に出力される。図示はしないが、EARLY信号が出力された場合は、CLKa,CLKb,CLKcを全的的に遅らせる(図13(b)で右側にシフトする)ような制御が行われ、LATE信号が出力された場合は、CLKa,CLKb,CLKcを全体的に早める(図13(b)で左側にシフトする)ような制御が行われる。
【0007】
このようなアイトラック方式は、エッジ合わせ方式と比べて、高周波ジッタ耐性と低周波ワンダー追随性能がともに優れるという利点をもつ。ただし、アイトラック方式は、確率共振現象を利用しているため、アイトラックウインドウ幅(例えばCLKaのエッジとCLKcのエッジの間)に受信データ信号DiのエッジEGが入る確率がある値であるときに、位相検出能力が最大になる。エッジが入る確率が、その最適な確率より小さくても、大きくても位相検出能力が低下する。
【0008】
一方、受信データ信号Diが含むジッタのうちの大きな部分を占めるパタンジッタは、伝送線路の損失(≒長さ)によって大きさが変わる。図14は、従来技術の問題点を示す説明図であり、(a)、(b)は、それぞれ異なる伝送線路を用いた場合での受信データ信号のアイパターンの一例を示すものである。すなわち、図14(a)に示すように、伝送線路の損失が小さいとパタンジッタは小さくなり、図14(b)に示すように、伝送線路の損失が大きいとパタンジッタは大きくなる。
【0009】
しかしながら、従来技術においては、アイトラックウインドウ幅WWが固定のため、伝送線路の損失(=長さ)に依存してアイトラックウインドウ幅WWが狭すぎる場合(例えば図14(a))や広すぎる場合(例えば図14(b))が生じていた。狭すぎる場合だと、例えば、符号判定用のクロック信号CLKbがアイEYEの中心付近ではなく前後に偏った位置で固定され、Diの振幅マージンが小さい位置で符号判定を行う事態や適切な位相の再生クロックが得られない事態などが生じ得る。一方、広すぎる場合だと、例えば、EARLY信号とLATE信号が同時に発生するなどによりクロック信号CLKbの位置が安定せず、クロック再生およびデータ再生の動作も不安定になり得る。このようなことから、従来技術においては、受信マージンの低下ひいてはBER(Bit Error Rate)の低下を招いていた。
【0010】
そこで、本発明の目的の一つは、受信マージンを拡大可能な信号再生回路を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明の一実施の形態による信号再生回路は、符号判定用のクロックエッジと位相比較用のクロックエッジの間の期間となるウインドウ内にデータ信号のエッジが所定の頻度で入り込むように各クロックエッジの位相制御を行うものとなっている。具体的には、例えば、このウインドウ内にデータ信号のエッジが入り込んだ場合に、ウインドウの幅を保ったまま、このウインドウがデータ信号のエッジから遠ざかるように各クロックエッジの位相を制御する第1手段と、設定信号に応じてこのウインドウの幅を変更する第2手段とを備える。このように、ウインドウ内にデータ信号のエッジが所定の頻度で入り込むように制御を行うことで、符号判定用のクロックエッジの位置が最適化され、受信マージンを拡大でき、ひいてはBERの向上が図れる。
【0013】
ここで、前述したウインドウの幅の定める設定信号は、外部からの信号であっても、内部回路によって生成した信号であってもよい。すなわち、ウインドウの幅は伝送線路長に応じて最適値をほぼ定めることができるため、この伝送線路長を表す値が外部から入力される構成とすることも、内部回路で伝送線路長を測定する構成とすることも可能である。ただし、より正確にウインドウの幅の最適値を定めるためには、内部回路を用いて、実際にウインドウ内にデータ信号のエッジが入り込む頻度を計測しながら最適なウインドウの幅を探索していく方式や、BERを測定しながら最適なウインドウの幅を探索していく方式を用いることが望ましい。これによって、受信マージンをより拡大でき、BERの向上がより図れる。
【0014】
なお、位相比較用のクロックエッジは、通常、符号判定用のクロックエッジを挟んで前エッジと後エッジが設けられる。この前エッジと符号判定用のクロックエッジからなる前ウインドウの幅と、後エッジと符号判定用のクロックエッジからなる後ウインドウの幅は、互いに連動して同一値に設定されてもよく、互いに独立して任意の値に設定されてもよい。後者を用いた場合、受信マージンが最大となる符号判定用のクロックエッジの位置が、原理的にアイパターンの中心とならないような場合においても、この最大となる位置に合わせ込むことが可能になる。これによって、受信マージンをより拡大でき、BERの向上がより図れる。
【発明の効果】
【0015】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、受信マージンを拡大可能な信号再生回路を実現可能となる。
【発明を実施するための最良の形態】
【0016】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0017】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0018】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0019】
(実施の形態1)
図1は、本発明の実施の形態1による信号再生回路において、その構成の一例を示すブロック図である。図1の信号再生回路(クロックデータリカバリ回路)CDRは、クロック・データ判定部CD_JGE、平均化部FIL_BK、およびクロック生成部CLK_GENに加えて、ウインドウ幅制御部WW_CTLを備えたものとなっている。図示はしないが、図1のCDRは、送信回路と受信回路とそれらを接続する伝送線路とからなる伝送システムにおいて、受信回路の一部に含まれる。
【0020】
クロック・データ判定部CD_JGEは、例えば図13で述べたようなアイトラック方式での位相比較機能および符号判定機能を備え、図示しない伝送線路を介して伝送されてきた受信データ信号Diを処理して再生データ信号Dr、アーリー信号(EARLY信号)、およびレイト信号(LATE信号)を出力する。EARLY信号およびLATE信号は、位相検出信号とも呼ばれる。なお、CD_JGEは、図13のような構成例に限らず、前述した特許文献1や参考文献1などに記載されているようなアイトラック方式を備えた各種構成を適用してもよい。
【0021】
平均化部FIL_BKは、例えばディジタルロウパスフィルタなどであり、EARLY信号およびLATE信号の発生回数を平均化した上でクロック生成部CLK_GENに向けてクロック位相制御信号Sphを出力する。すなわち、特に限定はされないが、FIL_BKは、例えば、ある一定の周期を単位として、各周期の中でEARLY信号とLATE信号のそれぞれの発生回数を集計し、発生回数が多かった方の信号に対応する位相シフト命令を発行する。
【0022】
クロック生成部CLK_GENは、3相のクロック信号CLKa,CLKb,CLKcを生成する。図13で述べたように、CLKaおよびCLKcは、位相比較用のクロック信号であり、CLKbは、符号判定用のクロック信号である。また、CLKbは再生クロック信号でもある。CLK_GENは、クロック位相制御信号Sphに応じて、CLKa,CLKb,CLKcの全体的な位相(基準位相)を互いの位相差を保ったままで制御する。
【0023】
ウインドウ幅制御部WW_CTLは、アイトラックウインドウ幅を制御するためのウインドウ幅制御信号Swwを生成し、それをCLK_GENに出力する。アイトラックウインドウ幅とは、2つのクロック信号のエッジ間の幅であり、その間に受信データ信号Diの切り替わりエッジが存在するか否かを判定するための幅である。具体的には、図13で述べたように、CLKaとCLKcの位相差であったり、あるいは、CLKbとCLKaの位相差およびCLKbとCLKcの位相差とすることもできる。CLK_GENは、このウインドウ幅制御信号Swwを受けて、各クロック信号CLKa,CLKb,CLKcの互いの位相差を制御する。言い換えれば、各クロック信号CLKa,CLKb,CLKc毎に、基準位相との間の位相差を制御する。
【0024】
図2は、図1におけるクロック生成部CLK_GENの詳細な構成例を示すブロック図である。図3は、図1におけるクロック生成部CLK_GENの他の例を示すものであり、(a)はその詳細な構成例を示すブロック図、(b)は(a)の動作例を示す説明図である。図4は、図2および図3における位相補間回路PH_ITP_A,PH_ITP_Bの一例を示すものであり、(a)、(b)はそれぞれ異なる構成例を示す概略図である。
【0025】
図2に示すクロック生成部CLK_GEN1は、オシレータ回路OSCと、位相補間回路PH_ITP_Aと、可変遅延回路DLY1,DLY2を備えている。OSCは、基準クロック信号CLKrefを生成し、PH_ITP_Aに出力する。PH_ITP_Aは、前述したクロック位相制御信号Sphに基づいて、CLKrefの位相を0〜360度の範囲で変更する。PH_ITP_Aは、例えば、図4(a)に示すように、0度、90度、180度、270度の位相を持ったCLKrefを用い、隣接する位相の間を補間することで所望の位相を備えたクロック信号を生成する。例えば、45度の位相のクロック信号を生成する場合には、0度と90度のCLKrefに同じ重み付けを行った(すなわち同じ駆動能力で傾きを等しくした)後に加算すればよく、0〜45度のクロック信号を生成する場合には90度よりも0度の方の重み付けを大きくした後に加算すればよい。これらの重み付けがSphによって設定される。
【0026】
PH_ITP_Aは、このようにして位相の変更が行われたクロックをクロック信号CLKaとして出力する。可変遅延回路DLY1は、CLKaを前述したウインドウ幅制御信号Sww(Sdly1)に基づいて遅延させ、クロック信号CLKbを出力する。可変遅延回路DLY2は、CLKbを前述したウインドウ幅制御信号Sww(Sdly2)に基づいて遅延させ、クロック信号CLKcを出力する。例えば、CLKaとCLKcの位相差をウインドウ幅として制御する場合は、DLY1とDLY2が同一のSww(すなわちSdly1=Sdly2)によって同一の遅延時間となるように制御される。一方、CLKbとCLKaの位相差およびCLKbとCLKcの位相差をそれぞれウインドウ幅として制御する場合は、DLY1とDLY2がそれぞれ個別のSww(すなわちSdly1とSdly2の独立制御)によって任意の遅延時間となるように制御される。
【0027】
一方、図3(a)に示すクロック生成部CLK_GEN2は、オシレータ回路OSCと、3個の位相補間回路PH_ITP_A,PH_ITP_B1,PH_ITP_B2と、インバータ回路IVと、遅延回路DLYなどを備えている。位相補間回路PH_ITP_Aは、図4(a)で述べたような構成を備えており、OSCからの基準クロック信号CLKrefを、クロック位相制御信号Sphに基づいて0〜360度の範囲で位相変更した後に出力する。
【0028】
このPH_ITP_Aの出力信号は、遅延回路DLYを介してクロック信号CLKbとなる。位相補間回路PH_ITP_B1は、PH_ITP_Aの出力信号とCLKbとを受けて、ウインドウ幅制御信号Sdly1(Sww)に基づく位相補間を行い、その結果をクロック信号CLKaとして出力する。位相補間回路PH_ITP_B2は、PH_ITP_Aの出力信号をインバータ回路IVで反転した信号とCLKbとを受けて、ウインドウ幅制御信号Sdly2(Sww)に基づく位相補間を行い、その結果をクロック信号CLKcとして出力する。位相補間回路PH_ITP_B1,PH_ITP_B2は、図4(b)に示すように、2本の入力信号I1,I2に対してウインドウ幅制御信号Swwに基づく重み付けを行い、これらを加算して出力する。
【0029】
図3(b)には、この図3(a)のクロック生成部CLK_GEN2の動作例が示されている。PH_ITP_B1は、入力信号I11とCLKbを受け、その間の位相で補間を行った結果をCLKaとして出力し、PH_ITP_B2は、入力信号I22とCLKbを受け、その間の位相で補間を行った結果をCLKbとして出力する。これによって、CLKbとCLKaのウインドウ幅がウインドウ幅制御信号Sdly1によって制御され、CLKbとCLKcのウインドウ幅がウインドウ幅制御信号Sdly2によって制御される。
【0030】
この図3(a)のクロック生成部CLK_GEN2は、図2のクロック生成部CLK_GEN1と比較して、PVT(プロセス/電圧/温度)変動に対する耐性が強いという利点がある。また、図3(a)の構成例は、図2の構成例がウインドウ幅を時間の絶対値で設定する構成となっているのに対して、ウインドウ幅をCLKrefのサイクル時間に応じた相対値で設定可能な構成となっているため、CLKrefの周波数が可変で用いられるような場合(すなわち通信速度が可変で用いられる場合)に有益となる。
【0031】
図5に、図1の信号再生回路を用いてアイトラックウインドウ幅とビットエラーレート(BER)の関係をシミュレーションした結果を示す。詳細に言うと、図1および図2におけるCLKaとCLKcの位相差をウインドウ幅とし、伝送線路が、ガラスエポキシ基板上の長さ1mと長い配線である場合(ジッタが大きい場合)と、同基板上の長さ0.5mと短い配線である場合(ジッタが小さい場合)とで、ウインドウ幅を変えながらBERを算出した結果をそれぞれ曲線で示している。
【0032】
図5に示すように、各伝送線路の条件でウインドウ幅を広くしていった場合、BERは、あるポイントで最低となり、以降再び高くなっていく。したがって、このBERが最低となるポイントが、本来、最適値となるウインドウ幅である。また、各伝送線路間で比較すると、最適値となるウインドウ幅は、伝送線路の長さに応じて異なり、伝送線路が長い場合(損失が大きくパタンジッタが大きい場合)の方が短い場合(損失が小さくパタンジッタが小さい場合)よりも小さくなる。
【0033】
図5において、例えばBERがある基準値以下であればよいという観点では、採り得るウインドウ幅は比較的広い範囲で存在する。ただし、その中でも前述した最適値となるウインドウ幅を採用することで、このBERの基準値に対してマージンを確保でき、受信マージンを広げることができる。そこで、図1および図2に示したように、ウインドウ幅を可変設定可能な機構を備えたクロックデータリカバリ回路を用いることで、各種伝送システムに応じて当該回路に様々の長さの伝送線路が接続された場合にも、各伝送線路毎に前述した最適値またはそれに極めて近いウインドウ幅を設定可能になる。
【0034】
ところで、前述した図1のウインドウ幅制御部WW_CTLは、具体的には、例えば、伝送線路の長さに対応する設定値を外部入力として受け、それに対応するウインドウ幅制御信号Swwを生成する機能や、あるいは自身に各種判断機構を備え、その判断結果に基づいて最適なSwwを生成する機能を有している。後者の各種判断機構を備える場合には、例えば、送受信間で通常の通信動作を行う間で常時判断を行いながらその都度最適なSwwを生成する構成でもよく、あるいはトレーニング期間に最適なSwwを生成し、通常の通信動作を行う間はこのトレーニング期間に生成したSwwを固定的に用いる構成でもよい。トレーニング期間とは、例えば、送受信間の通信起動時にトレーニングシーケンスなどと呼ばれる規定の信号パターンを伝送することで各種通信条件の調整などが行われる期間であり、一般的に広く知られているように、アンプ回路のゲイン調整や各種等化器(フィルタ)の調整などを代表に様々な調整が行われる期間である。
【0035】
この最適なSwwを生成する期間に関しては、図5に示したように、ある伝送線路に対してSwwの最適値が一義的に定まるため、この観点では、トレーニング期間にSwwを生成する方式の方が、通常の通信動作時の消費電力等の観点から望ましい。ただし、伝送線路が同一でも場合によっては外部環境(温度、電圧等)に応じてSwwの最適値が若干変動するようなことも考えられ、受信マージンをより高める観点からは、通常の通信動作時にも常時判断を行いながらその都度最適なSwwを生成する構成の方が望ましい。
【0036】
以上、本実施の形態1の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、このようにウインドウ幅を任意に設定可能な構成を用いることで、伝送線路長などが異なる様々な伝送システムに対して同一のデバイスで対応可能となりデバイスの低コスト化が図れる。
【0037】
(実施の形態2)
本実施の形態2では、図1に示したウインドウ幅制御部WW_CTLの詳細な構成例について説明する。図6は、本発明の実施の形態2による信号再生回路において、その構成の一例を示すブロック図である。図6に示す信号再生回路(クロックデータリカバリ回路)CDR1は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL1を備える。そして、ウインドウ幅制御部WW_CTL1が、位相検出頻度算出部FRQ_CALとコントローラCTL1を備えたことが特徴となっている。
【0038】
位相検出頻度算出部FRQ_CALは、位相検出信号(EARLY信号、LATE信号)および再生データ信号Drを受けて、EARLY信号やLATE信号の発生頻度(例えばDrのエッジの発生回数を母数とする位相検出信号の発生回数の比率)を算出する。そして、FRQ_CALは、その発生頻度が高くもなく低くもないある一定の範囲に収まるようなアイトラックウインドウ幅(ウインドウ幅制御信号Swwの値)を探索し、それをCLK_GENに設定する。コントローラCTL1は、このようなFRQ_CALの動作を全体的に制御する。このFRQ_CALは、送受信間の通常の通信動作の間や、トレーニング期間や、その両方で動作させることができる。このような動作期間の選択機能は、コントローラCTL1に持たせることができる。
【0039】
図7は、図6における位相検出頻度算出部FRQ_CALの詳細な構成例を示すブロック図である。図7に示す位相検出頻度算出部FRQ_CAL1は、1サイクル遅延回路CDLY1、EXOR回路EOR5、エッジカウンタ回路EG_CNT、アーリーカウンタ回路E_CNT、レイトカウンタ回路L_CNT、比較回路CMP1,CMP2、およびコントローラCTL11を備えている。
【0040】
EOR5は、再生データ信号Drと、その1サイクル前のDrとなるCDLY1を介した信号とをEXOR判定する。すなわち、EOR5は、Drに信号の切り替わりエッジが存在した場合に‘H’パルスを出力する。EG_CNTは、このEOR5からの‘H’パルスの発生回数をカウントする。また、この際のカウントの上限値は、CTL11からの母数設定信号Spmにより定められ、EG_CNTは、この上限値に達した際にオーバーフロー信号Sofを出力する。そして、EG_CNTは、Sofを出力した際にカウント値をゼロに戻し再びカウントを開始する。
【0041】
E_CNTは、EARLY信号の発生回数をカウントし、L_CNTは、LATE信号の発生回数をカウントする。E_CNTは、EG_CNTよりオーバーフロー信号Sofが出力された際に、その時点での自身のカウント値をアーリー発生頻度信号Sfeとして出力する。そして、E_CNTは、Sfeを出力した際にカウント値をゼロに戻し再びカウントを開始する。同様に、L_CNTは、EG_CNTよりSofが出力された際に、その時点での自身のカウント値をレイト発生頻度信号Sflとして出力し、更に、カウント値をゼロに戻して再びカウントを開始する。
【0042】
CMP1は、CTL11よって予め設定されたアーリー側の上限しきい値設定信号Sthe(max)および下限しきい値設定信号Sthe(min)と、前述したアーリー発生頻度信号Sfeとを比較し、この上限しきい値と下限しきい値の間にEARLY信号の発生頻度が収まるようにアーリー側ウインドウ幅制御信号Sdly1を出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはアーリー側のウインドウ幅(すなわち図13におけるCLKaとCLKbの間隔)が狭められ、下限しきい値よりも低かった場合にはアーリー側のウインドウ幅が広げられる。
【0043】
同様に、CMP2は、CTL11よって予め設定されたレイト側の上限しきい値設定信号Sthl(max)および下限しきい値設定信号Sthl(min)と、前述したレイト発生頻度信号Sflとを比較し、この上限しきい値と下限しきい値の間にLATE信号の発生頻度が収まるようにレイト側ウインドウ幅制御信号Sdly2を出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはレイト側のウインドウ幅(すなわち図13におけるCLKbとCLKcの間隔)が狭められ、下限しきい値よりも低かった場合にはレイト側のウインドウ幅が広げられる。
【0044】
また、仮にEARLY信号やLATE信号が偏って発生した場合には、図6の平均化部FIL_BKからのクロック位相制御信号Sphによって、CLKa、CLKb、CLKcが全体的にアイEYEの中心に戻るように制御される。したがって、このクロック位相制御信号Sphに基づく制御と、各ウインドウ幅制御信号(Sdly1,Sdly2)に基づく制御とのバランスによって、結果的に、アーリー側およびレイト側のウインドウ幅と、符号判定用のクロック信号(図13におけるCLKb)の位置が最適に設定される。この各ウインドウ幅の最適化によって、図5で述べたように受信マージンの拡大が可能となる。
【0045】
さらに、アーリー側とレイト側のウインドウ幅をそれぞれ個別に設定できることにより、符号判定用のクロック信号の位置をより最適化することができる。すなわち、例えば通信方式や通信環境などに応じてデータ信号の立ち上がり時間と立ち下がり時間に差違があるような場合には、必ずしもデータ信号の前エッジと後エッジの真ん中が振幅の最大値であるとは限らない。図7のような構成例を用いると、このような場合にも、各種アイパターンに応じた最適な符号判定用のクロック信号の位置と最適なウインドウ幅を設定可能となるため、より受信マージンの拡大が図れる。
【0046】
以上、本実施の形態2の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、アーリー側のウインドウ幅とレイト側のウインドウ幅を個別に設定できるため、様々な通信方式や通信環境に対して柔軟に対応可能となる。なお、前述した母数設定信号Spmやしきい値設定信号Sthe,Sthlは、柔軟性を持たせる観点からは任意の値を設定可能とすることが望ましいが、勿論、固定値とすることも可能である。
【0047】
(実施の形態3)
本実施の形態3では、実施の形態2で述べた図7の位相検出頻度算出部FRQ_CAL1の変形例について説明する。図8は、本発明の実施の形態3による信号再生回路において、図6における位相検出頻度算出部FRQ_CALの詳細な構成例を示すブロック図である。図8に示す位相検出頻度算出部FRQ_CAL2は、1サイクル遅延回路CDLY2、EXOR回路EOR6、エッジカウンタ回路EG_CNT、アーリー・レイトカウンタ回路EL_CNT、比較回路CMP3、およびコントローラCTL12を備えている。
【0048】
EOR6は、図7の場合と同様に、再生データ信号Drと、その1サイクル前のDrとなるCDLY2を介した信号とをEXOR判定し、Drに信号の切り替わりエッジが存在した場合に‘H’パルスを出力する。EG_CNTも、図7の場合と同様に、このEOR6からの‘H’パルスの発生回数をカウントする。また、この際のカウントの上限値は、CTL12からの母数設定信号Spmにより定められ、EG_CNTは、この上限値に達した際にオーバーフロー信号Sofを出力する。そして、EG_CNTは、Sofを出力した際にカウント値をゼロに戻し再びカウントを開始する。
【0049】
EL_CNTは、EARLY信号およびLATE信号の発生回数を合計してカウントする。EL_CNTは、EG_CNTよりオーバーフロー信号Sofが出力された際に、その時点での自身のカウント値をアーリー・レイト発生頻度信号Sfelとして出力する。そして、EL_CNTは、Sfelを出力した際にカウント値をゼロに戻し再びカウントを開始する。CMP3は、CTL12よって予め設定された上限しきい値設定信号Sthel(max)および下限しきい値設定信号Sthel(min)と、前述したアーリー・レイト発生頻度信号Sfelとを比較し、この上限しきい値と下限しきい値の間に位相検出信号(EARLY信号+LATE信号)の発生頻度が収まるようにウインドウ幅制御信号Swwを出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはウインドウ幅(すなわち図13におけるCLKaとCLKcの間隔)が狭められ、下限しきい値よりも低かった場合にはウインドウ幅が広げられる。
【0050】
このような構成を用いると、図7の場合と異なり図13におけるCLKaとCLKcの常に中間の位置に符号判定用のCLKbが位置する形で、CLKaとCLKcの間隔が調整される。図8の構成例の場合、EARLY信号の発生とLATE信号の発生を区別していないが、仮にEARLY信号やLATE信号が偏って発生した場合には、図6の平均化部FIL_BKからのクロック位相制御信号SphによってCLKa、CLKb、CLKcが全体的に制御される。したがって、ウインドウがデータ信号の前エッジまたは後エッジの一方に偏って配置されてしまうようなこともなく、結果的に最適なウインドウ幅を設定可能となる。
【0051】
以上、本実施の形態3の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、実施の形態2で述べた図7の構成例と比較して、小面積化を図れる。なお、前述した母数設定信号Spmやしきい値設定信号Sthelは、柔軟性を持たせる観点からは任意の値を設定可能とすることが望ましいが、勿論、固定値とすることも可能である。
【0052】
(実施の形態4)
本実施の形態4では、図1に示したウインドウ幅制御部WW_CTLにおける、実施の形態1〜3とは異なる構成例について説明する。図9は、本発明の実施の形態4による信号再生回路において、その構成の一例を示すブロック図である。図9に示す信号再生回路(クロックデータリカバリ回路)CDR2は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL2を備える。そして、ウインドウ幅制御部WW_CTL2が、伝送線路長測定部MES_LGとテーブルTBL1とコントローラCTL2を備えたことが特徴となっている。
【0053】
伝送線路長測定部MES_LGは、トレーニング期間に、図示しない送信回路から受信回路の一部となるクロック・データ判定部CD_JGEに向けて受信データ信号Diを伝送する伝送線路MSの線路長を測定する。MES_LGは、特に限定はされないが、例えば、伝送線路MSの送信端で予め知られている信号振幅と受信端で検出した信号振幅とを比較し、その伝送損失を用いて算出する方式や、送信端および受信端の一方からパルス信号を印加し、それが他方で全反射して戻ってくるまでの時間を用いて算出する方式などで実現可能である。
【0054】
テーブルTBL1は、メモリ、あるいはデコーダ等の変換回路によって実現され、伝送線路MSの線路長を入力として、それに対応するアイトラックウインドウ幅を出力する機能を備える。すなわち、MES_LGから線路長を表す測定結果信号Slgを受けて、ウインドウ幅の設定値を表すウインドウ幅制御信号Swwを出力する。具体的には、テーブルTBL1は、線路長が長くなるにつれてウインドウ幅が狭くなるような変換を行う。コントローラCTL2は、このようなMES_LGとTBL1を用いた一連の処理を全体的に制御する。
【0055】
以上、本実施の形態4の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、伝送線路長測定部MES_LGが予め受信回路内に備わっている場合には、小面積での実現が可能となる。なお、図9の構成例を用いる場合、テーブルTBL1上には、アーリー側のウインドウ幅とレイト側のウインドウ幅が、同一値となるように定義してもよく、所定の比率で異なるように定義してもよい。
【0056】
(実施の形態5)
本実施の形態5では、図1に示したウインドウ幅制御部WW_CTLにおける、実施の形態1〜4とは異なる構成例について説明する。図10は、本発明の実施の形態5による信号再生回路において、その構成の一例を示すブロック図である。図10に示す信号再生回路(クロックデータリカバリ回路)CDR3は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL3を備える。そして、ウインドウ幅制御部WW_CTL3が、ビットエラーレート測定部MES_BERとコントローラCTL3を備えたことが特徴となっている。
【0057】
ビットエラーレート測定部MES_BERは、例えば、トレーニング期間に、図示しない送信回路から伝送線路MSを介して送信され、予めデータパターンの期待値が判明している受信データ信号Diを受け、期待値との比較によってビットエラーレート(BER)を測定する機能を備える。コントローラCTL3は、ウインドウ幅制御信号Swwをクロック生成部CLK_GENに出力することでウインドウ幅を変更しながら、その都度MES_BERを制御してBERの測定を行う。このような処理を経て、コントローラCTL3は、BERが所定の値より小さくなるようなウインドウ幅を探索および決定する。
【0058】
また、ビットエラーレート測定部MES_BERは、前述した機能とは異なる機能として、受信データ量を監視する機能と、エラー検出用の符号を判定する機能を備えるものであってもよい。通信装置などにおいては、一般的に、送信回路からの送信データに対してエラー検出/訂正用の符号(例えばCRC符号等)が付加される場合が多い。MES_BERは、このような送信データに対して、その符号部の判定によりエラーを検出し、受信データ量との比率によってBERを測定する。なお、この測定は、トレーニング時、および/または通常の通信動作時に行うことが可能である。コントローラCTL3は、ウインドウ幅制御信号Swwをクロック生成部CLK_GENに出力することでウインドウ幅を変更しながら、その都度MES_BERを制御してBERの測定を行う。このような処理を経て、コントローラCTL3は、BERが所定の値より小さくなるようなウインドウ幅を探索および決定する。
【0059】
以上、本実施の形態5の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、BERを直接測定するため、厳密なBERの管理が実現可能となる。なお、図10の構成例を用いる場合、コントローラCTL3は、アーリー側とレイト側のウインドウ幅を常に同一値となるように変更してもよく、所定の比率を維持しながら変更してもよい。
【0060】
(実施の形態6)
本実施の形態6では、図1に示したウインドウ幅制御部WW_CTLにおける、実施の形態1〜5とは異なる構成例について説明する。図11は、本発明の実施の形態6による信号再生回路を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す説明図である。図11に示す信号再生回路(クロックデータリカバリ回路)CDR4は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL4を備え、更にセレクタSELが加わった構成となっている。そして、ウインドウ幅制御部WW_CTL4が、アイ開口幅測定部MES_EYと、コントローラCTL4を備えたことが特徴となっている。
【0061】
アイ開口幅測定部MES_EYは、トレーニング期間に、図示しない送信回路から伝送線路MSを介して入力された受信データ信号Di(例えば期待値が予め判明している疑似ランダムパターン)を観測して、そのアイEYEの開口幅を測定する。具体的には、MES_EYは、例えば、図13に示すようなクロック・データ判定部CD_JGEにおける位相比較動作(すなわちEARLY信号、LATE信号の発生)を停止し、CLKbでラッチした再生データ信号Drが期待値と一致するかを判定すればよい。この際に、CTL4は、SELを介してCLK_GENに対してそれぞれ値が異なるクロック位相制御信号Sphを順次出力することで、図11(b)に示すようにCLKbを一定の間隔でスキャンし、その都度、MES_EYが期待値判定を行う。これによって、アイEYEの開口幅を測定できる。
【0062】
CTL4は、このアイEYEの開口幅の測定結果に応じたウインドウ幅制御信号Swwを生成し、CLK_GENに設定する。その後は、SELの入力をFIL_BK側に設定し、通常の通信動作を行えばよい。なお、アイ開口幅測定部MES_EYの構成は、勿論これに限定されるものではなく、一般的にジッタ測定回路等として知られているものを用いることでも代用可能である。すなわち、ジッタ成分が判れば、予め判明している1ビット時間幅との差分によりアイEYEの開口幅が判明する。ジッタ測定回路としては、例えば、クロック信号のエッジとデータ信号のエッジとの時間差に比例する電圧を発生する回路を用い、この電圧値の最大値と最小値の差分によってジッタ成分を検出する方法や、データ信号を、ラッチタイミングが所定幅で異なる多段のフリップフロップでラッチすることでジッタ成分を検出する方式などが知られている。
【0063】
以上、本実施の形態6の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、ジッタ測定回路などが予め受信回路内に備わっている場合には、小面積での実現が可能となる。なお、図11の構成例を用いる場合、アーリー側のウインドウ幅とレイト側のウインドウ幅は、同一値となるように設定してもよく、所定の比率で異なるように設定してもよい。
【0064】
(実施の形態7)
本実施の形態7では、図1に示したウインドウ幅制御部WW_CTLにおける、実施の形態1〜6とは異なる構成例について説明する。図12は、本発明の実施の形態7による信号再生回路において、その構成の一例を示すブロック図である。図12に示す信号再生回路(クロックデータリカバリ回路)CDR5は、図1の構成例と同様に、クロック・データ判定部CD_JGE、平均化部FIL_BK、クロック生成部CLK_GEN、およびウインドウ幅制御部WW_CTL5を備え、更にセレクタSELが加わった構成となっている。そして、ウインドウ幅制御部WW_CTL5が、図6および図7で述べたようなウインドウ幅制御部WW_CTL1(位相検出頻度算出部FRQ_CAL1)と図11とほぼ同様のウインドウ幅制御部WW_CTL4’とを組み合わせたような構成となっていることが特徴となっている。
【0065】
図7に示した位相検出頻度算出部FRQ_CAL1を用いると、例えば、クロック信号CLKbの初期状態の位置が受信データ信号Diのいずれかのエッジに偏っていたような場合に、このCLKbの位置がアイの中心から必要以上に偏った位置に収束してしまう可能性が考えられる。そこで、図11のようなウインドウ幅制御部WW_CTL4を用いることで、予め初期状態としてクロック信号CLKbの位置をアイEYEの中心付近に設定し、その後にWW_CTL1の動作を行わせることで、CLKa,CLKb,CLKcの調整を行う。
【0066】
すなわち、トレーニング期間において、まず、WW_CTL1を停止した状態で、WW_CTL4’が図11で述べたような方法でアイEYEの開口幅を測定し、WW_CTL4’内のコントローラCLT5が、開口幅の中心付近にCLKbを位置させるクロック位相制御信号SphをSELを介してCLK_GENに設定する。次いで、WW_CTL4’を停止し、SELの入力をFIL_BK側に切り替え、前述したWW_CTL4’によるCLKbの位置を初期状態としてWW_CTL1を動作させる。これによって、CLKbの位置と、CLKaとCLKb間のウインドウ幅と、CLKbとCLKc間のウインドウ幅とが最適に設定される。その後は、この設定値を維持して、通常の通信動作を行う。
【0067】
以上、本実施の形態7の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート(BER)の低減が実現可能になる。また、アーリー側のウインドウ幅とレイト側のウインドウ幅を個別に設定できるため、様々な通信方式や通信環境に対して柔軟に対応可能となる。
【0068】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0069】
例えば、前述した実施の形態では、3相のクロック信号(CLKa、CLKb、CLKc)を用いてウインドウ幅の制御を行っている。参考文献1の図4等に記載されているように、ハーフレート方式と呼ばれる構成に対して本実施の形態を適用する場合、ハーフレート方式では元々3相のクロック信号を用いるため、面積オーバーヘッドが小さく、より好適となる。なお、ハーフレート方式とは、消費電力低減等のためクロック信号の周波数を半分に落とし、連続する2サイクルの一方で3相クロック信号の立ち上がりエッジを用いて位相比較等の処理を行い、他方で立ち下がりエッジを用いて位相比較等の処理を行う方式である。
【0070】
一方、参考文献1の図2等に記載されているように、周波数を半分に落とさないフルレート方式と呼ばれる構成では、勿論、3相のクロック信号を用いてもよいが、2相のクロック信号を用いることでも位相比較等の処理が実現できる。この場合、例えば、符号判定用のクロック信号(CLKb)を第1相目のクロック信号の立ち上がりエッジを用い、位相比較用のクロック信号(CLKa、CLKc)を第2相目のクロック信号の立ち上がりエッジと立ち下がりエッジを用いる。このような2相のクロック信号を用いた構成に対して本実施の形態を適用する場合、制御は複雑になるが、第1相目と第2相目のクロック信号の位相差と、CLKaとCLKcの間隔(すなわち第2相目のクロック信号のデューティ)を調整できるように構成すれば実現可能である。
【産業上の利用可能性】
【0071】
本実施の形態による信号再生回路は、アイトラック方式を用いてクロック信号および/またはデータ信号の再生を行うシリアル伝送システムに対して広く適用可能である。中でも、特に、受信マージンの拡大が強く求められる数十Gbpsを超える高速光伝送システムなどに適用して有益となる。
【図面の簡単な説明】
【0072】
【図1】本発明の実施の形態1による信号再生回路において、その構成の一例を示すブロック図である。
【図2】図1におけるクロック生成部の詳細な構成例を示すブロック図である。
【図3】図1におけるクロック生成部の他の例を示すものであり、(a)はその詳細な構成例を示すブロック図、(b)は(a)の動作例を示す説明図である。
【図4】図2および図3における位相補間回路の一例を示すものであり、(a)、(b)はそれぞれ異なる構成例を示す概略図である。
【図5】図1の信号再生回路を用いてアイトラックウインドウ幅とビットエラーレート(BER)の関係をシミュレーションした結果を示すグラフである。
【図6】本発明の実施の形態2による信号再生回路において、その構成の一例を示すブロック図である。
【図7】図6における位相検出頻度算出部の詳細な構成例を示すブロック図である。
【図8】本発明の実施の形態3による信号再生回路において、図6における位相検出頻度算出部の詳細な構成例を示すブロック図である。
【図9】本発明の実施の形態4による信号再生回路において、その構成の一例を示すブロック図である。
【図10】本発明の実施の形態5による信号再生回路において、その構成の一例を示すブロック図である。
【図11】本発明の実施の形態6による信号再生回路を示すものであり、(a)はその構成例を示すブロック図、(b)は(a)の動作例を示す説明図である。
【図12】本発明の実施の形態7による信号再生回路において、その構成の一例を示すブロック図である。
【図13】本発明の前提として検討した信号再生回路において、アイトラック方式の位相比較の概要を示すものであり、(a)はその主要部の構成例を示す概略図、(b)はその動作の一例を示す説明図である。
【図14】従来技術の問題点を示す説明図であり、(a)、(b)は、それぞれ異なる伝送線路を用いた場合での受信データ信号のアイパターンの一例を示すものである。
【符号の説明】
【0073】
CD_JGE クロック・データ判定部
CDLY 1サイクル遅延回路
CDR 信号再生回路
CLK クロック信号
CLK_GEN クロック生成部
CMP 比較回路
CTL コントローラ
DLY 可変遅延回路
Di 受信データ信号
Dr 再生データ信号
E_CNT アーリーカウンタ回路
EARLY アーリー信号
EG エッジ
EG_CNT エッジカウンタ回路
EL_CNT アーリー・レイトカウンタ回路
EOR 排他的論理和回路
EYE アイ
FF フリップフロップ回路
FIL_BK 平均化部
FRQ_CAL 位相検出頻度算出部
IV インバータ回路
I 入力信号
L_CNT レイトカウンタ回路
LATE レイト信号
MES_BER ビットエラーレート測定部
MES_EY アイ開口幅測定部
MES_LG 伝送線路長測定部
MS 伝送線路
OSC オシレータ回路
PH_ITP 位相補間回路
SEL セレクタ
Sfe アーリー発生頻度信号
Sfel アーリー・レイト発生頻度信号
Sfl レイト発生頻度信号
Slg,Sjt 測定結果信号
Sof オーバーフロー信号
Sph クロック位相制御信号
Spm 母数設定信号
Sthl,Sthe しきい値設定信号
Sww,Sdly ウインドウ幅制御信号
TBL テーブル
WW_CTL ウインドウ幅制御部
【特許請求の範囲】
【請求項1】
第1クロックエッジと前記第1クロックエッジと位相が異なる第2クロックエッジを生成するクロック生成部と、
データ信号が入力され、前記データ信号のエッジが、前記第1クロックエッジと前記第2クロックエッジの間の期間となる第1ウインドウに入り込んだかを判定し、入り込んだ場合に位相検出信号を出力する位相比較部と、
ウインドウ幅制御信号を出力するウインドウ幅制御部とを備え、
前記クロック生成部は、
前記位相検出信号に応じて、前記第1ウインドウ内に前記データ信号のエッジが入り込まないように、前記第1ウインドウの幅を保ったまま前記第1クロックエッジおよび前記第2クロックエッジの位相を制御する第1手段と、
前記ウインドウ幅制御信号に応じて、前記第1ウインドウの幅を制御する第2手段とを有することを特徴とする信号再生回路。
【請求項2】
請求項1記載の信号再生回路において、
前記ウインドウ幅制御部は、
前記位相検出信号の発生頻度を算出する頻度算出回路と、
前記位相検出信号の発生頻度が予め設定された最適値に収束するように前記ウインドウ幅制御信号を生成する第1回路とを有することを特徴とする信号再生回路。
【請求項3】
請求項1記載の信号再生回路において、
前記ウインドウ幅制御部は、前記データ信号の入力元となる伝送線路の長さと、前記第1ウインドウの幅との関係を定義した第1テーブルを有することを特徴とする信号再生回路。
【請求項4】
請求項3記載の信号再生回路において、
前記ウインドウ幅制御部は、さらに、前記伝送線路の長さを測定する第1測定回路を有することを特徴とする信号再生回路。
【請求項5】
請求項1記載の信号再生回路において、
前記ウインドウ幅制御部は、
前記入力された前記データ信号のビットエラーレートを測定する第2測定回路と、
前記データ信号のビットエラーレートが予め設定された基準値よりも低くなるように前記ウインドウ幅制御信号を生成する第2回路とを有することを特徴とする信号再生回路。
【請求項6】
請求項5記載の信号再生回路において、
前記ウインドウ幅制御部は、トレーニング期間で動作することを特徴とする信号再生回路。
【請求項7】
請求項1記載の信号再生回路において、
前記ウインドウ幅制御部は、前記入力された受信データのアイの開口幅を測定する第3測定回路を有し、この測定結果に応じた前記ウインドウ幅制御信号を生成することを特徴とする信号再生回路。
【請求項8】
請求項7記載の信号再生回路において、
前記ウインドウ幅制御部は、トレーニング期間で動作することを特徴とする信号再生回路。
【請求項9】
第1クロックエッジと、前記第1クロックエッジよりも位相が早い第2クロックエッジと、前記第1クロックエッジよりも位相が遅い第3クロックエッジとを生成するクロック生成部と、
データ信号が入力され、前記データ信号のエッジが、前記第1クロックエッジと前記第2クロックエッジの間の期間となる第1ウインドウに入り込んだかを判定し、入り込んだ場合に第1位相検出信号を出力し、更に、前記データ信号のエッジが、前記第1クロックエッジと前記第3クロックエッジの間の期間となる第2ウインドウに入り込んだかを判定し、入り込んだ場合に第2位相検出信号を出力する位相比較部と、
第1ウインドウ幅制御信号および第2ウインドウ幅制御信号を出力するウインドウ幅制御部とを備え、
前記クロック生成部は、
前記第1位相検出信号に応じて、前記第1ウインドウ内に前記データ信号のエッジが入り込まないように、前記第1および前記第2ウインドウの幅を保ったまま前記第1、前記第2および前記第3クロックエッジの位相を制御し、更に、前記第2位相検出信号に応じて、前記2ウインドウ内に前記データ信号のエッジが入り込まないように、前記第1および前記第2ウインドウの幅を保ったまま前記第1、前記第2および前記第3クロックエッジの位相を制御する第1手段と、
前記第1ウインドウ幅制御信号に応じて前記第1ウインドウの幅を制御し、前記第2ウインドウ幅制御信号に応じて前記第2ウインドウの幅を制御する第2手段とを有することを特徴とする信号再生回路。
【請求項10】
請求項9記載の信号再生回路において、
前記ウインドウ幅制御部は、
前記第1位相検出信号の発生頻度を算出する第1頻度算出回路と、
前記第2位相検出信号の発生頻度を算出する第2頻度算出回路と、
前記第1位相検出信号の発生頻度が予め設定された第1範囲に存在するように前記第1ウインドウ幅制御信号を生成する第1回路と、
前記第2位相検出信号の発生頻度が予め設定された第2範囲に存在するように前記第2ウインドウ幅制御信号を生成する第2回路とを有することを特徴とする信号再生回路。
【請求項11】
請求項10記載の信号再生回路において、
前記ウインドウ幅制御部は、さらに、
前記入力された受信データのアイの開口幅を測定する第1測定回路と、
前記第1測定回路によって測定されたアイの開口幅の中心付近に前記第1クロックエッジを設定する第3回路とを有し、
前記第1および前記第2頻度算出回路と、前記第1および前記第2回路は、前記第3回路によって設定された前記第1クロックエッジの位置を初期状態として動作することを特徴とする信号再生回路。
【請求項12】
請求項9記載の信号再生回路において、
前記ウインドウ幅制御部は、
前記第1位相検出信号と前記第2位相検出信号の合計の発生頻度を算出する第3頻度算出回路と、
前記合計の発生頻度が予め設定された第3範囲に存在するように、前記第1ウインドウの幅と前記第2ウインドウの幅が等しくなるような前記第1および前記第2ウインドウ幅制御信号を生成する第4回路とを有することを特徴とする信号再生回路。
【請求項13】
第1クロックエッジと前記第1クロックエッジと位相が異なる第2クロックエッジを生成するクロック生成部と、
データ信号が入力され、前記データ信号のエッジが、前記第1クロックエッジと前記第2クロックエッジの間の期間となる第1ウインドウ内に所定の頻度で入り込むように前記第1クロックエッジと前記第2クロックエッジのそれぞれの位相を制御する手段とを有することを特徴とする信号再生回路。
【請求項1】
第1クロックエッジと前記第1クロックエッジと位相が異なる第2クロックエッジを生成するクロック生成部と、
データ信号が入力され、前記データ信号のエッジが、前記第1クロックエッジと前記第2クロックエッジの間の期間となる第1ウインドウに入り込んだかを判定し、入り込んだ場合に位相検出信号を出力する位相比較部と、
ウインドウ幅制御信号を出力するウインドウ幅制御部とを備え、
前記クロック生成部は、
前記位相検出信号に応じて、前記第1ウインドウ内に前記データ信号のエッジが入り込まないように、前記第1ウインドウの幅を保ったまま前記第1クロックエッジおよび前記第2クロックエッジの位相を制御する第1手段と、
前記ウインドウ幅制御信号に応じて、前記第1ウインドウの幅を制御する第2手段とを有することを特徴とする信号再生回路。
【請求項2】
請求項1記載の信号再生回路において、
前記ウインドウ幅制御部は、
前記位相検出信号の発生頻度を算出する頻度算出回路と、
前記位相検出信号の発生頻度が予め設定された最適値に収束するように前記ウインドウ幅制御信号を生成する第1回路とを有することを特徴とする信号再生回路。
【請求項3】
請求項1記載の信号再生回路において、
前記ウインドウ幅制御部は、前記データ信号の入力元となる伝送線路の長さと、前記第1ウインドウの幅との関係を定義した第1テーブルを有することを特徴とする信号再生回路。
【請求項4】
請求項3記載の信号再生回路において、
前記ウインドウ幅制御部は、さらに、前記伝送線路の長さを測定する第1測定回路を有することを特徴とする信号再生回路。
【請求項5】
請求項1記載の信号再生回路において、
前記ウインドウ幅制御部は、
前記入力された前記データ信号のビットエラーレートを測定する第2測定回路と、
前記データ信号のビットエラーレートが予め設定された基準値よりも低くなるように前記ウインドウ幅制御信号を生成する第2回路とを有することを特徴とする信号再生回路。
【請求項6】
請求項5記載の信号再生回路において、
前記ウインドウ幅制御部は、トレーニング期間で動作することを特徴とする信号再生回路。
【請求項7】
請求項1記載の信号再生回路において、
前記ウインドウ幅制御部は、前記入力された受信データのアイの開口幅を測定する第3測定回路を有し、この測定結果に応じた前記ウインドウ幅制御信号を生成することを特徴とする信号再生回路。
【請求項8】
請求項7記載の信号再生回路において、
前記ウインドウ幅制御部は、トレーニング期間で動作することを特徴とする信号再生回路。
【請求項9】
第1クロックエッジと、前記第1クロックエッジよりも位相が早い第2クロックエッジと、前記第1クロックエッジよりも位相が遅い第3クロックエッジとを生成するクロック生成部と、
データ信号が入力され、前記データ信号のエッジが、前記第1クロックエッジと前記第2クロックエッジの間の期間となる第1ウインドウに入り込んだかを判定し、入り込んだ場合に第1位相検出信号を出力し、更に、前記データ信号のエッジが、前記第1クロックエッジと前記第3クロックエッジの間の期間となる第2ウインドウに入り込んだかを判定し、入り込んだ場合に第2位相検出信号を出力する位相比較部と、
第1ウインドウ幅制御信号および第2ウインドウ幅制御信号を出力するウインドウ幅制御部とを備え、
前記クロック生成部は、
前記第1位相検出信号に応じて、前記第1ウインドウ内に前記データ信号のエッジが入り込まないように、前記第1および前記第2ウインドウの幅を保ったまま前記第1、前記第2および前記第3クロックエッジの位相を制御し、更に、前記第2位相検出信号に応じて、前記2ウインドウ内に前記データ信号のエッジが入り込まないように、前記第1および前記第2ウインドウの幅を保ったまま前記第1、前記第2および前記第3クロックエッジの位相を制御する第1手段と、
前記第1ウインドウ幅制御信号に応じて前記第1ウインドウの幅を制御し、前記第2ウインドウ幅制御信号に応じて前記第2ウインドウの幅を制御する第2手段とを有することを特徴とする信号再生回路。
【請求項10】
請求項9記載の信号再生回路において、
前記ウインドウ幅制御部は、
前記第1位相検出信号の発生頻度を算出する第1頻度算出回路と、
前記第2位相検出信号の発生頻度を算出する第2頻度算出回路と、
前記第1位相検出信号の発生頻度が予め設定された第1範囲に存在するように前記第1ウインドウ幅制御信号を生成する第1回路と、
前記第2位相検出信号の発生頻度が予め設定された第2範囲に存在するように前記第2ウインドウ幅制御信号を生成する第2回路とを有することを特徴とする信号再生回路。
【請求項11】
請求項10記載の信号再生回路において、
前記ウインドウ幅制御部は、さらに、
前記入力された受信データのアイの開口幅を測定する第1測定回路と、
前記第1測定回路によって測定されたアイの開口幅の中心付近に前記第1クロックエッジを設定する第3回路とを有し、
前記第1および前記第2頻度算出回路と、前記第1および前記第2回路は、前記第3回路によって設定された前記第1クロックエッジの位置を初期状態として動作することを特徴とする信号再生回路。
【請求項12】
請求項9記載の信号再生回路において、
前記ウインドウ幅制御部は、
前記第1位相検出信号と前記第2位相検出信号の合計の発生頻度を算出する第3頻度算出回路と、
前記合計の発生頻度が予め設定された第3範囲に存在するように、前記第1ウインドウの幅と前記第2ウインドウの幅が等しくなるような前記第1および前記第2ウインドウ幅制御信号を生成する第4回路とを有することを特徴とする信号再生回路。
【請求項13】
第1クロックエッジと前記第1クロックエッジと位相が異なる第2クロックエッジを生成するクロック生成部と、
データ信号が入力され、前記データ信号のエッジが、前記第1クロックエッジと前記第2クロックエッジの間の期間となる第1ウインドウ内に所定の頻度で入り込むように前記第1クロックエッジと前記第2クロックエッジのそれぞれの位相を制御する手段とを有することを特徴とする信号再生回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2009−218946(P2009−218946A)
【公開日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願番号】特願2008−61663(P2008−61663)
【出願日】平成20年3月11日(2008.3.11)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願日】平成20年3月11日(2008.3.11)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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