【課題】ＰＬＣで設計・構成するシリアル・データ通信の高速化を図ることができ、しかも受信データのジッタ許容範囲を明確にできる。
【解決手段】ＤＰＬＬ回路１０のうち、データシフト回路ＤＳ１〜ＤＳ３は受信データからソースクロックＣＬＫで同期を取った複数のシリアル・データを生成する。排他的論理和回路ＥＸ＿ＯＲは一対のシリアル・データから受信データの変化点を検出する。カウンタＤＰＬＣＮＴは、最大カウント値ｎが設定され、変化点から次の変化点までをソースクロックをカウントする。一致判定回路ＡＮＤはカウンタのカウント値が予め設定したカウント値ｎ／２に一致したときに受信クロックとして出力する。ハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）２０は、受信クロックを使って受信データ（シリアル・データ）の転送制御を行う。 （もっと読む）

【課題】充放電流を切り替えるスイッチを確実に動作させ、高速化に対応できチャージポンプ回路の機能を保持できる位相比較器およびクロックデータリカバリ回路を提供する。
【解決手段】入力データと第１のラッチ１１１のラッチデータの論理不一致を検出する第１の検出回路と、第１のラッチのラッチデータと第２のラッチ１１２のラッチデータの論理不一致を検出する第２の検出回路と、第１の検出回路および第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、第１の検出回路、第２の検出回路、およびチャージポンプ回路は、第１および第２の検出回路の論理不一致判定部とチャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路１２０として形成されている。 （もっと読む）

【課題】送信波の周波数に同期された周波数又はその逓倍波を容易かつ正確に出力できる周波数補正回路を提供する。
【解決手段】第１電圧制御発振器１６の出力信号と基準発振信号との位相差に応じた位相差信号を第１位相比較器１０により生成し、第１ループフィルタ１２を介して第１位相差信号に応じた第１発振制御信号により第１制御発振器１６の発振をフィードバック制御する第１フェーズロックループ回路１０６と、第２電圧制御発振器３６の出力信号と比較対象信号との位相差に応じた位相差信号を第２位相比較器３０により生成し、第２ループフィルタ３２を介して第２位相差信号に応じた第２発振制御信号により第２制御発振器３６の発振をフィードバック制御する第２フェーズロックループ回路１１４とを備え、第１発振制御信号に応じて第２発振制御信号を変動させることによって比較対象信号に応じて出力信号をロックする。 （もっと読む）

【課題】ローカルオシレーターから出力された信号の位相補正方法を提供する。
【解決手段】方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる。方法は、同位相出力信号の位相と直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号とデジタルコードとに応答して、同位相出力信号の位相を調節し、同位相差動入力信号とデジタルコードとに応答して、直交位相出力信号の位相を調節する。 （もっと読む）

【課題】プロセス、電圧、温度、補償回路、および連続的に遅延量を発生させる方法を提供する。
【解決手段】補償回路は２つの遅延線を含んでおり、各遅延線が遅延出力を供給する。２つの遅延線は、それぞれが多数の遅延エレメントを含み、その結果として１つ以上の電流枯渇型インバータを含む場合がある。遅延線の数は、２つの遅延線間で異なる場合がある。遅延出力は、２つの遅延出力に基づくオフセットパルスを決定した後、オフセットパルスの電圧を平均し、遅延量を決定する合成回路に供給される。遅延量は、１つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期ＤＲＡＭ、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるＰＶＴ補正量を示す。 （もっと読む）

【課題】Ｄ−ＦＦの内部遅延が無視できない高速動作時において位相比較回路の低消費電力化を実現する。
【解決手段】マスタースレーブマスター型Ｄ−ＦＦ１１は、第１のＭ−ＦＦ１１−１，Ｓ−ＦＦ１１−２および第２のＭ−ＦＦ１１−３が縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、Ｓ−ＦＦおよび第２のＭ−ＦＦから出力する。遅延回路４は、入力ＮＲＺデータ信号をＳ−ＦＦと同じ時間だけ遅延させる。第１のＥＸＯＲ回路７は遅延回路の出力とＳ−ＦＦの出力の排他的論理和演算を行ない、第２のＥＸＯＲ８はＳ−ＦＦの出力と第２のＭ−ＦＦの出力の排他的論理和演算を行なう。加算器９は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。 （もっと読む）

【課題】受信マージンを拡大可能な信号再生回路を提供する。
【解決手段】例えば、クロック信号ＣＬＫａ,ＣＬＫｂ,ＣＬＫｃを生成するクロック生成部ＣＬＫ＿ＧＥＮと、ＣＬＫａとＣＬＫｂの間、又はＣＬＫｂとＣＬＫｃの間にデータ信号Ｄｉのエッジが入り込んだ際に、位相検出信号（ＥＡＲＬＹ，ＬＡＴＥ）を生成するクロック・データ判定部ＣＤ＿ＪＧＥと、ウインドウ幅制御部ＷＷ＿ＣＴＬ等を設ける。ＣＬＫ＿ＧＥＮは、この位相検出信号に基づいて、前述したＤｉのエッジが入り込まないように、ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの全体位相を互いの位相差を保ったままで制御すると共に、ＷＷ＿ＣＴＬからの信号（Ｓｗｗ）に基づいて、ＣＬＫａとＣＬＫｂの位相差、およびＣＬＫｂとＣＬＫｃの位相差を制御する。 （もっと読む）

【課題】ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供すること。
【解決手段】半導体集積回路は、位相比較器10、11、ディジタルループフィルタ12、ディジタル制御発振器13、フィードバック分周器14を含むディジタルフェーズロックドループADPLLを具備する。ディジタルループフィルタ12は、第1ゲインαを有して位相比較器10、11のディジタル位相出力信号θが供給される比例パス12aと、第2ゲインβを有して信号θが供給される積分パス12b、12c、12dと、信号θの大きさを判定する判定器12g、12hを含む。ディジタル位相出力信号θの大きさが所定の基準値θthよりも大きい場合には、判定器12g、12hは第2ゲインβと第1ゲインαとの比β/αを大に設定する。 （もっと読む）

【課題】動作範囲の広いＰＬＬの提供を課題とする。さらに、そのようなＰＬＬを内蔵することで、通信距離や温度において動作範囲の広い半導体装置または無線タグの提供を課題とする。
【解決手段】第１の分周回路と、第２の分周回路と、第１の分周回路の出力及び第２の分周回路の出力が与えられる位相比較回路と、位相比較回路の出力が与えられ、なおかつ入力される信号に従って時定数が切り替わるループフィルタと、ループフィルタの出力が与えられ、なおかつ第２の分周回路に出力を与える電圧制御発振回路とを有する半導体装置または無線タグ。 （もっと読む）

【課題】クロック周波数を上げることなく、受信精度を向上させる。
【解決手段】分周器１３１は、クロック信号f_clkを８分周することにより、PSK変調されたデジタル信号DATAとほぼ同じ周波数の互いにπ／２だけ位相が異なる信号sin(wt)、信号cos(wt)を生成する。ACT１３６は、信号sin(wt)および信号cos(wt)を仮想的に制御角Φだけ移相させた信号と信号DATAとの位相を比較した結果を示す信号ΣV１１および信号ΣV１２に基づいて、信号DATAと仮想の信号sin(wt＋Φ)の位相を同期させるように、cosΦに対応するパラメータcos_paraおよびsinΦに対応するパラメータsin_paraの値を制御する。また、ACT１３６は、信号ΣＶ１１およびΣＶ１２に基づいて、CPUが信号DATAからデータを読み出すタイミングを制御する。本発明は、非接触ICチップに適用できる。 （もっと読む）

【課題】より正確にクロック信号およびデータを復元することができるクロックデータ復元装置を提供する。
【解決手段】クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。これにより、より正確にクロック信号およびデータが復元され得る。 （もっと読む）

【課題】 移相量を常に一定に制御可能とし、電源電圧変動時等の影響の低減、素子バラツキの影響を低減する移相回路の提供。
【解決手段】基準周波数信号が入力されて２分配され一方の信号は位相比較器１０２の一方の入力となり、他方の信号は移相器１０１を介してその位相が移相された後に、前記位相比較器１０２の他方の入力となり、位相比較器１０２の出力はループフィルタ（ＬＰＦ）１０３を介して差動増幅器１０４の一方の入力端子に入力され、差動増幅器１０４の出力信号により移相器１０１の移相量が制御されるＰＬＬループを有し、差動増幅器１０４の他方の入力端子に印加される基準電圧により前記移相器１０１での移相量が定まる。 （もっと読む）

【課題】位相比較回路の出力矩形波信号の処理する際に、簡単な回路構成を有し、ＰＬＬで引込み可能な周波数幅を拡げ、同期時間を短縮できる位相比較信号処理回路を提供する。
【解決手段】入力矩形波信号を双極性信号に変換する電圧シフタ２、入力矩形波信号のレベル変化時に制御パルス信号を発生する制御パルス信号発生器７、制御パルス信号の到来時に積分値をリセットし、その後双極性信号を積分して積分値を出力する積分回路３、積分値のリセット時のレベル変化分を微分パルスとして出力する微分回路４、制御パルス信号の到来時に微分パルスを出力するゲート回路６、前記保持回路は最新の入力微分パルスレベルを保持し、微分パルスレベルの更新時にその微分パルスレベルが保持されるように保持電圧値が順次変化する保持信号を形成するホールド回路８を備え、この保持信号を次段のループフィルタに供給する。 （もっと読む）

【課題】 本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のＩＣカードシステムに適用して、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができるようにする。
【解決手段】 本発明は、ペイロードの部分に比して速く収束するようにＰＬＬ回路の動作を切り換えて、９０度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続する。 （もっと読む）

【課題】最小ランレングス信号の再生レベルが極端に低い場合においても、安定した位相同期特性を得るための位相誤差検出回路、位相同期ループ回路および情報再生装置を提供すること。
【解決手段】位相誤差検出回路７は、アナログ入力信号に所定のクロックでサンプリングを行いＡ／Ｄ変換したデジタル信号を入力する。入力信号の連続する４個のサンプルに対して３次の補間演算により検出点におけるデジタル信号の振幅値を求め、その信号極性に基づいてサンプリングの位相誤差信号を出力する。その際、連続するサンプルの符号列の最小ランレングスが２以上の場合にのみ位相誤差信号を出力するよう制限する。 （もっと読む）

【課題】過渡回復を出来る限り速く行う。
【解決手段】遅延ロックループは、入力部（９）と直列接続遅延セル（３０，５０，７０，９０）と出力部（１０）とを有し、出力部では、遅延鎖（１）により遅延時間（Ｔｋ）だけ遅延された信号（ＰｒｅＳｔｒｏｂｅ）が供給される。遅延ロックループは位相検出器構造（２）を含み、位相検出器構造は入力側において遅延鎖（１）の出力部（１０）と遅延鎖（１）の遅延セル（３０，５０，７０，９０）のうちの１つの出力部とに結合される第２位相検出器セル（３１，５１，７１，９１）と、遅延鎖（１）の出力部（１０）と遅延鎖（１）の入力部（９）とに結合された位相検出器とを備える。位相検出器構造（２）、位相検出器（３）は制御ユニット（４）に接続される。制御ユニット（４）は遅延セル（３０，５０，７０，９０）のうちの個数Ｚを、遅延を行うように起動することにより遅延鎖（１）の遅延時間（Ｔｋ）を設定する。 （もっと読む）

入力データ速度の２分の１（すなわちハーフレートのクロック）に等しいクロック速度で動作するクロックリカバリ回路および高速位相検出器回路が提示される。クロックリカバリ回路は二重入力ラッチを用いて、ハーフレートのクロック信号の立ち上がりエッジおよび立下りエッジの双方で入力シリアルデータをサンプリングして、等価の最高データ速度のクロックリカバリを与える。クロックリカバリ回路は、入力シリアルデータビットの中心におけるハーフレートのクロック遷移を維持するように機能する。クロックリカバリ回路は、位相検出器、チャージポンプ、制御された発振モジュールおよびフィードバックモジュールを含む。位相検出器は、チャージポンプへの入力データ信号における位相およびデータの遷移に関する情報を生成する。一般的に、回路は遅延の影響を受けず、互いに対してずらされた位相および遷移情報を受信する。高速位相検出器回路は、入力シリアルデータからの位相情報および遷移情報を与える。高速位相検出器回路は、ハーフレートのクロックの立ち上がりエッジおよび立下りエッジの双方での入力シリアルデータをサンプリングして、等価の最高データ速度サンプリングを与える。高速位相検出器回路は、位相情報および遷移情報の間で遅延を生じる。位相情報は第１のビット周期で生成され、遷移情報は第１のビット周期に対する第２のビット周期で生成される。
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【課題】 不要輻射を発生させずに信号処理を行うことのできるデジタル信号処理装置を提供する。
【解決手段】 供給されるデジタル情報信号の信号処理を行う信号処理手段１０の内部に、第１の入力端子から入力される第１の入力信号と第２の入力端子から入力される第２の入力信号の位相差を出力する位相比較器１と、上記位相比較器１の出力信号の高周波成分をカットする低域通過フィルタ２と、上記信号処理手段が上記供給されたデジタル情報信号を処理する際に利用する動作クロック信号として、上記低域通過フィルタの出力信号の振幅値に基づく発振周波数で出力信号を発生する発振器３と、指定された分周比で上記発振器の出力信号を分周して上記第２の入力端子に供給する分周器４とを備える。 （もっと読む）

【課題】比較対象となるクロック信号が正常ではない場合においても位相比較結果が大きくずれてしまうことを抑圧できるような位相比較回路を提供する。
【解決手段】比較クロック１０２の“１”レベル区間に短期間の“０”レベル区間が入ってしまった場合にも、基準クロック１０１の１回の立ち上がりエッジに対し比較クロック１０２に２回目の立ち上がりエッジが発生したことをクロック異常検出部１０７が検出しクロック異常信号１０８を出力する。位相比較部１０９はクロック異常信号１０８を受け、比較クロック１０２の２回目の立ち上がりエッジでは位相比較を行わず、比較クロック１０２が正常である場合と同等な位相比較結果１１０を出力するため、比較クロックの“１”レベル区間に短期間の“０”レベル区間が入ってしまったような正常ではない場合においても位相比較結果が大きくずれてしまうことを抑圧することができる。 （もっと読む）

【課題】比較演算に係る論理回路の回路規模を削減し、その結果、その回路面積を縮小し、遅延時間を短縮し、消費電力を低減することができる位相比較器を提供する。
【解決手段】位相比較器は、データとデータのハーフレートの位相が９０°ずつずれた４相の第１〜第４のクロックとの間の位相を比較するもので、データを４相の第１〜第４のクロックで各々サンプリングする第１〜第４のサンプリング回路と、第１および第２のサンプリング回路によって、その位相が隣接する２相の第１および第２のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のアップ信号を出力する第１の比較回路と、第４および第１のサンプリング回路によって、その位相が隣接する２相の第４および第１のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のダウン信号を出力する第２の比較回路とを備える。 （もっと読む）