ＰＬＬ回路、位相制御方法、および、ＩＣチップ
【課題】クロック周波数を上げることなく、受信精度を向上させる。
【解決手段】分周器１３１は、クロック信号f_clkを８分周することにより、PSK変調されたデジタル信号DATAとほぼ同じ周波数の互いにπ／２だけ位相が異なる信号sin(wt)、信号cos(wt)を生成する。ACT１３６は、信号sin(wt)および信号cos(wt)を仮想的に制御角Φだけ移相させた信号と信号DATAとの位相を比較した結果を示す信号ΣV１１および信号ΣV１２に基づいて、信号DATAと仮想の信号sin(wt＋Φ)の位相を同期させるように、cosΦに対応するパラメータcos_paraおよびsinΦに対応するパラメータsin_paraの値を制御する。また、ACT１３６は、信号ΣＶ１１およびΣＶ１２に基づいて、CPUが信号DATAからデータを読み出すタイミングを制御する。本発明は、非接触ICチップに適用できる。
【解決手段】分周器１３１は、クロック信号f_clkを８分周することにより、PSK変調されたデジタル信号DATAとほぼ同じ周波数の互いにπ／２だけ位相が異なる信号sin(wt)、信号cos(wt)を生成する。ACT１３６は、信号sin(wt)および信号cos(wt)を仮想的に制御角Φだけ移相させた信号と信号DATAとの位相を比較した結果を示す信号ΣV１１および信号ΣV１２に基づいて、信号DATAと仮想の信号sin(wt＋Φ)の位相を同期させるように、cosΦに対応するパラメータcos_paraおよびsinΦに対応するパラメータsin_paraの値を制御する。また、ACT１３６は、信号ΣＶ１１およびΣＶ１２に基づいて、CPUが信号DATAからデータを読み出すタイミングを制御する。本発明は、非接触ICチップに適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、PLL回路、位相制御方法、および、ICチップに関し、特に、クロック周波数を上げることなく、受信精度を向上させるようにしたPLL回路、位相制御方法、および、ICチップに関する。
【背景技術】
【０００２】
従来、非接触ICカードの通信において、マンチェスタ符号化によりPSK（Phase Shift Keying）変調されたデジタル信号からサンプリングクロックを抽出するために、コスタスループなどのデジタルPLL（Phase Locked Loop）が用いられている（例えば、特許文献１参照）。
【０００３】
図１は、従来のデジタルPLL（Phase Locked Loop）の例を示す回路図である。図１のデジタルPLL１は、コスタスループを構成しており、分周発振回路１１、位相シフト回路１２、Exor回路１３ａ，１３ｂ、並びに、LPF（Low Pass Filter）１４ａ，１４ｂにより構成される。
【０００４】
分周発振回路１１は、図示せぬ発振回路から入力される、クロック周波数が13.56MHzのクロック信号f_clkを８分周することにより、1696kHzのクロック信号である信号sin(wt＋Φ)を生成し、位相シフト回路１２およびExor回路１３ａに供給する。
【０００５】
位相シフト回路１２は、信号sin(wt＋Φ)の位相をπ／２（９０度）だけ位相を遅延させた信号cos(wt＋Φ)を生成し、Exor回路１３ｂに供給する。
【０００６】
Exor回路１３ａは、マンチェスタ符号化によりPSK（Phase Shift Keying）変調されたデジタル信号であるた1696kbps（bit per second）の信号DATAと、信号sin(wt＋Φ)との排他的論理和を演算し、演算した結果を反転した値Ｖ１（＝DATA・sin(wt＋Φ)）を示す信号Ｖ１を生成し、LPF１４ａに供給する。
【０００７】
Exor回路１３ｂは、信号DATAと、信号cos(wt＋Φ)との排他的論理和を演算し、演算した結果を反転した値Ｖ２（＝DATA・cos(wt＋Φ)）を示す信号Ｖ２を生成し、LPF１４ｂに供給する。
【０００８】
LPF１４ａは、クロック信号f_clkの８クロックごとに、その８クロックの期間にわたって値Ｖ１を加算し、加算した値ΣＶ１（＝Σ{DATA・sin(wt＋Φ)}）を示す信号ΣＶ１を生成し、分周発振回路１１に供給する。
【０００９】
LPF１４ｂは、クロック信号f_clkの８クロックごとに、その８クロックの期間にわたって値Ｖ２を加算し、加算した値ΣＶ２（＝Σ{DATA・cos(wt＋Φ)}）を示す信号ΣＶ２を生成し、分周発振回路１１に供給する。
【００１０】
分周発振回路１１は、値ΣＶ１および値ΣＶ２に基づいて、値ΣＶ２が０になるように制御角Φを制御し、信号DATAと信号sin(wt＋Φ)の位相を同期させることにより、信号DATAの位相を復調し、信号DATAからサンプリングクロックを抽出する。
【００１１】
【特許文献１】特開平１１−２７４９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、従来のデジタルPLLでは、入力クロック信号の１クロック単位で位相が制御されるため、位相の分解能は、クロック周波数と入力信号の周波数の比に依存する。例えば、図１のデジタルPLL１では、クロック周波数が13.56MHzであるのに対し、入力信号である信号DATAの周波数が1696kHzなので、分解能は２π／８（＝２π×1696kHz／13.56MHz）となる。
【００１３】
従って、データの受信精度を向上させたり、より高い転送レートに対応するために、デジタルPLLの位相の分解能を向上させるためには、クロック周波数を高くする必要がある。
【００１４】
しかしながら、クロック周波数を高くすると、消費電力が増大するため、例えば、外部のリーダライタから供給される電力により駆動される非接触ICカードにおいては、電力不足により通信品質が劣化することが考えられる。
【００１５】
本発明は、このような状況に鑑みてなされたものであり、クロック周波数を上げることなく、受信精度を向上させるようにするものである。
【課題を解決するための手段】
【００１６】
本発明の第１の側面のPLL回路は、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成するクロック信号生成手段と、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段と、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段とが設けられている。
【００１７】
前記算出手段には、前記PSK変調信号の１周期ごとに前記第１の位相比較結果および前記第２に位相比較結果を算出させるようにすることができる。
【００１８】
前記算出手段には、前記PSK変調信号の１／２周期ごとに前記第１の位相比較結果および前記第２の位相比較結果を算出させ、前記制御方向検出手段には、前記PSK変調信号の１／２周期ごとに前記制御方向を求め、前記PSK変調信号の１周期ごとに、求めた２つの制御方向に基づいて、前記制御方向を決定させるようにすることができる。
【００１９】
前記算出手段には、前記第１のパラメータ、前記PSK変調信号、および、前記第１のクロック信号を乗じた第１の乗算値と前記第２のパラメータ、前記PSK変調信号、および、前記第２のクロック信号を乗じた第２の乗算値との和を前記期間にわたって累積加算した値を前記第１の位相比較結果として算出させ、前記第２のパラメータ、前記PSK変調信号、および、前記第１のクロック信号を乗じた値の符号を反転した第３の乗算値と前記第１のパラメータ、前記PSK変調信号、および、前記第２のクロック信号を乗じた第４の乗算値との和を前記期間にわたって累積加算した値を前記第２の位相比較結果として算出させるようにすることができる。
【００２０】
前記算出手段は、前記第１乃至前記第４の乗算値を算出する乗算手段と、１回置きに前記第１の乗算値を前記期間にわたって累積加算する第１の累積加算手段と、前記第１の加算手段と交互になるように１回置きに前記第１の乗算値を前記期間にわたって累積加算する第２の累積加算手段と、１回置きに前記第２の乗算値を前記期間にわたって累積加算する第３の累積加算手段と、前記第３の加算手段と交互になるように１回置きに前記第２の乗算値を前記期間にわたって累積加算する第４の累積加算手段と、１回置きに前記第３の乗算値を前記期間にわたって累積加算する第５の累積加算手段と、前記第５の加算手段と交互になるように１回置きに前記第３の乗算値を前記期間にわたって累積加算する第６の累積加算手段と、１回置きに前記第４の乗算値を前記期間にわたって累積加算する第７の累積加算手段と、前記第７の加算手段と交互になるように１回置きに前記第４の乗算値を前記期間にわたって累積加算する第８の累積加算手段と、前記第１の累積加算手段により算出された前記第１の累積加算値と前記第３の累積加算手段により算出された前記第２の累積加算値との和、または、前記第２の累積加算手段により算出された前記第１の累積加算値と前記第４の累積加算手段により算出された前記第２の累積加算値との和を算出する第１の加算手段と、前記第５の累積加算手段により算出された前記第３の累積加算値と前記第７の累積加算手段により算出された前記第４の累積加算値との和、または、前記第６の累積加算手段により算出された前記第３の累積加算値と前記第８の累積加算手段により算出された前記第４の累積加算値との和を算出する第２の加算手段とを設けるようにすることができる。
【００２１】
前記読み出し制御手段には、前記PSK変調信号の１周期において、位相がπだけ異なるタイミングで２回データを読み出すように前記PSK変調信号からデータを読み出すタイミングを制御させることができる。
【００２２】
本発明の第１の側面の制御方法は、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成し、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出し、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定し、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御し、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御するステップを含む。
【００２３】
本発明の第２の側面のICチップは、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号を復調する機能を有するIC（Integrated Circuit）チップにおいて、前記PSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成するクロック信号生成手段と、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段と、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段とを備えるPLL（Phase Locked Loop）回路を備える。
【００２４】
前記ICチップは、非接触ICカード機能、リーダライタ機能、または、リーダ機能を有するようにすることができる。
【００２５】
本発明の第１の側面においては、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号が生成され、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果が、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出され、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向が設定され、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値が制御され、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングが制御される。
【００２６】
本発明の第２の側面においては、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号を復調する機能を有するIC（Integrated Circuit）チップにおいて、前記PSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号が生成され、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果が、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出され、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向が設定され、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値が制御され、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングが制御される。
【発明の効果】
【００２７】
本発明の第１の側面または第２の側面によれば、データを読み出すタイミングが制御される。特に、本発明の第１の側面または第２の側面によれば、クロック周波数を上げることなく、受信精度を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、発明の詳細な説明に記載されていることを確認するためのものである。従って、発明の詳細な説明中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２９】
本発明の第１の側面のPLL回路（例えば、図５のデジタルPLL１１２ａ、図６のデジタルPLL１１２ｂ、図２５のデジタルPLL１１２ｃ、または、図２８のデジタルPLL１１２ｄ）は、第１に、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号（例えば、信号DATA）とほぼ等しい周波数の第１のクロック信号（例えば、信号sin(wt)）、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号（例えば、信号cos(wt)）を生成するクロック信号生成手段（例えば、図５、図６、図２５または図２８の分周器１３１）と、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果（例えば、値ΣＶ１１）、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果（例えば、値ΣＶ１２）を、前記制御角の余弦に対応する第１のパラメータ（例えば、cos_para）、前記制御角の正弦に対応する第２のパラメータ（例えば、sin_para）、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段（例えば、図５のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、加算器１３４ａ，１３４ｂ、および、LPF１３５ａ，１３５ｂ、図６のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF１６１ａ−１乃至１６１ｂ−２、および、加算器１６２ａ，１６２ｂ、図２５のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF３１１ａ−１乃至３１１ｂ−４、および、加算器１６２ａ，１６２ｂ、または、図２８のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF３１１ａ−１乃至３１１ｂ−４、および、加算器１６２ａ，１６２ｂ）と、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段（例えば、図７または図２９の制御方向検出部１８１）と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段（例えば、図７または図２９のパラメータ制御部１８３）と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段（例えば、図７の読み出しタイミング制御部１８４、または、図２９の読み出しタイミング制御部３７１）とを備える。
【００３０】
本発明の第１の側面のPLL回路は、第２に、前記算出手段は、前記第１乃至前記第４の乗算値を算出する乗算手段（例えば、図２５または図２８のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２）と、１回置きに前記第１の乗算値を前記期間にわたって累積加算する第１の累積加算手段（例えば、図２５または図２８のLPF３１１ａ−１）と、前記第１の加算手段と交互になるように１回置きに前記第１の乗算値を前記期間にわたって累積加算する第２の累積加算手段（例えば、図２５または図２８のLPF３１１ａ−３）と、１回置きに前記第２の乗算値を前記期間にわたって累積加算する第３の累積加算手段（例えば、図２５または図２８のLPF３１１ａ−２）と、前記第３の加算手段と交互になるように１回置きに前記第２の乗算値を前記期間にわたって累積加算する第４の累積加算手段（例えば、図２５または図２８のLPF３１１ａ−４）と、１回置きに前記第３の乗算値を前記期間にわたって累積加算する第５の累積加算手段（例えば、図２５または図２８のLPF３１１ｂ−１）と、前記第５の加算手段と交互になるように１回置きに前記第３の乗算値を前記期間にわたって累積加算する第６の累積加算手段（例えば、図２５または図２８のLPF３１１ｂ−３）と、１回置きに前記第４の乗算値を前記期間にわたって累積加算する第７の累積加算手段（例えば、図２５または図２８のLPF３１１ｂ−２）と、前記第７の加算手段と交互になるように１回置きに前記第４の乗算値を前記期間にわたって累積加算する第８の累積加算手段（例えば、図２５または図２８のLPF３１１ｂ−４）と、前記第１の累積加算手段により算出された前記第１の累積加算値と前記第３の累積加算手段により算出された前記第２の累積加算値との和、または、前記第２の累積加算手段により算出された前記第１の累積加算値と前記第４の累積加算手段により算出された前記第２の累積加算値との和を算出する第１の加算手段（例えば、図２５または図２８の加算器１６２ａ）と、前記第５の累積加算手段により算出された前記第３の累積加算値と前記第７の累積加算手段により算出された前記第４の累積加算値との和、または、前記第６の累積加算手段により算出された前記第３の累積加算値と前記第８の累積加算手段により算出された前記第４の累積加算値との和を算出する第２の加算手段（例えば、図２５または図２８の加算器１６２ｂ）とを備える。
【００３１】
本発明の第１の側面の位相制御方法は、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号（例えば、信号DATA）とほぼ等しい周波数の第１のクロック信号（例えば、信号sin(wt)）、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号（例えば、信号cos(wt)）を生成し、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果（例えば、値ΣＶ１１）、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果（例えば、値ΣＶ１２）を、前記制御角の余弦に対応する第１のパラメータ（例えば、cos_para）、前記制御角の正弦に対応する第２のパラメータ（例えば、sin_para）、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出し、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定し、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御し、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御するステップを含む。
【００３２】
本発明の第２の側面のICチップ（例えば、図２の非接触ICチップ１０１）は、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号（例えば、信号DATA）からデータを読み出す機能を有するIC（Integrated Circuit）チップにおいて、前記PSK変調信号とほぼ等しい周波数の第１のクロック信号（例えば、信号sin(wt)）、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号（例えば、信号cos(wt)）を生成するクロック信号生成手段（例えば、図５、図６、図２５または図２８の分周器１３１）と、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果（例えば、値ΣＶ１１）、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果（例えば、値ΣＶ１２）を、前記制御角の余弦に対応する第１のパラメータ（例えば、cos_para）、前記制御角の正弦に対応する第２のパラメータ（例えば、sin_para）、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段（例えば、図５のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、加算器１３４ａ，１３４ｂ、および、LPF１３５ａ，１３５ｂ、図６のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF１６１ａ−１乃至１６１ｂ−２、および、加算器１６２ａ，１６２ｂ、図２５のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF３１１ａ−１乃至３１１ｂ−４、および、加算器１６２ａ，１６２ｂ、または、図２８のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF３１１ａ−１乃至３１１ｂ−４、および、加算器１６２ａ，１６２ｂ）と、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段（例えば、図７または図２９の制御方向検出部１８１）と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段（例えば、図７または図２９のパラメータ制御部１８３）と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段（例えば、図７の読み出しタイミング制御部１８４、または、図２９の読み出しタイミング制御部３７１）とを備えるPLL（Phase Locked Loop）回路（例えば、図５のデジタルPLL１１２ａ、図６のデジタルPLL１１２ｂ、図２５のデジタルPLL１１２ｃ、または、図２８のデジタルPLL１１２ｄ）を備える。
【００３３】
以下、図を参照して、本発明の実施の形態について説明する。
【００３４】
図２は、本発明を適用した非接触IC（Integrated Circuit）チップの実施の形態の一部を示すブロック図である。図２の非接触ICチップ１０１は、非接触ICカード機能を有するICチップであり、例えば、PSK変調されたデジタル信号から元のデータを復元する機能、すなわち、PSK変調されたデジタル信号を復調する機能などを有する。非接触ICチップ１０１は、復調回路１１１、デジタルPLL１１２、および、CPU（Central Processing Unit）１１３を含むように構成される。
【００３５】
復調回路１１１は、図示せぬリーダライタからの電磁波を受信した図示せぬアンテナから供給されてきたRF入力信号に基づいて、非接触ICチップ１０１の動作に必要な電力を生成し、生成した電力を各部に供給するとともに、RF入力信号を復調することによって得られた復調信号であって、元のデータであるビット列をマンチェスタ符号化することによりPSK変調された1696kbps（bit per second）のデジタル信号である復調信号（以下、信号DATAとも称する）をデジタルPLL１１２に出力する。
【００３６】
デジタルPLL１１２は、図１のデジタルPLL１と同様に、図３に示されるように、復調回路１１１から入力される信号DATAと、図示せぬ発振回路から入力される非接触ICチップ１０１の動作クロックであって、クロック周波数が13.56MHzのクロック信号f_clkを分周することにより生成される信号sin(wt＋Φ)との位相差Δが０となるように、制御角Φを制御する。ただし、後述するように、デジタルPLL１１２は、sin(wt＋Φ)を直接制御するのではなく、sin(wt＋Φ)を以下の式（１）のように展開した場合のcosΦに対応するパラメータであるcos_para、および、sinΦに対応するパラメータであるsin_paraの値を制御することにより、仮想的に制御角Φおよび信号sin(wt＋Φ)の位相を制御する。
【００３７】
sin(wt＋Φ)＝cosΦ・sin(wt)＋sinΦ・cos(wt) ・・・（１）
【００３８】
また、デジタルPLL１１２においては、入力される信号DATAのビットレートが1696kbpsであるのに対して、分周器１３１に入力されるクロック信号f_clkのクロック周波数が13.56MHzであるので、信号DATAの１ビットに対して、換言すれば、信号DATAの１周期に対して、８クロック分のクロック信号f_clkが割り当てられる。そして、後述するように、デジタルPLL１１２においては、図４に示されるように、１クロックをさらに４分割した位相の分解能、すなわち、信号DATAの１周期を３２分割した２π／３２の分解能が実現される。なお、以下、分解能幅をΔΦ（＝2π／３２）と表し、制御角Φ＝Φｎ×ΔΦ（Φｎは０乃至３１までの整数）とする。
【００３９】
さらに、デジタルPLL１１２は、Φｎの値に基づいて、すなわち、仮想の制御角Φに基づいて、PSK変調前のビット列を抽出するために、すなわち、PSK変調前のデータを復元するために信号DATAからデータを読み出すタイミングを制御する。具体的には、デジタルPLL１１２は、Φｎの値に基づいて、信号DATAからデータを読み出すタイミングを示すタイミング信号を生成し、CPU１１３に供給する。
【００４０】
CPU１１３は、クロック信号f_clk、および、デジタルPLL１１２から供給されるタイミング信号に基づいて、信号DATAからデータを読み出すことにより、PSK変調前のデータを復元し、復元したデータに基づいて、図示せぬ不揮発性メモリに記憶されているデータの読み書きなどの所定の処理を行う。
【００４１】
図５および図６は、図２のデジタルPLL１１２の構成の例を示す回路図である。なお、以下、図５と図６のデジタルPLL１１２を区別するために、図５のデジタルPLL１１２をデジタルPLL１１２ａと称し、図６のデジタルPLL１１２をデジタルPLL１１２ｂと称する。また、以下、デジタルPLL１１２ａとデジタルPLL１１２ｂを特に区別する必要がない場合、単に、デジタルPLL１１２と称する。
【００４２】
図５のデジタルPLL１１２ａは、分周器１３１、Exor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、加算器１３４ａ，１３４ｂ、LPF（Low Pass Filter）１３５ａ，１３５ｂ、および、ACT（Amplitude Controlled Transfer）１３６により構成される。
【００４３】
分周器１３１は、図示せぬ発振回路から入力される13.56MHzのクロック信号f_clkに基づいて、信号DATAとほぼ等しい周波数である1696kHzのクロック信号である信号sin(wt)、および、信号sin(wt)とπ／２だけ位相が異なる、より正確には、π／２だけ位相が遅延された1696kHzのクロック信号である信号cos(wt)を生成する。分周器１３１は、信号sin(wt)をExor回路１３２ａに供給し、信号cos(wt)をExor回路１３２ｂに供給する。
【００４４】
Exor回路１３２ａは、復調回路１１１から入力される信号DATAと信号sin(wt)の排他的論理和（Exor）を反転した信号DATA・sin(wt)を生成し、乗算器１３３ａ−１および１３３ｂ−１に供給する。
【００４５】
Exor回路１３２ｂは、復調回路１１１から入力される信号DATAと信号cos(wt)の排他的論理和を反転した信号DATA・cos(wt)を生成し、乗算器１３３ａ−２および１３３ｂ−２に供給する。
【００４６】
乗算器１３３ａ−１は、信号DATA・sin(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなして、信号DATA・sin(wt)にACT１３６から供給されるパラメータcos_paraを乗算し、乗算した値cos_para・DATA・sin(wt)を示す信号cos_para・DATA・sin(wt)を生成し、加算器１３４ａに供給する。
【００４７】
乗算器１３３ａ−２は、信号DATA・cos(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなして、信号DATA・cos(wt)にACT１３６から供給されるパラメータsin_paraを乗算し、乗算した値sin_para・DATA・cos(wt)を示す信号sin_para・DATA・cos(wt)を生成し、加算器１３４ａに供給する。
【００４８】
乗算器１３３ｂ−１は、信号DATA・sin(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなして、信号DATA・sin(wt)にACT１３６から供給されるパラメータであるsin_paraを乗算し、乗算した値sin_para・DATA・sin(wt)を示す信号sin_para・DATA・sin(wt)を生成し、加算器１３４ｂに供給する。
【００４９】
乗算器１３３ｂ−２は、信号DATA・cos(wt)のHiレベルの信号の値を＋１、Lowレベルの信号の値を−１とみなして、信号DATA・cos(wt)にACT１３６から供給されるパラメータであるcos_paraを乗算し、乗算した値cos_para・DATA・cos(wt)を示す信号cos_para・DATA・cos(wt)を生成し、加算器１３４ｂに供給する。
【００５０】
加算器１３４ａは、値cos_para・DATA・sin(wt)と値sin_para・DATA・cos(wt)を加算し、加算した値Ｖ１１（＝cos_para・DATA・sin(wt)＋sin_para・DATA・cos(wt)）を示す信号Ｖ１１を生成し、LPF１３５ａに供給する。
【００５１】
なお、上述した図１のデジタルPLL１のLPF１４ａに入力される値Ｖ１を展開すると、以下の式（２）となり、値Ｖ１１は、式（２）の最終式のcosΦおよびsinΦをそれぞれcos_paraおよびsin_paraに置き換えた値になる。
【００５２】
Ｖ１＝（DATA・sin(wt＋Φ)）
＝cosΦ・DATA・sin(wt)＋sinΦ・DATA・cos(wt) ・・・（２）
【００５３】
加算器１３４ｂは、値sin_para・DATA・sin(wt)の符号を反転した値と値cos_para・DATA・cos(wt)を加算し、加算した値Ｖ１２（＝−sin_para・DATA・sin(wt)＋cos_para・DATA・cos(wt)）を示す信号Ｖ１２を生成し、LPF１３５ｂに供給する。
【００５４】
なお、上述した図１のデジタルPLL１のLPF１４ｂに入力される信号Ｖ２を展開すると、以下の式（３）となり、値Ｖ１２は、式（３）の最終式のcosΦおよびsinΦをそれぞれcos_paraおよびsin_paraに置き換えた値になる。
【００５５】
Ｖ２＝（DATA・cos(wt＋Φ)）
＝−sinΦ・DATA・sin(wt)＋cosΦ・DATA・cos(wt) ・・・（３）
【００５６】
LPF１３５ａは、値Ｖ１１を累積加算していき、クロック信号f_clkの８クロック分の期間、すなわち、信号DATAの１周期にわたって値Ｖ１１を累積加算した値ΣＶ１１（＝Σ{cos_para・DATA・sin(wt)＋sin_para・DATA・cos(wt)}）を示す信号ΣＶ１１をACT１３６に供給する。信号Ｖ１１を供給した後、LPF１３５ａが保持する値はリセットされ、LPF１３５ａは、再び０から値Ｖ１１を累積加算する。すなわち、LPF１３５ａは、信号DATAの１周期ごとに、１周期分の値Ｖ１１を累積加算し、累積加算した値ΣＶ１１を示す信号ΣＶ１１をACT１３６に供給する。
【００５７】
同様に、LPF１３５ｂは、信号DATAの１周期ごとに、１周期分の値Ｖ１２を累積加算し、累積加算した値ΣＶ１２を示す信号ΣＶ１２をACT１３６に供給する。
【００５８】
なお、値ΣＶ１１は、信号DATAの１周期において、仮想の制御角Φだけ信号sin(wt)を移相させた仮想の信号sin(wt＋Φ)と信号DATAとの位相を比較した結果を示す。例えば、値ΣＶ１１は、信号DATAのデューティ比が５０％である場合、信号sin(wt＋Φ)と信号DATAとの位相が一致する場合、最大となり、信号sin(wt＋Φ)と信号DATAとの位相がπ／２だけ異なる場合、０となり、信号sin(wt＋Φ)と信号DATAとの位相がπだけ異なる場合、最小となる。
【００５９】
また、値ΣＶ１２は、信号DATAの１周期において、仮想の制御角Φだけ信号cos(wt)を移相させた仮想の信号cos(wt＋Φ)と信号DATAとの位相を比較した結果を示す。例えば、値ΣＶ１２は、信号DATAのデューティ比が５０％である場合、信号cos(wt＋Φ)と信号DATAとの位相が一致する場合、最大となり、信号cos(wt＋Φ)と信号DATAとの位相がπ／２だけ異なる場合、０となり、信号cos(wt＋Φ)と信号DATAとの位相がπだけ異なる場合、最小となる。
【００６０】
ACT１３６は、信号ΣＶ１１および信号ΣＶ１２に基づいて、cos_paraおよびsin_paraの値を制御する。ACT１３６は、制御したcos_paraの値を示す信号を乗算器１３３ａ−１および１３３ｂ−２に供給し、制御したsin_paraの値を示す信号を乗算器１３３ａ−２および１３３ｂ−１に供給する。また、ACT１３６は、信号ΣＶ１１および信号ΣＶ１２に基づいて、信号DATAからデータを読み出すタイミングを示すタイミング信号を生成し、CPU１１３に供給する。
【００６１】
なお、図５のデジタルPLL１１２ａにおいては、加算器１３４ａ，１３４ｂ、および、LPF１３５ａ，１３５ｂは線形演算を行うので、加算器１３４ａとLPF１３５ａ、および、加算器１３４ｂとLPF１３５ｂの位置を入れ替えることが可能である。図６のデジタルPLL１１２ｂは、図５のデジタルPLL１１２ａにおける加算器１３４ａとLPF１３５ａ、および、加算器１３４ｂとLPF１３５ｂの位置を入れ替えることにより構成される。
【００６２】
図６のデジタルPLL１１２ｂは、分周器１３１、Exor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、ACT１３６、LPF１６１ａ−１乃至１６１ｂ−２、および、加算器１６２ａ，１６２ｂにより構成される。なお、図中、図５と対応する部分については同じ符号を付してあり、処理が同じ部分に関しては、その説明は繰り返しになるので省略する。
【００６３】
LPF１６１ａ−１は、値cos_para・DATA・sin(wt)を累積加算していき、クロック信号f_clkの８クロック分の期間、すなわち、信号DATAの１周期にわたって値cos_para・DATA・sin(wt)を累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。信号Σ{cos_para・DATA・sin(wt)}を供給した後、LPF１６１ａ−１が保持する値はリセットされ、LPF１６１ａ−１は、再び０から値cos_para・DATA・sin(wt)を累積加算する。すなわち、LPF１６１ａ−１は、信号DATAの１周期ごとに、１周期分の値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。
【００６４】
同様に、LPF１６１ａ−２は、信号DATAの１周期ごとに、１周期分の値sin_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・cos(wt)}を示す信号Σ{sin_para・DATA・cos(wt)}を加算器１６２ａに供給する。また、同様に、LPF１６１ｂ−１は、信号DATAの１周期ごとに、１周期分の値sin_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・sin(wt)}を示す信号Σ{sin_para・DATA・sin(wt)}を加算器１６２ｂに供給する。さらに、同様に、LPF１６１ｂ−２は、信号DATAの１周期ごとに、１周期分の値cos_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・cos(wt)}を示す信号Σ{cos_para・DATA・cos(wt)}を加算器１６２ｂに供給する。
【００６５】
加算器１６２ａは、信号DATAの１周期ごとに、値Σ{cos_para・DATA・sin(wt)}と値Σ{sin_para・DATA・cos(wt)}を加算し、加算した値Ｖ１１（＝Σ{cos_para・DATA・sin(wt)＋sin_para・DATA・cos(wt)}）を示す信号ΣＶ１１を生成し、ACT１３６に供給する。
【００６６】
加算器１６２ｂは、信号DATAの１周期ごとに、値Σ{sin_para・DATA・sin(wt)}の符号を反転した値と値Σ{cos_para・DATA・cos(wt)}を加算し、加算した値Ｖ１２（＝Σ{−sin_para・DATA・sin(wt)＋cos_para・DATA・cos(wt)}）を示す信号ΣＶ１２を生成し、ACT１３６に供給する。
【００６７】
図７は、図５および図６のACT１３６の機能的構成を示すブロック図である。ACT１３６は、制御方向設定部１８１、仮想制御角制御部１８２、パラメータ制御部１８３、および、読み出しタイミング制御部１８４を含むように構成される。
【００６８】
制御方向設定部１８１は、図８に示される表を用いて、信号ΣＶ１１により示される値ΣＶ１１、および、信号ΣＶ１２により示される値ΣＶ１２に基づいて、仮想の制御角Φを制御する方向を設定する。具体的には、図８に示される表に基づいて、値ΣＶ１１と値ΣＶ１２の符号が同じである場合、制御方向は＋方向に設定され、値ΣＶ１１と値ΣＶ１２の符号が異なる場合、または、値ΣＶ１１が０であり、かつ、値ΣＶ１２が０でない場合、制御方向は−方向に設定され、値ΣＶ１１に関わらず、値ΣＶ１２が０である場合、制御方向は０、すなわち、制御角Φを変更しないように設定される。すなわち、制御方向設定部１８１は、値ΣＶ１２が０になるように、制御角Φの制御方向を設定する。制御方向設定部１８１は、設定した制御方向を仮想制御角制御部１８２に通知する。
【００６９】
仮想制御角制御部１８２は、制御方向設定部１８１により設定された制御方向に基づいて、仮想の制御角Φを制御する。具体的には、仮想制御角制御部１８２は、制御方向が＋方向に設定された場合、Φｎの値を１つインクリメントする。すなわち、仮想の制御角ΦがΔΦだけ大きくされ、仮想の信号sin(wt＋Φ)の位相がΔΦだけ遅らされる。また、仮想制御角制御部１８２は、制御方向が−方向に設定された場合、Φｎの値を１つデクリメントする。すなわち、仮想の制御角ΦがΔΦだけ小さくされ、仮想の信号sin(wt＋Φ)の位相がΔΦだけ進められる。さらに、仮想制御角制御部１８２は、制御方向が０に設定された場合、Φｎの値を変更しない。すなわち、信号DATAと仮想の信号sin(wt＋Φ)の位相が同期した状態であると判定され、制御角Φは変更されない。仮想制御角制御部１８２は、制御したΦｎの値をパラメータ制御部１８３および読み出しタイミング制御部１８４に通知する。
【００７０】
パラメータ制御部１８３は、図９に示される表を用いて、Φｎの値に基づいて、すなわち、仮想の制御角Φに基づいて、cos_paraおよびsin_paraの値を制御する。図９に示されるように、cos_paraの値は、制御角Φの余弦であるcosΦに対応するように、Φｎ＝０すなわち制御角Φ＝０において最大となり、Φｎ＝０乃至１６すなわち制御角Φ＝０乃至πの区間で単調減少するとともに、Φｎ＝８すなわち制御角Φ＝π／２において０となり、Φｎ＝１６すなわち制御角Φ＝πにおいて最小となり、Φｎ＝１６、１７、・・・、３１、０すなわち制御角Φ＝π乃至２π（０）の区間で単調増加するとともに、Φｎ＝２４すなわち制御角Φ＝３π／２において０となる。
【００７１】
また、sin_paraの値は、制御角Φの正弦であるsinΦに対応するように、Φｎ＝０すなわち制御角Φ＝０において０となり、Φｎ＝０乃至８すなわち制御角Φ＝０乃至π／２の区間で単調増加し、Φｎ＝８すなわち制御角Φ＝π／２において最大となり、Φｎ＝８乃至２４すなわち制御角Φ＝π／２乃至３π／２の区間で単調減少し、Φｎ＝１６すなわち制御角Φ＝πにおいて０となり、Φｎ＝２４すなわち制御角Φ＝３π／２において最小となり、Φｎ＝２４、２５、・・・、３１、０、すなわち制御角Φ＝３π／２乃至２π（０）の区間で単調増加する。
【００７２】
パラメータ制御部１８３は、制御したcos_paraの値を示す信号を乗算器１３３ａ−１および１３３ｂ−２に供給し、制御したsin_paraの値を示す信号を乗算器１３３ａ−２および１３３ｂ−１に供給する。
【００７３】
読み出しタイミング制御部１８４は、図１０に示される表を用いて、Φｎの値、すなわち、仮想の制御角Φに基づいて、CPU１１３が信号DATAからデータを読み出すタイミングを制御する。具体的には、読み出しタイミング制御部１８４は、図１０に示される表に基づいて、信号DATAからデータを読み出すタイミングを、Φｎの値が１乃至４である場合、すなわち、制御角Φが１×ΔΦ乃至４×ΔΦの範囲である場合、クロック信号f_clkのクロックカウンタ（以下、単にクロックカウンタとも称する）が０のタイミングに設定し、Φｎの値が５乃至８である場合、すなわち、制御角Φが５×ΔΦ乃至８×ΔΦの範囲である場合、クロックカウンタが１のタイミングに設定し、Φｎの値が９乃至１２である場合、すなわち、制御角Φが９×ΔΦ乃至１２×ΔΦの範囲である場合、クロックカウンタが２のタイミングに設定し、Φｎの値が１３乃至１６である場合、すなわち、制御角Φが１３×ΔΦ乃至１６×ΔΦの範囲である場合、クロックカウンタが３のタイミングに設定し、Φｎの値が１７乃至２０である場合、すなわち、制御角Φが１７×ΔΦ乃至２０×ΔΦの範囲である場合、クロックカウンタが４のタイミングに設定し、Φｎの値が２１乃至２４である場合、すなわち、制御角Φが２１×ΔΦ乃至２４×ΔΦの範囲である場合、クロックカウンタが５のタイミングに設定し、Φｎの値が２５乃至２８である場合、すなわち、制御角Φが２５×ΔΦ乃至２８×ΔΦの範囲である場合、クロックカウンタが６のタイミングに設定し、Φｎの値が２９、３０、３１、または、０である場合、すなわち、制御角Φが２９×ΔΦ乃至３１×ΔΦの範囲または０である場合、クロックカウンタが７のタイミングに設定する。
【００７４】
すなわち、信号DATAのデューティ比が５０％である場合、信号DATAの位相に応じて、信号DATAの各ビットの前半のほぼ中央の値が読み出されるように制御される。
【００７５】
読み出しタイミング制御部１８４は、設定したクロックカウンタの値を示すタイミング信号をCPU１１３に供給する。
【００７６】
なお、クロック信号f_clkのクロックカウンタは、０乃至７の値を繰り返すものとする。
【００７７】
次に、図１１および図１２を参照して、デジタルPLL１１２の処理の詳細について説明する。なお、以下、説明を簡単にするために、主に図６のデジタルPLL１１２ｂの処理について説明する。
【００７８】
なお、以下、図１１に示されるように、sin(wt)よりπ／２だけ位相が遅れ、cos(wt)と同じ位相であるタイミングで、信号DATAがデジタルPLL１１２ｂに入力された場合について考える。また、以下、信号DATAがデジタルPLL１１２ｂに入力されたときのΦｎの値を１とする。すなわち、仮想の制御角Φ＝１×ΔΦであり、仮想の信号sin(wt＋Φ)の位相がwt＋1×ΔΦのときに、信号DATAが入力された場合について考える。さらに、Φｎ＝１であるので、パラメータ制御部１８３により、上述した図９に示される表に基づいて、cos_paraの値が７、および、sin_paraの値が１に制御されているものとする。
【００７９】
まず、信号DATAの１ビット目のデジタルPLL１１２ｂの処理について説明する。
【００８０】
１ビット目の処理において、Exor回路１３２ａから出力される信号DATA・sin(wt)は、クロックカウンタが０から１の期間においてHiとなり、２から３の期間でLowとなり、４から５の期間でHiとなり、６から７の期間でLowとなる。
【００８１】
また、Exor回路１３２ｂから出力される信号DATA・cos(wt)は、クロックカウンタが０から７の全ての期間においてHiとなる。
【００８２】
従って、乗算器１３３ａ−１から出力される信号cos_para・DATA・sin(wt)の値は、クロックカウンタが０から１の期間において７となり、２から３の期間で−７となり、４から５の期間で７となり、６から７の期間で−７となる。よって、クロックカウンタが７の時点でLPF１６１ａ−１から出力される信号Σ{cos_para・DATA・sin(wt)}の値は、０となる。
【００８３】
また、乗算器１３３ａ−２から出力される信号sin_para・DATA・cos(wt)の値は、クロックカウンタが０から７の全ての期間において１となる。よって、クロックカウンタが７の時点でLPF１６１ａ−２から出力される信号Σ{sin_para・DATA・cos(wt)}の値は、８となる。
【００８４】
また、乗算器１３３ｂ−１から出力される信号sin_para・DATA・sin(wt)の値は、クロックカウンタが０から１の期間において１となり、２から３の期間で−１となり、４から５の期間で１となり、６から７の期間で−１となる。よって、クロックカウンタが７の時点でLPF１６１ｂ−１から出力される信号Σ{sin_para・DATA・sin(wt)}の値は、０となる。
【００８５】
また、乗算器１３３ｂ−２から出力される信号cos_para・DATA・cos(wt)の値は、クロックカウンタが０から７の全ての期間において７となる。よって、クロックカウンタが７の時点でLPF１６１ｂ−２から出力される信号Σ{cos_para・DATA・cos(wt)}の値は、５６となる。
【００８６】
さらに、クロックカウンタが７の時点で、信号Σ{cos_para・DATA・sin(wt)}の値が０、かつ、信号Σ{sin_para・DATA・cos(wt)}の値が８なので、加算器１６２ａから出力される信号ΣＶ１１の値は８となる。
【００８７】
また、クロックカウンタが７の時点で、信号Σ{sin_para・DATA・sin(wt)}の値が０、かつ、信号Σ{cos_para・DATA・cos(wt)}の値が５６なので、加算器１６２ａから出力される信号ΣＶ１１の値は５６となる。
【００８８】
従って、制御方向設定部１８１は、図８に示される表を用いて、信号ΣＶ１１と信号ΣＶ１２の符号に基づいて、制御方向を＋方向に設定する。
【００８９】
仮想制御角制御部１８２は、制御方向が＋方向に設定されたので、Φｎの値を１から２にインクリメントする。
【００９０】
パラメータ制御部１８３は、Φｎの値が２に変更されたのに伴い、図９に示される表に基づいて、信号cos_paraの値を６に、信号sin_paraの値を２に制御する。
【００９１】
読み出しタイミング制御部１８４は、Φｎの値が２に変更されたのに伴い、図１０に示される表に基づいて、信号DATAからデータを読み出すクロックカウンタの値を７に設定したタイミング信号を生成し、CPU１１３に供給する。すなわち、読み出しタイミング制御部１８４は、信号DATAの次のビット、いまの場合２ビット目において、クロック信号f_clkのクロックカウンタが７の時点で、CPU１１３が信号DATAかデータを読み出すように制御する。
【００９２】
LPF１６１ａ−１乃至１６１ｂ−２は、クロックカウンタが７の時点で、保持している値をリセットする。
【００９３】
信号DATAの２ビット目においても、同様の処理が行われ、クロックカウンタが７の時点で、値Σ{cos_para・DATA・sin(wt)}が０、値Σ{sin_para・DATA・cos(wt)}が１６、値Σ{sin_para・DATA・sin(wt)}が０、値Σ{cos_para・DATA・cos(wt)}が４８となり、値ΣＶ１１が８、値ΣＶ１２が４８となる。
【００９４】
従って、図８に示される表に基づいて、制御方向が＋方向に設定され、図１０に示される表に基づいて、Φｎの値が２から３にインクリメントされ、図９に示される表に基づいて、cos_paraの値が５、かつ、sin_paraの値が３に制御され、信号DATAからデータを読み出すクロックカウンタの値が０に制御される。
【００９５】
以降、同様の処理が繰り返され、図１１および図１２に示されるように、信号DATAの７ビット目の処理において、Φｎの値が８、cos_paraの値が０、sin_paraの値が８に設定され、８ビット目の処理において、値Σ{cos_para・DATA・sin(wt)}が０、値Σ{sin_para・DATA・cos(wt)}が６４、値Σ{sin_para・DATA・sin(wt)}が０、値Σ{cos_para・DATA・cos(wt)}が０となり、値ΣＶ１１の値が６４、値ΣＶ１２が０となる。
【００９６】
従って、図８に示される表に基づいて、制御方向が０に設定される。すなわち、信号DATAと仮想の信号sin(wt＋Φ)の位相が同期したと判定され、すなわち、デジタルPLL１１２ｂによる位相の制御が収束したと判定され、仮想の制御角Φが８×ΔΦにロックされる。また、cos_paraの値が０、かつ、sin_paraの値が８にロックされ、信号DATAからデータを読み出すクロックカウンタの値が１にロックされる。
【００９７】
このように、デジタルPLL１１２ｂは、図１のデジタルPLL１と同じクロック周波数のクロック信号f_clkを用いて、すなわち、クロック周波数を上げることなく、位相の分解能を向上させ、データの受信精度を向上させることができる。換言すれば、クロック周波数を上げることなく、より正確に元のデータを復元することができる。従って、クロック周波数を上げることなく、通信品質を向上させたり、通信品質を保ったままより高い転送レートに対応することができる。
【００９８】
なお、以上では、デジタルPLL１１２ｂの処理について説明したが、デジタルPLL１１２ａについても、デジタルPLL１１２ｂと同様の処理により、cos_paraおよびsin_paraの値を制御することにより、制御角Φが仮想的に制御され、仮想の制御角Φに合わせて、信号DATAからデータを読み出すタイミングが制御される。
【００９９】
なお、デジタルPLL１１２において、信号sin(wt)および信号cos(wt)に対して、信号DATAが入力されるタイミングは、図１３乃至図２０の全部で８パターンある。
【０１００】
図１３に示されるパターン１は、信号sin(wt)より位相がπ／２だけ遅れ、信号cos(wt)と同じ位相で、信号DATAがデジタルPLL１１２に入力されるパターンである。これは、上述した図１１および図１２と同じパターンである。パターン１において、Exor回路１３２aから出力される信号DATA・sin(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなし、Exor回路１３２ｂから出力される信号DATA・cos(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなした場合、信号DATAの１周期分わたって信号DATA・sin(wt)を加算した値Σ{DATA・sin(wt)}は０となり、信号DATAの１周期分にわたって信号DATA・sin(wt)を加算した値Σ{DATA・cos(wt)}は８となる。また、パターン１に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は８または２４に収束する。
【０１０１】
図１４に示されるパターン２は、信号sin(wt)より位相が３π／４だけ遅れ、信号cos(wt)より位相がπ／４だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン２において、値Σ{DATA・sin(wt)}は−４となり、値Σ{DATA・cos(wt)}は４となる。また、パターン２に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの初期値に応じて、Φｎの値は１２または２８に収束する。
【０１０２】
図１５に示されるパターン３は、信号sin(wt)より位相がπだけ遅れ、信号cos(wt)より位相がπ／２だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン３において、値Σ{DATA・sin(wt)}は−８となり、値Σ{DATA・cos(wt)}は０となる。また、パターン３に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は０または１６に収束する。
【０１０３】
図１６に示されるパターン４は、信号sin(wt)より位相が５π／４だけ遅れ、信号cos(wt)より位相が３π／４だけ遅れて、信号DATAがデジタルPLL１１２ｂに入力されるパターンである。パターン４において、値Σ{DATA・sin(wt)}は−４となり、値Σ{DATA・cos(wt)}は４となる。また、パターン４に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は４または２０に収束する。
【０１０４】
図１７に示されるパターン５は、信号sin(wt)より位相が３π／２だけ遅れ、信号cos(wt)より位相がπだけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン５において、値Σ{DATA・sin(wt)}は０となり、値Σ{DATA・cos(wt)}は８となる。また、パターン５に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は８または２４に収束する。
【０１０５】
図１８に示されるパターン６は、信号sin(wt)より位相が７π／４だけ遅れ、信号cos(wt)より位相が５π／４だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン６において、値Σ{DATA・sin(wt)}は４となり、値Σ{DATA・cos(wt)}は−４となる。また、パターン６に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は１２または２８に収束する。
【０１０６】
図１９に示されるパターン７は、信号sin(wt)と同じ位相で、信号cos(wt)より位相が３π／２だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン７において、値Σ{DATA・sin(wt)}は８となり、値Σ{DATA・cos(wt)}は０となる。また、パターン７に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は０または１６に収束する。
【０１０７】
図２０に示されるパターン８は、信号sin(wt)より位相がπ／４だけ遅れ、信号cos(wt)より位相が７π／４だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン８において、値Σ{DATA・sin(wt)}は４となり、値Σ{DATA・cos(wt)}は４となる。また、パターン８に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は４または２０に収束する。
【０１０８】
以下、デジタルPLL１１２の他の実施の形態について説明する。
【０１０９】
通常、信号DATAにおいては、有効なデータの前に所定のパターンのプリアンブルが付加される。デジタルPLL１１２は、プリアンブルの期間中に上述した処理を行い、仮想の制御角Φをロックする。ロック後は、デジタルPLL１１２による位相の制御、すなわち、仮想の制御角Φの制御を必要最低限に抑えるようにすることが望ましい。
【０１１０】
しかしながら、上述した処理では、信号DATAのデューティ比が５０％から変化した場合、不必要に位相の制御が行われてしまう場合が想定される。
【０１１１】
例えば、Φｎの値が２８に収束し、仮想の制御角Φ＝２８×ΔΦにロックされた後、図２１に示されるように、信号DATAのｎビット目、ｎ＋１ビット目においてデューティ比が５０％から大きく変化した場合について考える。
【０１１２】
この場合、信号DATAのｎビット目において、値ΣＶ１１が０となり、値ΣＶ１２が−１６となり、制御方向が−方向に設定され、Φｎの値が２８から２７にデクリメントされる。また、信号DATAのｎ＋１ビット目において、値ΣＶ１１が−４となり、値ΣＶ１２が１６となり、制御方向が−方向に設定され、Φｎの値が２７から２６にデクリメントされる。すなわち、仮想の制御角Φが一旦ロックされた後、デューティ比の変動により、制御方向が連続して同じ方向に設定され、仮想の制御角Φがロックされていた値から離れていくことにより、信号DATAから正確に変調前のデータを復元できなくなる可能性が生じる。
【０１１３】
この現象を防止するために、例えば、信号DATAの１／２周期ごとに制御方向を求め、信号DATAの１周期ごとに、求めた２つの制御方向に基づいて、最終的な制御方向を決定するようにしてもよい。ここで、図２１を参照して、この対策を施した場合のデジタルPLL１１２ｂの処理について説明する。
【０１１４】
この対策を施した場合、LPF１６１ａ−１は、値cos_para・DATA・sin(wt)を累積加算していき、クロック信号f_clkの４クロック分の期間、すなわち、信号DATAの１／２周期にわたって値cos_para・DATA・sin(wt)を累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。信号Σ{cos_para・DATA・sin(wt)}を供給した後、LPF１６１ａ−１が保持する値はリセットされ、LPF１６１ａ−１は、再び０から値cos_para・DATA・sin(wt)を累積加算する。すなわち、LPF１６１ａ−１は、信号DATAの１／２周期ごとに、１／２周期分の値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。
【０１１５】
同様に、LPF１６１ａ−２は、信号DATAの１／２周期ごとに、１／２周期分の値sin_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・cos(wt)}を示す信号Σ{sin_para・DATA・cos(wt)}を加算器１６２ａに供給する。また、LPF１６１ｂ−１は、信号DATAの１／２周期ごとに、１／２周期分の値sin_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・sin(wt)}を示す信号Σ{sin_para・DATA・sin(wt)}を加算器１６２ｂに供給する。さらに、LPF１６１ｂ−２は、信号DATAの１／２周期ごとに、１／２周期分の値cos_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・cos(wt)}を示す信号Σ{cos_para・DATA・cos(wt)}を加算器１６２ｂに供給する。
【０１１６】
加算器１６２ａは、信号DATAの１／２周期ごとに、値Σ{cos_para・DATA・sin(wt)}と値Σ{sin_para・DATA・cos(wt)}を加算し、加算した値Ｖ１１（＝Σ{cos_para・DATA・sin(wt)＋sin_para・DATA・cos(wt)}）を示す信号ΣＶ１１を生成し、ACT１３６に供給する。
【０１１７】
加算器１６２ｂは、信号DATAの１／２周期ごとに、値Σ{sin_para・DATA・sin(wt)}の符号を反転した値と値Σ{cos_para・DATA・cos(wt)}を加算し、加算した値Ｖ１２（＝Σ{−sin_para・DATA・sin(wt)＋cos_para・DATA・cos(wt)}）を示す信号ΣＶ１２を生成し、ACT１３６に供給する。
【０１１８】
制御方向設定部１８１は、信号DATAの１／２周期ごとに、上述した図８に示される表を用いて、値ΣＶ１１および値ΣＶ１２の符号に基づいて、制御方向を求め、信号DATAの１周期ごとに、求めた制御方向の多数決をとり、多数決の結果に基づいて、制御方向を決定する。より具体的には、制御方向設定部１８１は、クロックカウンタが０乃至３の期間（以下、前半とも称する）における制御方向とクロックカウンタが４乃至７の期間（以下、後半とも称する）の制御方向とを求め、求めた２つの制御方向において、＋方向が多い場合、制御方向を＋方向に決定し、−方向が多い場合、制御方向を−方向に決定し、＋方向と−方向の数が同じ場合、制御方向を０に決定する。制御方向設定部１８１は、決定した制御方向を仮想制御角制御部１８２に通知する。
【０１１９】
なお、デジタルPLL１１２ｂのその他の部分は、上述した処理と同様の処理を行う。
【０１２０】
例えば、図２２に示されるように、図２１と同じ条件で信号DATAが入力された場合、信号DATAのｎビット目の前半において、値ΣＶ１１は−１６となり、値ΣＶ１２は０となる。従って、図８に示される表に基づいて、信号DATAのｎビット目の前半の制御方向は０となる。また、信号DATAのｎビット目の後半において、値ΣＶ１１は１６となり、値ΣＶ１２は−１６となる。従って、図８に示される表に基づいて、信号DATAのｎビット目の後半における制御方向は−方向となる。
【０１２１】
従って、信号DATAのｎビット目において、前半の制御方向が０、かつ、後半の制御方向が−方向となり、−方向の方が＋方向より多いので、最終的に制御方向は−方向に決定される。これにより、Φｎの値は２８から２７にデクリメントされ、cos_paraの値は３に制御され、sin_paraの値は−５に制御される。
【０１２２】
また、次の信号DATAのｎ＋１ビット目の前半において、値ΣＶ１１は１６となり、値ΣＶ１２は４となる。従って、図８に示される表に基づいて、信号DATAのｎ＋１ビット目の前半の制御方向は＋方向となる。また、信号DATAのｎ＋１ビット目の後半において、値ΣＶ１１は−２０となり、値ΣＶ１２は１２となる。従って、図８に示される表に基づいて、信号DATAのｎ＋１ビット目の後半における制御方向は−方向となる。
【０１２３】
従って、信号DATAのｎ＋１ビット目において、前半の制御方向が＋方向、かつ、後半の制御方向が−方向となり、＋方向と−方向が同数となるので、最終的に制御方向は０に決定される。よって、Φｎの値、cos_paraおよびsin_paraの値は変更されない。
【０１２４】
このようにして、仮想の制御角Φの制御が必要以上に行われることが防止される。
【０１２５】
ただし、１／２周期ごとの制御方向の多数決により制御方向を決定するようにした場合、例えば、信号DATAのプリアンブルの部分において、信号DATAと仮想の信号sin(wt＋Φ)との位相が合っていないのに、Φｎの制御、すなわち、仮想の制御角Φの制御が行われなくなる可能性がある。
【０１２６】
例えば、Φｎ＝５の場合に、図２３に示される信号DATAのｎビット目がデジタルPLL１１２ｂに入力された場合、信号DATAのｎビット目の前半において、ΣＶ１１の値が４、ΣＶ１２の値が１６となり、信号DATAのｎビット目の後半において、ΣＶ１１の値が−１２、ΣＶ１２の値が２０となる。その結果、信号DATAのｎビット目において、前半の制御方向が＋方向、かつ、後半の制御方向が−方向となり、−方向と＋方向が同数となり、信号DATAと仮想の信号sin(wt＋Φ)の位相が合っていないにも関わらず、Φｎの制御が行われないようになる。
【０１２７】
この現象を防止するために、例えば、前半と後半の制御方向が逆方向になった場合、強制的に制御方向を＋方向または−方向に決定するようにしてもよい。
【０１２８】
ところで、LPF１６１ａ−１乃至LPF１６１ｂ−２を、フリップフロップを用いて構成した場合、累積加算値を保持する内部レジスタをリセットしたとき、リセットした次のクロックカウンタにおいて内部レジスタの値が０になってしまい、正確な累積加算値を得られない場合がある。
【０１２９】
例えば、LPF１６１ａ−１が、信号DATAの１／２周期ごとに、値cos_para・DATA・sin(wt)を累積加算する場合、図２４に示されるように、値cos_para・DATA・sin(wt)が、クロックカウンタ０から７までの間に、１、１、−１、−１、１、１、−１、−１と変化するとき、LPF１６１ａ−１の内部レジスタの値Σ{cos_para・DATA・sin(wt)}は、図内の枠線Ｆ１内に示されるように、クロックカウンタが３のときに０となり、クロックカウンタが７のときに、０とならなければいけない。しかしながら、図内の枠線Ｆ２内に示されるように、クロックカウンタが３のときに、LPF１６１ａ−１の内部レジスタをリセットした場合、クロックカウンタが４のときに、LPF１６１ａ−１の内部レジスタの値Σ{cos_para・DATA・sin(wt)}が０になり、クロックカウンタが７のときの内部レジスタの値Σ{cos_para・DATA・sin(wt)}が−１となり、不正確な値となる場合がある。
【０１３０】
図２５は、この現象を防止するようにしたデジタルPLL１１２の実施の形態を示す回路図である。なお、上述したデジタルPLL１１２ａおよびデジタルPLL１１２ｂと区別するために、図２５のデジタルPLL１１２をデジタルPLL１１２ｃと称する。
【０１３１】
図２５のデジタルPLL１１２ｃは、分周器１３１、Exor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、ACT１３６、加算器１６２ａ，１６２ｂ、LPF３１１ａ−１乃至３１１ｂ−４、および、スイッチ３１２ａ−１乃至３１２ｂ−４により構成される。なお、図中、図６と対応する部分については同じ符号を付してあり、処理が同じ部分に関しては、その説明は繰り返しになるので省略する。
【０１３２】
LPF３１１ａ−１は、クロックカウンタの値が０乃至３のときに、値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を、スイッチ３１２ａ−１を介して、加算器１６２ａに供給する。LPF３１１ａ−１は、クロックカウンタが４になった時点で、図示せぬ内部レジスタに保持している累積加算値をリセットし、クロックカウンタの値が４乃至７のときに、内部レジスタの値を０に保つ。すなわち、LPF３１１ａ−１は、１回置きに信号DATAの１／２周期にわたって値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。
【０１３３】
同様に、LPF３１１ａ−２は、クロックカウンタの値が０乃至３のときに、値sin_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・cos(wt)}を示す信号Σ{sin_para・DATA・cos(wt)}を、スイッチ３１２ａ−２を介して、加算器１６２ａに供給し、クロックカウンタの値が４乃至７のときに、内部レジスタの値を０に保つ。
【０１３４】
一方、LPF３１１ａ−３は、クロックカウンタの値が４乃至７のときに、値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を、スイッチ３１２ａ−３を介して、加算器１６２ａに供給する。LPF３１１ａ−３は、クロックカウンタが０になった時点で、図示せぬ内部レジスタに保持している加算値をリセットし、クロックカウンタの値が０乃至３のときに、内部レジスタの値を０に保つ。すなわち、LPF３１１ａ−３は、LPF３１１ａ−１と交互になるように１回置きに信号DATAの１／２周期にわたって値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。
【０１３５】
同様に、LPF３１１ａ−４は、クロックカウンタの値が４乃至７のときに、値sin_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・cos(wt)}を示す信号Σ{sin_para・DATA・cos(wt)}を、スイッチ３１２ａ−４を介して、加算器１６２ａに供給し、クロックカウンタの値が０乃至３のときに、内部レジスタの値を０に保つ。
【０１３６】
また、LPF３１１ｂ−１は、クロックカウンタの値が０乃至３のときに、値sin_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・sin(wt)}を示す信号Σ{sin_para・DATA・sin(wt)}を、スイッチ３１２ｂ−１を介して、加算器１６２ｂに供給し、クロックカウンタの値が４乃至７のときに、内部レジスタの値を０に保つ。
【０１３７】
同様に、LPF３１１ｂ−２は、クロックカウンタの値が０乃至３のときに、値cos_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・cos(wt)}を示す信号Σ{cos_para・DATA・cos(wt)}を、スイッチ３１２ｂ−２を介して、加算器１６２ｂに供給し、クロックカウンタの値が４乃至７のときに、内部レジスタの値を０に保つ。
【０１３８】
さらに、LPF３１１ｂ−３は、クロックカウンタの値が４乃至７のときに、値sin_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・sin(wt)}を示す信号Σ{sin_para・DATA・sin(wt)}を、スイッチ３１２ｂ−３を介して、加算器１６２ｂに供給し、クロックカウンタの値が０乃至３のときに、内部レジスタの値を０に保つ。
【０１３９】
同様に、LPF３１１ｂ−４は、クロックカウンタの値が４乃至７のときに、値cos_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・cos(wt)}を示す信号Σ{cos_para・DATA・cos(wt)}を、スイッチ３１２ｂ−４を介して、加算器１６２ｂに供給し、クロックカウンタの値が０乃至３のときに、内部レジスタの値を０に保つ。
【０１４０】
すなわち、LPF３１１ａ−１，３１１ａ−２，３１１ｂ−１および３１１ｂ−２は、同じタイミングで１／２周期置きに累積換算値を算出し、LPF３１１ａ−３，３１１ａ−３，３１１ｂ−３および３１１ｂ−４は、LPF３１１ａ−１，３１１ａ−２，３１１ｂ−１および３１１ｂ−２と交互になるように、同じタイミングで１／２周期置きに累積換算値を算出する。
【０１４１】
スイッチ３１２ａ−１、３１２ａ−２、３１２ｂ−１、および、３１２ｂ−２は、クロックカウンタが３のときオンになり、それ以外の期間においてはオフとなる。
【０１４２】
スイッチ３１２ａ−３、３１２ａ−４、３１２ｂ−３、および、３１２ｂ−４は、クロックカウンタが７のときオンになり、それ以外の期間においてはオフとなる。
【０１４３】
加算器１６２ａは、クロックカウンタが３のとき、スイッチ３１２ａ−１を介して、LPF３１１ａ−１から供給される信号Σ{cos_para・DATA・sin(wt)}の値と、スイッチ３１２ａ−２を介して、LPF３１１ａ−２から供給される信号Σ{sin_para・DATA・cos(wt)}の値とを加算し、加算した値ΣＶ１１を示す信号ΣＶ１１を制御方向設定部１８１に供給する。また、加算器１６２ａは、クロックカウンタが７のとき、スイッチ３１２ａ−３を介して、LPF３１１ａ−３から供給される信号Σ{cos_para・DATA・sin(wt)}の値と、スイッチ３１２ａ−４を介して、LPF３１１ａ−４から供給される信号Σ{sin_para・DATA・cos(wt)}の値とを加算し、加算した値ΣＶ１１を示す信号ΣＶ１１を制御方向設定部１８１に供給する。
【０１４４】
加算器１６２ｂは、クロックカウンタが３のとき、スイッチ３１２ｂ−１を介して、LPF３１１ｂ−１から供給される信号Σ{sin_para・DATA・sin(wt)}の値の符号を反転した値と、スイッチ３１２ｂ−２を介して、LPF３１１ｂ−２から供給される信号Σ{cos_para・DATA・cos(wt)}の値とを加算し、加算した値ΣＶ１２を示す信号ΣＶ１２を制御方向設定部１８１に供給する。また、加算器１６２ｂは、クロックカウンタが７のとき、スイッチ３１２ｂ−３を介して、LPF３１１ｂ−３から供給される信号Σ{sin_para・DATA・sin(wt)}の値の符号を反転した値と、スイッチ３１２ｂ−４を介して、LPF３１１ｂ−４から供給される信号Σ{cos_para・DATA・cos(wt)}の値とを加算し、加算した値ΣＶ１２を示す信号ΣＶ１２を制御方向設定部１８１に供給する。
【０１４５】
ここで、図２６を参照して、図２４と同じ条件で信号DATAが入力された場合のデジタルPLL１１２ｃの処理について説明する。なお、図内の枠線Ｆ１１に囲まれた部分は、図２４の枠線Ｆ１に囲まれた部分と同じであり、値cos_para・DATA・sin(wt)および値Σ{cos_para・DATA・sin(wt)}の正しい値を示している。
【０１４６】
LPF３１１ａ−１は、図内の枠線Ｆ１２に囲まれた部分に示されるように、クロックカウンタが０乃至３の期間において、乗算器１３３ａ−１から供給される値cos_para・DATA・sin(wt)を累積加算し、クロックカウンタが３のとき、内部レジスタの値Σ{cos_para・DATA・sin(wt)}が０となる。そして、クロックカウンタが３のとき、スイッチ３１２ａ−１がオンになり、LPF３１１ａ−１は、スイッチ３１２ａ−１を介して、内部レジスタの値を示す信号Σ{sin_para・DATA・cos(wt)}を加算器１６２ａに供給する。その後、LPF３１１ａ−１は、内部レジスタの値をリセットし、クロックカウンタが４乃至７の期間において、内部レジスタの値を０に保ち、クロックカウンタ０乃至３の期間において、再び乗算器１３３ａ−１から供給される値cos_para・DATA・sin(wt)を累積加算する。
【０１４７】
一方、LPF３１１ａ−３は、図内の枠線Ｆ１３に囲まれた部分に示されるように、クロックカウンタが０乃至３の期間において、内部レジスタの値を０に保ち、クロックカウンタが４乃至７の期間において、乗算器１３３ａ−１から供給される値cos_para・DATA・sin(wt)を累積加算し、クロックカウンタが７のとき、内部レジスタの値Σ{cos_para・DATA・sin(wt)}は０となる。そして、クロックカウンタが７のとき、スイッチ３１２ａ−２がオンになり、LPF３１１ａ−３は、スイッチ３１２ａ−３を介して、内部レジスタの値を示す信号Σ{sin_para・DATA・cos(wt)}を加算器１６２ａに供給する。その後、LPF３１１ａ−３は、内部レジスタの値をリセットし、クロックカウンタが０乃至３の期間において、内部レジスタの値を０に保ち、クロックカウンタ４乃至７の期間において、再び乗算器１３３ａ−１から供給される値cos_para・DATA・sin(wt)を累積加算する。
【０１４８】
これにより、加算器１６２ａに供給される値Σ{sin_para・DATA・cos(wt)}は、枠線Ｆ１１内に示される正確な値と等しくなる。
【０１４９】
なお、他のLPFおよびスイッチについても同様の動作が行われ、加算器１６２ａおよび１６２ｂに正確な累積加算値が供給されるようになる。
【０１５０】
また、上述した処理においては、例えば、図２７に示されるように、信号DATAのｎビット目からｎ＋１ビット目において、Φｎの値が０から１に変更された場合、ｎビット目のクロックカウンタが７のときに信号DATAからデータが読み出された後、連続してｎ＋１ビット目のクロックカウンタが０のときに信号DATAからデータが読み出され、その結果、信号DATAのｎビット目とｎ＋１ビット目において、同じデータが読み出されてしまうことになり、元のビット列を正しく抽出できなくなる場合がある。
【０１５１】
図２８は、この現象を防止するようにしたデジタルPLL１１２の構成の例を示す回路図である。なお、上述したデジタルPLL１１２ａ乃至デジタルPLL１１２ｃと区別するために、図２８のデジタルPLL１１２をデジタルPLL１１２ｄと称する。
【０１５２】
図２８のデジタルPLL１１２ｄは、分周器１３１、Exor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、加算器１６２ａ，１６２ｂ、LPF３１１ａ−１乃至３１１ｂ−４、スイッチ３１２ａ−１乃至３１２ｂ−４、および、ACT３５１により構成される。なお、図中、図２５と対応する部分については同じ符号を付してあり、処理が同じ部分に関しては、その説明は繰り返しになるので省略する。
【０１５３】
ACT３５１は、加算器１６２ａから供給される信号ΣＶ１１、および、加算器１６２ｂから供給される信号ΣＶ１２に基づいて、cos_paraおよびsin_paraの値を制御する。ACT３５１は、制御したcos_paraの値を示す信号を乗算器１３３ａ−１および１３３ｂ−２に供給し、制御したsin_paraの値を示す信号を乗算器１３３ａ−２および１３３ｂ−１に供給する。また、ACT３５１は、信号ΣＶ１１および信号ΣＶ１２に基づいて、信号DATAからデータを読み出すタイミングを示すタイミング信号を２系統生成し、CPU１１３に供給する。
【０１５４】
図２９は、図２８のACT３５１の機能的構成を示すブロック図である。ACT３５１は、制御方向設定部１８１、仮想制御角制御部１８２、パラメータ制御部１８３、および、読み出しタイミング制御部３７１を含むように構成される。なお、図中、図７と対応する部分については同じ符号を付してあり、処理が同じ部分に関しては、その説明は繰り返しになるので省略する。
【０１５５】
読み出しタイミング制御部３７１は、上述した図１０に示される表に加えて、図３０に示される表を用いて、Φｎの値、すなわち、仮想の制御角Φに基づいて、CPU１１３が信号DATAからデータを読み出すタイミングを制御する。具体的には、読み出しタイミング制御部１８４は、図１０および図３０に示される表に基づいて、信号DATAからデータを読み出すタイミングを、Φｎの値が１乃至４である場合、クロックカウンタが０および４のタイミングに設定し、Φｎの値が５乃至８である場合、クロックカウンタが１および５のタイミングに設定し、Φｎの値が９乃至１２である場合、クロックカウンタが２および６のタイミングに設定し、Φｎの値が１３乃至１６である場合、クロックカウンタが３および７のタイミングに設定し、Φｎの値が１７乃至２０である場合、クロックカウンタが０および４のタイミングに設定し、Φｎの値が２１乃至２４である場合、クロックカウンタが１および５のタイミングに設定し、Φｎの値が２５乃至２８である場合、クロックカウンタが２および６のタイミングに設定し、Φｎの値が２９、３０、３１、または、０である場合、クロックカウンタが３および７のタイミングに設定する。すなわち、読み出しタイミング制御部３７１は、信号DATAの１周期において、位相がπだけ異なるタイミングで信号DATAから２回データを読み出すように、CPU１１３が信号DATAからデータを読み出すタイミングを制御する。
【０１５６】
読み出しタイミング制御部３７１は、信号DATAの１周期において、設定したクロックカウンタの値を示すタイミング信号を２系統生成し、CPU１１３に供給する。
【０１５７】
CPU１１３は、２系統のタイミング信号に基づいて、信号DATAの各ビットにおいて、２回データを読み出す。例えば、図３１に示されるように、図２７に示される例と同様に、信号DATAのｎビット目からｎ＋１ビット目において、Φｎの値が０から１に変更された場合、CPU１１３は、信号DATAのｎビット目において、クロックカウンタが３および７のときに信号DATAからデータを読み出し、ｎ＋１ビット目において、クロックカウンタが０および４のときに信号DATAからデータを読み出す。CPU１１３は、例えば、syncコードなど予め値が定められているデータを用いて、信号DATAのデータの極性を判断するとともに、信号DATAに付加されているCRC（Cyclic Redundancy Check）コードなどに基づいて、読み出した２系統のデータのうち正しい方を選択する。
【０１５８】
このようにして、Φｎの値の変化に関わらず、信号DATAから正確に元のビット列を抽出することができる。
【０１５９】
なお、以上の説明では、sin_paraおよびcos_paraの値を、それぞれ、制御角Φに対して直線的に変化させる例を示したが、sinΦおよびcosΦに近い値とするようにしてもよい。
【０１６０】
また、以上の説明では、Φｎの値の範囲を０乃至３１とする例を示したが、Φｎの値の範囲をさらに広げ、Φｎに対応するsin_paraおよびcos_paraを設定することにより、すなわち、仮想の制御角Φをより細かく設定できるようにすることにより、さらにデジタルPLL１１２の位相の分解能をさらに向上させることができる。
【０１６１】
さらに、以上の説明で用いた信号DATAのビットレート、および、クロック信号f_clkのクロック周波数はその一例であり、本発明の実施の形態においては、信号DATAのビットレート、および、クロック信号f_clkのクロック周波数を上述した値と異なる値とすることが可能である。
【０１６２】
また、以上の説明では、本発明を非接触ICチップに適用する例を示したが、本発明は、非接触ICチップ以外にも、PSK変調されたデジタル信号を復調する機能を有する機器に適用することが可能である。例えば、本発明を適用したデジタルPLLを、非接触ICカード機能を有する機器のデータを読み書きするリーダライタ機能、または、非接触ICカード機能を有する機器のデータを読み出すリーダ機能を有するICチップに設けることにより、上述した非接触ICチップに設けた場合と同様の効果を得ることができる。すなわち、クロック周波数を上げることなく、非接触ICカード機能を有する機器からのデータの受信精度を向上させることができる。
【０１６３】
さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１６４】
【図１】従来のデジタルPLLの例を示す回路図である。
【図２】本発明を適用した非接触ICチップの一実施の形態を示すブロック図である。
【図３】図２のデジタルPLLの処理の概要を説明するための図である。
【図４】図２のデジタルPLLの処理の概要を説明するための図である。
【図５】図２のデジタルPLLの第１の実施の形態を示す回路図である。
【図６】図２のデジタルPLLの第２の実施の形態を示す回路図である。
【図７】図５および図６のACTの機能的構成を示すブロック図である。
【図８】制御方向の例を示す表である。
【図９】cos_paraおよびsin_paraの値の例を示す表である。
【図１０】データを読み出すタイミングの例を示す表である。
【図１１】図５および図６のデジタルPLLの動作を説明するための図である。
【図１２】図５および図６のデジタルPLLの動作を説明するための図である。
【図１３】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第１のパターンを示す図である。
【図１４】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第２のパターンを示す図である。
【図１５】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第３のパターンを示す図である。
【図１６】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第４のパターンを示す図である。
【図１７】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第５のパターンを示す図である。
【図１８】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第６のパターンを示す図である。
【図１９】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第７のパターンを示す図である。
【図２０】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第８のパターンを示す図である。
【図２１】図５および図６のデジタルPLLの動作の例を示す図である。
【図２２】図５および図６のデジタルPLLの動作の改善例を示す図である。
【図２３】図５および図６のデジタルPLLの動作の例を示す図である。
【図２４】図５および図６のデジタルPLLの動作の例を示す図である。
【図２５】図２のデジタルPLLの第３の実施の形態を示す回路図である。
【図２６】図２５のデジタルPLLの動作を説明するための図である。
【図２７】図５および図６のデジタルPLLの動作の例を示す図である。
【図２８】図２のデジタルPLLの第４の実施の形態を示す回路図である。
【図２９】図２８のACTの機能的構成を示すブロック図である。
【図３０】データを読み出すタイミングの例を示す表である。
【図３１】図２８のデジタルPLLの動作を説明するための図である。
【符号の説明】
【０１６５】
１０１ 非接触ICチップ， １１１ 復調回路， １１２ デジタルPLL， １１３ CPU， １３２a，１３２ｂ Exor回路， １３３a−１乃至１３３ｂ−２ 乗算器， １３４ａ，１３４ｂ 加算器， １３５ａ，１３５ｂ LPF， １３６ ACT， １６１ａ−１乃至１６１ｂ−２ LPF， １６２ａ，１６２ｂ 加算器， １８１ 制御方向設定部， １８２ 仮想制御角制御部， １８３ パラメータ制御部， １８４ 読み出しタイミング制御部，３１１ａ−１乃至３１１ｂ−４ LPF， ３１２ａ−１乃至３１２ｂ−４ スイッチ， ３５１ ACT， ３７１ 読み出しタイミング制御部
【技術分野】
【０００１】
本発明は、PLL回路、位相制御方法、および、ICチップに関し、特に、クロック周波数を上げることなく、受信精度を向上させるようにしたPLL回路、位相制御方法、および、ICチップに関する。
【背景技術】
【０００２】
従来、非接触ICカードの通信において、マンチェスタ符号化によりPSK（Phase Shift Keying）変調されたデジタル信号からサンプリングクロックを抽出するために、コスタスループなどのデジタルPLL（Phase Locked Loop）が用いられている（例えば、特許文献１参照）。
【０００３】
図１は、従来のデジタルPLL（Phase Locked Loop）の例を示す回路図である。図１のデジタルPLL１は、コスタスループを構成しており、分周発振回路１１、位相シフト回路１２、Exor回路１３ａ，１３ｂ、並びに、LPF（Low Pass Filter）１４ａ，１４ｂにより構成される。
【０００４】
分周発振回路１１は、図示せぬ発振回路から入力される、クロック周波数が13.56MHzのクロック信号f_clkを８分周することにより、1696kHzのクロック信号である信号sin(wt＋Φ)を生成し、位相シフト回路１２およびExor回路１３ａに供給する。
【０００５】
位相シフト回路１２は、信号sin(wt＋Φ)の位相をπ／２（９０度）だけ位相を遅延させた信号cos(wt＋Φ)を生成し、Exor回路１３ｂに供給する。
【０００６】
Exor回路１３ａは、マンチェスタ符号化によりPSK（Phase Shift Keying）変調されたデジタル信号であるた1696kbps（bit per second）の信号DATAと、信号sin(wt＋Φ)との排他的論理和を演算し、演算した結果を反転した値Ｖ１（＝DATA・sin(wt＋Φ)）を示す信号Ｖ１を生成し、LPF１４ａに供給する。
【０００７】
Exor回路１３ｂは、信号DATAと、信号cos(wt＋Φ)との排他的論理和を演算し、演算した結果を反転した値Ｖ２（＝DATA・cos(wt＋Φ)）を示す信号Ｖ２を生成し、LPF１４ｂに供給する。
【０００８】
LPF１４ａは、クロック信号f_clkの８クロックごとに、その８クロックの期間にわたって値Ｖ１を加算し、加算した値ΣＶ１（＝Σ{DATA・sin(wt＋Φ)}）を示す信号ΣＶ１を生成し、分周発振回路１１に供給する。
【０００９】
LPF１４ｂは、クロック信号f_clkの８クロックごとに、その８クロックの期間にわたって値Ｖ２を加算し、加算した値ΣＶ２（＝Σ{DATA・cos(wt＋Φ)}）を示す信号ΣＶ２を生成し、分周発振回路１１に供給する。
【００１０】
分周発振回路１１は、値ΣＶ１および値ΣＶ２に基づいて、値ΣＶ２が０になるように制御角Φを制御し、信号DATAと信号sin(wt＋Φ)の位相を同期させることにより、信号DATAの位相を復調し、信号DATAからサンプリングクロックを抽出する。
【００１１】
【特許文献１】特開平１１−２７４９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、従来のデジタルPLLでは、入力クロック信号の１クロック単位で位相が制御されるため、位相の分解能は、クロック周波数と入力信号の周波数の比に依存する。例えば、図１のデジタルPLL１では、クロック周波数が13.56MHzであるのに対し、入力信号である信号DATAの周波数が1696kHzなので、分解能は２π／８（＝２π×1696kHz／13.56MHz）となる。
【００１３】
従って、データの受信精度を向上させたり、より高い転送レートに対応するために、デジタルPLLの位相の分解能を向上させるためには、クロック周波数を高くする必要がある。
【００１４】
しかしながら、クロック周波数を高くすると、消費電力が増大するため、例えば、外部のリーダライタから供給される電力により駆動される非接触ICカードにおいては、電力不足により通信品質が劣化することが考えられる。
【００１５】
本発明は、このような状況に鑑みてなされたものであり、クロック周波数を上げることなく、受信精度を向上させるようにするものである。
【課題を解決するための手段】
【００１６】
本発明の第１の側面のPLL回路は、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成するクロック信号生成手段と、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段と、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段とが設けられている。
【００１７】
前記算出手段には、前記PSK変調信号の１周期ごとに前記第１の位相比較結果および前記第２に位相比較結果を算出させるようにすることができる。
【００１８】
前記算出手段には、前記PSK変調信号の１／２周期ごとに前記第１の位相比較結果および前記第２の位相比較結果を算出させ、前記制御方向検出手段には、前記PSK変調信号の１／２周期ごとに前記制御方向を求め、前記PSK変調信号の１周期ごとに、求めた２つの制御方向に基づいて、前記制御方向を決定させるようにすることができる。
【００１９】
前記算出手段には、前記第１のパラメータ、前記PSK変調信号、および、前記第１のクロック信号を乗じた第１の乗算値と前記第２のパラメータ、前記PSK変調信号、および、前記第２のクロック信号を乗じた第２の乗算値との和を前記期間にわたって累積加算した値を前記第１の位相比較結果として算出させ、前記第２のパラメータ、前記PSK変調信号、および、前記第１のクロック信号を乗じた値の符号を反転した第３の乗算値と前記第１のパラメータ、前記PSK変調信号、および、前記第２のクロック信号を乗じた第４の乗算値との和を前記期間にわたって累積加算した値を前記第２の位相比較結果として算出させるようにすることができる。
【００２０】
前記算出手段は、前記第１乃至前記第４の乗算値を算出する乗算手段と、１回置きに前記第１の乗算値を前記期間にわたって累積加算する第１の累積加算手段と、前記第１の加算手段と交互になるように１回置きに前記第１の乗算値を前記期間にわたって累積加算する第２の累積加算手段と、１回置きに前記第２の乗算値を前記期間にわたって累積加算する第３の累積加算手段と、前記第３の加算手段と交互になるように１回置きに前記第２の乗算値を前記期間にわたって累積加算する第４の累積加算手段と、１回置きに前記第３の乗算値を前記期間にわたって累積加算する第５の累積加算手段と、前記第５の加算手段と交互になるように１回置きに前記第３の乗算値を前記期間にわたって累積加算する第６の累積加算手段と、１回置きに前記第４の乗算値を前記期間にわたって累積加算する第７の累積加算手段と、前記第７の加算手段と交互になるように１回置きに前記第４の乗算値を前記期間にわたって累積加算する第８の累積加算手段と、前記第１の累積加算手段により算出された前記第１の累積加算値と前記第３の累積加算手段により算出された前記第２の累積加算値との和、または、前記第２の累積加算手段により算出された前記第１の累積加算値と前記第４の累積加算手段により算出された前記第２の累積加算値との和を算出する第１の加算手段と、前記第５の累積加算手段により算出された前記第３の累積加算値と前記第７の累積加算手段により算出された前記第４の累積加算値との和、または、前記第６の累積加算手段により算出された前記第３の累積加算値と前記第８の累積加算手段により算出された前記第４の累積加算値との和を算出する第２の加算手段とを設けるようにすることができる。
【００２１】
前記読み出し制御手段には、前記PSK変調信号の１周期において、位相がπだけ異なるタイミングで２回データを読み出すように前記PSK変調信号からデータを読み出すタイミングを制御させることができる。
【００２２】
本発明の第１の側面の制御方法は、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成し、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出し、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定し、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御し、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御するステップを含む。
【００２３】
本発明の第２の側面のICチップは、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号を復調する機能を有するIC（Integrated Circuit）チップにおいて、前記PSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成するクロック信号生成手段と、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段と、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段とを備えるPLL（Phase Locked Loop）回路を備える。
【００２４】
前記ICチップは、非接触ICカード機能、リーダライタ機能、または、リーダ機能を有するようにすることができる。
【００２５】
本発明の第１の側面においては、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号が生成され、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果が、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出され、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向が設定され、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値が制御され、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングが制御される。
【００２６】
本発明の第２の側面においては、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号を復調する機能を有するIC（Integrated Circuit）チップにおいて、前記PSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号が生成され、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果が、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出され、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向が設定され、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値が制御され、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングが制御される。
【発明の効果】
【００２７】
本発明の第１の側面または第２の側面によれば、データを読み出すタイミングが制御される。特に、本発明の第１の側面または第２の側面によれば、クロック周波数を上げることなく、受信精度を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、発明の詳細な説明に記載されていることを確認するためのものである。従って、発明の詳細な説明中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２９】
本発明の第１の側面のPLL回路（例えば、図５のデジタルPLL１１２ａ、図６のデジタルPLL１１２ｂ、図２５のデジタルPLL１１２ｃ、または、図２８のデジタルPLL１１２ｄ）は、第１に、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号（例えば、信号DATA）とほぼ等しい周波数の第１のクロック信号（例えば、信号sin(wt)）、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号（例えば、信号cos(wt)）を生成するクロック信号生成手段（例えば、図５、図６、図２５または図２８の分周器１３１）と、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果（例えば、値ΣＶ１１）、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果（例えば、値ΣＶ１２）を、前記制御角の余弦に対応する第１のパラメータ（例えば、cos_para）、前記制御角の正弦に対応する第２のパラメータ（例えば、sin_para）、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段（例えば、図５のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、加算器１３４ａ，１３４ｂ、および、LPF１３５ａ，１３５ｂ、図６のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF１６１ａ−１乃至１６１ｂ−２、および、加算器１６２ａ，１６２ｂ、図２５のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF３１１ａ−１乃至３１１ｂ−４、および、加算器１６２ａ，１６２ｂ、または、図２８のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF３１１ａ−１乃至３１１ｂ−４、および、加算器１６２ａ，１６２ｂ）と、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段（例えば、図７または図２９の制御方向検出部１８１）と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段（例えば、図７または図２９のパラメータ制御部１８３）と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段（例えば、図７の読み出しタイミング制御部１８４、または、図２９の読み出しタイミング制御部３７１）とを備える。
【００３０】
本発明の第１の側面のPLL回路は、第２に、前記算出手段は、前記第１乃至前記第４の乗算値を算出する乗算手段（例えば、図２５または図２８のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２）と、１回置きに前記第１の乗算値を前記期間にわたって累積加算する第１の累積加算手段（例えば、図２５または図２８のLPF３１１ａ−１）と、前記第１の加算手段と交互になるように１回置きに前記第１の乗算値を前記期間にわたって累積加算する第２の累積加算手段（例えば、図２５または図２８のLPF３１１ａ−３）と、１回置きに前記第２の乗算値を前記期間にわたって累積加算する第３の累積加算手段（例えば、図２５または図２８のLPF３１１ａ−２）と、前記第３の加算手段と交互になるように１回置きに前記第２の乗算値を前記期間にわたって累積加算する第４の累積加算手段（例えば、図２５または図２８のLPF３１１ａ−４）と、１回置きに前記第３の乗算値を前記期間にわたって累積加算する第５の累積加算手段（例えば、図２５または図２８のLPF３１１ｂ−１）と、前記第５の加算手段と交互になるように１回置きに前記第３の乗算値を前記期間にわたって累積加算する第６の累積加算手段（例えば、図２５または図２８のLPF３１１ｂ−３）と、１回置きに前記第４の乗算値を前記期間にわたって累積加算する第７の累積加算手段（例えば、図２５または図２８のLPF３１１ｂ−２）と、前記第７の加算手段と交互になるように１回置きに前記第４の乗算値を前記期間にわたって累積加算する第８の累積加算手段（例えば、図２５または図２８のLPF３１１ｂ−４）と、前記第１の累積加算手段により算出された前記第１の累積加算値と前記第３の累積加算手段により算出された前記第２の累積加算値との和、または、前記第２の累積加算手段により算出された前記第１の累積加算値と前記第４の累積加算手段により算出された前記第２の累積加算値との和を算出する第１の加算手段（例えば、図２５または図２８の加算器１６２ａ）と、前記第５の累積加算手段により算出された前記第３の累積加算値と前記第７の累積加算手段により算出された前記第４の累積加算値との和、または、前記第６の累積加算手段により算出された前記第３の累積加算値と前記第８の累積加算手段により算出された前記第４の累積加算値との和を算出する第２の加算手段（例えば、図２５または図２８の加算器１６２ｂ）とを備える。
【００３１】
本発明の第１の側面の位相制御方法は、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号（例えば、信号DATA）とほぼ等しい周波数の第１のクロック信号（例えば、信号sin(wt)）、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号（例えば、信号cos(wt)）を生成し、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果（例えば、値ΣＶ１１）、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果（例えば、値ΣＶ１２）を、前記制御角の余弦に対応する第１のパラメータ（例えば、cos_para）、前記制御角の正弦に対応する第２のパラメータ（例えば、sin_para）、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出し、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定し、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御し、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御するステップを含む。
【００３２】
本発明の第２の側面のICチップ（例えば、図２の非接触ICチップ１０１）は、PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号（例えば、信号DATA）からデータを読み出す機能を有するIC（Integrated Circuit）チップにおいて、前記PSK変調信号とほぼ等しい周波数の第１のクロック信号（例えば、信号sin(wt)）、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号（例えば、信号cos(wt)）を生成するクロック信号生成手段（例えば、図５、図６、図２５または図２８の分周器１３１）と、所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果（例えば、値ΣＶ１１）、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果（例えば、値ΣＶ１２）を、前記制御角の余弦に対応する第１のパラメータ（例えば、cos_para）、前記制御角の正弦に対応する第２のパラメータ（例えば、sin_para）、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段（例えば、図５のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、加算器１３４ａ，１３４ｂ、および、LPF１３５ａ，１３５ｂ、図６のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF１６１ａ−１乃至１６１ｂ−２、および、加算器１６２ａ，１６２ｂ、図２５のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF３１１ａ−１乃至３１１ｂ−４、および、加算器１６２ａ，１６２ｂ、または、図２８のExor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、LPF３１１ａ−１乃至３１１ｂ−４、および、加算器１６２ａ，１６２ｂ）と、前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段（例えば、図７または図２９の制御方向検出部１８１）と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段（例えば、図７または図２９のパラメータ制御部１８３）と、前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段（例えば、図７の読み出しタイミング制御部１８４、または、図２９の読み出しタイミング制御部３７１）とを備えるPLL（Phase Locked Loop）回路（例えば、図５のデジタルPLL１１２ａ、図６のデジタルPLL１１２ｂ、図２５のデジタルPLL１１２ｃ、または、図２８のデジタルPLL１１２ｄ）を備える。
【００３３】
以下、図を参照して、本発明の実施の形態について説明する。
【００３４】
図２は、本発明を適用した非接触IC（Integrated Circuit）チップの実施の形態の一部を示すブロック図である。図２の非接触ICチップ１０１は、非接触ICカード機能を有するICチップであり、例えば、PSK変調されたデジタル信号から元のデータを復元する機能、すなわち、PSK変調されたデジタル信号を復調する機能などを有する。非接触ICチップ１０１は、復調回路１１１、デジタルPLL１１２、および、CPU（Central Processing Unit）１１３を含むように構成される。
【００３５】
復調回路１１１は、図示せぬリーダライタからの電磁波を受信した図示せぬアンテナから供給されてきたRF入力信号に基づいて、非接触ICチップ１０１の動作に必要な電力を生成し、生成した電力を各部に供給するとともに、RF入力信号を復調することによって得られた復調信号であって、元のデータであるビット列をマンチェスタ符号化することによりPSK変調された1696kbps（bit per second）のデジタル信号である復調信号（以下、信号DATAとも称する）をデジタルPLL１１２に出力する。
【００３６】
デジタルPLL１１２は、図１のデジタルPLL１と同様に、図３に示されるように、復調回路１１１から入力される信号DATAと、図示せぬ発振回路から入力される非接触ICチップ１０１の動作クロックであって、クロック周波数が13.56MHzのクロック信号f_clkを分周することにより生成される信号sin(wt＋Φ)との位相差Δが０となるように、制御角Φを制御する。ただし、後述するように、デジタルPLL１１２は、sin(wt＋Φ)を直接制御するのではなく、sin(wt＋Φ)を以下の式（１）のように展開した場合のcosΦに対応するパラメータであるcos_para、および、sinΦに対応するパラメータであるsin_paraの値を制御することにより、仮想的に制御角Φおよび信号sin(wt＋Φ)の位相を制御する。
【００３７】
sin(wt＋Φ)＝cosΦ・sin(wt)＋sinΦ・cos(wt) ・・・（１）
【００３８】
また、デジタルPLL１１２においては、入力される信号DATAのビットレートが1696kbpsであるのに対して、分周器１３１に入力されるクロック信号f_clkのクロック周波数が13.56MHzであるので、信号DATAの１ビットに対して、換言すれば、信号DATAの１周期に対して、８クロック分のクロック信号f_clkが割り当てられる。そして、後述するように、デジタルPLL１１２においては、図４に示されるように、１クロックをさらに４分割した位相の分解能、すなわち、信号DATAの１周期を３２分割した２π／３２の分解能が実現される。なお、以下、分解能幅をΔΦ（＝2π／３２）と表し、制御角Φ＝Φｎ×ΔΦ（Φｎは０乃至３１までの整数）とする。
【００３９】
さらに、デジタルPLL１１２は、Φｎの値に基づいて、すなわち、仮想の制御角Φに基づいて、PSK変調前のビット列を抽出するために、すなわち、PSK変調前のデータを復元するために信号DATAからデータを読み出すタイミングを制御する。具体的には、デジタルPLL１１２は、Φｎの値に基づいて、信号DATAからデータを読み出すタイミングを示すタイミング信号を生成し、CPU１１３に供給する。
【００４０】
CPU１１３は、クロック信号f_clk、および、デジタルPLL１１２から供給されるタイミング信号に基づいて、信号DATAからデータを読み出すことにより、PSK変調前のデータを復元し、復元したデータに基づいて、図示せぬ不揮発性メモリに記憶されているデータの読み書きなどの所定の処理を行う。
【００４１】
図５および図６は、図２のデジタルPLL１１２の構成の例を示す回路図である。なお、以下、図５と図６のデジタルPLL１１２を区別するために、図５のデジタルPLL１１２をデジタルPLL１１２ａと称し、図６のデジタルPLL１１２をデジタルPLL１１２ｂと称する。また、以下、デジタルPLL１１２ａとデジタルPLL１１２ｂを特に区別する必要がない場合、単に、デジタルPLL１１２と称する。
【００４２】
図５のデジタルPLL１１２ａは、分周器１３１、Exor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、加算器１３４ａ，１３４ｂ、LPF（Low Pass Filter）１３５ａ，１３５ｂ、および、ACT（Amplitude Controlled Transfer）１３６により構成される。
【００４３】
分周器１３１は、図示せぬ発振回路から入力される13.56MHzのクロック信号f_clkに基づいて、信号DATAとほぼ等しい周波数である1696kHzのクロック信号である信号sin(wt)、および、信号sin(wt)とπ／２だけ位相が異なる、より正確には、π／２だけ位相が遅延された1696kHzのクロック信号である信号cos(wt)を生成する。分周器１３１は、信号sin(wt)をExor回路１３２ａに供給し、信号cos(wt)をExor回路１３２ｂに供給する。
【００４４】
Exor回路１３２ａは、復調回路１１１から入力される信号DATAと信号sin(wt)の排他的論理和（Exor）を反転した信号DATA・sin(wt)を生成し、乗算器１３３ａ−１および１３３ｂ−１に供給する。
【００４５】
Exor回路１３２ｂは、復調回路１１１から入力される信号DATAと信号cos(wt)の排他的論理和を反転した信号DATA・cos(wt)を生成し、乗算器１３３ａ−２および１３３ｂ−２に供給する。
【００４６】
乗算器１３３ａ−１は、信号DATA・sin(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなして、信号DATA・sin(wt)にACT１３６から供給されるパラメータcos_paraを乗算し、乗算した値cos_para・DATA・sin(wt)を示す信号cos_para・DATA・sin(wt)を生成し、加算器１３４ａに供給する。
【００４７】
乗算器１３３ａ−２は、信号DATA・cos(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなして、信号DATA・cos(wt)にACT１３６から供給されるパラメータsin_paraを乗算し、乗算した値sin_para・DATA・cos(wt)を示す信号sin_para・DATA・cos(wt)を生成し、加算器１３４ａに供給する。
【００４８】
乗算器１３３ｂ−１は、信号DATA・sin(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなして、信号DATA・sin(wt)にACT１３６から供給されるパラメータであるsin_paraを乗算し、乗算した値sin_para・DATA・sin(wt)を示す信号sin_para・DATA・sin(wt)を生成し、加算器１３４ｂに供給する。
【００４９】
乗算器１３３ｂ−２は、信号DATA・cos(wt)のHiレベルの信号の値を＋１、Lowレベルの信号の値を−１とみなして、信号DATA・cos(wt)にACT１３６から供給されるパラメータであるcos_paraを乗算し、乗算した値cos_para・DATA・cos(wt)を示す信号cos_para・DATA・cos(wt)を生成し、加算器１３４ｂに供給する。
【００５０】
加算器１３４ａは、値cos_para・DATA・sin(wt)と値sin_para・DATA・cos(wt)を加算し、加算した値Ｖ１１（＝cos_para・DATA・sin(wt)＋sin_para・DATA・cos(wt)）を示す信号Ｖ１１を生成し、LPF１３５ａに供給する。
【００５１】
なお、上述した図１のデジタルPLL１のLPF１４ａに入力される値Ｖ１を展開すると、以下の式（２）となり、値Ｖ１１は、式（２）の最終式のcosΦおよびsinΦをそれぞれcos_paraおよびsin_paraに置き換えた値になる。
【００５２】
Ｖ１＝（DATA・sin(wt＋Φ)）
＝cosΦ・DATA・sin(wt)＋sinΦ・DATA・cos(wt) ・・・（２）
【００５３】
加算器１３４ｂは、値sin_para・DATA・sin(wt)の符号を反転した値と値cos_para・DATA・cos(wt)を加算し、加算した値Ｖ１２（＝−sin_para・DATA・sin(wt)＋cos_para・DATA・cos(wt)）を示す信号Ｖ１２を生成し、LPF１３５ｂに供給する。
【００５４】
なお、上述した図１のデジタルPLL１のLPF１４ｂに入力される信号Ｖ２を展開すると、以下の式（３）となり、値Ｖ１２は、式（３）の最終式のcosΦおよびsinΦをそれぞれcos_paraおよびsin_paraに置き換えた値になる。
【００５５】
Ｖ２＝（DATA・cos(wt＋Φ)）
＝−sinΦ・DATA・sin(wt)＋cosΦ・DATA・cos(wt) ・・・（３）
【００５６】
LPF１３５ａは、値Ｖ１１を累積加算していき、クロック信号f_clkの８クロック分の期間、すなわち、信号DATAの１周期にわたって値Ｖ１１を累積加算した値ΣＶ１１（＝Σ{cos_para・DATA・sin(wt)＋sin_para・DATA・cos(wt)}）を示す信号ΣＶ１１をACT１３６に供給する。信号Ｖ１１を供給した後、LPF１３５ａが保持する値はリセットされ、LPF１３５ａは、再び０から値Ｖ１１を累積加算する。すなわち、LPF１３５ａは、信号DATAの１周期ごとに、１周期分の値Ｖ１１を累積加算し、累積加算した値ΣＶ１１を示す信号ΣＶ１１をACT１３６に供給する。
【００５７】
同様に、LPF１３５ｂは、信号DATAの１周期ごとに、１周期分の値Ｖ１２を累積加算し、累積加算した値ΣＶ１２を示す信号ΣＶ１２をACT１３６に供給する。
【００５８】
なお、値ΣＶ１１は、信号DATAの１周期において、仮想の制御角Φだけ信号sin(wt)を移相させた仮想の信号sin(wt＋Φ)と信号DATAとの位相を比較した結果を示す。例えば、値ΣＶ１１は、信号DATAのデューティ比が５０％である場合、信号sin(wt＋Φ)と信号DATAとの位相が一致する場合、最大となり、信号sin(wt＋Φ)と信号DATAとの位相がπ／２だけ異なる場合、０となり、信号sin(wt＋Φ)と信号DATAとの位相がπだけ異なる場合、最小となる。
【００５９】
また、値ΣＶ１２は、信号DATAの１周期において、仮想の制御角Φだけ信号cos(wt)を移相させた仮想の信号cos(wt＋Φ)と信号DATAとの位相を比較した結果を示す。例えば、値ΣＶ１２は、信号DATAのデューティ比が５０％である場合、信号cos(wt＋Φ)と信号DATAとの位相が一致する場合、最大となり、信号cos(wt＋Φ)と信号DATAとの位相がπ／２だけ異なる場合、０となり、信号cos(wt＋Φ)と信号DATAとの位相がπだけ異なる場合、最小となる。
【００６０】
ACT１３６は、信号ΣＶ１１および信号ΣＶ１２に基づいて、cos_paraおよびsin_paraの値を制御する。ACT１３６は、制御したcos_paraの値を示す信号を乗算器１３３ａ−１および１３３ｂ−２に供給し、制御したsin_paraの値を示す信号を乗算器１３３ａ−２および１３３ｂ−１に供給する。また、ACT１３６は、信号ΣＶ１１および信号ΣＶ１２に基づいて、信号DATAからデータを読み出すタイミングを示すタイミング信号を生成し、CPU１１３に供給する。
【００６１】
なお、図５のデジタルPLL１１２ａにおいては、加算器１３４ａ，１３４ｂ、および、LPF１３５ａ，１３５ｂは線形演算を行うので、加算器１３４ａとLPF１３５ａ、および、加算器１３４ｂとLPF１３５ｂの位置を入れ替えることが可能である。図６のデジタルPLL１１２ｂは、図５のデジタルPLL１１２ａにおける加算器１３４ａとLPF１３５ａ、および、加算器１３４ｂとLPF１３５ｂの位置を入れ替えることにより構成される。
【００６２】
図６のデジタルPLL１１２ｂは、分周器１３１、Exor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、ACT１３６、LPF１６１ａ−１乃至１６１ｂ−２、および、加算器１６２ａ，１６２ｂにより構成される。なお、図中、図５と対応する部分については同じ符号を付してあり、処理が同じ部分に関しては、その説明は繰り返しになるので省略する。
【００６３】
LPF１６１ａ−１は、値cos_para・DATA・sin(wt)を累積加算していき、クロック信号f_clkの８クロック分の期間、すなわち、信号DATAの１周期にわたって値cos_para・DATA・sin(wt)を累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。信号Σ{cos_para・DATA・sin(wt)}を供給した後、LPF１６１ａ−１が保持する値はリセットされ、LPF１６１ａ−１は、再び０から値cos_para・DATA・sin(wt)を累積加算する。すなわち、LPF１６１ａ−１は、信号DATAの１周期ごとに、１周期分の値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。
【００６４】
同様に、LPF１６１ａ−２は、信号DATAの１周期ごとに、１周期分の値sin_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・cos(wt)}を示す信号Σ{sin_para・DATA・cos(wt)}を加算器１６２ａに供給する。また、同様に、LPF１６１ｂ−１は、信号DATAの１周期ごとに、１周期分の値sin_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・sin(wt)}を示す信号Σ{sin_para・DATA・sin(wt)}を加算器１６２ｂに供給する。さらに、同様に、LPF１６１ｂ−２は、信号DATAの１周期ごとに、１周期分の値cos_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・cos(wt)}を示す信号Σ{cos_para・DATA・cos(wt)}を加算器１６２ｂに供給する。
【００６５】
加算器１６２ａは、信号DATAの１周期ごとに、値Σ{cos_para・DATA・sin(wt)}と値Σ{sin_para・DATA・cos(wt)}を加算し、加算した値Ｖ１１（＝Σ{cos_para・DATA・sin(wt)＋sin_para・DATA・cos(wt)}）を示す信号ΣＶ１１を生成し、ACT１３６に供給する。
【００６６】
加算器１６２ｂは、信号DATAの１周期ごとに、値Σ{sin_para・DATA・sin(wt)}の符号を反転した値と値Σ{cos_para・DATA・cos(wt)}を加算し、加算した値Ｖ１２（＝Σ{−sin_para・DATA・sin(wt)＋cos_para・DATA・cos(wt)}）を示す信号ΣＶ１２を生成し、ACT１３６に供給する。
【００６７】
図７は、図５および図６のACT１３６の機能的構成を示すブロック図である。ACT１３６は、制御方向設定部１８１、仮想制御角制御部１８２、パラメータ制御部１８３、および、読み出しタイミング制御部１８４を含むように構成される。
【００６８】
制御方向設定部１８１は、図８に示される表を用いて、信号ΣＶ１１により示される値ΣＶ１１、および、信号ΣＶ１２により示される値ΣＶ１２に基づいて、仮想の制御角Φを制御する方向を設定する。具体的には、図８に示される表に基づいて、値ΣＶ１１と値ΣＶ１２の符号が同じである場合、制御方向は＋方向に設定され、値ΣＶ１１と値ΣＶ１２の符号が異なる場合、または、値ΣＶ１１が０であり、かつ、値ΣＶ１２が０でない場合、制御方向は−方向に設定され、値ΣＶ１１に関わらず、値ΣＶ１２が０である場合、制御方向は０、すなわち、制御角Φを変更しないように設定される。すなわち、制御方向設定部１８１は、値ΣＶ１２が０になるように、制御角Φの制御方向を設定する。制御方向設定部１８１は、設定した制御方向を仮想制御角制御部１８２に通知する。
【００６９】
仮想制御角制御部１８２は、制御方向設定部１８１により設定された制御方向に基づいて、仮想の制御角Φを制御する。具体的には、仮想制御角制御部１８２は、制御方向が＋方向に設定された場合、Φｎの値を１つインクリメントする。すなわち、仮想の制御角ΦがΔΦだけ大きくされ、仮想の信号sin(wt＋Φ)の位相がΔΦだけ遅らされる。また、仮想制御角制御部１８２は、制御方向が−方向に設定された場合、Φｎの値を１つデクリメントする。すなわち、仮想の制御角ΦがΔΦだけ小さくされ、仮想の信号sin(wt＋Φ)の位相がΔΦだけ進められる。さらに、仮想制御角制御部１８２は、制御方向が０に設定された場合、Φｎの値を変更しない。すなわち、信号DATAと仮想の信号sin(wt＋Φ)の位相が同期した状態であると判定され、制御角Φは変更されない。仮想制御角制御部１８２は、制御したΦｎの値をパラメータ制御部１８３および読み出しタイミング制御部１８４に通知する。
【００７０】
パラメータ制御部１８３は、図９に示される表を用いて、Φｎの値に基づいて、すなわち、仮想の制御角Φに基づいて、cos_paraおよびsin_paraの値を制御する。図９に示されるように、cos_paraの値は、制御角Φの余弦であるcosΦに対応するように、Φｎ＝０すなわち制御角Φ＝０において最大となり、Φｎ＝０乃至１６すなわち制御角Φ＝０乃至πの区間で単調減少するとともに、Φｎ＝８すなわち制御角Φ＝π／２において０となり、Φｎ＝１６すなわち制御角Φ＝πにおいて最小となり、Φｎ＝１６、１７、・・・、３１、０すなわち制御角Φ＝π乃至２π（０）の区間で単調増加するとともに、Φｎ＝２４すなわち制御角Φ＝３π／２において０となる。
【００７１】
また、sin_paraの値は、制御角Φの正弦であるsinΦに対応するように、Φｎ＝０すなわち制御角Φ＝０において０となり、Φｎ＝０乃至８すなわち制御角Φ＝０乃至π／２の区間で単調増加し、Φｎ＝８すなわち制御角Φ＝π／２において最大となり、Φｎ＝８乃至２４すなわち制御角Φ＝π／２乃至３π／２の区間で単調減少し、Φｎ＝１６すなわち制御角Φ＝πにおいて０となり、Φｎ＝２４すなわち制御角Φ＝３π／２において最小となり、Φｎ＝２４、２５、・・・、３１、０、すなわち制御角Φ＝３π／２乃至２π（０）の区間で単調増加する。
【００７２】
パラメータ制御部１８３は、制御したcos_paraの値を示す信号を乗算器１３３ａ−１および１３３ｂ−２に供給し、制御したsin_paraの値を示す信号を乗算器１３３ａ−２および１３３ｂ−１に供給する。
【００７３】
読み出しタイミング制御部１８４は、図１０に示される表を用いて、Φｎの値、すなわち、仮想の制御角Φに基づいて、CPU１１３が信号DATAからデータを読み出すタイミングを制御する。具体的には、読み出しタイミング制御部１８４は、図１０に示される表に基づいて、信号DATAからデータを読み出すタイミングを、Φｎの値が１乃至４である場合、すなわち、制御角Φが１×ΔΦ乃至４×ΔΦの範囲である場合、クロック信号f_clkのクロックカウンタ（以下、単にクロックカウンタとも称する）が０のタイミングに設定し、Φｎの値が５乃至８である場合、すなわち、制御角Φが５×ΔΦ乃至８×ΔΦの範囲である場合、クロックカウンタが１のタイミングに設定し、Φｎの値が９乃至１２である場合、すなわち、制御角Φが９×ΔΦ乃至１２×ΔΦの範囲である場合、クロックカウンタが２のタイミングに設定し、Φｎの値が１３乃至１６である場合、すなわち、制御角Φが１３×ΔΦ乃至１６×ΔΦの範囲である場合、クロックカウンタが３のタイミングに設定し、Φｎの値が１７乃至２０である場合、すなわち、制御角Φが１７×ΔΦ乃至２０×ΔΦの範囲である場合、クロックカウンタが４のタイミングに設定し、Φｎの値が２１乃至２４である場合、すなわち、制御角Φが２１×ΔΦ乃至２４×ΔΦの範囲である場合、クロックカウンタが５のタイミングに設定し、Φｎの値が２５乃至２８である場合、すなわち、制御角Φが２５×ΔΦ乃至２８×ΔΦの範囲である場合、クロックカウンタが６のタイミングに設定し、Φｎの値が２９、３０、３１、または、０である場合、すなわち、制御角Φが２９×ΔΦ乃至３１×ΔΦの範囲または０である場合、クロックカウンタが７のタイミングに設定する。
【００７４】
すなわち、信号DATAのデューティ比が５０％である場合、信号DATAの位相に応じて、信号DATAの各ビットの前半のほぼ中央の値が読み出されるように制御される。
【００７５】
読み出しタイミング制御部１８４は、設定したクロックカウンタの値を示すタイミング信号をCPU１１３に供給する。
【００７６】
なお、クロック信号f_clkのクロックカウンタは、０乃至７の値を繰り返すものとする。
【００７７】
次に、図１１および図１２を参照して、デジタルPLL１１２の処理の詳細について説明する。なお、以下、説明を簡単にするために、主に図６のデジタルPLL１１２ｂの処理について説明する。
【００７８】
なお、以下、図１１に示されるように、sin(wt)よりπ／２だけ位相が遅れ、cos(wt)と同じ位相であるタイミングで、信号DATAがデジタルPLL１１２ｂに入力された場合について考える。また、以下、信号DATAがデジタルPLL１１２ｂに入力されたときのΦｎの値を１とする。すなわち、仮想の制御角Φ＝１×ΔΦであり、仮想の信号sin(wt＋Φ)の位相がwt＋1×ΔΦのときに、信号DATAが入力された場合について考える。さらに、Φｎ＝１であるので、パラメータ制御部１８３により、上述した図９に示される表に基づいて、cos_paraの値が７、および、sin_paraの値が１に制御されているものとする。
【００７９】
まず、信号DATAの１ビット目のデジタルPLL１１２ｂの処理について説明する。
【００８０】
１ビット目の処理において、Exor回路１３２ａから出力される信号DATA・sin(wt)は、クロックカウンタが０から１の期間においてHiとなり、２から３の期間でLowとなり、４から５の期間でHiとなり、６から７の期間でLowとなる。
【００８１】
また、Exor回路１３２ｂから出力される信号DATA・cos(wt)は、クロックカウンタが０から７の全ての期間においてHiとなる。
【００８２】
従って、乗算器１３３ａ−１から出力される信号cos_para・DATA・sin(wt)の値は、クロックカウンタが０から１の期間において７となり、２から３の期間で−７となり、４から５の期間で７となり、６から７の期間で−７となる。よって、クロックカウンタが７の時点でLPF１６１ａ−１から出力される信号Σ{cos_para・DATA・sin(wt)}の値は、０となる。
【００８３】
また、乗算器１３３ａ−２から出力される信号sin_para・DATA・cos(wt)の値は、クロックカウンタが０から７の全ての期間において１となる。よって、クロックカウンタが７の時点でLPF１６１ａ−２から出力される信号Σ{sin_para・DATA・cos(wt)}の値は、８となる。
【００８４】
また、乗算器１３３ｂ−１から出力される信号sin_para・DATA・sin(wt)の値は、クロックカウンタが０から１の期間において１となり、２から３の期間で−１となり、４から５の期間で１となり、６から７の期間で−１となる。よって、クロックカウンタが７の時点でLPF１６１ｂ−１から出力される信号Σ{sin_para・DATA・sin(wt)}の値は、０となる。
【００８５】
また、乗算器１３３ｂ−２から出力される信号cos_para・DATA・cos(wt)の値は、クロックカウンタが０から７の全ての期間において７となる。よって、クロックカウンタが７の時点でLPF１６１ｂ−２から出力される信号Σ{cos_para・DATA・cos(wt)}の値は、５６となる。
【００８６】
さらに、クロックカウンタが７の時点で、信号Σ{cos_para・DATA・sin(wt)}の値が０、かつ、信号Σ{sin_para・DATA・cos(wt)}の値が８なので、加算器１６２ａから出力される信号ΣＶ１１の値は８となる。
【００８７】
また、クロックカウンタが７の時点で、信号Σ{sin_para・DATA・sin(wt)}の値が０、かつ、信号Σ{cos_para・DATA・cos(wt)}の値が５６なので、加算器１６２ａから出力される信号ΣＶ１１の値は５６となる。
【００８８】
従って、制御方向設定部１８１は、図８に示される表を用いて、信号ΣＶ１１と信号ΣＶ１２の符号に基づいて、制御方向を＋方向に設定する。
【００８９】
仮想制御角制御部１８２は、制御方向が＋方向に設定されたので、Φｎの値を１から２にインクリメントする。
【００９０】
パラメータ制御部１８３は、Φｎの値が２に変更されたのに伴い、図９に示される表に基づいて、信号cos_paraの値を６に、信号sin_paraの値を２に制御する。
【００９１】
読み出しタイミング制御部１８４は、Φｎの値が２に変更されたのに伴い、図１０に示される表に基づいて、信号DATAからデータを読み出すクロックカウンタの値を７に設定したタイミング信号を生成し、CPU１１３に供給する。すなわち、読み出しタイミング制御部１８４は、信号DATAの次のビット、いまの場合２ビット目において、クロック信号f_clkのクロックカウンタが７の時点で、CPU１１３が信号DATAかデータを読み出すように制御する。
【００９２】
LPF１６１ａ−１乃至１６１ｂ−２は、クロックカウンタが７の時点で、保持している値をリセットする。
【００９３】
信号DATAの２ビット目においても、同様の処理が行われ、クロックカウンタが７の時点で、値Σ{cos_para・DATA・sin(wt)}が０、値Σ{sin_para・DATA・cos(wt)}が１６、値Σ{sin_para・DATA・sin(wt)}が０、値Σ{cos_para・DATA・cos(wt)}が４８となり、値ΣＶ１１が８、値ΣＶ１２が４８となる。
【００９４】
従って、図８に示される表に基づいて、制御方向が＋方向に設定され、図１０に示される表に基づいて、Φｎの値が２から３にインクリメントされ、図９に示される表に基づいて、cos_paraの値が５、かつ、sin_paraの値が３に制御され、信号DATAからデータを読み出すクロックカウンタの値が０に制御される。
【００９５】
以降、同様の処理が繰り返され、図１１および図１２に示されるように、信号DATAの７ビット目の処理において、Φｎの値が８、cos_paraの値が０、sin_paraの値が８に設定され、８ビット目の処理において、値Σ{cos_para・DATA・sin(wt)}が０、値Σ{sin_para・DATA・cos(wt)}が６４、値Σ{sin_para・DATA・sin(wt)}が０、値Σ{cos_para・DATA・cos(wt)}が０となり、値ΣＶ１１の値が６４、値ΣＶ１２が０となる。
【００９６】
従って、図８に示される表に基づいて、制御方向が０に設定される。すなわち、信号DATAと仮想の信号sin(wt＋Φ)の位相が同期したと判定され、すなわち、デジタルPLL１１２ｂによる位相の制御が収束したと判定され、仮想の制御角Φが８×ΔΦにロックされる。また、cos_paraの値が０、かつ、sin_paraの値が８にロックされ、信号DATAからデータを読み出すクロックカウンタの値が１にロックされる。
【００９７】
このように、デジタルPLL１１２ｂは、図１のデジタルPLL１と同じクロック周波数のクロック信号f_clkを用いて、すなわち、クロック周波数を上げることなく、位相の分解能を向上させ、データの受信精度を向上させることができる。換言すれば、クロック周波数を上げることなく、より正確に元のデータを復元することができる。従って、クロック周波数を上げることなく、通信品質を向上させたり、通信品質を保ったままより高い転送レートに対応することができる。
【００９８】
なお、以上では、デジタルPLL１１２ｂの処理について説明したが、デジタルPLL１１２ａについても、デジタルPLL１１２ｂと同様の処理により、cos_paraおよびsin_paraの値を制御することにより、制御角Φが仮想的に制御され、仮想の制御角Φに合わせて、信号DATAからデータを読み出すタイミングが制御される。
【００９９】
なお、デジタルPLL１１２において、信号sin(wt)および信号cos(wt)に対して、信号DATAが入力されるタイミングは、図１３乃至図２０の全部で８パターンある。
【０１００】
図１３に示されるパターン１は、信号sin(wt)より位相がπ／２だけ遅れ、信号cos(wt)と同じ位相で、信号DATAがデジタルPLL１１２に入力されるパターンである。これは、上述した図１１および図１２と同じパターンである。パターン１において、Exor回路１３２aから出力される信号DATA・sin(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなし、Exor回路１３２ｂから出力される信号DATA・cos(wt)のHiレベルの値を＋１、Lowレベルの値を−１とみなした場合、信号DATAの１周期分わたって信号DATA・sin(wt)を加算した値Σ{DATA・sin(wt)}は０となり、信号DATAの１周期分にわたって信号DATA・sin(wt)を加算した値Σ{DATA・cos(wt)}は８となる。また、パターン１に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は８または２４に収束する。
【０１０１】
図１４に示されるパターン２は、信号sin(wt)より位相が３π／４だけ遅れ、信号cos(wt)より位相がπ／４だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン２において、値Σ{DATA・sin(wt)}は−４となり、値Σ{DATA・cos(wt)}は４となる。また、パターン２に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの初期値に応じて、Φｎの値は１２または２８に収束する。
【０１０２】
図１５に示されるパターン３は、信号sin(wt)より位相がπだけ遅れ、信号cos(wt)より位相がπ／２だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン３において、値Σ{DATA・sin(wt)}は−８となり、値Σ{DATA・cos(wt)}は０となる。また、パターン３に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は０または１６に収束する。
【０１０３】
図１６に示されるパターン４は、信号sin(wt)より位相が５π／４だけ遅れ、信号cos(wt)より位相が３π／４だけ遅れて、信号DATAがデジタルPLL１１２ｂに入力されるパターンである。パターン４において、値Σ{DATA・sin(wt)}は−４となり、値Σ{DATA・cos(wt)}は４となる。また、パターン４に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は４または２０に収束する。
【０１０４】
図１７に示されるパターン５は、信号sin(wt)より位相が３π／２だけ遅れ、信号cos(wt)より位相がπだけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン５において、値Σ{DATA・sin(wt)}は０となり、値Σ{DATA・cos(wt)}は８となる。また、パターン５に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は８または２４に収束する。
【０１０５】
図１８に示されるパターン６は、信号sin(wt)より位相が７π／４だけ遅れ、信号cos(wt)より位相が５π／４だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン６において、値Σ{DATA・sin(wt)}は４となり、値Σ{DATA・cos(wt)}は−４となる。また、パターン６に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は１２または２８に収束する。
【０１０６】
図１９に示されるパターン７は、信号sin(wt)と同じ位相で、信号cos(wt)より位相が３π／２だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン７において、値Σ{DATA・sin(wt)}は８となり、値Σ{DATA・cos(wt)}は０となる。また、パターン７に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は０または１６に収束する。
【０１０７】
図２０に示されるパターン８は、信号sin(wt)より位相がπ／４だけ遅れ、信号cos(wt)より位相が７π／４だけ遅れて、信号DATAがデジタルPLL１１２に入力されるパターンである。パターン８において、値Σ{DATA・sin(wt)}は４となり、値Σ{DATA・cos(wt)}は４となる。また、パターン８に示されるタイミングで信号DATAが入力された場合、信号DATAの入力が開始されたときのΦｎの値に応じて、Φｎの値は４または２０に収束する。
【０１０８】
以下、デジタルPLL１１２の他の実施の形態について説明する。
【０１０９】
通常、信号DATAにおいては、有効なデータの前に所定のパターンのプリアンブルが付加される。デジタルPLL１１２は、プリアンブルの期間中に上述した処理を行い、仮想の制御角Φをロックする。ロック後は、デジタルPLL１１２による位相の制御、すなわち、仮想の制御角Φの制御を必要最低限に抑えるようにすることが望ましい。
【０１１０】
しかしながら、上述した処理では、信号DATAのデューティ比が５０％から変化した場合、不必要に位相の制御が行われてしまう場合が想定される。
【０１１１】
例えば、Φｎの値が２８に収束し、仮想の制御角Φ＝２８×ΔΦにロックされた後、図２１に示されるように、信号DATAのｎビット目、ｎ＋１ビット目においてデューティ比が５０％から大きく変化した場合について考える。
【０１１２】
この場合、信号DATAのｎビット目において、値ΣＶ１１が０となり、値ΣＶ１２が−１６となり、制御方向が−方向に設定され、Φｎの値が２８から２７にデクリメントされる。また、信号DATAのｎ＋１ビット目において、値ΣＶ１１が−４となり、値ΣＶ１２が１６となり、制御方向が−方向に設定され、Φｎの値が２７から２６にデクリメントされる。すなわち、仮想の制御角Φが一旦ロックされた後、デューティ比の変動により、制御方向が連続して同じ方向に設定され、仮想の制御角Φがロックされていた値から離れていくことにより、信号DATAから正確に変調前のデータを復元できなくなる可能性が生じる。
【０１１３】
この現象を防止するために、例えば、信号DATAの１／２周期ごとに制御方向を求め、信号DATAの１周期ごとに、求めた２つの制御方向に基づいて、最終的な制御方向を決定するようにしてもよい。ここで、図２１を参照して、この対策を施した場合のデジタルPLL１１２ｂの処理について説明する。
【０１１４】
この対策を施した場合、LPF１６１ａ−１は、値cos_para・DATA・sin(wt)を累積加算していき、クロック信号f_clkの４クロック分の期間、すなわち、信号DATAの１／２周期にわたって値cos_para・DATA・sin(wt)を累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。信号Σ{cos_para・DATA・sin(wt)}を供給した後、LPF１６１ａ−１が保持する値はリセットされ、LPF１６１ａ−１は、再び０から値cos_para・DATA・sin(wt)を累積加算する。すなわち、LPF１６１ａ−１は、信号DATAの１／２周期ごとに、１／２周期分の値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。
【０１１５】
同様に、LPF１６１ａ−２は、信号DATAの１／２周期ごとに、１／２周期分の値sin_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・cos(wt)}を示す信号Σ{sin_para・DATA・cos(wt)}を加算器１６２ａに供給する。また、LPF１６１ｂ−１は、信号DATAの１／２周期ごとに、１／２周期分の値sin_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・sin(wt)}を示す信号Σ{sin_para・DATA・sin(wt)}を加算器１６２ｂに供給する。さらに、LPF１６１ｂ−２は、信号DATAの１／２周期ごとに、１／２周期分の値cos_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・cos(wt)}を示す信号Σ{cos_para・DATA・cos(wt)}を加算器１６２ｂに供給する。
【０１１６】
加算器１６２ａは、信号DATAの１／２周期ごとに、値Σ{cos_para・DATA・sin(wt)}と値Σ{sin_para・DATA・cos(wt)}を加算し、加算した値Ｖ１１（＝Σ{cos_para・DATA・sin(wt)＋sin_para・DATA・cos(wt)}）を示す信号ΣＶ１１を生成し、ACT１３６に供給する。
【０１１７】
加算器１６２ｂは、信号DATAの１／２周期ごとに、値Σ{sin_para・DATA・sin(wt)}の符号を反転した値と値Σ{cos_para・DATA・cos(wt)}を加算し、加算した値Ｖ１２（＝Σ{−sin_para・DATA・sin(wt)＋cos_para・DATA・cos(wt)}）を示す信号ΣＶ１２を生成し、ACT１３６に供給する。
【０１１８】
制御方向設定部１８１は、信号DATAの１／２周期ごとに、上述した図８に示される表を用いて、値ΣＶ１１および値ΣＶ１２の符号に基づいて、制御方向を求め、信号DATAの１周期ごとに、求めた制御方向の多数決をとり、多数決の結果に基づいて、制御方向を決定する。より具体的には、制御方向設定部１８１は、クロックカウンタが０乃至３の期間（以下、前半とも称する）における制御方向とクロックカウンタが４乃至７の期間（以下、後半とも称する）の制御方向とを求め、求めた２つの制御方向において、＋方向が多い場合、制御方向を＋方向に決定し、−方向が多い場合、制御方向を−方向に決定し、＋方向と−方向の数が同じ場合、制御方向を０に決定する。制御方向設定部１８１は、決定した制御方向を仮想制御角制御部１８２に通知する。
【０１１９】
なお、デジタルPLL１１２ｂのその他の部分は、上述した処理と同様の処理を行う。
【０１２０】
例えば、図２２に示されるように、図２１と同じ条件で信号DATAが入力された場合、信号DATAのｎビット目の前半において、値ΣＶ１１は−１６となり、値ΣＶ１２は０となる。従って、図８に示される表に基づいて、信号DATAのｎビット目の前半の制御方向は０となる。また、信号DATAのｎビット目の後半において、値ΣＶ１１は１６となり、値ΣＶ１２は−１６となる。従って、図８に示される表に基づいて、信号DATAのｎビット目の後半における制御方向は−方向となる。
【０１２１】
従って、信号DATAのｎビット目において、前半の制御方向が０、かつ、後半の制御方向が−方向となり、−方向の方が＋方向より多いので、最終的に制御方向は−方向に決定される。これにより、Φｎの値は２８から２７にデクリメントされ、cos_paraの値は３に制御され、sin_paraの値は−５に制御される。
【０１２２】
また、次の信号DATAのｎ＋１ビット目の前半において、値ΣＶ１１は１６となり、値ΣＶ１２は４となる。従って、図８に示される表に基づいて、信号DATAのｎ＋１ビット目の前半の制御方向は＋方向となる。また、信号DATAのｎ＋１ビット目の後半において、値ΣＶ１１は−２０となり、値ΣＶ１２は１２となる。従って、図８に示される表に基づいて、信号DATAのｎ＋１ビット目の後半における制御方向は−方向となる。
【０１２３】
従って、信号DATAのｎ＋１ビット目において、前半の制御方向が＋方向、かつ、後半の制御方向が−方向となり、＋方向と−方向が同数となるので、最終的に制御方向は０に決定される。よって、Φｎの値、cos_paraおよびsin_paraの値は変更されない。
【０１２４】
このようにして、仮想の制御角Φの制御が必要以上に行われることが防止される。
【０１２５】
ただし、１／２周期ごとの制御方向の多数決により制御方向を決定するようにした場合、例えば、信号DATAのプリアンブルの部分において、信号DATAと仮想の信号sin(wt＋Φ)との位相が合っていないのに、Φｎの制御、すなわち、仮想の制御角Φの制御が行われなくなる可能性がある。
【０１２６】
例えば、Φｎ＝５の場合に、図２３に示される信号DATAのｎビット目がデジタルPLL１１２ｂに入力された場合、信号DATAのｎビット目の前半において、ΣＶ１１の値が４、ΣＶ１２の値が１６となり、信号DATAのｎビット目の後半において、ΣＶ１１の値が−１２、ΣＶ１２の値が２０となる。その結果、信号DATAのｎビット目において、前半の制御方向が＋方向、かつ、後半の制御方向が−方向となり、−方向と＋方向が同数となり、信号DATAと仮想の信号sin(wt＋Φ)の位相が合っていないにも関わらず、Φｎの制御が行われないようになる。
【０１２７】
この現象を防止するために、例えば、前半と後半の制御方向が逆方向になった場合、強制的に制御方向を＋方向または−方向に決定するようにしてもよい。
【０１２８】
ところで、LPF１６１ａ−１乃至LPF１６１ｂ−２を、フリップフロップを用いて構成した場合、累積加算値を保持する内部レジスタをリセットしたとき、リセットした次のクロックカウンタにおいて内部レジスタの値が０になってしまい、正確な累積加算値を得られない場合がある。
【０１２９】
例えば、LPF１６１ａ−１が、信号DATAの１／２周期ごとに、値cos_para・DATA・sin(wt)を累積加算する場合、図２４に示されるように、値cos_para・DATA・sin(wt)が、クロックカウンタ０から７までの間に、１、１、−１、−１、１、１、−１、−１と変化するとき、LPF１６１ａ−１の内部レジスタの値Σ{cos_para・DATA・sin(wt)}は、図内の枠線Ｆ１内に示されるように、クロックカウンタが３のときに０となり、クロックカウンタが７のときに、０とならなければいけない。しかしながら、図内の枠線Ｆ２内に示されるように、クロックカウンタが３のときに、LPF１６１ａ−１の内部レジスタをリセットした場合、クロックカウンタが４のときに、LPF１６１ａ−１の内部レジスタの値Σ{cos_para・DATA・sin(wt)}が０になり、クロックカウンタが７のときの内部レジスタの値Σ{cos_para・DATA・sin(wt)}が−１となり、不正確な値となる場合がある。
【０１３０】
図２５は、この現象を防止するようにしたデジタルPLL１１２の実施の形態を示す回路図である。なお、上述したデジタルPLL１１２ａおよびデジタルPLL１１２ｂと区別するために、図２５のデジタルPLL１１２をデジタルPLL１１２ｃと称する。
【０１３１】
図２５のデジタルPLL１１２ｃは、分周器１３１、Exor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、ACT１３６、加算器１６２ａ，１６２ｂ、LPF３１１ａ−１乃至３１１ｂ−４、および、スイッチ３１２ａ−１乃至３１２ｂ−４により構成される。なお、図中、図６と対応する部分については同じ符号を付してあり、処理が同じ部分に関しては、その説明は繰り返しになるので省略する。
【０１３２】
LPF３１１ａ−１は、クロックカウンタの値が０乃至３のときに、値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を、スイッチ３１２ａ−１を介して、加算器１６２ａに供給する。LPF３１１ａ−１は、クロックカウンタが４になった時点で、図示せぬ内部レジスタに保持している累積加算値をリセットし、クロックカウンタの値が４乃至７のときに、内部レジスタの値を０に保つ。すなわち、LPF３１１ａ−１は、１回置きに信号DATAの１／２周期にわたって値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。
【０１３３】
同様に、LPF３１１ａ−２は、クロックカウンタの値が０乃至３のときに、値sin_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・cos(wt)}を示す信号Σ{sin_para・DATA・cos(wt)}を、スイッチ３１２ａ−２を介して、加算器１６２ａに供給し、クロックカウンタの値が４乃至７のときに、内部レジスタの値を０に保つ。
【０１３４】
一方、LPF３１１ａ−３は、クロックカウンタの値が４乃至７のときに、値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を、スイッチ３１２ａ−３を介して、加算器１６２ａに供給する。LPF３１１ａ−３は、クロックカウンタが０になった時点で、図示せぬ内部レジスタに保持している加算値をリセットし、クロックカウンタの値が０乃至３のときに、内部レジスタの値を０に保つ。すなわち、LPF３１１ａ−３は、LPF３１１ａ−１と交互になるように１回置きに信号DATAの１／２周期にわたって値cos_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・sin(wt)}を示す信号Σ{cos_para・DATA・sin(wt)}を加算器１６２ａに供給する。
【０１３５】
同様に、LPF３１１ａ−４は、クロックカウンタの値が４乃至７のときに、値sin_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・cos(wt)}を示す信号Σ{sin_para・DATA・cos(wt)}を、スイッチ３１２ａ−４を介して、加算器１６２ａに供給し、クロックカウンタの値が０乃至３のときに、内部レジスタの値を０に保つ。
【０１３６】
また、LPF３１１ｂ−１は、クロックカウンタの値が０乃至３のときに、値sin_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・sin(wt)}を示す信号Σ{sin_para・DATA・sin(wt)}を、スイッチ３１２ｂ−１を介して、加算器１６２ｂに供給し、クロックカウンタの値が４乃至７のときに、内部レジスタの値を０に保つ。
【０１３７】
同様に、LPF３１１ｂ−２は、クロックカウンタの値が０乃至３のときに、値cos_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・cos(wt)}を示す信号Σ{cos_para・DATA・cos(wt)}を、スイッチ３１２ｂ−２を介して、加算器１６２ｂに供給し、クロックカウンタの値が４乃至７のときに、内部レジスタの値を０に保つ。
【０１３８】
さらに、LPF３１１ｂ−３は、クロックカウンタの値が４乃至７のときに、値sin_para・DATA・sin(wt)を累積加算し、累積加算した値Σ{sin_para・DATA・sin(wt)}を示す信号Σ{sin_para・DATA・sin(wt)}を、スイッチ３１２ｂ−３を介して、加算器１６２ｂに供給し、クロックカウンタの値が０乃至３のときに、内部レジスタの値を０に保つ。
【０１３９】
同様に、LPF３１１ｂ−４は、クロックカウンタの値が４乃至７のときに、値cos_para・DATA・cos(wt)を累積加算し、累積加算した値Σ{cos_para・DATA・cos(wt)}を示す信号Σ{cos_para・DATA・cos(wt)}を、スイッチ３１２ｂ−４を介して、加算器１６２ｂに供給し、クロックカウンタの値が０乃至３のときに、内部レジスタの値を０に保つ。
【０１４０】
すなわち、LPF３１１ａ−１，３１１ａ−２，３１１ｂ−１および３１１ｂ−２は、同じタイミングで１／２周期置きに累積換算値を算出し、LPF３１１ａ−３，３１１ａ−３，３１１ｂ−３および３１１ｂ−４は、LPF３１１ａ−１，３１１ａ−２，３１１ｂ−１および３１１ｂ−２と交互になるように、同じタイミングで１／２周期置きに累積換算値を算出する。
【０１４１】
スイッチ３１２ａ−１、３１２ａ−２、３１２ｂ−１、および、３１２ｂ−２は、クロックカウンタが３のときオンになり、それ以外の期間においてはオフとなる。
【０１４２】
スイッチ３１２ａ−３、３１２ａ−４、３１２ｂ−３、および、３１２ｂ−４は、クロックカウンタが７のときオンになり、それ以外の期間においてはオフとなる。
【０１４３】
加算器１６２ａは、クロックカウンタが３のとき、スイッチ３１２ａ−１を介して、LPF３１１ａ−１から供給される信号Σ{cos_para・DATA・sin(wt)}の値と、スイッチ３１２ａ−２を介して、LPF３１１ａ−２から供給される信号Σ{sin_para・DATA・cos(wt)}の値とを加算し、加算した値ΣＶ１１を示す信号ΣＶ１１を制御方向設定部１８１に供給する。また、加算器１６２ａは、クロックカウンタが７のとき、スイッチ３１２ａ−３を介して、LPF３１１ａ−３から供給される信号Σ{cos_para・DATA・sin(wt)}の値と、スイッチ３１２ａ−４を介して、LPF３１１ａ−４から供給される信号Σ{sin_para・DATA・cos(wt)}の値とを加算し、加算した値ΣＶ１１を示す信号ΣＶ１１を制御方向設定部１８１に供給する。
【０１４４】
加算器１６２ｂは、クロックカウンタが３のとき、スイッチ３１２ｂ−１を介して、LPF３１１ｂ−１から供給される信号Σ{sin_para・DATA・sin(wt)}の値の符号を反転した値と、スイッチ３１２ｂ−２を介して、LPF３１１ｂ−２から供給される信号Σ{cos_para・DATA・cos(wt)}の値とを加算し、加算した値ΣＶ１２を示す信号ΣＶ１２を制御方向設定部１８１に供給する。また、加算器１６２ｂは、クロックカウンタが７のとき、スイッチ３１２ｂ−３を介して、LPF３１１ｂ−３から供給される信号Σ{sin_para・DATA・sin(wt)}の値の符号を反転した値と、スイッチ３１２ｂ−４を介して、LPF３１１ｂ−４から供給される信号Σ{cos_para・DATA・cos(wt)}の値とを加算し、加算した値ΣＶ１２を示す信号ΣＶ１２を制御方向設定部１８１に供給する。
【０１４５】
ここで、図２６を参照して、図２４と同じ条件で信号DATAが入力された場合のデジタルPLL１１２ｃの処理について説明する。なお、図内の枠線Ｆ１１に囲まれた部分は、図２４の枠線Ｆ１に囲まれた部分と同じであり、値cos_para・DATA・sin(wt)および値Σ{cos_para・DATA・sin(wt)}の正しい値を示している。
【０１４６】
LPF３１１ａ−１は、図内の枠線Ｆ１２に囲まれた部分に示されるように、クロックカウンタが０乃至３の期間において、乗算器１３３ａ−１から供給される値cos_para・DATA・sin(wt)を累積加算し、クロックカウンタが３のとき、内部レジスタの値Σ{cos_para・DATA・sin(wt)}が０となる。そして、クロックカウンタが３のとき、スイッチ３１２ａ−１がオンになり、LPF３１１ａ−１は、スイッチ３１２ａ−１を介して、内部レジスタの値を示す信号Σ{sin_para・DATA・cos(wt)}を加算器１６２ａに供給する。その後、LPF３１１ａ−１は、内部レジスタの値をリセットし、クロックカウンタが４乃至７の期間において、内部レジスタの値を０に保ち、クロックカウンタ０乃至３の期間において、再び乗算器１３３ａ−１から供給される値cos_para・DATA・sin(wt)を累積加算する。
【０１４７】
一方、LPF３１１ａ−３は、図内の枠線Ｆ１３に囲まれた部分に示されるように、クロックカウンタが０乃至３の期間において、内部レジスタの値を０に保ち、クロックカウンタが４乃至７の期間において、乗算器１３３ａ−１から供給される値cos_para・DATA・sin(wt)を累積加算し、クロックカウンタが７のとき、内部レジスタの値Σ{cos_para・DATA・sin(wt)}は０となる。そして、クロックカウンタが７のとき、スイッチ３１２ａ−２がオンになり、LPF３１１ａ−３は、スイッチ３１２ａ−３を介して、内部レジスタの値を示す信号Σ{sin_para・DATA・cos(wt)}を加算器１６２ａに供給する。その後、LPF３１１ａ−３は、内部レジスタの値をリセットし、クロックカウンタが０乃至３の期間において、内部レジスタの値を０に保ち、クロックカウンタ４乃至７の期間において、再び乗算器１３３ａ−１から供給される値cos_para・DATA・sin(wt)を累積加算する。
【０１４８】
これにより、加算器１６２ａに供給される値Σ{sin_para・DATA・cos(wt)}は、枠線Ｆ１１内に示される正確な値と等しくなる。
【０１４９】
なお、他のLPFおよびスイッチについても同様の動作が行われ、加算器１６２ａおよび１６２ｂに正確な累積加算値が供給されるようになる。
【０１５０】
また、上述した処理においては、例えば、図２７に示されるように、信号DATAのｎビット目からｎ＋１ビット目において、Φｎの値が０から１に変更された場合、ｎビット目のクロックカウンタが７のときに信号DATAからデータが読み出された後、連続してｎ＋１ビット目のクロックカウンタが０のときに信号DATAからデータが読み出され、その結果、信号DATAのｎビット目とｎ＋１ビット目において、同じデータが読み出されてしまうことになり、元のビット列を正しく抽出できなくなる場合がある。
【０１５１】
図２８は、この現象を防止するようにしたデジタルPLL１１２の構成の例を示す回路図である。なお、上述したデジタルPLL１１２ａ乃至デジタルPLL１１２ｃと区別するために、図２８のデジタルPLL１１２をデジタルPLL１１２ｄと称する。
【０１５２】
図２８のデジタルPLL１１２ｄは、分周器１３１、Exor回路１３２ａ，１３２ｂ、乗算器１３３ａ−１乃至１３３ｂ−２、加算器１６２ａ，１６２ｂ、LPF３１１ａ−１乃至３１１ｂ−４、スイッチ３１２ａ−１乃至３１２ｂ−４、および、ACT３５１により構成される。なお、図中、図２５と対応する部分については同じ符号を付してあり、処理が同じ部分に関しては、その説明は繰り返しになるので省略する。
【０１５３】
ACT３５１は、加算器１６２ａから供給される信号ΣＶ１１、および、加算器１６２ｂから供給される信号ΣＶ１２に基づいて、cos_paraおよびsin_paraの値を制御する。ACT３５１は、制御したcos_paraの値を示す信号を乗算器１３３ａ−１および１３３ｂ−２に供給し、制御したsin_paraの値を示す信号を乗算器１３３ａ−２および１３３ｂ−１に供給する。また、ACT３５１は、信号ΣＶ１１および信号ΣＶ１２に基づいて、信号DATAからデータを読み出すタイミングを示すタイミング信号を２系統生成し、CPU１１３に供給する。
【０１５４】
図２９は、図２８のACT３５１の機能的構成を示すブロック図である。ACT３５１は、制御方向設定部１８１、仮想制御角制御部１８２、パラメータ制御部１８３、および、読み出しタイミング制御部３７１を含むように構成される。なお、図中、図７と対応する部分については同じ符号を付してあり、処理が同じ部分に関しては、その説明は繰り返しになるので省略する。
【０１５５】
読み出しタイミング制御部３７１は、上述した図１０に示される表に加えて、図３０に示される表を用いて、Φｎの値、すなわち、仮想の制御角Φに基づいて、CPU１１３が信号DATAからデータを読み出すタイミングを制御する。具体的には、読み出しタイミング制御部１８４は、図１０および図３０に示される表に基づいて、信号DATAからデータを読み出すタイミングを、Φｎの値が１乃至４である場合、クロックカウンタが０および４のタイミングに設定し、Φｎの値が５乃至８である場合、クロックカウンタが１および５のタイミングに設定し、Φｎの値が９乃至１２である場合、クロックカウンタが２および６のタイミングに設定し、Φｎの値が１３乃至１６である場合、クロックカウンタが３および７のタイミングに設定し、Φｎの値が１７乃至２０である場合、クロックカウンタが０および４のタイミングに設定し、Φｎの値が２１乃至２４である場合、クロックカウンタが１および５のタイミングに設定し、Φｎの値が２５乃至２８である場合、クロックカウンタが２および６のタイミングに設定し、Φｎの値が２９、３０、３１、または、０である場合、クロックカウンタが３および７のタイミングに設定する。すなわち、読み出しタイミング制御部３７１は、信号DATAの１周期において、位相がπだけ異なるタイミングで信号DATAから２回データを読み出すように、CPU１１３が信号DATAからデータを読み出すタイミングを制御する。
【０１５６】
読み出しタイミング制御部３７１は、信号DATAの１周期において、設定したクロックカウンタの値を示すタイミング信号を２系統生成し、CPU１１３に供給する。
【０１５７】
CPU１１３は、２系統のタイミング信号に基づいて、信号DATAの各ビットにおいて、２回データを読み出す。例えば、図３１に示されるように、図２７に示される例と同様に、信号DATAのｎビット目からｎ＋１ビット目において、Φｎの値が０から１に変更された場合、CPU１１３は、信号DATAのｎビット目において、クロックカウンタが３および７のときに信号DATAからデータを読み出し、ｎ＋１ビット目において、クロックカウンタが０および４のときに信号DATAからデータを読み出す。CPU１１３は、例えば、syncコードなど予め値が定められているデータを用いて、信号DATAのデータの極性を判断するとともに、信号DATAに付加されているCRC（Cyclic Redundancy Check）コードなどに基づいて、読み出した２系統のデータのうち正しい方を選択する。
【０１５８】
このようにして、Φｎの値の変化に関わらず、信号DATAから正確に元のビット列を抽出することができる。
【０１５９】
なお、以上の説明では、sin_paraおよびcos_paraの値を、それぞれ、制御角Φに対して直線的に変化させる例を示したが、sinΦおよびcosΦに近い値とするようにしてもよい。
【０１６０】
また、以上の説明では、Φｎの値の範囲を０乃至３１とする例を示したが、Φｎの値の範囲をさらに広げ、Φｎに対応するsin_paraおよびcos_paraを設定することにより、すなわち、仮想の制御角Φをより細かく設定できるようにすることにより、さらにデジタルPLL１１２の位相の分解能をさらに向上させることができる。
【０１６１】
さらに、以上の説明で用いた信号DATAのビットレート、および、クロック信号f_clkのクロック周波数はその一例であり、本発明の実施の形態においては、信号DATAのビットレート、および、クロック信号f_clkのクロック周波数を上述した値と異なる値とすることが可能である。
【０１６２】
また、以上の説明では、本発明を非接触ICチップに適用する例を示したが、本発明は、非接触ICチップ以外にも、PSK変調されたデジタル信号を復調する機能を有する機器に適用することが可能である。例えば、本発明を適用したデジタルPLLを、非接触ICカード機能を有する機器のデータを読み書きするリーダライタ機能、または、非接触ICカード機能を有する機器のデータを読み出すリーダ機能を有するICチップに設けることにより、上述した非接触ICチップに設けた場合と同様の効果を得ることができる。すなわち、クロック周波数を上げることなく、非接触ICカード機能を有する機器からのデータの受信精度を向上させることができる。
【０１６３】
さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１６４】
【図１】従来のデジタルPLLの例を示す回路図である。
【図２】本発明を適用した非接触ICチップの一実施の形態を示すブロック図である。
【図３】図２のデジタルPLLの処理の概要を説明するための図である。
【図４】図２のデジタルPLLの処理の概要を説明するための図である。
【図５】図２のデジタルPLLの第１の実施の形態を示す回路図である。
【図６】図２のデジタルPLLの第２の実施の形態を示す回路図である。
【図７】図５および図６のACTの機能的構成を示すブロック図である。
【図８】制御方向の例を示す表である。
【図９】cos_paraおよびsin_paraの値の例を示す表である。
【図１０】データを読み出すタイミングの例を示す表である。
【図１１】図５および図６のデジタルPLLの動作を説明するための図である。
【図１２】図５および図６のデジタルPLLの動作を説明するための図である。
【図１３】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第１のパターンを示す図である。
【図１４】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第２のパターンを示す図である。
【図１５】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第３のパターンを示す図である。
【図１６】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第４のパターンを示す図である。
【図１７】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第５のパターンを示す図である。
【図１８】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第６のパターンを示す図である。
【図１９】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第７のパターンを示す図である。
【図２０】信号sin(wt)およびcos(wt)に対して信号DATAが入力されるタイミングの第８のパターンを示す図である。
【図２１】図５および図６のデジタルPLLの動作の例を示す図である。
【図２２】図５および図６のデジタルPLLの動作の改善例を示す図である。
【図２３】図５および図６のデジタルPLLの動作の例を示す図である。
【図２４】図５および図６のデジタルPLLの動作の例を示す図である。
【図２５】図２のデジタルPLLの第３の実施の形態を示す回路図である。
【図２６】図２５のデジタルPLLの動作を説明するための図である。
【図２７】図５および図６のデジタルPLLの動作の例を示す図である。
【図２８】図２のデジタルPLLの第４の実施の形態を示す回路図である。
【図２９】図２８のACTの機能的構成を示すブロック図である。
【図３０】データを読み出すタイミングの例を示す表である。
【図３１】図２８のデジタルPLLの動作を説明するための図である。
【符号の説明】
【０１６５】
１０１ 非接触ICチップ， １１１ 復調回路， １１２ デジタルPLL， １１３ CPU， １３２a，１３２ｂ Exor回路， １３３a−１乃至１３３ｂ−２ 乗算器， １３４ａ，１３４ｂ 加算器， １３５ａ，１３５ｂ LPF， １３６ ACT， １６１ａ−１乃至１６１ｂ−２ LPF， １６２ａ，１６２ｂ 加算器， １８１ 制御方向設定部， １８２ 仮想制御角制御部， １８３ パラメータ制御部， １８４ 読み出しタイミング制御部，３１１ａ−１乃至３１１ｂ−４ LPF， ３１２ａ−１乃至３１２ｂ−４ スイッチ， ３５１ ACT， ３７１ 読み出しタイミング制御部
【特許請求の範囲】
【請求項１】
PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成するクロック信号生成手段と、
所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段と、
前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段と、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段と、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段と
を含むPLL（Phase Locked Loop）回路。
【請求項２】
前記算出手段は、前記PSK変調信号の１周期ごとに前記第１の位相比較結果および前記第２に位相比較結果を算出する
請求項１に記載のPLL回路。
【請求項３】
前記算出手段は、前記PSK変調信号の１／２周期ごとに前記第１の位相比較結果および前記第２の位相比較結果を算出し、
前記制御方向検出手段は、前記PSK変調信号の１／２周期ごとに前記制御方向を求め、前記PSK変調信号の１周期ごとに、求めた２つの制御方向に基づいて、前記制御方向を決定する
請求項１に記載のPLL回路。
【請求項４】
前記算出手段は、前記第１のパラメータ、前記PSK変調信号、および、前記第１のクロック信号を乗じた第１の乗算値と前記第２のパラメータ、前記PSK変調信号、および、前記第２のクロック信号を乗じた第２の乗算値との和を前記期間にわたって累積加算した値を前記第１の位相比較結果として算出し、前記第２のパラメータ、前記PSK変調信号、および、前記第１のクロック信号を乗じた値の符号を反転した第３の乗算値と前記第１のパラメータ、前記PSK変調信号、および、前記第２のクロック信号を乗じた第４の乗算値との和を前記期間にわたって累積加算した値を前記第２の位相比較結果として算出する
請求項１に記載のPLL回路。
【請求項５】
前記算出手段は、
前記第１乃至前記第４の乗算値を算出する乗算手段と、
１回置きに前記第１の乗算値を前記期間にわたって累積加算する第１の累積加算手段と、
前記第１の加算手段と交互になるように１回置きに前記第１の乗算値を前記期間にわたって累積加算する第２の累積加算手段と、
１回置きに前記第２の乗算値を前記期間にわたって累積加算する第３の累積加算手段と、
前記第３の加算手段と交互になるように１回置きに前記第２の乗算値を前記期間にわたって累積加算する第４の累積加算手段と、
１回置きに前記第３の乗算値を前記期間にわたって累積加算する第５の累積加算手段と、
前記第５の加算手段と交互になるように１回置きに前記第３の乗算値を前記期間にわたって累積加算する第６の累積加算手段と、
１回置きに前記第４の乗算値を前記期間にわたって累積加算する第７の累積加算手段と、
前記第７の加算手段と交互になるように１回置きに前記第４の乗算値を前記期間にわたって累積加算する第８の累積加算手段と、
前記第１の累積加算手段により算出された前記第１の累積加算値と前記第３の累積加算手段により算出された前記第２の累積加算値との和、または、前記第２の累積加算手段により算出された前記第１の累積加算値と前記第４の累積加算手段により算出された前記第２の累積加算値との和を算出する第１の加算手段と、
前記第５の累積加算手段により算出された前記第３の累積加算値と前記第７の累積加算手段により算出された前記第４の累積加算値との和、または、前記第６の累積加算手段により算出された前記第３の累積加算値と前記第８の累積加算手段により算出された前記第４の累積加算値との和を算出する第２の加算手段と
を含む請求項４に記載のPLL回路。
【請求項６】
前記読み出し制御手段は、前記PSK変調信号の１周期において、位相がπだけ異なるタイミングで２回データを読み出すように前記PSK変調信号からデータを読み出すタイミングを制御する
請求項１に記載のPLL回路。
【請求項７】
PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成し、
所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出し、
前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定し、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御し、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する
ステップを含む位相制御方法。
【請求項８】
PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号を復調する機能を有するIC（Integrated Circuit）チップにおいて、
前記PSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成するクロック信号生成手段と、
所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段と、
前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段と、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段と、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段と
を含むPLL（Phase Locked Loop）回路を備えるICチップ。
【請求項９】
非接触ICカード機能、リーダライタ機能、または、リーダ機能を有する
請求項８に記載のICチップ。
【請求項１】
PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成するクロック信号生成手段と、
所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段と、
前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段と、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段と、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段と
を含むPLL（Phase Locked Loop）回路。
【請求項２】
前記算出手段は、前記PSK変調信号の１周期ごとに前記第１の位相比較結果および前記第２に位相比較結果を算出する
請求項１に記載のPLL回路。
【請求項３】
前記算出手段は、前記PSK変調信号の１／２周期ごとに前記第１の位相比較結果および前記第２の位相比較結果を算出し、
前記制御方向検出手段は、前記PSK変調信号の１／２周期ごとに前記制御方向を求め、前記PSK変調信号の１周期ごとに、求めた２つの制御方向に基づいて、前記制御方向を決定する
請求項１に記載のPLL回路。
【請求項４】
前記算出手段は、前記第１のパラメータ、前記PSK変調信号、および、前記第１のクロック信号を乗じた第１の乗算値と前記第２のパラメータ、前記PSK変調信号、および、前記第２のクロック信号を乗じた第２の乗算値との和を前記期間にわたって累積加算した値を前記第１の位相比較結果として算出し、前記第２のパラメータ、前記PSK変調信号、および、前記第１のクロック信号を乗じた値の符号を反転した第３の乗算値と前記第１のパラメータ、前記PSK変調信号、および、前記第２のクロック信号を乗じた第４の乗算値との和を前記期間にわたって累積加算した値を前記第２の位相比較結果として算出する
請求項１に記載のPLL回路。
【請求項５】
前記算出手段は、
前記第１乃至前記第４の乗算値を算出する乗算手段と、
１回置きに前記第１の乗算値を前記期間にわたって累積加算する第１の累積加算手段と、
前記第１の加算手段と交互になるように１回置きに前記第１の乗算値を前記期間にわたって累積加算する第２の累積加算手段と、
１回置きに前記第２の乗算値を前記期間にわたって累積加算する第３の累積加算手段と、
前記第３の加算手段と交互になるように１回置きに前記第２の乗算値を前記期間にわたって累積加算する第４の累積加算手段と、
１回置きに前記第３の乗算値を前記期間にわたって累積加算する第５の累積加算手段と、
前記第５の加算手段と交互になるように１回置きに前記第３の乗算値を前記期間にわたって累積加算する第６の累積加算手段と、
１回置きに前記第４の乗算値を前記期間にわたって累積加算する第７の累積加算手段と、
前記第７の加算手段と交互になるように１回置きに前記第４の乗算値を前記期間にわたって累積加算する第８の累積加算手段と、
前記第１の累積加算手段により算出された前記第１の累積加算値と前記第３の累積加算手段により算出された前記第２の累積加算値との和、または、前記第２の累積加算手段により算出された前記第１の累積加算値と前記第４の累積加算手段により算出された前記第２の累積加算値との和を算出する第１の加算手段と、
前記第５の累積加算手段により算出された前記第３の累積加算値と前記第７の累積加算手段により算出された前記第４の累積加算値との和、または、前記第６の累積加算手段により算出された前記第３の累積加算値と前記第８の累積加算手段により算出された前記第４の累積加算値との和を算出する第２の加算手段と
を含む請求項４に記載のPLL回路。
【請求項６】
前記読み出し制御手段は、前記PSK変調信号の１周期において、位相がπだけ異なるタイミングで２回データを読み出すように前記PSK変調信号からデータを読み出すタイミングを制御する
請求項１に記載のPLL回路。
【請求項７】
PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成し、
所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出し、
前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定し、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御し、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する
ステップを含む位相制御方法。
【請求項８】
PSK（Phase Shift Keying）変調されたデジタル信号であるPSK変調信号を復調する機能を有するIC（Integrated Circuit）チップにおいて、
前記PSK変調信号とほぼ等しい周波数の第１のクロック信号、および、前記第１のクロック信号とπ／２だけ位相が異なる第２のクロック信号を生成するクロック信号生成手段と、
所定の長さの期間ごとに、前記第１のクロック信号および前記第２のクロック信号の位相を仮想的に制御する角度である制御角だけ前記第１のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第１の位相比較結果、および、前記制御角だけ前記第２のクロック信号を移相させた信号と前記PSK変調信号との位相を前記期間において比較した結果を示す第２の位相比較結果を、前記制御角の余弦に対応する第１のパラメータ、前記制御角の正弦に対応する第２のパラメータ、前記第１のクロック信号、前記第２のクロック信号、および、前記PSK変調信号に基づいて算出する算出手段と、
前記第１の位相比較結果および前記第２の位相比較結果に基づいて、前記制御角を仮想的に制御する制御方向を設定する制御方向設定手段と、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記第１のパラメータおよび前記第２のパラメータの値を制御するパラメータ制御手段と、
前記制御方向に仮想的に制御された前記制御角に基づいて、前記PSK変調信号からデータを読み出すタイミングを制御する読み出し制御手段と
を含むPLL（Phase Locked Loop）回路を備えるICチップ。
【請求項９】
非接触ICカード機能、リーダライタ機能、または、リーダ機能を有する
請求項８に記載のICチップ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図１２】
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【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２００８−１１８３４３（Ｐ２００８−１１８３４３Ａ）
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願番号】特願２００６−２９８８１５（Ｐ２００６−２９８８１５）
【出願日】平成１８年１１月２日（２００６．１１．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願日】平成１８年１１月２日（２００６．１１．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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