周波数補正回路
【課題】送信波の周波数に同期された周波数又はその逓倍波を容易かつ正確に出力できる周波数補正回路を提供する。
【解決手段】第１電圧制御発振器１６の出力信号と基準発振信号との位相差に応じた位相差信号を第１位相比較器１０により生成し、第１ループフィルタ１２を介して第１位相差信号に応じた第１発振制御信号により第１制御発振器１６の発振をフィードバック制御する第１フェーズロックループ回路１０６と、第２電圧制御発振器３６の出力信号と比較対象信号との位相差に応じた位相差信号を第２位相比較器３０により生成し、第２ループフィルタ３２を介して第２位相差信号に応じた第２発振制御信号により第２制御発振器３６の発振をフィードバック制御する第２フェーズロックループ回路１１４とを備え、第１発振制御信号に応じて第２発振制御信号を変動させることによって比較対象信号に応じて出力信号をロックする。
【解決手段】第１電圧制御発振器１６の出力信号と基準発振信号との位相差に応じた位相差信号を第１位相比較器１０により生成し、第１ループフィルタ１２を介して第１位相差信号に応じた第１発振制御信号により第１制御発振器１６の発振をフィードバック制御する第１フェーズロックループ回路１０６と、第２電圧制御発振器３６の出力信号と比較対象信号との位相差に応じた位相差信号を第２位相比較器３０により生成し、第２ループフィルタ３２を介して第２位相差信号に応じた第２発振制御信号により第２制御発振器３６の発振をフィードバック制御する第２フェーズロックループ回路１１４とを備え、第１発振制御信号に応じて第２発振制御信号を変動させることによって比較対象信号に応じて出力信号をロックする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数補正回路に関する。特に、フェーズロックループ回路を用いた周波数補正回路に関する。
【背景技術】
【０００２】
人体等の生物の組織を介して通信を行う通信装置が知られている。例えば、送信装置を搭載した携帯電話等の携帯電気機器をユーザの衣服のポケットに入れた状態や首から提げた状態で受信装置に手をかざすたけでデータをやり取りすることができる技術が知られている（非特許文献１等）。
【０００３】
例えば、送信装置は符号化部、送信アンプ、環境側電極及び生体側電極を備え、受信装置は復号化部、受信アンプ、環境側電極及び生体側電極を備える。送信装置は、ユーザが携帯する携帯電気機器等に搭載される。受信装置は、駅の改札、自動販売機、店頭等に設置される。送信装置は、人体等の生物の組織（以下、人体等という）を介して受信装置と容量結合する。受信装置の受信アンプは、外部環境グランド電位を基準電位として生体側電極の電位との差を増幅して出力する。送信装置を携帯しているユーザの身体と生体側電極との距離が変化すると、その距離の変化に応じた容量結合の変化が受信アンプの出力として検出できる。したがって、例えば、駅の改札に設置された受信装置の生体側電極に送信装置を携帯したユーザが手をかざす（又は、触れる）等することによって、近づいてきたユーザとのみ通信を行う等のアプリケーションに応用することができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】"Personal Area Networks (PAN): Near-Field Intra-Body Communication", Thomas Guthrie Zimmerman, B.S. Humanities and Engineering Massachusetts Institute of Technology (1980)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
無線方式により情報を送受信する送受信システムでは、一般的に、送信器及び受信器において水晶発振器を用いてキャリア周波数を互いに一致させて通信を可能にしている。このとき、送信波から信号成分を抽出するために、受信器ではフェーズロックループ回路（ＰＬＬ回路）を用いて送信波のキャリア周波数やその逓倍波を生成している。
【０００６】
送信波のキャリア周波数を変更したい場合、また、製品毎のばらつき、温度や湿度の変化によって送信側のキャリア周波数が変化するような場合、受信器では送信波のキャリア周波数に合わせてフェーズロックループ回路においてキャリア周波数又はその逓倍波を容易かつ正確に出力できる回路構成を実現する必要がある。
【課題を解決するための手段】
【０００７】
本発明の１つの態様は、第１位相比較器と、第１ループフィルタと、第１制御発振器と、を含み、前記第１電圧制御発振器の第１出力信号と基準発振信号との位相差に応じた第１位相差信号を前記第１位相比較器により生成し、前記第１ループフィルタを介して前記第１位相差信号に応じた第１発振制御信号により前記第１制御発振器の発振をフィードバック制御することにより、前記第１出力信号を前記基準発振信号に応じた第１周波数にロックして前記第１制御発振器から出力する第１フェーズロックループ回路と、第２位相比較器と、第２ループフィルタと、第２制御発振器と、を含み、前記第２電圧制御発振器の第２出力信号と比較対象信号との位相差に応じた第２位相差信号を前記第２位相比較器により生成し、前記第２ループフィルタを介して前記第２位相差信号に応じた第２発振制御信号により前記第２制御発振器の発振をフィードバック制御することにより、前記第２出力信号を前記比較対象信号に応じた第２周波数にロックして前記第２制御発振器から出力する第２フェーズロックループ回路と、を備え、前記第１発振制御信号に応じて前記第２発振制御信号を変動させることによって、前記第２周波数を前記比較対象信号に応じてロックすることを可能とした周波数補正回路である。
【０００８】
ここで、前記第１発振制御信号に応じた遅延時間で入力信号を遅延させて出力する遅延部と、前記遅延回路からの出力信号と前記入力信号とに応じて前記入力信号を逓倍して前記比較対象信号として出力する逓倍回路と、を備えることが好適である。
【０００９】
また、前記第１フェーズロックループ回路は、前記第１位相差信号に応じた前記第１発振制御信号、を生成して前記第１制御発振器へ出力する第１差動増幅回路を備え、前記第２フェーズロックループ回路は、前記第１発振制御信号に応じた基準値を有し前記第２位相差信号に応じて変調された前記第２発振制御信号、を生成して前記第２制御発振器へ出力する第２差動増幅回路を備えることが好適である。
【００１０】
また、前記第１制御発振器と前記第２制御発振器は、同一の半導体基板上に形成された遅延回路を含むリングオシレータを備えることが好適である。
【００１１】
また、前記第１制御発振器と前記第２制御発振器は、前記遅延回路と同一の半導体基板上に形成された遅延回路を含むリングオシレータを備えることが好適である。
【発明の効果】
【００１２】
本発明によれば、送信波の周波数に同期された周波数又はその逓倍波を容易かつ正確に出力できる周波数補正回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態における周波数補正回路の構成を示すブロック図である。
【図２】本発明の実施の形態における周波数補正回路の構成の具体例を示す図である。
【図３】本発明の実施の形態における周波数補正回路の各部の信号のタイミングチャートである。
【図４】本発明の実施の形態における制御発振器の構成例を示す図である。
【図５】本発明の実施の形態における第１制御発振器の出力信号のタイミングチャートである。
【図６】本発明の実施の形態における遅延回路の構成例を示す図である。
【図７】本発明の実施の形態における遅延部の構成例を示す図である。
【図８】本発明の実施の形態における第２制御発振器の出力信号のタイミングチャートである。
【図９】本発明の実施の形態における周波数補正回路の各部の信号のタイミングチャートである。
【発明を実施するための形態】
【００１４】
本発明の実施の形態における周波数補正回路１００は、図１の回路ブロック図に示すように、発振器１０２、分周回路１０４、第１フェーズロックループ回路（第１ＰＬＬ回路）１０６、リップルフィルタ回路１０８、遅延部１１０、逓倍回路１１２及び第２フェーズロックループ回路（第２ＰＬＬ回路）１１４を含んで構成される。
【００１５】
周波数補正回路１００は、これに限定されるものではないが、図２に示す具体的な回路構成により実現することができる。図２に示す周波数補正回路１００は、送信波のキャリア周波数に応じて、送信波の逓倍波である出力信号を生成して出力する回路として機能する。
【００１６】
図３は、本実施の形態における周波数補正回路１００における各部の信号の時間的な変化を示すタイミングチャートである。図３は、送信波のキャリア成分を変調して出力する場合のタイミングチャートである。以下、図１〜図３を参照しつつ、本実施形態における周波数補正回路１００について説明する。
【００１７】
発振器１０２は、周波数補正回路１００において使用される基準周波数を生成するための発振信号Ｓｏｓｃを生成して出力する。発振信号Ｓｏｓｃは、分周回路１０４においてキャリア周波数に合わせた基準周波数を生成できるように基準周波数の逓倍の周波数を持つ信号とすることが好適である。発振器１０２は、例えば、水晶発振器を含んで構成すればよい。本実施の形態では、周波数補正回路１００では、発振信号Ｓｏｓｃの周波数を２７ＭＨｚとした例を示している。
【００１８】
分周回路１０４は、発振器１０２からの発振信号Ｓｏｓｃを分周して周波数補正回路１００で利用される基準周波数ｆｒｅｆを有する基準発振信号Ｓｒｅｆを生成して出力する。分周回路１０４は、一般的な回路構成とすればよく、例えば、クロックカウンタを用いて構成することができる。図２の周波数補正回路１００では、発振信号の周波数を２７ＭＨｚとした例を示している。本実施の形態では、発振器１０２からの２７ＭＨｚの発振信号を１／３分周した９ＭＨｚ又は１／４分周した６．７５ＭＨｚの基準発振信号Ｓｒｅｆを出力するものとする。基準発振信号Ｓｒｅｆは、第１ＰＬＬ回路１０６へ入力される。
【００１９】
第１ＰＬＬ回路１０６は、第１位相比較器１０、第１ループフィルタ（第１ＬＦ）１２、第１差動増幅回路１４、第１制御発振器１６、第１電圧源１８、第１定電流源２０及び第２電圧源２２を含んで構成される。第１位相比較器１０、第１ループフィルタ（第１ＬＦ）１２、第１差動増幅回路１４及び第１制御発振器１６はフェーズロックループ回路を構成し、分周回路１０４から入力される基準発振信号Ｓｒｅｆに同期した第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１を生成する。
【００２０】
第１位相比較器１０は、分周回路１０４から出力される基準発振信号Ｓｒｅｆと、第１制御発振器１６から出力される第１出力信号Ｓｏｕｔ１と、を受けて、基準発振信号Ｓｒｅｆと第１出力信号Ｓｏｕｔ１との位相差に応じた電圧を第１位相差信号Ｓｐｈ１として出力する検波器を含んで構成される。第１位相比較器１０は、例えば、排他的論理和素子（ＥＸ−ＯＲ素子）を用いて構成することができる。第１ＬＦ１２は、第１位相比較器１０から出力される第１位相差信号Ｓｐｈ１を受けて、第１位相差信号から不要周波数成分を除いて第１制御基準電圧Ｖｉｎ２を生成して出力する。
【００２１】
第１差動増幅回路１４は、第２電圧源２２から出力される電圧Ｖ２を抵抗分圧した基準電圧Ｖｉｎ１と、第１ＬＦ１２から出力される第１制御基準電圧Ｖｉｎ２と、を受けて、基準電圧Ｖｉｎ１と第１制御基準電圧Ｖｉｎ２との電圧差に応じた出力電圧Ｖｃｎｔ１を有する第１発振制御信号Ｓｃｎｔ１を生成する回路である。
【００２２】
第１差動増幅回路１４は、図２に示すように、トランジスタＴｒ１〜Ｔｒ４を含んで構成することができる。トランジスタＴｒ１及びＴｒ２は差動増幅回路を構成する。また、第１差動増幅回路１４には、トランジスタＴｒ５及びＴｒ６で形成されるカレントミラー回路を介して、第１定電流源２０からトランジスタＴｒ５に流される電流Ｉと等しい電流Ｉ６がトランジスタＴｒ６を介して流される。第１差動増幅回路１４は、トランジスタＴｒ１のゲートに入力される基準電圧Ｖｉｎ１とトランジスタＴｒ２のゲートに入力される第１制御基準電圧Ｖｉｎ２との比で電流Ｉを分流し、ダイオード接続されたトランジスタＴｒ３及びＴｒ４に電流Ｉ１及びＩ２を流す。これにより、基準電圧Ｖｉｎ１と第１制御基準電圧Ｖｉｎ２との電圧差に応じた出力電圧Ｖｃｎｔ１がトランジスタＴｒ３のアノード−カソード間に発生し、第１発振制御信号Ｓｃｎｔ１として第１制御発振器１６に入力される。
【００２３】
第１制御発振器１６は、第１発振制御信号Ｓｃｎｔ１を受けて、第１発振制御信号Ｓｃｎｔ１の出力電圧Ｖｃｎｔ１に応じた第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１を生成して出力する。この第１出力信号Ｓｏｕｔ１は、第１位相比較器１０に負帰還入力される。これによって、第１出力信号Ｓｏｕｔ１と基準発振信号Ｓｒｅｆとの位相差が無くなるように第１出力信号Ｓｏｕｔ１の周波数調整が行われ、その結果、基準周波数ｆｒｅｆと一致した第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１が出力される。
【００２４】
第１制御発振器１６は、図４に示すように、遅延回路１６ａを含んで構成することが好適である。遅延回路１６ａは、ループ状に接続されてリングオシレータ回路を構成する。例えば、本実施の形態では４つの遅延回路１６ａ−１〜１６ａ−４を接続したリングオシレータ回路を構成することが好適である。具体的には、第１の遅延回路１６ａ−１の反転出力端子ＯＵＴ-が第２の遅延回路１６ａ−２の非反転入力端子ＩＮ+に接続され、第１の遅延回路１６ａ−１の非反転出力端子ＯＵＴ+が第２の遅延回路１６ａ−２の反転入力端子ＩＮ-に接続される。第２の遅延回路１６ａ−２と第３の遅延回路１６ａ−３及び第３の遅延回路１６ａ−３と第４の遅延回路１６ａ−４の間も同様に接続される。そして、第４の遅延回路１６ａ−４の反転出力端子ＯＵＴ-が第１の遅延回路１６ａ−１の反転入力端子ＩＮ-に接続され、第４の遅延回路１６ａ−４の非反転出力端子ＯＵＴ+が第１の遅延回路１６ａ−１の非反転入力端子ＩＮ+に接続される。また、遅延回路１６ａ−１〜１６ａ−４の非反転出力端子ＯＵＴ+及び反転出力端子ＯＵＴ-はバッファ素子を介して出力端子に接続される。このように、４つの遅延回路１６ａ−１〜１６ａ−４によって構成されるリングオシレータ回路の出力端子からは、図５に示すように、各々位相が４５°ずれた第１出力信号Ｓｏｕｔ１を含む信号Ｓｏｕｔ１〜Ｓｏｕｔ８が出力される。
【００２５】
図６は、遅延回路１６ａの具体的な構成例を示す。遅延回路１６ａは、それぞれ前段回路１６ｂ及び後段回路１６ｃを含んで構成される。前段回路１６ｂは、トランジスタＴｒ８及びＴｒ９からなる差動増幅回路を含んで構成される。トランジスタＴｒ８のゲートは反転入力端子ＩＮ-に接続され、トランジスタＴｒ８のゲートは非反転入力端子ＩＮ+に接続される。これにより、トランジスタＴｒ７を介して供給される電流Ｉ７が反転入力端子ＩＮ-に印加される信号の電圧と非反転入力端子ＩＮ+に印加される信号の電圧との比に応じて電流Ｉ８及びＩ９に分流され、トランジスタＴｒ１０及びＴｒ１１にそれぞれ流れる。トランジスタＴｒ１０及びＴｒ１１はダイオード接続されており、電流Ｉ８及びＩ９に応じた電圧Ｖ１０及びＶ１１が後段回路１６ｃへ出力される。後段回路１６ｃは、トランジスタの多段接続回路から構成されており、各段のトランジスタが前段回路１６ｂから出力される電圧Ｖ１０及びＶ１１によって充放電される時間だけ反転入力端子ＩＮ-に印加される電圧と非反転入力端子ＩＮ+に印加される信号とが遅延されて反転出力端子ＯＵＴ-及び非反転出力端子ＯＵＴ+から出力される。なお、前段階路１６ｂのトランジスタＴｒ７のゲートに接続されるバイアス端子ＢＩＡＳに印加するバイアス電圧を調整することにより、前段回路１６ｂから出力される電圧Ｖ１０及びＶ１１の比を一定に保ったまま絶対値を変化させることができる。これにより、後段回路１６ｃに含まれるトランジスタの充放電時間がバイアス電圧により調整され、反転出力端子ＯＵＴ-及び非反転出力端子ＯＵＴ+から出力される信号の遅延時間が決められる。
【００２６】
したがって、遅延回路１６ａを用いて第１制御発振器１６を構成し、遅延回路１６ａのバイアス端子ＢＩＡＳに第１発振制御信号Ｓｃｎｔ１を入力することによって、第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１によって第１出力信号Ｓｏｕｔ１を含む信号Ｓｏｕｔ１〜Ｓｏｕｔ８の周波数が基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに近づくように制御され、信号Ｓｏｕｔ１〜Ｓｏｕｔ８の第１周波数ｆ１は最終的に周波数ｆｒｅｆに一致するものとなる。
【００２７】
本実施の形態における周波数補正回路１００では、このように基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに第１出力信号Ｓｏｕｔ１が一致したときの第１発振制御信号Ｓｃｎｔ１を用いて遅延部１１０及び第２ＰＬＬ回路１１４を制御する。
【００２８】
リップルフィルタ回路１０８は、ローパスフィルタを含んで構成される。リップルフィルタ回路１０８は、第１差動増幅回路１４から出力される第１発振制御信号Ｓｃｎｔ１を平滑化し、遅延部１１０及び第２ＰＬＬ回路１１４へ出力する。例えば、リップルフィルタ回路１０８は、図２に示すように、ＣＲフィルタを含んで構成することができる。
【００２９】
遅延部１１０は、送信器（図示しない）から送信されてきた送信信号Ｓｉｎを受けて、送信信号Ｓｉｎを遅延させて遅延信号Ｓｄｌｙとして出力する。
【００３０】
遅延部１１０は、例えば図７に示すように、２つの遅延回路１６ａを直列に接続して構成することができる。このとき、遅延部１１０を構成する遅延回路１６ａは、第１制御発振器１６を構成する遅延回路１６ａと同じ回路構成とすることが好適である。さらに、遅延部１１０を構成する遅延回路１６ａは、第１制御発振器１６を構成する遅延回路１６ａと同じ半導体基板上に形成することがより好適である。これにより、遅延部１１０を構成する遅延回路１６ａと第１制御発振器１６を構成する遅延回路１６ａとの周波数特性を一致させることができ、送信信号Ｓｉｎに対する遅延時間（位相差）と基準発振信号Ｓｒｅｆに対する遅延時間（位相差）の制御を遅延部１１０と第１制御発振器１６とにおいて一致させることが容易となる。
【００３１】
すなわち、本実施の形態における周波数補正回路１００にように、第１制御発振器１６の各遅延回路のバイアス電圧として第１発振制御信号Ｓｃｎｔ１を入力すると共に、遅延部１１０の各遅延回路のバイアス電圧としてリップルフィルタ回路１０８を介して第１発振制御信号Ｓｃｎｔ１を入力することによって、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａのいずれにおいても同じ又は略同等の遅延時間をもたせることができる。これによって、第１制御発振器１６では、図５に示すように、基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに合わせた第１周波数ｆ１を有し、互いに周波数ｆｒｅｆに対して４５°の位相差を有する信号Ｓｏｕｔ１〜Ｓｏｕｔ８が生成され、遅延部１１０では、図３に示すように、その周波数ｆｒｅｆに対して位相差９０°に相当する時間ほど送信信号Ｓｉｎが遅延されて遅延信号Ｓｄｌｙとして出力される。送信信号Ｓｉｎ及び遅延信号Ｓｄｌｙは逓倍回路１１２へ入力される。
【００３２】
逓倍回路１１２は、送信信号Ｓｉｎの周波数を所定数倍して逓倍信号Ｓｍｌｔとして出力する。逓倍回路１１２から出力される逓倍信号Ｓｍｌｔは、第２ＰＬＬ回路１１４における出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の基準となる信号である。逓倍回路１１２は、例えば、図２に示すように、送信信号Ｓｉｎと遅延信号Ｓｄｌｙとの排他的論理和を演算して出力する演算素子を含んで構成することができる。これにより、送信信号Ｓｉｎの２倍波が逓倍信号Ｓｍｌｔとして出力される。
【００３３】
第２ＰＬＬ回路１１４は、第２位相比較器３０、第２ループフィルタ（第２ＬＦ）３２、第２差動増幅回路３４及び第２制御発振器３６を含んで構成される。第２位相比較器３０、第２ループフィルタ（第２ＬＦ）３２、第２差動増幅回路３４及び第２制御発振器３６はフェーズロックループ回路を構成し、逓倍回路１１２から入力される逓倍信号Ｓｍｌｔに同期した第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６を生成して出力する。
【００３４】
第２位相比較器３０は、逓倍回路１１２から出力される逓倍信号Ｓｍｌｔと、第２制御発振器３６から出力される第２出力信号Ｓｏｕｔ９と、を受けて、図３に示すように、逓倍信号Ｓｍｌｔと第２出力信号Ｓｏｕｔ９との位相差に応じた電圧を第２位相差信号Ｓｐｈ２として出力する検波器を含んで構成される。第２位相比較器３０は、例えば、排他的論理和素子（ＥＸ−ＯＲ素子）を用いて構成することができる。第２ＬＦ３２は、第２位相比較器３０から出力される第２位相差信号Ｓｐｈ２を受けて、第２位相差信号Ｓｐｈ２から不要周波数成分を除いて第２制御基準電圧Ｖｉｎ４を生成して出力する。
【００３５】
第２差動増幅回路３４は、第２電圧源２２から出力される電圧Ｖ２を抵抗分圧した基準電圧Ｖｉｎ４と、第２ＬＦ３２から出力される第２制御基準電圧Ｖｉｎ４と、を受けて、基準電圧Ｖｉｎ３と第２制御基準電圧Ｖｉｎ４との電圧差に応じた出力電圧Ｖｃｎｔ２を有する第２発振制御信号Ｓｃｎｔ２を生成する回路である。
【００３６】
第２差動増幅回路３４は、図２に示すように、トランジスタＴｒ１２〜Ｔｒ１５を含んで構成することができる。トランジスタＴｒ１２及びＴｒ１３は差動増幅回路を構成する。また、第２差動増幅回路３４には、トランジスタＴｒ１６及びＴｒ１７で形成されるカレントミラー回路を介して、リップルフィルタ回路１０８からの出力電圧に応じた電流Ｉ１７が流される。第２差動増幅回路３４は、トランジスタＴｒ１２のゲートに入力される基準電圧Ｖｉｎ３とトランジスタＴｒ１３のゲートに入力される第２制御基準電圧Ｖｉｎ４との比で電流Ｉ１７を分流し、ダイオード接続されたトランジスタＴｒ１４及びＴｒ１５に電流Ｉ１４及びＩ１５を流す。これにより、基準電圧Ｖｉｎ３と第２制御基準電圧Ｖｉｎ４との電圧差に応じた出力電圧Ｖｃｎｔ２がトランジスタＴｒ１４のアノード−カソード間に発生し、第２発振制御信号Ｓｃｎｔ２として第２制御発振器３６に入力される。
【００３７】
第２制御発振器３６は、第２発振制御信号Ｓｃｎｔ２を受けて、第２発振制御信号Ｓｃｎｔ２の出力電圧Ｖｃｎｔ２に応じた第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６を生成して出力する。このうち、第２出力信号Ｓｏｕｔ９は、第２位相比較器３０に負帰還入力される。これによって、第２出力信号Ｓｏｕｔ９と逓倍信号Ｓｍｌｔとの位相差が無くなるように出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数補正が行われ、その結果、送信信号Ｓｉｎの周波数を所定数倍した逓倍信号Ｓｍｌｔの周波数と一致した第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が出力される。図３には、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６のうち第２出力信号Ｓｏｕｔ９を代表として示している。
【００３８】
第２制御発振器３６は、図４に示すように、第１制御発振器１６と同様に遅延回路１６ａを含むリングオシレータとして構成することが好適である。遅延回路１６ａは、ループ状に接続されてリングオシレータ回路を構成する。本実施の形態では、第２制御発振器３６は、第１制御発振器１６と同様に、４つの遅延回路１６ａ−１〜１６ａ−４を接続したリングオシレータ回路を構成することが好適である。
【００３９】
また、第２制御発振器３６を構成する遅延回路１６ａは、図６に示すように、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａと同じ回路構成とすることが好適である。さらに、第２制御発振器３６を構成する遅延回路１６ａは、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａと同じ半導体基板上に形成することがより好適である。これにより、第２制御発振器３６を構成する遅延回路１６ａと第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａとの周波数特性を一致させることができる。
【００４０】
このとき、第２ＰＬＬ回路１１４から出力される出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が送信信号Ｓｉｎの所定数倍の周波数を有する逓倍波となるようにするには、基準発振信号Ｓｒｅｆと第１出力信号Ｓｏｕｔ１との位相差が逓倍信号Ｓｍｌｔと第２出力信号Ｓｏｕｔ９との位相差と同じときに、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１の当該所定数倍となるようにすればよい。すなわち、上記位相差の条件が一致し、リップルフィルタ回路１０８に電圧値Ｖｃｎｔ１を有する第１発振制御信号Ｓｃｎｔ１が入力されたときに第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が電圧値Ｖｃｎｔ１の当該所定数倍となるように、リップルフィルタ回路１０８に含まれるトランジスタＴｒ１８並びにカレントミラー回路を構成するトランジスタＴｒ１６及びＴｒ１７の特性を設定すればよい。
【００４１】
例えば、図２に示すように、送信信号Ｓｉｎの２倍波を逓倍信号Ｓｍｌｔとし、送信信号Ｓｉｎの２倍波を出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６として生成する場合、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１の略２倍となるように、リップルフィルタ回路１０８に含まれるトランジスタＴｒ１８並びにカレントミラー回路を構成するトランジスタＴｒ１６及びＴｒ１７の特性を決めればよい。
【００４２】
このように制御された第２発振制御信号Ｓｃｎｔ２を、第２制御発振器３６を構成する遅延回路１６ａのバイアス端子ＢＩＡＳに入力することによって、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２に応じた第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が出力される。これら出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の１つである第２出力信号Ｓｏｕｔ９を第２位相比較器３０に負帰還させることによって、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の第２周波数ｆ２が逓倍信号Ｓｍｌｔの周波数に近づくように制御され、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数は最終的に送信信号Ｓｉｎの周波数を所定数倍した逓倍信号Ｓｍｌｔの周波数に一致するものとなる。また、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６は、図８に示すように、互いに位相差４５°を有する信号として出力される。
【００４３】
以上のように、本実施の形態における周波数補正回路１００によれば、送信信号Ｓｉｎの周波数に合わせて発振器１０２及び分周回路１０４から出力される基準発振信号Ｓｒｅｆを設定することによって、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数を補正して送信信号Ｓｉｎを正確に逓倍化した信号として出力することができる。
【００４４】
なお、本実施の形態では、送信波のキャリア成分を変調する場合について説明したが、図９に示すように、送信波がベースバンド成分にて変調されている場合も同様に処理することができる。
【符号の説明】
【００４５】
１０ 第１位相比較器、１２ 第１ループフィルタ（第１ＬＦ）、１４ 第１差動増幅回路、１６ 第１制御発振器、１６ａ 遅延回路、１６ｂ 前段回路、１６ｃ 後段回路、１８ 第１電圧源、２０ 第１定電流源、２２ 第２電圧源、３０ 第２位相比較器、３２ 第２ループフィルタ（第２ＬＦ）、３４ 第２差動増幅回路、３６ 第２制御発振器、１００ 周波数補正回路、１０２ 発振器、１０４ 分周回路、１０６ 第１フェーズロックループ回路（第１ＰＬＬ回路）、１０８ リップルフィルタ回路、１１０ 遅延部、１１２ 逓倍回路、１１４ 第２フェーズロックループ回路（第２ＰＬＬ回路）。
【技術分野】
【０００１】
本発明は、周波数補正回路に関する。特に、フェーズロックループ回路を用いた周波数補正回路に関する。
【背景技術】
【０００２】
人体等の生物の組織を介して通信を行う通信装置が知られている。例えば、送信装置を搭載した携帯電話等の携帯電気機器をユーザの衣服のポケットに入れた状態や首から提げた状態で受信装置に手をかざすたけでデータをやり取りすることができる技術が知られている（非特許文献１等）。
【０００３】
例えば、送信装置は符号化部、送信アンプ、環境側電極及び生体側電極を備え、受信装置は復号化部、受信アンプ、環境側電極及び生体側電極を備える。送信装置は、ユーザが携帯する携帯電気機器等に搭載される。受信装置は、駅の改札、自動販売機、店頭等に設置される。送信装置は、人体等の生物の組織（以下、人体等という）を介して受信装置と容量結合する。受信装置の受信アンプは、外部環境グランド電位を基準電位として生体側電極の電位との差を増幅して出力する。送信装置を携帯しているユーザの身体と生体側電極との距離が変化すると、その距離の変化に応じた容量結合の変化が受信アンプの出力として検出できる。したがって、例えば、駅の改札に設置された受信装置の生体側電極に送信装置を携帯したユーザが手をかざす（又は、触れる）等することによって、近づいてきたユーザとのみ通信を行う等のアプリケーションに応用することができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】"Personal Area Networks (PAN): Near-Field Intra-Body Communication", Thomas Guthrie Zimmerman, B.S. Humanities and Engineering Massachusetts Institute of Technology (1980)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
無線方式により情報を送受信する送受信システムでは、一般的に、送信器及び受信器において水晶発振器を用いてキャリア周波数を互いに一致させて通信を可能にしている。このとき、送信波から信号成分を抽出するために、受信器ではフェーズロックループ回路（ＰＬＬ回路）を用いて送信波のキャリア周波数やその逓倍波を生成している。
【０００６】
送信波のキャリア周波数を変更したい場合、また、製品毎のばらつき、温度や湿度の変化によって送信側のキャリア周波数が変化するような場合、受信器では送信波のキャリア周波数に合わせてフェーズロックループ回路においてキャリア周波数又はその逓倍波を容易かつ正確に出力できる回路構成を実現する必要がある。
【課題を解決するための手段】
【０００７】
本発明の１つの態様は、第１位相比較器と、第１ループフィルタと、第１制御発振器と、を含み、前記第１電圧制御発振器の第１出力信号と基準発振信号との位相差に応じた第１位相差信号を前記第１位相比較器により生成し、前記第１ループフィルタを介して前記第１位相差信号に応じた第１発振制御信号により前記第１制御発振器の発振をフィードバック制御することにより、前記第１出力信号を前記基準発振信号に応じた第１周波数にロックして前記第１制御発振器から出力する第１フェーズロックループ回路と、第２位相比較器と、第２ループフィルタと、第２制御発振器と、を含み、前記第２電圧制御発振器の第２出力信号と比較対象信号との位相差に応じた第２位相差信号を前記第２位相比較器により生成し、前記第２ループフィルタを介して前記第２位相差信号に応じた第２発振制御信号により前記第２制御発振器の発振をフィードバック制御することにより、前記第２出力信号を前記比較対象信号に応じた第２周波数にロックして前記第２制御発振器から出力する第２フェーズロックループ回路と、を備え、前記第１発振制御信号に応じて前記第２発振制御信号を変動させることによって、前記第２周波数を前記比較対象信号に応じてロックすることを可能とした周波数補正回路である。
【０００８】
ここで、前記第１発振制御信号に応じた遅延時間で入力信号を遅延させて出力する遅延部と、前記遅延回路からの出力信号と前記入力信号とに応じて前記入力信号を逓倍して前記比較対象信号として出力する逓倍回路と、を備えることが好適である。
【０００９】
また、前記第１フェーズロックループ回路は、前記第１位相差信号に応じた前記第１発振制御信号、を生成して前記第１制御発振器へ出力する第１差動増幅回路を備え、前記第２フェーズロックループ回路は、前記第１発振制御信号に応じた基準値を有し前記第２位相差信号に応じて変調された前記第２発振制御信号、を生成して前記第２制御発振器へ出力する第２差動増幅回路を備えることが好適である。
【００１０】
また、前記第１制御発振器と前記第２制御発振器は、同一の半導体基板上に形成された遅延回路を含むリングオシレータを備えることが好適である。
【００１１】
また、前記第１制御発振器と前記第２制御発振器は、前記遅延回路と同一の半導体基板上に形成された遅延回路を含むリングオシレータを備えることが好適である。
【発明の効果】
【００１２】
本発明によれば、送信波の周波数に同期された周波数又はその逓倍波を容易かつ正確に出力できる周波数補正回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態における周波数補正回路の構成を示すブロック図である。
【図２】本発明の実施の形態における周波数補正回路の構成の具体例を示す図である。
【図３】本発明の実施の形態における周波数補正回路の各部の信号のタイミングチャートである。
【図４】本発明の実施の形態における制御発振器の構成例を示す図である。
【図５】本発明の実施の形態における第１制御発振器の出力信号のタイミングチャートである。
【図６】本発明の実施の形態における遅延回路の構成例を示す図である。
【図７】本発明の実施の形態における遅延部の構成例を示す図である。
【図８】本発明の実施の形態における第２制御発振器の出力信号のタイミングチャートである。
【図９】本発明の実施の形態における周波数補正回路の各部の信号のタイミングチャートである。
【発明を実施するための形態】
【００１４】
本発明の実施の形態における周波数補正回路１００は、図１の回路ブロック図に示すように、発振器１０２、分周回路１０４、第１フェーズロックループ回路（第１ＰＬＬ回路）１０６、リップルフィルタ回路１０８、遅延部１１０、逓倍回路１１２及び第２フェーズロックループ回路（第２ＰＬＬ回路）１１４を含んで構成される。
【００１５】
周波数補正回路１００は、これに限定されるものではないが、図２に示す具体的な回路構成により実現することができる。図２に示す周波数補正回路１００は、送信波のキャリア周波数に応じて、送信波の逓倍波である出力信号を生成して出力する回路として機能する。
【００１６】
図３は、本実施の形態における周波数補正回路１００における各部の信号の時間的な変化を示すタイミングチャートである。図３は、送信波のキャリア成分を変調して出力する場合のタイミングチャートである。以下、図１〜図３を参照しつつ、本実施形態における周波数補正回路１００について説明する。
【００１７】
発振器１０２は、周波数補正回路１００において使用される基準周波数を生成するための発振信号Ｓｏｓｃを生成して出力する。発振信号Ｓｏｓｃは、分周回路１０４においてキャリア周波数に合わせた基準周波数を生成できるように基準周波数の逓倍の周波数を持つ信号とすることが好適である。発振器１０２は、例えば、水晶発振器を含んで構成すればよい。本実施の形態では、周波数補正回路１００では、発振信号Ｓｏｓｃの周波数を２７ＭＨｚとした例を示している。
【００１８】
分周回路１０４は、発振器１０２からの発振信号Ｓｏｓｃを分周して周波数補正回路１００で利用される基準周波数ｆｒｅｆを有する基準発振信号Ｓｒｅｆを生成して出力する。分周回路１０４は、一般的な回路構成とすればよく、例えば、クロックカウンタを用いて構成することができる。図２の周波数補正回路１００では、発振信号の周波数を２７ＭＨｚとした例を示している。本実施の形態では、発振器１０２からの２７ＭＨｚの発振信号を１／３分周した９ＭＨｚ又は１／４分周した６．７５ＭＨｚの基準発振信号Ｓｒｅｆを出力するものとする。基準発振信号Ｓｒｅｆは、第１ＰＬＬ回路１０６へ入力される。
【００１９】
第１ＰＬＬ回路１０６は、第１位相比較器１０、第１ループフィルタ（第１ＬＦ）１２、第１差動増幅回路１４、第１制御発振器１６、第１電圧源１８、第１定電流源２０及び第２電圧源２２を含んで構成される。第１位相比較器１０、第１ループフィルタ（第１ＬＦ）１２、第１差動増幅回路１４及び第１制御発振器１６はフェーズロックループ回路を構成し、分周回路１０４から入力される基準発振信号Ｓｒｅｆに同期した第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１を生成する。
【００２０】
第１位相比較器１０は、分周回路１０４から出力される基準発振信号Ｓｒｅｆと、第１制御発振器１６から出力される第１出力信号Ｓｏｕｔ１と、を受けて、基準発振信号Ｓｒｅｆと第１出力信号Ｓｏｕｔ１との位相差に応じた電圧を第１位相差信号Ｓｐｈ１として出力する検波器を含んで構成される。第１位相比較器１０は、例えば、排他的論理和素子（ＥＸ−ＯＲ素子）を用いて構成することができる。第１ＬＦ１２は、第１位相比較器１０から出力される第１位相差信号Ｓｐｈ１を受けて、第１位相差信号から不要周波数成分を除いて第１制御基準電圧Ｖｉｎ２を生成して出力する。
【００２１】
第１差動増幅回路１４は、第２電圧源２２から出力される電圧Ｖ２を抵抗分圧した基準電圧Ｖｉｎ１と、第１ＬＦ１２から出力される第１制御基準電圧Ｖｉｎ２と、を受けて、基準電圧Ｖｉｎ１と第１制御基準電圧Ｖｉｎ２との電圧差に応じた出力電圧Ｖｃｎｔ１を有する第１発振制御信号Ｓｃｎｔ１を生成する回路である。
【００２２】
第１差動増幅回路１４は、図２に示すように、トランジスタＴｒ１〜Ｔｒ４を含んで構成することができる。トランジスタＴｒ１及びＴｒ２は差動増幅回路を構成する。また、第１差動増幅回路１４には、トランジスタＴｒ５及びＴｒ６で形成されるカレントミラー回路を介して、第１定電流源２０からトランジスタＴｒ５に流される電流Ｉと等しい電流Ｉ６がトランジスタＴｒ６を介して流される。第１差動増幅回路１４は、トランジスタＴｒ１のゲートに入力される基準電圧Ｖｉｎ１とトランジスタＴｒ２のゲートに入力される第１制御基準電圧Ｖｉｎ２との比で電流Ｉを分流し、ダイオード接続されたトランジスタＴｒ３及びＴｒ４に電流Ｉ１及びＩ２を流す。これにより、基準電圧Ｖｉｎ１と第１制御基準電圧Ｖｉｎ２との電圧差に応じた出力電圧Ｖｃｎｔ１がトランジスタＴｒ３のアノード−カソード間に発生し、第１発振制御信号Ｓｃｎｔ１として第１制御発振器１６に入力される。
【００２３】
第１制御発振器１６は、第１発振制御信号Ｓｃｎｔ１を受けて、第１発振制御信号Ｓｃｎｔ１の出力電圧Ｖｃｎｔ１に応じた第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１を生成して出力する。この第１出力信号Ｓｏｕｔ１は、第１位相比較器１０に負帰還入力される。これによって、第１出力信号Ｓｏｕｔ１と基準発振信号Ｓｒｅｆとの位相差が無くなるように第１出力信号Ｓｏｕｔ１の周波数調整が行われ、その結果、基準周波数ｆｒｅｆと一致した第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１が出力される。
【００２４】
第１制御発振器１６は、図４に示すように、遅延回路１６ａを含んで構成することが好適である。遅延回路１６ａは、ループ状に接続されてリングオシレータ回路を構成する。例えば、本実施の形態では４つの遅延回路１６ａ−１〜１６ａ−４を接続したリングオシレータ回路を構成することが好適である。具体的には、第１の遅延回路１６ａ−１の反転出力端子ＯＵＴ-が第２の遅延回路１６ａ−２の非反転入力端子ＩＮ+に接続され、第１の遅延回路１６ａ−１の非反転出力端子ＯＵＴ+が第２の遅延回路１６ａ−２の反転入力端子ＩＮ-に接続される。第２の遅延回路１６ａ−２と第３の遅延回路１６ａ−３及び第３の遅延回路１６ａ−３と第４の遅延回路１６ａ−４の間も同様に接続される。そして、第４の遅延回路１６ａ−４の反転出力端子ＯＵＴ-が第１の遅延回路１６ａ−１の反転入力端子ＩＮ-に接続され、第４の遅延回路１６ａ−４の非反転出力端子ＯＵＴ+が第１の遅延回路１６ａ−１の非反転入力端子ＩＮ+に接続される。また、遅延回路１６ａ−１〜１６ａ−４の非反転出力端子ＯＵＴ+及び反転出力端子ＯＵＴ-はバッファ素子を介して出力端子に接続される。このように、４つの遅延回路１６ａ−１〜１６ａ−４によって構成されるリングオシレータ回路の出力端子からは、図５に示すように、各々位相が４５°ずれた第１出力信号Ｓｏｕｔ１を含む信号Ｓｏｕｔ１〜Ｓｏｕｔ８が出力される。
【００２５】
図６は、遅延回路１６ａの具体的な構成例を示す。遅延回路１６ａは、それぞれ前段回路１６ｂ及び後段回路１６ｃを含んで構成される。前段回路１６ｂは、トランジスタＴｒ８及びＴｒ９からなる差動増幅回路を含んで構成される。トランジスタＴｒ８のゲートは反転入力端子ＩＮ-に接続され、トランジスタＴｒ８のゲートは非反転入力端子ＩＮ+に接続される。これにより、トランジスタＴｒ７を介して供給される電流Ｉ７が反転入力端子ＩＮ-に印加される信号の電圧と非反転入力端子ＩＮ+に印加される信号の電圧との比に応じて電流Ｉ８及びＩ９に分流され、トランジスタＴｒ１０及びＴｒ１１にそれぞれ流れる。トランジスタＴｒ１０及びＴｒ１１はダイオード接続されており、電流Ｉ８及びＩ９に応じた電圧Ｖ１０及びＶ１１が後段回路１６ｃへ出力される。後段回路１６ｃは、トランジスタの多段接続回路から構成されており、各段のトランジスタが前段回路１６ｂから出力される電圧Ｖ１０及びＶ１１によって充放電される時間だけ反転入力端子ＩＮ-に印加される電圧と非反転入力端子ＩＮ+に印加される信号とが遅延されて反転出力端子ＯＵＴ-及び非反転出力端子ＯＵＴ+から出力される。なお、前段階路１６ｂのトランジスタＴｒ７のゲートに接続されるバイアス端子ＢＩＡＳに印加するバイアス電圧を調整することにより、前段回路１６ｂから出力される電圧Ｖ１０及びＶ１１の比を一定に保ったまま絶対値を変化させることができる。これにより、後段回路１６ｃに含まれるトランジスタの充放電時間がバイアス電圧により調整され、反転出力端子ＯＵＴ-及び非反転出力端子ＯＵＴ+から出力される信号の遅延時間が決められる。
【００２６】
したがって、遅延回路１６ａを用いて第１制御発振器１６を構成し、遅延回路１６ａのバイアス端子ＢＩＡＳに第１発振制御信号Ｓｃｎｔ１を入力することによって、第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１によって第１出力信号Ｓｏｕｔ１を含む信号Ｓｏｕｔ１〜Ｓｏｕｔ８の周波数が基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに近づくように制御され、信号Ｓｏｕｔ１〜Ｓｏｕｔ８の第１周波数ｆ１は最終的に周波数ｆｒｅｆに一致するものとなる。
【００２７】
本実施の形態における周波数補正回路１００では、このように基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに第１出力信号Ｓｏｕｔ１が一致したときの第１発振制御信号Ｓｃｎｔ１を用いて遅延部１１０及び第２ＰＬＬ回路１１４を制御する。
【００２８】
リップルフィルタ回路１０８は、ローパスフィルタを含んで構成される。リップルフィルタ回路１０８は、第１差動増幅回路１４から出力される第１発振制御信号Ｓｃｎｔ１を平滑化し、遅延部１１０及び第２ＰＬＬ回路１１４へ出力する。例えば、リップルフィルタ回路１０８は、図２に示すように、ＣＲフィルタを含んで構成することができる。
【００２９】
遅延部１１０は、送信器（図示しない）から送信されてきた送信信号Ｓｉｎを受けて、送信信号Ｓｉｎを遅延させて遅延信号Ｓｄｌｙとして出力する。
【００３０】
遅延部１１０は、例えば図７に示すように、２つの遅延回路１６ａを直列に接続して構成することができる。このとき、遅延部１１０を構成する遅延回路１６ａは、第１制御発振器１６を構成する遅延回路１６ａと同じ回路構成とすることが好適である。さらに、遅延部１１０を構成する遅延回路１６ａは、第１制御発振器１６を構成する遅延回路１６ａと同じ半導体基板上に形成することがより好適である。これにより、遅延部１１０を構成する遅延回路１６ａと第１制御発振器１６を構成する遅延回路１６ａとの周波数特性を一致させることができ、送信信号Ｓｉｎに対する遅延時間（位相差）と基準発振信号Ｓｒｅｆに対する遅延時間（位相差）の制御を遅延部１１０と第１制御発振器１６とにおいて一致させることが容易となる。
【００３１】
すなわち、本実施の形態における周波数補正回路１００にように、第１制御発振器１６の各遅延回路のバイアス電圧として第１発振制御信号Ｓｃｎｔ１を入力すると共に、遅延部１１０の各遅延回路のバイアス電圧としてリップルフィルタ回路１０８を介して第１発振制御信号Ｓｃｎｔ１を入力することによって、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａのいずれにおいても同じ又は略同等の遅延時間をもたせることができる。これによって、第１制御発振器１６では、図５に示すように、基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに合わせた第１周波数ｆ１を有し、互いに周波数ｆｒｅｆに対して４５°の位相差を有する信号Ｓｏｕｔ１〜Ｓｏｕｔ８が生成され、遅延部１１０では、図３に示すように、その周波数ｆｒｅｆに対して位相差９０°に相当する時間ほど送信信号Ｓｉｎが遅延されて遅延信号Ｓｄｌｙとして出力される。送信信号Ｓｉｎ及び遅延信号Ｓｄｌｙは逓倍回路１１２へ入力される。
【００３２】
逓倍回路１１２は、送信信号Ｓｉｎの周波数を所定数倍して逓倍信号Ｓｍｌｔとして出力する。逓倍回路１１２から出力される逓倍信号Ｓｍｌｔは、第２ＰＬＬ回路１１４における出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の基準となる信号である。逓倍回路１１２は、例えば、図２に示すように、送信信号Ｓｉｎと遅延信号Ｓｄｌｙとの排他的論理和を演算して出力する演算素子を含んで構成することができる。これにより、送信信号Ｓｉｎの２倍波が逓倍信号Ｓｍｌｔとして出力される。
【００３３】
第２ＰＬＬ回路１１４は、第２位相比較器３０、第２ループフィルタ（第２ＬＦ）３２、第２差動増幅回路３４及び第２制御発振器３６を含んで構成される。第２位相比較器３０、第２ループフィルタ（第２ＬＦ）３２、第２差動増幅回路３４及び第２制御発振器３６はフェーズロックループ回路を構成し、逓倍回路１１２から入力される逓倍信号Ｓｍｌｔに同期した第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６を生成して出力する。
【００３４】
第２位相比較器３０は、逓倍回路１１２から出力される逓倍信号Ｓｍｌｔと、第２制御発振器３６から出力される第２出力信号Ｓｏｕｔ９と、を受けて、図３に示すように、逓倍信号Ｓｍｌｔと第２出力信号Ｓｏｕｔ９との位相差に応じた電圧を第２位相差信号Ｓｐｈ２として出力する検波器を含んで構成される。第２位相比較器３０は、例えば、排他的論理和素子（ＥＸ−ＯＲ素子）を用いて構成することができる。第２ＬＦ３２は、第２位相比較器３０から出力される第２位相差信号Ｓｐｈ２を受けて、第２位相差信号Ｓｐｈ２から不要周波数成分を除いて第２制御基準電圧Ｖｉｎ４を生成して出力する。
【００３５】
第２差動増幅回路３４は、第２電圧源２２から出力される電圧Ｖ２を抵抗分圧した基準電圧Ｖｉｎ４と、第２ＬＦ３２から出力される第２制御基準電圧Ｖｉｎ４と、を受けて、基準電圧Ｖｉｎ３と第２制御基準電圧Ｖｉｎ４との電圧差に応じた出力電圧Ｖｃｎｔ２を有する第２発振制御信号Ｓｃｎｔ２を生成する回路である。
【００３６】
第２差動増幅回路３４は、図２に示すように、トランジスタＴｒ１２〜Ｔｒ１５を含んで構成することができる。トランジスタＴｒ１２及びＴｒ１３は差動増幅回路を構成する。また、第２差動増幅回路３４には、トランジスタＴｒ１６及びＴｒ１７で形成されるカレントミラー回路を介して、リップルフィルタ回路１０８からの出力電圧に応じた電流Ｉ１７が流される。第２差動増幅回路３４は、トランジスタＴｒ１２のゲートに入力される基準電圧Ｖｉｎ３とトランジスタＴｒ１３のゲートに入力される第２制御基準電圧Ｖｉｎ４との比で電流Ｉ１７を分流し、ダイオード接続されたトランジスタＴｒ１４及びＴｒ１５に電流Ｉ１４及びＩ１５を流す。これにより、基準電圧Ｖｉｎ３と第２制御基準電圧Ｖｉｎ４との電圧差に応じた出力電圧Ｖｃｎｔ２がトランジスタＴｒ１４のアノード−カソード間に発生し、第２発振制御信号Ｓｃｎｔ２として第２制御発振器３６に入力される。
【００３７】
第２制御発振器３６は、第２発振制御信号Ｓｃｎｔ２を受けて、第２発振制御信号Ｓｃｎｔ２の出力電圧Ｖｃｎｔ２に応じた第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６を生成して出力する。このうち、第２出力信号Ｓｏｕｔ９は、第２位相比較器３０に負帰還入力される。これによって、第２出力信号Ｓｏｕｔ９と逓倍信号Ｓｍｌｔとの位相差が無くなるように出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数補正が行われ、その結果、送信信号Ｓｉｎの周波数を所定数倍した逓倍信号Ｓｍｌｔの周波数と一致した第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が出力される。図３には、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６のうち第２出力信号Ｓｏｕｔ９を代表として示している。
【００３８】
第２制御発振器３６は、図４に示すように、第１制御発振器１６と同様に遅延回路１６ａを含むリングオシレータとして構成することが好適である。遅延回路１６ａは、ループ状に接続されてリングオシレータ回路を構成する。本実施の形態では、第２制御発振器３６は、第１制御発振器１６と同様に、４つの遅延回路１６ａ−１〜１６ａ−４を接続したリングオシレータ回路を構成することが好適である。
【００３９】
また、第２制御発振器３６を構成する遅延回路１６ａは、図６に示すように、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａと同じ回路構成とすることが好適である。さらに、第２制御発振器３６を構成する遅延回路１６ａは、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａと同じ半導体基板上に形成することがより好適である。これにより、第２制御発振器３６を構成する遅延回路１６ａと第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａとの周波数特性を一致させることができる。
【００４０】
このとき、第２ＰＬＬ回路１１４から出力される出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が送信信号Ｓｉｎの所定数倍の周波数を有する逓倍波となるようにするには、基準発振信号Ｓｒｅｆと第１出力信号Ｓｏｕｔ１との位相差が逓倍信号Ｓｍｌｔと第２出力信号Ｓｏｕｔ９との位相差と同じときに、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１の当該所定数倍となるようにすればよい。すなわち、上記位相差の条件が一致し、リップルフィルタ回路１０８に電圧値Ｖｃｎｔ１を有する第１発振制御信号Ｓｃｎｔ１が入力されたときに第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が電圧値Ｖｃｎｔ１の当該所定数倍となるように、リップルフィルタ回路１０８に含まれるトランジスタＴｒ１８並びにカレントミラー回路を構成するトランジスタＴｒ１６及びＴｒ１７の特性を設定すればよい。
【００４１】
例えば、図２に示すように、送信信号Ｓｉｎの２倍波を逓倍信号Ｓｍｌｔとし、送信信号Ｓｉｎの２倍波を出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６として生成する場合、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１の略２倍となるように、リップルフィルタ回路１０８に含まれるトランジスタＴｒ１８並びにカレントミラー回路を構成するトランジスタＴｒ１６及びＴｒ１７の特性を決めればよい。
【００４２】
このように制御された第２発振制御信号Ｓｃｎｔ２を、第２制御発振器３６を構成する遅延回路１６ａのバイアス端子ＢＩＡＳに入力することによって、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２に応じた第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が出力される。これら出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の１つである第２出力信号Ｓｏｕｔ９を第２位相比較器３０に負帰還させることによって、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の第２周波数ｆ２が逓倍信号Ｓｍｌｔの周波数に近づくように制御され、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数は最終的に送信信号Ｓｉｎの周波数を所定数倍した逓倍信号Ｓｍｌｔの周波数に一致するものとなる。また、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６は、図８に示すように、互いに位相差４５°を有する信号として出力される。
【００４３】
以上のように、本実施の形態における周波数補正回路１００によれば、送信信号Ｓｉｎの周波数に合わせて発振器１０２及び分周回路１０４から出力される基準発振信号Ｓｒｅｆを設定することによって、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数を補正して送信信号Ｓｉｎを正確に逓倍化した信号として出力することができる。
【００４４】
なお、本実施の形態では、送信波のキャリア成分を変調する場合について説明したが、図９に示すように、送信波がベースバンド成分にて変調されている場合も同様に処理することができる。
【符号の説明】
【００４５】
１０ 第１位相比較器、１２ 第１ループフィルタ（第１ＬＦ）、１４ 第１差動増幅回路、１６ 第１制御発振器、１６ａ 遅延回路、１６ｂ 前段回路、１６ｃ 後段回路、１８ 第１電圧源、２０ 第１定電流源、２２ 第２電圧源、３０ 第２位相比較器、３２ 第２ループフィルタ（第２ＬＦ）、３４ 第２差動増幅回路、３６ 第２制御発振器、１００ 周波数補正回路、１０２ 発振器、１０４ 分周回路、１０６ 第１フェーズロックループ回路（第１ＰＬＬ回路）、１０８ リップルフィルタ回路、１１０ 遅延部、１１２ 逓倍回路、１１４ 第２フェーズロックループ回路（第２ＰＬＬ回路）。
【特許請求の範囲】
【請求項１】
第１位相比較器と、第１ループフィルタと、第１制御発振器と、を含み、前記第１電圧制御発振器の第１出力信号と基準発振信号との位相差に応じた第１位相差信号を前記第１位相比較器により生成し、前記第１ループフィルタを介して前記第１位相差信号に応じた第１発振制御信号により前記第１制御発振器の発振をフィードバック制御することにより、前記第１出力信号を前記基準発振信号に応じた第１周波数にロックして前記第１制御発振器から出力する第１フェーズロックループ回路と、
第２位相比較器と、第２ループフィルタと、第２制御発振器と、を含み、前記第２電圧制御発振器の第２出力信号と比較対象信号との位相差に応じた第２位相差信号を前記第２位相比較器により生成し、前記第２ループフィルタを介して前記第２位相差信号に応じた第２発振制御信号により前記第２制御発振器の発振をフィードバック制御することにより、前記第２出力信号を前記比較対象信号に応じた第２周波数にロックして前記第２制御発振器から出力する第２フェーズロックループ回路と、
を備え、
前記第１発振制御信号に応じて前記第２発振制御信号を変動させることによって、前記第２周波数を前記比較対象信号に応じてロックすることを可能とした周波数補正回路。
【請求項２】
請求項１に記載の周波数補正回路であって、
前記第１発振制御信号に応じた遅延時間で入力信号を遅延させて出力する遅延部と、
前記遅延回路からの出力信号と前記入力信号とに応じて前記入力信号を逓倍して前記比較対象信号として出力する逓倍回路と、
を備えることを特徴とする周波数補正回路。
【請求項３】
請求項１又は２に記載の周波数補正回路であって、
前記第１フェーズロックループ回路は、前記第１位相差信号に応じた前記第１発振制御信号、を生成して前記第１制御発振器へ出力する第１差動増幅回路を備え、
前記第２フェーズロックループ回路は、前記第１発振制御信号に応じた基準値を有し前記第２位相差信号に応じて変調された前記第２発振制御信号、を生成して前記第２制御発振器へ出力する第２差動増幅回路を備えることを特徴とする周波数補正回路。
【請求項４】
請求項１〜３のいずれか１つに記載の周波数補正回路であって、
前記第１制御発振器と前記第２制御発振器は、同一の半導体基板上に形成された遅延回路を含むリングオシレータを備えることを特徴とする周波数補正回路。
【請求項５】
請求項２に記載の周波数補正回路であって、
前記第１制御発振器と前記第２制御発振器は、前記遅延回路と同一の半導体基板上に形成された遅延回路を含むリングオシレータを備えることを特徴とする周波数補正回路。
【請求項１】
第１位相比較器と、第１ループフィルタと、第１制御発振器と、を含み、前記第１電圧制御発振器の第１出力信号と基準発振信号との位相差に応じた第１位相差信号を前記第１位相比較器により生成し、前記第１ループフィルタを介して前記第１位相差信号に応じた第１発振制御信号により前記第１制御発振器の発振をフィードバック制御することにより、前記第１出力信号を前記基準発振信号に応じた第１周波数にロックして前記第１制御発振器から出力する第１フェーズロックループ回路と、
第２位相比較器と、第２ループフィルタと、第２制御発振器と、を含み、前記第２電圧制御発振器の第２出力信号と比較対象信号との位相差に応じた第２位相差信号を前記第２位相比較器により生成し、前記第２ループフィルタを介して前記第２位相差信号に応じた第２発振制御信号により前記第２制御発振器の発振をフィードバック制御することにより、前記第２出力信号を前記比較対象信号に応じた第２周波数にロックして前記第２制御発振器から出力する第２フェーズロックループ回路と、
を備え、
前記第１発振制御信号に応じて前記第２発振制御信号を変動させることによって、前記第２周波数を前記比較対象信号に応じてロックすることを可能とした周波数補正回路。
【請求項２】
請求項１に記載の周波数補正回路であって、
前記第１発振制御信号に応じた遅延時間で入力信号を遅延させて出力する遅延部と、
前記遅延回路からの出力信号と前記入力信号とに応じて前記入力信号を逓倍して前記比較対象信号として出力する逓倍回路と、
を備えることを特徴とする周波数補正回路。
【請求項３】
請求項１又は２に記載の周波数補正回路であって、
前記第１フェーズロックループ回路は、前記第１位相差信号に応じた前記第１発振制御信号、を生成して前記第１制御発振器へ出力する第１差動増幅回路を備え、
前記第２フェーズロックループ回路は、前記第１発振制御信号に応じた基準値を有し前記第２位相差信号に応じて変調された前記第２発振制御信号、を生成して前記第２制御発振器へ出力する第２差動増幅回路を備えることを特徴とする周波数補正回路。
【請求項４】
請求項１〜３のいずれか１つに記載の周波数補正回路であって、
前記第１制御発振器と前記第２制御発振器は、同一の半導体基板上に形成された遅延回路を含むリングオシレータを備えることを特徴とする周波数補正回路。
【請求項５】
請求項２に記載の周波数補正回路であって、
前記第１制御発振器と前記第２制御発振器は、前記遅延回路と同一の半導体基板上に形成された遅延回路を含むリングオシレータを備えることを特徴とする周波数補正回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２２８８７９（Ｐ２０１１−２２８８７９Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９５８０１（Ｐ２０１０−９５８０１）
【出願日】平成２２年４月１９日（２０１０．４．１９）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月１９日（２０１０．４．１９）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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